ハイエンドスタンドアロン VR デバイス...ハイエンドスタンドアロン VR デバイス フルハイビジョンの4倍の4K (3840 2160 ピクセル)高解
情報デバイス工学特論 第2回 CMOSFETの更に進んだ特性平成17年度 前期...
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平成17年度 前期 大学院
情報デバイス工学特論第2回
CMOSFETの更に進んだ特性
中里 和郎
NMOSFET 基本直流特性
GS T DSV V V− >
( ) ( )21 12D GS T DS DS DSI V V V V Vβ λ⎡ ⎤= − − +⎢ ⎥⎣ ⎦
0DS GS TV V V> − >
( ) ( )2 12D GS T DSI V V Vβ λ= − +
n oxW CLμβ =
( )
線形領域
飽和領域
理想トランジスタ・モデル
2 22 A S F BS
T fb Fox
qN VV V
Cε φ
φ−
= + +
C ifb M F
E EVq
χ φ −= Φ − − −
VB
VS VG VD
VB
VS
VG
VD
ソース・ドレインの内、電位の低い方をソースと定義する
ソース・ドレインは構造上同じであるが動作上では大きく異なる
P
LW
N N
寄生素子
RS RD
RG
CGS CGD
CGB
Body
Drain
Gate
CSB CDB
Source
n+ n+
GateSource Drain
Body
ゲート酸化膜
寄生抵抗
RS RD
RG
CGS CGD
CGBCSB CDB
Body
Source Drain
Gate
( )DS DS D S DV V I R R′= + +
GS GS D SV V I R′= +
本来のトランジスタにかかる電圧
VDS
ID
( )DS D S DV I R RΔ = +
本来の特性
VGS
ID
GS D SV I RΔ =
3/ 22D S DI R IβΔ ≈
RD :線形領域で重要RS :すべての領域で重要RG :交流で重要
3/ 22D S DI R IβΔ ≈
測定データから寄生抵抗を求める方法
DI
ID
VGS=VDS
0
2 GSV
GS D GSD
V I dVI
− ∫
傾き=2β
VT
Sanchez et al (2002)
( )2GS T D DV V I Iβ− −
VGS=VDS
RS
飽和領域を用いる方法
線形領域を用いる方法
RD+RS
( )1 GS T D SV V I R− −
DS DV I
傾き= 1/β
加藤(1997)
データが直線に乗るようにRS, VT を定める
VDS ~ 0.02V
寄生容量
N N
P
反転層
RS RD
RG
CGS CGD
CGBCSB CDB
Body
Source Drain
Gate
N N
P
N N
P
空乏層
Subthreshold 領域
線形領域
飽和領域
2oxWLC CGS
CGD
VGS > VT
DS
GS T
VV V−1
23
oxWLCCGC
VGSVT
2oxWLC
oxWLC
CGB
VDS > 0
CGC
VT+VDS
CGD
CGS
23
oxWLC
CGSO CGDO
CGC
CGC (フリンジ容量 CGSO, CGDO を除く)の成分
22 113 2GS ox
XC WLCX
⎡ ⎤−⎛ ⎞= −⎢ ⎥⎜ ⎟−⎝ ⎠⎢ ⎥⎣ ⎦22 11
3 2GD oxC WLCX
⎡ ⎤⎛ ⎞= −⎢ ⎥⎜ ⎟−⎝ ⎠⎢ ⎥⎣ ⎦
DS
GS T
VXV V
=−
0.E+00
1.E-04
2.E-04
3.E-04
4.E-04
-1 0 1 2 3
1.E-15
1.E-14
1.E-13
1.E-12
1.E-11
1.E-10
1.E-09
1.E-08
1.E-07
1.E-06
1.E-05
1.E-04
1.E-03
-1 0 1 2 3
OFF電流
電子・ホール対形成による電流
nJ qR∇⋅ =
OFFI q RdV− ∫
R : 単位体積・単位時間あたりの再結合数
-R
Jn
source drain
IOFF
−R : 単位体積・単位時間あたりの対形成数VGS [V]
I D[A
]
Subthershold電流領域
I D[A
]
OFF電流
EC
EV
Shockley-Read-Hall (SRH) 再結合
( )1n T Tc nN f− n T Te N f p T Tc pN f ( )1p T Te N f−
ET
EC
EVphononET
NT : トラップ密度
n p n pT
n p n p
c c np e eR N
c n c p e e−
=+ + +
n n thc vσ=
( )T iE E kTn n ie c n e −=
p p thc vσ=
( )T iE E kTp p ie c n e− −=
σn, σp : 散乱断面積
vth :熱速度
E
k
( )( ) ( )( )2
T i T i
iE E kT E E kT
p i n i
np nRn n e p n eτ τ− − −
−=
+ + +
( ) 1 710p T pN c sτ− −= ∼ ( ) 1 710n T nN c sτ − −= ∼
fT : トラップに電子がある確率
電子減少率=ホール減少率
( )1n T T n T TR c nN f e N f= − −
( )1p T T p T Tc pN f e N f= − −
n pT
n p n p
c n ef
c n c p e e+
=+ + +
熱平衡では更に(詳細釣り合いの法則)
( )( ) ( )1n T T n T Tc nN f E e N f E− =
( ) ( )( )1p T T p T Tc pN f E e N f E= −
( ) ( ) /1
1FE E kTf Ee −
=+ *3kT m=
SRH による OFF 電流(暗電流)
OFF 領域 ゲート直下すべてに空乏層が形成
0n p
( ) ( )1 1T i T i
i TE E kT E E kT
p n
n NRc e c e− − −− −
= −+
( ) ( )1 1T i T i
i TOFF E E kT E E kT
p n
qn NI dVc e c e− − −− −
=+∫
0
0.2
0.4
0.6
0.8
1
1.2
-5 -4 -3 -2 -1 0 1 2 3 4 5
cn ~ cp
( )2coshi T
OFFT i
qcn NI dVE E kT
=−⎡ ⎤⎣ ⎦
∫
1/co
sh(x
)
(ET-Ei)/kT
バンドギャップ中央 ( Ei ) における
トラップの寄与が最も大きい
深い準位 (deep level)
EC
EV
trap
電界によりバリヤ幅が小さくなる
トラップ電荷のCoulomb ポテンシャルによりバリヤ高さが小さくなる
電界効果 (trap-assisted band-to-band tunneling)
Acceptor 型トラップDonor 型トラップ
電気的中性 トラップは負に帯電電気的中性 トラップは正に帯電
ep : Dirac wellen : Coulomb well
( )
( )( )
( )
2
1
T i T i
iAT E E kT E E kT
i iCoul Dirac
p F p n n
np nR Nn n e p n ec cχ
− − −
−=
+ ++
+Γ +Γ
( )
( )( )
( )
2
1
T i T i
iDT E E kT E E kT
i iDirac Coul
p p n F n
np nNn n e p n ec c χ
− − −
−+
+ ++
+Γ +Γ
fpE kTF eχ Δ= fp SE q qF πεΔ = ( ) ( ){ }1 5 33 2, , exp 1
ba b K a au Ku b u du⎡ ⎤Γ = − −
⎣ ⎦∫* 34 2
, ,3
fp n nCoul nn
n
E m EEkT E q E
⎛ ⎞Δ ΔΔ⎜ ⎟Γ = Γ⎜ ⎟Δ⎝ ⎠
* 34 2,0,
3n nDirac n
n
m EEkT q E
⎛ ⎞ΔΔ⎜ ⎟Γ = Γ⎜ ⎟⎝ ⎠
* 34 2, ,
3p pp fpCoul
pp
m EE EkT E q F
⎛ ⎞ΔΔ Δ⎜ ⎟Γ = Γ⎜ ⎟Δ⎝ ⎠
* 34 2,0,
3p ppDirac
p
m EEkT q F
⎛ ⎞ΔΔ⎜ ⎟Γ = Γ⎜ ⎟⎝ ⎠
n C TE E EΔ = −
p T VE E EΔ = −
F : 電界の絶対値(エネルギー E と区別するため F を使う)
ep : Coulomb wellen : Dirac well
バンド間トンネル
電界小 : トラップを介したバンド間トンネル(trap-assisted band-to-band tunneling)
電界大 : バンド間トンネル(band-to-band tunneling)
0F FR BF eσ −= −σ = 5/2
F0 = 1.9 x 107 V/cm
B = 4 x 1014 cm-1/2V-5/2s-1
(Hurkx et al. 1992)
Si : 間接遷移 フォノン過程が伴う
y
xゲート・ドレインのオーバーラップ領域
x
ゲート
酸化膜
y
GIDL (Gate Induced Drain Leakage) 電流
1.E-14
1.E-13
1.E-12
1.E-11
1.E-10
1.E-09
1.E-08
1.E-07
1.E-06
1.E-05
1.E-04
1.E-03
-5 -4 -3 -2 -1 0 1 2 3
VGS [V]
I D[A
/μm
] trap-assisted band-to-band tunneling
band-to-band tunneling
total
no electron-hole generation
Simulation (L=0.13μm, tox=4nm)
VDS = 3V
Auger 再結合
EC
EV
( ) ( )2 2n i p iR a n np n a p np n= − + −
an ~ 8.3 x 10-32 cm6/sap ~ 1.8 x 10-31 cm6/s
3キャリヤ・プロセス
電界による移動度の劣化
飽和速度
傾き= μn
垂直方向の電界 (Ex) 増加
反転層の厚さが減少
界面散乱(ラフネス)界面電荷とのCoulomb相互作用
増大
移動度の低下
飽和速度を起こす電界
EC ~ 104 V/cm 電子~ 5 x 104 V/cm ホール
電子の方が飽和速度に達しやすい
電子エネルギー > 光学フォノン・エネルギー(Ep~0.063eV)になると電子が光学フォノンを励起して電子速度が一定値に収束
*
83
pS
Ev
mπ=
( ) 0
01
nn
n
sat
EE
v
μμ μ=+
( ) 0n nEμ μ=
( )n satv E E vμ= =
E 小
E 大
( )n n ox GS TdVI W C V V Vdy
μ= − − ( )0
01
nn ox GS T
n
sat
dVI W C V V VdV dyv dy
μμ= − −
+
( ) 20
0
12
n oxD GS T DS DS
nDS
sat
W CI V V V VL V
v
μμ
⎡ ⎤= − −⎢ ⎥⎣ ⎦+線形領域
速度飽和を考慮したドレイン電流の式
飽和領域の電流は 0D
DS
IV∂
=∂
(最大値)から決まる
( ) ( )001 1 11 22 2
GS T GS TDsat
nnGS TGS T
satsat
V V V VVV VV V v Lv L
μμ− −
= ≅+ −+ + −
2012
n oxD Dsat
W CI VL
μ=
ホットエレクトロン効果
EC
EVソース
ドレイン
電子は高エネルギー状態ホットエレクトロン kTe = <E>
高エネルギーの電子
ゲート酸化膜へのキャリヤ注入
閾値シフト絶縁破壊ドレイン-ソース間 breakdown
Impact ionization
電子 ホール
Impact IonizationEC
EV 電子が散乱(フォノン)によりエネルギーを失う
エネルギーのバランス
電子が電界により加速されてエネルギーを得る
電界が強くなると、電子のエネルギーが Eg (バンドギャップ)を超え、 impact ionization が起こる
電子2個+ホール1個電子1個 n n p pG J Jα α= +
αn, αp : impact ionization 係数
nb En na eα −= pb E
p pa eα −=
F (V/cm) <2.4x105 5.3x105 <
2.6x106
1.43x106
2.0x106
1.97x106
6.2x105
1.08x106
an (cm-1) 5.0x105
bn (V/cm) 9.9x106
ap (cm-1) 5.6x105
bp (V/cm) 1.32x106
Eg
電子・ホール対形成率
DAHCDrain Avalanche Hot Carrier injection
CHEChannel Hot Electron injection
SGHESecondary Generated Hot Electron injection
SHESubstrate Hot Electron injection
ホットエレクトロン注入
信頼性
ホットキャリヤによる特性変動
TDDB(Time Dependent Dielectric Breakdown)経時絶縁破壊
ワイブル確率分布表示
初期破壊: 酸化膜の局所的な欠陥真性破壊: 酸化膜に注入されたキャリヤが
酸化膜にダメージを与えトラップを形成
耐圧(Breakdown Voltage)Avalanche Breakdown (Bipolar Breakdown)
チャンネル・ホット・エレクトロン
Impact ionization
ホールが基板に流れる
基板電流により内部基板の電位が上昇
ソース・基板間ダイオードが順方向バイアスされる
ダイオードを通して電子が基板に入り、ドレインに引き込まれる
Breakdown
−−
+
+
−ISUB
VDS (2V/div)
VGS
I D(5
mA
/div
)1
1 2
2
33
4
4
5
5 6
6
n+ n+
S
B
DG
スケーリング
電界=一定
物理量 記号 factor
問題
長さ tox, L, W 1/K
電圧 V 1/K
K
1/K
1/K
1/K
素子消費電力 Pd 1/K2
抵抗 R K 時定数
K
Subthreshold係数縮小不可
基板濃度 NA
素子電流 I
素子容量 C
素子遅延時間 td
電流密度 j electro-migration
素子数/チップ
ゲート遅延 (ns)電源電圧 (V)チャンネル長 (μm)tox (nm)
103
251210
120
5 x 104
15550
106
0.053.55-5
115
5 x 107
0.010.9-1.8
0.255
1970 1980 1990 2000
1/K
短チャンネル効果
チャンネル長 L
閾値 VT
ドレイン電圧 VDS
閾値 VT
Drain Induced Barrier Lowering (DIBL)
N+ N+
ソース拡散層による空乏層
ドレイン拡散層による空乏層
ゲートによる空乏層
N+ N+
punchthroughL 小
VDS 大
障壁小
狭チャンネル効果
ゲート幅 W
閾値 VT
ゲート幅 W
空乏層
フリンジの空乏層電荷の比重が大きくなる
2 BTT fb F
ox
QV VC
φ= + −
B W WBT B
Q WL Q L QQ QWL W+
= = +
QBT , QB , QW < 0
QBT は単位面積当たりの(最大)空乏層電荷QBT <0 (NMOSの場合)
LDD (lightly doped drain)
SiO2
SiO2
SiO2
N+N+
N−
ゲート ドレインソース
ドレイン側の電界緩和
ホットエレクトロン効果の緩和GIDL低減
N+N+
N− N−
リン・インプラ
砒素・インプラ-4.E+05
-3.E+05
-2.E+05
-1.E+05
0.E+00
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1
LDD無
LDD有
E y[V
/cm
]
y [μm]
LDD無LDD有
ポケット (Halo)
N+N+
N−
ゲートN−
P+
P 基板
ソース・ドレインの近くに P+ を入れることにより ショート・チャンネル効果を抑制
ポケット有
ポケット無
Huang et al (2004)
ΔVT
/ ΔV D
S
thermionic emission 電流(RLD:Richardson-Laue-Dushman)
Fowler-Nordheim トンネル電流
直接トンネル電流
3 24 22 23
216
b
ox
mqEox
b
q Ej eφ
π φ
−
=
bφ Vox
oxox
ox
VEt
=
2 2
2 32
bkTmqk Tj eφ
π−
=
bφVox
ゲート酸化膜を通した伝導
EF
EF( ){ }
3 23 24 22 2 1 1
3216
box b
ox
mqV
Eox
b
q Ej eφ
φ
π φ
− − −
=
Gupta 1997
Tox が薄くなると直接トンネル領域に入る
ゲート電流
High-k ゲート絶縁膜
ゲート酸化膜厚さ tox 減少 →
ゲート・リーク電流(トンネル電流)増大
oxox
ox
Ctε
=
tox を小さくする代わりに誘電率の
大きな材料を使用
dielectric permitivity band gap (eV) Ec barrierSiO2 3.9 9 3.5Si3N4 7 5.3 2.4Al2O3 9 8.8 2.8TiO2 80 3.5 0
Ta2O5 26 4.4 0.3Y2O3 15 6 2.3La2O3 30 6 2.3HfO2 25 6 1.5ZrO2 25 5.8 1.4
ZrSiO4 15 6 1.5HfSiO4 15 6Lo et al. 1997
10-12A0.1μmx0.1μm
ゲート材料
多結晶Si空乏化 実効的に tox が厚く見える
空乏層電荷による散乱→移動度低下
PMOSFET でゲートから基板にボロンの突き抜けが起こる
理想的には金属ゲート
EC
EV
真空準位
4.05eV
5.17eV
Nb 3.99-4.3Al 4.06-4.2Ta 4.12-4.25Mo 4.3-4.6Zr 3.9-4.05V 4.12-4.3Ti 3.95-4.33TaN 4.2-3.9
Re 4.72-5.0Ir 5.-5.7Pt 5.32-5.5RuO2 4.9-5.2
nMOS ゲート用
pMOS ゲート用
Co 4.41-5.0W 4.1-5.2Os 4.7-4.83Cr 4.5-4.6Ru 4.60-4.71Rh 4.60-4.71Au 4.52-4.77Pd 4.8-5.22Ni 4.5-5.3その他、WNx, TNx 多くのシリサイドp+ polySi
n+ polySin+ polySiGe
p+ polySiGe0-0.51
High-k ゲート絶縁膜と多結晶Siの相性が悪い
ソフトエラー
誤動作(主にメモリ)
1978 年 パッケージ・バンプからの α 線 (He++)
1996 年 宇宙線中性子 ~ 20 個/cm2・h
LSI の誤動作率 < 1000 FIT(114年に1回のエラーまで許容)
1FIT (failures in time) = 10-9 エラー/ hour
Funneling
QD
QF
QDF
QD+QF
QDF
t
空乏層
~100ps
N+電子
ホール P基板
電荷発生量
10~100 fC/μm
Q ~ 10 fCt ~ 10 psI ~ 1 mA
キープしている情報が破壊
少数キャリヤ収集
多数キャリヤによる電界
SOI (silicon on insulator)
N+ N+
埋め込み酸化膜
D < Wmax = 最大空乏層幅完全空乏型Fully-depleted
D > Wmax部分空乏型Partially-depleted
D
利点: 寄生容量の低減欠点: 基板浮遊効果
発熱完全空乏型
・理想的な subthreshold 係数
・閾値を基板濃度で設定できない (ゲート材料の仕事関数で設定)
部分空乏型
・閾値を基板濃度で設定可能・基板浮遊効果が大きくなる
熱伝導率(W/Km)Si 140SiO2 1.1
ホール蓄積効果
発熱による電流減少
SOI 基板浮遊効果
N+ N+
埋め込み酸化膜ホール蓄積
基板が接地されていない
基板電位が定まらない
閾値が定まらない
Wei, Sherony, AntoniadisIEEE ED45,430,1998
SOI Dynamic Pass Gate Leakage
N+ N+
埋め込み酸化膜
0 VVCC VCC
N+ N+
埋め込み酸化膜
0 VVCC0 V
VS = VCC → 0
ホール蓄積
Ip
In
MOS 効果
バリヤ低下→ subthreshold 電流
Bipolar 効果
ID ~ hFE Ip
ホールが抜けるまでバリヤが上がらない
通常のMOSであれば
基板電極からホールが直ちに抜き取られる
定常状態
1~10 ns 後
蓄積層
VGS = −VCC
ひずみ Si
半導体MIRAI
Si
SiGe SiGe
引張りひずみ
n+ n+
p- relaxed Si1-xGex
p- graded buffer Si1-yGey
P-Si substrate
strained Si
y = 0 → x
SiO2
Si 結晶ひずみ
バンド構造変化
フォノン散乱↓有効質量↓
移動度↑
ゲート界面はSi
少ない界面準位SiO2の形成
Double-gate FIN-FET Tri-gate Surrounding gate
3次元チャンネル構造
日立UC Berkeley
SiO2
Si
ゲート
Intel 東芝
ゲート酸化膜
ゲートn+
n+
Si 基板
縦型構造の問題点 LDD構造が困難
平面積が同じままでゲート幅 W をかせぐゲート電位の影響を大きくする(サブスレッショルド係数)
レポート(2)
1.相互コンダクタンスに対する速度飽和と寄生抵抗の影響について論じ、相互コンダクタンスをVGS の関数としてプロッ
トせよ。
2.微細化したLSIにおいて、消費電力の増大が問題になっている。その原因および解決策について論ぜよ。