再構成型アーキテクチャ特論 （1）osana@eee.u-ryukyu.ac.jp

講義の概要再構成型デバイス: FPGA など

デバイスの構成・仕組み

設計手法: HDL, 高位合成

講義と実習

Xilinx Vivado + Digilent Nexys4 (Artix-7 100T)

どう役に立つか

LSI 設計の仕事をしたい

研究で専用ハードウェアが必要 / あると便利

マイコンとか PC よりも clock accurate な動作ができる

高速 / リアルタイムな制御とか信号処理とか

どこまで行きたいか

デバイスの構成について理解する

基本的な設計ができるようになる

各自の研究に活かせるようになる

何やりたいか、がけっこう重要

Artix-7 XC7A100T

Kintex-7 XC7K325T

進め方

座学: デバイスアーキテクチャ、CADのアルゴリズム、応用例など

Hands-on: HDL (Verilog)、CAD (Vivado HLx)

課題もでます

テキストとか

絶対に買え、とはいいません…

履修許可コード

日本語講義: 28y4 特別コース: b6uy

LSI: 大規模集積回路

微細なトランジスタと配線をシリコン基板上に形成

アナログ / デジタルを問わずいろいろな回路をチップ上に集積

OPアンプからマイクロプロセッサまで

LSI に関するおいしい話　

論理設計 → 配置配線したらチップができます

プロセス屋さん (化学の人とか) が頑張りますよ

集積度は1.5 年で2倍: 大きな回路が載るようになる (Moore’s law)

トランジスタが小さくなれば高速化: 論理設計を変えずに高性能化

現実は厳しかった小さいものを作るのは大変

トランジスタが小さくなる　→　漏れ電流による消費電力増大

配線が細くなる　→　寄生容量による配線遅延増大

リソグラフィにかかるコストも増大

可視光ではすでに限界、EUV (極端紫外線) は難航中

プロセスが進むと…

設計コスト、マスクコストが増大

これらを回収できる製品は限られる

新しいプロセスが使える製品は限られる

LSI 設計コスト

Milli

on U

SD

0

25

50

75

100

Process (nm)180 130 90 65 45 32

13

12

10

96

5

12

9

31

0.10.1

75

40

2114105

Design CostMask CostYield Ramp-up

IC design costs at different process nodes Ilkka Tuomi, “The Future of Semiconductor Intellectual Property Architectural Blocks in

Europe”, JRC European Commission, 2009

一発勝負はムリチップ作りました、動きませんでした、で会社が傾く

コンピュータでのシミュレーションだけでの検証には限界もある

シミュレーションは遅いし、システム内の他の部品との関係とかも

プロトタイピングが必要 → FPGAで作りましょう

数量によっては FPGA のまま製品化しましょう、も OK

ウェハサイズの推移

ウェハが大きければコストは下がるが…

売り切らなければ意味がない

ダイサイズが小さければ小口径でも

小さいウェハで充分回っている製品もある

450 mm Era: A New Opportunity for the Semiconductor Industry

(4/25/2013) Future Fab Intl. Issue 45

Wor

ldw

ide

Waf

er C

apac

ity (8

”eq,

Milli

on)

0

35

70

105

140

1975 1985 1995 2005 2015 2025

125mm150mm200mm300mm450mm

カスタムチップの例: ゲーム機強力なカスタム CPU/GPU を持つもの

XBox360: IBM PowerPC (90, 65nm)

Playstation 3: Cell BE (90, 65, 45nm)

その他は ARM / MIPS コアな SoC

いずれにしてもカスタム LSI

Milli

on U

nits

0

22.5

45

67.5

90

'08 '09 '10 '11 '12 '13

14.74

14.91

13.72

0.82

3.05

8.86

20.9727.57

29.66

3.09

2.37

2.06

5.36

11.8317.6821.3

24.19

6.11

11.3314.0713.53

10.1610.91

3.123.77

3.084.5

7.719.619.8614.05

8.9412.9815.0914.181310.2

Sony Playstation 3Sony PSPSony Playstation VitaXbox360Nintendo WiiNintendo Wii UNintendo DSNintendo 3DS

Annual Game Console Sales http://www.statista.com/statistics/276768/global-unit-sales-of-video-game-consoles/

PC はもっと売れている

PCのCPUは一番高いLSI製品のひとつ

ロジック用の最先端プロセスを投入

Intel は自社fabで14nm (Broadwell / Skylake)

Milli

on U

nits

0

100

200

300

400

'09 '10 '11 '12 '13 '14 '15 '16

204201199199202209.1201.2

168.7

135.5139142.5145.4148.4154.8145.9136.2

DesktopNotebook & Netbook

Annual PC Shipments Source: IDC Press Release & Trefis Estimate (2013)

MPU (CPU) Sales

最先端プロセスを投入するにはこれくらいの売り上げが必要… ! M

illion

USD

0

15000

30000

45000

60000

'11 '12 '13

356345295375265 398764591415325280 485565510 1,2471,0701,210 2,8313,6054,552 4,8504,2492,614

6,8845,3224,152

36,32536,89237,435

Intel QualcommSamsung / Apple AMDFreescale TIMediaTek NvidiaSpreadtrum Broadcom

Leading MPU SuppliersSource: IC Insights

再構成型デバイス

製造「後」に論理回路を構成できるデバイス

標準部品として製造、機能に特化して使用

One-time programmable なものと in-system program できるものがある

ディスクリート IC の時代

74 シリーズとか

いくつかの基本論理ゲートが入った IC

組み合わせていろいろな回路を作れる

ただし動作速度は限られ、基板も大きくなる

東芝　TC74HC00/04 データシートより

Glue Logic

主要な LSI 間を接続する雑多な論理回路

「のりしろ」的役割

デジタル回路設計では絶対に必要で、かつてはディスクリート IC で

必要な論理回路を小さく速く安く作りたい

Programmable?メモリは書き込みができる

RAM は当然

ROM も UVEPROM や EEPROM は書き換え可能

入力 (アドレス) → 出力 (データ) の組み合わせ回路

任意の論理関数が書ける!

Floating gate MOS-FET通常の MOS-FET のゲートは酸化膜だけ

EEPROM では酸化膜の内部に制御ゲートと浮遊ゲート

制御ゲートに電圧をかけて浮遊ゲートに電子を注入、シリコン基板に電圧をかけると電子を放出

制御ゲートは絶縁体で覆われているので、何もしなければ電子が出て行くことはない

Source Drain

シリコン基板

ゲート

MOS-FET

Source Drain

シリコン基板

浮遊ゲート

制御ゲート

EEPROM

PROMの構造

Programmable ROM

固定のアドレスデコーダ (ANDアレイ)

出力を決めるのは可変のORアレイ

各入力に対して自由に出力を決められる

Inpu

t

Out

put

プログラマブルORアレイ

固定ANDアレイ

* AND/ORの記号はPLD記法なので注意

PAL, PLA: Programmable Array Logic

PROM は固定 AND アレイ + 可変 OR アレイ

PAL: 可変 AND アレイ + 固定 OR アレイ

PLA: 可変 AND アレイ + 可変 OR アレイ

型番が “22V10” なら12入力10出力

GAL: Generic Array Logic

PAL, PLA では組み合わせ回路しか作れない

FF とフィードバックを入れて順序回路を作れるようにしたのが GAL

デバイス規模としては同じくらい(GAL22V10とか)

入力切替 フィードバック切替

出力切替

CLK

Q

Q

CLK

Q

Q

何が「再構成型」なのか基本はみんな CMOS LSI: 実際のトランジスタや配線は変更できない

できたらいいな

チップ内の論理が可変

チップ内の配線が可変

入出力が可変 (電圧とか)

http://en.wikipedia.org/wiki/CMOS

再構成のためのデバイス技術

SRAM: フリップフロップ

EEPROM: フローティングゲート MOS-FET

Antifuse: ヒューズの逆

論理セル任意の論理関数を実現する仕組み

メモリ (LUT: look-up table)

真理値表をそのまま書き込む

マルチプレクサ

どこに何をつなぐかでいろいろな論理に

0

1 0

10

1

A

B

C 00

1

0

0

Y

ABC Y

LUT

A

B

CY

A B C Y0 0 0 00 0 1 10 1 0 00 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1

再構成型デバイスの分類

CPLD

FPGA

Coarse-grain

CPLD: Complex PLD

Product term 型の PLD block

PAL, GAL をたくさんつないだ構成

PAL, GAL 同様に基本的に不揮発

もともとがEPROMなので

PLD Block

Switch Matrix

Gate array

ULA: uncommitted logic array とも呼ばれる

ウェハ上にゲートが並んでおり、金属配線層だけをカスタム

比較的安価に、短い設計期間でセミカスタムの LSI を作れる

FPGA: Field Programmable Gate Array

ずらっと並んだ論理ブロックと配線を書き換え可能

論理ブロックは基本的に小さな LUT

4-LUT とか

自由度の高い配線

Island-style の構成が一般的 論理ブロック

配線

粗粒度再構成デバイスPLD や FPGA は「ロジック」デバイス

任意の論理回路を構成できる、のが売り

細粒度型デバイスとも呼ばれる

粗粒度型デバイスは演算器がずらっと並んでいる

信号処理向け、動的再構成が可能

NEC DRP (Renesas STP Engine)

PE PE PE PE

PE PE PE PE

PE PE PE PE

PE PE PE PE

PE PE PE PE

PE PE PE PE

PE PE PE PE

PE PE PE PE

PE PE PE PE

PE PE PE PE

PE PE PE PE

PE PE PE PE

PE PE PE PE

PE PE PE PE

PE PE PE PE

PE PE PE PE

State Transition Controller

Mem Mem Mem Mem

Mem Mem Mem Mem

Mem

Mem

Mem

Mem

Mem

Mem

Mem

Mem

レジスタファイル

命令メモリ

ポインタ

8bit

ALU

8bit

DM

U

8bit

data

out

8bit

x 2

data

in

Control in

Control out

デバイスの構成例

論理ブロック

配線

アイランド型 チャネル型 Sea-of-gate型

CPLD型のことも忘れないでください

まとめLSI 設計コスト

ムーアの法則、そろそろつらい

最先端プロセスは特に…

少量多品種は大変

製品ごとにチップを作る？

そこで再構成型デバイス

PROM, PLD, FPGA

粗粒度再構成デバイス

講義資料とか

Web から見られるようにしますのでご活用ください

http://mux.eee.u-ryukyu.ac.jp/lecture.html.ja

受講のための環境整備

FPGA ボード

Digilent Nexys 4 FPGA board

近々お配りします (学期終わったら返してね!)

CAD: Vivado HLx Design Suite 2017.2 (Webpack edition)

各自の環境で使えるようにしておきましょう

CAD: Vivado HLx Design Suite (1)

RHEL, SUSE, Cent OS 6.8, Ubuntu 16.04 or Windows 7, 8.1, 10.1

64bit required

メモリは多ければ多いほどよい

http://japan.xilinx.com/support/download/ からダウンロード可能

登録が必要

CAD: Vivado HLx Design Suite (2)生産性 機能 WebPACK Design Edition System Edition

IP の統合と実装

統合設計環境 ○ ○ ○SDK ○ ○ ○

部分再構成 ○ ○ ○

検証とデバッグ

シミュレータ ○ ○ ○ロジック アナライザ ○ ○ ○リアル I/O アナライザ ○ ○ ○

デザインの探究と IP の生成

高位合成 ○ ○ ○System Generator for DSP     ○

CAD: Vivado HLx Design Suite (3)

Webpack: 無償、自宅などでも使いたい向け (対象デバイスの制約あり)

Design Edition: 安く購入したい人むけ ($2,995-,1 year subscription)

System Edition: 全部入り ($4,795-, 1 year subscription)

希望者には学科内限定で System Edition のライセンスを提供します(課題とかをこなすには WebPack で十分です)

CAD: Vivado HLx Design Suite (4)

インストールが終わるとライセンスの設定画面が出ますが、Webpack で使う場合はそのまま画面を閉じてしまって OK

利用上の注意

Vivado のライセンスは Xilinx University Program で提供いただいています

原則としてこの講義のためのライセンスです

自分の研究室のプロジェクトで使いたい場合は要相談

Nexys4 ボードも (大半は) XUP で寄贈されたものです