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MAX 10FPGAデバイス・データシート2016.01.22

M10-DATASHEET 更新情報フィードバック

このデータシートでは、 MAX® 10デバイスの電気的特性、スイッチング特性、コンフィギュレーション仕様、およびタイミングを説明します。

表 1: サポートされている MAX 10デバイスのグレードとスピードグレード

スピード・グレードサポートされるスピード・グレード

コマーシャル • –C7• –C8（最低速）

工業用 • –I6（最速）• –I7

オートモーティブ • –A6• –A7

注意: –I6スピード・グレードの MAX 10FPGAデバイス・オプションは、 Quartus® Primeソフトウェアにおいてはデフォルトでは利用できません。サポートについては、お近くのアルテラ販売代理店までお問い合わせください。

関連情報Device Ordering Information, MAX 10 FPGA Device OverviewMAX 10内のデバイスの集積度とパッケージの詳細情報を提供します。

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https://documentation.altera.com/#/link/myt1396938463674/myt1396949701969/ja-jp

http://www.altera.com/support/devices/reliability/certifications/rel-certifications.html



電気的特性以下の項では、 MAX 10デバイスの動作条件および電力消費について解説します。

動作条件MAX 10デバイスは、定義されたパラメータのセットに従って評価されます。 MAX 10デバイスの可能な最高の性能と信頼性を維持するには、この項で説明する動作要件を考慮する必要があります。

絶対最大定格この項では、 MAX 10デバイスの絶対最大定格を定義します。この値は、デバイスを使用した試験結果、破損に至るまでの理論的なモデル、破損のメカニズムに基づいています。デバイスの機能的動作は、これらの条件を示唆するものではありません。注意: 絶対最大定格表に記載されている範囲外の条件下では、デバイスに恒久的な損傷を与える可能性があります。また、絶対最大

定格で長期間デバイスを動作させる場合、デバイスに望ましくない影響を与える場合があります。

シングル電源デバイスの絶対最大定格

表 2: MAX 10シングル電源デバイスの絶対最大定格

シンボルパラメータ Min Max 単位

VCC_ONE オンダイ電圧レギュレータを介したコアおよびペリフェラルへの電源電圧

–0.5 3.9 V

VCCIO 入力/出力バッファ用電源電圧 –0.5 3.9 V

VCCA PLL（Phase–Locked Loop）レギュレータおよびアナログ‐デジタル・コンバータ（ADC）ブロックへ（アナログ）電源電圧

–0.5 3.9 V

2 電気的特性M10-DATASHEET

2016.01.22

Altera Corporation MAX 10FPGAデバイス・データシート

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デュアル電源デバイスの絶対最大定格

表 3: MAX 10デュアル電源デバイスの絶対最大定格


VCC コアとペリフェラルの電源電圧 –0.5 1.63 VVCCIO 入力/出力バッファ用電源電圧 –0.5 3.9 V

VCCA PLL用レギュレータ電源（アナログ）電圧 –0.5 3.41 V

VCCD_PLL PLLレギュレータの電源（デジタル）電圧 –0.5 1.63 V

VCCA_ADC ADCアナログ・ブロックの電源電圧 –0.5 3.41 V

VCCINT ADCデジタル・ブロックの電源電圧 –0.5 1.63 V

絶対最大定格

表 4: MAX 10デバイスの絶対最大定格


VI DC入力電圧 –0.5 4.12 V

IOUT ピンあたりの DC出力電流 –25 25 mA

TSTG 保存温度 –65 150 °CTJ 動作ジャンクション温度 –40 125 °C

11.4年間の時間枠で遷移時に許容される最大オーバーシュート遷移中は、入力信号が次の表に示す電圧までオーバーシュートする場合があり、また、100 mA未満かつ期間が 20 ns未満の入力電流に対しては場合、–2.0 Vまでアンダーシュートする場合があります。許容されるオーバーシュートの期間は、デバイス寿命における Highタイムのパーセンテージとして指定されています。DC信号は、100%のデューティ・サイクルに相当します。例えば、4.17 Vにオーバーシュートする信号であれば、デバイス寿命の 11.7%までの期間のみ 4.17 Vになることができます。デバイス寿命が 11.4年のデバイスにおいては、1.33年となります。

M10-DATASHEET2016.01.22 デュアル電源デバイスの絶対最大定格 3

MAX 10FPGAデバイス・データシート Altera Corporation



表 5: MAX 10デバイスの 11.4年間の時間枠で遷移時に許容される最大オーバーシュート

条件（V） High時間の%としてのオーバーシュート期間単位

4.12 100.0 %4.17 11.7 %4.22 7.1 %4.27 4.3 %4.32 2.6 %4.37 1.6 %4.42 1.0 %4.47 0.6 %4.52 0.3 %4.57 0.2 %

推奨動作条件この項では、 MAX 10デバイスの AC および DC パラメータのための機能動作の制限を示します。テーブルは MAX 10デバイスから期待される定常電圧値をリストします。すべての電源ランプは水平状態にならず厳密に単調でなければなりません。

シングル電源デバイスの電源デバイス推奨動作条件

表 6: MAX 10シングル電源デバイスの電源の推奨動作条件

シンボルパラメータ条件 Min Typ Max 単位

V CC_ONE (1) オンダイ電圧レギュレータを介したコアおよびペリフェラルへの電源電圧

— 2.85/3.135 3.0/3.3 3.15/3.465 V

(1) V CCAは、フィルタを介しての V CC_ONEに接続する必要があります。

4 推奨動作条件M10-DATASHEET

2016.01.22





VCCIO (2) 入力/出力バッファ用電源電圧

3.3 V 3.135 3.3 3.465 V

3.0 V 2.85 3 3.15 V2.5 V 2.375 2.5 2.625 V1.8 V 1.71 1.8 1.89 V1.5 V 1.425 1.5 1.575 V

1.35 V 1.2825 1.35 1.4175 V1.2 V 1.14 1.2 1.26 V

VCCA (1) PLLレギュレータおよび ADCブロックへの（アナログ）電源電圧

— 2.85/3.135 3.0/3.3 3.15/3.465 V

デュアル電源デバイスの電源推奨動作条件

表 7: MAX 10デュアル電源デバイスの推奨電源動作条件


VCC コアとペリフェラルの電源電圧 — 1.15 1.2 1.25 V

(2) VCCIOはすべての I/Oバンクに向けてユーザ・モード中にパワー・アップする必要があります。これは、VCCIO I/Oバンクが ADCおよび I/O機能に使用されるためです。

M10-DATASHEET2016.01.22 デュアル電源デバイスの電源推奨動作条件 5





VCCIO (3) 入力/出力バッファ用電源電圧

3.3 V 3.135 3.3 3.465 V

3.0 V 2.85 3 3.15 V2.5 V 2.375 2.5 2.625 V1.8 V 1.71 1.8 1.89 V1.5 V 1.425 1.5 1.575 V

1.35 V 1.2825 1.35 1.4175 V1.2 V 1.14 1.2 1.26 V

VCCA (4) PLL用レギュレータ電源（アナログ）電圧

— 2.375 2.5 2.625 V

VCCD_PLL (5) PLLレギュレータの電源（デジタル）電圧

— 1.15 1.2 1.25 V

VCCA_ADC ADCアナログ・ブロックの電源電圧 — 2.375 2.5 2.625 V

VCCINT ADCデジタル・ブロックの電源電圧 — 1.15 1.2 1.25 V

推奨動作条件

表 8: MAX 10デバイスの推奨動作条件

シンボルパラメータ条件 Min Max 単位

VI DC入力電圧 — –0.5 3.6 V

VO I/Oピンへの出力電圧 — 0 VCCIO V

(3) VCCIOはすべての I/Oバンクに向けてユーザ・モード中にパワー・アップする必要があります。これは、 VCCIO I/Oバンクが ADCおよび I/O機能に使用されるためです。

(4) すべての VCCAピンは、（PLLが使用されていない場合でも）2.5Ｖにパワーアップする必要があり、パワーアップとパワーダウンは同時に実行する必要があります。

(5) VCCD_PLLは常に、デカップリング・コンデンサとフェライト・ビーズを介して VCCに接続しなければなりません。

6 推奨動作条件M10-DATASHEET

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TJ 動作ジャンクション温度コマーシャル 0 85 °C

工業用 –40 100 °C

オートモーティブ –40 125 °C

tRAMP 電源ランプ時間Standard POR(6) 200 μs 50 ms —

Fast POR(7) 200 μs 3 ms —Instant–on 200 μs 3 ms —

IDiode イネーブルされた場合の PCクランプ・ダイオード全体にわたる DC電流の振幅

— — 10 mA

プログラミング/イレース仕様

表 9: MAX 10デバイスのプログラミング/イレース仕様

この表は、ユーザ・フラッシュ・メモリ（UFM）およびコンフィギュレーション・フラッシュ・メモリ（CFM）ブロックのプログラミング・サイクルおよびデータ保持期間を示しています。オートモーティブ温度デバイスに向けた 10,000プログラミング・サイクルのデータ保持期間についての詳細は、アルテラ品質担当までお問い合わせください。イレースおよびプログラム・サイクル（E/

P） (8)（Cycles/page）温度（°C）データ保持期間（年）

10,000 85 2010,000 100 10

(6) 個々の電源は、50 ms以内に推奨動作範囲に到達する必要があります。(7) 個々の電源は、3 ms以内に推奨動作範囲に到達する必要があります。(8) E/Pサイクル数は、各MAX 10デバイスでイレースおよびプログラム可能な最小フラッシュ・ブロックに適用されます。各MAX 10デバイスはデバイスごとに複数のフラッシュ・ページを有しています。

M10-DATASHEET2016.01.22 プログラミング/イレース仕様 7




DC特性

I/Oピンのリーク電流表中の値は通常のデバイス動作用に指定されています。値は、デバイスのパワーアップ中に変化します。これは、すべての VCCIO 設定（3.3、3.0、2.5、1.8、1.5、1.35、および 1.2 V）に適用されます。内部クランプ・ダイオードがオフのときに 10μA の I/O リーク電流制限が適用可能です。ダイオードがオンのときに、より高い電流を観察することができます。ホット・ソケットに起因する ADC I/Oピンの入力チャネル・リークは、最大 1.8 mAです。入力チャネル・リークは、ADC IPがイネーブル/ディセーブルされる際に発生します。これは、ADC IPコアをもつ全ての MAX 10デバイスに適用されます。このデバイスには、10M04、10M08、10M16、10M25、10M40、10M50デバイスがあります。ADC I/Oピンは Bank 1Aに位置します。

表 10: MAX 10デバイスの I/Oピンのリーク電流


II 入力ピンのリーク電流 VI = 0 V～VCCIOMAX –10 10 µA

IOZ トライ・ステート I/Oピンのリーク電流 VO = 0 V～VCCIOMAX –10 10 µA

表 11: MAX 10デバイスの ADC_VREFピンのリーク電流


Iadc_vref ADC_VREFピンのリーク電流Single supplyモード — 10 µA

Dual supplyモード — 20 µA

バス・ホールド・パラメータHigh インピーダンス状態に入った後、または取り除かれた後、ソースが駆動した後に、バス・ホールドは最後の有効なロジック状態を保持します。各 I/O ピンは、ユーザー・モードでバス・ホールドをイネーブルするオプションがあります。バス・ホールドは常に設定モードでディセーブルされます。

8 DC特性M10-DATASHEET

2016.01.22




表 12: MAX 10デバイスのバス・ホールド・パラメータ

パラメータ条件

VCCIO（V）

単位1.2 1.5 1.8 2.5 3.0 3.3

Min Max Min Max Min Max Min Max Min Max Min Max

バス・ホールドLow、保持電流

VIN > VIL（最大）

8 — 12 — 30 — 50 — 70 — 70 — µA

バス・ホールドHigh、保持電流

VIN < VIH（最小）

–8 — –12 — –30 — –50 — –70 — –70 — µA

バス・ホールドLow、オーバドライブ電流

0 V < VIN <VCCIO

— 125 — 175 — 200 — 300 — 500 — 500 µA

バス・ホールドHigh、オーバドライブ電流

0 V < VIN <VCCIO

— –125 — –175 — –200 — –300 — –500 — –500 µA

バス・ホールドのトリップ・ポイント

— 0.3 0.9 0.375 1.125 0.68 1.07 0.7 1.7 0.8 2 0.8 2 V

M10-DATASHEET2016.01.22 バス・ホールド・パラメータ 9




キャリブレーションを持たない直列 OCTの仕様

表 13: MAX 10デバイスのキャリブレーションを持たない直列 OCT仕様

この表には、プロセス、電圧、および温度（PVT）全体のキャリブレーションなしオンチップ終端（OCT）のバリエーションを示しています。

説明 VCCIO（V）抵抗の許容値

単位–C7、 –I6、 –I7、–A6、–A7

–C8

キャリブレーションを持たない直列 OCT

3.00 ±35 ±30 %2.50 ±35 ±30 %1.80 ±40 ±35 %1.50 ±40 ±40 %1.35 ±40 ±50 %1.20 ±45 ±60 %

デバイス・パワー・アップ時のキャリブレーション機能を持つ直列 OCTの仕様

表 14: MAX 10デバイスのデバイス・パワー・アップ時のキャリブレーション機能を持つ直列 OCTの仕様

OCTキャリブレーションは、OCTがイネーブルされている I/Oに対してパワーアップ時に自動的に実行されます。説明 VCCIO（V）キャリブレーション精度単位

デバイス・パワーアップ時のキャリブレーションを持つ直列 OCT

3.00 ±12 %2.50 ±12 %1.80 ±12 %1.50 ±12 %1.35 ±12 %1.20 ±12 %

10 キャリブレーションを持たない直列 OCTの仕様M10-DATASHEET

2016.01.22




デバイスのパワーアップ時のキャリブレーション後の OCT バリエーションOCT 抵抗は、デバイスのパワーアップ時に、キャリブレーション後の温度や電圧の変動によって変化します。デバイスのパワーアップ時にキャリブレーション後の変化を考慮し、最終的な OCT 抵抗を決定するには、次の表と式を使用してください。

表 15: MAX 10デバイスのパワーアップ時におけるキャリブレーション後の OCTバリエーション

この表に、電圧および温度に伴う OCT抵抗の変化率を示します。説明公称電圧 dR/dT (%/°C) dR/dV (%/mV)

デバイスのパワーアップ時におけるキャリブレーション後の OCTバリエーション

3.00 0.25 –0.0272.50 0.245 –0.041.80 0.242 –0.0791.50 0.235 –0.1251.35 0.229 –0.161.20 0.197 –0.208

図 1: デバイス・パワーアップ時におけるキャリブレーション後の OCT 抵抗を表す方程式

For

For

等式の定義を以下に示します。

M10-DATASHEET2016.01.22 デバイスのパワーアップ時のキャリブレーション後の OCT バリエーション 11




• T1は初期温度です。• V2は最終温度です。• MFは逓倍係数です。• Rinitialは初期抵抗です。• Rfinalは最終抵抗です。• サブスクリプト xは、V と Tの両方を意味します。• ∆RVは電圧に伴う抵抗の変動です。• ∆RTは温度に伴う抵抗の変動です。• dR/dT は、デバイスのパワーアップ時のキャリブレーション後の温度と抵抗の変化割合です。• dR/dV はデバイスのパワーアップ時にキャリブレーション後の電圧と抵抗の変化割合です。• V1は初期電圧です。• V2は最終電圧です。次の図は、3.0 Vでの 25°Cから 3.15 Vでの 85°Cにおける 50Ωの I/Oインピーダンスの変化を計算する例を示します。

図 2: デバイス・パワーアップ時におけるキャリブレーション後の OCT抵抗を表す方程式

B

1

B

12 デバイスのパワーアップ時のキャリブレーション後の OCT バリエーションM10-DATASHEET

2016.01.22




ピン・キャパシタンス

表 16: MAX 10デバイスのピン・キャピタンス

シンボルパラメータ Max 単位

CIOB ボトム I/Oピンの入力キャパシタンス 8 pF

CIOLRT レフト/ライト/トップ I/Oピンの入力キャパシタンス 7 pF

CLVDSB 専用 LVDS出力を持つボトム I/Oピンの入力キャパシタンス(9) 8 pF

CADCL ADC入力を持つレフと I/Oピンの入力キャパシタンス(10) 9 pF

CVREFLRT VREFあるいはユーザ I/Oピンとして使用される際のレフト/ライト/トップ兼用 VREFピンの入力キャパシタンス(11)

48 pF

CVREFB VREFあるいはユーザ I/Oピンとして使用される際のボトム兼用 VREFピンの入力キャパシタンス

50 pF

CCLKB ボトム兼用クロック入力ピンの入力キャパシタンス (12) 7 pF

CCLKLRT レフト/ライト/トップ兼用クロック入力ピンの入力キャパシタンス(12)

6 pF

内部ウィーク・プルアップ抵抗コンフィギュレーション、テスト、JTAGピン以外のすべての I/Oピンはウィーク・プリアップをイネーブルするオプションを有しています。

(9) 専用 LVDS出力バッファは、ボトム I/Oバンクのみで利用可能です。(10) ADCピンは、レフと I/Oバンクのみで利用可能です。(11) VREFピンが通用の入力または出力として使用される場合、ピン・キャパシタンスが高くなるため Fmaxの性能は低下します。デバイス・データシートの VREFピン・キャパシタンス仕様を参照し、システムの Fmaxを決定するためにボード設定の SI分析を実行します。

(12) 10M40および 10M50デバイスはトップおよびボトム I/Oバンクに兼用クロック入力ピンを備えています。

M10-DATASHEET2016.01.22 ピン・キャパシタンス 13




表 17: MAX 10デバイスの内部ウィーク・プルアップ抵抗

外部ソースが VCCIOよりも高い電圧でピンをドライブしている場合は、ピンのプルアップ抵抗値が低下することがあります。シンボルパラメータ条件 Min Typ Max 単位

RPU

Programmable pull–up resistorオプションがイネーブルされる場合のユーザ・モードおよびコンフィギュレーション以前とコンフィギュレーション中の I/Oピンの値

VCCIO = 3.3 V ± 5% 7 12 34 kΩVCCIO = 3.0 V ± 5% 8 13 37 kΩVCCIO = 2.5 V ± 5% 10 15 46 kΩVCCIO = 1.8 V ± 5% 16 25 75 kΩVCCIO = 1.5 V ± 5% 20 36 106 kΩVCCIO = 1.2 V ± 5% 33 82 179 kΩ

ホット・ソケットの仕様

表 18: MAX 10デバイスのホット・ソケットの仕様

シンボルパラメータ Max

IIOPIN(DC) I/Oピンあたりの DC電流 300 µA

IIOPIN(AC) I/Oピンあたりの AC電流 8 mA (13)

シュミット・トリガ入力のヒステリシスの仕様MAX 10デバイスは、すべての I/Oピンのシュミット・トリガ入力入力をサポートしています。シュミット・トリガ機能は、特に低速エッジ・レートを持つ信号に対し、改善されたノイズ耐性の入力信号にヒステリシスを導入します。

(13) I/Oランプ・レートは、10 nsあるいはそれ以上となります。10 ns以上のランプ・レートの場合、|IIOPIN| = C dv/dtとなり、この場合 Cは I/Oピンのキャパシタンスで、dv/dtはスルー・レートです。

14 ホット・ソケットの仕様M10-DATASHEET

2016.01.22




表 19: MAX 10デバイスのシュミット・トリガ入力に向けたヒステリシスの仕様

シンボルパラメータ条件 Min 単位

VHYS シュミット・トリガ入力のヒステリシス

VCCIO = 3.3 V 180 mVVCCIO = 2.5 V 150 mVVCCIO = 1.8 V 120 mVVCCIO = 1.5 V 110 mV

M10-DATASHEET2016.01.22 シュミット・トリガ入力のヒステリシスの仕様 15




図 3: LVTTL/LVCMOS入力標準電圧図

16 シュミット・トリガ入力のヒステリシスの仕様M10-DATASHEET

2016.01.22




図 4: シュミット・トリガ入力標準電圧図

VHYS

I/O規格の仕様以下の表に、 MAX 10デバイスがサポートする様々な I/O 規格の入力電圧感度（VIH、VIL）、出力電圧（VOH、VOL）、電流ドライブ特性（IOH、IOL）を示します。最小電圧値には、最小 VCCIO値を使用します。最大電圧値については、最大の VCCIO値を使用します。汎用 I/O規格で達成可能な最大周波数を決定するには、タイミング・クロージャ解析を実行する必要があります。

M10-DATASHEET2016.01.22 I/O規格の仕様 17




シングル・エンド I/O規格の仕様

表 20: MAX 10デバイスのシングル・エンド I/O規格の仕様

IOLと IOHの仕様を満たすには、それらに応じた電流強度を設定する必要があります。たとえば、3.3–V LVTTL 仕様（4 mA）を満たすには、電流強度を 4mA に設定する必要があります。より低い電流強度で設定すると、データシートの IOLと IOH仕様を満たさない場合があります。

I/O規格VCCIO（V） VIL（V） VIH（V） VOL（V） VOH（V） IOLIOL

（mA） IOH（mA）Min Typ Max Min Max Min Max Max Min

3.3 V LVTTL 3.135 3.3 3.465 –0.3 0.8 1.7 3.6 0.45 2.4 4 –43.3 V LVCMOS 3.135 3.3 3.465 –0.3 0.8 1.7 3.6 0.2 VCCIO –

0.22 –2

3.0 V LVTTL 2.85 3 3.15 –0.3 0.8 1.7 VCCIO +0.3

0.45 2.4 4 –4

3.0 V LVCMOS 2.85 3 3.15 –0.3 0.8 1.7 VCCIO +0.3

0.2 VCCIO –0.2

0.1 –0.1

2.5 V LVTTLおよび LVCMOS

2.375 2.5 2.625 –0.3 0.7 1.7 VCCIO +0.3

0.4 2 1 –1

1.8 V LVTTLおよび LVCMOS

1.71 1.8 1.89 –0.3 0.35 ×VCCIO

0.65 ×VCCIO

2.25 0.45 VCCIO –0.45

2 –2

1.5 V LVCMOS 1.425 1.5 1.575 –0.3 0.35 ×VCCIO

0.65 ×VCCIO

VCCIO +0.3

0.25 ×VCCIO

0.75 ×VCCIO

2 –2

1.2 V LVCMOS 1.14 1.2 1.26 –0.3 0.35 ×VCCIO

0.65 ×VCCIO

VCCIO +0.3

0.25 ×VCCIO

0.75 ×VCCIO

2 –2

3.3 Vシュミット・トリガ

3.135 3.3 3.465 –0.3 0.8 1.7 VCCIO +0.3

— — — —

シュミット・トリガなし

2.375 2.5 2.625 –0.3 0.7 1.7 VCCIO +0.3

— — — —


1.71 1.8 1.89 –0.3 0.35 ×VCCIO

0.65 ×VCCIO

VCCIO +0.3

— — — —

18 シングル・エンド I/O規格の仕様M10-DATASHEET

2016.01.22




I/O規格VCCIO（V） VIL（V） VIH（V） VOL（V） VOH（V） IOLIOL

（mA） IOH（mA）Min Typ Max Min Max Min Max Max Min


1.425 1.5 1.575 –0.3 0.35 ×VCCIO

0.65 ×VCCIO

VCCIO +0.3

— — — —

3.0 V PCI 2.85 3 3.15 — 0.3 ×VCCIO

0.5 ×VCCIO

VCCIO +0.3

0.1 ×VCCIO

0.9 ×VCCIO

1.5 –0.5

シングル・エンド SSTLおよび HSTL I/Oリファレンス電圧仕様

表 21: MAX 10デバイスの Single–Ended SSTL、 HSTL、および HSUL I/Oリファレンス電圧仕様—暫定値

I/O規格VCCIO（V） VREF（V） VTT (V) (14)

Min Typ Max Min Typ Max Min Typ Max

SSTL-2 Class I、II

2.375 2.5 2.625 1.19 1.25 1.31 VREF – 0.04 VREF VREF + 0.04

SSTL-18 ClassI、II

1.7 1.8 1.9 0.833 0.9 0.969 VREF – 0.04 VREF VREF + 0.04

SSTL-15 ClassI、II

1.425 1.5 1.575 0.49 ×VCCIO

0.5 × VCCIO 0.51 ×VCCIO

0.49 ×VCCIO

0.5 × VCCIO 0.51 × VCCIO

SSTL-135 ClassI、II

1.283 1.35 1.45 0.49 ×VCCIO


0.49 ×VCCIO

0.5 × VCCIO 0.51 × VCCIO

HSTL–18 ClassI、II

1.71 1.8 1.89 0.85 0.9 0.95 0.85 0.9 0.95


1.425 1.5 1.575 0.71 0.75 0.79 0.71 0.75 0.79

(14) トランスミッタデバイスの VTTは、受信デバイスの VREFに追従しなければなりません。

M10-DATASHEET2016.01.22 シングル・エンド SSTLおよび HSTL I/Oリファレンス電圧仕様 19




I/O規格VCCIO（V） VREF（V） VTT (V) (14)

Min Typ Max Min Typ Max Min Typ Max

HSTL–12 ClassI、II 1.14 1.2 1.26

0.48 ×VCCIO (15)

0.5 × VCCIO (15) 0.52 ×VCCIO (15)

— 0.5 × VCCIO —0.47 ×

VCCIO (16)0.5 × VCCIO (16)0.53 × VCCIO (16)

RLDRAM –12 1.14 1.2 1.3 0.49 ×VCCIO


— — —

Single–Ended SSTL、HSTL、および HSUL I/O規格信号の仕様

表 22: MAX 10デバイスの Single–Ended SSTL、 HSTL、および HSUL I/O規格の信号仕様—暫定値

IOLと IOHの仕様を満たすには、それらに応じた電流強度を設定する必要があります。たとえば、SSTL–15 Class I 仕様（8 mA）を満たすには、電流強度を 8 mA に設定する必要があります。より低い電流強度で設定すると、データシートの IOLと IOH仕様を満たさない場合があります。

I/O規格VIL（DC）（V） VIH（DC）（V） VIL（AC）（V） VIH（AC）（V） VOL（V） VOH（V） IOLIOL

（mA） IOH（mA）Min Max Min Max Min Max Min Max Max Min

SSTL–2Class I

— VREF –0.18

VREF +0.18

— — VREF –0.31

VREF +0.31

— VTT +0.57

VTT +0.57

8.1 –8.1

SSTL–2Class II

— VREF –0.18

VREF +0.18

— — VREF –0.31

VREF +0.31

— VTT +0.76

VTT +0.76

16.4 –16.4

SSTL–18Class I

— VREF –0.125

VREF +0.125

— — VREF –0.25

VREF +0.25

— VTT –0.475

VTT +0.475

6.7 –6.7

SSTL–18Class II

— VREF –0.125

VREF +0.125

— — VREF –0.25

VREF +0.25

— 0.28 VCCIO –0.28

13.4 –13.4

(14) トランスミッタデバイスの VTTは、受信デバイスの VREFに追従しなければなりません。(15) 記載した値は、DC入力リファレンス電圧である VREF（DC）です。(16) 記載した値は、AC入力リファレンス電圧である VREF（AC）です。

20 Single–Ended SSTL、HSTL、および HSUL I/O規格信号の仕様M10-DATASHEET

2016.01.22




I/O規格VIL（DC）（V） VIH（DC）（V） VIL（AC）（V） VIH（AC）（V） VOL（V） VOH（V） IOLIOL

（mA） IOH（mA）Min Max Min Max Min Max Min Max Max Min

SSTL–15Class I

— VREF –0.1

VREF +0.1

— — VREF –0.175

VREF +0.175

— 0.2 ×VCCIO

0.8 ×VCCIO

8 –8

SSTL–15Class II

— VREF –0.1

VREF +0.1

— — VREF –0.175

VREF +0.175

— 0.2 ×VCCIO

0.8 ×VCCIO

16 –16

SSTL–135 — VREF –0.09

VREF +0.09

— — VREF –0.16

VREF +0.16

— 0.2 ×VCCIO

0.8 ×VCCIO

— —

HSTL–18Class I

— VREF –0.1

VREF +0.1

— — VREF –0.2

VREF +0.2

— 0.4 VCCIO –0.4

8 –8

HSTL–18Class II

— VREF –0.1

VREF +0.1

— — VREF –0.2

VREF +0.2

— 0.4 VCCIO –0.4

16 –16

HSTL–15Class I

— VREF –0.1

VREF +0.1

— — VREF –0.2

VREF +0.2

— 0.4 VCCIO –0.4

8 –8

HSTL–15Class II

— VREF –0.1

VREF +0.1

— — VREF –0.2

VREF +0.2

— 0.4 VCCIO –0.4

16 –16

HSTL–12Class I

–0.15 VREF –0.08

VREF +0.08

VCCIO +0.15

–0.24 VREF –0.15

VREF +0.15

VCCIO +0.24

0.25 ×VCCIO

0.75 ×VCCIO

8 –8

HSTL–12Class II

–0.15 VREF –0.08

VREF +0.08

VCCIO +0.15

–0.24 VREF –0.15

VREF +0.15

VCCIO +0.24

0.25 ×VCCIO

0.75 ×VCCIO

14 –14

RLDRAM–12

— VREF –0.13

VREF +0.13

— — VREF –0.22

VREF +0.22

— 0.1 ×VCCIO

0.9 ×VCCIO

— —

SSTL差動 I/O規格の仕様差動 SSTLは、VREFを必要とします。

M10-DATASHEET2016.01.22 SSTL差動 I/O規格の仕様 21




表 23: MAX 10デバイスの差動 SSTL I/O規格の仕様

I/O規格VCCIO（V） VSwing（DC）（V） VX（AC）（V） VSwing（AC）（V）

Min Typ Max Min Max(17) Min Typ Max Min Max

SSTL-2 Class I、II 2.375 2.5 2.625 0.36 VCCIO VCCIO/2 –0.2

— VCCIO/2 +0.2

0.7 VCCIO

SSTL-18 Class I、II 1.7 1.8 1.9 0.25 VCCIO VCCIO/2 –0.175

— VCCIO/2 +0.175

0.5 VCCIO

SSTL-15 Class I、II 1.425 1.5 1.575 0.2 — VCCIO/2 –0.15

— VCCIO/2 +0.15

2(VIH(AC)– VREF)

2(VIL(AC) –VREF)

SSTL–135 1.283 1.35 1.45 0.18 — VREF –0.135

0.5 ×VCCIO

VREF –0.135

2(VIH(AC)– VREF)

2(VIL(AC) –VREF)

差動 HSTL I/Oおよび差動 HSUL I/O規格の仕様差動 HSTLは VREF入力を必要とします。

表 24: MAX 10デバイスの差動 HSTL I/Oおよび差動 HSUL I/O規格の仕様

I/O規格VCCIO（V） VDIF（DC）（V） VX（AC）（V） VCM（DC）（V） VDIF（AC）（V）

Min Typ Max Min Max Min Typ Max Min Typ Max Min


1.71 1.8 1.89 0.2 — 0.85 — 0.95 0.85 — 0.95 0.4


1.425 1.5 1.575 0.2 — 0.71 — 0.79 0.71 — 0.79 0.4


1.14 1.2 1.26 0.16 VCCIO 0.48 ×VCCIO

0.5 ×VCCIO

0.52 ×VCCIO

0.48 ×VCCIO

0.5 ×VCCIO

0.52 ×VCCIO

0.3

(17)SWING(DC)の最大値は定義されていません。ただし、各シングルエンド信号は、シングルエンド限界値（VIH(DC)と VIL(DC)）内である必要があります。

22 差動 HSTL I/Oおよび差動 HSUL I/O規格の仕様M10-DATASHEET

2016.01.22




I/O規格VCCIO（V） VDIF（DC）（V） VX（AC）（V） VCM（DC）（V） VDIF（AC）（V）

Min Typ Max Min Max Min Typ Max Min Typ Max Min

RLDRAM –12 1.14 1.2 1.3 0.26 — 0.5 ×VCCIO –

0.12

0.5 ×VCCIO

0.5 ×VCCIO +

0.12

0.4 ×VCCIO

0.5 ×VCCIO

0.6 ×VCCIO

0.44

差動 I/O規格の仕様

表 25: MAX 10デバイスの差動 I/O規格の仕様

I/O規格VCCIO（V） VID（mV） VICM（V） (18) VOD（mV） (19) (20) VOS（V） (19)

Min Typ Max Min Max Min 条件 Max Min Typ Max Min Typ Max

LVPECL(21) 2.375 2.5 2.625 100 —

0.05 DMAX ≤ 500 Mbps 1.8

— — — — — —0.55 500 Mbps ≤ DMAX≤ 700 Mbps

1.8

1.05 DMAX > 700 Mbps 1.55

LVDS 2.375 2.5 2.625 100 —

0.05 DMAX ≤ 500 Mbps 1.8

247 — 600 1.125 1.25 1.3750.55 500 Mbps ≤ DMAX≤ 700 Mbps

1.8

1.05 DMAX > 700 Mbps 1.55BLVDS (22) 2.375 2.5 2.625 100 — — — — — — — — — —mini–LVDS (23)2.375 2.5 2.625 — — — — — 300 — 600 1 1.2 1.4

(18) VIN 範囲: 0 V ≤ VIN ≤ 1.85 V.(19) RL 範囲: 90 ≤ RL ≤ 110 Ω.(20) Low VOD設定は、RSDS仕様のみでサポートされています。(21) LVPECL入力規格は、クロック入力でのみサポートされています。出力規格はサポートされていません。(22) Bus LVDS（BLVDS）に対して固定された VIN、VOD、および VOS仕様はありません。これらは、システム・トポロジーに依存します。(23) Mini–LVDS、RSDS、および Point–to–Point Differential Signaling（PPDS）規格は、 MAX 10デバイスの出力ピンでのみサポートされています。

M10-DATASHEET2016.01.22 差動 I/O規格の仕様 23




I/O規格VCCIO（V） VID（mV） VICM（V） (18) VOD（mV） (19) (20) VOS（V） (19)

Min Typ Max Min Max Min 条件 Max Min Typ Max Min Typ Max

RSDS(23) 2.375 2.5 2.625 — — — — — 100 200 600 0.5 1.2 1.5PPDS (RowI/Os) (23)

2.375 2.5 2.625 — — — — — 100 200 600 0.5 1.2 1.4

TMDS(24) 2.375 2.5 2.625 100 —

0.05 DMAX ≤ 500 Mbps 1.8

— — — — — —0.55 500 Mbps ≤ DMAX≤ 700 Mbps

1.8

1.05 DMAX > 700 Mbps 1.55Sub–LVDS(25)

1.71 1.8 1.89 100 — 0.55 — 1.25 (26) 0.8 0.9 1

SLVS 2.375 2.5 2.625 100 — 0.05 — 1.1 (26) (27)

HiSpi 2.375 2.5 2.625 100 —

0.05 DMAX ≤ 500 Mbps 1.8

— — — — — —0.55 500 Mbps ≤ DMAX≤ 700 Mbps

1.8

1.05 DMAX > 700 Mbps 1.55

関連情報MAX 10 LVDS SERDES I/O Standards Support, MAX 10 High–Speed LVDS I/O User Guideシングル電源およびデュアル電源デバイスでサポートされる I/O規格のリストを提供します。

(18) VIN 範囲: 0 V ≤ VIN ≤ 1.85 V.(19) RL 範囲: 90 ≤ RL ≤ 110 Ω.(20) Low VOD設定は、RSDS仕様のみでサポートされています。(24) 外部レベルシフトの要件でサポートされています。(25) Sub–LVDS入力バッファは 2.5 Vの差動バッファを使用しています。(26) 差動出力は外部終端抵抗の値に依存します。(27) 差動出力オフセット電圧は、外部終端抵抗の値に依存します。

24 差動 I/O規格の仕様M10-DATASHEET

2016.01.22



https://documentation.altera.com/#/link/sam1394433606063/sam1394435423058/ja-jp


スイッチング特性この項では、 MAX 10コアおよびペリフェラル・ブロックの性能特性について説明します。

コア性能の仕様

クロック・ツリーの仕様

表 26: MAX 10デバイスのクロック・ツリーの仕様

デバイス性能

単位–I6 –A6、–C7 –I7 –A7 –C8

10M02 450 416 416 382 402 MHz10M04 450 416 416 382 402 MHz10M08 450 416 416 382 402 MHz10M16 450 416 416 382 402 MHz10M25 450 416 416 382 402 MHz10M40 450 416 416 382 402 MHz10M50 450 416 416 382 402 MHz

PLL仕様

表 27: MAX 10デバイスの PLL 仕様

VCCD_PLLは常に、デカップリング・コンデンサとフェライト・ビーズを介して VCCINTに接続しなければなりません。シンボルパラメータ条件 Min Typ Max 単位

fIN (28) 入力クロック周波数 — 5 — 472.5 MHz

(28) このパラメータは、I/Oの最大周波数によって、 Quartus Primeソフトウェアで制限されています。I/Oの最大周波数は、各 I/O規格によって異なります。

M10-DATASHEET2016.01.22 スイッチング特性 25





fINPFD 位相周波数デテクタ（PFD）の入力周波数

— 5 — 325 MHz

fVCO (29) PLL内部電圧–制御されたオシレータ（VCO）の動作範囲

— 600 — 1300 MHz

fINDUTY 入力クロックのデューティ・サイクル

— 40 — 60 %

tINJITTER_CCJ (30) 入力クロックのサイクル間ジッタ

FINPFD ≥ 100 MHz — — 0.15 UIFINPFD < 100 MHz — — ±750 ps

fOUT_EXT (28) 外部クロック出力の PLL出力周波数 — — — 472.5 MHz

fOUTグローバル・クロックへの PLL出力周波数

–6スピード・グレード — — 472.5 MHz

–7スピード・グレード — — 450 MHz

–8スピード・グレード — — 402.5 MHz

tOUTDUTY 外部クロック出力のデューティ・サイクル

デューティ・サイクルは50％に設定

45 50 55 %

tLOCK デバイス・コンフィギュレーション終了からロックまでに必要となる時間

— — — 1 ms

(29) コンパイル・レポートの PLLサマリ・セクションで Quartus Primeソフトウェアがレポートする VCO周波数は、VCOポスト・スケール・カウンタ Kの値を考慮します。このため、カウンタ Kの値が 2である場合、レポートされる周波数は fVCO仕様よりも低い値となることがあります。

(30) 高い入力ジッタは、PLL出力ジッタに直接影響します。PLL出力クロック・ジッタを低く抑えるには、200 psより低いジッタを持つクリーンなクロック・ソースを提供する必要があります。

26 PLL仕様M10-DATASHEET

2016.01.22





tDLOCK 動的にロックまでに必要となる時間スイッチオーバー後に任意の非ポストスケール・カウンタおよび遅延をリコンフィギュレーションする場合、もしくは aresetがディアサー

トされる場合

— — 1 ms

tOUTJITTER_PERIOD_IO (31) 通常の I/O周期のジッタ

FOUT ≥ 100 MHz — — 650 psFOUT < 100 MHz — — 75 mUI

tOUTJITTER_CCJ_IO (31)

通常の I/Oサイクル・トゥ・サイクル・ジッタ

FOUT ≥ 100 MHz — — 650 psFOUT < 100 MHz — — 75 mUI

tPLL_PSERR PLL位相シフトの精度 — — — ±50 ps

tARESET areset信号の最小パルス幅 — 10 — — ns

tCONFIGPLL PLLのスキャン・チェインをリコンフィギュレーション実行に必要となる時間

— — 3.5 (32) — SCANCLKサイクル

fSCANCLK scanclk周波数 — — — 100 MHz

表 28: MAX 10シングル電源デバイスの PLL 仕様

V36パッケージでは、PLL仕様はシングル電源デバイスに基づいています。シンボルパラメータ条件 Max 単位

tOUTJITTER_PERIOD_DEDCLK (31) 専用クロック出力の周期ジッタ

FOUT ≥ 100 MHz 660 psFOUT < 100 MHz 66 mUI

(31) 10–12（14シグマ、99.99999999974404%の信頼性レベル）の確立レベルを持つピーク・トゥ・ピーク・ジッタです。出力ジッタの仕様は、30 psの入力ジッタが適用されている場合、 PLLの固有ジッタに適用されます。

(32) 100 MHz scanclk周波数

M10-DATASHEET2016.01.22 PLL仕様 27




シンボルパラメータ条件 Max 単位

tOUTJITTER_CCJ_DEDCLK (31)

専用クロック出力のサイクル・トゥ・サイクル・ジッタ

FOUT ≥ 100 MHz 660 ps

FOUT < 100 MHz 66 mUI

表 29: MAX 10デュアル電源デバイスの PLL仕様

シンボルパラメータ条件 Max 単位

tOUTJITTER_PERIOD_DEDCLK (31) 専用クロック出力の周期ジッタ


tOUTJITTER_CCJ_DEDCLK (31)

専用クロック出力のサイクル・トゥ・サイクル・ジッタ


エンベデッド・マルチプライヤの仕様

表 30: MAX 10デバイスのエンベデッド・マルチプライヤの仕様

モード乗算器の個数 Power Supplyモード性能

単位–I6 –A6、–C7、–I7、–A7

–C8

9×9ビット乗算器 1Single supplyモード 198 183 160 MHz

Dual supplyモード 310 260 210 MHz

18×18ビット乗算器 1Single supplyモード 198 183 160 MHz


28 エンベデッド・マルチプライヤの仕様M10-DATASHEET

2016.01.22




メモリ・ブロック性能の仕様

表 31: MAX 10デバイスのメモリ・ブロック性能の仕様

メモリモード使用リソース

Power Supplyモード性能

単位LE数 M9Kメモリ

–I6 –A6、–C7、–I7、–A7

–C8

M9Kブロック

FIFO 256×36 47 1Single supplyモード 232 219 204 MHz


シングル・ポート256 × 36 0 1

Single supplyモード 232 219 204 MHz


シンプル・デュアル・ポート 256×36 CLK 0 1

Single supplyモード 232 219 204 MHz


トゥルー・デュアル・ポート 512x18シングル CLK

0 1Single supplyモード 232 219 204 MHz


内部オシレータの仕様

表 32: MAX 10デバイスの内部オシレータの周波数

この表に記載された内部オシレータの周波数に接続可能です。内部オシレータのデュティ・サイクルは約 45%～55%です。

デバイス周波数

単位Min Typical Max

10M02

55 82 116 MHz10M0410M0810M1610M25

M10-DATASHEET2016.01.22 メモリ・ブロック性能の仕様 29




デバイス周波数

単位Min Typical Max

10M4035 52 77 MHz

10M50

UFM性能の仕様

表 33: MAX 10デバイスの UFM性能の仕様

ブロックモードインタフェースデバイス性能

単位Min Max

UFM AvalonMMスレーブ

パラレル (33)

10M02 (34) 3.43 7.25 MHz

10M04、10M08、10M16、10M25、10M40、10M50

5 116 MHz

シリアル (34)10M02、10M04、10M08、10M16、

10M253.43 7.25 MHz

10M40、10M50 2.18 4.81 MHz

ADC性能性能の仕様

シングル電源デバイス ADC性能の仕様

表 34: MAX 10シングル電源デバイスの ADC性能の仕様

パラメータシンボル条件 Min Typ Max 単位

ADCレゾリューション — — — — 12 ビットADC電源電圧 VCC_ONE — 2.85 3.0/3.3 3.465 V

(33) クロック・ソースは、10M02デバイスを除きユーザによって得られます。(34) クロック・ソースは内部オシレータの周波数の 1/16から得られます。

30 UFM性能の仕様M10-DATASHEET

2016.01.22





外部リファレンス電圧 VREF — VCC_ONE –0.5

— VCC_ONE V

サンプリング・レート FS 累積サンプリング・レート

— — 1 MSPS

動作ジャンクションの温度範囲 TJ — –40 25 125 °C

アナログ入力電圧 VIN

プリスケーラ・ディセーブル

0 — VREF V

プリスケータ・イネーブル (35)

0 — 3.6 V

入力抵抗 RIN — — (36) — kΩ

入力キャパシタンス CIN — — (36) — pF

DC精度

オフセット誤差とドリフト Eoffset


–0.2 — 0.2 %FS

プリスケーラ・イネーブル

–0.5 — 0.5 %FS

ゲイン誤差とドリフト Egain


–0.5 — 0.5 %FS


–0.75 — 0.75 %FS

差動非線形性 DNL

外部 VREF、ミッシング・コードなし

–0.9 — 0.9 LSB

内部 VREF、ミッシング・コードなし

–1 — 1.7 LSB

積分非線形性 INL — –2 — 2 LSB

(35) プリスケータ機能は、アナログ入力電圧を半分に分割します。アナログ入力は、 MAX 10シングル電圧デバイスに対し最大 3.6 Vまでを処理します。

(36) シミュレーションには、SPICEモデルをダウンロードしてください。

M10-DATASHEET2016.01.22 シングル電源デバイス ADC性能の仕様 31





AC精度

全高調波歪み THD FIN = 50 kHz、FS = 1MHz、PLL

–65 (37) — — dB

シグナル・トゥ・ノイズ比率

SNR FIN = 50 kHz、FS = 1MHz、PLL

54 (38) — — dB

シグナル・トゥ・ノイズおよび歪み

SINAD FIN = 50 kHz、FS = 1MHz、PLL

53 (39) — — dB

オンチップ温度センサ

温度のサンプリング・レート

tDS — — — 50 kSPS

絶対精度 — –40～125°C,

64サンプル・アベレージ(40)

— — ±10 °C

変換レート (41) 変換時間 —シングル測定 — — 1 サイクル連続測定 — — 1 サイクル温度測定 — — 1 サイクル

関連情報SPICE Models for Altera Devices

(37) プリスケータがイネーブルされた THDは、仕様よりも 6 dB小さくなります。(38) プリスケータがイネーブルされた SNRは、仕様よりも 6 dB小さくなります。(39) プリスケータがイネーブルされた SINADは、仕様よりも 6 dB小さくなります。(40) Quartus Primeソフトウェア・バージョン 15.0以降では、Altera Modular ADCおよび Altera Modular Dual ADC IPコアが 64サンプル・アベレージを処理します。バージョン 14.1以前の Quartus Primeソフトウェアにおいては、独自のアベレージ計算を実装する必要があります。

(41) 詳細については、 MAX 10アナログ‐デジタル変換ユーザ・ガイドを参照してください。

32 シングル電源デバイス ADC性能の仕様M10-DATASHEET

2016.01.22



https://www.altera.com/support/support-resources/download/board-layout-test/hspice.html


デュアル電源デバイス ADC性能の仕様

表 35: MAX 10デュアル電源デバイスの ADC性能仕様


ADCレゾリューション — — — — 12 ビットアナログ電源電圧 VCCA_ADC — 2.375 2.5 2.625 V

デジタル電源電圧 VCCINT — 1.15 1.2 1.25 V

外部リファレンス電圧 VREF — VCCA_ADC– 0.5

— VCCA_ADC V

サンプリング・レート FS 累積サンプリング・レート

— — 1 MSPS

動作ジャンクションの温度範囲 TJ — –40 25 125 °C

アナログ入力電圧 VIN


0 — VREF V

プリスケータ・イネーブル (42)

0 — 3 V

アナログ電源電流（DC） IACC_ADC 平均電流 — 275 450 µA

デジタル電源電流（DC） ICCINT 平均電流 — 65 150 µA

入力抵抗 RIN — — (43) — kΩ

入力キャパシタンス CIN — — (43) — pF

(42) プリスケータ機能は、アナログ入力電圧を半分に分割します。アナログ入力は、 MAX 10デュアル電圧デバイスに対し最大 3 V入力までを処理します。

(43) シミュレーションには、SPICEモデルをダウンロードしてください。

M10-DATASHEET2016.01.22 デュアル電源デバイス ADC性能の仕様 33





DC精度

オフセット誤差とドリフト Eoffset


–0.2 — 0.2 %FS


–0.5 — 0.5 %FS

ゲイン誤差とドリフト Egain


–0.5 — 0.5 %FS


–0.75 — 0.75 %FS

差動非線形性 DNL

外部 VREF、ミッシング・コードなし

–0.9 — 0.9 LSB

内部 VREF、ミッシング・コードなし

–1 — 1.7 LSB

積分非線形性 INL — –2 — 2 LSB

AC精度

全高調波歪み THD FIN = 50 kHz、FS = 1MHz、PLL

–70 (44) (45) (46)

— — dB

シグナル・トゥ・ノイズ比率

SNR FIN = 50 kHz、FS = 1MHz、PLL

62 (47) (48) (46) — — dB

シグナル・トゥ・ノイズおよび歪み

SINAD FIN = 50 kHz、FS = 1MHz、PLL

61.5 (49) (50) (46) — — dB

(44) 兼用ピンに対しての全高調波歪みは、–65 dBです。(45) プリスケーラがイネーブルされた THDは、仕様よりも 6 dB小さくなります。(46) 内部 VREFを使用する際、専用 ADC入力チャネルに対し、THD = 66 dB、SNR = 58 dB、SINAD = 57.5 dBとなります。(47) 兼用ピンに対してのシグナル・トゥ・ノイズ比率は、54 dBとなります。(48) プリスケーラがイネーブルされた SNRは、仕様よりも 6 dB小さくなります。(49) 兼用ピンに対してのシグナル・トゥ・ノイズ比率および歪みは、53 dBとなります。(50) プリスケーラがイネーブルされた SINADは、仕様よりも 6 dB小さくなります。

34 デュアル電源デバイス ADC性能の仕様M10-DATASHEET

2016.01.22





オンチップ温度センサ

温度のサンプリング・レート

TS — — — 50 kSPS

絶対精度 — –40～125°C,

64サンプル・アベレージ(51)

— — ±5 °C

変換レート(52) 変換時間 —シングル測定 — — 1 サイクル連続測定 — — 1 サイクル温度測定 — — 1 サイクル

関連情報SPICE Models for Altera Devices

ペリフェラル性能の仕様この項はペリフェラルの性能、高速 I/Oおよび外部メモリ・インタフェースについて説明します。実際に達成可能な周波数は、デザインやシステム固有の要因により異なります。システムで達成可能な最大周波数を決定するには、デザインの適切なタイミング収束を確認し、使用しているデザインとシステム設定に基づく HSPICE/IBISシミュレーションを実行する必要があります。

高速 I/Oの規格高速および低速の I/O性能ピンの詳細については、それぞれのデバイスのピン・アウト・ファイルを参照してください。関連情報資料：アルテラ・デバイス用ピンアウト・ファイル

(51) Quartus Primeソフトウェア・バージョン 15.0以降では、Altera Modular ADCおよび Altera Modular Dual ADC IPコアが 64サンプル・アベレージを処理します。バージョン 14.1以前の Quartus Primeソフトウェアにおいては、独自のアベレージ計算を実装する必要があります。

(52) 詳細については、 MAX 10アナログ‐デジタル変換ユーザ・ガイドを参照してください。

M10-DATASHEET2016.01.22 ペリフェラル性能の仕様 35



https://www.altera.com/support/support-resources/download/board-layout-test/hspice.html

https://www.altera.com/support/literature/lit-dp.html#max®10


トゥルー PPDSおよびエミュレート PPDS_E_3Rトランスミッタのタイミング仕様

表 36: MAX 10デュアル電源デバイスのトゥルー PPDSおよびエミュレート PPDS_E_3Rトランスミッタのタイミング仕様

True PPDSトランスミッタは、ボトム I/Oバンクでのみサポートされています。エミュレートされた PPDSトランスミッタは、すべての I/Oバンクの出力ピンでサポートされています。

シンボルパラメータモード–I6、–A6、–C7、–I7 –A7 –C8

単位Min Typ Max Min Typ Max Min Typ Max

fHSCLK

入力クロック周波数（高速 I/O性能ピン）

×10 5 — 155 5 — 155 5 — 155 MHz×8 5 — 155 5 — 155 5 — 155 MHz×7 5 — 155 5 — 155 5 — 155 MHz×4 5 — 155 5 — 155 5 — 155 MHz×2 5 — 155 5 — 155 5 — 155 MHz×1 5 — 310 5 — 310 5 — 310 MHz

HSIODRデータ・レート（高速 I/O性能ピン）

×10 100 — 310 100 — 310 100 — 310 Mbps×8 80 — 310 80 — 310 80 — 310 Mbps×7 70 — 310 70 — 310 70 — 310 Mbps×4 40 — 310 40 — 310 40 — 310 Mbps×2 20 — 310 20 — 310 20 — 310 Mbps×1 10 — 310 10 — 310 10 — 310 Mbps

fHSCLK

入力クロック周波数（低速 I/O性能ピン）


36 トゥルー PPDSおよびエミュレート PPDS_E_3Rトランスミッタのタイミング仕様M10-DATASHEET

2016.01.22






HSIODRデータ・レート（低速 I/O性能ピン）

×10 100 — 300 100 — 300 100 — 300 Mbps

×8 80 — 300 80 — 300 80 — 300 Mbps×7 70 — 300 70 — 300 70 — 300 Mbps×4 40 — 300 40 — 300 40 — 300 Mbps×2 20 — 300 20 — 300 20 — 300 Mbps×1 10 — 300 10 — 300 10 — 300 Mbps

tDUTY トランスミッタ出力クロックのデューティ・サイクル

— 45 — 55 45 — 55 45 — 55 %

TCCS (53) トランスミッタのチャネル‐チャネル間スキュー

— — — 300 — — 300 — — 300 ps

tx Jitter (54)

出力ジッタ（高速I/O性能ピン）

— — — 425 — — 425 — — 425 ps

出力ジッタ（低速I/O性能ピン）

— — — 470 — — 470 — — 470 ps

tRISE 立ち上がり時間 20～80%、CLOAD = 5 pF

— 500 — — 500 — — 500 — ps

tFALL 立ち下がり時間 20～80%、CLOAD = 5 pF

— 500 — — 500 — — 500 — ps

(53) TCCS仕様は同じ側からの I/Oバンクにのみ適用されます(54) TXジッタは、コア・ノイズおよび I/Oスイッチング・ノイズによって引き起こされたジッタです。

M10-DATASHEET2016.01.22 トゥルー PPDSおよびエミュレート PPDS_E_3Rトランスミッタのタイミング仕様 37






tLOCK CONF_DONE信号がHighとなった後で PLLがロックするまでに必要とする時間。デバイス・コンフィギュレーションの完了を表します。

— — — 1 — — 1 — — 1 ms

トゥルー RSDSおよびエミュレートされた RSDS_E_3Rトランスミッタのタイミング仕様

シングル電源デバイスのトゥルー RSDSおよびエミュレート RSDS_E_3Rトランスミッタのタイミング仕様

表 37: MAX 10シングル電源デバイスのトゥルー RSDSおよびエミュレートされた RSDS_E_3R トランスミッタのタイミング仕様

トゥルー RSDSトランスミッタは、ボトム I/Oバンクでのみサポートされています。エミュレートされた RSDSトランスミッタは、すべての I/Oバンクの出力ピンでサポートされています。



fHSCLK



38 トゥルー RSDSおよびエミュレートされた RSDS_E_3Rトランスミッタのタイミング仕様M10-DATASHEET

2016.01.22







×10 100 — 100 100 — 100 100 — 100 Mbps


fHSCLK





tDUTY 高速トランスミッタ出力クロックのデューティ・サイクル

— 45 — 55 45 — 55 45 — 55 %

M10-DATASHEET2016.01.22 シングル電源デバイスのトゥルー RSDSおよびエミュレート RSDS_E_3Rトランスミッタのタイミング仕様 39







— — — 300 — — 300 — — 300 ps

tx Jitter (56)


— — — 425 — — 425 — — 425 ps


— — — 470 — — 470 — — 470 ps


— 500 — — 500 — — 500 — ps


— 500 — — 500 — — 500 — ps


— — — 1 — — 1 — — 1 ms

(55) TCCS仕様は同じ側からの I/Oバンクのみを適用します。(56) TXジッタは、コア・ノイズおよび I/Oスイッチング・ノイズによって引き起こされたジッタです。

40 シングル電源デバイスのトゥルー RSDSおよびエミュレート RSDS_E_3Rトランスミッタのタイミング仕様M10-DATASHEET

2016.01.22




デュアル電源デバイスのトゥルー RSDSおよびエミュレート RSDS_E_3Rトランスミッタのタイミング仕様

表 38: MAX 10デュアル電源デバイスのトゥルー RSDSおよびエミュレートされた RSDS_E_3R トランスミッタのタイミング仕様

True RSDSトランスミッタは、ボトム I/Oバンクでのみサポートされています。エミュレートされた RSDSトランスミッタは、すべての I/Oバンクの出力ピンでサポートされています。



fHSCLK





fHSCLK



M10-DATASHEET2016.01.22 デュアル電源デバイスのトゥルー RSDSおよびエミュレート RSDS_E_3Rトランスミッタのタイミング仕様 41







×10 100 — 300 100 — 300 100 — 300 Mbps



— 45 — 55 45 — 55 45 — 55 %


— — — 300 — — 300 — — 300 ps

tx Jitter (58)


— — — 425 — — 425 — — 425 ps


— — — 470 — — 470 — — 470 ps


— 500 — — 500 — — 500 — ps


— 500 — — 500 — — 500 — ps


42 デュアル電源デバイスのトゥルー RSDSおよびエミュレート RSDS_E_3Rトランスミッタのタイミング仕様M10-DATASHEET

2016.01.22







— — — 1 — — 1 — — 1 ms

エミュレート RSDS_E_1Rトランスミッタのタイミング仕様

表 39: MAX 10デュアル電源デバイスのエミュレートされた RSDS_E_1R トランスミッタのタイミング仕様

エミュレートされた RSDS_E_1Rトランスミッタはすべての I/Oバンクでの出力ピンでサポートされます。



fHSCLK



M10-DATASHEET2016.01.22 エミュレート RSDS_E_1Rトランスミッタのタイミング仕様 43







×10 100 — 170 100 — 170 100 — 170 Mbps


fHSCLK






— 45 — 55 45 — 55 45 — 55 %

44 エミュレート RSDS_E_1Rトランスミッタのタイミング仕様M10-DATASHEET

2016.01.22







— — — 300 — — 300 — — 300 ps

tx Jitter (60)


— — — 425 — — 425 — — 425 ps


— — — 470 — — 470 — — 470 ps


— 500 — — 500 — — 500 — ps


— 500 — — 500 — — 500 — ps


— — — 1 — — 1 — — 1 ms


M10-DATASHEET2016.01.22 エミュレート RSDS_E_1Rトランスミッタのタイミング仕様 45




トゥルー Mini–LVDSおよびエミュレートされた Mini–LVDS_E_3Rトランスミッタのタイミング仕様

表 40: MAX 10デュアル電源デバイスのトゥルー Mini–LVDSおよびエミュレートされた Mini–LVDS_E_3Rトランスミッタのタイミング仕様

トゥルーmini-LVDSトランスミッタはボトム I/Oバンクでのみサポートされます。エミュレートされたmini-LVDS_E_3Rトランスミッタは、すべての I/O バンクの出力ピンにサポートされます。



fHSCLK





fHSCLK



46 トゥルー Mini–LVDSおよびエミュレートされた Mini–LVDS_E_3Rトランスミッタのタイミング仕様M10-DATASHEET

2016.01.22







×10 100 — 300 100 — 300 100 — 300 Mbps



— 45 — 55 45 — 55 45 — 55 %


— — — 300 — — 300 — — 300 ps

tx Jitter (62)


— — — 425 — — 425 — — 425 ps


— — — 470 — — 470 — — 470 ps


— 500 — — 500 — — 500 — ps


— 500 — — 500 — — 500 — ps


M10-DATASHEET2016.01.22 トゥルー Mini–LVDSおよびエミュレートされた Mini–LVDS_E_3Rトランスミッタのタイミング仕様 47







— — — 1 — — 1 — — 1 ms

トゥルー LVDSトランスミッタのタイミング

シングル電源デバイスのトゥルー LVDSトランスミッタのタイミング仕様

表 41: MAX 10シングル電源デバイスのトゥルー LVDSトランスミッタのタイミング仕様

トゥルー LVDSトランスミッタは、ボトム I/Oバンクでのみサポートされています。

シンボルパラメータモード–C7、 –I7 –A7 –C8


fHSCLK入力クロック周波数


48 トゥルー LVDSトランスミッタのタイミングM10-DATASHEET

2016.01.22






HSIODR Data rate

×10 100 — 290 100 — 200 100 — 200 Mbps



— 45 — 55 45 — 55 45 — 55 %

TCCS(63)

トランスミッタのチャネル‐チャネル間スキュー

— — — 300 — — 300 — — 300 ps

tx Jitter(64)

出力ジッタ — — — 1,000 — — 1,000 — — 1,000 ps

tRISE 立ち上がり時間 20～80%、 CLOAD= 5 pF

— 500 — — 500 — — 500 — ps

tFALL 立ち下がり時間 20～80%、 CLOAD= 5 pF

— 500 — — 500 — — 500 — ps


M10-DATASHEET2016.01.22 シングル電源デバイスのトゥルー LVDSトランスミッタのタイミング仕様 49







— — — 1 — — 1 — — 1 ms

デュアル電源デバイスのトゥルー LVDSトランスミッタのタイミング仕様

表 42: MAX 10デュアル電源デバイスのトゥルー LVDSトランスミッタのタイミング仕様

トゥルー LVDSトランスミッタは、ボトム I/Oバンクでのみサポートされています。シンボルパラメータモード

–I6 –I6、 –C7、 –I7 –A7 –C8単位

Min Typ Max Min Typ Max Min Typ Max Min Typ Max

fHSCLK

入力クロック周波数

×10 5 — 360 5 — 340 5 — 310 5 — 300 MHz×8 5 — 360 5 — 360 5 — 320 5 — 320 MHz×7 5 — 360 5 — 340 5 — 310 5 — 300 MHz×4 5 — 360 5 — 350 5 — 320 5 — 320 MHz×2 5 — 360 5 — 350 5 — 320 5 — 320 MHz×1 5 — 360 5 — 350 5 — 320 5 — 320 MHz

50 デュアル電源デバイスのトゥルー LVDSトランスミッタのタイミング仕様M10-DATASHEET

2016.01.22




シンボルパラメータモード

–I6 –I6、 –C7、 –I7 –A7 –C8単位


HSIODR

Data rate

×10 100 — 720 100 — 680 100 — 620 100 — 600 Mbps

×8 80 — 720 80 — 720 80 — 640 80 — 640 Mbps×7 70 — 720 70 — 680 70 — 620 70 — 600 Mbps×4 40 — 720 40 — 700 40 — 640 40 — 640 Mbps×2 20 — 720 20 — 700 20 — 640 20 — 640 Mbps×1 10 — 360 10 — 350 10 — 320 10 — 320 Mbps

tDUTY

トランスミッタ出力クロックのデューティ・サイクル

— 45 — 55 45 — 55 45 — 55 45 — 55 %

TCCS (65)

トランスミッタのチャネル‐チャネル間スキュー

— — — 300 — — 300 — — 300 — — 300 ps

txJitter(66)

出力ジッタ — — — 380 — — 380 — — 380 — — 380 ps

tRISE 立ち上がり時間

20～80%、CLOAD = 5 pF

— 500 — — 500 — — 500 — — 500 — ps

tFALL

立ち下がり時間

20～80%、CLOAD = 5 pF

— 500 — — 500 — — 500 — — 500 — ps


M10-DATASHEET2016.01.22 デュアル電源デバイスのトゥルー LVDSトランスミッタのタイミング仕様 51




シンボルパラメータモード

–I6 –I6、 –C7、 –I7 –A7 –C8単位


tLOCK

CONF_DONE信号が Highとなった後で PLLがロックするまでに必要とする時間。デバイス・コンフィギュレーションの完了を表します。

— — — 1 — — 1 — — 1 — — 1 ms

エミュレートされた LVDS_E_3R、 SLVS、および Sub–LVDSトランスミッタのタイミング仕様

シングル電源デバイスのトゥルー LVDSトランスミッタのタイミング仕様

表 43: MAX 10シングル電源デバイスのエミュレートされた LVDS_E_3Rトランスミッタのタイミング仕様

エミュレートされた LVDS_E_3Rトランスミッタはすべての I/Oバンクでの出力ピンでサポートされます。



fHSCLK


×10 5 — 142.5 5 — 100 5 — 100 MHz×8 5 — 142.5 5 — 100 5 — 100 MHz×7 5 — 142.5 5 — 100 5 — 100 MHz×4 5 — 142.5 5 — 100 5 — 100 MHz×2 5 — 142.5 5 — 100 5 — 100 MHz×1 5 — 285 5 — 200 5 — 200 MHz

52 エミュレートされた LVDS_E_3R、 SLVS、および Sub–LVDSトランスミッタのタイミング仕様M10-DATASHEET

2016.01.22







×10 100 — 285 100 — 200 100 — 200 Mbps


fHSCLK






— 45 — 55 45 — 55 45 — 55 %

M10-DATASHEET2016.01.22 シングル電源デバイスのトゥルー LVDSトランスミッタのタイミング仕様 53







— — — 300 — — 300 — — 300 ps

tx Jitter (68) 出力ジッタ — — — 1,000 — — 1,000 — — 1,000 pstRISE 立ち上がり時間 20～80%、

CLOAD = 5 pF— 500 — — 500 — — 500 — ps


— 500 — — 500 — — 500 — ps


— — — 1 — — 1 — — 1 ms


54 シングル電源デバイスのトゥルー LVDSトランスミッタのタイミング仕様M10-DATASHEET

2016.01.22




デュアル電源デバイスのエミュレート LVDS_E_3R、SLVS、および Sub–LVDSトランスミッタのタイミング仕様

表 44: MAX 10デュアル電源デバイスのエミュレートされた LVDS_E_3Rトランスミッタのタイミング仕様

エミュレートされた LVDS_E_3R、SLVS、および Sub-LVDSトランスミッタはすべての I/Oバンクの出力ピンでのみサポートされます。



fHSCLK





fHSCLK



M10-DATASHEET2016.01.22 デュアル電源デバイスのエミュレート LVDS_E_3R、SLVS、および Sub–LVDSトランスミッタのタイミング仕様 55







×10 100 — 300 100 — 300 100 — 300 Mbps



— 45 — 55 45 — 55 45 — 55 %


— — — 300 — — 300 — — 300 ps

tx Jitter (70)


— — — 425 — — 425 — — 425 ps


— — — 470 — — 470 — — 470 ps


— 500 — — 500 — — 500 — ps


— 500 — — 500 — — 500 — ps


56 デュアル電源デバイスのエミュレート LVDS_E_3R、SLVS、および Sub–LVDSトランスミッタのタイミング仕様M10-DATASHEET

2016.01.22







— — — 1 — — 1 — — 1 ms

LVDS、 TMDS、 HiSpi、 SLVS、および Sub–LVDSレシーバのタイミング仕様

シングル電源デバイスの LVDSレシーバのタイミング仕様

表 45: MAX 10シングル電源デバイスの LVDSレシーバのタイミング仕様

LVDSレシーバは、すべてのバンクでサポートされています。


単位Min Max Min Max Min Max

fHSCLK入力クロック周波数（高速 I/O性能ピン）

×10 5 145 5 100 5 100 MHz×8 5 145 5 100 5 100 MHz×7 5 145 5 100 5 100 MHz×4 5 145 5 100 5 100 MHz×2 5 145 5 100 5 100 MHz×1 5 290 5 200 5 200 MHz

M10-DATASHEET2016.01.22 LVDS、 TMDS、 HiSpi、 SLVS、および Sub–LVDSレシーバのタイミング仕様 57






HSIODR データ・レート（高速I/O性能ピン）

×10 100 290 100 200 100 200 Mbps

×8 80 290 80 200 80 200 Mbps×7 70 290 70 200 70 200 Mbps×4 40 290 40 200 40 200 Mbps×2 20 290 20 200 20 200 Mbps×1 10 290 10 200 10 200 Mbps

fHSCLK入力クロック周波数（低速 I/O性能ピン）


HSIODR データ・レート（低速I/O性能ピン）

×10 100 200 100 200 100 200 Mbps×8 80 200 80 200 80 200 Mbps×7 70 200 70 200 70 200 Mbps×4 40 200 40 200 40 200 Mbps×2 20 200 20 200 20 200 Mbps×1 10 200 10 200 10 200 Mbps

SW

サンプリング・ウィンドウ（高速 I/O性能ピン）

— — 910 — 910 — 910 ps

サンプリング・ウィンドウ（低速 I/O性能ピン）

— — 1,110 — 1,110 — 1,110 ps

58 シングル電源デバイスの LVDSレシーバのタイミング仕様M10-DATASHEET

2016.01.22






tx Jitter (71) 入力ジッタ — — 1,000 — 1,000 — 1,000 pstLOCK CONF_DONE信号が

Highとなった後でPLLがロックするまでに必要とする時間。デバイス・コンフィギュレーションの完了を表します。

— — 1 — 1 — 1 ms

デュアル電源デバイスの LVDS、TMDS、HiSpi、SLVS、および Sub–LVDSレシーバのタイミング仕様

表 46: MAX 10デュアル電源デバイスの LVDS、TMDS、HiSpi、SLVS、および Sub–LVDSレシーバのタイミング仕様

LVDS、TMDS、HiSpi、SLVS、および Sub-LVDSレシーバはすべてのバンクでサポートされています。



fHSCLK入力クロック周波数（高速 I/O性能ピン）


(71) TXジッタは、コア・ノイズおよび I/Oスイッチング・ノイズによって引き起こされたジッタです。

M10-DATASHEET2016.01.22 デュアル電源デバイスの LVDS、TMDS、HiSpi、SLVS、および Sub–LVDSレシーバのタイミング仕様 59






HSIODR データ・レート（高速I/O性能ピン）

×10 100 700 100 640 100 640 Mbps

×8 80 720 80 640 80 640 Mbps×7 70 700 70 640 70 640 Mbps×4 40 720 40 640 40 640 Mbps×2 20 720 20 640 20 640 Mbps×1 10 360 10 320 10 320 Mbps

fHSCLK入力クロック周波数（低速 I/O性能ピン）


HSIODR データ・レート（低速I/O性能ピン）

×10 100 300 100 300 100 300 Mbps×8 80 300 80 300 80 300 Mbps×7 70 300 70 300 70 300 Mbps×4 40 300 40 300 40 300 Mbps×2 20 300 20 300 20 300 Mbps×1 10 300 10 300 10 300 Mbps

SW

サンプリング・ウィンドウ（高速 I/O性能ピン）

— — 510 — 510 — 510 ps

サンプリング・ウィンドウ（低速 I/O性能ピン）

— — 910 — 910 — 910 ps

60 デュアル電源デバイスの LVDS、TMDS、HiSpi、SLVS、および Sub–LVDSレシーバのタイミング仕様M10-DATASHEET

2016.01.22






tx Jitter (72) 入力ジッタ — — 500 — 500 — 500 pstLOCK CONF_DONE信号が

Highとなった後でPLLがロックするまでに必要とする時間。デバイス・コンフィギュレーションの完了を表します。

— — 1 — 1 — 1 ms

メモリ出力クロック・ジッタの仕様MAX 10デバイスは、最大 303 MHzまでの外部メモリ・インタフェースをサポートしています。 MAX 10デバイスの外部メモリ・インタフェースは、キャリブレーションを自動で実行します。メモリ出力クロック・ジッタ測定は、200の連続クロック・サイクル間です。クロック・ジッタ仕様は、PHYクロック・ネットワーク上でルーティングされた PLL出力によってクロックされる DDIO回路を使用して生成されたメモリ出力クロック・ピンに適用されます。DDR3と LPDDR2 SDRAMメモリ・インタフェースは、高速スピード・グレードのデバイスでのみサポートされています。

表 47: MAX 10デバイスのメモリ出力クロック・ジッタの仕様

パラメータシンボル–6スピード・グレード –7スピード・グレード

単位Min Max Min Max

クロック周期ジッタ tJIT(per) –127 127 –215 215 ps

サイクル間周期ジッタ tJIT(cc) — 242 — 360 ps

(72) TXジッタは、コア・ノイズおよび I/Oスイッチング・ノイズによって引き起こされたジッタです。

M10-DATASHEET2016.01.22 メモリ出力クロック・ジッタの仕様 61




関連情報資料：外部メモリ・インタフェース外部メモリ・システム・パフォーマンスの仕様、、ボード・デザインのガイドライン、タイミング解析、シミュレーション、およびデバッグについての詳細情報を提供します。

コンフィギュレーションの仕様この項では、 MAX 10デバイスのコンフィギュレーションの仕様およびタイミングについて説明します。

JTAGタイミング仕様表 48: MAX 10デバイスの JTAGタイミング・パラメータ

以下の値は、CL = TDOの 10 pF に基づいています。影響を受けるバウンダリ・スキャン・テスト（BST）インストラクションは、SAMPLE/PRELOAD、 EXTEST、 INTEST、および CHECK_STATUSです。

シンボルパラメータNon-BSTおよび Non-CONFIG_IO動作 BSTおよび CONFIG_IO動作


tJCP TCKクロックの周期 40 — 50 — ns

tJCH TCKクロックの High時間

20 — 25 — ns

tJCL TCKクロックの Low時間

20 — 25 — ns

tJPSU_TDI JTAGポートのセットアップ時間

2 — 2 — ns

tJPSU_TMS JTAGポートのセットアップ時間

3 — 3 — ns

tJPH JTAGポートのホールド時間

10 — 10 — ns

62 コンフィギュレーションの仕様M10-DATASHEET

2016.01.22



https://www.altera.com/support/literature/lit-external-memory-interface.html


シンボルパラメータNon-BSTおよび Non-CONFIG_IO動作 BSTおよび CONFIG_IO動作


tJPCO JTAGポートの Clock–to–Output

— • 15（VCCIO = 3.3、3.0、 2.5 V）

• 17（VCCIO = 1.8、 1.5V）

— • 18（VCCIO = 3.3、3.0、 2.5 V）

• 20（VCCIO = 1.8、 1.5V）

ns

tJPZX JTAGポートのハイ・インピーダンスから有効出力まで

— • 15（VCCIO = 3.3、3.0、 2.5 V）

• 17（VCCIO = 1.8、 1.5V）

— • 15（VCCIO = 3.3、3.0、 2.5 V）

• 17（VCCIO = 1.8、 1.5V）

ns

tJPXZ JTAGポートの有効出力からハイ・インピーダンスまで

— • 15（VCCIO = 3.3、3.0、 2.5 V）

• 17（VCCIO = 1.8、 1.5V）

— • 15（VCCIO = 3.3、3.0、 2.5 V）

• 17（VCCIO = 1.8、 1.5V）

ns

PORの仕様表 49: MAX 10デバイスの POR遅延の仕様

POR遅延条件 Min Max 単位

Don’t Care インスタント・オン・イネーブル

遅延なし —

Fast インスタント・オン・ディセーブル

3 9 ms

Standard インスタント・オン・ディセーブル

50 200 ms

M10-DATASHEET2016.01.22 PORの仕様 63




リモート・システム・アップグレード回路のタイミング仕様表 50: MAX 10デバイスのリモート・システム・アップグレード回路のタイミング仕様

パラメータデバイス Min Max 単位

tMAX_RU_CLK すべて — 40 MHz

tRU_nCONFIG

10M02、10M04、10M08、10M16、10M25

250 — ns

10M40、10M50 350 — ns

tRU_nRSTIMER

10M02、10M04、10M08、10M16、10M25

300 — ns

10M40、10M50 500 — ns

ユーザ・ウォッチドッグ内部回路のタイミング仕様表 51: MAX 10デバイスのユーザ・ウォッチドッグ・タイマの仕様

仕様は、PVTの変化に影響を受けます。パラメータデバイス Min Typical Max 単位

ユーザ・ウォッチドッグ周波数10M02、10M04、10M08、

10M16、10M253.4 5.1 7.3 MHz

10M40、10M50 2.2 3.3 4.8 MHz

非圧縮ロウ・バイナリ・ファイル（.rbf）のサイズ表 52: MAX 10デバイスの非圧縮.rbfサイズ

デバイスCFMデータ・サイズ（ビット）

メモリ初期化なしメモリ初期化あり

10M02 554,000 676,00010M04 1,540,000 1,880,000

64 リモート・システム・アップグレード回路のタイミング仕様M10-DATASHEET

2016.01.22




デバイスCFMデータ・サイズ（ビット）


10M08 1,540,000 1,880,00010M16 2,800,000 3,430,00010M25 4,140,000 4,780,00010M40 7,840,000 9,670,00010M50 7,840,000 9,670,000

内部コンフィギュレーション時間内部コンフィギュレーション時間を測定するには、インスタント・オン機能をオンにします。内部コンフィギュレーション時間の測定値は、シングル電源デバイスの場合であれば最小 VCC_ONE値からユーザ・モードのエントリまでとなり、また、デュアル電源デバイスの場合であれば VCCからユーザー・モードのエントリまでとなります。

表 53: MAX 10デバイスの内部コンフィギュレーション時間（非圧縮.rbf）

デバイス

内部コンフィギュレーション時間（ms）

暗号化なし暗号化あり

メモリ初期化なしメモリ初期化ありメモリ初期化なしメモリ初期化あり

10M02 3 — 7 —10M04 4 5 17 2110M08 4 5 17 2110M16 5 6 27 3310M25 5 6 40 4710M40 9 12 115 14210M50 9 12 115 142

M10-DATASHEET2016.01.22 内部コンフィギュレーション時間 65




表 54: MAX 10デバイスの内部コンフィギュレーション時間（圧縮.rbf）

デザインが複雑であれば、それに伴い圧縮率も変化します。この表の数値は、.rbfの見積もりのサイズであり、これはオリジナルのサイズの 70％に相当します。

デバイス

内部コンフィギュレーション時間（ms）

暗号化なし/暗号化あり


10M02 7 —10M04 12 1610M08 12 1610M16 20 2410M25 29 3410M40 69 8510M50 69 85

関連情報Instant–on, MAX 10 FPGA Configuration User GuidePCLKネットワークに関する詳細を提供します。

I/Oタイミングこのデータは通常、FPGAの設計に入る前にリンク・タイミング分析の一部として、タイミングの見積もりを得るために使用されます。Quartus Primeタイミング・アナライザは、配置配線が完了した後の個別のデバイスおよびデザインをもとに、より精度の高い正確なI/Oタイミング・データを提供します。

66 I/OタイミングM10-DATASHEET

2016.01.22



https://documentation.altera.com/#/link/sss1393988509894/sss1397019702325/ja-jp


表 55: MAX 10デバイスの I/Oタイミング

ここに示す外部 I/Oタイミング・パラメータは、10M08DAF484デバイス用に最大ドライブ強度および高速スルー・レートでの 3.3–V LVTTLI/O規格に対するものです。

シンボルパラメータ –C7、 –I7 –C8 単位

Tsu グローバル・クロックのセットアップ時間 –0.750 –0.808 nsTh グローバル・クロックのホールド時間 1.180 1.215 nsTco グローバル・クロックから出力までの伝播遅延 5.131 5.575 nsTpd 1つの LUTを介したベスト・ケースのピン間伝播遅延 4.907 5.467 ns

プログラマブル IOE遅延

ロウ・ピンのプログラマブル IOE遅延表 56: MAX 10デバイスのロウ・ピンのプログラマブル IOE遅延

設定に対するインクリメント値はリニアであることが一般的ですが、各設定での正確な値については、 Quartus Primeの最新バージョンのAssignment Nameカラムを参照してください。最小および最大オフセット・タイミングの数は、 Quartus Primeソフトウェアで利用可能な設定「0」に準拠しています。

パラメータ影響されるパス設定数最小オフ

セット

最大オフセット

単位高速コーナー低速コーナー

–I7 –C8 –A6 –C7 –C8 –I7 –A7

ピンから内部セルまでの入力遅延

パッドからコアへの I/Oデータ出力

7 0 0.815 0.873 1.831 1.811 1.874 1.871 1.922 ns

M10-DATASHEET2016.01.22 プログラマブル IOE遅延 67





セット



–I7 –C8 –A6 –C7 –C8 –I7 –A7

ピンから入力レジスタまでの入力遅延

I/O入力レジスタへのパッド

8 0 0.924 0.992 2.081 2.055 2.125 2.127 2.185 ns

出力レジスタから出力ピンまでの遅延

パッドへの I/O出力レジスタ

2 0 0.479 0.514 1.069 1.070 1.117 1.105 1.134 ns

カラム・ピンのプログラマブル IOE遅延表 57: MAX 10デバイスのカラム・ピンのプログラマブル IOE遅延

設定に対するインクリメント値はリニアであることが一般的ですが、各設定での正確な値については、 Quartus Primeの最新バージョンのAssignment Nameカラムを参照してください。最小および最大オフセット・タイミングの数は、 Quartus Primeソフトウェアで利用可能な設定「0」に準拠しています。


セット



–I7 –C8 –A6 –C7 –C8 –I7 –A7

ピンから内部セルまでの入力遅延

パッドからコアへの I/Oデータ出力

7 0 0.81 0.868 1.823 1.802 1.864 1.862 1.912 ns

68 カラム・ピンのプログラマブル IOE遅延M10-DATASHEET

2016.01.22





セット



–I7 –C8 –A6 –C7 –C8 –I7 –A7

ピンから入力レジスタまでの入力遅延

I/O入力レジスタへのパッド

8 0 0.914 0.981 2.06 2.032 2.101 2.102 2.161 ns

出力レジスタから出力ピンまでの遅延

パッドへの I/O出力レジスタ

2 0 0.435 0.466 0.971 0.97 1.013 1.001 1.028 ns

用語集表 58: 用語集

用語定義

暫定仕様一部の表は、「暫定仕様」として示されていますが、暫定仕様の特性は、シミュレーション結果、プロセス・データ、および他の既知のパラメータを使用することで作成されます。最終的な数値は、実際のシリコン特性とテスト結果に基づいています。これらの数値は、ワースト・ケースのシリコン・プロセス、電圧、およびジャンクション温度といった条件下でのデバイスの実際の性能を反映しています。最終的な表からは、暫定仕様という表記は削除されます。

RL レシーバ差動入力ディスクリート抵抗（ MAX 10デバイス外部）RSKM（レシーバ入力スキュー・マージン）

HIGH–SPEED I/Oブロック：サンプリング・ウィンドウと TCCSを考慮した後に残る合計マージン。RSKM =（TUI – SW – TCCS） / 2。

サンプリング・ウィンドウ（SW）

HIGH–SPEED I/Oブロック：データが正しくキャプチャされるために有効でなければならない期間。セットアップ時間とホールド時間は、サンプリング・ウィンドウ内の理想的なストローブ位置を決定します。

M10-DATASHEET2016.01.22 用語集 69




用語定義

シングル・エンド電圧リファレンス形式の I/O規格 AC入力信号値は、レシーバがそのタイミング仕様を満たす必要がある電圧レベルを示します。 DC入

力信号の値は、レシーバの最終的なロジック・ステートが明確に定義された電圧レベルを示します。レシーバ入力が AC値を交差した後、レシーバは、新たなロジック・ステートに変化します。新しいロジック・ステートは、入力が DC閾値を越えた状態を継続する限り、維持されます。このアプローチは、入力波形のリンギングが存在する状況で予測可能なレシーバのタイミングを提供することを目的としています。

tC 高速レシーバ/トランスミッタの入力および出力クロック周期。TCCS（チャネル‐チャネル間スキュー）

HIGH-SPEED I/Oブロック—tCOのばらつきやクロック・スキューを含む、最速および最低速出力エッジ間のタイミングの差。クロックは TCCS測定に含まれています。

tcin クロック・パッドから I/O入力レジスタまでの遅延tCO クロック・パッドから I/O出力レジスタまでの遅延tcout クロック・パッドから I/O出力レジスタまでの遅延tDUTY HIGH–SPEED I/Oブロック：高速トランスミッタ出力クロック上のデューティ・サイクル。tFALL 信号の Highから Lowへの遷移時間（80～20%）tH 入力レジスタのホールド・タイムTUI（Timing Unit Interval） HIGH-SPEED I/Oブロック: スキュー、伝播遅延、およびデータ・サンプリング・ウィンドウのために

許容されるタイミング・バジェット。（TUI = 1/（レシーバ入力クロック周波数の逓倍係数）= tC/w）tINJITTER PLLクロック入力の周期ジッタtOUTJITTER_DEDCLK PLLでドライブされる専用クロック出力の周期ジッタtOUTJITTER_IO PLLでドライブされる汎用 I/Oの周期ジッタtpllcin PLL inclkパッドから I/O入力レジスタまでの遅延tpllcout PLL inclkパッドから I/O出力レジスタまでの遅延tRISE 信号の Lowから Highへの遷移時間（20～80%）tSU 入力レジスタのセットアップ時間VCM（DC） DCコモン・モード入力電圧

70 用語集M10-DATASHEET

2016.01.22




用語定義

VDIF（AC） AC差動入力電圧：スイッチングに必要な最小 AC入力差動電圧。VDIF（DC） DC差動入力電圧：スイッチングに必要な最小 DC入力差動電圧。VHYS シュミット・トリガ入力のヒステリシスVICM コモン・モード入力電圧：レシーバにおける差動信号のコモン・モード。VID 入力差動電圧振幅：レシーバにおける差動伝送の正導体入力とコンプリメンタリ導体間の電圧の差。VIH 電力入力 High：デバイスがロジック Highとして受け入れる、入力に印加される最小正電圧。VIH（AC）入力 Highレベル AC電圧VIH（DC）入力 Highレベル DC電圧VIL 電力入力 Low：デバイスがロジック Lowとして受け入れる、入力に印加される最大正電圧。VIL（AC）入力 Lowレベル AC電圧VIL（DC）入力 Lowレベル DC電圧VIN DC入力電圧VOCM 出力コモン・モード電圧：トランスミッタにおける差動信号のコモン・モード。VOD 出力差動電圧振幅：トランスミッタにおける差動伝送の正導体入力とコンプリメンタリ導体間の電圧

の差。VOD = VOH – VOL

VOH 電圧出力 High：デバイスが最小の正の Highレベルとして受け入れられると考慮する出力からの最大正電圧。

VOL 電圧出力 Low：デバイスが最大の正の Lowレベルとして受け入れられると考慮する出力からの最大正電圧。

VOS 出力オフセット電圧: VOS =（VOH + VOL） / 2VOX（AC） AC差動出力クロス点電圧：差動出力信号が交差しなければならない電圧。VREF SSTL、 HSTL、および HSUL I/O規格の基準電圧。VREF（AC） SSTL、HSTL、および HSUL I/O規格への AC入力基準電圧。VREF(AC) = VREF(DC) + noise。VREFのピー

ク・トゥ・ピーク ACノイズは、VREF(DC)の 2%を超えないようにします。VREF（DC） SSTL、 HSTL、および HSUL I/O規格の DC入力基準電圧。

M10-DATASHEET2016.01.22 用語集 71




用語定義

VSWING（AC） AC差動入力電圧：スイッチングに必要な AC入力差動電圧。VSWING（DC） DC差動入力電圧—スイッチングに必要な DC入力差動電圧。VTT SSTL、 HSTL、および HSUL I/O規格の終端電圧。VX（AC） AC差動入力クロス点電圧：差動入力信号がクロスしなければならない電圧。

MAX 10 FPGAデバイス・データシートの改訂履歴日付バージョン変更内容

2016年 1月 2016.01.22 • プログラミング/イレース仕様の表にオートモーティブ温度デバイスについての説明を追加• 最大値へのピン・キャパシタンスを変更• 以下の表で最大 TCCSの仕様を 410 psから 300 psに変更

• MAX 10デュアル電圧デバイスのトゥルー PPDSおよびエミュレートされた PPDS_E_3Rトランスミッタのタイミング仕様

• MAX 10デュアル電圧デバイスのトゥルー RSDSおよびエミュレートされた PPDS_E_3Rトランスミッタのタイミング仕様

• MAX 10デュアル電圧デバイスのトゥルー RSDSおよびエミュレートされた RSDS_E_1Rトランスミッタのタイミング仕様

• MAX 10デュアル電圧デバイスのトゥルーMini–LVDSおよびエミュレートされたMini–LVDS_E_3Rトランスミッタのタイミング仕様

• MAX 10シングル電圧デバイスのトゥルー LVDSトランスミッタのタイミング仕様• MAX 10デュアル電圧デバイスのトゥルー LVDSトランスミッタのタイミング仕様• MAX 10シングル電圧デバイスのエミュレートされた LVDS_E_3Rトランスミッタのタイミング仕様

• MAX 10デュアル電圧デバイスのトゥルー LVDS_E_3R、SLVS、および Sub–LVDSトランスミッタのタイミング仕様

• 新しく表を追加： MAX 10シングル電源デバイスのトゥルー RSDSおよびエミュレートされたRSDS_E_3Rトランスミッタのタイミング仕様

72 MAX 10 FPGAデバイス・データシートの改訂履歴M10-DATASHEET

2016.01.22




日付バージョン変更内容

• MAX 10シングル電圧デバイスの表にあるトゥルー LVDSトランスミッタのタイミング仕様に記載された–A6、–C7、–I7スピード・グレードの最大 fHSCLKおよび HSIODR仕様を更新

• 次の表内の SW仕様を更新：• MAX 10シングル電源デバイスの LVDSレシーバのタイミング仕様• MAX 10デュアル電圧デバイスの LVDS、TMDS、HiSpi、SLVS、および Sub–LVDSレシーバのタイミング仕様

• MAX 10デュアル電圧デバイスの表にある LVDS、TMDS、HiSpi、SLVS、および Sub–LVDSレシーバのタイミング仕様で –I6、–A6、–C7、および–I7スピード・グレードに向けた最大 fHSCLKおよびHSIODR（高速 I/O性能ピン）の仕様を更新

• MAX 10デバイスの表にある非圧縮.rbfサイズの内部コンフィギュレーション時間についての情報を削除

• 非圧縮.rbfファイルおよび圧縮.rbfファイルの内部コンフィギュレーション時間の表を追加• すべての表から「暫定仕様」という注釈を削除

M10-DATASHEET2016.01.22 MAX 10 FPGAデバイス・データシートの改訂履歴 73





2015年 11月 2015.11.02 • 11.4年間の時間枠で遷移時に許容される最大オーバーシュートへ説明を追加• MAX 10デバイスの表に ADC_VREFピンのリーク電流を追加• バス・ホールド・パラメータの表にある「バス・ホールド High、保持電流」パラメータの条件を「VIN < VIL（minimum）」から「VIN < VIH（minimum）」へ更新

• –A6スピード・グレードを次の表に追加：• MAX 10デバイス・グレードおよびサポートされるスピード・グレード• MAX 10デバイスのキャリブレーションを持たない直列 OCT仕様• MAX 10デバイスのクロック・ツリーの仕様• MAX 10デバイスのエンベデッド・マルチプライヤの仕様• MAX 10デバイスのメモリ・ブロック性能の仕様• MAX 10デュアル電圧デバイスのトゥルー• MAX 10デュアル電圧デバイスのトゥルー RSDSおよびエミュレートされた RSDS_E_3Rトランスミッタのタイミング仕様

• MAX 10デュアル電圧デバイスのエミュレートされた RSDS_E_1Rトランスミッタのタイミング仕様


• MAX 10デュアル電圧デバイスのトゥルー LVDSトランスミッタのタイミング仕様• MAX 10デュアル電圧デバイスのエミュレートされた LVDS_E_3R、SLVS、および Sub–LVDSトランスミッタのタイミング仕様

• MAX 10デュアル電圧デバイスの LVDS、TMDS、HiSpi、SLVS、および Sub–LVDSレシーバのタイミング仕様

• MAX 10デバイスのロウ・ピン上における IOEプログラマブル遅延• MAX 10デバイスのカラム・ピン上における IOEプログラマブル遅延

• MAX 10デバイス PLL仕様の表に記載された FINPFD < 100 MHzの条件を持つ入力サイクル・トゥ・サイクル・ジッタ（tINJITTER_CCJ）の最大値を 750 psから±750 psに更新

• MAX 10デバイスのエンベデッド・マルチプライヤの仕様表にあるデュアル・サプライ・モードの性能を更新


2016.01.22





• MAX 10デバイスのメモリ・ブロック性能の仕様表にあるデュアル・サプライ・モードの性能を更新

• MAX 10デバイスの内部オシレータ周波数の表に一般的仕様を追加• MAX 10デバイスの UFM性能の仕様表に記載された仕様を更新• MAX 10デュアル電源デバイスの LVDS、TMDS、HiSpi、SLVS、および Sub–LVDSレシーバのタイミング仕様の表に記載されたサンプリング・ウィンドウの仕様を更新

• ロウ・ピンおよびカラム・ピンへの IOEプログラマブル遅延を更新• 表記を Quartus IIから Quartus Primeへ変更

2015年 6月 2015.06.12 • MAX 10デバイスの内部ウィーク・プルアップ抵抗の最大値を更新• 内部ウィーク・プルアップ抵抗の等式を削除• シングル電圧デバイスとデュアル電圧デバイス両方の ADC性能の仕様表に記載された入力抵抗および入力キャパシタンス・パラメータの注を更新。注：シミュレーションには、SPICEモデルをダウンロードしてください。

• MAX 10デュアル電圧デバイスの ADC性能の仕様表に記載された THD、SNR、および SINADパラメータの AC精度に注を追加。注：内部 VREFを使用する際、専用 ADC入力チャネルに対し、THD= 66 dB、SNR = 58 dB、SINAD = 57.5 dBとなります。

• MAX 10デバイスのメモリ出力クロック・ジッタの仕様表に記載されたクロック周期ジッタおよびサイクル・トゥ・サイクル・ジッタのパラメータを更新






2015年 5月 2015.05.04 • シングル電圧とデュアル電圧両方の推奨動作条件の表に記載された VCCIOへの注を更新。注：VCCIOI/Oバンクは ADCおよび I/O機能に使用されるため、すべての I/Oバンクに向けて VCCIOはユーザ・モードの間にパワー・アップする必要があります。

• デバイス・パワーアップ時におけるキャリブレーション後の OCT 抵抗を表す等式を更新• MAX 10デバイスの差動 I/O規格の仕様にある BLVDSへの注を削除。BLVDSは現在、 MAX 10シングル電圧デバイスでサポートされています。削除された注：BLVDS TXは、シングル電圧デバイスではサポートされていません。

• シングル電圧デバイスとデュアル電圧デバイス両方の ADC性能仕様を更新。• 動作ジャンクションの温度範囲パラメータの記号を TAから TJに変更。• サンプリング・レートの最大値を 1000 kSPSから 1 MSPSに変更。• アナログ入力電圧パラメータに注を追加。• 入力周波数の fIN仕様を削除。• DNL仕様の条件を更新：外部 VREF、ミッシング・コードなし。条件への DNL仕様を追加：内部 VREF、ミッシング・コードなし。

• プリスケーラがイネーブルされた値は、仕様よりも 6dB少なくなります、という注を AC精度に追加。

• オンチップ温度センサ（絶対精度）パラメータにアベレージ計算についての注を追加。• MAX 10シングル電圧デバイスの ADC性能の仕様表を更新。

• オンチップ温度センサ（絶対精度）パラメータへ条件を追加：64サンプル・アベレージ。• MAX 10デュアル電圧デバイスの ADC性能の仕様表を更新。

• デジタル電源電圧の最小値を 1.14 Vから 1.15 V、最大値を 1.26 Vから 1.25 Vにそれぞれ変更。


2016.01.22





• 次の表に記載された–A7スピード・グレードの fHSCLKおよび HSIODR仕様を更新：• MAX 10デュアル電圧デバイスのトゥルー PPDSおよびエミュレートされた PPDS_E_3Rトランスミッタのタイミング仕様




• MAX 10デュアル電圧デバイスのエミュレートされた LVDS_E_3R、SLVS、および Sub–LVDSトランスミッタのタイミング仕様

• MAX 10シングル電圧デバイスの LVDSレシーバのタイミング仕様• MAX 10デュアル電圧デバイスの LVDS、TMDS、HiSpi、SLVS、および Sub–LVDSレシーバのタイミング仕様






• 次の表に記載された TCCS仕様を更新：• MAX 10デュアル電圧デバイスのトゥルー PPDSおよびエミュレートされた PPDS_E_3Rトランスミッタのタイミング仕様





• MAX 10デュアル電圧デバイスのエミュレートされた LVDS_E_3R、SLVS、および Sub–LVDSトランスミッタのタイミング仕様

• 以下の表内に記載された tx Jitterの仕様を更新：• MAX 10デュアル電圧デバイスのトゥルー PPDSおよびエミュレートされた PPDS_E_3Rトランスミッタのタイミング仕様




• MAX 10デュアル電圧デバイスのトゥルー LVDSトランスミッタのタイミング仕様• MAX 10デュアル電圧デバイスのエミュレートされた LVDS_E_3R、SLVS、および Sub–LVDSトランスミッタのタイミング仕様

• MAX 10シングル電源デバイスの LVDSレシーバのタイミング仕様に記載された SWの仕様を更新


2016.01.22





• すべての LVDSの表で tx Jitterへの注を追加。注： TXジッタは、コア・ノイズおよび I/Oスイッチング・ノイズによって引き起こされたジッタです。

• すべての LVDSの表で tLOCKについての記述を更新：CONF_DONE信号が Highとなった後で PLLがロックするまでに必要とする時間。デバイス・コンフィギュレーションの完了を表します。

• メモリ出力クロック・ジッタの仕様の項を更新。• 最大外部メモリ・インタフェースの周波数を 300 MHzから 303 MHzに更新• グローバル・クロック・ネットワークから PHYクロック・ネットワークへの PLL出力ルーティングを更新

• MAX 10デバイスの表に I/Oタイミングを追加• 用語集の表に VHYSを追加

2015年 1月 2015.01.23 • MAX 10デュアル電圧デバイス向け電源供給の推奨動作条件に記載された VCCAの注を削除。この注の内容は正確ではありません：すべての VCCAピンは、EQFPパッケージにまとめて接続する必要があります。

• MAX 10デバイスの表に記載された PLLの仕様の tOUTJITTER_CCJ_ IO（FOUT ≥ 100 MHz）の最大値を60 psから 650 psに修正

2014年 12月 2014.12.15 • MAX 10デバイスのプログラミング/イレース仕様の表を再編し、データ保持期間に影響する温度の仕様を追加

• I/Oピン・リーク電流の項に次の説明文を追加：ホット・ソケットに起因する ADC I/Oピンの入力チャネル・リークは、最大 1.8 mAです。入力チャネル・リークは、ADC IPがイネーブル/ディセーブルされる際に発生します。これは、ADC IPコアをもつ全ての MAX 10デバイスに適用されます。このデバイスには、10M04、10M08、10M16、10M25、10M40、10M50デバイスがあります。ADC I/Oピンは Bank 1Aに位置します。

• I/O規格の仕様の項に次の説明文を追加しました：汎用 I/O規格で達成可能な最大周波数を決定するには、タイミング・クロージャ解析を実行する必要があります。

• JEDEC準拠に向けた SSTL–2 Class Iおよび II I/O規格の仕様を以下のように更新：• VIL（AC）Max：VREF – 0.35から VREF – 0.31に更新• VIH（AC）Min：VREF + 0.35からに VREF + 0.31更新






• MAX 10デバイスの差動 I/O規格の仕様にある BLVDSへの注を追加。BLVDS TXは現在、シングル電圧デバイスではサポートされていません。

• シングル電圧およびデュアル電圧デバイスでサポートされる I/O規格のリストにMAX 10 High–Speed LVDS I/Oユーザー・ガイドへのリンクを追加

• MAX 10シングル電圧デバイスの PLL仕様の表に説明文を追加：V36パッケージでは、PLL仕様はシングル電源デバイスに基づいています。

• MAX 10 Clocking and PLL User Guideから内部オシレータの仕様を追加• シリアル・インタフェースに向けた UFMの仕様を追加• 全高調波歪み（THD）の仕様を更新：

• シングル電圧デバイス：65 dBから–65 dBへ更新• デュアル電圧デバイス：70 dBから–70 dB（兼用ピンは 65 dBから 65 dB）に更新

• MAX 10デュアル供給デバイスに向けた ADC性能の仕様表に記載された絶対精度パラメータへオンチップ温度センサの条件を追加。条件： 64サンプル・アベレージ。

• デザインには適切なタイミング・クロージャが必要であるという説明を加え、ペリフェラル性能の仕様の解説を更新しました。

• MAX 10デュアル電圧デバイスに向けたトゥルー LVDSトランスミッタのタイミング仕様に記載された x10モードと x7モードの HSIODRおよび fHSCLK仕様を更新

• MAX 10シングル電圧デバイスに向けた LVDSレシーバのタイミング仕様表に記載された低速 I/O性能ピンサンプリング・ウィンドウの仕様を追加：–C7、–I7、–A7、および–C8スピード・グレードに対する最大値 = 900 ps

• MAX 10デバイスに向けたリモート・システム・アップグレード回路のタイミング仕様表に記載された異なるデバイスに対する tRU_nCONFIGおよび tRU_nRSTIMERの仕様を追加

• MAX 10デバイスに向けたユーザ・ウォッチドッグ・タイマの使用表に、混乱を避ける目的で「内部オシレータ」という記述を削除

• IOEプログラマブル遅延の仕様を追加

2014年 9月 2014.09.22 初版


2016.01.22




MAX 10FPGA デバイス・データシート 1 - intel.co.jp · 電気的特性...

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