アナログ・RF・CMOS集積回路設計における ULSIデバイス ......tox L W Scaling S ≈...

2008.09.09 A_Matsuzawa_Titech 1

アナログ・RF・CMOS集積回路設計におけるULSIデバイスプロセス技術への期待

東京工業大学

大学院理工学研究科

松澤昭


内容

• 微細化とアナログ性能

‒ パイプライン型ADCを例として

• デバイスミスマッチとその補償回路技術

• RF・アナログ回路とデバイス技術

‒ インダクタなどの受動素子を中心として

研究室ホームページhttp://www.ssc.pe.titech.ac.jp

に関連資料が掲載されています。


Mixed signal

アナログ・RF・CMOSの方向性

Digital RF

Power

Proximity data link

Power Trans.

MillimeterSignal processing

Power processing

Interface to outside wireless3D structure

On chip inductorOn chip antenna

Global Wire Transmission line

Inductor couplingTransformer

On chip inductor

for resonator

for energy storage

外部信号の処理、外部との通信、エネルギーの伝送などのためにアナログ・RF・CMOS技術が不可欠である。


微細化とアナログ性能

パイプライン型ADCを例として


デジタル回路におけるスケーリング則

デジタル回路においてはデバイスの各パラメータを一定比率で縮小することにより回路の速度が向上し、低電力・低コストが達成される。

tox

L

W

Scaling 2≈S 動作電圧も1/Sにする

1/S2消費電力（デバイス１つあたり）

1/S回路遅延時間

1/S電流

1電界

1/S電圧

S不純物濃度

1/S寸法： L, W, Tox

Scaling Factorデバイスと回路のパラメータ

1/S2消費電力（デバイス１つあたり）

1/S回路遅延時間

1/S電流

1電界

1/S電圧

S不純物濃度

1/S寸法： L, W, Tox

Scaling Factorデバイスと回路のパラメータ微細化・低電圧化により、

・高密度化(低コスト）・高速化・低消費電力

が同時に達成される


微細化とfT,動作電圧の予測

0

50

100

150

200

0.1

1

10

100

1000

1995 2000 2005 2010 2015Year

OperatingVoltage

Design rule

fT

0

50

100

150

200

0.1

1

10

100

1000

1995 2000 2005 2010 2015Year

OperatingVoltage

Design rule

fT

微細化によりCMOSのfTは200GHzを超え、60GHzのミリ波応用まで可能にしている電源電圧は1V近辺であり、大幅には下がらない

Lvf s

T π≈

2vs: キャリアの飽和速度L: チャネル長


アナログ回路の特性

容量負荷のOPアンプを標準的なアナログ回路として特性を記述し、スケーリングの効果を検討する

in+vout-vout+

2Veff

Vdd-4Veff

2Veff

Vin-

Vdd

Vin+vout-vout+

2Veff

Vdd-4Veff

2Veff

Vin-

Vdd

CL

Vsig_max

( )ndsmrgG =利得：n: 増幅段数

L

m

CgGBWπ

=2

周波数特性：

SNR： 2sigLVCSNR ∝

dsddd IVP ∝消費電力：


微細化と利得

利得は微細化により急速に減少する

1) トランスコンダクタンス: gm Veff=Vgs-VT: アナログ回路では一定にする通常 0.2V～0.15V程度

eff

dsm V

Ig 2≅

gmは電流により決定され、不変である。

2) ドレイン抵抗:rds

LVIVr A

ds

Ads ∝= ,

0

1

2

3

4

5

6

7

0 0.1 0.2 0.3 0.4 0.5 0.6 0.7

Vds[V]

VA[V]

90m 0.13μ 0.18μ 0.25μ 0.35μ

eff

A

ds

m

ds

dsA

VV2

ggG

gIV

==

≈ 350nm

180nm250nm

130nm

90nm

デザインルールをパラメータとするときのVdsに対するVA

また低電圧にすることで低下する

srds

1∝ S: スケーリングファクター

通常 1.4

( )ndsmrgG =３) 利得

nsG 1

∝


パイプライン型ADC

現在の高速ADCの主力の変換方式はパイプライン型ADCであるが、高いOPアンプ利得を必要とする。

12 bit: >82 dB14 bit, >94dB必要な利得(dB)は>6N+10である。

-1

-0.75

-0.5

-0.25

0

0.25

0.5

0.75

1

-1 -0.75 -0.5 -0.25 0 0.25 0.5 0.75 1

1stage

-1

-0.75

-0.5

-0.25

0

0.25

0.5

0.75

1

-1 -0.75 -0.5 -0.25 0 0.25 0.5 0.75 1

2stage

1st out 2nd out

-

-+

+

Op amp

CMPDAC

-

-+

+

Op amp

CMPDAC

-

-+

+

Op amp

Sample & Hold 1st stage 2nd stage

Cf

Cs

Cf

Cs

パイプライン型ADC


微細デバイスとドレイン抵抗

微細デバイスではポケット注入を用いていることにより、チャネル長を伸ばしてもVAつまりはドレイン抵抗はあまり上がらない。つまり、微細プロセスではDC利得が極めて上げにくいことを意味する。

ds

A

dsds I

Vg1r ≈=

eff

A

ds

mdsm

VV2

ggrgGain ≈==

1/5 !

D, Buss, et al., IEEE, Tran on ED, Vol. 50, pp.546-556、２００３

A.J. Annema, JSC 2005, pp132-143


ドレイン抵抗の改善

ショートチャネル効果の対策のために用いられるハロー注入はドレイン抵抗を下げ、増幅器の利得を低下させる。そこで、アナログ回路に用いるトランジスタのみハロー注入を行わない方法を取った

Halo注入

Halo注入が無いとき

Halo注入をしたときM. Boulemnakher, E. Andre, J. Roux, F. Paillardet, ”A 1.2V 4.5mW 10b, 100MS/s Pipeline ADC in a 65nm CMOS,” IEEE ISSCC 2008, Dig. of Tech. Papers, pp.250-251, Feb. 2008.


アナログ特性の改善

低電圧動作ではスイッチのオン抵抗が高くなり、スイッチング速度が低下するまた、オン抵抗の電圧依存性が強まり、歪みが増加する。

この技術はスイッチのオン抵抗を下げることにも有効である。

Lmin (HPA)=0.14um

Ron versus input (Vin)

Vin [V]

Ron

[Ohm

s]

Vt versus length (L)

Vt[V

]

L [ µm]

w=cste

50

100

150

200

250

0,3 0,5 0,7 0,9

Ron HPARon LVT

0,15

0,25

0,35

0,45

0,55

0,65

0,75

0 0,2 0,4 0,6 0,8 1

HPALVT

M. Boulemnakher, E. Andre, J. Roux, F. Paillardet, ”A 1.2V 4.5mW 10b, 100MS/s Pipeline ADC in a 65nm CMOS,” IEEE ISSCC 2008, Dig. of Tech. Papers, pp.250-251, Feb. 2008.


性能比較

この結果、SA ADC並の62fJ/Conv. stepの低いFoMを達成した。

ST CMOS 65nmTechnology0.07mm^2Active area+/-0.2 LSBINL+/-0.1 LSBDNL

59dBSNDR4.5mWPower Consumption

1.0VppdInput range100MS/sSampling speed

10 bitResolution

ST CMOS 65nmTechnology0.07mm^2Active area+/-0.2 LSBINL+/-0.1 LSBDNL

59dBSNDR4.5mWPower Consumption

1.0VppdInput range100MS/sSampling speed

10 bitResolution

FoM= 62fJ/conv.-step

M.YoshiokaISSCC-2007

0.17556.5800.890

Tech(nm)

VDD(V)

Fs(MHz)

Power(mW)

SNDR(dB)

FOM(pj/step)

References

130 1.2 120 90 57.1 1.25 B.Hemes ISSCC-2004

90 1.2 12 3.3 52.6 0.76 R.WangISSCC-2005

90 1.2 100 35 56.9 0.6 G.GeelenISSCC-2006

90 1.0 100 33 55.3 0.69 K.HondaJSSCC-2007

65 1.2 100 4.5 59 0.062 This work

M.YoshiokaISSCC-2007

0.17556.5800.890

Tech(nm)

VDD(V)

Fs(MHz)

Power(mW)

SNDR(dB)

FOM(pj/step)

References

130 1.2 120 90 57.1 1.25 B.Hemes ISSCC-2004

90 1.2 12 3.3 52.6 0.76 R.WangISSCC-2005

90 1.2 100 35 56.9 0.6 G.GeelenISSCC-2006

90 1.0 100 33 55.3 0.69 K.HondaJSSCC-2007

65 1.2 100 4.5 59 0.062 This work

M. Boulemnakher, E. Andre, J. Roux, F. Paillardet, ”A 1.2V 4.5mW 10b, 100MS/s Pipeline ADC in a 65nm CMOS,” IEEE ISSCC 2008, Dig. of Tech. Papers, pp.250-251, Feb. 2008.


微細化とアナログ周波数特性

SNRを要求しなければ、微細化によりアナログ回路の周波数特性や速度は向上する。

５）利得帯域幅積：L

m

CgGBWπ

=2 負荷容量が変わらなければ一定

22

111sss

sLWCC oxp =××∝∝

2

2s

CgGBW

p

m ∝π

=

oxCLW 1

∝４) 寄生容量

寄生容量で決まるときは急上昇

Isink

R R

Isink

R R

0

5

10

15

20

0.1 0.2 0.3 0.4 0.5

Rel

ativ

e ba

ndw

idth

Feature size ( )mµ

0

5

10

15

20

0.1 0.2 0.3 0.4 0.5

Rel

ativ

e ba

ndw

idth

Feature size ( )mµFeature size ( )mµ

比較器の速度

比較器回路


微細化とトランジスタの容量

μds2

effox

IVCL2W =

(b)Cpi_N, Cpi_P,Cpo[fF/mA],ωp2_N,ωp2_P[GHz]

(a)WN,WP[μm/mA],VA_N, VA_P[V]

D

G

S

B

gdC dbC

gsC sbC

dbC

dsI

Veff=0.175V

DR

DR

L[μm]0.1 0.2 0.3 0.4 0.51

10

100

1000

Cgd

Cgs

Cap

. [fF

/mA

],fT[

GH

z]W

[μm

/mA

]

fT

W

2/1 S S: Scaling factor

微細化により同一Veff, Idsにおけるトランジスタの容量が減少する。


微細化とSNR, 消費電力

a) 一定の信号振幅が確保できればCLは一定

b) 微細化による電源電圧の減少により信号振幅を下げざるを得ない場合はCLは上昇

kTVC

SNR sigL2

∝

22

sSNRV

C sigL ∝∝

７）SNR：

dsddd IVP ∝８) 消費電力：

sPd

1∝低SNRの場合 a) gmおよびCLが一定とすると

3

1s

Pd ∝Cpで決まるときは

低電圧化に伴い消費電力は下がる

高SNRの場合 b) 低信号振幅により容量を上げざるを得ない場合

sPd ∝2sCGBWgI Lmds ∝⋅∝∝

低電圧化に伴い消費電力は上がる


低電圧動作における本質的問題

低電圧動作により、どんなデバイスでもSNRは劣化する。また、低電圧動作において高SNRを維持するためには容量が大きくなる。こなため、速度、周波数特性は劣化する。

n: configuration coefficient

0.1 1 10 10050

60

70

80

90

10095.918

51.938

SNRC 1 2, C,( )

SNRC 2 2, C,( )

SNRC 3 2, C,( )

SNRC 5 2, C,( )

1000.1 C

14bit

12bit

10bit

0.1 1 10 100

VFS=5VVFS=3V

VFS=2V

VFS=1V

n=2

SN

R (d

B)

Capacitance (pF)( ) CkT

2d

CR11kTR4v 2

2n =

+= ∫ π

ωω

⎟⎟⎠

⎞⎜⎜⎝

⎛=

nkT8CVlog10)dB(SNR

2FS熱エネルギー

信号の電気エネルギー=∝

kTCVSNR FS

2

R

CL

R

CL

CL

vout

φ

vnvn


微細化と信号まわりの容量

高SNRの信号ほど、低電圧の回路ほど大きな容量を必要とする。

2

19 21066.1 ⎟⎟⎠

⎞⎜⎜⎝

⎛×≥ −

sig

N

o VC

0.001

0.01

0.1

1

10

100

1000

0.1 0.50.05

Co[p

F]

8bit

10bit

12bit

14bit

Vin+vout-vout

+ Vdd-4Veff

2Veff

2Veff

Vin-

Vdd

Output signal rangeGain

Boostamp.

5.2V3.6V2.2V1.6V1.0VVsig_pp

3.3V2.5V1.8V1.5V1.2VVdd

0.35μm0.25μm0.18μm0.13μm90nm

5.2V3.6V2.2V1.6V1.0VVsig_pp

3.3V2.5V1.8V1.5V1.2VVdd

0.35μm0.25μm0.18μm0.13μm90nm

DR[μm]


微細化とパイプライン型ADCの性能

12bit

1

10

100

1000

10000

0.01 0.1 1 10

Ids[mA]

fc[MHz]

90nm 0.13μm 0.18μm 0.25μm 0.35μm

８bit1

10

100

1000

10000

0.01 0.1 1 10

Ids[mA]

fc[MHz]

90nm 0.13μm 0.18μm 0.25μm 0.35μm

10bit

0.1

1

10

100

1000

0.01 0.1 1 10

Ids[mA]

fc[MHz]

90nm 0.13μm 0.18μm 0.25μm 0.35μm

12bit0.01

0.1

1

10

100

0.01 0.1 1 10

Ids[mA]

fc[MHz]

90nm 0.13μm 0.18μm 0.25μm 0.35μm

14bit

低分解能では微細化が有効だが、高分解能では必ずしも有効とは言えない。


逐次比較型 ADC

微細化によるOPアンプの性能劣化により、OPアンプを用いないADCの開発が盛んになっている。

バイナリーサーチのアルゴリズムを用いたものが逐次比較型ADCである。

OPアンプを用いないので元々低電力であるが高速化・高精度化が必要

・比較的高精度 16bit程度・低消費電力（OPアンプを使用しない）・低速（マルチサイクル）

2C

4C

8C

16C

16CC

VDACVin

VFS21

VFS21 VFS4

1+

VFS21 VFS8

1+

VFS21 VFS8

1+ VFS161+

b1=1b1=1b2=0

b1= b3= 1b2=0

b1= b3= b4= 1b2=0

CMPin

VDACVin

VFS21

VFS21 VFS4

1+

VFS21 VFS8

1+

VFS21 VFS8

1+ VFS161+

b1=1b1=1b2=0

b1= b3= 1b2=0

b1= b3= b4= 1b2=0

CMPin

SA ADCの開発状況


SA ADCは高分解能から高速まですべての領域で開発が進められている。FoMは３年間で1/200まで低下した。

実効変換ステップ変換周波数

消費電力

×=FoM

Courtesy Y. Kuramochi

FoM

0.1

1

10

100

1000

2005 2006 2007 2008 2009 2010Year

FoM

[fJ/c

onv.

step

]

SAR ADC Power vs Sampling Freq.

0.001

0.01

0.1

1

10

100

1000

10000

0.1 1 10 100 1000 10000 100000

Sampling Freq.[MSps]

Pow

er[m

W] 14bit

12bit10-9bit7-5bit

ISSCC2008

３年間で FoMは 1/200に減少

1/200


65fJ/conv. を達成した逐次比較型ADC

あらかじめ参照電圧を重み付けされた容量に保存しておきVQP, VQN間を比較して極性を変えながら接続することで逐次比較を実現する。

参照電圧の逐次印加が不要なのでセットリングが速く、バッファが要らないので低電力

DDi

Ui

REF VC2Q ⋅= ∑

Sample

VTP

Track Reset Comp

Result

B[0..N-1]

INp

Pre-charge

cn cp

CU

M=2N-14 2 1

INn

CLK cp[0..N-2]cn[0..N-2]

VQP

VQNVTN

CSP

CSN

CTP

CTN

SAR Controller

J. Craninckx and G. Van der Plas, “A 65fJ/Conversion-Step 0-to-0.7mW 9b Charge-Sharing SAR ADC in 90nm Digital CMOS,” IEEE ISSCC 20007, Dig. of Tech. Papers, pp.246-247, Feb. 2007.


逐次変換の方法

1. 差動入力信号をCsp, Csnに保存し、VQP, VQN間を比較してMSBを決定する。2. MSBの状態に応じて容量128Cuの接続極性を切り替えてCsp, Csnに接続3. 減少した差動電位を比較してMSB-1 bitを決定、以下繰り返す

Prec

harg

eTrackSample

VQp

VQn

Compare

c0pc0n

Precharge

CSP

VQP

CSN

c0n

c0p

c0p

c0nVQN

128CU

DDUINS VC128V

2CQ ×⋅−×=

Prec

harg

e

...VC64VC128

V2

CQ

DDU

DDU

INS

±

×⋅+

×⋅−

×=


評価結果

1k 10k 100k 1M 10M

6

7

8

9

Input frequency [Hz]

ENO

B

Fs = 50MS/sP = 725µW

変換周波数20MHzでナイキスト周波数まで7.8bit の有効ビットを達成

20MHzで0.3mWFoM=65fJ/stepの驚異的な低FoMを達成

FoM=65fJ/stepの驚異的な低FoMを達成

90nm CMOS 1V動作

-YesYes650.297.820CS-SARThis work-YesNo2202.655.3300SAR31.5---1602.53.71250Flash31.1---510159.250PL12.7-NoNo1700.02510.50.1SAR12.5---7602.58.77.9PL-CBSC12.4---4403010.450Subr.12.3---570399.4100PL12.1

NoNo-50013.812.64.4∆Σ3.4YesYes-300501240CT∆Σ3.1Dec.ClockRef.

FoM includesFoM[fJ]

P[mW]ENOBFs

[MS/s]Arch.ISSCC06 Paper #

-YesYes650.297.820CS-SARThis work-YesNo2202.655.3300SAR31.5---1602.53.71250Flash31.1---510159.250PL12.7-NoNo1700.02510.50.1SAR12.5---7602.58.77.9PL-CBSC12.4---4403010.450Subr.12.3---570399.4100PL12.1

NoNo-50013.812.64.4∆Σ3.4YesYes-300501240CT∆Σ3.1Dec.ClockRef.

FoM includesFoM[fJ]

P[mW]ENOBFs

[MS/s]Arch.ISSCC06 Paper #


高精度逐次比較型ADC

高精度化のために比較器の前に増幅器を配したセグメント型容量アレーにより単調性を確保

容量を用いたセグメント型DAC

増幅器

M. Hesener, A. Hanneberg, D. Herbison, F. Kuttner, and H. Wenske, “A 14b 40MS/s Redundant DAR ADC with 480MHz Clock in 0.13um,” IEEE ISSCC 20007, Dig. of Tech. Papers, pp.248-249, Feb. 2007.


評価結果

FoM=140fJ/step

変換周波数40MHzにて実効分解能13.5bitを66mWで達成。（非常に完成度が高い発表である）

0.13um CMOS

66mWTotal power 17mWDigital power49mWAnalog power

480MHzInternal clock frequency

40MHzSample frequency

±0.9V diff.Input range1.5VSupply voltage

66mWTotal power 17mWDigital power49mWAnalog power

480MHzInternal clock frequency

40MHzSample frequency

±0.9V diff.Input range1.5VSupply voltage


デバイスミスマッチとその補償回路技術


MOSのVTばらつきと1/fノイズ

MOSのVTばらつき係数は飽和する 1/fノイズ係数は穏やかに減少


ウエファー内でのVT 変動

23

45

67

89

10

3

4

5

6

7

8

9

10

0.54

0.55

0.56

0.57

0.58

0.59

0.60

VtnW/L=3.8/0.38

23

45

67

89

10

3

4

5

6

7

8

9

10

0.66

0.67

0.68

0.69

0.70

0.71

0.72

VtW/L=40/4

Vt =686±7mVVt =575±18mV

小さなトランジスタのVTばらつきはランダムであるが、大きなデバイスでは面内傾斜が見えてくる


VT ミスマッチ

VTミスマッチを小さくするには大きなゲート面積が必要、しかし性能劣化を招く

LWTV ox

T ∝∆

( )LWTV OXT

22 ∝∆

0.13um: Morifuji, et al., IEDM 20000.4um : My data

1 10 100 1 .1030.1

1

10

100

δVT LW( )0

δVT LW( )1

δVT LW( )2

LW

0.1

1

10

100

)mV(VT∆

)m(LW 2µ1 10 100 1000

0.4um Nch

0.13um Nch In w/o Halo*

0.13um Nch Boron, w. Halo

ハロー注入はVTミスマッチに対してもよろしくない


DACにおけるVTミスマッチの影響

VTミスマッチは電流ミスマッチを引き起こす。高分解能のものほど小さなミスマッチが不可欠。

0iI ∆+ 1iI ∆+ 2iI ∆+ 1N2iI −+ ∆

N2C2

1I

)I(≈

σ

N: resolution

C: Constant determined by INL yield

NII

21)( 2

∝⎟⎠⎞

⎜⎝⎛ σ

6 8 10 12 141 .10 3

0.01

0.1

sigma 3.0 N,( )

sigma 2 N,( )

sigma 1.3 N,( )

sigma 0.8 N,( )

N

90%50%

10%

99.7%

Van den Bosch,.. Kluwer 2004

INL yield

6 8 10 14

10

1

0.112

Cur

rent

mis

mat

ch (%

)

Resolution (bit)


ミスマッチ電流とトランジスタサイズ

電流ミスマッチを小さくするには長いチャネル長が必要

( )2Tgsds VVL

W'KI −=

⎟⎠⎞

⎜⎝⎛

⎟⎠⎞

⎜⎝⎛∂

∂+

∂∂

+∂∂

=L

W

LWI'K

'KIV

VII dsds

TT

dsds ∆∆∆∆

⎟⎠⎞

⎜⎝⎛

⎟⎠⎞

⎜⎝⎛

++−

−=

LW

LW

'K'K

VVV2

II

Tgs

T

ds

ds∆

∆∆∆22WL

'K

VTT

L1

W1A

LW

LW

LWA

'K'K

LWAV

+=⎟⎠⎞

⎜⎝⎛

⎟⎠⎞

⎜⎝⎛

≈

≈

∆

∆

∆

⎟⎠⎞

⎜⎝⎛

=−

LW'K

IVV dsTgs

Mismatch

2

222WL

2K

ds2

2VT

2

ds

ds

L1

W1A

WLA

ILA'K4

II

⎟⎠⎞

⎜⎝⎛ +++=⎟⎟

⎠

⎞⎜⎜⎝

⎛ ∆


容量ミスマッチ

パイプライン型ADCやSAR型ADCの精度は容量ミスマッチで決まる。高分解能のADCほど大きな容量が必要。

Cf

CompDAC

G

Cs

VinVo

VDAC

S1f

S1s

S2f

S2s

DACf

s

f

sino V

CC

CCVV −⎟

⎟⎠

⎞⎜⎜⎝

⎛+≅ 1

NCC

21

<∆

)(

4102)(pFCC

C −×=σ

∆

( )DACinf

f

s

so VV

CC

CCV −⎟

⎟⎠

⎞⎜⎜⎝

⎛ ∆−

∆=∆

12 bit

10 bit

14 bit

12 bit

10 bit

14 bit

1

0.1

0.01

0.0010.1 1 10 100

Capacitance (pF)

Mis

mat

ch (%

)DACino VVV −≅ 2


高精度アナログ回路の課題

高精度アナログ回路ではデバイスの面積が大きくなる。したがってコスト増の他、容量の増大により周波数特性劣化と消費電力増大を招く。

LargePower

dissipation

LargePower

dissipationLarge capacitance

Expensivecost

Expensivecost

Highprecisioncircuits

Highprecisioncircuits

SmallmismatchSmall

mismatchLarge

Gate sizeLarge

Gate size

Large area

Lowcutoff

frequency

Lowcutoff

frequency

Large capacitance


微細化とアナ・デジ混載LSIのコスト

アナログ回路、特に高精度、低ノイズの回路は大きな面積を必要とするため、微細化しても小さくなりにくい。このことは微細化によりコストが増大することを意味する。アナログ回路ブロックの面積削減が重要である。

0

0.1

0.2

0.3

0.4

0.5

0.6

0.7

0.8

0.9

1

0.35um 0.25um 0.18um 0.13um

Chip area

I/OAnalog

Digital

0

0.1

0.2

0.3

0.4

0.5

0.6

0.7

0.8

0.9

1

0.35um 0.25um 0.18um 0.13um

Chip area

I/OAnalog

Digital

0

0.1

0.2

0.3

0.4

0.5

0.6

0.7

0.8

0.9

1

0.35um 0.25um 0.18um 0.13um

（0.35um : 1）

Chip cost

Wafer cost increases 1.3xfor one generation

0

0.1

0.2

0.3

0.4

0.5

0.6

0.7

0.8

0.9

1

0.35um 0.25um 0.18um 0.13um

（0.35um : 1）

Chip cost

Wafer cost increases 1.3xfor one generation


デジタル補正技術

デジタル補正技術により、小さなデバイスを用いても高精度化が可能となった。従来と比べ、面積は1/50, 消費電力は1/20を達成。しかしこの方法は外部に高精度ADCが必要なため、非現実的である。

INL DNL14bit DAC

+/- 9 LSB

+/- 0.4 LSB

+/- 5 LSB

+/- 0.35 LSB

Before

After

14b 100MS/s DAC 1.5V, 17mW, 0.1mm2, 0.13umSFDR=82dB at 0.9MHz, 62dB at 42.5MHz

Area: 1/50 Pd: 1/20

Y. Cong and R. L. Geiger, Iowa state university, ISSCC 2003


デジタル補正を用いた DACの構成

外部に高精度ADCが必要なのが難点

14bit 100MHz DAC

External ADC

Compensation circuitsY. Cong and R. L. Geiger, Iowa state university, ISSCC 2003


比較器を用いたDACの高精度化技術

内部比較器を用いることでデジタル補正が可能である。

im

i

nnmm +

=+ += ∑ 2

12

121

1

Nature of binary weighted values

RL

Vout

Main DAC

Cal DAC

2oI

±4oI

± 12 −± NoI

NoI

2± 12 +−± jN

oIijN

oI+−±

222 +−± jNoI

ijNoI+−±

2

Comparator

Logic

Data in

887654 21

21

21

21

21

21

++++=

1) Measure LSB value by CAL DAC with certain accuracy.NoI

2

2) Measure the error of each current source by comparator with binary search .

1414131212

14141313

1

2222'

222'

222'

oooo

ooo

No

mN

nnm

omo

m

IIIII

IIII

IIII

−−−=δ

−−=δ

−−=δ ∑−

=+

3) Compensate the errors by digitallyY. Ikeda, A. Matsuzawa, et al., A-SSCC 2007.


DACの構成とチップ写真

Yusuke Ikeda, Matthias Frey, and Akira Matsuzawa "A 14-bit 100-MS/s Digitally Calibrated Binary-Weighted Current-Steering CMOS DAC without Calibration ADC" A-SSCC, 13-3, pp 356-359, Korea, Jeju, Nov, 2007.

計測した誤差量をデジタル値でメモリの蓄えておき、入力コードにデジタル的に加算する。


キャリブレーションの効果

0 5000 10000 15000-0.5

-0.4

-0.3

-0.2

-0.1

0

0.1

0.2

0.3

code

INL(

LSB

)

0 5000 10000 15000-8

-6

-4

-2

0

2

4

6

8

デジタルキャリブレーションによりリニアリティが大幅に向上し、歪みが14dBも向上。

code

INL(

LSB

)

0 5000 10000 15000-4

-2

0

2

4

6

8

code

DN

L(LS

B)

0 5000 10000 15000-0.4

-0.3

-0.2

-0.1

0

0.1

0.2

0.3

code

DN

L(LS

B)

Before Calibration After Calibration

0

4

8

-4

-8

0

4

8

-4

-8

0

0.2

-0.2

-0.4

0

0.2

-0.2

-0.4

0 5000 10000 15000

0 5000 10000 15000 0 5000 10000 15000

0 5000 10000 15000

INL

(LSB

)D

NL

(LSB

)

0 5000 10000 15000-0.5

-0.4

-0.3

-0.2

-0.1

0

0.1

0.2

0.3

code

INL(

LSB

)

0 5000 10000 15000-8

-6

-4

-2

0

2

4

6

8

code

INL(

LSB

)

0 5000 10000 15000-4

-2

0

2

4

6

8

code

DN

L(LS

B)

0 5000 10000 15000-0.4

-0.3

-0.2

-0.1

0

0.1

0.2

0.3

code

DN

L(LS

B)

Before Calibration After Calibration

0

4

8

-4

-8

0

4

8

-4

-8

0

0.2

-0.2

-0.4

0

0.2

-0.2

-0.4

0 5000 10000 15000

0 5000 10000 15000 0 5000 10000 15000

0 5000 10000 15000

INL

(LSB

)D

NL

(LSB

)

INL>6LSB INL<0.5LSB

DNL>6LSB DNL>0.3LSB

Tecnology 0.18 um CMOS

Resolution 14 bit

Update Rate 100 MSps

Full-Scale Current 11.5 mA

Supply Voltage 1.8 V

SFDR (Before Calibration) 69.2 dBc @fsig=6kHz

SFDR (After Calibration)83.4 dBc @fsig=6kHz46.6 dBc @fsig=30MHz

Power Consumption79.2 mW (analog)5 mW (digital)

Active Area 0.74 mm2

14 dB UP


比較器のデジタルキャリブレーション

比較器のオフセット電圧をキャリブレーションする回路技術が盛んになっている。キャリブレーションにより30mV程度のオフセットばらつきが1mV程度に改善されるが、面積の増大やキャリブレーション期間の確保などの課題がある。

Vin+ Vin-Vcom Vcom

Latched CMPLogic

Comp_out

CCAL Cs

CCAL Cs

Vmax

Vmin

Vmax

Vmin

CCAL=10 CsCAL circuits

I∆

I∆− I∆−

V∆

“A 90nm CMOS 1.2V 6b 1GS/s Two-Step Subranging ADC”Pedro M. Figueiredo, et al., ISSCC 2006


1/fノイズ

1/fノイズは信号品質を劣化させるため抑制する必要がある。しかしながら、面積増大を招くため、ノイズ係数の小さなデバイスが望まれる。

fWLCKS

oxVG

1⋅=∆

Gate Oxide Gate Oxide

Si SiTrap Trap

Dra

in c

urre

nttime


チョッパー技術

チョッパー技術により1/fノイズを減少させることは可能だが、広帯域化が困難である。

-

+ +

-

+Vn

-Vn

GVin

Φs Φs

Vout

( )sNins

oddnn

Nout nffSnffGn

fS −−⎟⎠⎞

⎜⎝⎛π

= ∑∞

−∞=

2

:

2

2

)(12)(

Signal Signal + Noise Signal is reconstructedNoise is filtered out

1/f noise

1/f noise

Signal

Chopped noise

Signal

Signal Chopper freq.LPF

C. C. Enz, E. A. Vittoz, and F. Krummenacher, IEEE Journal of Solid-State Circuits, Vol. 22, No. 3, pp. 335-342, June 1987

Chopper freq.=1KHz

W/ chopper

W/O chopper


微細化とノイズ

微細化とともに熱雑音係数は増大、アナログ性能を劣化させる。


ゲート電流

ゲート酸化膜が2nm以下になるころからトンネリングリーク電流が顕著になった.S&H回路やSCF回路では低速動作の場合にスイッチのリーク電流に注意する必要がある

thicknessEOT SiO

εε 2=

しばらくは凌げる

しかしいずれ高誘電体膜にして物理膜厚を厚くする必要がある

しばらくは凌げる

しかしいずれ高誘電体膜にして物理膜厚を厚くする必要がある

窒化膜の導入で緩和される。

EOT (Equivalent Oxide Thickness)等価酸化膜厚A. Hokazono et al., IEDM’02, p.639


RF・アナログ回路とデバイス技術

インダクタなどの受動デバイスを中心として


オンチップ容量の進歩

オンチップ容量の進歩は著しく、容量密度は10倍になった。バラクタの容量可変範囲も３倍になっている。

容量も重要で、特に小面積化が必要


多層配線を用いた容量

配線の多層化に伴い、配線を用いた容量も現実的になった

櫛歯型等多種類利用される

MIMにくらべ、ばらつき(ミスマッチ)が小さい

Capacitor characteristic:• 2fF/um² (5 stacked metal layers)•ΔC/C = 1/5000

M. Boulemnakher, et al., ISSCC 2008.

Pipeline ADCで利用


RF回路におけるインダクタ

RF回路の基本性能はインダクタが決定する。高いQのインダクタが必要である。

オンチップインダクタのQは10前後が一般的である。

L

C

L

CVc

Vb

Vo Vo

2

1Q

S ∝φ

QI 1∝

Phase noise

Current

lRLQ ω

=

cycleloss

electricmagnetic

EEE

Q/2

1)(−

⋅π

=ω

Rl

L

CLC1

0 =ω

Resonator

On chip inductor


インダクタに対する要求

抵抗の少ない厚膜メタル、小さな寄生容量、低基板ロス（高抵抗）がポイント

High L/R and L/C ratio is needed

Inductor


オンチップインダクタの進歩


再配線層を用いたインダクタ

ウエハレベル・チップスケールパッケージ(WL-CSP)技術の利用

• ウエハの状態のままで銅の再配線、電極端子形成、および樹脂封止を行い、その後チップサイズに切り分けるパッケージ技術

• ICチップと同一サイズでパッケージング可能

低コスト厚いメタル(10um)&絶縁膜(10um)

=低損失な受動素子

K. Itoi, et al., IEEE MTT-S IMS, pp. 197-200, 2004.


WLPインダクタの特性

WLPインダクタは高いQ値を実現可能．

TSMC 0.18um RF optionM6(最上層) Al layer

Qmax: 10

再配線層 M2(最上層) Cu layer外径540um, 2turn

Qmax:40

再配線層インダクタオンチップインダクタ

小林他(東工大益研):通信学会総合大会2008


WLPインダクタを用いた発振器WLP

1.91GHz発振位相雑音 -134dBc/Hz@1MHzCMOSインダクタと比較して7dB改善電力換算で80%の削減

コア回路 CMOS0.18µm

小林他(東工大益研):通信学会総合大会2008


インダクタ応用：誘導結合によるチップ間データ伝送

インダクタ間の結合により積層チップのチップ間高速データ伝送が可能になった。

dtdiL

dtdiMv

dtdiM

dtdiLv

22

12

2111

+=

+=

v1 v2

i1 i2M

L1 L2

dtdiMv 1

2 =

321

xLL

M ∝

N. Miura, et. al., IEEE, Journal of Solid-State Circuits, Vol. 41, No. 1, pp. 23-34, Jan. 2006.


誘導結合によるチップ間データ伝送

1Gbps/chanel の超高速信号伝送を140fJ/bの少ない伝送エネルギーで達成

Data rate: 1Gbps/chEnergy consumption:140fJ/b N. Miura, et. al., IEEE, Journal of Solid-State Circuits,

Vol. 41, No. 1, pp. 23-34, Jan. 2006.

オンチップマイクロ電源回路


チップ上の各ブロックに電力を供給するマイクロ電源回路の研究がなされている。オンチップインダクタは小さいため、スイッチング周波数を数100MHzに高めている。インダクタンス増大のため磁性薄膜の導入が検討されている。

inoffon

onout V

TTTV+

=

L C RL

Vin

VoutILTon

Toff

CTRL22

2,

21 LIfPLIE LL ==

LfI L

1∝∆

nsRL

r 50,900 ==µ

RfLQ π= 2

G. Schrom, et. al., Proc. ISLPED’04, pp. 263-268, 2004.


60GHz ミリ波CMOSレシーバー

CMOSの微細化により60GHzの無線伝送が可能に

90nm CMOSを用いて60GHzのレシーバーを実現

B. Razavi“A mm-Wave CMOS Heterodyne Receiver with On-Chip LO and Driver,”IEEE ISSCC 20007, Dig. of Tech. Papers, pp.188-189, Feb. 2007.


トランスミッションラインの応用

ミリ波では波長が短いためトランスミッションラインが使用できる。インピーダンス整合や共振器、発振器として使用できる。

djZZdjZZZZ

l

lin β+

β+=

tantan

0

00Zin Zo ZL

d0

4=∞=⎟

⎠⎞

⎜⎝⎛ λ

lin ZwhenZresonator

lin Z

ZZ20

4=⎟

⎠⎞

⎜⎝⎛ λ

Coplanar transmission line

ミリ波オンチップフェーズドアレーシステム


ミリ波では波長が数mmになるので、チップ上にアンテナを集積することが可能

給電位相の変化により電子的にビームフォーミング可能

オンチップ上に４つのアンテナを配置

A. Natarajan, et. al., IEEE, Journal of Solid-State Circuits, Vol. 40, No. 12, pp. 2502-2514, Dec. 2005.A. Natarajan, et. al., IEEE, Journal of Solid-State Circuits, Vol. 41, No. 12, pp. 2807-2819, Dec. 2006.


配線技術の様々な応用

配線技術の活用により様々な応用が可能になる

Zin Zo ZL

d

Wire

Antenna

Transformer

Wire line

Wireless (EM wave)

Wireless (Magnetic)

Interconnection

Energy conversion

Metallization

Resonator

Transmission line


まとめその１

• 微細化とアナログ特性‒ 微細化によるfT向上で60GHzなどミリ波応用が可能に

‒ 低電圧動作により本質的にSNRが劣化

‒ 利得の低下によりパイプライン型ADCなどが性能劣化

‒ 逐次比較型ADCなど、OPアンプを用いないADCの検討が盛んに

‒ ハロー注入はアナログ特性を劣化• ドレイン抵抗劣化・利得低下

• VTミスマッチ劣化

• デバイスミスマッチとその補償回路技術での対応‒ VTミスマッチ• DACにおけるデジタル補正技術

• 比較器におけるオフセット補正技術

‒ 1/fノイズ• チョッパー型増幅器


まとめその２

• RF・アナログ回路‒ 容量が重要• 高密度化

• 多層配線の利用

‒ インダクタも重要• Qの向上：再配線層を用いたインダクタ

• インダクタを用いたチップ間伝送

• オンチップマイクロ電源

‒ ミリ波用途の出現• 微細化によるfT向上

• トランスミッションラインの応用

• オンチップアンテナ

アナログ・RF・CMOS集積回路設計における ULSIデバイス ......tox L W Scaling S ≈...

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