BC BC BC BC

À

A

Y = A + B

BC BC BC BC

À

A

Y = AÂ + BC + AC

Жишээ 1: W = ABC + ABC = AB ( C + C ) = AB ∙ 1 = AB

Теором 11-с Теором 13-с

Жишээ 2: A = X + Y + XYZ = X + Y + YXZ = X + Y + XZ = Y + X + XZ = Y + X + Z = X + Y+ Z

Теором 17-с Теором 2-с Теором 17-сТеором 1-с

3.5 Дутуу комбинацтай үнэний хүснэгтээс Карногийн карт ашиглан хамгийн хялбарчлагдсан

логик илэрхийллийг гаргаж авах. Дутуу комбинацтай үнэний хүснэгт гэж юү вэ? Гурван аргументтай

буюу 3 оролттой логик төхөөрөмж байна гэж үзье. Уг логик төхөөрөмжийн оролтонд нийт 8 янзын

хослоло орж ирэх боломжтой. Гэхдээ уг логик төхөөрөмжийг холбосон систем нь тухайн логик

төхөөрөмжийн оролтонд зарим хослолуудыг огт өгдөггүй байж болно. Хэрэв зохион бүтээгч үүнийг нь

мэдэж байгаа бол энэ шинж чанарыг нь ашиглан төхөөрөмжөө илүү хялбарчлах боломжтой байдаг.

Жишээ нь дараахь үнэний хүснэгт өгөгдсөн гэж үзье хүснэгтээс харахад аргументуудын сүүлчийн

комбинациудад харгалзан гаралтын утга өгөгдөөгүй байна. Өөрөөр хэлбэл уг системд тухайн

комбинациудыг логик төхөөрөмийн оролтонд егдөггүй гэсэн үг.

Энэ тохиолдолд дараахь байдлаар үнэний хүснэгтийг гүйцээж логик төхөөрөмжийг хялбарчилж болно.

Логик төхөөрөмжийн гаралтын утга өгөгдөөгүй комбинациудад харгалзан "од" тавьж өгдөг. Энэ "од"-

уудаа логик "1" гэж үзэж болох бөгөөд ялгаатай нь уг "од"-ийг заавал бүлэгт багтаах албагүй

(Карногийн карт ашиглан бүлэглэж байх үед). Ингээд логик илэрхийллийг гаргаж авъя.

Бүлэглэсэн байдлыг харахад "од"-уудыг логик "1" гэж үзсэн хэдий ч бүгдийг бүлэгт хамруулах гэж

зориогүй байна. Өөрөөр хэлбэл "од"-ыг зөвхөн бүлгийн хэмжээг том, цөөн болгоход ашигладаг. Харин

энэхүү аргыг ашиглаагүй тохиолдолд ямар үр дүн гарахыг сонирхож үзье.

Энэ нь өмнөхөөс илүү нүсэр бүтэциэй болох нь илэрхий харагдаж байна.

Äýýðõè òåîðîìóóäûã àøèãëàí ëîãèê èëýðõèéëë¿¿äèéã õÿëáàð÷ëàÿ..

C B A Y0 0 0 10 0 1 10 1 0 10 1 1 01 0 0 1

C B A Y0 0 0 10 0 1 10 1 0 10 1 1 01 0 0 11 0 1 *1 1 0 *1 1 1 *

C B A Y0 0 0 10 0 1 10 1 0 10 1 1 01 0 0 1

AB + AB = A ( B + B ) = A(3.20)A + AB = A ( 1 + B ) = A(3.21)

Y = ABC + ABC + ABC + ABC +ABC

Y = ABC + ABC + ABC + ABC + ABC = = AC + AB + BC + AB + AC = = A + A + BC + AB + AC = = A + BC

Y = ABCD + ABCD + ABCD + ABCD + ABCD + ABCD = = ABD + ABC + ACD + BCD + ABC

Èìïëèêàíòóóäààñ òîãòîõ õÿëáàð÷ëàãäñàí õóâèëáàðûã 3.20-ã àøèãëàí ãàðãàæ àâëàà. Èíãýõäýý 1-ð áîëîí 2-ðûí äóíäààñ ABD-ã, 1 áîëîí 5-ñ ABC-ã, 2, 3-ñ ACD-ã, 3, 4-ñ BCD-ã, 4, 6-ñ ABC-ã òóñ òó ãàðãàæ àâñàí. Îäîî õàìãèéí áàãàñãàñàí õóâèëáàðûã ãàðãàæ àâàõûí òóëä èìïëèêàíòûí ìàòðèöûã àøèãëàíà. Ýíýõ¿¿ ìàòðèöûã äàðààõü õ¿ñíýãòýä õàðóóëæýý.

Лекц 4

Кâàéíû àðãà. Äýýð ºã¿¿ëñýí àðãóóäûã àøèãëàí ëîãèê ôóíêöèéã õÿëáàð÷ëàõ íü çàðèì òàëààð

õàìãèéí õÿëáàð÷ëàãäñàí ¿ð ä¿íä õ¿ðýõã¿é áàéõ òîõèîëäîë áèé. Èéìä õÿëáàð÷ëàõ áóñàä

àðãóóäòàé òàíèëöàÿ. Ýäãýýð àðãóóäûí íýã íü Êâàéíû àðãà þì. Ýíýõ¿¿ àðãà íü ¿íäñýí 2 àëõàìòàé.

Ýõíèéõ íü ëîãèê èëýðõèéëëèéã õÿëáàð÷èëæ èìïëèêàíòóóäààñ òîãòîõ õóâèëáàðûã ãàðãàæ àâàõ

þì. Ýíý íü ºìíº ºã¿¿ëýãäñýí Áóëèéí àëãåáðèéíõòàé òºñòýé áºãººä äîîðõè õÿëáàð÷ëàõ

òýãøèòãýë¿¿äèéã àøèãëàíà.

Ýõëýýä ¿íýíèé õ¿ñíýãòýýñ ëîãèê èëýðèéëëèéã ãàðãàæ àâíà.

Ëîãèê èëýðõèéëëýýñ èìïëèêàíòóóäààñ òîãòîõ õÿëáàð÷ëàãäñàí õóâèëáàðûã ãàðãàæ àâíà. ¯¿íèé

òóëä ¿íýíèé õ¿ñíýãòýýñ ãàðñàí ëîãèê èëýðõèéëëèéí íýãä¿ãýýð ¿ðæèãäýõ¿¿íèéã 3.20-í äàãóó

áóñàä ¿ðæèãäýõ¿¿íòýé õàðüöóóëæ, õóðààíà. Äàðàà íü 2-ð ¿ðæèãäýõ¿¿íèéã ò¿¿íýýñ õîéø

áàéðëàõ ¿ðæèãäýõ¿¿í¿¿äòýé õàüöóóëæ õóðààíà ãýõ ìýòýýð õÿëáàð÷èëíà. Æèøýý áîëãîæ äîîðõè

èëýðõèéëëèéã àâ÷ ¿çüå.

Ýöñèéí õÿëáàð÷ëàãäñàí èëýðõèéëëèéí ãèø¿¿äèéã (¿ðæâýð¿¿äèéã) èìïëèêàíòóóä ãýæ íýðëýõ

áºãººä èëýðõèéëýë íü õÿëáàð÷ëàãäñàí èìïëèêàíòóóäààñ òîãòîõ èëýðõèéëýë þì.

Êâàéíû àðãûí äàðààãèéí àëõàì áîë õàìãèéí õÿëáàð õýëáýðèéã ãàðãàæ àâàõ àëõàì þì. ªìíºõ àëõàìûí

ä¿íä ãàðñàí èëýðõèéëýëèéí ãèø¿¿äýä ôóíêöçàðèì íýãýí èë¿¿äýë ãèø¿¿ä áàéõ áîëîìæòîé. Äàðààãèéí

àëõàì íü ýäãýýð ãèø¿¿äèéã îëæ ôóíêöûí õàìãèéí õÿëáàð õóâèëáàðûã ãàðãàæ àâàõ ÿâäàë þì.

Æèøýý áîëãîæ äàðààãèéí ¿íýíèé õ¿ñíýãòýýð èëýðõèéëýãäýõ ôóíêöûã õÿëáàð÷ëàÿ.

C B A Y0 0 0 00 0 1 10 1 0 10 1 1 11 0 0 01 0 1 11 1 0 01 1 1 1

Ýõëýýä 3.20-í äàãóó 1-ð ¿ðæâýðèéã 3-ð áîëîí 4-ð

¿ðæâýðòýé õóðààæ AC, AB-ã, ìºí 2-ã 3-òàé õóðààæ ÂÑ-ã,

3-ã 5-òàé õóðààæ ÀÂ-ã, 4-ã 5-òàé õóðààæ ÀÑ-ã ãàðãàæ

àâíà. Ãàðñàí ¿ð ä¿íãýý ìºí àõèí 3.20-ã àøèãëàí àõèí

õóðààíà. Ýöýñò íü 3.21-ã àøèãëàí àõèí õóðààõàä ýöñèéí ¿ð

ä¿í ãàð÷ áàéíà. Õÿëáàð÷ëàõ ¿éëäëèéã èëýðõèéëýë àõèí

õÿëáàð÷ëàãäàõã¿é áîëòîë ã¿éöýòãýíý.

D C B A Y0 0 0 0 10 0 0 1 00 0 1 0 00 0 1 1 00 1 0 0 10 1 0 1 00 1 1 0 10 1 1 1 11 0 0 0 11 0 0 1 01 0 1 0 01 0 1 1 01 1 0 0 01 1 0 1 01 1 1 0 01 1 1 1 1

Y = ABC + ACD + ABC

Õ¿ñíýãòèéí áàãàíàíä ¿íýíèé õ¿ñíýãòýýñ ãàðñàí ëîãèê ôóíêöûã èëýðõèéëýõ àíõíû èëýðõèéëëèéí

ãèø¿¿äèéã áè÷ñýí áîë ìºðºíä ýãýë èìïëèêàíòóóäûã áè÷ñýí áàéíà. Ýäãýýð èìïëèêàíòóóä íü àíõíû

èëýðõèéëëèéí òîäîðõîé ãèø¿¿äýýñ ãàð÷ èðñýí áºãººä òýäãýýðèéã òºëººëºõ áîëîìæòîé þì.

Õ¿ñíýãòýä ÷àãòààð ýäãýýðèéí îãòëîëöîëûã òýìäýãëýñýí áàéíà. Áàãàíàíä äîð õàÿæ íýã ÷àãò

õàðãàëçàæ áàéíà. Çàðèì áàãàíàíä öîðûí ãàíö ÷àãò õàðãàëçàæ áàéíà. Ýíý óã áàãàíûí ãèø¿¿íèéã

òºëººëæ ÷àäàõ èìïëèêàíò öîðûí ãàíö áàéíà ãýñýí ¿ã þì. Èéìä áèäíèé õÿëáàð÷ëàãñàí èëýðõèéëýëä

ýäãýýð èìïëèêàíòóóä çàéëøã¿é áàéõ ¸ñòîé. Èéì èìïëèêàíòóóä íü 5 áîëîí 6-ð áàãàíûí ãèø¿¿ïäèéã

èëýðõèéëýõ 2, 5-ð ìºðºíä îðøèõ èìïëèêàíòóóä þì. Õàðèí ýäãýýð èìïëèêàíòóóä íü äàâõà𠺺ð

áàãàíàíä îðøèõ ãèø¿¿äèéã èëýðõèéëæ áàéíà. Òîäðóóëáàë 2-ð èìäëèêàíò 1, 5-ð ãèø¿¿äèéã, 5-ð

èìïëèêàíò 4 áîëîí 6-ð ãèø¿¿äèéã òºëººëæ áàéíà. Ýíäýýñ áèäýíä ¿ëäñýí 3 èìïëèêàíòààñ 2, 3-ð

ãèø¿¿äèéã òºëººëæ ÷àäàõ õàìãèéí îíîâ÷òîé õóâèëáàðûã ñîíãîõ ë ¿ëäýæ áàéíà. Õ¿ñíýãòýýñ áóþó

èìïëèêàíòûí ìàòðèöààñ õàðàõàä 3-ð èìïëèêàíò ãàíöààð 2 áîëîí 3-ð ãèø¿¿äèéã òºëººëæ ÷àäàæ

áàéíà. Ò¿¿íèéã ñîíîñíîîð áèä 2, 3, 5-ð èìïëèêàíòóóäààñ òîãòîõ õàìãèéí õÿëáàð÷ëàãäñàí

èëýðõèéëëèéã ãàãàæ àâëàà.

Ëîãèê äèàãðàììûã ãàðãàâàë:

Îëîí ãàðàëòòàé ëîãèê ôóíêöèéã õÿëáàð÷ëàõ. Áèäíèé ºìíº íü íýã ãàðàëòòàé ëîãèê ôóíêö¿¿äèéã

õÿëáàð÷ëàõ àðãóóäòàé òàíèëöñàí áèëýý. Õýðýâ õýä õýäýí ãàðàëòòàé ëîãèê ôóíêö áàéâàë ÿàõ

âý? Ìýäýýæ ºìíº ¿çñýí àðãóóäûã àøèãëàí ãàðàëò òóñ á¿ðèéí õóâüä áîäîëò õèéæ òîäîðõîé ¿ð ä¿íä

õ¿ð÷ áîëíî. Ãýõäýý ýíý íü õàíãàëòòàé õýìæýýíä õÿëáàð÷èëæ ÷àäàõã¿é áàéõ òîõèîëäîë áèé. Èéìä

îëîí ãàðàëòòàé ôóíêöèéí ëîãèê äèàãðàììûã õÿëáàð÷ëàõ àðãàòàé òàíèëöúÿ. Äàðààõü ¿íýíèé

õ¿ñíýãò ºãºãäæýý.

B

C

D

YA

W = AB + ACX = AB + ABC Y = AB + ABC + AC

¯íýíèé õ¿ñíýãòýýñ äàðààõü õ¿ñíýãòèéã ãàðãàæ àâíà. Òóõàéí Ýõíèé áàãàíàä ôóíêöóóäûí ëîãèê

èëýðõèéëë¿¿äèéí ãèø¿¿äèéã áè÷ñýí áºãººä äýäãýýðò õàðãàëçàõ ôóíêöóóäûã äàðààãèéí áàãàíàä

áè÷ñýí áàéíà. Ýíäýýñ ýãýë èìïëèêàíòóóäûã ãàðãàæ àâäàã ä¿ðìèéí äàãóó õÿëáàð÷ëàí äàðààãèéí

õ¿ñíýãòèéã áèé áîëãîæýý.

Ýíýõ¿¿ ¿éëäëèéã õ¿ñíýãòýýñ õÿëáàð÷ëàõ áîëîìæã¿é áîëòîë ã¿éöýòãýíý. Ãýõäýý õÿëáàð÷ëàãäàæ

áàéãàà ãèø¿¿ä íýã ôóíêöýä õàðúÿëàãäàæ áàéãàà íü äýýðõè ¿éëäëýýñ õàðàãäàæ áàéíà. ¯¿íèé

äàðàà ãàðñàí ¿ð ä¿íãýýð èìïëèêàíòûí ìàòðèö çîõèîíî.

ªìíº ¿çñýíèé àäèëààð õàìãèéí òîõèðîìæòîé õóâèëáàðóóäûã èìïëèêàíòûí ìàòðèöààñ ñîíãîæ èëýðõèéëëèéã áè÷èíý.

C B A W X Y0 0 0 0 0 00 0 1 0 1 10 1 0 0 1 10 1 1 1 0 01 0 0 1 0 11 0 1 0 1 11 1 0 1 0 11 1 1 1 0 0

=>

Ýãýë èìïëèêàíòûã ãàðãàäàã ä¿ðìèéí äàãóó ýõíèé õ¿ñíýãòýýñ äàðààãèéí õ¿ñíýãò

õýðõýí ãàðñàíûã äàðààõü çóðàãò õàðóóëúÿ

Õýäèéãýýð äýýðõè èëýðõèéëë¿¿äýýñ õàðàõàä öààøàà õÿëáàð÷ëàãäàõ áîëîìæòîé õàðàãäàæ

áàéãàà ÷ ýíý íü íèéò 3 ãàðàëòòàé ñèñòåìèéíõýý õóâüä îíî÷òîé õóâèëáàð áèø þì. Îäîî äèàãðàììûã

çóðæ ¿çüå.

Õàðèí ôóíêö òóñ á¿ðèéã õÿëáàð÷ëààä ãàðñàí ¿ð ä¿íãýýð ëîãèê äèàãðàììûã çóðâàë:

Ñ¿¿ë÷èéí äèàãðàìì ºìíºõ äèàãðàììààñ õàðüöàíãóé í¿ñýð á¿òýöòýé áîëîõ íü õàðàãäàæ áàéíà.

C Y

B

W

X

A

Y

A

X

C

B

W

4. Логик схемүүдийн бүтэц Лекц 5

4.1 Логик схемүүдийн ангилал. Логик схемүүдийг бүтцийн хувьд ТТL (транзистор транзисторын

логик) DТL (диод транзисторын логик) СМОS бүтэцтэй rэх мэтээр ангилдаг. Бид голчлон ТТL

логикуудыг хэрэглэдэг. ТТL логикуудыг 7400 бүлгийн болон 5400 бүлгийн гэж хоёр хуваадаг. Ихэвчлэн

74 бүлгийн логикууд хэрэглэгддэг. 74 гэсэн тоо нь ТТL логик гэдгийг илэрхийлэх бүлгийн тэмдэглэгээ.

Харин ард нь бичигдсэн тоо нь ямар логик вэ гэдгийг илэрхийлнэ. Жишээ нь 7404 гэсэн дугаартай

микросхем нь 6 ширхэг инвертер агуулсан ТТL логик микросхем юм.

Анхны ТТL логикийг 1965 онд зохион бүтээжээ. Түүнийг стандарт ТТL гэж нэрлэсэн. Харин

түүний дараа уг хувилбарыг сайжруулан дараа дараагийн загваруудыг гаргасан байна. Эдгээрийг товч

танилцуулбал:

1. Stапdаrd ТТL. Энэ терлийн логик схемүүд нь хамгийн анхны загвар юм. Маш өргөн

хэрэглэгдэж байсан. Тэмдэглэгээнд нь ямар нэгэн үсэг ордоггүй. Жишээ нь 7400 г.м

2. Нigh sрееd ТТL. Өндөр хурдтай ТТL логикууд. Энэ загвар нь стандарт ТТL -ийн

сайжруулсан загвар. Гаралтанд нэмэлт каскадыг нэмж хурдыг хоёр дахин нэмсэн хэдий ч

үүнийг дагаад энерги зарцуулалт нь 2 дахин ихэссэн. Тэмдэrлэгээнд нь Н үсэг ордог.

Жишээ нь 74Н08, 54Н08 г.м.

3. Lоw Роwеr ТТL. Бага энерги зарцуулалттай ТТL логик. Эсэргүүцлийн хэмжээг нэмэгдүүлэн

энерги зарцуулалтыг багасгаж егсөн. Хэдийгээр энергыи зарцуулалт нь стандарт ТТL-ээс

10 дахин бага ч хурд нь 3 дахин удаан болсон. Бага энерги зарцуулалттай ТТL логикуудын

тэмдэглэгээнд L үсэг ордог. 74 бүлгийн логикуудад энэ загвар байдаггүй. Харин 54 загварт

байдаг. Ж нь: 54LЗ2 . Харин 74 бүлгийн Lоw Роwеr Sсhоttkу юм уу СМОS логикуудыг өргөн

хэрэглэгддэг.

4. Sсhоttkу ТТL. Анхны sсhоtkу технологиор хийгдсэн логик юм. Стандарт ТТL логикоос 3

дахин хурдтай ч энерги зарцуулалт 2 дахин илүү. S үсгээр тэмдэглэдэг. 74SО4 г.м.

5. Lоw Роwеr Sсhоttkу. Бага энерги зарцуулалттай Sсhоttkу ТТL. Энэ логикийн хурд нь

стандарт ТТL логикийнхтой бараг адил атлаа энерги зарцуулалтын хувьд 5 дахин бага

байдаг байна. Тэмдэглэгээнд нь LS үсэг ордог.74LSО4.

6. Аdvапсеd Sсhоttkу ТТL. Сайжруулсан Sсhоttkу ТТL логик. Энэ логикийн энерги зарцуулалт

нь анхны Sсhоttkу логикийн хагасаас багыг хэрэглэдэг. Харин хоёр дахин илүү хурдтай. АS

үсгүүд тэмдэглэгээнд нь ордог. 74АSО4 г.м.

7. Аdvапсеd Lоw-Роwеr Sсhоttkу. Сайжруулсан Sсhоttkу -ийн бага энерги зарцуулалттай

хувилбар. Энэ хувилбар нь өндөр хурд бага энерги зарцуулалттай. АLS тэмдэглэгээтэй.

74АLSО4.

8. Fаst ТТL. Энэ логикууд нь хамгийн өндөр хурдтай. F үсгийг тэмдэглэгээнд нь ашигладөг.

Жнь 74F04 г.м.Дээр өгүүлсэнээр ТТL логикуудын загаваруудыг хооронд нь хурд болон энерги зарцуулалтаар нь

харьцуулсан байна. Энэхүү харьцуулалтыг хүснэгт болон тэгш өнцөгт графикаар харуулбал:

Õàðüöóóëñàí õ¿ñíýãò:

Òåõíîëîãè

Ýíåðãè çàðöóóëàëòûã õýìíýñýí Õóãàöààíû õîöðîëòûã õýìíýñýí

Á¿ëýãÕîöðîîõ

õóãàöàà(nS)

Ýíåðãè çàðöóóëàë

ò(mW)

Õàìãèéí ºíäºð õóðä

(MHz)Á¿ëýã

Õîöðîîõ õóãàöàà

(nS)

Ýíåðãè çàðöóóëàë

ò(mW)

Õàìãèéí ºíäºð õóðä(MHz)

ÀëòTTL 10 10 35 TTL 10 10 35

L TTL 33 1 3 H TTL 6 22 50

ØîòêèLS TTL 9 2 45 S TTL 3 19 125

ALS 4 1,2 70 AS 1,7 8 200

30

20

10

5

3

2

1

1 2 3 5 10 20 30

54L

54/74LS

54/74ALS

54/74AS

54/74S

54/74H

54/74Íýã ëîãèê gate-èéí ñààòóóëàõ õóãàöàà (nS)

Ýíåðãè çàðöóóëàëò (mW)

Õàðüöóóëñàí ãðàôèê:

4.2 Олон эмиттерт бүтэц. Дараахь зурагт стандарт ТТL логикийн оролтын хэлхээнии бүтцийг

үзүүлжээ. Зургаас харахад гол онцлох зүйл нь Q1 транзстор хоёр эмиттертэй байгаа явдал юм. Ийм

бүтэц нь 7400 оролтын хэсэгr таарна. 7400 нь хоёр оролттой NАND логик 4 ширхэгийг агуулсан байдаг.

Дараагийн зураг нь хоёр эмиттертэй транзисторын бүтцийг QА, QВ гэсэн хоёр NРN

транзистору хувиргасан схемийг харуулжээ. Зургаас харахад QА болон QВ транзисторуудын дор хаяж

аль нэг нь нээлттэй байхад Q2 транзистор хаалттай байна. Yүнийг тайлбарлая. Логик элементийн

оролт буюу QА болон QВ транзисторуудын эмиттерүүд дээр логик "О" буюу ОV - ийг өгөхөд

транзисторын баз эмиттерийн шилжилт шууд холбогдох бөгөөд энэ хоёр транзистор нээлттэй байна.

Транзисторууд нээrдсэнээр эдгээрийн коллектор эмиттерийн шилжилт дээр ойролцоогоор О, 1V орчим

хэмжээтэй хүчдэл унана. Нөгөөтэйгүүр энэ хүчдэл нь Q2 транзисторын баз дээрхи хүчдэл юм. өөрөөр

хэлбэл Q2 транзистор нь хаалттай байна гэсэн үг. Харин оролтуудын аль нэгэнд л логик нам түвшинг

өгөх юм бол QА, QВ транзисторуудын аль нэг нь нээлттэй байх бөгөөд тухайн нээлттай транзисторын

колектор эмиттерийн шилжилт дээр унах хүчдэл нь мөн л О,1V орчим байна. Энэ нь Q2 транзистор мөн

л хаалттай байна гэсэн үг юм.

Харин оролтуудад хоёуланд нь логик өндөр түвшин өгвөл яах вэ? Ингэснээр QА болон QВ

транзисторуудын аль алины баз эмиттерийн шилжилт гэдрэгээр холбогдоно. Харин эдгээр

транзисторуудын баз коллекторын шилжилт шууд холбоотой тул Q2 транзисторын базын нээх гүйдэл

QА, QВ - ийн баз коллекторын шилжилтээр орж ирнэ. Q2 транзистор нээгдэнэ.

Дээрхи зурагт стандарт ТТL-н гаралтын хэлхээг харуулжээ. Энэ хэлхээ нь үндсэндээ QЗ, Q4

гэсэн 2 транзистораас тогтох бөгөед эдгээр транзисторууд хугацааны нэг эгшин зэрэг нээлттэй төлөвт

оршихгүй байх ёстой. Yүнийг тайлбарлая.

Зурагт үзүүлсэнээр оролтуудын аль нэгэнд логик нам түвшниг өгсөн байна. Энэ Өмнө өгүүлсэнчлэн

оролтуудад хоюуланд нь нам түвшинг өгөхтэй ижил нөлөө үзүүлнэ. Иймд эдгээрийн аль нэгийг л авч

үзэхэд хангалттай. Энэ үед Q2 транзистор хаалттай байх бөгөөд QЗ транзисторын базын нээх гүйдэл

Q2 транзисторын коллекторын эсэргүүцэлээр дамжин орж ирнэ. Иймд QЗ транзистор нээлттэй байна.

Харин Q2 транзистор хаалттай учир Q4 транзисторын базад нээх гүйдэл орж ирэхгүй. Иймд уг

транзистор хаалттай байна.

Харин оролтуудад адилхан өндөр түвшин өгсөн бол яах вэ? Энэ тохиолдолд Q2 транзистор нээлттэй

байх ба улмаар Q2 транзисторын эмиттерээр Q4 транзисторын базын нээх гүйдэл орж ирнэ. Ингээд

Q4транзистор нээгдэнэ. Нээлттэй транзисторуудын баз-эмиттерийн шилжит дээр ойролцоогоор О.7V,

коллектор эмиттерийн шилжилт дээр ойролцоогоор О.1V унадаг гэж үзвэл Q2 транзисторын коллектор

дээрхи потенциалын хэмжээ О.8V орчим байна. Энэ нь QЗ транзисторын баз дээрхи потенциалын

хэмжээ гэсэн үг юм. Тэгвэл QЗ транзисторын баз эмиттерийн шилжилт дээр хэдий их хэмжээний хүчдэл

унахыг сонирхоё. Уг транзистор нээлттэй байхын тулд баз эмитерийн шилжилт дээр (р-п шилжилт)

О.7V орчим хэмжээтэй хүчдэл унах ёстой. Q4 транзистор нээлттэй байгаа тул түүний коллектор

эмиттерийн хооронд унах хүчдэлийн хэмжээ О.1V байна. Эндээс QЗ транзистоын баз болон Q4

транзисторын коллектор хоёрын хооронд унах хүчдэлийн хэмжээ нь 0.7V болох нь харагдаж байна.

Гэвч энэ хүчдэл тэр чигээрээ QЗ-н баз эмиккер дээр унахгүй болох нь схемээс харагдаж байна.

Өөреер хэлбэл уг хүчдэлийн хагас нь DЗ диодон дээр унах тул QЗ транзистор нээгдэх боломжгүй

болж байна.

Иймд Хоёр оролтонд хоёуланд нь логик өндөр түвшин өгөхөд логик элементийн (NАND) гаралтын утга

логик нам түвшинг илэрхийлж байна (QЗ-хаалттай, Q4-нээлттэй).

4.3 Өндөр эсэргүүцэлт гаралт. Логик элементийн гаралтанд логик өндөр болон логик нам түвшин

гэсэн хоёр түвшин гардагийr бид өмнө нь үзсэн билээ. Yүнээс гадна 3 дахь түвшин буюу өндөр

эсэргүүцэлт төлөв байдаг. Энэ төлөвийн гол онцлог нь өндөр эсэргүүцэлт төлөвт шилжих үед логик

элементийг гаралтын рull-uр болон рull-dоwп транзисторууд хоёул хаалттай байдаг. Өөрөөр хэлбэл

логик элементийн гаралтыг тэжээлээс бүрэн тусгаарлаэ өгдөг. Ингэснээр уг гаралтаас гүйдэл

гарахгүй (мөн уг гаралт руу гүйдэл орохгүй). Ингэснээр хэд хэдэн логик элементүүдийн (өндөр

эсэргүүцэл төлөвт шилждэг гаралттай) гаралтыг нэг логикийн оролтонд холбож болно. Энэ тохиолдолд

зөвхөн идэвхитэй логикийн гаралтнаас логик түвшинг уншиж бусад логикууд нь өндөр эсэргүүцэлт

төлөвт шилжиж байхаар гаралтыг зохион байгуулах хэрэгтэй. Ингэснээр идэвхигүй байгаа

логикуудын гаралтууд идэвхитэй байгаа логик элементийн гаралтанд нөлөөлөхгүй болно. Өндөр

эсэргүүцэлт төлөвт шилждэг инвертерийн схемийг авч үзье. Инвертер нь зөвшөөрлийн нэмэлт

оролттой бөгөөд энэ оролтонд зөвшөөрлийн утгыг өгсөн үед логик элемент үйлдлээ гүйцэтгэх буюу

идэвхитэй байна. Харин зөвшөөрлийн оролтонд идэвхигүй төлөвийг нь өгвөл инвертерийн гаралт

өндөр эсэргүүцэлт төлөвт шилжинэ.

Инвертерийн зөвшөөрлийн оролтын идэвхитэй төлөв нь логик нам түвшин байна. Идэвхитэй төлөв

буюу логик нам түвшинг зөвшөөрлийн оролтонд өгвөл Q5 транзистор нээгдэх ба улмаар Q6

транзисторыг хаана. Ингэснээр инвертер үндсэн функцийнхээ дагуу ажиллах боломжтой болно.

Харин зөвшөөрлийн оролтонд логик өндөр түвшин буюу идэвхигүй төлөвийг өгвөл яах вэ? Q5

хаалттай болох ба ингэснээр түүний коллектороор Q6 транзисторын базын нээх гүйдэл гүйнэ. Нэгэнт

Q6 транзистор нээлттэй төлөвт шилжих тул түүний коллектор эмиттер дээрхи хүчдэл бараг О V болно.

Энэ нь Q1 транзисторын нэг эмиттер газардах буюу уг транзистор байнгын нээлттэй төлөвт байна.

Ингэснээр Q2 хаалттай байх ба улмаар Q4 хаалттай байна гэсэн үг юм. Мөн DЗ диодын катод мөн

газардаж QЗ транзисторын баз бараг газардана. Өөрөөр хэлбэл QЗ транзистор хаалттай байна .

Ингээд логикийн гаралтын хэлхээний хоёр транзистор хоёул хаалттай болсон бөгөөд уг гаралт өндөр

эсэргүүцэлт төлөвт шилжиж байна.

4.4 Нээлттэй коллектортой гаралт. Нээлттэй коллектортай гаралт нь рull-uр транзисторгүй

байдаг. Иймд гаралтанд нь логик өндөр түвшин гардаггүй. Харин гаралтын рull-dоwп транзистор нь

ямар нэгэн гаралтын төхөөрөмжийн түлхүүр схем байж болохоор зохион байгуулагдсан байдаг. Хэрэв

гаралтанд логик өндөр түвшин шаардлагатай бол гадаа рull-uр резистор тавьж шийдэж болно.

Нээлттэй коллектортой схемийн бас нэг давуу та бол wirеd-апd гэгддэг логик үржигчийг бий болгож

чаддаг явдал юм.

Êîìáèíàöûí ëîãèê

À0À1

Àn

Õ0Õ1

Õn

Ãýäðýã õîëáîîíû õýëõýý

Êîìáèíàöûí ëîãèê

À0À1

Àn

Õ0Õ1

Õn

5. Комбинацын логикууд Лекц 6

Тоон төхөөрөмжүүдийг дотор нь комбинацын болон дараалсан утгын гэж 2 ангилдаг.

Дараалсан утгын төхөөрөмжүүд нь оролтын утгуудын комбинац өөрчлөгдөхөд харгалзан гаралтын утга

өөрчлөгдөж байдаг. Харин дараалсан утгын төхөөремжүүдийн гаралтын утга нь оролтын утгаас

хамаарахаас гадна гаралтын утгын өмнөх төлөвөөс хамаарч байдаг. Энэ тодорхойлолтын дүрслэн

үзүүлбэл:

Зургаас харахад комбинацын логикууд болон дараалсан утгын логикуудын ялгаа нь гэдрэг холбооны

хэлхээнд оршиж байна.

Комбинацын логикуудын заримаас нь дурьдвал : нэмэгчүүд, хасагчууд, арифметик логик

байгууламж, кодер, декодер, компаратор (харьцуулагч), мултифлексер, демультифлексер гэх.м.

Эдгээр элементүүдтэй танилцъя.

5.1 Хагас нэмэгч. Бид өмнөх логик элементүүдийн талаар ярилцаж байсан. Эдгээрийн нэг нь логик

нэмэх үйлдэл буюу ОR. Гэтэл арифметик нэмэх үйлдлийг хийх тохиолдол гарах тохиолдолд яах вэ?

Логик элементүүдийг ашиглан арифметик үйлдлүүдийг хийж болдог. Yүний хамгийн энгийн жишээ нь

хагас нэмэгч юм. Логик нэмэх үйлдэл арифметик нэмэх үйлдэл хоёрын гол ялгаа нь 1 + 1 үйлдэл дээр

харагддаг. Логикоор 1 + 1 = 1 байдаг бол арифметик нэмэх үйлдлийн дүнд 1 + 1 = 0 гэсэн утга

гараад өмнөх бит рүү "1" гэсэн утга шилждэг. Yүнийг бид орон шилжих гэж нэрлэдэг. Зарим ном сурах

бичиг дээр урагш шилжиж байгаа энэхүү битийг САRRY бит гэж нэрлэсэн байдаг. Нэг битийн хагас

нэмэгчийн үнэний хүснэгтийг харуулав.

Хүснэгтээс харахад хагас нэмэгчийн оролтын утгууд болох А болон В -г хооронд нь нэмэх

үйлдэл хийж байна. S нь нийлбэрийн утга бөгөөд түүнитй утга нь адил биш утгын логикийн гаралтын

утгатай ижил байна. Харин С нь САRRY бит юм. Саrrу битийн утга нь логик үржигчийн гаралтын

утгатаөй ижил байна. Иймээс хагас нэмэгчийн задаргааны схем буюу логик диаграмм нь адил биш

утгын логик болон логик үржигчүүдээс тогтох нь хаагдаж байна.

B À S Cout0 0 0 00 1 1 01 0 1 01 1 0 1

BA

S

C

BC BC BC BC

À

A

Cout-èéí óòãààñ êàðò çîõèîñîí áàéäàë

BC BC BC BC

À

A

S-èéí óòãààñ êàðò çîõèîñîí áàéäàë

S = ABC + ABC + ABC + ABCCout = AB + AC + BC

S = B (AC + AC) + B (AC + AC) = B (A C) + B (A C) = A B C

Cout = AB + AC + BC = C (A + B) + AB = C (A + AB) AB = AC + ABC + AB = = A (B + C) +ABC =A (A + BC) + ABC = AB + ABC + ABC = = C (AB + AB) +AB = (A B) C + AB

BA

C

Õàãàñ íýìýã÷

A B C

(A B) C + AB

S = A B

Cout = A B

5.2 Бүрэн нэмэгч. Нэг битийн хоёр тоог хооронд нэмэхэд хагас нэмэгч хангалттай. Харин хоёр болон

түүнээс дээш битийн хоёр тоог хооронд нь нэмэх тохиолдолд ямар ялгаа гарах вэ? Энэ үед хэрэв

нэмэгдэж байгаа хоёр тооны бага битүүд хоёул "1" гэсэн утгатай байвал тэдгээрийн нийлбэрийн үр

дүнд Саrrу бит бий болж, өмнөх бит дээр нэмэгдэнэ. Харин хагас нэмэгчийн хувьд энэхүү нэмэгдэж

орж ирэх сагу битийг оруулж ирэх оролт байдаггүй. Харин бүрэн нэмэгч гэдэг нь бага битээс орж ирсэн

саrrу битийг нэмэх оролттой байдаг. Нэг битийн гурван тоог хооронд нь нэмэх үйлдэлтэй ижил байх

бөгөөд гурван оролттой нэмэгч байна гэсэн үг юм. Бүрэн нэмэгчийн үнэний хүснэгтийг авч үзвэл:

Yнэний хүснэгтээс карногийн карт ашиглан логик илэрхийллийг нь гаргаж авъя.

Äýýðõè 2 ëîãèê èëýðõèéëëýýñ õàðàõàä á¿ðýí íýìýã÷ íü äàðààõü áàéäëààð ä¿ðñëýгдэæ áîëîõîîð

áàéíà.

Зургаас харахад бүрэн нэмэгч нь хоёр хагас нэмэгчээс тогтож байна. Бүрэн нэмэгчийн

логик диаграммыг дараахь байдлаар товчлон дүрслэе.

Ñin B A S Cout

0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 1

Á¿ðýí íýìýã÷À0

Â0

Cin0 S0

Cout0

Á¿ðýí íýìýã÷À1

Â1

Cin1 S1

Cout1

Á¿ðýí íýìýã÷À2

Â2

Cin2 S2

Cout2

Á¿ðýí íýìýã÷À3

Â3

Cin3 S3

Cout3

Ïàðàëëåëü íýìýã÷. ªìíº ¿çñýí á¿õýí íýìýã÷èéí ñõåì íü ãàíöõàí áèòèéí õóâüä íýìýõ ¿éëäýë õèéäýã.

Ãýõäýý áèäíèé á¿ðýí íýìýã÷èéã ãàðãàæ àâñàíû ãîë çîðèëãî íü íýãýýñ îëîí áèòèéí õóâüä íýìýõ

¿éëäýë õèéäýã òºõººðºìæèéã ãаðãаæ àâàõûã çîðиñîíä áàéãàà. Îäîî õàðèí äºðâºí áèòýýð íýìäýã

íýìýã÷èéã ãàðãàæ àâúÿ. Ýíýõ¿¿ íýìýã÷èéã ïàðàëëåëü íýìýã÷ ãýæ íýðëýíý.

¯¿íèé àäèëààð àðèôìåòèê õàñàã÷ ñõåì, àðèôìåòèê ¿ðæèã÷, àðèôìåòèê õóâààã÷

ñõåì¿¿äèéã çîõèîí áàéãóóëæ áîëíî. Àðèôìåòèê áîëîí ëîãèê ¿éëäë¿¿ä õèéäýã òºõººðºìæ¿¿äèéã

íýãòãýñýí öîãö ñèñòåìèéã àðèôìåòèê ëîãèê áàéãóóëàìæ (Aritmetic Logic Unit - ALU) ãýäýã.

5.4 Хасагч схем. Хоёртын тооллын системд хасах үйлдлийг яаж хийдгийг санацгаая. Хасах үйлдийг

хийхдээ хоёртын гүйцээлтийг ашигладаг билээ. Хоёртын гүйцээлтийг олохын тулд тухайн тооны

инверсийг аваад нэгийг нэмдэгийг бид өмнө нь үзсэн. Харин хасах үйлдийг хийхдээ хасагчын хоёртын

гүйцээлтийг олоод хасагдагч дээр нэмэх замаар хасах үйлдлийг хийж болдог. Иймд бид хасагч схемийг

зохиохдоо дээрхи зарчимыг ашиглана. Энэхүү онцлогт тулгуурлан бүрэн нэмэгчийн схемийг ашиглан

хасагчийн схемийг зохиоё. Дараахь байдлаар схемийг гаргаж болно.

Энэ схем нь C = B – A үйлдлийг 4 битийн хувьд гүйцэтгэнэ.

Үүний адилаар арифметик хасагч схем, арифметик үржигч, арифметик хуваагч схемүүдийг зохион байгуулж

болно. Арифметик болон логик үйлдлүүд хиидэг төхөөрөмжүүдийг нэгтгэсэн цогц системийг 5.5 Арифметик

логик байгууламж (АгКплейс 1_одю 11гп{ - АШ) гэдэг. Интеграл байдлаар зохион байгуулагдсан хамгийн

энгийн АШ нь 74181 юм. Зураг дээр түүний гаргалгуудын байрлалыг харуулжээ.

АО-АЗ болон ВО-ВЗ гэсэн 4 битийн оролтуудтай. 50- 53 нь удирдлагын оролтууд бөгөөд эдгээр оролтонд

өгсөн комбинациуд нь арифметик болон логик үйлдлүүдийн төрлийг тодорхойлно. Үйлдлийн үр дүн РО-РЗ

гаралтууд дээр гарч ирнэ. М нь ажиллагааны горимын бит бөгөөд М-0 бол АШ нь арифметик үйлдэл хийнэ.

Харин М=1 бол логик үйлдэл хийнэ. Дараахь хүснэгт нь АШ 74181-н үнэний хүснэгт юм.

A

Cin

Cou

t

S

B

C1C2

A 3

A

Cin

Cou

t

S

B

A 0B 0

A

Cin

Cou

t

S

B

A 1B 3

A

Cin

Cou

t

S

B

B 1 1B 2

C3 C0

A 2

33 52 51 50М=1Логик үйлдлүүд

М=0 арифметик үйлдлүүд

Сп=1 (саггу-гүй) Сп=0 (саггу-тай)

0 0 0 0 Р=Я Р = А Р = А нэмэх 1

0 0 0 1 Р = АТГБ Р = А + В Р = (А + В) нэмэх 1

0 0 1 0 Р=ДВ Р = А+В Р = (А +В) нэмэх 1

0 0 1 1 Р = 0 Р = хасах 1 (2-н гүйцээлт) Р = 0

0 1 0 0 Р =АВ Р = А нэмэх АВ Р = А нэмэх АВ нэмэх 1

0 1 0 1 Р = В Р = (А + В) нэмэх АВ" Р = (А + В) нэмэх АВ нэмэх 1

0 1 1 0 Р = АӨВ Р = А хасах В хасах 1 Р = А хасах В

0 1 1 1 Р = АВ Р = АВ хасах 1 Р = АВ

1 0 0 0 Р=А+В Р = А нэмэх АВ Р = А нэмэх АВ нэмэх 1

5.6 Компаратор буюу харьцуулах төхөөрөмж. Харьцуулах төхөөрөмж буюу компаратор нь хоёр

хоёртын тоог хооронд нь харьцуулж, эдгээр нь хоорондоо тэнцүү юу, эсвэл аль нь их вэ гэдгийг

тодорхойлдог төхөөрөмж юм. Хэрэв харьцуулж байгаа хоёр тоонууд хоорондоо тэнцүү юү, үгүй юү

гэдгийг тодорхойлохын тулд адил утгын төхөөрөмжийг ашиглахад л хангалттай.

Логик диаграммаас оролтын битүүд хос хосоороо бүгд тэнцүү байгаа тохиолдолд л гаралтын утга "1"

болох нь харагдаж байна.

Харин А болон В тооны аль нэг нөгөөгөөсөө илүү бол яах вэ? Yүнийг шийдэхийн тулд дараахь

үйлдлүүдийг авч үзэх шаардлагатай. А=АЗА2А1АО; В=ВЗВ2В1ВО гэж үзье

1. Хамгийн ахлах битүүдийг (ижил дугаартай битүүдийг,дээрхи жишээн дээр АЗ, ВЗ-г)

хооронд нь харьцуулж үзнэ. Хоёр битийн аль нэг нь их байвал тухайн битийг агуулсан тоо

нь их болох нь илэрхий. Хэрэв эдгээр битүүд хоорондоо тэнцүү бол дараагийн алхамыг

хийнэ.

2. Нэrэнт АЗ, ВЗ хоорондоо тэнцсэн тул А, В хоёр тооны их багыг шийдэхийн тулд дараагийн

битүүдийг шалгаж үзэх шаардлагатай. Иймд бид А2, В2 битүүдийг шалгах шаардлагатай

болж байна.Хэрэв эдгэрийн аль нэг нь их бол утхайн битийг агуулах тоо нь их болж таарна.

Харин эдгээр нь хорондоо тэнцүү бол дараагийн алхамыг хийх буюу дараагийн хоёр битийг

харьцуулж үзэх шаардлагатай.

Энэ мэтчилэн цааш явж болох юм. А>В байх үед дээрхи байдлаар шалгахад ямар алхамууд хийх вэ

гэдгийг харъя.

1. Хэрэв АЗ=1 ба ВЗ=О бол А>В эсвэл 2. Хэрэв АЗ=ВЗ ,

А2=1 ба В2=О бол А>В эсвэл 3. Хэрэв АЗ=ВЗ , А2=В2 ,А1 = 1 ба

В1=О бол А>В эсвэл 4. Хэрэв АЗ=ВЗ , А2=В2 , А1=В1 , АО=1 ба

ВО=О бол А>В Дээрхи нөхцлүүдээс А>В байх үеийн логик илэрхийллийг

гаргаж авъя.

Мөн дээрхиилэрхийллийг В>А нөхцөлд бичвэл:

35

Эдгээрээс логик диаграммыг гаргаж авъя.

Лекц 7

5.7 Декодер. Тухайн эгшинд гаралтын утгуудын аль нэг нь оролтын тоон комбинацид харгалзан

идэвхиждэг комбинацийн төхөөрөмжийг декодер гэнэ. Иймд хэрэв оролтын тоон комбинаци бүрт

харгалзах нэг гарралт байна гэсэн үг. Өөрөөр хэлбэл п тооны оролттой бол 2n тооны гаралттай байна.

Ийм декодеруудыг n-2п декодер гэж нэрлэдэг. Хэрэв декодер 3 ширхэг оролттой бол түүний гаралтын

тоо 8 байна. Харин оролтын тоо14 бол гаралтын тоо 16 байна. 2-4 декодерийн үнэний хүснэгт болон

логик диаграммыг харуулъя.

Хэрэв эсрэгээр гаралтын идэвхитэй түвшин "О" бол:

Декодер нь ийм хэлбэрээр дүрслэгдсэн байвал параллель декодер гэж нэрлэдэг. Yүнээс гадна

мод хэлбэрийн декодер, хоёрлосон мод хэлбэрийн декодерууд байдаг. Дараахь зурагт

эдгээрийг харьцуулан харуулжээ.

Зургаас харахад мод хэлбэрийн декодерууд нь шаталсан бүтэцтэй бөгөөд бүх АND логикийн

оролтын тоо 2 байна.

5.8 Декодерийг ашиглан логик функц гүйцэтгэх. Бид логик илэрхийлэл, үнэний хүснэгтээс

логик функц гүйцэтгэх логик диаграммыг хэрхэн гаргаж авахыг мэдэх билээ. Харин логик

декодерийг ашиглан

хэрхэн логик функц гүйцэтгүүлэх вэ? Жишээ нь дараахь үнэний хүснэгтээс логик диаграммыг гаргаж

авах бол карногийн карт зурах гэх мэтээр хэд хэдэн шат дамжина.

5.10 Кодер. Тухайн эгшинд оролтуудын аль нэг нь л идэвхитэй байдаг бөгөөд түүнд харгалзах тоон

комбинацыг гаралтандаа гаргадаг комбинации төхөөрөмжийг кодер гэнэ. Дөрвөн оролттой кодерийн

логик диаграммыг гаргаж авъя. Түүний үнэний хүснэгт нь:

Yнэний хүснэгтээс логик диаграммыr гаргаж авахын тулд Карногийн картын аргыг ашиглая.

5.11 Мультифлексер. Мультифлексер нь нэг хэд хэдэн оролтуудыг нэп шугаманд ээлжлэн холбох

үйлдэл хийдэг төхөөрөмж юм. Хугацааны тухайн эгшинд оролтуудын нэг нь л гаралтанд холбогдсон

байдаг. Аль оролт холбогдох вэ гэдгийг сонголтын оролт буюу оролтуудын хаягийн оролтонд орж ирэх

тоон комбинац тодорхойлж өгдөг. Энэ бүгдээс үзэхэд Мультифлексер нь хаягийн буюу сонголтын п

Эндээс декодерийн логик диаграммыг гаргавал:

тооны оролттой гэж үзвэл уг мултифлексерийн өгөгдлийн оролтын тоо 2n ширхэг болно. Энэ бүгдээс

мультифлексерийг сонголтын оролтонд орж ирэх тоон комбинацид харгалзах өгөгдлийн оролтыг

гаралтандаа холбож өгтөг иөхөөрөмж хэмээн тодорхойлж болох юм. Зурагт 2 сонголтын оролт, 4

егөгдлийн оролттой мультифлексерийг үнэний хүснэгтийн хамт харуулжээ.

Мультифлексерийн логик диаграммыг зурж үзье. Мультифлексерийн ажиллагааг харахад түүний

сонголтын оролт буюу хагийн хэсэг нь декод хийж байгаа бөгөөд декодерийн гаралтын утга нь

өгөгдлийн оролтуудыг гаралтанд залгах түлхүүрийг удирдаж байгаа нь харагдаж байна. Иймд

Мультифлексерийн бүтцэнд декодерийн хрэсэг, мен түлхүүрийн хэсэг гэсэн хоёр үндсэн хэсгүүд

багтана. Вид өмнө декодерийн тухай үзсэн билээ. Харин түлхүүрийн хэсгийг логик үржигчийг ашиглан

шийдэж болох юм. Логик үржигчийн нэг оролтонд логик нам түвшин өгсөн үед гаралтанд үргэлж логик

нам түвшин байна (оролтуудын аль нэг нь "О" үед гаралт "О" байна гэсэн дүрмийн дагуу). Харин уг

оролтонд логик өндөр түвшинг өгсөн үед нөгөө оролтонд өгсөн логик түвшинтэй ижил утга гаралтанд

гарна. Энэ нь уг түлхүүрийг логик өндөр түвшингээр нээж, логик нам түвшингээр хааж байна гэсэн үг

юм.

Энэ логик диаграммыг дараахь байдлаар хялбарчлан зурж болно.

Мултифлексерийг өгөгдлийн оролтын тооноос нь хамааруулж хэрэв 4 орролттой байвал 4 tо 1

мултифлексер, хэрэв 8 оролттой байвал 8 tо 1 мультифлексер гэх мэтээр нэрлэдэг. Бидний дээр

үзсэн жишээн дээр 4 tо 1 мультифлексерийг авч үзжээ.

5.f2 Мулыпифлексерийн мод зохион байгуулах. Цөөн оролттой мультифлексерийг ашиглан

олон оролттой мультифлекс хийдэг схем буюу олон оролттой мультифлексерийг зохион байгуулж

болдог. Энэ аргыг мультифлексерийг мод хэлбэрээр зохион байгуулах гэж нэрлэдэг. Жишээ нь 8

tо 1 мультифлексерийг ашиглан 16 tо 1 мультифлексерийг зохион байгуулж болно. Эсвэл 4 tо 1

мультифлексерийг ашиглан 16 tо 1 мультифлексерийг зохион байгуулах гэх мэт. Жишээ болгож 4

tо 1 мультифлексерийг ашиглан 16 tо 1 мультифлексерийг зохион байгуулъя.

5.13 Демультифлексер. Демультифлексер нь мултифлексерийн эсрэг үйлдэл хийдэг төхөөрөмж

юм. Өөрөөр хэлбэл нэг өгөгдлийн оролттой, хэд хэдэн гаралттай, сонголтын оролт нь гаралтыг

хаяглаж өгдөг буюу сонголтын оролтын тоо нь гаралтын тоотой хаилцан хамааралтай

(мультифлексертэй ижил дүрмээр). Тухайн эгшинд сонголтын оролтонд орж ирсэн тоон

комбинацад харгалзах нэг гаралтанд өгөгдлийн оролтонд орж ирж байгаа утгыг гаргаж өгдөг. Энэ

үед бусад гаралтууд идэвхигүй төлөвтөө байна. Демультифлексерийн үнэний хүснэrт болон логик

диаграммыг 4 гаралттай демультифлексер дээр авч үзье.

Мультифлексерийг мод хэлбэрээр зохион байгуулсаны нэг адилаар демультифлексерийг

мод хэлбэрээр зохион байгуулж болно.

6. Дараалсан утгын

төхөөрөмжүүд Лекц 8

6.1 Тðиггерүүд

Дараалсан утгын логикуудын комбинацын логикуудаас ялгагдах гол онцлог нь гэдрэг

холбооны хэлхээтэй бөгөөд үүний дүнд санагч элементүүд бий болно. Өөрөөр хэлбэл гаралтын

утгын өмнөх телөв дараагийн эгшинд оролтондоо нөлөөлөх бөгөөд тодорхой хэмжээгээр санах

үйл ажиллагаа явагдаж байна гэсэн үг юм. Дараалсан утгын төхөөрөмжүүдийг дотор нь асинхрон

болон синхрон гэж 2 ангилна. Дараалсан утгын төхөөрөмжүүдийн хамгийн энгийн хэлбэр бол RS

триггер юм. 6.1.1 RS триггер. RS тригггер нь хамгийн энгийн санагч элелмэнт юм. R (rеsеt), S

(sеt) гэсэн роёр оролттой Q гэсэн гаралттай. Гаралтанд мөн инверстэй гаралт нэмэгдэх бөгөөд энэ

нь Q гаралтын эсрэг утгыг агуулж байна. RS триггерийн логик диаграмм, үнэний хүснэгт,

хугацааны диаграмм зэргийг харуулъя.

RS триггерийн гаралтын утга нь R = 1 , S = 0 үед "О" болох ба эсрэгээр R = О, S = 1 үед

"1" гэсэн утга авч байгаа нь дээрхи зургаас харагдаж байна. Харин хоёр орролтонд хоюуланд нь

логик нам түвшинг өгсөн үед гаралтын утгын өмнөх төлөв хадгалагдаж байна. R,S оролтуудад

хоёуланд нь идэвхитэй түвшинг зэрэг өгдөггүй. Иймд энэ төлөвийг хориотой төлөв гэж нэрлэдэг.

RS триггерийн дараагийн хэлбэр бол инверсний RS триггер юм.

6.1.2 Инверсний RS триггер. Инверсний RS триггерийн оролтын утга нь RS триггерийн

оролтын утгын эсрэг байдаг. Yүнийг инверсний RS триггерийн үнэний хүснэгт логик диаграмм

зэргээс харж болно. Гол онцлог нь оролтын идэвхитэй түвшин нь логик нам түвшин юм.

6.1.3 Синхрон RS триггер. Синхрон RS триггеру оролтын утгын үр дүн гаралтанд гарахдаа

гуравдагч сигналаар удирдаrдаж гардаг. Энэ гуравдагч оролтыг синхрончлох оролт гэж нэрлэнэ.

Синхрончлох оролтыг түвшингээр удирдах болон фронтоор удирдах гэж хоёр ангилна.

Түвшингээр удирдах үед тухайн түвшин орж ирэх болгонд гаралтын утгын үр дүн оролтонд

нөлөөлнө. Харин фронтоор удирдах үед удирдах фронт орж ирэх тэр эгшинд л оролтын үр дүн

гаралтанд нөлөөлнө. Удирдах фронт нь буурах фронт юм уу (логик өндөр түвшингээс логик нам

түвшинд шилжих шилжилт), өсөх фронтын (логик нам түвшингээс логик өндөр түвшинд шилжих

шилжилт)аль нэг нь байна. Эхлээд түвшингээр удирдагддаг синхрон RS триггертэй танилцъя.

Жишээ нь дараахь зурагт синхрончлох оролт нь өндөр түвшингээр удирдагдах инверсний RS

триггерийн логик диаграммыг харуулжээ.

Дараалсан утгын асинхрон төхөөрөмжүүдийн ажиллагааг харуулахад үнэний хүснэгт дээр

алхамын үнэний хүснэгт нэмэгдэж орж ирдэг. Энэ нь өмнөх төлөв, дараагийн төлөвийг харуулж

байдаг буюу өөрөөр хэлбэл, синхрончлох импуль орж ирэхээс өмнөх төлөв, синхрончлох

импульс орж ирсэнээс

хойшхи толовүүдийг харуулж байдаг. Зурагт синхрон RS триггерийн алхамын хүснэгтийг

харуулжээ. Qп - ээр өмнөх төлөвийг, Qn+1 -ээр дараагийн төлөвийг илэрхийлсэн байна.

RS триггерийн хугацааны диаграммы г авч үзвэл.

Хугацааны диаграммаас харахад хэдийгээр оролтын утга өөрчлөгдсөн байсан ч үр дүн

синхрончлох импульс орж ирсэний дараа л гаралтанд гарч байна.

1.1.4 Маstеr-slаvе RS триггер. Маstеr-slаvе триггерийн гол онцлог нь триггерийн удирдах

оролтын үр дүн (R,S) гаралтанд тарах хугацаа синхрончлох импулььсын өргөнөөр

тодорхойлогддогт оршино. Yүнийг тайлбарлая. Зурагт маstеr-slаvе триггерийн задаргааны логик

диаграммыг харуулжээ. Хоёр шаталсан бүтэцтэй бөгөөд эхнийхийг нь маstеr, хоёр дахь шатыг

нь slаvе гэж нэрлэдэг. Энэ хоёр триггерийн синхрончлох импульсын оролт нь импульсын өндөр

түвшингээр удирдагдаж байна.

Импульсийн удирдах түвшин буюу өндөр түвшин орж ирхэд S,R оролтуудын утга маstеr

триггерийн гаралтанд тарах ба харин энэ үед slаvе триггерийн сlk оролтонд нам түвшин орж

ирсэнээр маstеr триггерийн гаралтын утга slаvе триггерийн оролтонд үйлчилж чадахгүй. Ингээд

импульсын өндөр түвшин буурах буюу маstеr триггерийн сlkоролтонд нам түвшин орж ирэхэд

slаvе триггерийн сlk оролтонд удирдах өндөр түвшин орж ирнэ. Энэ үед маstеr триггерийн

гаралтанд гарсан байсан түүний оролтын утгууд (R,S) сая л slаvе триггерийн гаралтанд гарна.

Хэрэв маstеr триггерийн сlk оролтын утга өндөр түвшигээ хадгалаад л байсан бол түүний R,S

оролтын утга slаvе триггерийн гаралтанд гарахгүй, маstеr-н сlk оролтонд логик нам түвшин (slаvе-н

сlkоролтонд удирдах өндөр түвшин) орж иртэл саатна. Энэ нь зохион бүтээгчидэд өгөгдлийг

импульсийн өргөнөөр саатуулах боломжийг бий болгож байгаа юм. Хугацааны диаграаммыг

харъя.

Хугацааны диаграммаас харахад R,S утгууд удирдах импульсын өсөх фронтоор маstеr триггерийн

гаралтанд парах ба slаvе триггерийн гаралтанд импульсын арын фронтоор гарч байна. Өөрөөр

хэлбэл маstеr-slаvе триггерийн оролтын утга гаралтандаа гарахдаа удирдах импудьсын

өргөнөөр сөөтөж байна. Хугацааны диаграмм дээр 7-p импульсийн өргөн бусдаасаа раай их

байна. Yүнийг дагаад гаралтын утга маstеr-slаvе триггерийн гаралтанд тэр хэмжээгээр хоцорч гарч

байна.

Бидний жишээ болгож авсан маstеr-slаvе триггерийн бүтцэд орсон RS триггерүүд нь

импульсын өсөх фронтоор удирдагддаг триггерүүд байсан. Энэ үед маstеr-slаvе триггерийн

оролтын утга импульс өсөх үед хадгалагдаад буурах үед гаралтандаа гарч байна. Ийм маstеr-

slаvе триггерийн логик диаграммыг дараахь байдлаар тэмдэглэнэ.

Харин эсрэгээр RS триггерүүд нь импульсын нам түвшингээр удирдаrддаг байвал маstеr-

slаvе триггерийг дараахь байдлаар тэмдэглэнэ.

Лекц 9

6.1.5 D триггер. D триггер нь нэг өгөгдлийн болон синхрончлох импульсийн оролттой.

Синхрончлох импульс орж ирэх үед өгөгдлийн оролтын утга гаралтанд шууд гарна. D триггерийг

RS триггерийг ашиглан шийдэж болдог.

6.7.6 Импульсын түвшuнгээр удuрдагдах болон фронтоор удuрдагдахын ялгаа.

Импульсын түвшингээр болон фронтоор удирдагдах асуудал нь синхрон төхөөрөмжүүд дээр

яригдана. Бид синхрон RS триггер, D триггер зэрэг триггерүүдийг үзсэн билээ. Эдгээр нь

бүгд синхрончлох импульсын түвшиний удирдлагатай триггерүүд юм. Түвшиний удирдлагатай

триггерийн гол онцлог нь импульсын өндөр юм уу нам түвшингүүдийн аль нэгээр синхрончлох

буюу оролтын утгуудыг зөвшөөрдөг бөгөөд энэ түвшин орж ирэхгүй л бол оролтын утга

гаралтанд үйлчилдэггүй. Өөрөөр хэлбэл сlk оролтонд удирдах импульс орж ирэхгүй л бол

оролтын утгууд хүлээдэж байх бөгөөд импульс орж ирэхэд гаралтанд гарна. Харин түвшингээр

удирдах буюу синхрончлоход нэг дутагдалтай тал бий. Импульсын удирдах түвшингийн үргэлжлэх

хугацаа харьцангуй урт байх үед оролтын утга нь удирдах импульсийг үргэлжлэх хугацааны

туршид өөрчлөгдвөл гаралтын утганд нөлөөлнө. Энэ нь ч дараахь логик диаграммаас харагдаж

байна.

Удирдах СLК оролтонд логик "1" тогтвортой байх үед R,S оролтуудад гаралтын утгуудыг

өөрчлөх удирдлагын сигалиудын утга бүрт гаралтын утгууд өөрчлөгдөнө. Yүнийг хугацаны

диаграммаас харъя.

Логик диаграммаас харахад эхний хоёр импульс нь оролтын утгын гаралтанд тарах хугацааг

удирдаж байгаа ч 3 дахь импульс дээр тухайн импульсын туршид өөрчлөгдөж байна. Yүнийг

дагаад гаралтын утга нэг синхрончлох импульсын турш хоёр удаа өөрчлөгдөж байна. Харин бид

оролтын утгууд нэг синхрончлох импульс дээр нэг л удаа гаралтанд гаргахыг хүсэж байвал

түвшингээр удирдагдах триггерүүд тохиромжгүй болж байна. Yүнийг хэрхэн залруулах вэ?

Юүний өмнө логик элементийн оролтонд орсон сигнал гаралтанд гарахдаа алддаг хугацааг

сонирхоё. Энэ ухагдахуунтай холбоотой асуудлыг өмнө бид цухас дурьдаж байсан билээ. Тэнд

логик элементүүдийн хурд гэдэг асуудал гарч ирж байсан. Логик элементийн оролтонд орж

ирсэн сигнал гаралтанд гарахдаа тодорхой хугацаа алддаг. Yүнийг тухайн логикийн саатуулах

хугацаа гэж нэрлэдэг.

Дээрхи диаграммаас харахад оролтонд орох сигналийн өөрчлөлт гаралтанд тодорхой хугацаа

алдаж гарч байна. Энэ шинж чанарыг ашиглан бид өмнөх дутагдалтай талыг нөхөж авч болох юм.

Энэ схемийн онцлог нь оролтын орж ирсэн импульсын өсөх фронт дээр маш богино

үргэлжлэх хугацаатай логик "1" түвшинг гаргана. Yүнийг дараахь хугацаны диаграмм дээр

тодруулъя.

Диаграммаас харахад 1 цэг дээр оролтын СLК сигнал инверслэгдэж байгаа бөгөөд инвертерийн

гаралтанд гарахдаа уг логик инвертерийн саатуулах хугацаагаар хоцорно. Харин энэ роцорч

буй өчүүхэн бага хугацааны турш логик үржигчийн оролтонд өндөр түвшин орж байна. Энэ

хугацааны турш логик үржигчийн оролтонд хоёр "1" орж ирэх тул гаралтанд уг хоёр "1"-г алга

болтол логик өндөр түвшин үргэлжилнэ (Гэхдээ АND-н гаралтанд хугацааны хувьд хоцорч гарна).

Хэрэв энэ схемийг синхрон триггерийн СLК оролтонд холбовол синхрончлох импульсын

зөвхөн өсөх фронт дээр удирдах өндөр түвшин орж ирэх бөгөөд энэ үед R,S оролтонд байсан утга

гаралтанд гарна. Энэ хугацаа нь маш бага хугацаа бөгөөд ойролцоогоор 3-20nS орчим байдаг.

Нэгэнт синхрончлох импульс СLК-н хоёр хэлбэр (түвшингээр болон фронтоор удирдах гэсэн)

бий болсон учир логик тэмдэглэгээний хувьд ч ялгаатай байх хэрэгтэй болно. Түвшингээр

удирдаж байх үед логик өндөр түвшингээр удирдах болон логик нам түвшингээр удирдах гэсэн

хоёр хэлбэр гарч ирнэ. Yүний адилаар фронтоор удирдах үед өсөх фронтоор (логик "О"-с логик

"1" рүү шилжих үед), буурах фронтоор (логик "1"-с логик "О" рүү шилжих үед) гэсэн хоёр хэлбэр

гарч ирнэ. Эдгээрийн логик тэмдэглэгээ ялгаатай бөгөөд дараахь зурагт үүнийг харуулжээ.

6.7.7 JК триггер. JК триггер нь ерөнхийдөө RS триггертэй төстэй. Гэхдээ түүнд оролтын утгын

хориотой төлөв гэж байдаггүй. Мөн RS триггерийн хувьд гаралтын утга ямар байхаас үл

хамааран оролтын утгын үр дүн гаралтанд гардаг бол JК триггерийн хувьд гаралтын утгаас

хамаардаг онцлогтой. JК триггерийн логик диаграмм, алхамын хүснэгтийг авч үзье.

Алхамын хүснэгтээс харахад J,К оролтын гаралтын утга ямар байгаагаас шалтгаалан гаралтын

утгыг өөрчлөх эс өөрчлөхийг шийдэж байна. Хэрэв J,К оролтууд хоёул "О" байвал гаралтын утгууд

огт өөрчлөгдөхгүй. Эндээс харахад J,К оролтуудын иджвхитэй түвшин нь логик өндөр түвшин

байна. Гэхдээ гаралтын удирдах үйл явц нь тодорхаой нехцөлд захирагдана. Өөрөөр хэлбэл

гаралт нь тухайн үед ямар утгатай байна вэ? гэдгээс шалтгаалдаг. Хэрэв гаралт нь "О" байвал

гаралтын утгыг зөвхөн J оролтын идэвхитэй түвшин л өерчилнө ("1" болгоно). Харин гаралтын утга

"1" байвал гаралтын утгыг зөвхөн К оролтын идэвхитэй түвшин л өөрчилнө ("О" болгоно). Харин

хоёуланд нь байнга идэвхитэй түвшин өгвөл яах вэ? Удирдах импульс орж ирэх бүрт гаралтын

утга өөрчлөгдөнө (учир нь гаралтын утга бүрт J,К оролтонд гаралтыг өөрчлөх идэвхитэй түвшин

байна). Ингэснээр JК триггер нь давтамж хуваагч болж хувирдаг.