laporan final2

LABORATORIUM KOMPUTER A JURUSAN TEKNIK INFORMATIKA FAKULTAS TEKNIK

UNIVERSITAS MUHAMMADIYAH JEMBER

LAPORAN RESMIJudul praktikum Nama mahasiswa Deskripsi praktikum : GERBANG LOGIKA : Dedik Dafiyanto (09 1065 1051) : Mahasiswa mampu memahami cara kerja gerbang logika dasar AND, OR, NOT, NAND, NOR dan EX-OR. Memahami cara kerja gerbang logika 2-input dan 4-input. Memahami tentang teori ALJABAR BOOLE dalam sistem digital. Memahami dan mengetahui cara kerja FLIP-FLOP. Memahami dan mengetahui tentang MULTILEVEL NAND DAN NOR. Memahami dan mengetahui macam macam REGISTER DAN COUNTER.

1.

Alat dan bahan 1. Komputer 2. Software circuit maker 2000 Langkah kerja 1. Hidupkan komputer 2. Buka program circuit maker 2000 3. Gambarlah sesuai dengan instruksi dosen dan tugas yang di berikan 4. Analisis gambar tersebut dan buatlah tabel kebenaran 5. Buatlah diagram statemen 6. Buatlah laporan sementara 7. Tutup program circuit maker 2000 8. Matikan komputer 9. Buatlah laporan resmi Analisis

2.

3.

1

Created by : Dedik Dafiyanto

January 08, 2010



BAB IGERBANG LOGIKA DASAR1. Gerbang AND Rangkaian AND dinyatakan sebagai Y = A*B dan output Y menjadi 1 hanya ketika kedua input A dan B bernilai 1, dan nilai Y menjadi 0 pada nilai yang lain. A 0 0 1 1 B 0 1 0 1 Y 0 0 0 1

2. Gerbang OR Rangkaian OR dinyatakan sebagai Y = A+B, dan output rangakaian Y menjadi 0 hanya ketika kedua input A dan B bernilai 0, dan Y menjadi 1 pada nilai A dan B yang lain. A B Y 0 0 0 0 1 1 1 0 1 1 1 1 3. Gerbang NOT Rangkaian NOT juga dikenal sebagai rangkaian inverter dan dinyatakan sebagai Y = A. Nilai output Y merupakan negasi dari nilai input A. Jika input A bernilai 1 maka nilai output Y menjadi 0 demikian sebaliknya. Y 0 1 A 1 0

4. Gerbang NAND Rangkaian NAND dunyatakan sebagai Y = A.B, dan output Y bernilai 0 ketika input A dan B bernilai 1 dan 0 untuk nilai yang lain. A 0 0 1 1 B 0 1 0 1 Y 1 1 1 0

5. Gerbang NOR Rangkaian NOR dinyatakan sebagai Y = (A+B), dan nilai output bernilai 1 ketika kedua input A dan B bernilai 0, dan output bernilai 0 untuk nilai nilai input yang lain.

2


January 08, 2010


UNIVERSITAS MUHAMMADIYAH JEMBERA 0 0 1 1 B 0 1 0 1 Y 1 0 0 0

6. Gerbang EX-OR Rangkaian EX-OR (Exclusive-OR) dinyatakan sebagai Y = A.B + A.B, atau disederhanakan menjadi Y =A + B. Output menjadi 0 ketika input A dan B pada level yang sama, dan output Y menjadi bernilai 1 ketika kedua input mempunyai level yang berbeda. A B Y 0 0 0 0 1 1 1 0 1 1 1 0

2 INPUT DAN 4 INPUT GERBANG AND DAN GERBANG OR1. 4 in 1 Gerbang OR Gambar :

Diagram statement :

3


January 08, 2010

Rumus : Y = (A+S) + (D+F) Tabel : A S D F Y 0 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 1 0 1 0 0 1 0 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 0 0 0 1 1 0 0 1 1 1 0 1 0 1 1 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1


UNIVERSITAS MUHAMMADIYAH JEMBER2. 2 in 3 gerbang OR Gambar :

Diagram statement :

Rumus : Y = Y1 + Y2 = (A+B) + (C+D) Tabel : A B C D 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 3. 4 in 1 gerbang AND Rangkaian :

Y1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1

Y2 0 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1

Y 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

Diagram statement :

4


January 08, 2010

Rumus : Y = (A.B) . (C.D) Tabel : A B C 0 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 1 0 0 1 1

D 0 1 0 1 0 1 0

Y 0 0 0 0 0 0 0


UNIVERSITAS MUHAMMADIYAH JEMBER0 1 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 0 0 1 1 0 0 1 1 1 0 1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 1

4. 2 in 3 gerbang AND Rangkaian :

Diagram statement :

5


January 08, 2010

Rumus : Y = Y1.Y2 = (A.B) . (C.D) Tabel : A B C D 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1

Y1 Y2 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 1 0 1 0 1 0 1 1

Y 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1



BAB IIALJABAR BOOLEPada dasarnya rangkaian logika (digital) dibentuk dari beberapa gabungan komponen elektronik yang terdiri dari bermacam macam gate dan rangkaian rangkaian lainnya sehingga membentuk sebuah rangkaian elektronika yang bersifat kompleks dan cukup rumit. Maka untuk mempermudah didalam menyelesaikan perhitungan, penjabarannya dapat dilakukan dengan menggunakan sifat-sifat persamaan aljabar Boolean. Pada aljabar Boolean, jika kita melihat tanda plus (+), maka kita harus ingat kepada bentuk OR gate dan bila kita melihat tanda kali (.) kita harus ingat kepada bentuk AND gate. Sifat sifat persamaan Boolean dapat dijelaskan sebagai berikut: 1. Commutative law a. Gambar :

Rumus : A + B = B + A Table : A B A+B B+A 0 0 0 0 0 1 1 1 1 0 1 1 1 1 1 1 b. Gambar :

Rumus : A . B = B . A Table : A B A.B B.A 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 2. Associative law a. Gambar :

Rumus : (A+B)+C = A+ (B+C) Table : A B C (A+B)+C A+(B+C) 0 0 0 0 0 0 1 0 1 1

6


January 08, 2010


UNIVERSITAS MUHAMMADIYAH JEMBER1 1 0 0 1 1 b. Gambar : 0 1 0 1 0 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

Rumus : (A.B).C = A.(B.C) Table : A B C (A.B).C A.(B.C) 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 1 0 0 0 1 1 0 0 1 0 1 0 0 1 1 1 1 1 3. Distributive law a. Gambar :

b. Gambar :

7


January 08, 2010

Rumus : A . ( B + C ) = A . B + A . C Table : A B C A.(B+C) A.B+A.C 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 1 1 1 1 1 0 1 1 1 1 1 1 1


UNIVERSITAS MUHAMMADIYAH JEMBERRumus : A + ( B . C ) = (A + B ) . ( A + C ) Table : A B C A+(B.C) (A+B).(A+C) 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 1 4. Redundance law a. Gambar :

Rumus : A + ( A . B ) = A Table : A B A.B A+(A.B) 0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 1 b. Gambar :

Rumus : A . ( A + B) = A Table : A B A+B A.(A+B) 0 0 0 0 0 1 1 0 1 0 1 0 1 1 1 1 5. Identity law a. Gambar :

Rumus : A + A = A Table : A A 0 0 1 1

A+A 0 1

8


January 08, 2010



b. Gambar : Rumus : A . A = A Table : A A 0 0 1 1 6. Negation law a. Gambar : Rumus : (A) = A Table : A 0 1 b. Gambar :

A.A 0 1

A 0 1

Rumus : (A) = A Table : A 0 1 7. Identity law a. Gambar :

A 0 1

b. Gambar :

Rumus : 1 . A = A Table : 1 A

1.A

9


January 08, 2010

Rumus : 0 + A = A Table : 0 A 0 0 0 1

0+A 0 1


UNIVERSITAS MUHAMMADIYAH JEMBER1 1 c. Gambar : 0 1 0 1

Rumus : 1 + A = 1 Table : 1 A 1 0 1 1 d. Gambar :

1+A 1 1

Rumus : 0 . A = 0 Table : 0 A 0 0 0 1 8. Identity law a. Gambar : Rumus : A + A = 1 Table : A A A+A 1 0 1 0 1 1 b. Gambar : Rumus : A . A = 0 Table : A A 0 1 1 0 9. a. Gambar :

0.A 0 0

Rumus : A+A.B = A+B Table :

10


January 08, 2010

A.A 0 0


UNIVERSITAS MUHAMMADIYAH JEMBERA 0 0 1 1 b. Gambar : B 0 1 0 1 A.B A+A.B 0 1 0 0 0 1 1 1 A+B 0 1 1 1

Rumus : A.(A+B) = A.B Table : A B A+B A.(A+B) 0 0 1 1 0 1 0 1 1 1 0 1 0 0 0 1

A.B 0 0 0 1

10. Demorgans theorem a. Gambar :

Rumus : ( A + B ) = A . B Table : A B A+B 0 0 1 0 1 0 1 0 0 1 1 0 b. Gambar :

A.B 1 0 0 0

Rumus : ( A . B ) = A + B Table : A B A.B 0 0 1 0 1 0 1 0 0 1 1 0

A+B 1 0 0 0

11


January 08, 2010



BAB IIIFLIP - FLOPPada rangkaian kombinasional (AND, OR, NAND, NOR, NOT Gate) yang pernah dipelajari, keadaan outputnya hanya tergantung pada kondisi inputnya, dimana begitu inputnya berubah maka outputnya juga ikut berubah pula. Untuk mengatasi hal tersebut, maka diperlukan suatu rangkaian logika yang outputnya tidak selalu tergantung pada inputnyatetapi juga tergantung pada output sebelumnya, sehingga rangkaian ini mempunyai kemampuan mengingat yang baik. Rangkaian seperti ini disebut Rangkaian Logika Sekuensial. Sebagai rangkaian dasar yang dapat dipakai untuk membuatrangkaian logika sekuensial adalah rangkaian FLIP-FLOP atau disebut juga rangkaian Bistabil multivibrator. Flip-flop dapat dibentuk dari dua buah NAND Gate atau dua buah NOR Gate yang dihubungkan dsaling menyilang, yaitu output dari NAND Gate/NOR Gate yang pertama dimasukkan kefalam input dari NAND Gate/NOR Gate yang kedua, dan kemudian output dari NAND Gate/NOR Gate yang kedua dimasukkan kedalam input dari NAND Gate/NOR Gate yang pertama. Perhatikan gambar dibawah ini :

Flip-Flop dengan NAND Gate Macam macam flip-flop :

Flip-Flop dengan NOR Gate

1. RS flip-flop Mempunyai dua masukan yaitu, S = Set dan R = Reset dan dua output yaitu Q dan q. Bertindak sebagai 1 bit memory dengan output Q sebagai nilai bit tersebbut. S=1, R=1 tidak dibenarkan (tidak boleh diset secara serentak) karena akan menghasilkan output yang tidak konsisten. Dalam keadaan semula output Q=0, maka untuk merubah Q=1 maka harus diberikan trigger pada S(S=1). Setelah itu Q akan tetap logic 1 walaupun S kembali 0 lagi. Kemudian untuk merubah Q=0 lagi maka kira harus me-reset R dengan Logic 1 (R=1) selanjutnya Q akan tetap 0 walaupun R di reset lagi.

2. Clocked RS flip-flop Pada rangkaian digital sering terjadi beberapa buah RS flip-flop bekerja secara bersamaan dan ini tentunya sangat tidak diharapkan. Untuk mengatasi hal itu diperlukan alat pengontrol yang disebut Clock (Cls). Dengan adanya clock tersebut, maka output akan berubah hanya pada saat clock diberikan logic 1. Dengan adanya clocked RS flip-flop memiliki 3 buah input yaitu, R, S, dan Clock yang berfungsi

12


January 08, 2010

Gambar RS flip-flop dengan NAND Gate dan Nor Gate


UNIVERSITAS MUHAMMADIYAH JEMBERsebagai pengontrol dari R (reset) dan S (set) dan 2 buah output seperti pada gambar di bawah ini :

Gambar RS Clock flip-flop dengan NAND Gate dan NOR Gate 3. T flip-flop Rangkaian T flip-flop ini dibentuk oleh suatu rangkaian Clock RS flip-flop yang kedua outputnya diumpan balikkan kembali pada input RS dari flip-flop tersebut. Istilah T dalam rangkaian ini artinya adalah Toggle. Rangkaian T flip-flop gambar rangkaiannya adalah sebagai berikut :

Gambar rangkaian T flip-flop dengan NAND Gate dan NOR Gate 4. D Flip-flop Pada rangkaian RS flip-flop sering terjadi nilai output yang tidak diharapkan (Q=1 dan q=1 atau Q=0 dan q=0). Untuk mengatasi hal ini salah satu AND Gate yang pertama diberikan input D, sedangkan pada AND Gate yang kedua diberikan input D yang sudah dilewatkan melalui Not Gate .

Gambar rangkaian D flip-flop dengan NAND Gate dan NOR Gate Data yang dimasukkan melalui input D akan disimpan pada output Q apabila Cl dalam keadaan logic 1 walau hanya sebentar, output Q akan mengikuti input D selama Cl = 1, tetapi jika Cl=0maka perubahan pada input D tidak akan mempengaruhi output Q lagi. Rangkaian D flip-flop ini hanya mampu menyimpan data sebanyak 1 bit sajadan untuk sementara waktu. 5. JK flip-flop JK flip-flop merupakan salah satu rangkaian flip-flop yang sering digunakan,karena keadaan outputnya selalu stabil dan keadaan yang tidak diharapkan tidak pernah akan terjadi. Rangkaian JK flip-flop ini dibentuk oleh 2 buah Clocked RS flip-flop yang dihubungkan menjadi satu. Yang pertama disebut master (induk) dan yang kedua disebut slave (pembantu). Sifat dari pembantu ini selalu mengikuti sifat induknya.January 08, 2010

13



UNIVERSITAS MUHAMMADIYAH JEMBERKedua input dari master flip-flop masuk kedalam input slave dlip-dlop, kemudian output dari slave flip-flop diumpanbalikkan kembali sebagai input dari master flip-flop.

JK flip-flop dengan NAND Gate

JK flip-flop dengan NOR Gate

14


January 08, 2010



BAB IVREGISTER DAN COUNTER1. Counter adalah rangkaian logika sekuensial yang dapat dipergunakan untuk menghitung jumlah pulsa yang masuk dan dinyatakan dengan bilangan biner. a. Counter asynchronous Counter Asyncronous disebut juga Ripple Through counter atau counter Serial (serial Counter), karena output masing-masing flip-flop yang digunakan akan bergulingan (berubah kondisi dari 0 ke 1) dan sebaliknya secara berurutan atau langkah demi langkah, hal ini disebabkan karena hanya flip-flop yang paling ujung saja yang dikendalikan oleh sinyal clock, sedangkan sinyal clock untuk flip-flop lainnya diambil dari masing-masing flip-flop sebelumya. Contoh gambar rangkaian dan simulsi counter asynchronous dapat dilihat pada gambar dibawah ini. Skematik counter asyncronous

Simulasi counter asyncronous

b. Counter synchronous Counter synchronous disebut sebagai counter parallel, output flip-flop yang digunakan bergulingan secara serempak. Hal ini disebabkan karena masing-masing flip-flop tersebut dikendalikan secara serempak oleh sinyal clock. Contoh gambar rangkaian dan simulasi counter synchronous menggunakan D-FF dapat dilihat pada gambar dibawah ini. Schematic synchronous

Simulasi counter synchronous 2. Register adalah suatu rangkaian logika yang mampu menyimpan data dalam bentuk bilangan biner yang berasal dari pengolahan decode counter sebelum diteruskan kepada rangkaian decoder. Register dapat dibangun dari satu atau beberapa Flip-Flop (FF) yang digabungkan menjadi satu. Setiap FF hanya mampu menyimpan data 1 bit. Ini berarti

15


January 08, 2010


UNIVERSITAS MUHAMMADIYAH JEMBERbahwa untuk menyimpan data 4 bit diperlukan empat buah FF. Dalam hal ini, FF Data merupakan jenis FF yang banyak digunakan dalam menyusun rangkaian register, karena FF Data dapat merekam dan menahan data. Keluaran FF ini akan berubah sesuai dengan data yang dimasukkan ketika clock-nya mulai naik dan setelah kondisi clock tinggi. Proses ini dinamakan proses merekam data. Sedangkan ketika clocknya mulai turun dan setelah clocknya pada kondisi rendah, maka nilai keluaran dari FF Data tidak dapat berubah. Proses ini dinamakan proses menahan atau menyimpan data. Pada Register lebih dari satu bit, dikenal dua cara untuk menyimpan data, yaitu : Penyimpanan data secara berderet (seri) Penyimpanan data secara jajar (paralel) Demikian pula dengan cara mengeluarkan data dari register. Untuk mengeluarkan data dari register lebih dari satu bit dapat dilakukan melalui dua mekanisme, yaitu : Pengeluaran data secara berderet (seri) Pengeluaran data secara jajar (paralel) a. Penyimpanan data secara seri (berderet) Penyimpanan data secara seri dilakukan dengan memasukkan data per bit, misalnya dari FF paling kiri digeser per bit ke kanan sampai semua FF terisi. Penyimpanan seperti ini dinamakan "penyimpanan data geser kanan". Penggeseran data ini dikendalikan melalui sinyal clock. Gambar 4.1 menyatakan rangkaian penyimpanan data secara seri, yang menggunakan FF data. Misalkan FF data yang dipilih akan mengambil data ketika sinyal clock mulai turun (trailing-edge). Pengambilan data terjadi ketika sinyal clock bernilai rendah dan penahanan data dilakukan ketika sinyal clock bernilai tinggi Gambar 4.1. Rangkaian Penyimpanan Data Secara Seri Dalam rangkaian gambar 4.1 terlihat bahwa keluaran dari FF Q3, Q2 dan Q1 merupakan masukan data bagi FF berikutnya. Berikut ini disajikan sebuah contoh bentuk sinyal yang dihasilkan oleh register tersebut dalam bentuk diagram waktu (gambar 4.2). Dari diagram tersebut terlihat bahwa data yang dimasukkan ke FF paling kiri digeser ke kanan secara berkesinambungan dan untuk menyimpan data 4 bit secara seri diperlukan waktu empat kali periode clock-nya. Gambar 4.2. Diagram Waktu untuk pengambilan data secara seri January 08, 2010

b. Penyimpanan data secara paralel (berjajar) Penyimpanan data secara paralel dapat dipahami sebagai pemasukan data D3, D2, D1, dan D0 berturut-turut ke FF dengan keluaran berturut-turut Q3, Q2, Q1, dan Q0, secara serentak atau bersamaan (lihat gambar 4.3). Misalkan FF data yang digunakan dalam rangkaian ini akan mengambil data ketika sinyal clock berubah menjadi tinggi dan selama sinyal clock bernilai tinggi. Pada saat sinyal clock bernilai rendah, keluaran FF dalam keadaan stabil (menahan). Dalam hubungan ini baik masukan seri maupun clock dapat dipasang pada nilai rendah, sehingga data masukan seri tidak mengubah keluaran.

16



UNIVERSITAS MUHAMMADIYAH JEMBERCara kerja dari rangkaian penyimpan data secara paralel dapat dijelaskan sebagai berikut: Ketika Kendali Masukan diberi nilai "0", maka keluaran dari gerbang G11, G12, sampai dengan G42, selalu bernilai "1". Ini berarti bahwa sinyal Preset dan sinyal Preclear bernilai "1". Karena Preset dan Preclear dinyatakan aktif rendah, maka FF berfungsi normal. Namun karena clock bernilai nol, maka keluaran FF akan stabil (mempertahankan nilai semula). Dalam keadaan ini data lama ditahan, dan data baru tidak boleh masuk. Gambar 4.3. Rangkaian Penyimpanan Data Secara Paralel Ketika Kendali Masukan diberi nilai "1", maka keluaran seluruh gerbang G11, G12, sampai G42 bergantung kepada data yang dimasukkan. Bila datanya "0", maka Ps = 1 dan Pc = 0 maka keluaran FF yang bersangkutan akan sama dengan "0" pula. Selanjutnya jika data yang masuk = 1, maka Ps = 0 dan Pc = 1 sehingga keluaran pada FF yang bersangkutan = 1. Ini berarti ketika Kendali Masukan bernilai "1", keluaran pada masing-masing FF akan sama dengan nilai data yang akan disimpan dan dapat dikatakan register dalam proses menyimpan data. c. Pengeluaran data secara seri (berderet) Baik pada gambar 4.1 maupun gambar 4.3 tertera label "Keluaran Seri" pada FF paling kanan. Maksudnya adalah bahwa register tersebut dapat mengeluarkan data secara seri. Data akan keluar bit demi bit ke kanan dengan pengendalian sinyal clock. Ini berarti bahwa data yang disimpan ke dalam register secara seri maupun paralel, dapat dikeluarkan secara seri. Artinya cara mengeluarkan data dari suatu register tidak bergantung kepada mekanisme penyimpanan datanya. d. Pengeluaran data secara paralel (berjajar) Mekanisme pengeluaran data secara paralel (serentak) dapat dijelaskan dengan memperhatikan gambar 4.4. Dalam gambar tersebut Gerbang AND memiliki masukan dari keluaran FF dan sinyal Kendali Keluaran. Keluaran dari gerbang AND adalah data yang dikeluarkan dari register. Gambar 4.4. Rangkaian Pengeluaran Data Secara Paralel January 08, 2010

Ketika Kendali Keluaran bernilai "0", maka semua gerbang AND akan memiliki keluaran "0". Tetapi ketika Kendali keluaran bernilai "1", maka isi register akan dikeluarkan secara bersamaan, dan dapat dibaca dari D3, D2, D1 dan D0. Dengan demikian penambahan gerbang AND pada rangkaian tersebut berguna untuk mengatur kapan saatnya data yang tersimpan dalam register tersebut akan dikeluarkan. Data akan dikeluarkan jika Kendali keluaran diberi nilai "1".

17




BAB VMULTILEVEL NAND DAN NORGerbang NAND dan NOR merupakan gerbang universal, Artinya hanya dengan menggunakan jenis gerbang NAND saja atau NOR saja dapat menggantikan fungsi dari 3 gerbang dasar yang lain (AND, OR, NOT). Multilevel, artinya: dengan mengimplementasikan gerbang NAND atau NOR, akan ada banyak level / tingkatan mulai dari sisi input sampai kesisi output. Keuntungan pemakaian NAND saja atau NOR saja dalam sebuah rangkaian digital adalah dapat mengoptimalkan pemakaian seluruh gerbang yang terdapat dalam sebuah IC, sehingga Menghemat biaya. Ringkasan padanan NAND dan NOR

1. Multilevel NAND Gebang yang sering digunakan untuk membentuk rangkaian kombinasi adalah gerbang NAND dan NOR, disbanding dengan AND dan OR. Dari sisi aplikasi perangkat luar, gerbang NAND dan NOR lebih umum sehingga gerbang gerbang tersebut dikenal sebagai gerbang universal. Gerbang gerbang NOT, AND dan ORdapat disubstitusi kedalam bentuk NAND saja, dengan hubungan seperti pada table ringkasan padanan NAND dan OR. Untuk mendapatkan persamaan dengan menggunakan NAND saja maka persamaan asal harus dimodifikasi sedemikian rupa, sehingga hasil ahir yang didapatkan adalah persamaan NAND saja. Soal : Diketahui sebuah persamaan: Y = (A+B)C + AC Selesaikan persamaan tersebut hanya dengan gerbang NAND saja Jawab: Y = (A+B)C + AC = AC + BC + AC Uraikan berdasarkan Hukum Boolean = AC + BC + AC Double bar-kan seluruh persamaan (tidak mengubah nilai fungsi) = AC . BC . AC Selesaikan dengan De Morgan untuk Bar yang bawah (seluruh persamaan sudah dalam bentuk NAND)

18


January 08, 2010



Tabel kebenaran A B C AC BC AC 0 0 0 1 1 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 0 0 1 1 1 1 0 1 0 1 1 1 1 0 1 1 1 1 1 1 0 0 1

Y 0 1 0 1 0 1 0 1

2. Multilevel NOR Gerbang yang paling sering digunakan untuk membentuk rangkaian kombinasi adalah gerbang NAND dan NOR, disbanding dengan AND dan OR. Dari sisi aplikasi perangkat luar, gerbang NAND dan NOR lebih umum sehingga gerbang gerbang tersebut dikenal sebagai gerbang yang universal. Gerbang gerbang NOT, AND dan OR dapat disubstitusi kedalam bentuk NOR saja, dengan hubungan seperti pada table ringkasan padanan NAND dan OR. Untuk mendapatkan persamaan dengan menggunakan NOR saja maka persamaan asal harus dimodifikasi sedemikian rupa, sehingga hasil ahir yang didapatkan adalah persamaan NOR saja. Soal : Diketahui sebuah persamaan: Y = (A+B)C + AC Selesaikan persamaan tersebut hanya dengan gerbang NAND saja Jawab : Y = (A+B)C + AC Y = AC + BC + AC Y = AC + BC + AC

Uraikan menurut Hk. Boolean

19


January 08, 2010

Double bar-kan seluruh persamaan dan masing masing minterm Y = (A+C)+(B+C)+(A+C) selesaikan dengan de Morgan untk masing-masing Minterm



Table kebenaran : A B C A+C B+C A+C 0 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 0 0 0 1 1 0 1 1 1 0 0 0 0 0 1 0 1 1 0 0 1 1 0 0 0 0 1 1 1 1 1 0

Y 0 1 0 1 0 1 0 1

Ada dua cara untuk mengubah sebuah rangkaian kombinasional menjadi rangkaian dengan gerbang NAND atau NOR saja : a. Menggambar terlebih dahulu persamaan yang diketahui sesuai dengan gerbang gerbang pembentuknya. Setelah itu gunakan aturan substitusi untuk mengganti masing masing gerbang dengan gerbang NOAND/NOR. Jika ada dua buah gerbang NOT berurutan secara serial dapat dihapus, karena dua buah NOT yand dipasang serial tidak mengubah nilai fungsi.(sifat involution/aljabar Boolean).

20


January 08, 2010

b. Untuk mendapatkan persamaan dengan menggunakan NAND/NOR saja maka persamaan asal harus dimodifikasi sedemikian rupa, sehingga hasil ahir yang didapatkan adalah persamaan NAND/NOR saja.



BAB VIPETA KARNAUGH Digunakan untuk menyederhanakan fungsi boolean Dengan cara memetakan tabel kebenaran dalam kotak-kotak segi empat yang jumlahnya tergantung dari jumlah peubah (variabel) masukan Penyederhanaan untuk setiap 1 yang bertetanggaan 2,4,8,16 menjadi suku minterm yang sederhana

1. Peta Karnaugh 2 PeubahContoh :

2. Peta Karnaugh 3 PeubahPeletakan posisi suku minterm

Contoh : f = m (0,1,2,4,6)

3. Peta Karnaugh 4 PeubahPeletakan posisi suku mintermJanuary 08, 2010

21




Contoh : f = m (0,2,8,10,12,14 )


Contoh : f = m (0,7,8,15,16,23,24 )


22


January 08, 2010



Contoh : f=m(0,4,10,11,18,21,22,23,26,27,29,30,31,32,36,50,53,54,55,58,61,62,63)

Peta Karnaugh Sukumax Dengan cara memetakan tabel kebenaran dalam kotak-kotak segi empat yang jumlahnya tergantung dari jumlah peubah (variabel) masukan Penyederhanaan untuk setiap 0 yang bertetanggaan 2,4,8,16 menjadi suku maxterm yang sederhana.

Contoh : g = M(1,3,4,5,6,7,9,11,13,15)

Penilikan kesamaanPeta Karnaugh dapat digunakan untuk menilik kesamaan dua buah fungsi boolean Contoh : Buktikan kesamaanJanuary 08, 2010

Dapat dilihat kedua fungsi memiliki peta karnaugh yang sama.

23



UNIVERSITAS MUHAMMADIYAH JEMBER BAB VII RANGKAIAN TERINTEGRASIRangkaian terintegrasi adalah rangkaian aplikasi yang terbentuk dari berbagai macam gerbang logika. Rangkaian terintegrasi dapat merupakan kombinasi dari satu jenis gerbang logika atau lebih. Penyederhanaan rangkaian terintegrasi dapat menggunakan teorema aljabar boole dan atau peta karnaugh. a. ADDER 1. Half adder Half adder (penjumlahan paruh) adalah intai logika yang keluarannya merupakan jumlah dari dua bit bilangan biner. Half adder disebut juga sebagai rangkaian penjumlahan tidak lengkap. Half adder merupakan rangkaian dasar penjumlahan yang dapat dipakaiuntuk menjumlahkan bilangan biner serperti, 0+0, 0+1, 1+0, 1+1. Oleh karena itu rangkaian half adder mempunyai 2 buah jalan input dan 2 buah jalan output, dimana output yang pertama berfungsi sebagai hasil penjumlahan (sum) dan output yang kedua berfungsi sebagai nilai pindahan (carry). Contoh :

24


January 08, 2010


UNIVERSITAS MUHAMMADIYAH JEMBER2. Full adder Full adder (penjumlahan penuh) adalah untai logika yang keluarannya merupakan jumlah dari tiga bit bilangan biner. Sesuai dengan namanya, maka full adder dapat menjumlahkan 3 buah angka biner seperti 0+0+1, 1+1+0, 1+0+1, dan seterusnya.

Rangkaian full adder dapat juga dibangun dari dua buah rangkaian half adder seperti dibawah ini.

25


January 08, 2010


UNIVERSITAS MUHAMMADIYAH JEMBERb. SUBTRACTOR 1. Half subtractor Half subtractor adalah suatu rangkaian logika yang dapat dipergunakan untuk melaksanakan pengurangan dua angka biner seperti, 0-0, 0-1, 1-0, 1-1. Proses pengurangan tersebut dapat dilakukan dengan rangkaian logika EX-OR Gate dan AND Gate yang bagian inputnya dilewatkan melalui inverter (NOT Gate) seperti gambar dibawah ini :

Table kebenaran : A B Selisih Pinjam (Difference) (Borrow) 0 0 0 0 0 1 1 1 1 0 1 0 1 1 0 0 2. Full subtractor Sebagaimana telah dijelaskan diatas bahwa half subtractor hanya dapat dipergunakan untuk mengurangkan 2 buah bilangan biner yang terdiri dari 2 bit, maka full subtractor dapat dipergunakan untuk mengurangi 3 buah bilangan biner seperti, 1-0-1, 0-1-0, dan lain sebagainya. Rangkaiannya terdiri dari 2 buah half subtractor dan sebuah OR Gate seperti pada gambar dibawah ini.

26


January 08, 2010


UNIVERSITAS MUHAMMADIYAH JEMBER4. Kesimpulan BAB I GERBANG LOGIKA DASAR 1. Gerbang logika dasar ada gerbang AND, OR, NOT, NAND, NOR EX-OR. 2. Gerbang AND output y akan bernilai 1 jika kedua inpitan A dan B bernilai 1 , dan output Y bernilai 0 pada keadaan yang lain 3. Gerbang OR merupakan kebalikan dari gerbang AND. 4. Gerbang NOT outputnya akan bernilai 1 jika inputnya bernilai 0, dan juga sebaliknya 5. Gerbang NAND outputnya bernilai 0 jika kedua input A dan B bernilai 0, dan outputnya bernilai 1 pada keadaaan yang lain. 6. Gerbang NOR merupakan kebalikan dari gerbang NAND 7. Gerbang EX-OR output Y akan bernilai 0 jika kedua inputnya memiliki nilai yang sama dan outputnya akan bernilai 1 jika kedua inputnya memiliki nilai yang tidak sama. 8. 4 in 1 gerbang OR dan 2 in 3 gerbang OR outputnya akan bernilai 0 jika keempat inputnya bernilai 0, dan outputnya bernilai 1 pada keadaan yang lain. 9. 4 in 1 gerbang AND dan 2 in 3 gerbang AND kebalikan dari 4 in 1 gerbang OR dan 2 in 3 gerbang OR. BAB II ALJABAR BOOLE 1. Untuk mempermudah dalam menyelesaikan perhitungan. 2. Aljabar boole mempunyai 6 hkum yaitu : a. Hukum identitas b. Hukum komutatif c. Hukum asosiatif d. Hukum distributive e. Hukum absortif f. Hukum demorgan BAB III FLIP FLOP 1. Rangkaian flip flop dipakai untuk rangkaian sekuensial dan berguna untuk membuat rangkaian memory. 2. Macam rangkaian flip- flop yaitu : - RS flip flop - Clocked RS flip flop - T flip flop - D flip flop - JK flip - flop BAB IV REGISTER DAN COUNTER 1. Counter ada dua macam yaitu counter synchronous dan counter asynchronous 2. Register berfungsi untuk menyimpan data dan menghindarkan berkedipnya angka yang ditunjukkan oleh display. 3. Pada Register lebih dari satu bit, dikenal dua cara untuk menyimpan data, yaitu :

27


January 08, 2010


UNIVERSITAS MUHAMMADIYAH JEMBERa. Penyimpanan data secara berderet (seri) b. Penyimpanan data secara jajar (paralel) 4. Demikian pula dengan cara mengeluarkan data dari register. Untuk mengeluarkan data dari register lebih dari satu bit dapat dilakukan melalui dua mekanisme, yaitu : a. Pengeluaran data secara berderet (seri) b. Pengeluaran data secara jajar (paralel) BAB V MULTILEVEL NAND DAN NOR 1. Untuk mengoptimalkan pemakaian seluruh gerbang yang terdapat dalam sebuah IC. 2. Untuk menghemat biaya. 3. Ada dua cara untuk menyederhanakan rangkaian kombinasional menjadi rangkaian gerbang NAND atau NOR saja yaitu : a. Dengan menggambar. b. Dengan mendapatkan persamaan. BAB VI PETA KARNAUGH 1. Peta karnaugh adalah suatu cara yang dapat dipergunakan untuk menyederhanakan persaman persamaan logika dari aljabar boolean dalam suatu rangkaian logika. 2. Dengan cara memetakan tabel kebenaran dalam kotak-kotak segi empat yang jumlahnya tergantung dari jumlah peubah (variabel) masukan 3. Penyederhanaan untuk setiap 1 yang bertetanggaan 2,4,8,16 menjadi suku minterm yang sederhana BAB VII RANGKAIAN TERINTEGRASI 1. Terbentuk dari berbagai macam rangkaian logika 2. Macamnya ada adder dan subtractor 5. Saran 1. Laboratorium A harap segera diperbaiki agar proses belajar mengajar jadi lebih lancar. 2. Untuk asdos diharapkan bisa lebih maksimal lagi dalam membimbing belajar mahasiswa. 3. Untuk softwarenya mohon memakai yang tidak trial atau yang full. 4. AC mohon dihidupkan pada waktu siang hari saja.January 08, 2010

Jember, 08 January 2010 Diketahui,

(..)

28


laporan final2

Documents

Transcript of laporan final2