C.E.A.D.11.1 CIRCUITI ELETTRONICI ANALOGICI E DIGITALI LEZIONE N° 11 (3 ore) Logica...

C.E.A.D.C.E.A.D. 11.11.11

CIRCUITI ELETTRONICI CIRCUITI ELETTRONICI ANALOGICI E DIGITALIANALOGICI E DIGITALI

LEZIONE N° 11 (3 ore)LEZIONE N° 11 (3 ore)

• Logica complementareLogica complementare• Famiglia logica 74HCXXFamiglia logica 74HCXX• Porte Three StatePorte Three State• Transistore di passoTransistore di passo• Pass gatePass gate• Flip-Flop hard nodeFlip-Flop hard node

C.E.A.D.C.E.A.D. 11.11.22

RichiamiRichiami

• Zone di funzionamento del MOSZone di funzionamento del MOS• Circuiti equivalentiCircuiti equivalenti• EsempiEsempi• Inverter C-MOSInverter C-MOS

C.E.A.D.C.E.A.D. 11.11.33

INVERTERINVERTER

• Realizza la funzione logica NOT Realizza la funzione logica NOT (negazione)(negazione)

• SimboloSimbolo Tabella di Tabella di veritàverità

IN OUT

0 1

1 0

ININ OUTOUT

C.E.A.D.C.E.A.D. 11.11.44

REALIZZAZIONE CIRCUITALEREALIZZAZIONE CIRCUITALE

• Versione a contattiVersione a contattiRealizzazione CMOSRealizzazione CMOS

ININ OUTOUTININ OUTOUT

VVSSSS

VVDDDD

QQnn

QQpp

II

C.E.A.D.C.E.A.D. 11.11.55

CaratteristicheCaratteristiche

• Non c’è dissipazione di potenza in Non c’è dissipazione di potenza in condizioni statichecondizioni statiche

VuI

VIVI

15

4321

3

6

9

12

05

5

4321

1

2

3

4

05

ab

c

d

e

C.E.A.D.C.E.A.D. 11.11.66

Comportamento dinamicoComportamento dinamico

• Non è presente il problema Non è presente il problema d’immagazzinamentod’immagazzinamento

• Per Per nn = = pp è t è tonon = t = toffoff

• I MOS danno luogo a correnti piccoleI MOS danno luogo a correnti piccole• Le capacità parassite sono piccoleLe capacità parassite sono piccole• Per pilotare carichi capacitivi si usano Per pilotare carichi capacitivi si usano

più stadi in cascata di dimensioni più stadi in cascata di dimensioni crescenticrescenti

C.E.A.D.C.E.A.D. 11.11.77

Porte logichePorte logiche

• Logica complementare Logica complementare – MOS “n” realizzano la funzioneMOS “n” realizzano la funzione– MOS “p” realizzano la funzione MOS “p” realizzano la funzione

complementarecomplementare

• Porta NANDPorta NAND– MOS “n” funzione ANDMOS “n” funzione AND– MOS “p” Funzione ORMOS “p” Funzione OR

C.E.A.D.C.E.A.D. 11.11.88

Schema Porta NANDSchema Porta NAND

• AND = serieAND = serie• OR = paralleloOR = parallelo

A

B

Y

VDD

VSS

C.E.A.D.C.E.A.D. 11.11.99

Schema Porta NORSchema Porta NOR

• AND = serieAND = serie• OR = paralleloOR = parallelo

A

B Y

VDD

VSS

C.E.A.D.C.E.A.D. 11.11.1010

Complex GateComplex Gate

• Y = (A + B)Y = (A + B)CC

A

B

Y

VDD

VSS

C

C.E.A.D.C.E.A.D. 11.11.1111

Famiglia logica 74HCxxxFamiglia logica 74HCxxx

• 74HC0274HC02VDD

VSS

X

UY

C.E.A.D.C.E.A.D. 11.11.1212

Famiglia logica 74HCxxxFamiglia logica 74HCxxx

• 74HC0074HC00VDD

VSS

XU

Y

C.E.A.D.C.E.A.D. 11.11.1313

Three State 1Three State 1

• Tabella di veritàTabella di verità

SS ININ UU

00 00 ZZ

00 11 ZZ

11 00 00

11 11 1111 00 ZZ

C.E.A.D.C.E.A.D. 11.11.1414



AA BB UU

00 00 11

11 11 00

11 00 ZZ

00 11 nono

AA

UU

BB

C.E.A.D.C.E.A.D. 11.11.1515



SS ININ AA BB

00 00 11 00

00 11 11 00

11 00 11 11

11 11 00 00

R.C.InIn

AA

BB

SS

C.E.A.D.C.E.A.D. 11.11.1616


• Sintesi R.C.Sintesi R.C.

SInB

SInA

B

AIn

S

C.E.A.D.C.E.A.D. 11.11.1717

PASS GATEPASS GATE

• Esigenza di avere una porta con uscita Esigenza di avere una porta con uscita che può assumere lo stato di alta che può assumere lo stato di alta impedenzaimpedenza

InIn OutOut

SS

S In Out0 0 Z0 1 Z1 0 01 1 1

C.E.A.D.C.E.A.D. 11.11.1818

Realizzazione MOS Realizzazione MOS

• PASS TRANSISTOR PASS TRANSISTOR PASS GATEPASS GATE

ININ OUTOUTININ OUTOUT

C.E.A.D.C.E.A.D. 11.11.1919

Resistenza equivalente del PASS Resistenza equivalente del PASS TRANSISTORTRANSISTOR

•

0 - 5 V0 - 5 V

= 5 V= 5 V

DD SS

UnTGSn

TGSnDS

D

DSTGSnDS

DSTGSnD

VVVR

VVdV

dI

R

VVVV

VVVI

4

11

1

2

2

C.E.A.D.C.E.A.D. 11.11.2020

Grafico della resistenzaGrafico della resistenza

•

00 11 22 33 44 55VUVU

RR

C.E.A.D.C.E.A.D. 11.11.2121

Resistenza equivalente del PASS Resistenza equivalente del PASS GATEGATE

•

0 - 5 V0 - 5 V

= 5 V= 5 V

= 0 V= 0 V

RV

RV

nn U

pp U

1

4

1

1

nn

pp

C.E.A.D.C.E.A.D. 11.11.2222

Grafico della resistenzaGrafico della resistenza

•

00 11 22 33 44 55VUVU

RR

C.E.A.D.C.E.A.D. 11.11.2323

ComparazioneComparazione

• Pass TransistorPass Transistor Pass GatePass Gate• più piccolopiù piccolo• un solo controlloun solo controllo• livelli logici livelli logici

pienipieni• resistenza resistenza

costantecostante

• ttonon = t = toffoff

C.E.A.D.C.E.A.D. 11.11.2424

Reti logicheReti logiche

• Reti logiche combinatorieReti logiche combinatorie– Le uscite, Le uscite, in ogni istantein ogni istante, sono funzione del , sono funzione del

valore degli ingressi in quell’istantevalore degli ingressi in quell’istante

• Reti logiche sequenzialiReti logiche sequenziali– Le uscite, Le uscite, in un determinato istantein un determinato istante, sono , sono

funzione del valore degli ingressi in funzione del valore degli ingressi in

quell’istante e del valore che le uscite quell’istante e del valore che le uscite

avevano nell’istante precedenteavevano nell’istante precedente

C.E.A.D.C.E.A.D. 11.11.2525

Logica sequenzialeLogica sequenziale

• Concetto di MEMORIAConcetto di MEMORIA• Sequenziali asincroneSequenziali asincrone

– Le uscite cambiano Le uscite cambiano istantaneamenteistantaneamente in in

corrispondenza di una variazione degli corrispondenza di una variazione degli

ingressiingressi

• Sequenziali sincroneSequenziali sincrone– Le uscite possono cambiare solo in Le uscite possono cambiare solo in

corrispondenza dei fronti di salita (discesa) corrispondenza dei fronti di salita (discesa)

di un segnale di controllo detto CLOCKdi un segnale di controllo detto CLOCK

C.E.A.D.C.E.A.D. 11.11.2626

Logica statica 1Logica statica 1

• HARD-NODEHARD-NODE– I livelli logici vengono mantenuti e trasferiti I livelli logici vengono mantenuti e trasferiti

in ogni istante attraverso connessioni in ogni istante attraverso connessioni elettriche e retroazioneelettriche e retroazione

– La memorizzazione dei dati è affidata alla La memorizzazione dei dati è affidata alla topologia circuitaletopologia circuitale

C.E.A.D.C.E.A.D. 11.11.2727

Logica statica 2Logica statica 2

• SOFT-NODESOFT-NODE– Necessità di un CLOCKNecessità di un CLOCK

• Con CLOCK stabileCon CLOCK stabile– La memorizzazione è garantita da collegamenti La memorizzazione è garantita da collegamenti

elettrici e retroazioneelettrici e retroazione

• In corrispondenza dei fronti del clockIn corrispondenza dei fronti del clock– La memorizzazione è affidata alle capacità parassite La memorizzazione è affidata alle capacità parassite

(tipicamente di Gate) dei MOS(tipicamente di Gate) dei MOS

C.E.A.D.C.E.A.D. 11.11.2828

Logica dinamicaLogica dinamica

• La memorizzazione è affidata La memorizzazione è affidata esclusivamente alle capacità parassiteesclusivamente alle capacità parassite

• Si può realizzare solo con transistori Si può realizzare solo con transistori MOSMOS

• Il clock non si può mai fermareIl clock non si può mai fermare• Facile danneggiamento da radiazioniFacile danneggiamento da radiazioni

C.E.A.D.C.E.A.D. 11.11.2929

Flip - Flop Flip - Flop S - RS - R

• Tabella di VeritàTabella di Verità Schema logicoSchema logico

R S Q Q

0 1 1 0

1 0 0 1

0 0 Q Q

1 1 ---- ----

SS

RR

QQ

QQ

Transistori necessari = 8Transistori necessari = 8

C.E.A.D.C.E.A.D. 11.11.3030

FLIP - FLOP FLIP - FLOP S - R S - R cloccatocloccato

• Tabella di VeritàTabella di Verità Schema logicoSchema logico

R S Ck Q Q

X X 0 Q Q

0 1 1 1 0

1 0 1 0 1

0 0 1 Q Q

1 1 1 ---- ----

QQ

QQ

SS

RR

CkCk

Transistori necessari = 16Transistori necessari = 16

C.E.A.D.C.E.A.D. 11.11.3131

FLIP - FLOP FLIP - FLOP S - R S - R edge edge triggeredtriggered

• Transitori necessariTransitori necessari = = 2424

QQ22

QQ22

CkCk

SS

RR

CkCk

QQ11

QQ11

C.E.A.D.C.E.A.D. 11.11.3232

Tabella di VeritàTabella di Verità

• L’uscita cambia valore in L’uscita cambia valore in corrispondenza del fronte di salita del corrispondenza del fronte di salita del CLOCKCLOCK

S R Ck Q1 Q2

X X 1 Q1 Q1

1 0 0 1 Q2

0 1 0 0 Q2

1 1 0 Q1 Q2

0 0 0 --- Q2

C.E.A.D.C.E.A.D. 11.11.3333

SimboliSimboli• S - RS - R S - R cloccatoS - R cloccato S - R edge S - R edge

triggeredtriggeredSS

RR

QQ

QQ

SS

RR

QQ

QQ

CCkk

CCkk

Fronte in salita Fronte in salita Fronte in discesaFronte in discesa

SS

RR

QQ

QQ

CCkk

CCkk

C.E.A.D.C.E.A.D. 11.11.3434

Flip - Flop Flip - Flop D trasparenteD trasparente

• Tabella di VeritàTabella di Verità Schema Schema logicologico

• 14 14 transistoritransistoriD Ck Q

X 1 Q

0 0 0

1 0 1

SS

RR

QQ

QQ

CCkk

DD

C.E.A.D.C.E.A.D. 11.11.3535

Flip - Flop Flip - Flop D D edge triggerededge triggered


• 26 26 transistoritransistori

D Ck Q

X 1 Q

X 0 Q

X Q

0 0

1 1

SS

RR

QQ

QQ

CCkk

DD

C.E.A.D.C.E.A.D. 11.11.3636

Flip - Flop Flip - Flop J - KJ - K


SS

RR

QQ

QQ

CCkk

JJ

J K Ck QX X 0 QX X 1 QX X Q0 0 Q0 1 01 0 11 1 Q

QQ

QQKK

C.E.A.D.C.E.A.D. 11.11.3737

Flip - Flop Flip - Flop T T (TOGLE)(TOGLE)


SS

RR

QQ

QQ

CCkk

TT

T Ck Q

X 0 Q

X 1 QX Q

0 Q

1 Q

QQ

QQ

C.E.A.D.C.E.A.D. 11.11.3838

Flip - Flop Flip - Flop T T altre soluzionialtre soluzioni

• Soluzione 1Soluzione 1 Soluzione 2Soluzione 2

DD

QQ

CCkk

DD

QQ

CCkk

TT

TT

C.E.A.D.C.E.A.D. 11.11.3939

Condizioni sul ClockCondizioni sul Clock

• Deve essere garantita la non Deve essere garantita la non trasparenzatrasparenza

e e non devono essere non devono essere contemporaneamente alticontemporaneamente alti

• La soluzione con inverter non va beneLa soluzione con inverter non va bene• Ipotesi di ritardo lineareIpotesi di ritardo lineare

C.E.A.D.C.E.A.D. 11.11.4040

Generatore di Clock con inverterGeneratore di Clock con inverter

• Soluzione Soluzione inaccettabileinaccettabile

OVERLAPOVERLAP

tt

tt

C.E.A.D.C.E.A.D. 11.11.4141

Generatore di Clock a due fasiGeneratore di Clock a due fasi

e e non sono l’uno la negazione non sono l’uno la negazione dell’altrodell’altro

• Si definiscono quindi due segnali Si definiscono quindi due segnali 11 e e 22

AA

CkCk 11

22

C.E.A.D.C.E.A.D. 11.11.4242

Forme d’OndaForme d’Onda

•

CkCk

AA

11

22

tt

tt

tt

ttTT

AA

CkCk 11

22

C.E.A.D.C.E.A.D. 11.11.4343

Considerazioni sul generatore di Considerazioni sul generatore di ClockClock

• Anche se i due segnali di Clock pilotano Anche se i due segnali di Clock pilotano forti carichi capacitivi la condizione di forti carichi capacitivi la condizione di non sovrapposizione viene rispettatanon sovrapposizione viene rispettata

• I due NOR possono fungere da BufferI due NOR possono fungere da Buffer

C.E.A.D.C.E.A.D. 11.11.4444

ConclusioniConclusioni

• Logica complementareLogica complementare• Famiglia logica 74HCXXFamiglia logica 74HCXX• Porte Three StatePorte Three State• Transistore di passoTransistore di passo• Pass gatePass gate• Flip-Flop hard nodeFlip-Flop hard node• Generatore di ClockGeneratore di Clock

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