6 Die CMOS-Logik -...

Aufbau der CMOS-Logik 6-1

6 Die CMOS-Logik

Die CMOS-Logik zeichnet sich durch eine mittlere Geschwindigkeit unddurch geringe Verlustleistung aus. Sie wird überwiegend beikundenspezifischen Schaltkreisen (ASIC's), aber auch bei Stan-dardbauelementen eingesetzt. Ihr geringer Platzbedarf gestattet dieRealisierung höchstintegrierter Schaltkreise (VLSI, ULSI).

6.1 Aufbau der CMOS-Logik

Ein CMOS-Inverter, wie er nachfolgend dargestellt ist, besteht auseinem n-Kanal und einem p-Kanal Transistor. Der n-Kanal-MOSFETliegt in einem p-dotierten Bereich (p-Wanne). Der p-Kanal-MOSFET wirddirekt im Substrat mit den hochdotierten p+-Zonen für Drain und Sourcerealisiert. Zusätzliche n+-bzw. p+-Zonen dienen für die Substrat- bzw.Wannenkontaktierung.

pn+n+

S

G

D S

G

D

n

+p +pp n+

UI

UO

VCC

+

CCV

UI U

O

In früheren Versionen wurde der sogenannte "Metal-Gate"-Prozeßeingesetzt. Die Gateelektrode bestand hier aus Aluminium. Da die Drain-

6-2 Die CMOS-Logik

und Sourcebereiche vor der Metallisierung hergestellt werden (Diffusionbzw. Implantation), mußte die Al-Elektrode wegen eventueller Fehl-justagen größer gewählt werden. Dies führte zu erhöhten Gate-Drain-Kapazitäten und schränkte die Geschwindigkeit ein. Außerdem erhöhtesich dadurch die dynamische Verlustleistung.

Um diesen Nachteil zu vermeiden, wurde der "Polysilicon Gate"-Prozeßentwickelt (1982). Die Gateelektrode wird jetzt anstatt aus Aluminiumaus Polysilizium hergestellt. Das Polysilizium kann vor der Implantationder n+- bzw. p+-Bereiche für Drain und Source abgeschieden undstrukturiert werden und dient als Maske für den Dotierungsprozeß(Selbstjustage). Die nachfolgende Abbildung zeigt einen Schnitt durchden Inverter:

n+n+ +p +pFeldoxid

Poly-GateMetall

n-Substrat

p-Wanne

Gateoxid

Heute existieren eine Reihe von CMOS-Technologien. Der Betriebs-spannungsbereich verdeutlicht dies:

Familie Spannungsbereich [V]

4000 3 - 15

4000 B 3 - 15

74 C 3 - 15

74 HC 2 - 6

74 HCT 4,5 - 5,5

74 AC 2 - 6

74 ACT 2 - 6

Der CMOS-Inverter 6-3

6.2 Der CMOS-Inverter

6.2.1 Prinzip des CMOS-Inverters

Eine ideale Logik sollte keine Verlustleistung und Verzögerungszeit beieiner hohen Störsicherheit (50 % des Spannungshubes) aufweisen. DieCMOS-Logik kommt diesen Forderungen sehr nahe.

Der prinzipielle Aufbau eines CMOS-Inverters ist nachfolgenddargestellt:

ID

I

D1I

D2

T

1T

2

CCV

UI U

O

S

D

D

S

Er besteht aus zwei MOS-FET vom Anreicherungstyp (enhancement).Der n-Kanal-Transistor hat die Aufgabe, bei einer logischen 0 am Aus-gang diesen niederohmig mit Masse zu verbinden. Der p-Kanal-Transistor verbindet den Ausgang niederohmig mit derVersorgungsspannung, wenn am Ausgang eine logische 1 liegt.

Bei der CMOS-Logik entspricht eine logische 1 der Versorgungs-spannung VCC und eine logische 0 dem Potential der Masse.

6-4 Die CMOS-Logik

6.2.2 Schaltzustände

T2

T1

U0

VCCVCC

ID

ID U0 @ 0

VCC

rDS1

UGS1 = VCC

UGS2 = 0

U0

ID

UGS1 = VCC

UGS2 = 0

VCCU0L

U V U U VI CC L= = ≅ 0 0 0

( )SCCDS UVK

r−

=1

1 21


T2

T1

U0

VCC

ID

ID U0 @ VCC

rDS1

UGS2 = -VCC

UGS1 = 0

U0

ID

UGS2 = -VCC

UGS1 = 0

VCC

U0H

UI

VCC

U V U U VI H CC= = ≅0 0 0

( )SCCDS UVK

r−

=2

2 21

6-6 Die CMOS-Logik

Eigenschaften des CMOS-Inverters:

1. Die Ausgangsspannungen bewegen sich zwischen 0 und VCC. Damitwird der maximal mögliche Ausgangsspannungshub erreicht.

2. Die statische Verlustleistung ist in beiden logischen Zuständen Null.

3. Der Ausgang ist niederohmig gegen Masse oder VCC kurzgeschlos-sen.

4. Der niederohmige Kurzschluß je nach logischem Zustand mit VCC

oder Masse erlaubt die Ansteuerung einer Vielzahl von weiterenStufen oder von Ausgängen.

5. Der Eingangswiderstand ist unendlich. Deshalb kann ein Invertereine Vielzahl von weiteren Invertern ansteuern.

6.2.3 Der Umschaltvorgang

Liegt am Eingang eine Spannung UI = 0 V, dann ist die Gate-Source-Spannung des Transistors T1 ebenfalls 0 V (Schaltung Seite 6-3):

UI = UGS,1 = UGS,n = 0 V

Damit ist der Transistor T1 ausgeschaltet und ID1 = 0 A. Die Gate-Source-Spannung des p-Kanal-Transistors T2 ist:

UGS,2 = UGS,p = -VCC

Wenn VCC größer als die Schwellenspannung des Transistors T2(US,2 = US,p) ist, bildet sich ein leitfähiger p-Kanal aus, und der TransistorT2 verbindet den Ausgang mit VCC niederohmig. Wegen

ID1 = 0 = I D2

(kein Strom am Ausgang) ist die Ausgangsspannung im "High"-Zustand(logische 1):


U0H = VCC

Liegt am Eingang eine Spannung UI = VCC, dann ist die Gate-Source-Spannung von Transistor T2

UGS,2 = UGS,p = 0 V.

Der Transistor T2 ist ausgeschaltet und ID2 = 0. Wenn VCC größer alsdie Schwellenspannung von Transistor T1 ist (VCC > US,1 = US,n), dannbildet sich in diesem Transistor ein leitender n-Kanal aus, und derAusgang ist niederohmig mit Masse verbunden. Wegen ID2 = 0 ist auchID1 = 0. Die Spannung am Ausgang bei einer logischen 1 am Eingangist:

U0L = 0.

Der Schaltvorgang wird durch die nachfolgende Abbildung verdeutlicht.

ID = ID1 = ID2

Im stationären Zustand (U0L, U0H) fließt nur ein extrem kleinerLeckstrom. Damit ist die stationäre oder statische Verlustleistungannähernd Null.

Die Spannungs-Transfercharakteristik bei langsamen Schaltvorgängen(ohne Berücksichtigung von Umladeeffekten) ist nachfolgend dargestellt:

U0

ID

VCC

2

p-K n-K

US VCC-US

p-Kanal n-Kanal

6-8 Die CMOS-Logik

UO

0.5 VCC

VCC

UI

1 2

3

4 5

CC S

CC S

U = V OH CC

U = 0 OLUS

UIL UIH

1T Triodenber.2

1 : T gesperrt

1T Triodenber.2

2 : T Sättigung

1

2T Sättigung

3 : T Sättigung

1

2

4 : T Triodenber.

T Sättigung

1

2

5 : T Triodenber.

T gesperrt

0.5 V + U

0.5 V - U

V - U CC S

UDS

ID

Triode Sättigung

UDS = UGS -US

Das Schaltverhalten soll unter folgenden vereinfachenden Vorausset-zungen betrachtet werden:

1. US,n = US,p = US2. Kn = Kp = K3. U-I-Charakteristik von T1 und T2 gleich4. gleiche Gatekapazitäten pro Flächeneinheit C'0x5. VCC > 2 US

Mit der Voraussetzung

µ==

LwC

KKK xpn 2

;’0

gilt:

p

xp

n

xn

LwC

LwC

µ

=

µ

22

’0

’0

Daher existiert die Bedingung

5,2≅µµ=

p

n

n

p

Lw

Lw


Für einen CMOS-Inverter mit gleicher Anstiegs- und Abfallzeit muß

deshalb 1≅

nLw

und 5,2≅

pLw

gelten.

Bereich (1) der Spannungstransfercharakteristik:

Für kleine Eingangsspannungen UI < US ist der n-Kanal-Transistorausgeschaltet (gesperrt). Der p-Kanal-Transistor ist im Triodenbereichund U0 = U0H = VCC. Es fließt kein Drainstrom bis UI gleich US ist.

Sättigung oder Triodenbereich? :

Wenn UI > US ist, erreicht T1 Sättigung. T2 sättigt nicht, solange gilt

UDS < UGS - US

SpGSpDS UUU −< ,,

Mit 0, UVU CCpDS −= und 1, UVU CCpGS −= ergibt sich mit der

vorhergehenden Bedingung die dazugehörige Ausgangsspannung zu:

U0 > UI + US

Für Ausgangsspannungen größer als UI + US ist T2 nicht in Sättigung.Dagegen ist der Transistor T1 in Sättigung für

SnGSnDS UUU −≥ ,,

Mit UDS,n = U0 und UGS,n = UI ergibt sich die Ausgangsspannung beiSättigung von T1 zu:

SI UUU −≥0


SCC

SCC U

VUU

V +≤≤−22 0

6-10 Die CMOS-Logik

Im Bereich (3) sind beide Transistoren gesättigt. Damit gilt für dieDrainströme:

( )21 SID UUKI −= n-Kanal

( )22 SICCD UUVKI −−= p-Kanal

Ohne Last am Ausgang ergibt sich aus ID1 = ID2 die Eingangsspannungbei Sättigung beider Transistoren zu:

CCI VU21=

T1 ist in Sättigung für SCC U

VU −≥

20

T2 ist in Sättigung für SCC U

VU +≤

20

Der Spannungsbereich, in dem beide Transistoren T1, T2 gesättigt sind,ist damit:

SCC

SCC U

VUU

V +≤≤−22 0

Zwischen diesen Ausgangsspannungen arbeiten zwei Stromquellen inSerienschaltung. Der Inverter schaltet bei der halben Betriebsspannung.Der Übergangsbereich (Bereich (3)) ist durch eine nahezu vertikale Liniedargestellt, was auf eine sehr hohe Verstärkung schließen läßt. Dadurchwird eine hohe Störsicherheit erreicht.


In diesem Bereich ist der Transistor T1 gesättigt. T2 ist im Trioden-bereich. Für die Ströme gilt:

( )2,1 SnGSD UUKI −=


( )

−−=

22

2,

,,2UUUUKI pDS

pDSSpGSD

Mit 0, UVU CCpDS −= , UVU CCp,GS −= und UU n,GS = ergibt sich durch

Gleichsetzen der beiden Ströme

( ) ( ) ( )220 22 SISICCCCSISI UUUUVVUUUUU −−−−++++=

Für die Berechnung von UIL setzt man die Ableitung der Ausgangs-spannung nach der Eingangsspannung gleich -1 und erhält:

823 SCC

LI

UVU

+=


Ähnlich wie für den Bereich (2) kann man im Bereich (4) die Eingangs-spannung für den "High"-Zustand berechnen:

825 SCC

IH

UVU

−=


Wenn UI größer als VCC - |US| ist, schaltet der Transistor T2 ab. Damitwird ID1 = ID2 = 0. T1 ist im Triodenbereich und die Ausgangsspannungist

U0 = U0L = 0 V.

Beim Umschalten des Inverters fließt kein Strom im Bereich:

UI < US oder VCC - UI < US

6-12 Die CMOS-Logik

U

0.5 VCC

U

S

I

CC SV - U

DI

D, maxI

( )2max, 5,0 SCCD UVKK −=

In der nachfolgenden Tabelle sind die charakteristischen Daten einesUmschaltvorganges zusammengefaßt.

Bereich Eingangsspannungs-bereich

n-Kanal

Transistor

p-Kanal-

Transistor

Ausgangsspannung U0 [V]

VCC = 5 V, US = 1 V, U1 [V]

1 SI UU ≤≤ V 0 gesperrt Trioden-

bereich

5 V

2CCIS VUU

21≤≤ Sättigung Trioden-

bereich

V1 6 V 15 +−+ II UU

3CCI VU

21= Sättigung Sättigung V3,5 V 5,1 0 ≤≤ U

4SCCICC UVUV −≤≤

21 Trioden-

bereich

Sättigung V1 V 156 −−− II UU

5 ISCC UUV ≤− Trioden-

bereich

gesperrt 0 V


6.2.4 Die Verlustleistung eines CMOS-Inverters

Man unterscheidet die statische und die dynamische Verlustleistung.

Die statische Verlustleistung eines CMOS-Inverters:

In beiden Schaltzuständen (logische 1 und 0) fließt kein Strom (nur derLeckstrom). Die statische Verlustleistung ist deshalb sehr klein (< 1 µW)und kann sehr oft vernachlässigt werden (Pstat ≅ 0).

Die dynamische Verlustleistung eines CMOS-Inverters:

Ein Inverter treibt im allgemeinen über eine Leitung ein nachfolgendesCMOS-Gatter. Die Kapazitäten der Transistoren T1 und T2, die Leitungs-kapazitäten und die Eingangskapazitäten des nachfolgenden CMOS-Gatters bilden die Kapazität C. Damit kann man für die Berechnung derdynamischen Verlustleistung von folgendem Ersatzschaltbild ausgehen:

T1P

T2N

u0(t)

VCC

i

uI(t) C

6-14 Die CMOS-Logik

uI

VCC

tu0

VCC

0Entladungs-

vorgangLadungs-vorgang

t = 0

t VCC£ 0 : u = 0

Zu diesem Zeitpunkt ist in einem Kondensator die Energie

W CVC CC= 12

2

gespeichert.

Bei t = 0 geht die Eingangsspannung uI auf den Wert VCC über. T P1 wirdabgeschaltet und T N2 angeschaltet. Der Transistor T N2 entlädt den

Kondensator. Am Ende des Entladungsvorganges ist die Ladung im

Kondensator Null. Die Energie W CVT CCN2

12

2= wird im Transistor T N2

abgebaut.

W W CVT C CCN2

12

2= =

Im Abschaltvorgang ( uI geht von VCC auf 0 über) wird der Transistor T N2

abgeschaltet und T P1 angeschaltet. T P1 lädt den Kondensator über den


Strom i aus der Stromversorgung. Die benötigte Energiemenge aus derSpannungsversorgung ist:

W V i dt V i dt V QCC CC CC= ⋅ = = ⋅∫ ∫

Q ist die im Kondensator gespeicherte Ladung. Am Ende des Vorgangesist Q C VCC= .

Die Energiemenge aus der Spannungsversorgung ist am Ende desVorganges

W C= VCC2 .

Die Im Kondensator gespeicherte Energie am Ende des Vorganges istaber

W CC = 12

VCC2 .

Daraus folgt, daß die Hälfte der Energie während des Ladungsvor-ganges im Transistor T P1 verbraucht wurde

W W WT CP1= −

W C VT CCP1

12

2=

In jedem Zyklus wird in den Transistoren die Energie

W W W C VT T CCP P= + =

1 2

2

verbraucht.

Mit einer Schaltfrequenz von f Zyklen pro Sekunde ergibt sich für diedynamische Verlustleistung

P f C Vdyn CC= 2

6-16 Die CMOS-Logik

Wegen der geringen statischen Verlustleistung kann beim CMOS-Inverter

P P f C Vdyn CC≅ = 2

gesetzt werden.

6.2.5 Das dynamische Verhalten des CMOS-Inverters

T1

T2

u0(t)

VCC

iD1

uI(t) C

uI(t)

VCC

tu0(t)

VCC

0

t = 0

iD2

VCC

2

tDHL tDLH

t


T2

u0Ci2

VCC

u0=UDS2

0VCC

iD2

ID2F E

VCC-US

UDS = UGS -US

Triode Sättigung

UDS2

Wenn UI von 0 auf VCC übergeht ( )t ≤ 0 ist die Spannung amKondensator U VCC0 = . Der Kondensator C ist geladen. Zum Zeitpunktt = 0 steigt UI auf VCC an. Der Transistor T1 wird sofort abgeschaltet. Vondiesem Zeitpunkt an wird die Ersatzschaltung nur noch durch denTransistor T2 und die Kapazität C gebildet. Die Spannung U0 ist gleichder Versorgungsspannung VCC (Punkt E). Der Transistor T2 ist inSättigung und leitet einen relativ hohen Strom. Dies gilt bis zum, PunktF. Unterhalb des Punktes F befindet sich der Transistor imTriodenbereich ( ( ) ( ))U U U U V UGS S CC S0 2 0⟨ − ⟨ − d.h. .

Bis zum Übergang zum Triodenbereich (Punkt F) gilt:

UCQtI DHLD ∆==⋅ 12

CCGSSGSD VUUUKI =−= )( 222

K V U t C V V UCC S DHL CC CC S22

1( ) ( ( ))− ⋅ = ⋅ − −

tC U

K V UDHLS

CC S1

22= ⋅

−( )

Unterhalb des Punktes F (Triodenbereich) gilt:

i dt C d2 0⋅ = − u

( )i K U U U UGS S DS DS2 222

12

= - -æ

èç

ö

ø÷

U u U uGS I DS= = 0

6-18 Die CMOS-Logik

( )i K V U u uCC S2 2 0 022

12

= - -æ

èç

ö

ø÷

( )

2 2 2 0

02

2

0

0K tC

d

u

DHL

u V U

u V

CC S

CC

=

= -

=

ò u

V -U u -12CC S 0

( )t

CK V U

V UVDHL

CC S

CC S

CC2

223 4

=-

×-æ

èç

ö

ø÷ln

Gesamte Abfallzeit tDHL

( ) ( )

( )

t t t

C U

K V U

CK V U

V UV

CK V U

UV U

V UV

DHL DHL DHL

S

CC S CC S

CC S

CC

CC S

S

CC S

CC S

CC

= +

=

-

+-

-æ

èç

ö

ø÷

=- -

+-æ

èç

ö

ø÷

é

ë

ê

ù

û

ú

1 2

2

22

2

23 4

12

3 4

ln

ln

Für U V U VS CC S≅ =0 2 1, ( ) gilt

tC

K VK

dWLDHL

CC

n= = µ ⋅0 822

2

,( )

e

Wegen der Symmetrie der Transistoren im CMOS Gatter ist t tDLH DHL= .

DHLDHLDLH

D ttt

t =+=2

CMOS-Gatter 6-19

6.3 CMOS-Gatter

Bei CMOS-Gattern ist jeder Eingang mit n-Kanal- und p-Kanal-Tran-sistoren verbunden. Aus der Kombination mehrerer Transistoren könnenunterschiedliche Gatterfunktionen realisiert werden.

CMOS-NAND-Gatter (zwei Eingänge):

Das NAND-Gatter besteht aus zwei in Serie geschalteten n-Kanal-Transistoren (T1, T3), die mit zwei parallel arbeitenden p-Kanal-Transistoren (T2, T4) verbunden sind.

Liegen beide Eingänge A und B auf einem logischen Pegel 0, sind diebeiden p-Kanal-Transistoren leitend und die n-Kanal-Transistoren ge-sperrt. Dadurch ist die Ausgangsspannung annähernd gleich VCC, waseiner logischen 1 entspricht.

Ist nur einer der beiden Eingänge auf dem Potential einer logischen 0,dann ist immer der entsprechende n-Kanal-Transistor gesperrt und derAusgang liegt auf dem logischen Pegel 1.

6-20 Die CMOS-Logik

Sind beide Eingänge auf dem Potential VCC (logische 1), dann sind diep-Kanal-Transistoren gesperrt und die n-Kanal-Transistoren leitend. DieAusgangsspannung entspricht einer logischen 0.

CMOS-NOR -Gatter (zwei Eingänge):

Das NOR-Gatter ist dual zum NAND-Gatter. Hier liegen die n-Kanal-Treibertransistoren parallel, während die p-Kanal-Transistoren in Serieliegen.

Wenn an einem Eingang eine logische 1 liegt, ist der dazugehörige p-Kanal-Transistor gesperrt und der n-Kanal-Transistor im Triodenbereich.Dies ergibt am Ausgang eine logische 0. Wenn beide Eingänge aufMasse liegen (logische 0), werden beide p-Kanal-Transistoren leitendund die n-Kanal-Transistoren gesperrt. Die Ausgangsspannung ist danngleich VCC (logische 1).

CMOS-Gatter 6-21

Die Grundstruktur von CMOS-Gattern läßt sich durch ein „Pull-up“ undein „Pull-down“ Netzwerk beschreiben.

A

B

C

Pull-upNetzwerk

(PUN)

A

B

C

Pull-downNetzwerk

(PDN)

VCC

Y

Das Pull-down Netzwerk wird leitend für alle Eingänge die einen LOW-Ausgang erfordern. Der Ausgang wird auf Ground-Potential herunter-gezogen (pull down). Damit gilt folgender Zusammenhang:

f A B C yPDN( , , ....) =

Gleichzeitig geht das Pull up Netzwerk in den Sperrbetrieb über, d.h. dieVerbindung zu VCC wird unterbrochen.

Andererseits führen alle Eingangskombinationen zu einem High-Aus-gang (y = 1) die das Pull-up Netzwerk in einen Kurzschluß versetzen,d.h.

f A B C yPUN ( , , ...) =

Mit diesen Überlegungen kann man relativ einfach die logische Funktioneines CMOS Gatters ermitteln.

6-22 Die CMOS-Logik

Beispiel: NOR-Gatter

VCC

Y

A

B

PUN

PDN

A

B

A

B

Y

VCC

PDNA

B

YY

B

A

A B y+ = y A B= +

PUNA

B

Y

VCC

Y

A

B

A B y⋅ = y A B= +

CMOS-Gatter 6-23

Beispiel:

A B

C D

VCC

Y

A

B C

D

PDN A B C D: ( ) y =

y = A (B +C D)

⋅ + ⋅

⋅ ⋅

( )( )

( )

PUN A B C D: y =

= A B + C D

+ × +

× ×

6-24 Die CMOS-Logik

6.4 Charakteristische Daten von CMOS Gattern

Man unterscheidet heute im wesentlichen zwischen der HCMOS (HighSpeed CMOS) und der ACL (Advanced CMOS Logic). Die ACL erreichthinsichtlich ihrer Geschwindigkeit die Eigenschaften der "AdvancedSchottky TTL" Logik (z.B. 74 ALS). Die nachfolgende Tabelle stelltverschiedene Technologien gegenüber.

CMOS TTL

HCMOS ACL ALS

VCC [V] 4,5 4,5 5

UOH [V] 4,4 4,4 2,5

UIH [V] 3,15 3,15 2

UOL [V] 0,1 0,1 0,5

UIL [V] 0,9 1,35 0,8

IOL [mA] 4 24 8

IIL [µA] -1 -1 -100

IOH [mA] -4 -24 -0,4

IIH [µA] 1 1 20

td [ns] 8 3 6

Das Transmissionsgatter 6-25

6.5 Das Transmissionsgatter

Das Transmissionsgatter besteht aus einem n-Kanal und einem p-Kanal-MOS-Transistor, die zueinander parallel geschaltet sind und in Seriezwischen Aus- und Eingängen von Gattern liegen.

BA

C

C

A B

C

C

SymbolVCC

C 1 0

C 0 1

A und B leitend verbunden A und B über gesperrteTransistoren getrennt

6.5.1 Diskussion des Schaltverhaltens eines Transmissionsgatters

a) Zustand: C V CCC= =, 0

BA

C = VCC

C

T1

T2Uin = VCC U0

VCC

6-26 Die CMOS-Logik

U V U V U V

C V

in CC DS CC CC

CC

= = − = −

= =

, ,

,

U

C

GSp0

0

Bereich 1 Bereich 2 Bereich 3

0 0≤ ≤U USp U U V USp CC sn≤ ≤ −0U U VCC sn CC− ≤ ≤0

n-MOS-Trans.(T2)

U V UDS CC= − 0

U V UGSn CC= − 0

U U UDS GSn sn⟩ −

n-MOS-Trans.(T2)

U V UDS CC= − 0

U U V Usn DS CC Sp≤ ≤ −

U V UGsn CC= − 0

U V UDS GSn sn ⟩ −

n-MOS-Trans.(T2)

U V UDS CC= − 0

0 ≤ ≤U UDS Sn

U V UGSn CC= − 0

0 ≤ ≤U UGSn Sn

Sättigung Sättigung Sperrbetrieb

p-MOS-Trans. (T1)

U V UDS CC= − + 0

U VGSp CC= −

U U UDS GSp Sp ⟩ −

p-MOS-Trans. (T1)

− ≤ ≤ − +U U V Usn DS CC Sp

U VGSp CC= −

U U UDS GSp Sp ≤ −

p-MOS-Trans.(T1)

0 ≤ ≤U UDS sn

U VGSp CC= −

U U UDS GSp Sp ⟨ −

Sättigung Triodenbereich Triodenbereich


A und B sind leitend miteinander verbunden. Für die Widerständezwischen A und B gilt:

Bereich 1

R R Rg n p=

( )R

V U

K V U Un

CC

n CC Sn

= −− −

( )0

0

2

( )R

V U

K V Up

CC

p CC Sp

= −

−0

2

Bereich 2

R R Rg n p=

( )R

V U

K V U Un

CC

n CC Sn

= −− −

0

0

2

[ ]RK V U V U

p

p CC Sp CC

=− − −

1

2 0( ) ( )

Bereich 3

[ ]R RK V U V U

g p

p CC Sp CC

= =− − −

1

2 0( ) ( )

6-28 Die CMOS-Logik

b) Zustand: C = 0 , C = VCC

BA

C = 0

T1

T2Uin U0

C = VCC

Bereich 1

U V V Uin CC CC= = − = DS GSp U , Un

, 0 0

p-MOS-Trans. (T1) ist gesperrt

U UGSn = − 0

n-MOS-Trans. (T2) ist gesperrt

Bereich 2

U U U U Uin DS GSnn= = − = −0 0 0 , ,

n-MOS-Trans. (T2) ist gesperrt

U VGSp CC= +

p-MOS-Trans. (T1) ist gesperrt

Es existiert keine leitende Verbindung zwischen A und B.


6.5.2 Beispiel für die Verwendung von Transmissionsgattern

VCC

C1

C2

C1

C2

A

B

S

Y

y A S B S= ⋅ + ⋅

A B S C1 C2 C1 C2 y

0

0

1

1

0

1

0

1

0

0

0

0

1

1

1

1

0

0

0

0

0

0

0

0

1

1

1

1

0

0

1

1

0

0

1

1

0

1

0

1

1

1

1

1

0

0

0

0

1

1

1

1

1

1

1

1

0

0

0

0

0

1

0

1

6-30 Die CMOS-Logik

6.6 BiCMOS-Logik

BiCMOS => Bipolar - CMOS - Logik

BiCMOS-Logik beinhaltet Bipolar- und CMOS-Schaltkreise in einemChip. Das Ziel ist die Kombination der Low-Power-Eigenschaften, deshohen Eingangswiderstandes und des großen Spannungshubes derCMOS-Logik mit der großen Stromtragfähigkeit der Bipolar-Transistoren.Dies ist insbesondere wichtig bei relativ großen Lastkapazitäten(Ausgangstreibern).

Prinzip:

T1

T2 u0

uI

VCC

Diese Schaltung hat den Nachteil, daß relativ lange Verzögerungszeitenvon T1 und T2 auftreten, weil die Basis nicht entladen werden kann. Ausdiesen Gründen werden die Widerstände zwischen den Basisanschlüs-sen und Masse eingeführt.

BiCMOS-Logik 6-31

T1

T2 u0

uI

VCC

R1

R2

Der Nachteil dieser Schaltung liegt in der benötigten statischen Verlust-leistung. Dieser Nachteil wird durch die folgende Schaltung beseitigt:

T1

T2u0

uI

VCC

R1

R2

CL

6-32 Die CMOS-Logik

4

3

2

1

1 2 3 4 5

CMOS

BICMOS

CL [pF]

td [ns]

BiCMOS-NAND-Gatter:

A B

R1

R2

A

B

VCC

Y = A·B

6 Die CMOS-Logik -...

Documents

Transcript of 6 Die CMOS-Logik -...