DS299 2011 年 6 月 22 日 japan.xilinx.com製品仕様 1

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概要LogiCORE™ IP ChipScope™ Pro Integrated Logic Analyzer

(ILA) コアは、 カスタマイズ可能なロジッ ク アナライザー コア

で、 デザインの内部信号をモニターするために使用されます。

ILA コアには、ブール ト リ ガー方程式、 ト リガー シーケンス、お

よびス ト レージ クオ リ フ ィケーシ ョ ンなどの近代的なロジッ ク

アナライザーのアドバンス機能が多く含まれています。 ILA コア

はモニター中のデザインに同期するので、 このコア内のコンポー

ネン トにも、 デザインに指定したすべてのクロ ッ ク制約が適用さ

れます。

機能• ChipScope Pro Integrated Controller (ICON) コアを介して、

ChipScope Pro Analyzer ソフ ト ウェア とキャプチャ コアの

通信パスを提供

• ト リ ガー幅、 データ幅、 データ深さをユーザーが選択可能

• 1 つのト リガー条件やシーケンスにま とめるこ とが可能な複

数のト リガー ポート を含有

• ある一定の条件が満たされた場合にのみ、コアにサンプルを格

納するス ト レージ クオリ フ ィケーシ ョ ン オプシ ョ ンを含有

LogiCORE IP ChipScope ProIntegrated Logic Analyzer

(ILA) (v1.04a)DS299 2011 年 6 月 22 日 製品仕様

LogiCORE IP

コアの内容

サポート されるデ

バイ ス フ ァ ミ リ(1)

Kintex-7(6)、Virtex-7、Virtex-6(4)、Virtex-5、Virtex-4、 Spartan-6(5)、 Spartan-3/XA、 Spartan-3E/XA、Spartan-3A/3AN/3A DSP/XA

サポー ト さ れ るユーザー インターフェイス

該当なし

リソース 周波数

コンフ ィギュレー

シ ョ ン (3) LUT フリ ップ

フロップ

DSP スライス

ブロック RAM

最大

周波数

Config1 156 270 0 1 313.239 MHz

Config2 391 698 0 4 243.858 MHz

Config3 4262 8400 0 228 412.788 MHz

コアに含有されるもの

マニュアル製品仕様

ユーザー ガイ ド

デザイン ファ イル

ネッ ト リ ス ト

デザイン例 Verilog/VHDL

テス トベンチ なし

制約ファ イル ザイ リ ンクス制約ファ イル

シ ミ ュレーシ ョ ンモデル なし

テスト済みデザイン ツール (2)

デザイン入力ツール CORE Generator ツール、 XPS

シ ミ ュレーシ ョ ン なし

合成ツール なし

サポート

ザイ リ ンクスによるサポート あ り

メモ :1. サポート される派生デバイスのリ ス トは、

http://japan.xilinx.com/ise/embedded/ddsupport.htm を参照してください。

2. サポート されるツールのバージ ョ ンは、 『ISE Design Suite 13 : リリース ノート ガイ ド』 を参照してください。

3. 詳細については、 13 ページの表 4 を参照してください。

4. 詳細については、 『Virtex-6 ファ ミ リ概要』 (DS150) の製品仕様を

参照してください。

5. 詳細については、 『Spartan-6 ファ ミ リ概要』 (DS160) の製品仕様を参照してください。

6. 詳細については、『7 シ リーズ FPGA 概要』 (DS180) を参照してください。

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ファンクシ ョ ンの詳細FPGA デザインの信号は、 ILA コア入力に接続される とデザイン速度でキャプチャできるよ うになり ます。デザインをインプ リ メン ト

する前に、 キャプチャする信号数およびサンプル数などのコアのパラ メータを選択して ください。

デザインを FPGA のボードに読み込むと、 ChipScope Pro Analyzer ソフ ト ウェアを使用して ILA コアに接続された信号をいつ、 どの

よ うにキャプチャするか定義する ト リガー条件を設定できます。 ト リガーが発生し、サンプル バッファが一杯になったら、データ バッ

ファが ChipScope Pro Analyzer ソフ ト ウェアにアップロード されます。このデータは波形またはリ ス ト形式で表示できます。マッチ ロジッ ク、キャプチャ コン ト ロール、ステータス機能のインプ リ メン トには、通常の FPGA ロジッ クが使用されます。オンチップ ブロ ッ

ク RAM メモ リには、 ソフ ト ウェアでアップロード されるまでデータが格納されます。イベン トの ト リガー、データのキャプチャ、 ILAコアとの通信には、 ユーザー入力や出力は必要あ り ません。

各 ILA には最大で 16 個のト リガー ポートがあ り ます。それぞれのト リガー ポートには、1 ～ 256 の信号を含めるこ とができます。 ト

リガー ポート入力は、 マッチ ユニッ ト (予測値のセッ ト ) と比較されます。 この比較では、等号、不等号、範囲内、範囲外、大なり、小

な り、以上、以下などがテス ト されます。 このあと、すべてのマッチ ユニッ トの結果がト リガー イベン ト検出器に送信されます。 この

デバイスでは、マッチ ユニッ トの結果が論理的または順次的にまとめられます。マッチ式が true と評価されれば、 ト リガー イベン トが

発生し、 データが収集されて ト レース メモ リに格納されます。

ユーザーは、ICON コアに接続された ICON インターフェイスを介してブロ ッ ク RAM に格納された収集データにアクセスできるよ う

にな り ます。 この ICON コアは、 JTAG ケーブルを介して ChipScope Pro Analyzer を実行している PC に接続されます。 このインター

フェイスを使用する と、さまざまな ト リガーをテス トするマッチ ユニッ トの条件を設定できます。マッチ ユニッ ト と ト リ ガー イベン ト

検出器の設定は、 ChipScope Pro Analyzer を使用してプログラムできますが、 ILA コアが ChipScope Pro Core Inserter または COREGenerator のいずれかで作成された場合は、 マッチ ユニッ トの機能を定義する必要があ り ます。

CORE GeneratorCORE Generator を使用する と、HDL デザインで使用する ILA キャプチャ コアをカスタマイズし、生成できます。このコアの ト リガー

ポートの数、幅および機能はカスタマイズ可能です。 また、 ILA コアに格納されるデータ サンプルの最大数やデータ幅もカスタマイズ

できます。

X-Ref Target - Figure 1

図 1 : ILA コアと ICON コアの接続

TRIG0

CLKCONTROL0 CONTROL

TRIG1TRIG2TRIG3TRIG4TRIG5TRIG6TRIG7TRIG8TRIG9

TRIG10TRIG11TRIG12TRIG13TRIG14TRIG15

ChipScope ProILA Core

ChipScope ProICON Core

DATATRIG_OUT

DS299_01

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ILA コアのト リガーおよびスト レージ パラメータの設定

CORE Generator を使用して、汎用ト リガーとス ト レージ パラ メータおよびト リガー ポートのパラ メータを含む ILA コアのパラ メータ

を設定します。

コンポーネン ト名の入力

[Component Name] (生成される XCO パラ メーター ファ イルには component_name と して保存) には、英数字の任意の組み合わせとア

ンダースコア (_) を使用できます。 ただし、 アンダースコアはコンポーネン ト名の最初には使用できません。

デザイン例の生成

ILA を CORE Generator で生成する と、ネッ ト リ ス トおよびインスタンシエーシ ョ ン テンプレート ファ イルなどの標準的なザイ リ ンク

ス CORE Generator の出力ファイルのみが生成されます。この標準的な生成ファイルも含めて ILA コアを使用するデザイン 例を生成す

るには、 [Generate Example Design] チェッ ク ボッ クスをオンにします。 このパラ メーターは、 生成される XCO パラ メーター ファ イ

ルには example_design と して保存されます。

ト リガー ポート数の選択 各 ILA コアには、最大 16 個のト リガー ポート を独自に設定できます。 ト リガー ポートの数は、 [Number of Control Ports] プルダウン

リ ス トから選択できます。このパラ メーターは、生成される XCO パラ メーター ファ イルには number_of_trigger_ports と して保存され

ます。

ト リガ条件シーケンサーのイネーブル

ト リ ガー条件シーケンサーは、ブール式または [Max Sequence Levels] で指定したオプシ ョ ンの ト リガー シーケンサのいずれかで設定

でき、 XCO パラ メーター ファ イルには max_sequence_levels と して保存されます。図 2 は、 ト リガー シーケンサーのブロ ッ ク図を示

しています。

[Max Sequence Levels] では、ChipScope Analyzer でシーケンス順に配置可能なマッチ ユニッ トの最大レベルを設定して、 ト リガー条

件をアクティベート します。

RPM の使用

通常、 ILA コアは相対配置マクロ (RPM) を使用して、 パフォーマンスを向上させます。 RPM の使用は、 [Use RPMs] をオフにする と

ディ スエーブルにできます。 ただし、 このチェッ ク ボッ クスはオンのままにしておく こ とを推奨します。 このパラ メーターは、 生成さ

れる XCO パラ メーター ファ イルでは use_rpms と して保存されます。

ト リガー出力ポートのイネーブル

ILA ト リ ガー条件の結果を出力するには、[Enable Trigger Output Port] をオンにしておきます。このパラ メーターは、生成される XCOパラ メーター ファ イルには enable_trigger_output_port と して保存されます。ト リ ガー出力の結果には、ト リガー入力ポートに対して10ク ロ ッ ク サイクルのレイテンシが含まれます。 ト リ ガー出力の形 (レベルまたはパルス) とアクティブ エッジ (High または Low) は、

ChipScope Analyzer で制御されます。 ト リガー出力は、外部テス ト装置を ト リガーするのに必要になるこ とが多いほか、 ト リ ガー、割

り込み、 またはデザインのその他の制御信号と して使用されるこ と もよ くあ り ます。

X-Ref Target - Figure 2

図 2 : ト リガー シーケンサー

Match Unit 0

Level 1

Match Unit 1

Match Unit 2

Match Unit 15

Match Unit 0

Level 2Trigger

Match Unit 1

Match Unit 2

Match Unit 15

Match Unit 0

Level 3

Match Unit 1

Match Unit 2

Match Unit 15

D299_02

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クロック エッジの選択 ILA ユニッ トは、CLK 信号の立ち上がりエッジまたは立ち下がりエッジのいずれかを使用して、ト リガーおよびデータ キャプチャを実

行します。 [Sample On] プルダウン リ ス トから立ち上がりエッジまたは立ち下がりエッジのいずれかを選択します。 このパラ メーター

は、 生成される XCO パラ メーター ファ イルには sample_on と して保存されます。

サンプル データ幅の選択

ILA コアがサンプル バッファに格納できるデータ サンプルの最大ワード数は、[Sample Data Depth] プルダウン リ ス トから選択できま

す。 このパラ メーターは、 生成される XCO パラ メーター ファ イルには sample_data_depth と して保存されます。

スト レージ クオリフ ィケーシ ョ ン条件のイネーブル

ILA コアには、 ト リ ガー条件に加えて、ス ト レージ クオ リ フ ィケーシ ョ ン条件の設定も可能です。ス ト レージ クオ リ フ ィケーシ ョ ン条

件は、ト リ ガー条件とは異なり、ト リガー ポートのマッチ ユニッ トのイベン ト を検証して各データ サンプルのキャプチャまたは格納を

決定します。 ト リガー条件とス ト レージ クオ リ フ ィケーシ ョ ン条件を併用する と、キャプチャ プロセスを開始するタイ ミ ングやキャプ

チャするデータを定義できます。このス ト レージ クオ リ フ ィケーシ ョ ン条件をイネーブルにする場合は、[Enable Storage Qualification]をオンにします。このパラ メーターは、生成される XCO パラ メーター ファ イルには enable_storage_qualification と して格納されます。

データ型の選択

ILA ト リ ガー ポートでキャプチャされるデータのソースは 2 種類あり、 [Data Same as Trigger] チェッ ク ボッ クスで指定します。

• [Data Same as Trigger] がオンの場合 :

• データ ポート と ト リ ガー ポートが同一です。

• データ ポートから除外する ト リガー ポート を個別に選択できます。

• このモードでは、 ILA コアの CLB および配線リ ソースを節約できますが、 最大データ サンプル ワード幅は 4096 ビッ ト

(Spartan®-3、 Spartan-3E、 Spartan-3A、 Spartan-3A DSP、 および Virtex®-4 デバイスでは 256 ビッ ト ) に制限されます。

• [Data Same as Trigger] がオフの場合 :

• データ ポートは、 ト リ ガ ポートから完全に独立します。

• このモードは、 キャプチャされるデータ量を制限する場合に便利です。

• データ ポート幅が ト リガー ポート幅と異なる場合は、 [Data Port Width] で指定する必要があ り ます。

データ ポート幅のパラ メーターは、 生成される XCO パラ メーター ファ イルには data_same_as_trigger と して保存されます。

データ ポート幅の入力

ILA コアに格納される各データ サンプル ワード幅は [Data Port Width] フ ィールドで設定され、生成される XCO パラ メーター ファ イ

ルには data_port_width と して保存されます。データ ワード と ト リガー ワードがそれぞれ独立している場合、最大許容データ幅はター

ゲッ ト デバイス タイプおよびワード数によって異なり ます。ただし、どの組み合わせでも最大許容データ幅は 4096 ビッ ト (Spartan-3、Spartan-3E、 Spartan-3A、 Spartan-3A DSP、 および Virtex-4 デバイスでは 256 ビッ ト ) です。

ILA コアのト リガー ポートのパラメータの設定

ILA コアの ト リガーおよび格納オプシ ョ ンの画面で [Next] をク リ ッ クする と、 ト リ ガー ポート オプシ ョ ンの画面が表示されます。 各

ト リガー ポート を設定するために、 別のパネルが表示されます。 ポート数はト リガーおよび格納 ILA オプシ ョ ン画面の [Number ofTrigger Ports] プルダウン リ ス トから指定します。

ト リガー ポートの幅の入力

ト リ ガー ポート を構成するのに使用するビッ ト数を、 ト リガー幅といいます。 各ト リガー ポートの幅は、 [Trigger Port Width] フ ィー

ルドで個別に設定でき、生成される XCO パラ メーター ファ イルには trigger_port_width_XX と して保存されます。 ト リ ガー ポート幅

には、 1 ～ 256 を設定できます。

ト リガー マッチ ユニッ ト数の設定

マッチ ユニッ トは、 ト リガ ポート と接続しているコンパレータであ り、 ト リ ガ ポートのイベン ト を検出するために使用されます。各ト

リガー ポート (TRIGn) には 1 ～ 16 個の比較ユニッ ト数を接続でき、この値は [Match Units] リ ス トから選択します。このパラ メーター

は、 生成される XCO パラ メーター ファ イルには match_units_XX と して保存されます。

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マッチ ユニッ ト カウンター幅の選択

マッチ ユニッ ト カウンターとは、 ランタイム時にコンフ ィギュレーシ ョ ン可能な ト リガー ポートの各マッチ ユニッ トの出力につけら

れるコンフ ィギュレーシ ョ ン可能なカウンターで、特定数のマッチ ユニッ ト イベン ト をカウン ト します。マッチ カウンターを含めるに

は、プルダウン リ ス トから 1 ～ 32 までの値を選択します。 カウンターをディ スエーブルにするには、[Disabled] を選択します。このパ

ラ メーターは、 生成される XCO パラ メーター ファ イルには counter_width_XX と して保存されます。

マッチ ユニッ ト タイプの選択

ト リ ガー ポートのマッチ ユニッ トで実行される比較またはマッチ ファンクシ ョ ンは、 マッチ ユニッ トのタイプによって異なり ます。

ILA コアでは、 6 個のマッチ ユニッ ト タイプがサポート されています (表 1)。

[Match Type] プルダウン リ ス トからその ト リガー ポートに接続されているすべてのマッチ ユニッ トに適用するマッチ タイプを選択

してください。 このパラ メーターは、 生成される XCO パラ メーター ファ イルには match_type_XX と して保存されます。

ト リガー ポート と同一のデータの選択

[Data Same As Trigger] をオンにする と、 ト リガー ポート オプシ ョ ン設定ページで [Exclude Trigger Port from Data Storage] チェッ ク

ボッ クスが表示されます。 このチェッ ク ボッ クスをオンにする と、 この ト リガー ポートがデータ ポート集合から除外されます。 最大

データ幅の 4096 ビッ ト (Spartan-3、 Spartan-3E、 Spartan-3A、 Spartan-3A DSP、 および Virtex-4 デバイスでは 256 ビッ ト ) がすべて

の ト リガー ポートに適用されます。このパラ メーターは、生成される XCO パラ メーター ファ イルには exclude_from_data_storage_XXと して保存されます。

コアの生成ILA コアのパラ メータを設定したら、[Generate] をク リ ッ ク して ILA コア ファ イルを生成します。コアが生成されたら、生成されたファ

イルのリ ス トが [Readme (コア名)] ウ ィンド ウに表示されます。

表 1 : ILA のト リガー ポートのマッチ ユニッ ト タイプ

タイプ ビッ ト値 (1) マッチ関数 各スライスのビッ ト数 (2) 説明

Basic 0、 1、 X ‘=’、 ‘<>’LUT4 ベース :8

Virtex-5、 Spartan-6 :19その他の LUT6 ベース : 20

遷移検出が重要ではないデータ信号を比較する

ために使用します。最もビッ ト を節約できるマッ

チ ユニッ ト タイプです。

Basic w/edges

0、 1、 X、 R、 F、B、 N

‘=’、 ‘<>’LUT4 ベース : 4

LUT6 ベース : 8

遷移検出 (例 : Low から High、High から Low など) が重要となる制御信号の比較に使用します。

Extended 0、 1、 X‘=’、 ‘<>’、 ‘>’

‘>=’、 ‘<‘、 ‘<=’

LUT4 ベース : 2

LUT6 ベース : 16

大きさ (大小) が重要となるアド レスまたはデー

タ信号の比較に使用します。

Extended w/edges

0、 1、 X、 R、 F、B、 N

‘=’、 ‘<>’、 ‘>’、‘>=’、 ‘<‘、 ‘<=’

LUT4 ベース : 2

LUT6 ベース : 8

大きさ (大小) および遷移検出が重要となるアド

レスまたはデータ信号の比較に使用します。

Range 0、 1、 X

‘=’、 ‘<>’、 ‘>’、‘>=’、 ‘<‘、 ‘<=’

‘in range’、‘not in range’

LUT4 ベース : 1

LUT6 ベース : 8

値の範囲が重要となるア ド レスまたはデータ信

号の比較に使用します。

Range w/ edges

0、 1、 X、 R、 F、B、 N

‘=’、 ‘<>’、 ‘>’,‘>=’、 ‘<‘、 ‘<=’

‘in range’、‘not in range’

LUT4 ベース : 1

LUT6 ベース : 4

値の範囲と遷移検出が重要となるア ド レスまた

はデータ信号の比較に使用します。

メモ :1. ビッ ト値 :0 は論理値 0、1 は論理値 1、X はドン ト ケア、R は 0 から 1 への遷移、F は 1 から 0 への遷移、B は任意の遷移、N は遷移なしを指します。

2. [各スライスのビッ ト数] 列の値は、 マッチ ユニッ ト タイプで使用される リ ソースの相対的な概算値にすぎないので、正確な リ ソース使用率と し

て使用しないでください。 LUT4 ベースのデバイス ファ ミ リには、 Spartan-3、 Spartan-3E、 Spartan-3A、 Spartan-3A DSP、 Virtex-4 FPGA およびこれらのファ ミ リの派生デバイスが含まれます。LUT6 ベースのデバイス ファ ミ リには、Virtex-5、Virtex-6、Spartan-6、Kintex®-7、Virtex-7 およびこれらのファ ミ リの派生デバイスが含まれます。

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ILAコアの使用デザインに ILA コアの HDL サンプル ファ イルをインスタンシエートするには、 次の手順に従って ILA コアのポート信号をデザイン

内の信号に接続します。

• ILA コアの CONTROL ポート信号は、 デザイン内の ICON コア インスタンスの未使用の制御ポートに接続します。

• ILA コアのデータおよびト リガー ポート信号の未使用ビッ トは、すべて 0 に接続します。 このよ うに接続するこ とで、マップ時に

未使用ト リガー /データ信号が削除されなくな り、 インプ リ メンテーシ ョ ン プロセス中の DRC エラーの発生を回避できます。

• データおよびト リガー ソース信号が ILA ク ロ ッ ク信号 (CLK) に同期しているこ とを確認します。

ILA コアが VHDL および Verilog でそれぞれどのよ うに接続されるかについては、「例 1 : VHDL での ILA 接続」および「例 2 : Verilogでの ILA 接続」 を参照してください。制御バス control0 は ILA の制御ポートに接続されているこ とに注意してください。また、Verilogの例では、 空のモジュール宣言が ICON および ILA に対して作成されているこ とに注意してください。 これは、 ブラ ッ ク ボッ クス宣

言と して使用されるので、 合成ツールでは生成されたネッ ト リ ス トが正し く認識されます。

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例 1 : VHDL での ILA 接続

entity example_chipscope_ila isport (

clk_i : in std_logic);

end example_chipscope_icon;

architecture ila_arch of example_chipscope_ila is------------------------------------------------------------------------- Component declarations-----------------------------------------------------------------------

component chipscope_iconport (inout STD_LOGIC_VECTOR(35 downto 0);

end component;

component chipscope_ilaport (

CONTROL : inout std_logic_vector(35 downto 0);CLK:in std_logic;TRIG0:in std_logic_vector(7 downto 0));

end component;

--------------------------------------------------------------------- Local Signals-------------------------------------------------------------------signal control0 : std_logic_vector(35 downto 0);signal trig0: std_logic_vector(7 downto 0);

begin----------------------------------------------------------------------- ICON Pro core instance---------------------------------------------------------------------ICON_inst:chipscope_iconport map (

CONTROL0 => control0);--

----------------------------------------------------------------------- ILA Pro core instance

---------------------------------------------------------------------ILA_inst : chipscope_ilaport map (

CONTROL=> control0,CLK=> clk_i,TRIG0=> trig0);

end ila_arch;

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例 2 : Verilog での ILA 接続

module example_chipscope_icon ( input clk_i);

//-----------------------------------------------------------------// Local Signals//-----------------------------------------------------------------wire [35:0] control0;wire [7:0] trig0

//-----------------------------------------------------------------//// ICON Pro core instance////-----------------------------------------------------------------chipscope_icon ICON_inst (

.CONTROL0(control0)); //-----------------------------------------------------------------//// VIO Pro core instance////-----------------------------------------------------------------chipscope_ila ILA_inst0 (

.CONTROL(control0),

.CLK(clk_i),

.TRIG0(trig0));endmodule

//-------------------------------------------------------------------//// ICON Pro core module declaration////-------------------------------------------------------------------module chipscope_icon(inout [35:0] CONTROL0);

endmodule

//-------------------------------------------------------------------//// ILA Pro core module declaration////-------------------------------------------------------------------module chipscope_ila (inout [35:0] CONTROL,in CLK,input [7:0] TRIG0);

endmodule

Xilinx Platform Studio

XPS での ILA コアの使用

ILA コアは、 Xilinx Platform Studio (XPS) を使用してエンベデッ ド プロセッサ デザインに挿入できます。 この場合、 ILA コアは、 イ

ンターフェイスが OPB_MDM ペリ フェラル コンポーネン トによ りエクスポート される (図 3 参照) BSCAN コンポーネン ト インスタ

ンスによって異なり ます。

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XPS では、ICON コアが Tcl スク リプ ト を使用してツールに統合されています。EDK の Hardware Platform Generator (Platgen) ツール

が実行される と、Tcl スク リプ トが呼び出され、このスク リプ トがコマンド ラ イン モードで CORE Generator™ を呼び出します。Tcl スク リプ トからは CORE Generator にパラ メータ ファ イル (.xco) が渡され、 ICON コアのネッ ト リ ス トが生成されます。 また、 Tcl スク

リプ トは図 3 のコア パラ メータに基づいて ICON ポート と一致するよ うに、 HDL ラ ッパーを生成します。 ICON コア用に生成された

HDL ラ ッパー ファ イルを合成するのには、XST 合成ツールが使用されます。XST および ChipScope Pro CORE Generator からの NGCネッ ト リ ス ト出力は、 ザイ リ ンクスの ISE® Design Suite に読み込まれ、 実際のデバイスのインプリ メンテーシ ョ ンに使用されます。

ト リガー出力ロジックILA コアは TRIG_OUT と呼ばれる ト リガー出力ポート をインプ リ メン ト します。 TRIG_OUT ポートは、 ChipScope Pro Analyzer を使用してランタイムに設定された ト リガー条件の出力です。ト リガー出力の形 (レベルまたはパルス) とアクティブ エッジ (High または

Low) も、 ランタイム時に制御できます。 入力ト リガー ポートに対する TRIG_OUT のレイテンシは、 10 ク ロ ッ ク サイ クルです。

TRIG_OUT ポートは非常に柔軟性があ り、多用途に使用できます。たとえば、オシロスコープやロジッ ク アナライザなどの外部テス ト

装置を ト リガーするには、 デバイス ピンに TRIG_OUT ポート を接続します。 この TRIG_OUT ポート をデバイスに埋め込まれた

PowerPC® または MicroBlaze™ プロセッサの割り込みラインに接続する と、 ソフ ト ウェア イベン ト を発生させるこ とができます。

オンチップ デバッグ ソ リ ューシ ョ ンである ト リガーおよびデータ キャプチャ機能を拡張するには、コアの TRIG_OUT ポート を別のコ

アの ト リガー入力ポートに接続します。

データ キャプチャ ロジック各 ILA コアは、オンチップ ブロ ッ ク RAM リ ソースを使用して、デザインに含まれるその他すべてのコアから独立してデータをキャプ

チャできます。 また、 各 ILA コアは、 ウ ィンド ウおよび N サンプルのいずれかのキャプチャ モードでデータをキャプチャできます。

ウィンドウ キャプチャ モード

ウ ィンド ウ キャプチャ モードでは、 サンプル バッファが 1 つまたは複数の同サイズのサンプル ウ ィンド ウに分割されます。 このモー

ドの場合、 1 つのト リガ条件イベン ト (個々のト リガ マッチ ユニッ ト イベン トのブール式組み合わせ) を使用して、 サンプル ウ ィンド

ウを満たすのに十分なデータを収集します。

X-Ref Target - Figure 3

図 3 : EDK の XPS デザインの ICON コア コンポーネン ト

CONTROL0CAPTURE_IN

TDI_IN

RESET_IN

SHIFT_IN

UPDATE_IN

SEL_IN

DRCK_IN

TDO_OUT

CAPTURE_IN

TDI_IN

RESET_IN

SHIFT_IN

UPDATE_IN

SEL_IN

DRCK_IN

TDO_OUT

CONTROL1

CONTROL2

CONTROL3

CONTROL4

CONTROL5

CONTROL6

CONTROL7

CONTROL8

CONTROL9

CONTROL10

CONTROL11

CONTROL12

CONTROL13

CONTROL14

ChipScope ProICON CoreOPB MDM

Connect toone or moreIBA, ILA, etc.

DS646_04

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サンプル ウ ィンド ウのワード数が 131,072 サンプルまでの 2 の累乗の場合、ト リガー位置はサンプル ウ ィンド ウの開始点 (最初にト リ

ガし、データを収集)、終了点 ( ト リ ガー イベン ト までデータを収集)、 あるいはそれら 2 点間の任意の位置に設定できます。一方、 ウ ィ

ンド ウのワード数が、 2 の累乗以外の場合、 ト リガー位置はサンプル ウ ィンド ウの開始位置にのみ設定できます。

サンプル ウ ィンド ウが満たされる と、ILA コアで ト リガー条件が自動的に再設定され、ト リ ガー条件イベン トが継続して監視されます。

このプロセスは、 サンプル バッファのすべてのサンプル ウ ィンド ウが満たされるか、 ユーザーが ILA コアを停止するまで繰り返され

ます。

N サンプル キャプチャ モード

N サンプル キャプチャ モードはウ ィンド ウ キャプチャ モード と類似していますが、 次の 2 点が大き く異な り ます。

• ウ ィンド ウごとのサンプル数は、 1 ～ サンプル バッファ サイズから 1 を引いた値の範囲で、 任意の整数 N に設定可能

• ト リ ガ位置は、 常にウ ィンド ウにおける位置 0 とする

N サンプル キャプチャ モードは、キャプチャ ス ト レージ リ ソースを無駄にせず、各ト リガで必要とする正確なサンプル数をキャプチャ

する場合に有効です。

ポートおよびパラ メーター

ポート

表 2 にリ ス ト されるILA コアの I/O 信号には、 コアが生成されたと きのパラ メータにしたがって、 ICON までのインターフェイスに使

用される制御バス、 およびその周りのロジッ クに接続されるその他の 1 つまたは複数のポートが含まれます。

表 2 : ILA インターフェイス ポート

ポート名 方向 説明

CLK IN すべてのト リガーおよびス ト レージ ロジッ クにク ロ ッ クを供給するデザイン ク ロ ッ ク。

必須です。

CONTROL[35:0] INOUT(1) ICON コアへのバス接続を制御します。 必須です。

メモ : XPS デザインの場合、 このポートの方向は IN ( 入力 ) です。

DATA[<m>-1:0] 入力

データ ポート。 データ ポートの幅 (<m> の部分) は、 Virtex-5 デバイス ファ ミ リの場合

は 1 ～ 4096、 それ以外のデバイス ファ ミ リの場合は 1 ～ 256 の範囲になり ます。 オプ

シ ョ ンです (data_same_as_trigger パラ メータによって異なる)。

メモ : このポートは、 ベク ターと して宣言する必要があ り ます。 1 ビッ トのポートの場

合、 DATA[0:0] を使用します。

TRIG_OUT OUT ト リ ガー出力ポート。 オプシ ョ ンです (enable_trigger_output_port パラ メータによって

異なる)。

TRIG0[<m>-1:0] IN

ト リ ガー ポート番号 0。 ト リ ガー ポートの幅 (<m> の部分) は、 すべてのデバイス ファ

ミ リで 1 ～ 256 の範囲になり ます。 必須です。

メモ : このポートは、 ベク ターと して宣言する必要があ り ます。 1 ビッ トのポートの場

合、 TRIG0[0:0] を使用します。

TRIG1[<m>-1:0] IN

ト リ ガー ポート番号 1。 ト リ ガー ポートの幅 (<m> の部分) は、 すべてのデバイス ファ

ミ リで 1 ～ 256 の範囲になり ます。 オプシ ョ ンです (number_of_trigger_ports パラ メー

タによって異なる)。

メモ : このポートは、 ベク ターと して宣言する必要があ り ます。 1 ビッ トのポートの場

合、 TRIG1[0:0] を使用します。

TRIG2[<m>-1:0] IN

ト リ ガー ポート番号 2。 ポート幅 (<m> の部分) は、 その他すべてのデバイス ファ ミ リ

で 1 ～ 256 の範囲になり ます。 オプシ ョ ンです (number_of_trigger_ports パラ メータに

よって異なる)。

メモ : このポートは、 ベク ターと して宣言する必要があ り ます。 1 ビッ トのポートの場

合、 TRIG2[0:0] を使用します。

DS299 2011 年 6 月 22 日 japan.xilinx.com製品仕様 11

TRIG3[<m>-1:0] IN

ト リ ガー ポート番号 3。 ト リ ガー ポートの幅 (<m> の部分) は、 すべてのデバイス ファ

ミ リで 1 ～ 256 の範囲になり ます。 オプシ ョ ンです (number_of_trigger_ports パラ メー

タによって異なる)。

メモ : このポートは、 ベク ターと して宣言する必要があ り ます。 1 ビッ トのポートの場

合、 TRIG3[0:0] を使用します。

TRIG4[<m>-1:0] IN

ト リ ガー ポート番号 4。 ト リ ガー ポートの幅 (<m> の部分) は、 すべてのデバイス ファ

ミ リで 1 ～ 256 の範囲になり ます。 オプシ ョ ンです (number_of_trigger_ports パラ メー

タによって異なる)。

メモ : このポートは、 ベク ターと して宣言する必要があ り ます。 1 ビッ トのポートの場

合、 TRIG4[0:0] を使用します。

TRIG5[<m>-1:0] IN

ト リ ガー ポート番号 5。 ト リ ガー ポートの幅 (<m> の部分) は、 すべてのデバイス ファ

ミ リで 1 ～ 256 の範囲になり ます。 オプシ ョ ンです (number_of_trigger_ports パラ メー

タによって異なる)。

メモ : このポートは、 ベク ターと して宣言する必要があ り ます。 1 ビッ トのポートの場

合、 TRIG5[0:0] を使用します。

TRIG6[<m>-1:0] IN

ト リ ガー ポート番号 6。 ト リ ガー ポートの幅 (<m> の部分) は、 すべてのデバイス ファ

ミ リで 1 ～ 256 の範囲になり ます。 オプシ ョ ンです (number_of_trigger_ports パラ メー

タによって異なる)。

メモ : このポートは、 ベク ターと して宣言する必要があ り ます。 1 ビッ トのポートの場

合、 TRIG6[0:0] を使用します。

TRIG7[<m>-1:0] IN

ト リ ガー ポート番号 7。 ト リ ガー ポートの幅 (<m> の部分) は、 すべてのデバイス ファ

ミ リで 1 ～ 256 の範囲になり ます。 オプシ ョ ンです (number_of_trigger_ports パラ メー

タによって異なる)。

メモ : このポートは、 ベク ターと して宣言する必要があ り ます。 1 ビッ トのポートの場

合、 TRIG7[0:0] を使用します。

TRIG8[<m>-1:0] IN

ト リ ガー ポート番号 8。 ト リ ガー ポートの幅 (<m> の部分) は、 すべてのデバイス ファ

ミ リで 1 ～ 256 の範囲になり ます。 オプシ ョ ンです (number_of_trigger_ports パラ メー

タによって異なる)。

メモ : このポートは、 ベク ターと して宣言する必要があ り ます。 1 ビッ トのポートの場

合、 TRIG8[0:0] を使用します。

TRIG9[<m>-1:0] IN

ト リ ガー ポート番号 9。 ト リ ガー ポートの幅 (<m> の部分) は、 すべてのデバイス ファ

ミ リで 1 ～ 256 の範囲になり ます。 オプシ ョ ンです (number_of_trigger_ports パラ メー

タによって異なる)。

メモ : このポートは、 ベク ターと して宣言する必要があ り ます。 1 ビッ トのポートの場

合、 TRIG9[0:0] を使用します。

TRIG10[<m>-1:0] IN

ト リ ガー ポート番号 10。 ト リ ガー ポートの幅 (<m> の部分) は、すべてのデバイス ファ

ミ リで 1 ～ 256 の範囲になり ます。 オプシ ョ ンです (number_of_trigger_ports パラ メー

タによって異なる)。

メモ : このポートは、 ベク ターと して宣言する必要があ り ます。 1 ビッ トのポートの場

合、 TRIG10[0:0] を使用します。

TRIG11[<m>-1:0] IN

ト リ ガー ポート番号 11。 ト リガー ポートの幅 (<m> の部分) は、すべてのデバイス ファ

ミ リで 1 ～ 256 の範囲になり ます。 オプシ ョ ンです (number_of_trigger_ports パラ メー

タによって異なる)。

メモ : このポートは、 ベク ターと して宣言する必要があ り ます。 1 ビッ トのポートの場

合、 TRIG11[0:0] を使用します。

表 2 : ILA インターフェイス ポート (続き)

ポート名 方向 説明

DS299 2011 年 6 月 22 日 japan.xilinx.com製品仕様 12

パラメーター

CORE Generator のパラメーター

表 3 は、 ILA の XCO パラ メーターとその説明です。

TRIG12[<m>-1:0] IN

ト リ ガー ポート番号 12。 ト リ ガー ポートの幅 (<m> の部分) は、すべてのデバイス ファ

ミ リで 1 ～ 256 の範囲になり ます。 オプシ ョ ンです (number_of_trigger_ports パラ メー

タによって異なる)。

メモ : このポートは、 ベク ターと して宣言する必要があ り ます。 1 ビッ トのポートの場

合、 TRIG12[0:0] を使用します。

TRIG13[<m>-1:0] IN

ト リ ガー ポート番号 13。 ト リ ガー ポートの幅 (<m> の部分) は、すべてのデバイス ファ

ミ リで 1 ～ 256 の範囲になり ます。 オプシ ョ ンです (number_of_trigger_ports パラ メー

タによって異なる)。

メモ : このポートは、 ベク ターと して宣言する必要があ り ます。 1 ビッ トのポートの場

合、 TRIG13[0:0] を使用します。

TRIG14[<m>-1:0] IN

ト リ ガー ポート番号 14。 ト リ ガー ポートの幅 (<m> の部分) は、すべてのデバイス ファ

ミ リで 1 ～ 256 の範囲になり ます。 オプシ ョ ンです (number_of_trigger_ports パラ メー

タによって異なる)。

メモ : このポートは、 ベク ターと して宣言する必要があ り ます。 1 ビッ トのポートの場

合、 TRIG14[0:0] を使用します。

TRIG15[<m>-1:0] IN

ト リ ガー ポート番号 15。 ト リ ガー ポートの幅 (<m> の部分) は、すべてのデバイス ファ

ミ リで 1 ～ 256 の範囲になり ます。 オプシ ョ ンです (number_of_trigger_ports パラ メー

タによって異なる)。

メモ : このポートは、 ベク ターと して宣言する必要があ り ます。 1 ビッ トのポートの場

合、 TRIG15[0:0] を使用します。

メモ :1. Xilinx Platform Studio を使用して作成したプロジェク トの場合、 CONTROL ポートの方向は IN です。

表 3 : XCO パラメーター

パラメーター名使用可能な

値デフォルト値 説明

component_name A ～ z、 0 ～ 9、 および _ (アンダースコ

ア) を含む文字列

ila インスタンシエー ト されたコンポー

ネン トの名前

counter_width_<n> Disabled または 1 ～ 32

Disabled ト リ ガー ポート <n> に接続された各

マッチ ユニッ トに関連するマッチ ユニッ ト カウンタの幅。 値が Disabledの場合は、 その ト リ ガー ポー ト で

マッチ カウンタが使用されないこ と

を示しています。

data_port_widthVirtex-5、Virtex-6、Spartan-6、Kintex-6、および Virtex-7 の場合は 1 ～ 4096、 そ

れ以外の場合は 1 ～ 256。

32オプシ ョ ンのデータ ポートのサイズ

data_same_as_trigger

true = データ キャプチャ バス と して 1つまたは複数のト リガー ポート を使用

false = データ キャプチャ バスと してオ

プシ ョ ンのデータ ポート を使用

trueト リ ガー ポート をデータ と してキャ

プチャするか、 オプシ ョ ンのデータ

ポート を使用するか指定します。

表 2 : ILA インターフェイス ポート (続き)

ポート名 方向 説明

DS299 2011 年 6 月 22 日 japan.xilinx.com製品仕様 13

パフォーマンスおよびリソース使用率表 4 は、 パフォーマンスおよびリ ソース データを示しています。

enable_storage_qualification

true = ス ト レージ クオ リ フ ィケーシ ョ ン

条件をイネーブル

false = ス ト レージ クオ リ フ ィ ケーシ ョ

ン条件をディ スエーブル

true

オプシ ョ ンのス ト レージ修飾子をイ

ネーブルにします。

enable_trigger_output_porttrue = ト リ ガー出力ポート をイネーブル

false = ト リ ガー出力ポー ト をデ ィ ス

エーブル

falseオプシ ョ ンの ト リ ガー出力ポー ト を

使用

exclude_from_data_storage<n>

true = データ キャプチャから ト リ ガー

ポート <n> を除外

false = データ キ ャプチャに ト リ ガー

ポート <n> を含有

false true の場合、 データ ス ト レージから

ト リ ガー ポート <n> を除外します。

data_same_as_trigger が true の場合

にのみ適用できます。

match_type<n>basic、 basic_with_edges、 extended、extended_with_edges、 range、range_with_edges

basic ト リ ガー ポー ト <n>に接続された

マッチ ユニッ トすべてを使用するた

めのマッチ ユニッ ト タイプ

match_units_<n> 1 ～ 16

1 ト リ ガー ポー ト <n> のマ ッ チ ユニッ ト数。 すべての ト リ ガー ポート

で使用されるマッチ ユニッ トの総数

は 16 以下にする必要があ り ます。

max_sequence_levels 1 ～ 161 ト リ ガー シーケンサーのレベルまた

はステートの数。 1 の場合、 ト リガー

シーケンサーは使用されません。

number_of_trigger_ports 1 ～ 16 1 ト リ ガー ポート数

sample_data_depth 10 ページの表 2 を参照10 ページの表 2

を参照データ バッファの深さ

sample_on

rising = clk の立ち上が りエッジでサン

プリ ング

falling = clk の立ち下がりエッジでサン

プリ ング

rising キャプチャおよび ト リ ガーする clkポートのエッジ

trigger_port_width_<n> 1 ～ 256 8 ト リ ガー ポート <n> のサイズ

use_rpmstrue = PRM を使用

false= RPM の使用なしtrue 相対配置マ ク ロ制約を使用し て ロ

ジッ ク配置に制約を付けます。

example_designFalse = デザイン例の生成なし

True = デザイン例を生成false コアのデザイン例の生成をイネーブ

ルにします。

表 4 : スライス コンフ ィギュレーシ ョ ンのパフォーマンスおよびリソース使用率

コンフ ィギュレーシ ョ ン

名デバイス ILA の設定

Config1 Xc5vlx20t-ff323-2 デフォルト設定

Config2 Xc6vlx240t-ff1156-2 32 ビッ ト幅、 ト リガー ポート 4 つ、 およびサンプル ワー

ド数 1024 でイネーブルになる ト リガー出力

Config3 Xc7vhx285t-ff1157-2 4096 ビッ ト幅のサンプル データ、 サンプル ワード数は 2048

表 3 : XCO パラメーター (続き)

パラメーター名使用可能な

値デフォルト値 説明

DS299 2011 年 6 月 22 日 japan.xilinx.com製品仕様 14

検証ILA コアは、 ザイ リ ンクス社内で開発されたバス ファンクシ ョ ン モデルを使用し、 IP テス ト環境で検証されています。

参考資料1. ChipScope Pro ソフ ト ウェアと コアの詳細は、 http://japan.xilinx.com/documentation から 『ChipScope Pro ソフ ト ウェアおよびコ

ア ユーザー ガイ ド』 を参照してください。

2. EDK での ChipScope Pro を使用したハード ウェア検証については、http://japan.xilinx.com/documentation から Platform Studio のオンライン ヘルプを参照してください。

System Generator for DSP での ChipScope Pro を使用したハード ウェア検証については、 http://japan.xilinx.com/documentation から

『System Generator for DSP ユーザー ガイ ド』 を参照してください。

サポートザイ リ ンクスでは、製品マニュアルに記述されているよ うに、この LogiCORE 製品のテクニカル サポート を提供しています。マニュア

ルで定義されていないデバイスにインプ リ メ ン ト した り、 製品マニュアルで記述されている範囲を超えてカスタマイズした り、 「DONOT MODIFY」 と記述されているセクシ ョ ンに変更を加えたり した場合、 タイ ミ ング、 機能、 製品サポートは保証されません。

注文情報Xilinx LogiCORE IP モジュールは、 ザイ リ ンクス エンド ユーザー ライセンス契約書に基づいてザイ リ ンクスの ISE® Design SuiteEmbedded Edition から無償で提供されています。このコアは、ザイ リ ンクスの ISE Design Suite ソフ ト ウェアを使用して生成されます。

詳細は、 Chipscope ILA ページを参照してください。

このコアおよびその他の Xilinx LogiCORE IP モジュールの詳細については、ザイ リ ンクスの IP コアのページを参照してください。そ

の他のザイ リ ンクス LogiCORE モジュールおよびソフ ト ウェアの価格や機能については、最寄りのザイ リ ンクス販売代理店までご連絡

ください。

改訂履歴次の表に、 この資料の改訂履歴を示します。

免責事項Xilinx is providing this design, code, or information (collectively, the “Information”) to you “AS-IS” with no warranty of any kind,express or implied.Xilinx makes no representation that the Information, or any particular implementation thereof, is free from any claimsof infringement.You are responsible for obtaining any rights you may require for any implementation based on the Information.Allspecifications are subject to change without notice.XILINX EXPRESSLY DISCLAIMS ANY WARRANTY WHATSOEVER WITHRESPECT TO THE ADEQUACY OF THE INFORMATION OR ANY IMPLEMENTATION BASED THEREON, INCLUDING BUTNOT LIMITED TO ANY WARRANTIES OR REPRESENTATIONS THAT THIS IMPLEMENTATION IS FREE FROM CLAIMS OFINFRINGEMENT AND ANY IMPLIED WARRANTIES OF MERCHANTABILITY OR FITNESS FOR A PARTICULARPURPOSE.Except as stated herein, none of the Information may be copied, reproduced, distributed, republished, downloaded, displayed,posted, or transmitted in any form or by any means including, but not limited to, electronic, mechanical, photocopying, recording, orotherwise, without the prior written consent of Xilinx.

日付 バージョ ン 改訂内容

2008 年 3 月 24 日 1.0 リ リース 10.1 用 (初期リ リース)

2008 年 4 月 25 日 1.1 リ リース 10.1 サービス パッ ク 1

2008 年 9 月 19 日 1.2 リ リース 10.1 サービス パッ ク 3

2009 年 4 月 7 日 2.0 リ リース 11.1

2010 年 4 月 19 日 3.0 リ リース 12.1

2011 年 3 月 1 日 3.1 13.1 リ リース用に v1.04a をアップデート。

2011 年 6 月 22 日 3.2 13.2 リ リース用に v1.04a をアップデート。

DS299 2011 年 6 月 22 日 japan.xilinx.com製品仕様 15

本資料は英語版 (v3.2) を翻訳したもので、 内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあ り ます。日本語版は参考用と してご使用の上、 最新情報につきましては、 必ず最新英語版をご参照ください。