富士時報　Vol.83 No.6 2010

特

集

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1　まえがき

自動車電装分野では，“環境”“安全”“快適”をキー

ワードとする自動車電子制御システムの進化に拍車がか

かっている。その中で，オートマチックトランスミッ

ションには，快適性と燃費向上が求められ，6 速以上の多段 化 や CVT（Continuously Variable Transmission） 化と，ソレノイドバルブに流れる電流に応じてリニアに油圧が変更できるリニア制御が増加する傾向にある。この

リニア制御は，負荷であるリニアソレノイドに流れる電流を，高精度に検出する必要があり，回路部品を搭載す

る ECU（Electronic Control Unit）の肥大化にもつながっ

ている。富士電機は，縦型の出力段 MOSFET（Metal-

Oxide-Semiconductor Field-Effect Transistor） と そ れ

を制御し保護する回路とを一つのパッケージにした IPS（Intelligent Power Switch）を開発してきた。今回開発し

た IPS「F5064H」（図₁）は，リニア制御に必要な高精度電流検出用オペアンプを内蔵することで，実装点数の低減による ECU の小型化と，実装工数の削減に貢献できる製品である。

2　「F5064H」の概要

F5064H の外観を図₁に，回路ブロック図を図₂に，リ

ニア制御回路を図₃に示す。最大定格，電気的特性を表

₁，表₂に示し，論理表を表₃に示す。F5064H はソフト

フィードバックタイプであり，主な特徴は次の五つである。

⒜　負荷電流を高精度に検出するオペアンプ内蔵⒝　過電流，過熱検出機能による負荷短絡保護機能内蔵⒞　負荷状態・異常状態出力用ステータス端子内蔵⒟　インダクタンス負荷でのターンオフ時の逆起電圧に

対する電圧クランプ回路内蔵により，インダクタンス

負荷の高速動作が可能

リニア制御用 IPS ｢F5064H｣

岩水　守生 Morio Iwamizu 岩田　英樹 Hideki Iwata 岩本　基光 Motomitsu Iwamoto

“F5064H” IPS for Linear Control

リニア制御用にハイサイド IPS（Intelligent Power Switch）とオペアンプとを一つのパッケージにした「F5064H」を開発した。本製品は，電流検出に必要な高精度オペアンプを内蔵することで，自動車電装品である ECU（Electronic Control Unit）の小型化に貢献する。出力段の MOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor）を低オン抵抗化するために擬平面接合 QPJ（Quasi Plane Junction）技術を適用した。また，第 3 世代 1.5 µm 自己分離プロセス技術を適用した IC 回路の微細化により，チップサイズを縮小し，小型 SSOP-20 パッケージに搭載できるようにした。

A high-side IPS (Intelligent Power Switch) and an operational amplifier have been combined into a single package to develop the “F5064H” used for linear controls. This product has been constructed with an internal high-precision operational amplifier which is needed for current detection, and contributes to the miniaturization of ECUs (Electronic Control Units) in automobiles. The output stage MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) uses QPJ (Quasi Plane Junction) technology to achieve low on-resistance. Also, the smaller size of the IC circuit that utilizes 3rd generation 1.5 µm self-isolation process technology results in a smaller chip size that can be housed in a small SSOP-20 package.

VB

OUT

GNDh

内部電源

レベルシフトドライバ

過熱検出

負荷開放検出

IN

ST

短絡検出

S＋

S－FB

VDD5

GNDs

オペアンプ

過電流検出

論理回路

オペアンプ部

ハイサイド IPS部

過電圧検出

図₂　「F5064H」の回路ブロック図図₁　「F5064H」の外観

リニア制御用 IPS ｢F5064H｣富士時報　Vol.83 No.6 2010

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⒠　駆動回路内蔵のためマイクロコンピュータによる直接駆動が可能

図₂に示す電流検出用オペアンプ部とハイサイド IPS部とは別々のチップで形成し，一つのパッケージに搭載し

ている。

3　「F5064H」の特徴

₃.₁　電流検出用オペアンプ

電流検出用オペアンプのオフセット電圧，温度ドリフ

ト特性をはじめとする電気的特性について表₂に示す。

F5064H は次の工夫によって広い温度範囲で高い電流検出精度を実現している。

⒜　入力段に p 形 MOSFET を採用し，ゲートサイズの

最適化を実施⒝　バイアス回路に定 gm バイアス回路を用いて，ゲイ

ン - 位相周波数特性の温度依存性を低減⒞　パッケージ応力を考慮したチップレイアウトにする

ことで，電気的特性のばらつきを低減

₃.₂　ESD（Electrostatic Discharge）耐量

オペアンプ部の入力端子は，コントロールユニットの

コネクタに接続されるため，高い ESD 耐量が必要である。

本製品では，₄.₁ 節で後述する低い動作抵抗で高いサー

ジエネルギーを吸収できる VZD（Vertical Zener Diode）により，30 kV 以上（150 pF/2,000 Ω）の ESD 耐量を確保している。

₃.₃　端子オープン時の出力オフ機能

冗長設計として，オペアンプの入力端子部にプルダウン

抵抗を内蔵することにより，端子がオープンとなった場合に，確実に出力をオフさせる機能を内蔵した。

₃.₄　過電流保護機能

出力段 MOSFET に過大な電流が流れた場合に，システ

ム，負荷，素子自身を保護するための過電流保護機能を搭

載している。その動作例として，F5064H が過電流検出状態から電流発振モードに至るまでの動作波形を図₄に示す。F5064H では出力発振モード下でのピーク電流を 14 A程度にクランプしており，過大な電流が流れる異常状態に

おいても，デバイスが発生するノイズを低く抑えている。

また，本ピーク電流の低減により，ECU 配線の微細化お

よびワイヤハーネスの細線・軽量化に貢献できる。

4　ウェーハプロセス

₄.₁　オペアンプ部

通常，抵抗やダイオードなどで構成した ESD 吸収回路により，被保護デバイスの耐圧以下に ESD 電圧をクラン

プすることで，高い ESD 耐量を得ることができる。

しかし，横型の拡散ツェナーダイオードやポリシリコン

ツェナーダイオードでは，構造上動作抵抗が大きい。高い

ESD 耐量を得るには，チップサイズの増大といったデメ

リットがある。図₅にオペアンプ部に使用している p 形MOSFET と ESD 吸収用の縦型パワーツェナーダイオー

ド（VZD）の断面構造図を示す。本プロセスでは表面か

ら深い n 領域（n－VZD）を n ウェルの拡散と同時に行い，

高濃度の p 基板近くまで拡散している。これにより，動作抵抗を下げて，アバランシェ開始電圧において pn 接合の空乏層を p 基板側に広げ，リーチスルー状態で耐圧を

確保している⑴

。

₄.₂　ハイサイド IPS 部

富士電機では従来から縦型の MOSFET を出力段とする

IPS を供給してきた。今回，従来 IPS のチップサイズの

約 40% を占める出力段 MOSFET に，オン抵抗の低減が

表 ₁　「F5064H」の絶対最大定格（Ta＝25 ℃）

項　目 記　号 条　件定　格

単　位最　小 最　大

オペアンプ部

電源電圧 VDD5 DC VGNDs − 0.3 7 V

S＋電圧 VS ＋ DC VGNDs − 0.3 16 V

S−電圧 VS − DC VGNDs − 0.3 16 V

FB 電圧 VFB DC VGNDs − 0.3 7 V

接合部温度 Tj − − 40 150 ℃

ハイサイド IPS 部

電源電圧VB1 DC VGNDh − 0.3 33 V

VB2 250 ms ─ 50 V

出力電流 ID ─ ─ 3 A

入力電圧 VIN

DC VGNDh − 0.3 VB V

VB ＝ OPEN VGNDh − 0.3 7 V

ステータス電圧 VST DC VGNDh − 0.3 7 V

ステータス電流 IST ─ ─ 5 mA

接合部温度 Tj ─ − 40 150 ℃

保存温度 TSTG ─ − 55 150 ℃

リニアソレノイド

シャント抵抗

IN

ST

FB

OUT

S＋

S－

GND

制御・保護回路

F5064H

VDD5（5V）

FWD

VB（13V）

+－

図₃　「F5064H」によるリニア制御回路

リニア制御用 IPS ｢F5064H｣富士時報　Vol.83 No.6 2010

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可能な擬平面接合（QPJ：Quasi Plane Junction）という

ウェーハプロセス技術⑵

を適用している。さらに，回路部に

は 1.5 µm ルールの自己分離技術⑶

を適用し，チップサイズ

の低減を行ったので紹介する。

図₆に F5064H と従来 IPS の，出力段パワー MOSFETに使用している縦型デバイス VDMOSFET（Vertical Dif-fused MOSFET）の断面構造を示す。富士電機では，オ

表 ₂　「F5064H」の電気的特性（Tc＝25 ℃）（1）オペアンプ部

項　目 記　号 条　件定　格

単　位最　小 標準値 最　大

DC ゲイン Avo 80 ─ ─ dB

GB 積 GBP 500 ─ ─ kHz

位相余裕 θm ─ 45 ─ deg

オフセット電圧 Vos − 4 ─ 4 mV

オフセットドリフト TC − 40 ～＋150 ℃ ─ ─ 10 µV/℃

出力電圧範囲（高） Voh 負荷 100 k Ω 4.8 ─ VDD5 V

出力電圧範囲（低） Vol 負荷 100 k Ω VGNDs ─ 0.174 V

立上りスルーレート SR ＋ 0.4 ─ 1.5 V/µs

立下りスルーレート SR − 0.2 ─ 1.0 V/µs

消費電流 IDO ─ ─ 500 µA

（2）ハイサイド IPS 部

項　目 記　号 条　件定　格

単　位最　小 最　大

動作電源電圧 VB Tj ＝− 40 ～ +150 ℃ 5 28 V

静止電源電流 IB VB ＝ 13 V，RL ＝ 10 Ω，VIN ＝ 0 V ─ 3 mA

入力しきい値電圧VIN(H) VB ＝ 13 V 3.5 ─ V

VIN(L) VB ＝ 13 V ─ 1.5 V

入力電流 IIN(H) VB ＝ 13 V，VIN ＝ 5 V 10 50 µA

オン抵抗RDS(on)1

VB ＝ 5 ～ 6 V，IL ＝ 1.25 ATj ＝− 40 ～＋150 ℃ ─ 0.5 Ω

RDS(on)2 VB ＝ 6 ～ 28 V，IL ＝ 1.25 A ─ 0.12 Ω

出力リーク IOL VB ＝ 13 V ─ 0.5 mA

過電流検出 IOC VB ＝ 13 V 3 6 A

過熱検出 Ttrip VB ＝ 13 V 150 200 ℃

過電圧検出 VOV ─ 28 33 V

ターンオン時間 ton VB ＝ 13 V，RL ＝ 10 Ω ─ 120 µs

ターンオフ時間 toff VB ＝ 13 V，RL ＝ 10 Ω ─ 40 µs

負荷クランプ電圧 VclampVB ＝ 13 V，IL ＝ 1.25 AVIN ＝ 5 V，L ＝ 10 mH −（50 − VB） −（60 − VB） V

負荷開放検出 RLOPEN VB ＝ 13 V，VIN ＝ 0 V 6 36 k Ω

表 ₃　「F5064H」の論理表

IN ST OUT 備考

正常動作LH

Open

LHL

LHL

─

負荷開放検出 L H H 自己復帰

過電流検出 LH

LL

LL

出力発振モード自己復帰

過熱検出 LH

LL

LL 自己復帰

過電圧検出 LH

LH

LL 自己復帰

V IN（5V/div）

V ST（5V/div）

I OUT（5A/div）

500　s/div

条件： ＝13V， ＝5V， n チャネルMOSFET負荷使用

VCC V IN

図₄　 「F5064H」が過電流検出から出力発振モードに至るまでの動作波形

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ン抵抗を改善するために，100 V 以上の高耐圧パワー

MOSFET 向けに，QPJ 技術を確立している。今回，この

QPJ 技術を耐圧 60 V の VDMOSFET にも適用できるよう

に改良を加えることで，F5064H の低オン抵抗化を実現し

た。

QPJ の特徴は，従来よりも p チャネルを低濃度で浅く

間隔を狭めて配置することで平面に近い接合面となり，表面での電界強度を緩和し耐圧を確保する点である。これに

より，オン抵抗と耐圧とのトレードオフが改善でき，従来と同等の耐圧を確保したまま，Ron・A（単位面積当たり

のオン抵抗）を 25% 低減し，低オン抵抗化を実現した。

図₇に回路部の要素デバイスの一例を示す。要素デバイ

スには，1.5 µm ルールを適用するとともに，60 V 系中耐圧 n チャネル MOSFET にはダブル RESURF（REduced SURface Field）構造を採用している。本デバイスは，従来と比べ約 50% の小型化を実現した。

5　パッケージ

パッケージには，図₈に示す SSOP-20 パッケージを採用した。アウターリードのはんだめっきには，鉛フリーの

SnAg めっきを用いている。

6　あとがき

本稿では，リニア制御に必要な高精度電流検出用オペ

アンプを IPS に内蔵することで，高いリニア制御精度と

0.8

⑳

① ⑩

⑪

0.5

0.35 0.154.4

7.856.1

端子番号

①　②

③ ⑯～⑳

④

⑤

⑥

⑦ ⑩～⑫

（単位：mm）

端子名

OUT

VB

IN

ST

GNDh

GNDs

端子番号

⑧

⑨

⑬

⑭

⑮

端子名

S+

S－

FB

VDD5

NC

図₈　「F5064H」SSOP-20 パッケージ

n+ n+ p+

低耐圧 nチャネルMOSＦＥＴ 低耐圧 pチャネルMOSＦＥＴ

中耐圧 nチャネルMOSＦＥＴ 中耐圧 pチャネルMOSＦＥＴ

ドレイン ドレインソース（バックゲート）

ソース（バックゲート）

ドレイン ドレインソース（バックゲート）

ソース（バックゲート）

pツェナー n－エピタキシャル層

n－エピタキシャル層

VDMOSドレイン（= 電源接続）

VDMOSドレイン（= 電源接続）

基板n+

基板n+

n+ p+

p+ n+

n+ p+

p+

p+ n+

pツェナーnオフセット

pツェナーpウェル

pウェルpウェル

図₇　主な回路用デバイスの断面構造

p+ p+

n+

n+

n+ n+ n+

（b）従来設計ＶＤＭＯＳＦＥＴ

（a）本設計ＶＤＭＯＳＦＥＴ

ソースゲート

ドレイン

ドレイン

pチャネル

pチャネル

基板n+

n－エピタキシャル層

n－エピタキシャル層

基板n+

ソース ゲート ゲートソース ソース

ソース

n+p+ n+

pチャネル

n+p+ n+

pチャネル

n+p+

図₆　出力段用 VDMOSFET の断面構造

ドレイン低耐圧 p形MOSFET

ソース アノード縦型パワーツェナーダイオード

p+p+

n-VZDp+エピタキシャル層

グランド

p基板

n+nツェナーnウェル nウェル

リーチスルー *

＊ リーチスルー：実線と破線が重なること

図₅　低耐圧 p 形 MOSFET および VZD の断面構造

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ECU の小型化に貢献できるリニア制御用 IPS を紹介した。

今後富士電機では，さまざまな用途に対応できる IPS の

系列拡大と，さらなる低オン抵抗化への技術確立を推進し

ていく所存である。

参考文献⑴　熊谷直樹ほか. 自動車用自己分離型統合パワー IC技術. 富

士時報. 2003, vol.76, no.10, p.622-625.

⑵　徳西弘之ほか. パワー MOSFET ｢SuperFAP-Gシリーズ｣

とその適用効果. 富士時報. 2002, vol.75, no.10, p.593-597.

⑶　岩田英樹ほか. インテリジェントパワー MOSFET. 富士時

報. 2008, vol.81, no.6, p.410-414.

岩水　守生半導体デバイスの開発に従事。現在，富士電機シ

ステムズ株式会社半導体事業本部半導体統括部 ディスクリート・IC 技術部。

岩田　英樹半導体デバイスの開発に従事。現在，富士電機シ

ステムズ株式会社半導体事業本部半導体統括部 ディスクリート・IC 技術部。

岩本　基光CMOS IC の開発に従事。現在，富士電機システム

ズ株式会社半導体事業本部半導体開発センターデ

バイス開発部。

＊ 本誌に記載されている会社名および製品名は，それぞれの会社が所有する

商標または登録商標である場合があります。