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回路CAD【第９回】回路CAD【第９回】ーCMOSインバータのレイアウトー

近畿大学生物理工学部電子システム情報工学科前教授秋濃俊郎

htt // 2 i f k ki d i j / ki / (学内）http://www2.info.waka.kindai.ac.jp/~akino/ (学内）http://www.waka.kindai.ac.jp/tea/akino/ (学外）

2011/11/22 CMOSインバータのレイアウト 1

n-well CMOS製造工程S. M. Kang and Y. Leblebici, “CMOS Digital Integrated Circuits – Analysis and Design – Third Edition,” McGraw Hill.g , g g y g ,

n-well領域とチャネルストッパー領域作成

厚いフィールド酸化膜と極薄のゲート酸化膜成長

コンタクト・ウィンド作成とメタル塗布とパターン形成極薄のゲト酸化膜成長メタル塗布とパタン形成

ポリシリコン層の塗布とパターン形成

ソースとドレイン領域及び基板コンタクトへ注入


シリコン酸化膜形成手順-1S. M. Kang and Y. Leblebici, “CMOS Digital Integrated Circuits – Analysis and Design – Third Edition,” McGraw Hill.g , g g y g ,


シリコン酸化膜形成手順-2S. M. Kang and Y. Leblebici, “CMOS Digital Integrated Circuits – Analysis and Design – Third Edition,” McGraw Hill.g , g g y g ,


パターンによる酸化膜除去S. M. Kang and Y. Leblebici, “CMOS Digital Integrated Circuits – Analysis and Design – Third Edition,” McGraw Hill.S a g a d eb eb c , C OS g ta teg ated C cu ts a ys s a d es g d d t o , cG a


LOCOS (LOC l O id ti f Sili )LOCOS (LOCal Oxidation of Silicon) 今迄のMOSFET間分離方法⇒現在はSTI (Shallow Trench Isolation)S. M. Kang and Y. Leblebici, “CMOS Digital Integrated Circuits – Analysis and Design – Third Edition,” McGraw Hill.g , g g y g ,


n-MOSFET作成手順-１S. M. Kang and Y. Leblebici, “CMOS Digital Integrated Circuits – Analysis and Design – Third Edition,” McGraw Hill.


n-MOSFET作成手順-2S. M. Kang and Y. Leblebici, “CMOS Digital Integrated Circuits – Analysis and Design – Third Edition,” McGraw Hill.g , g g y g ,


n-MOSFET作成手順-3S. M. Kang and Y. Leblebici, “CMOS Digital Integrated Circuits – Analysis and Design – Third Edition,” McGraw Hill.


n-MOSFET作成手順-4S. M. Kang and Y. Leblebici, “CMOS Digital Integrated Circuits – Analysis and Design – Third Edition,” McGraw Hill.


CMレM

OS

I

イアInver

アウト

rterトとトランジスタ領域の指定：アクティブ領域マスク

断面

ラジタ領域指定アクティ領域ク

面図-1


S. M. Kang and Y. Leblebici, “CMOS Digital Integrated Circuits – Analysis and Design – Third Edition,” McGraw Hill.

CMレM

OS

I

イアInver

アウト

rterトとポリシリコン・パターンの指定：ポリシリコン・マスク

断面

ポリシリタ指定ポリシリク

面図-



CMレM

OS

I

イアInver

アウト

rterトとn+のソース・ドレイン拡散：n拡散マスク

p+のソスドレイン拡散 p拡散マスク

断面

p+のソース・ドレイン拡散：p拡散マスク

面図-



CMレM

OS

IイアInverアウト

rterトとメタルとソース、ドレインとの電気的接続：コンタクト・マスク

断面面図-



CMレM

OS

I

イアInver

アウト

rterトとメタル・パターンの指定：メタル・マスク

断面面図-5



CMレM

OS

I

イアInver

アウト

rterトと各レベルのマスクが製造の基本

断面

各ク製造基本

面図-



レデＭＯイ

アウ

デザイ

ＯＳＩＳウ

トイン

Ｓラムン・ルー

ダ・デール

デザインルン・ルーール



λデザイン・ルール-1S. M. Kang and Y. Leblebici, “CMOS Digital Integrated Circuits – Analysis and Design – Third Edition,” McGraw Hill.


λデザイン・ルール-2S. M. Kang and Y. Leblebici, “CMOS Digital Integrated Circuits – Analysis and Design – Third Edition,” McGraw Hill.


回路とマスク・レイアウト

設計フロー-1S. M. Kang and Y. Leblebici, “CMOS Digital Integrated Circuits – Analysis and Design – Third Edition,” McGraw Hill.

機能と性能仕様

回路構成と接続の設計

浮遊容量の推定

初期トランジスタ寸法決定

スティク図設計


回路とマスク・レイアウト

設計フロー-2S. M. Kang and Y. Leblebici, “CMOS Digital Integrated Circuits – Analysis and Design – Third Edition,” McGraw Hill.g , g g y g ,

マスク・レイアウト設計

デザイン・ルール・チェック（DRC）寸法修正と

路変回路と寄生素子抽出

回路変更

回路シミュレーション性能改良


OK性能改良

トランジスタ最小寸法S. M. Kang and Y. Leblebici, “CMOS Digital Integrated Circuits – Analysis and Design – Third Edition,” McGraw Hill.g , g g y g ,

2

2

2 5.15.1

25

5.1


13

n-, p-MOSFETセパレーションS. M. Kang and Y. Leblebici, “CMOS Digital Integrated Circuits – Analysis and Design – Third Edition,” McGraw Hill.g , g g y g ,

5

5

5 10


CMOSインバータCMOSインバタマスク・レイアウト例S. M. Kang and Y. Leblebici, “CMOS Digital Integrated Circuits – Analysis and Design – Third Edition,” McGraw Hill。g , g g y g ,


SPICEのMOSFETモデルSPICEのMOSFETモデルBSIM (Berkeley Short-channel Field Effect Transistor)Y. Cheng and C. Hu, “MOSFET Modeling & BSIM3 User’s Guide,” Kluwer Acad. Pub.g , g ,


MOSFET構造Y. Cheng and C. Hu, “MOSFET Modeling & BSIM3 User’s Guide,” Kluwer Acad. Pub.g , g ,


nチャネルMOSFETIds-Vds 特性Y. Cheng and C. Hu, “MOSFET Modeling & BSIM3 User’s Guide,” Kluwer Acad. Pub.g , g ,


n チャネル MOSFET

Log(Ids)-Vgs 特性Y. Cheng and C. Hu, “MOSFET Modeling & BSIM3 User’s Guide,” Kluwer Acad. Pub.g , g ,


今回Vin

回路設計

今日

回路図

VoutVSS(Gnd) VDD 日の講

図とレ

マスク設計

講義

レイアウのま

ウトと

各レベルのマスクが製造の基本まとめ

と断面

製造

め面図


実習問題1（第9回）■ 最小寸法 0.18μm の CMOSプロセスでの設計を考える。Ln = Lp

= 0 18μm = 2λ としまた W = 1 62μm = 18λ とする k が 1= 0.18μm = 2λ とし、また、Wn = 1.62μm = 18λ とする。 kR が 1 になるように、チャネル幅 WP は Wn の 2.5 倍の 4.05μm = 45 λ とする。与えられた0.18μmのトランジスタ・モデル（.model カー

ド）を使って、以下の問いに答えよ（来週に同じ問題をもう一度行うので、今日出来たところまでをレポートとして提出し、各自のデータを

保存せよ）。保存せよ）。a. S-Edit のラベル入力機能を使って、ノード番号と MOSFET 寸法である Wn ／Ln 及び Wp ／Lp を μm 単位で入力した、CMOSインバタの回路図を作成せよCMOSインバータの回路図を作成せよ。b. VDD = 2Vとして、Vin を 0V から 0.01 きざみで 2V まで変えたDC トランスファ・カーブをグラフに書け。


c. n-MOSFETの電流を別のグラフに書け。

実習問題2（第9回）

p. 32の完成した CMOS インバータのレイアウトを参考に、■

シェアーにある今週の課題ファイルを各自のフォルダーにコピーし、その中のレイアウト部品を使って、次のことをせよ（来週に同じレイアウトをもう度行うので今日出来たとろま週に同じレイアウトをもう一度行うので、今日出来たところまでをレポートとして提出し、各自レイアウトを保存せよ）。

実習問題１の λ単位の CMOS インバタのレイアウトを作a. 実習問題１の λ 単位の CMOS インバータのレイアウトを作成せよ。

b DRC をかけてエラーのないことを確認せよb. DRC をかけてエラのないことを確認せよ。

c. n-MOSFET と p-MOSFET のドレイン接合容量の面積 (AD) と周辺長 (PD) を求めよ。と周辺長 (PD) を求めよ。


CMOSインバータのレイアウト

移動度比移動度比μp/μn= 240/600=1/2.5に合わせて、チネル幅比チャネル幅比WP /Wn= 45λ/18λ=2.5


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