PCIeソリューションに向けた Arria VAvalon-MMインターフェイス

ユーザーガイド

Quartus Prime Design Suiteのための更新 15.1

更新情報

フィードバック

UG-01105_avmm2017.05.21

101 Innovation DriveSan Jose, CA 95134www.altera.com

目次

データシート ..................................................................................................... 1-1PCIe用 Avalon-MMインターフェイス データシート ...................................................................1-1機能特性.......................................................................................................................................................1-2リリース情報.............................................................................................................................................. 1-7デバイス・ファミリーのサポート.......................................................................................................1-7コンフィグレーション.............................................................................................................................1-8デザイン例................................................................................................................................................ 1-10IPコアの検証........................................................................................................................................... 1-11

互換性の試験環境....................................................................................................................... 1-11パフォーマンスおよびリソース使用率............................................................................................1-11推奨スピードグレード.......................................................................................................................... 1-12PCI Expressに向けたデザインの作成................................................................................................1-13

PCI Express用 Avalon-MM Arria Vハード IPスタートガイド.................... 2-1Qsysの実行..................................................................................................................................................2-2デザイン例の生成..................................................................................................................................... 2-3ゲート・レベル・シミュレーションを実行する............................................................................ 2-5Single Dwordデザインのシミュレーション...................................................................................... 2-5チャネル配置のガイドライ ンを理解する........................................................................................ 2-5シンセシス・ファイルの生成............................................................................................................... 2-5Quartus Prime開発ソフトウェアでデザインをコンパイルする ................................................. 2-6デバイスのプログラミング....................................................................................................................2-9

パラメータの設定.............................................................................................. 3-1Avalon-MMのシステム設定...................................................................................................................3-1ベース・アドレス・レジスター(BAR)の設定 ..................................................................................3-3........................................................................................................................................................................ 3-4デバイスのケイパビリティー ............................................................................................................... 3-5エラーレポート..........................................................................................................................................3-7Link Capabilities.......................................................................................................................................... 3-8MSIおよびMSI-X Capabilities ............................................................................................................... 3-9パワー・マネジメント.......................................................................................................................... 3-10Avalonメモリー・マップド・システムの設定.............................................................................. 3-11

インターフェイスおよび信号の説明...............................................................4-1

目次-2

Altera Corporation

エンドポイント・アプリケーション層への 64ビットあるいは 128ビットの Avalon-MMインターフェイス .......................................................................................................................4-1

32ビットの非バースト Avalon-MM Control Register Access (CRA)スレーブ信号....... 4-3バーストおよび非バースト Avalon -MMモジュール信号................................................ 4-564ビットおよび 128ビットのバースト TX Avalon-MMスレーブ信号........................ 4-8

クロック信号............................................................................................................................................4-11リセット信号............................................................................................................................................4-11ハード IPステータス............................................................................................................................. 4-13Multiple MSI/MSI-Xサポートがイネーブルされている場合のエンドポイントへの割り込み .......................................................................................................................................................4-17

物理層インターフェイス信号............................................................................................................. 4-19トランシーバーのリコンフィグレーション....................................................................... 4-19ハード IPステータス拡張........................................................................................................ 4-20シリアル・インターフェイス信号.........................................................................................4-32PIPEインターフェイス信号.................................................................................................... 4-35テスト信号.................................................................................................................................... 4-39

レジスター.......................................................................................................... 5-1コンフィグレーション・スペース・レジスターと PCIe仕様の対応関係.............................. 5-1Type 0コンフィグレーション・スペース・レジスター............................................................... 5-7Type 1コンフィグレーション・スペース・レジスター............................................................... 5-8PCI Express機能構造................................................................................................................................ 5-8Intel定義の VSECレジスター................................................................................................................5-9CvPレジスター........................................................................................................................................5-1164ビットおよび 128ビットの Avalon-MMブリッジ・レジスターの説明............................5-14

Avalon-MM to PCI Express割り込みレジスター................................................................. 5-17Avalon-MMルートポートのプログラミング・モデル................................................................ 5-31

書き込み TLPの送信..................................................................................................................5-33読み出し TLPの送信またはノンポステッド・コンプリーション TLPの受信........5-34CRAインターフェイスを使用する BAR0の読み出しおよび書き込み例..................5-34ルートポートへの PCI Expressから Avalon-MMの割り込みステータス・レジスターおよびイネーブル・レジスター...............................................................................5-37

ルートポート TLPデータレジスター................................................................................... 5-38Uncorrectable Internal Error Mask(訂正不能な内部エラーマスク)レジスター....................... 5-41Uncorrectable Internal Error Status(訂正不能な内部エラー・ステータス)レジスター......... 5-42Correctable Internal Error Mask(訂正可能な内部エラーマスク)レジスター............................5-44Correctable Internal Error Status(訂正可能な内部エラー・ステータス)レジスター............. 5-44

リセットおよびクロック...................................................................................6-1PCI Express用ハード IPの IPコアおよびアプリケーション・レイヤーのリセット・シーケンス................................................................................................................................................. 6-3

クロック.......................................................................................................................................................6-5

目次-3

Altera Corporation

クロックドメイン......................................................................................................................... 6-5クロックの要約..............................................................................................................................6-8

エンドポイントの割り込み...............................................................................7-1MSI割り込みおよびレガシー割り込みのイネーブル....................................................................7-2Avalon-MM割り込みの生成...................................................................................................................7-3複数のMSI/MSI-Xサポートを備えた Avalon-MMインターフェイスを使用したエンドポイント向け割り込み.......................................................................................................................7-3

エラー処理.......................................................................................................... 8-1物理層のエラー..........................................................................................................................................8-2データリンク層のエラー........................................................................................................................ 8-2トランザクション層のエラー............................................................................................................... 8-3エラー・レポーティングとデータ・ポイズニング........................................................................8-7訂正不可能なエラー・ステータス・ビットと訂正可能なエラー・ステータス・ビット..8-8

IPコアのアーキテクチャー..............................................................................9-1トップレベルのインターフェイス.......................................................................................................9-3Avalon-MMインターフェイス .............................................................................................................. 9-3クロックとリセット.................................................................................................................................9-3トランシーバーのリコンフィグレーション..................................................................................... 9-4割り込み.......................................................................................................................................................9-4PIPE............................................................................................................................................................... 9-4データリンク層..........................................................................................................................................9-4物理層........................................................................................................................................................... 9-632ビット PCI Express Avalon-MMブリッジ...................................................................................... 9-9

Avalon-MMブリッジ TLP......................................................................................................... 9-12Avalon-MM-to-PCI Expressライト要求................................................................................. 9-12Avalon-MM-to-PCI Expressアップストリーム・リード要求.......................................... 9-12PCI Express-to-Avalon-MMリード・コンプリーション...................................................9-13PCI Express-to-Avalon-MMダウンストリーム・ライト要求.......................................... 9-13PCI Express-to-Avalon-MMダウンストリーム・リード要求.......................................... 9-14Avalon-MM-to-PCI Expressリード・コンプリーション...................................................9-1532ビットのブリッジに向けた PCI Express-Avalon-MMアドレス間の変換.............. 9-15BARサイズと PCIeアドレススペースの最小化................................................................ 9-1732ビット・アドレッシングに向けた Avalon -MM-to-PCI Expressアドレス変換アルゴリズム...............................................................................................................................9-19

Completer Only Single Dwordエンドポイント................................................................................. 9-21RXブロック.................................................................................................................................. 9-22Avalon-MM RXマスターブロック..........................................................................................9-22TXブロック.................................................................................................................................. 9-23

目次-4

Altera Corporation

割り込みハンドラーブロック................................................................................................. 9-23

デザインの実装................................................................................................ 10-1Assignment Editorを使用したアナログ QSFアサインメントの作成....................................... 10-1ピン・アサインメントの作成............................................................................................................. 10-2リンク・トレーニングに関する問題の回避に向けて推奨されるリセットシーケンス.... 10-3

追加機能............................................................................................................ 11-1プロトコルを介したコンフィグレーション(CvP).........................................................................11-1Autonomousモード................................................................................................................................. 11-3

Autonomousモードのイネーブル...........................................................................................11-3CvP初期化のイネーブル.......................................................................................................... 11-4

ECRC........................................................................................................................................................... 11-4RXパス上の ECRC......................................................................................................................11-4TXパス上の ECRC......................................................................................................................11-5

トランシーバー PHY IPリコンフィグレーション...................................... 12-1トランシーバー・リコンフィグレーション・コントローラー IPコアの接続....................12-1CvPを使用したデザインにおける Transceiver Reconfiguration Controllerの接続................ 12-3

デバッグ............................................................................................................ 13-1ハードウェア立ち上げに関する問題................................................................................................ 13-1リンク・トレーニング.......................................................................................................................... 13-2サードパーティー製 PCIeアナライザーの使用............................................................................ 13-2BIOS列挙の問題......................................................................................................................................13-2

PCI Expressに関する FAQ................................................................................A-1

レーンの初期化とリバーサル.......................................................................... B-1

改訂履歴............................................................................................................. C-1PCIe PCI Expressソリューションに向けた インテル Arria 10 Avalon Avalon-MMインターフェイス・ソリューション ユーザーガイド 改訂履歴.......................................................C-1

目次-5

Altera Corporation

データシート 12017.05.21

UG-01105_avmm 更新情報 フィードバック

PCIe用 Avalon-MMインターフェイス データシートIntel® Arria® V FPGA は that is compliant with PCI Express Base Specification 2.1 or 3.0に準拠した PCIExpress*向けにハード化されたプロトコル・スタックを含んでいます。Avalon®メモリーマップド(Avalon-MM)インターフェイスを使用する PCI Express IPコアのハードIPは、PCIe*プロトコルに関連する一部の煩雑さを排除します。たとえば、このハード IPは、すべてのトランザクション・レイヤー・プロトコル(TLP)のエンコーディングとデコーディングを処理します。その結果、より迅速に設計を完了することができます。 Avalon-MMインターフェイスは、ソフトロジック内にブリッジとして実装されています。これは Qsysで利用可能です。次の図は、このバリアントに向けた高水準モジュールと接続するインターフェイスを示しています。

図 1-1: Avalon-MMインターフェイスを持つ Arria V PCIeバリアント

Bridge PCIe Hard IPBlock

PIPEInterface PHY IP Core

for PCIe(PCS/PMA)

Serial DataTransmission

ApplicationLayer

(User Logic)

Avalon-MMInterface

表 1-1: PCI Expressデータ・スループット

次の表は、1レーン、2レーン、4レーン、および 8レーンの Gen1および Gen2に向けた PCIExpressリンクの総帯域幅を示しています。このプロトコルでは、Gen1では毎秒 2.5ギガ転送、そして Gen2では毎秒 5.0ギガ転送が規定されています。この表は単一の送信(TX)チャネルまたは単一の受信(RX)チャネルの帯域幅も示しています。二重動作に対しては、この数値は 2倍となります。Gen1と Gen2は 8B/10Bエンコーディングを使用します。これには、20％のオーバーヘッドが発生します。

Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks ofIntel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to currentspecifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice.Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expresslyagreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published informationand before placing orders for products or services.*Other names and brands may be claimed as the property of others.

ISO9001:2015登録済

www.altera.com101 Innovation Drive, San Jose, CA 95134

リンク帯域幅(Gbps)

×1 ×2 ×4 ×8

PCI Express Gen1(2.5 Gbps)

2 4 8 16

PCI Express Gen2(5.0 Gbps)

4 8 16 N/A

多くの Intel FPGA製品に含まれる PCI Expressハード IP実装の帯域幅を算出する方法についての詳細は、PCI Express High Performance Reference Designを参照してください。

関連情報• Introduction to Altera IP Coresパラメーター化、アップグレード、IP コアのシミュレーションを含むすべての IntelFPGA IPコアに関する基本的な情報を提供します。

• Creating Version-Independent IP and Qsys Simulation Scriptsソフトウェアあるいは IP のバージョンのアップグレードのためのマニュアルでの更新を必要としないシミュレーション・スクリプトの作成について詳しい情報を提供します。

• Project Management Best Practicesプロジェクトと IP ファイルの効果的な管理および移植性のためのガイドラインを提供します。

• PCI Express Base Specification 2.1 or 3.0• PCI Express高性能リファレンス・デザイン

機能特性Avalon-MMインターフェイスを持つ PCI Express用の Arria V ハード IPは、次の機能をサポートします。• ハード IPとして実装されたトランザクション、データリンク、および物理レイヤーを含む完全なプロトコル・スタック。

• Gen1および Gen2のルートポートとエンドポイントに向けた×1、×2、×4コンフィグレーションのサポート。Gen1のルートポートとエンドポイントに向けた x8コンフィグレーションのサポート。

• 専用の 16キロバイト(KB)受信バッファー。• Gen2に向けたオプションのハード・リセット・コントローラー。• PCIeリンクを使用したプロトコルを介したコンフィグレーション(CvP)に向けたオプションのサポートにより、I/Oとコア・ビットストリームを別々に格納することが可能です。

1-2 機能特性UG-01105_avmm

2017.05.21

Altera Corporation データシート

フィードバック

• パラメーター化、デザイン・モジュール、および接続性を実証する Qsysデザイン例 。• アプリケーションの種類に基づいて RXバッファー・スペースの更なる最適化を可能とする拡張されたクレジット配分設定。

• 高い信頼性が必要なアプリケーションに向けたオプションのエンドツーエンド巡回冗長コード(ECRC)の生成と検査、および高度なエラー報告(AER)。簡単に使用可能です。• 柔軟性のある設定• ライセンス不要• すぐに始められるデザイン例

表 1-2: PCI Express IPコア用のすべてのハード IPの機能比較

次の表は、PCI Express IPコア用の 4つのハード IPの機能を比較表示しています。機能 Avalon-STインターフェイ

スAvalon-MMインターフェ

イスAvalon-MM DMA

IPコアのライセンス 無償 無償 無償

ネイティブ・エンドポイント

サポート有 サポート有 サポート有

レガシー・エンドポイント(1)

サポート有 サポート無 サポート無

ルートポート サポート有 サポート有 サポート無

Gen1 ×1、×2、×4、×8 ×1、×2、×4、×8 x8

Gen2 ×1、×2、×4 ×1、×2、×4 ×4

64ビットのアプリケーション・レイヤー・インターフェイス

サポート有 サポート有 サポート無

128ビットのアプリケーション・レイヤー・インターフェイス

サポート有 サポート有 サポート有

(1) 新規のデザインには推奨されません。

UG-01105_avmm2017.05.21 機能特性 1-3

データシート Altera Corporation

フィードバック

機能 Avalon-STインターフェイス

Avalon-MMインターフェイス

Avalon-MM DMA

トランザクション・レイヤー・パケット(TLP)の種類

• Memory Read Request• Memory Read Request-

Locked• Memory Write Request• I/O Read Request• I/O Write Request• Configuration Read

Request (Root Port)• Configuration Write

Request (Root Port)• Message Request• Message Request with

Data Payload• Completion Message• Completion with Data• Completion for Locked

Read without Data

• Memory Read Request• Memory Write Request• I/O Read Request—

Root Port only• I/O Write Request—

Root Port only• Configuration Read

Request (Root Port)• Configuration Write

Request (Root Port)• Completion Message• Completion with Data• Memory Read Request

(single dword)• Memory Write Request

(single dword)

• Memory ReadRequest

• Memory WriteRequest

• CompletionMessage

• Completion withData

ペイロードのサイズ 128~512バイト 128または 256バイト 128または 256バイト

ノンポステッド・リクエストに向けてサポートされるタグの数

32または 64 64ビット・インターフェイスには 8

128ビット・インターフェイスには 16

16

62.5 MHzクロック サポート有 サポート有 サポート無

多機能性 最大 8つのファンクションをサポート

単一のファンクションのみをサポート

単一のファンクションのみをサポート

アウトオブオーダー・コンプリーション(アプリケーションレイヤーに透過的)

サポート無 サポート有 サポート有

4 KBのアドレス境界を越えるリクエスト(アプリケーション・レイヤーに透過的)

サポート無 サポート有 サポート有

1-4 機能特性UG-01105_avmm

2017.05.21

Altera Corporation データシート

フィードバック

機能 Avalon-STインターフェイス

Avalon-MMインターフェイス

Avalon-MM DMA

PIPEインターフェイス信号の極性反転

サポート有 サポート有 サポート有

RXと TXでの ECRC転送

サポート有 サポート無 サポート無

MSIリクエストの数 1、2、4、8、または 16 1、2、4、8、または 16 1、2、4、8、または16

MSI-X サポート有 サポート有 サポート有

レガシー割り込み サポート有 サポート有 サポート有

拡張 ROM サポート有 サポート無 サポート無

PCIe分岐 サポート無 サポート無 サポート無

表 1-3: PCI Express IPコア用のすべてのハード IPの TLPサポート比較

この表は、PCI Express IPコア用のハード IPのバリアントが送信できる TLPの種類を比較しています。各エントリーは、この TLPの種類が(送信に向けて)エンドポイント(EP)、ルートポート(RP)、またはその両方(EP/RP)でサポートされているかどうかを示します。

トランザクション・レイヤー・パケット(TLP)の種類

(送信サポート)

Avalon-STインターフェイス

Avalon-MMインターフェイス

Avalon-MM DMA

メモリー・リード・リクエスト(Mrd)

EP/RP EP/RP EP

メモリー・リード・ロック・リクエスト(MRdLk)

EP/RP EP

メモリー書き込みリクエスト(MWr)

EP/RP EP/RP EP

I/Oリード・リクエスト(IORd)

EP/RP EP/RP

I/Oライト・リクエスト(IOWr)

EP/RP EP/RP

Config Type 0リード・リクエスト(CfgRd0)

RP RP

UG-01105_avmm2017.05.21 機能特性 1-5

データシート Altera Corporation

フィードバック

トランザクション・レイヤー・パケット(TLP)の種類

(送信サポート)

Avalon-STインターフェイス

Avalon-MMインターフェイス

Avalon-MM DMA

Config Type 0ライト・リクエスト(CfgWr0)

RP RP

Config Type 1リード・リクエスト(CfgRd1)

RP RP

Config Type 1ライト・リクエスト(CfgWr1)

RP RP

メッセージ・リクエスト(Msg)

EP/RP EP/RP

データを有するメッセージ・リクエスト(MsgD)

EP/RP EP/RP

コンプリーション(Cpl)

EP/RP EP/RP EP

データを有するコンプリーション(CplD)

EP/RP EP/RP EP

コンプリーション・ロック(CplLk)

EP/RP

データを有するコンプリーション・ロック(CplDLk)

EP/RP

AtomicOpのフェッチと追加リクエスト(FetchAdd)

EP

PCIeソリューションに向けた Arria V Avalon-MMインターフェイス・ユーザーガイドの目的は、PCI Expressプロトコルを説明することではなく、この IPコアの説明にあります。この 2つの目的には必然的に重複する部分もありますが、この資料は PCI Expressのベース仕様を理解した上で使用してください。注意: このリリースでは、さまざまなバリアントに向けてユーザーガイドが提供されています。

関連情報には、すべてのバージョンに向けたリンクが掲載されています。関連情報• PCIeソリューションに向けた Vシリーズ Avalon-MM DMAインターフェイス・ユーザーガイド

1-6 機能特性UG-01105_avmm

2017.05.21

Altera Corporation データシート

フィードバック

• PCIeソリューションに向けた Arria V Avalon-MMインターフェイス・ユーザーガイド• PCIeソリューションに向けた Arria V Avalon-STインターフェイス・ユーザーガイド

リリース情報

表 1-4: PCI Express用ハード IP

項目 説明

バージョン 15.1

リリース時期 2018年 5月

製品コード 製品コードは不要です。

プロダクト ID PCI Express用の Arria Vハード IPに向けて暗号化されたファイルはありません。この IPコアにはライセンスは不要であるため、製品 IDとベンダー IDは必要ありません。

ベンダー ID

Intelは、IPコアが以前のリリースに含まれている場合、現行バージョンの インテル® Quartus®

Prime開発ソフトウェアが各 IPコアの旧バージョンに準拠することを検証しています。Intelは、この検証への例外は Intel IPリリースノート で記載し、また インテル Quartus Prime IPアップデート・ツールで明記しています。Intelは、前リリースよりも古いバージョンの IPコアとの準拠は確認していません。関連情報Intel FPGA IP Release Notes現行バージョンと旧バージョンのインテル FPGA IPコアのリリースノートを提供しています。

デバイス・ファミリーのサポート次の用語は、 Intel FPGA IPコアに向けたデバイスサポートの水準を定義します。

UG-01105_avmm2017.05.21 リリース情報 1-7

データシート Altera Corporation

フィードバック

• Advanced support—IP コアは、このデバイス・ファミリーのシミュレーションとコンパイルに向けて使用可能です。タイミング・モデルには、レイアウト後の情報に基づいた遅延についての初期の技術的評価が含まれています。このタイミング・モデルは、シリコンのテストが実際のシリコンとタイミング・モデルの相関を改善するため、変更される可能性があります。この IPコアは、システム・アーキテクチャーおよびリソース使用率の調査、シミュレーション、ピン配置、システム・レイテンシーの評価、基本的なタイミング評価(パイプライン・バジェット)、I/O転送ストラテジー(データパス幅、バースト深度、I/O規格のトレードオフ)に使用できます。

• Preliminary support—この IPコアは、このデバイス・ファミリー用の暫定的なタイミング・モデルで動作が確認されています。この IPコアはデバイス・ファミリーに対しての機能要件をすべて満たしていますが、タイミング解析は実施中である場合があります。よって、量産デザインでの使用には注意が必要です。

• Final support—この IPコアは、このデバイス・ファミリー用の最終タイミング・モデルで動作が確認されています。この IPコアはデバイス・ファミリーに対しての機能要件をすべて満たしており、量産デザインに向けて使用可能です。

表 1-5: デバイス・ファミリーのサポート

デバイス・ファミリー サポート・レベル

Arria V Final support

その他のデバイス・ファミリー その他のデバイス・ファミリーの情報は、 Intelの PCI Express IPソリューションのウェブページを参照してください。

関連情報PCI Express Solutions Web Page

コンフィグレーションPCI Express用の Avalon-MM Arria Vハード IPには、次のレイヤーで構成された PCI Expressスタックの完全なハード IP実装が含まれています。• Physical (PHY)には、次が含まれます。

• フィジカル・メディア・アタッチメント (PMA)• フィジカル・コーディング・サブレイヤー (PSC)

• メディア・アクセス・コントロール(MAC)• データ・リンク・レイヤー(DL)• トランザクション・レイヤー(TL)

エンドポイントとしてコンフィグレーションされる場合、Avalon-MMを使用する PCI Express用の Arria V ハード IPは、メモリーのリードおよびライト・リクエスト、そしてデータを持つコンプリーションとデータを持たないコンプリーションをサポートします。

1-8 コンフィグレーションUG-01105_avmm

2017.05.21

Altera Corporation データシート

フィードバック

図 1-2: 単一のルートポートとエンドポイントを持つ PCI Expressアプリケーション

次の図は、Arria V FPGA間の PCI Expressリンクを示しています。1つはルートポートとしてコンフィグレーションされており、もう 1つはエンドポイントとしてコンフィグレーションされています。

Altera FPGA

User ApplicationLogic

PCIeHard IP

RP

PCIeHard IP

EP

User Application LogicPCI Express Link

Altera FPGA

図 1-3: プロトコルを介したコンフィグレーションを使用する PCI Expressアプリケーション

この Arria Vデザインには、次のコンポーネントが含まれています。• 1つのエンドポイントが含まれる 2番目の FPGAへと直接接続するルートポート• PCIeスイッチに接続する 2つのエンドポイント• PCI Expressリンクを使用して CvPを実装するホスト CPUは、スイッチを介して接続します。

PCI Expressを介したコンフィグレーションについては次のリンクを参照してください。

UG-01105_avmm2017.05.21 コンフィグレーション 1-9

データシート Altera Corporation

フィードバック

PCIe Link

PCIe Hard IP

RP Switch

PCIeHard IP

RP

User ApplicationLogic

PCIe Hard IP

EP

PCIe LinkPCIe LinkUser ApplicationLogic

Altera FPGA with Hard IP for PCI Express

Altera FPGA with Hard IP for PCI Express

Active Serial or Active Quad

Device Configuration

Configuration via Protocol (CvP)using the PCI Express Link

Serial orQuad Flash

USB

Download cable

PCIeHard IP

EPUser

Application Logic

Altera FPGA with Hard IP for PCI Express

Config Control

CvP

USB

Host CPU

PCIe

関連情報Configuration via Protocol (CvP)Implementation in Intel FPGAs User Guide

デザイン例PCI Express用の Avalon-MM Arria Vハード IPの IPコアに対しては、次のデザイン例が利用可能です。これらのデザイン例は、 <install_dir>/ip/altera/altera_pcie/altera_

pcie_<dev>__hip_avmm/example_designsディレクトリーよりダウンロード可能です。• ep_g1x1.qsys• ep_g1x4.qsys• ep_g1x8.qsys• ep_g2x1.qsys• ep_g2x4.qsys

このユーザーガイドで提供されるデザイン例を使用して設計を開始するには、以下のリンクをクリックしてください。

1-10 デザイン例UG-01105_avmm

2017.05.21

Altera Corporation データシート

フィードバック

IPコアの検証PCI Expressの仕様に準拠していることを確認するために、Intelは広範囲におよぶ検証を実行しています。このシミュレーション環境は、PCI Expressリンク・インターフェイスを駆動する業界標準のバス機能モデル(BFM)で構成される複数のテストベンチを使用します。Intelは、シミュレーション環境で次の検証を実行します。• アプリケーション・レイヤー・インターフェイス、コンフィグレーション・スペース、およびすべての種類とサイズの TLPに対して疑似ランダム刺激テストを実行します。

• エラー・インジェクション・テストはリンク、TLP、およびデータ・リンク・レイヤー・パッケージ(DLLPs)にエラーを注入し、適切な応答を確認します。

• PCI-SIG® Compliance Checklistは、チェックリスト内のアイテムをテストします。• ランダムテストは、広範囲のトラフィック・パターンをテストします。Intelは、PCBを検証し、PCI-SIGでのベース・ボード・テスト(CBBテスト）の完全に準拠させるために活用できる 2つのデザイン例を提供しています。

関連情報• PCI SIG Gen3 x8 Merged Design - Stratix V• PCI SIG Gen2 x8 Merged Design - Stratix V

互換性の試験環境Intelは、信頼性の持てるソリューションを提供するために、非常に多くのハードウェアの検証を実行しています。Intelは、様々なメーカーのマザーボードと PCI Expressスイッチを使用してリリースごとに内部試験を実行しています。すべての PCI-SIG適合試験は、IPコアのリリースごとに実行されています。

パフォーマンスおよびリソース使用率PCIeプロトコル・スタックはハード化されたロジックに実装されているため、使用するデバイスリソースは 1％未満となります。Avalon-MMブリッジはソフトロジックに実装されており、ハード化されたプロトコル・スタックのフロントエンドとして機能します。次の表は、 Quartus Prime開発ソフトウェアの現在のバージョンを使用した場合の、選択したコンフィグレーションの一般的なデバイス・リソース使用量を示しています。M10Kメモリーブロックを除き、次の表の ALMおよびロジック・レジスターの個数は、最も近い 50に切り上げられます。

表 1-6: PCI Express用の Avalon-MMハード IPのパフォーマンスおよびリソース使用率

データレートあるいはインターフェイス幅

ALM メモリー M10K ロジックレジスター

Avalon-MMブリッジ

UG-01105_avmm2017.05.21 IPコアの検証 1-11

データシート Altera Corporation

フィードバック

データレートあるいはインターフェイス幅

ALM メモリー M10K ロジックレジスター

Gen1 ×4 1250 27 1700

Gen2 ×8 2100 35 3050

Avalon-MMインターフェイス–Completer Only

64 600 11 900

128 1350 22 2300

Avalon-MM–Completer Only Single DWord

64 160 0 230

注意: トランシーバー・モジュールのソフト・キャリブレーションには、追加ロジックが必要です。必要となるロジックの量は、コンフィグレーションによって異なります。

関連情報Fitter Resources Reports

推奨スピードグレード

表 1-7: Arria Vで推奨されるリンク幅のスピードグレードとアプリケーション・レイヤー・クロックの周波数

Intelでは、アプリケーション・レイヤー・クロックの周波数が 250 MHzの場合、 Quartus Primeの Analysis & Synthesis Settings Optimization Techniqueを Speedに設定することを推奨しています。合成の最適化についての詳細は、 Quartus Prime Helpの Setting Up and Running Analysis andSynthesisを参照してください。Optimization Techniqueの設定方法については、 Quartus Primeハンドブック Volume2の Area and Timing Optimizationを参照してください。

1-12 推奨スピードグレードUG-01105_avmm

2017.05.21

Altera Corporation データシート

フィードバック

リンクレート

リンク幅 インターフェイス幅

アプリケーション・クロック周波数(MHz)

推奨スピードグレード

Gen1

×1 64ビット 62.5 (2)、125 –4、–5、–6

×2 64ビット 125 –4、–5、–6

×4 64ビット 125 –4、–5、–6

×8 128ビット 125 –4、–5、–6

Gen2

×1 64ビット 125 –4、–5

×2 64ビット 125 –4、–5

×4 128ビット 125 –4、–5

関連情報• Area and Timing Optimization• Intel Software Installation and Licensing Manual• Setting up and Running Analysis and Synthesis

PCI Expressに向けたデザインの作成

はじめる前にデザイン要件に最適な PCIeバリアントを選択します。• デザインはエンドポイントか、それともルートポートか？• 実装するジェネレーションはどれか？• 実装するリンク幅は？• アプリケーションが必要とする帯域幅は？• プロトコルを介したコンフィグレーション(CvP)が必要か？注意: 次のステップは、デザイン生成およびシミュレーション・プロセスの概要のみを説明しま

す。詳細は、Quick Start Guideの章を参照してください。1. 使用するバリアントに向けてパラメーターを選択します。2. インテル Arria 10デバイスの場合、component GUIの new Example Designタブを使用して、指定するデザインを生成することができます。次に、この例をシミュレーションし、 インテル

(2) この数値は省電力モードです。

UG-01105_avmm2017.05.21 PCI Expressに向けたデザインの作成 1-13

データシート Altera Corporation

フィードバック

Arria 10 FPGA Development Kitにダウンロードします。詳細は、 インテル Arria 10/ インテルCyclone® 10 GX PCI Express* IP Core Quick Start Guideを参照してください。

3. すべてのデバイスで、Intelが提供するデザイン例を使用してシミュレーションが実行可能です。すべてのスタティック PCI Expressデザイン例は、 <install_dir>/ip/altera/

altera_pcie/altera_pcie_<dev>_ed/example_design/<dev> にて利用可能です。これとは別に、シミュレーション・モデルを作成し、独自のカスタム BFMもしくはサードパーティー制の BFMを使用します。Platform DesignerGenerateメニューでシミュレーション・モデルを生成します。Intelは、すべての IPに向けて ModelSim* - Intel FPGA Editionをサポートしています。PCIeコアは、Aldec RivieraPro*、CadenceNCSim*、Mentor Graphics ModelSimとSynopsys VCS*および VCS-MX*シミュレーターをサポートしています。Intelテストベンチおよびルートポート BFMあるいはエンドポイント BFMは、バリエーションに接続するアプリケーション・レイヤー・ロジックの基本的な検証手段を提供します。ただし、このテストベンチとルートポート BFMは完全な検証環境の代わりとなるものではありません。アプリケーションを十分に検証するには、Intelでは、市販の PCI Express検証 IPとツールを入手するか、独自のハードウェア検証を行うか、またはその両方を行うことを推奨しています。

4. Quartus Prime開発ソフトウェアを使用してデザインをコンパイルします。デザインのバージョンと実行する Quartus Prime開発ソフトウェアのバージョンがマッチしない場合、PCIeデザインを再度生成してください。

5. デザインを Intel開発ボードまたは独自の PCBにダウンロードします。Intel開発ボードのリストから All Development Kitsリンクをクリックします。

6. ハードウェアを検査します。ハードウェアの挙動を観察するには、Intelの Signal Tapロジック・アナライザーあるいはサードパーティー製プロトコル・アナライザーを使用することができます。

7. アプリケーション・レイヤー・ロジックを、Intelテストベンチのアプリケーション・レイヤー・ロジックに置き換えます。次に手順 3から 6を繰り返します。Intelテストベンチでは、PCIeコアは通常、DUT(device under test)と呼ばれます。アプリケーション・レイヤー・ロジックは通常、APPSと呼ばれます。

関連情報• 3-1ページの パラメータの設定• All Development Kits• Intel Wiki PCI Express

完全なデザイン例に対しては、新規プロジェクトや PCI Expressに関連する MSIやMSI-Xといった特定のファンクションの作成に役立てられるように、Intelのアプリケーション・エンジニアは定期的にその内容を更新し、新しいデザイン例を追加しています。このようなデザイン例を活用することで、Intel PCI Express IPの利点を引き出し、市場投入までの時間を短縮することができます。Intel Wikiページのデザイン例は、独自のデザイン開発に役立つガイドラインを提供しています。たたし、Intel Wikiの内容は Intelが保証するものではありません。

1-14 PCI Expressに向けたデザインの作成UG-01105_avmm

2017.05.21

Altera Corporation データシート

フィードバック

PCI Express用 Avalon-MM Arria Vハード IPスタートガイド 2

2017.05.21

UG-01105_avmm 更新情報 フィードバック

PCI Express用 Avalon-MMArria Vハード IPは、 <install_dir>/ip/altera/altera_pcie/

altera_pcie-<dev>_hip_avmm/example_designsディレクトリーからダウンロード可能です。この例では、Gen1 x4エンドポイントの ep_g1x4.qsysを使用しています。このデザイン例には、次のコンポーネントが含まれています。• PCI Express用 Avalon-MMArria Vハード IPの IPコア• オンチップ・メモリー• DMAコントローラー• トランシーバー・リコンフィグレーション・コントローラー• Avalon-MMパイプライン・ブリッジ

図 2-1: Qsysにより生成されたエンドポイント

Transaction,Data Link,and PHY

Layers

O n-C hipMemory

DMA

Qsys System Design for PCI Express

PCI Express

LinkPCI

ExpressAvalon-MM

Bridge Inte

rconn

ect

Avalon-MM Hard IP for PCI Express

TransceiverReconfiguration

Controller

Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks ofIntel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to currentspecifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice.Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expresslyagreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published informationand before placing orders for products or services.*Other names and brands may be claimed as the property of others.

ISO9001:2015登録済

www.altera.com101 Innovation Drive, San Jose, CA 95134

このデザイン例は、Avalon-MM側い配置されたオンチップ・メモリー・バッファーとルート・コンプレックス側に配置された PCI Expressメモリー・バッファー間でデータを転送します。このデータ転送は、Root Complexプロセッサーで動作する PCI Expressソフトウェア・アプリケーションによってプログラミングされた DMAコンポーネントを使用します。このデザイン例には、トランシーバーの定を動的に再設定できるトランシーバー・リコンフィギュレーション・コントローラーも含まれています。このコンポーネントは、高性能なトランシーバーの設計に必要となります。注意: このスタートガイドの章には、シミュレーションと合成に使用するすべてのファイルの作

成方法が記載されていますが、ここで使用されるデザイン例はハードウェアへのデザイン例のダウンロードに必要となるすべてのファイルを生成するものではありません。Arria V FPGA開発キットにデザインをダウンロードするために必要なすべてのファイルを含むデザインについては、AN456 PCI Express High Performance Reference Designを参照してください。

関連情報• 2-3ページの デザイン例の生成• Creating a System with Qsysこの資料は、Qsysの導入方法について記載しています。

• AN456 PCI Express High Performance Reference Design

Qsysの実行1. Quartus Prime開発ソフトウェアを起動します。Quartus Prime開発ソフトウェア・ライト・エディションを使用することも可能です。

2. Fileメニューで、New、Qsys System Fileの順に選択します。3. デザイン例の ep_g1x4.qsysを開きます。次のスクリーンショットは、トランシーバー・リコンフィグレーション・コントローラーと AlteraPCIe Reconfig Driver IPの IPコアを含む Qsysシステムを示しています。トランシーバー・リコンフィグレーション・コントローラーは、信号の品質を最適化する目的でアナログ・トランシーバー設定のダイナミック・リコンフィグレーションを実行します。ハードウェアで正常に動作させるには、これらのコンポーネントを Qsysシステムに含める必要があります。

2-2 Qsysの実行UG-01105_avmm

2017.05.21

Altera Corporation PCI Express用 Avalon-MM Arria Vハード IPスタートガイド

フィードバック

図 2-2: トランシーバー・リコンフィグレーション・コンポーネントを備えた PCIe向け Qsys Avalon-MMデザイン

Qsysの使用方法についての詳細は、 Quartus Prime HandbookVolume1の Creating a System with Qsysを参照してください。Qsys menuの各アイテムについての情報は、 Quartus Prime Helpの AboutQsysを参照してください。

デザイン例の生成1. Generateメニューで、Generate Testbench Systemを選択します。Generationダイアログ・ボックスが開きます。

2. Testbench Systemで次のオプションを設定します。a. Create testbench Qsys systemには、Standard, BFMs for standard Qsys interfacesを選択します。

b. Create testbench simulation modelには、Verilogを選択します。3. その他すべてのパラメーターに対しては、デフォルト値を保持することができます。4. Generateをクリックします。5. Qsysが Generation Completedをレポートした後は、Closeをクリックします。6. Fileメニューで、Saveをクリックします。次の表は、Qsysが生成するテストベンチとシミュレーション・ディレクトリーの一覧です。

UG-01105_avmm2017.05.21 デザイン例の生成 2-3

PCI Express用 Avalon-MM Arria Vハード IPスタートガイド Altera Corporation

フィードバック

表 2-1: Qsysシステムが生成するディレクトリー

ディレクトリー 位置

Qsys System <project_dir>/ep_g1x4

Testbench <project_dir>/ep_g1x4/testbench/<cad_

vendor>

Simulation Model <project_dir>/ep_g1x4/testbench/ep_

g2x4_tb/simulation/

デザイン例のシミュレーションには、次のコンポーネントとソフトウェアが含まれています。• Qsysシステム• テストベンチ。テストベンチを表示するには、Qsysで <project_dir>/ep_g2x4/

testbench/ep_g1x4_tb.qsysを展開します。• ModelSimソフトウェア注意: デザインのシミュレーションには、サポートされているその他のサード・パーティー・シ

ミュレーターも使用可能です。Qsysテストベンチを実行するには、次のステップを行います。1. Terminal画面で、 <project_dir>/ep_g1x4/testbench/mentorディレクトリーに変更します。

2. ModelSim®シミュレーター3. 次のコマンドを Terminal画面に入力します。

a. do msim_setup.tclb. ld_debug c. run 140000 ns

ドライバーは、ModelSimシミュレーション・メッセージ・ウィンドウに表示されたトランザクションのステータスで次のトランザクションを実行します：1. リンクの初期化後、システム内の PCI Express用 Avalon-MM Arria Vハード IPに様々なコンフィグレーションがアクセスします。

2. DMAコンポーネントからのリクエストに対して、アドレス変換テーブルをセットアップします。

3. トランザクション・レイヤー・ダイレクト BFM共有メモリーから 512バイトのデータを読み込むために DMAコントローラーをセットアップします。

4. トランザクション・レイヤー・ダイレクト BFM共有メモリーへ同じデータを書き込むためにDMAコントローラーをセットアップします。

5. データの比較とミスマッチの通知

2-4 デザイン例の生成UG-01105_avmm

2017.05.21

Altera Corporation PCI Express用 Avalon-MM Arria Vハード IPスタートガイド

フィードバック

ゲート・レベル・シミュレーションを実行するPCI Expressテストベンチは、レジスター転送レベル(RTL)でシミュレーションを実行します。ただし、独自のゲート・レベル・シミュレーションを作成することも可能です。RTLテストベンチからゲート・レベル・シミュレーションを作成する方法についての例および手順については、Intel販売代理店までお問い合わせください。

Single Dwordデザインのシミュレーションドライバー・ファイルの設定を変えることで、Completer-Only Single Dword IPコアのシミュレーションに対しても同じテストベンチを使用することができます。1. Terminal画面で、 <project_dir>/<variant>/testbench/<variant>_tb/simulation/

submodulesディレクトリーに変更します。2. テキスト・エディターで altpcietb_bfm_driver_avmm.vを開きます。3. ターゲットのメモリー・テストを有効にし、Completer-only Single Dwordバリアントを指定するには、次のパラメーターを設定します。a. parameter RUN_TGT_MEM_TST = 1;

b. parameter RUN_DMA_MEM_TST = 0;

c. parameter AVALON_MM_LITE = 1;

4. <project_dir>/variant/testbench/mentorディレクトリーに変更します。5. ModelSimシミュレーターを起動します。6. シミュレーションを実行するには、Terminal画面のに次のコマンドを入力してください。

a. do msim_setup.tcl

b. ld_debug (サフィックスの debugは最適化を一旦停止し、ModelSim波形図の可視性を改善します。)

c. run 140000 ns

チャネル配置のガイドライ ンを理解するArria Vトランシーバーはバンクで構成されています。トランシーバー・バンクの境界は、クロックリソース、ボンディング・チャネル、フィッティングに重要となります。チャネル配置の図については、Serial Interface Signalsのチャネル配置図を参照してください。

シンセシス・ファイルの生成1. Generateメニューで、Generate HDLを選択します。2. Create HDL design files for synthesisに対しては、Verilogを選択します。

UG-01105_avmm2017.05.21 ゲート・レベル・シミュレーションを実行する 2-5

PCI Express用 Avalon-MM Arria Vハード IPスタートガイド Altera Corporation

フィードバック

その他のアイテムに対しては、デフォルト設定のままでも問題ありません。3. Generateをクリックして、シンセシス用にファイルを生成します。4. 生成が完了したら、Finishをクリックします。

Quartus Prime開発ソフトウェアでデザインをコンパイルするQuartus Prime開発ソフトウェアで Qsysのデザイン例をコンパイルするには、 Quartus Primeプロジェクトを作成し、このプロジェクトに Qsysファイルを追加する必要があります。Quartus Primeプロジェクトを作成するには、次の手順を実行します。1. New Project Wizardアイコンをクリックします。2. New Project Wizard: Introductionの Nextをクリックします(イントロダクションを以前にオフにしている場合は表示されません)。

3. Directory, Name, Top-Level Entity画面で、次の情報を入力します。a. 表示されている作業ディレクトリーは適切です。変更する必要はありません。b. プロジェクト名については、Qsysプロジェクトが含まれるシンセシス・ディレクトリーの

<working_dir>/ep_g1x4/synthesisを展開します。次にバリアント名の ep_g1x4.vを選択し、Openをクリックします。

c. トップレベル・デザイン・エンティティーと Qsysシステム名が同一である場合、 QuartusPrime開発ソフトウェアは Qsysシステムをトップレベル・デザイン・エンティティーとして処理します。

4. Nextをクリックして、Add Files画面を表示します。5. プロジェクトに Quartus Prime IP File (.qip)を加えるには、次の手順を実行します。

a. browseボタンをクリックします。Select Fileダイアログボックスが表示されます。b. Files of typeリストから、IP Variation Files (*.qip)を選択します。c. <working_dir>/ep_g1x4/synthesisディレクトリーを展開します。d. ep_g1x4.qipをクリックして、Openをクリックします。e. Add Files画面で Addをクリックし、OKをクリックします。

6. Nextをクリックして、Device画面を開きます。7. Family & Device Settings画面で、次のターゲット・デバイス・ファミリーとオプションを選択します。a. Familyリストで Arria V (GT/GX/ST/SX)を選択します。b. Devicesリストで Arria V GX Extended Featuresを選択します。c. Available Devicesリストで 5AGXFB3H6F35C6を選択します。

8. Nextをクリックしてこの画面を閉じると、EDA Tool Settings画面が開きます。9. Simulationリストから、ModelSim ®を選択します。Formatリストから、シミュレーションに使用する HDL言語を選択します。

10.Nextをクリックして、Summary画面を開きます。11.Summary画面で入力した情報に誤りがないことを確認してください。12.Finishをクリックして、 Quartus Primeプロジェクトを作成します。

2-6 Quartus Prime開発ソフトウェアでデザインをコンパイルするUG-01105_avmm

2017.05.21

Altera Corporation PCI Express用 Avalon-MM Arria Vハード IPスタートガイド

フィードバック

13.以下の例の Synopsys Design Constraint (SDC)コマンドを Quartus Primeプロジェクトのトップレベル・デザイン・ファイルに追加します。

14.Quartus Prime開発ソフトウェアを使用してデザインをコンパイルするには、Processingメニューの Start Compilationをクリックします。 Quartus Prime開発ソフトウェアは、デザインのコンパイルに必要なすべての手順を実行します。

15.コンパイル後、Compilation Reportの TimeQuest Timing Analyzerフォルダーを展開します。Compilation Reportでタイミング制約が達成されているかどうかを確認します。

16.これでデザインのタイミング制約が満されない場合は、Design Space Explorerを使用して、デザインに最適なフィッター設定を見つけることができます。Design Space Explorerを使用するには、Toolsメニューで Launch Design Space Explorerをクリックします。

例 2-1: Synopsysデザインの制約

create_clock -period “100 MHz” -name {refclk_pci_express}{*refclk_*}derive_pll_clocksderive_clock_uncertainty

# PHY IP reconfig controller constraints# Set reconfig_xcvr clock# Modify to match the actual clock pin name# used for this clock, and also changed to have the correct period setcreate_clock -period "125 MHz" -name {reconfig_xcvr_clk}{*reconfig_xcvr_clk*}

UG-01105_avmm2017.05.21 Quartus Prime開発ソフトウェアでデザインをコンパイルする 2-7

PCI Express用 Avalon-MM Arria Vハード IPスタートガイド Altera Corporation

フィードバック

アルテラ IPコア向けに生成されるファイル図 2-3: IPコアが生成するファイル

Quartus Prime開発ソフトウェアは、IPコアに次の出力ファイルを生成します。

Notes:1. If supported and enabled for your IP variation2. If functional simulation models are generated

<Project Directory>

<your_ip>_bb.v - Verilog HDL black box EDA synthesis file

<your_ip>_inst.v or .vhd - Sample instantiation template

synthesis - IP synthesis files

<your_ip>.qip - Lists files for synthesis

testbench - Simulation testbench files 1

<testbench_hdl_files>

<simulator_vendor> - Testbench for supported simulators

<simulation_testbench_files>

<your_ip>.v or .vhd - Top-level IP variation synthesis file

simulation - IP simulation files<your_ip>.sip - NativeLink simulation integration file

<simulator vendor> - Simulator setup scripts<simulator_setup_scripts>

<your_ip> - IP core variation files

<your_ip>.qip or .qsys - System or IP integration file

<your_ip>_generation.rpt - IP generation report

<your_ip>.bsf - Block symbol schematic file

<your_ip>.ppf - XML I/O pin information file

<your_ip>.spd - Combines individual simulation startup scripts 1

<your_ip>.html - Contains memory map

<your_ip>.sopcinfo - Software tool-chain integration file

<your_ip>_syn.v or .vhd - Timing & resource estimation netlist 1

<your_ip>.debuginfo - Lists files for synthesis

<your_ip>.v, .vhd, .vo, .vho - HDL or IPFS models2

<your_ip>_tb - Testbench for supported simulators<your_ip>_tb.v or .vhd - Top-level HDL testbench file

注意: これらの手順に従うことでシミュレーションと合成に使用するすべてのファイルを作成することは可能ですが、このデザイン例はハードウェアへのデザイン例のダウンロードに必要となるすべてのファイルを生成するものではありません。Arria V FPGA開発キットにデザインをダウンロードするために必要なすべてのファイルを含むデザインについては、AN 456 PCI Express High Performance Reference Designを参照してください。

2-8 Quartus Prime開発ソフトウェアでデザインをコンパイルするUG-01105_avmm

2017.05.21

Altera Corporation PCI Express用 Avalon-MM Arria Vハード IPスタートガイド

フィードバック

関連情報AN456 PCI Express High Performance Reference Design

デバイスのプログラミングデザインをコンパイルした後、ターゲットの Intelデバイスをプログラムし、ハードウェアでデザインを検証します。Intel FPGAのプログラミングの詳細については、 Quartus Prime Programmerを参照してください。

UG-01105_avmm2017.05.21 デバイスのプログラミング 2-9

PCI Express用 Avalon-MM Arria Vハード IPスタートガイド Altera Corporation

フィードバック

パラメータの設定 32017.05.21

UG-01105_avmm 更新情報 フィードバック

Avalon-MMのシステム設定

表 3-1: PCI Expressのシステム設定

パラメーター 値 説明

Number of Lanes ×1、×2、×4、×8 サポートされているレーンの最大数を指定します。

Lane Rate Gen1(2.5Gbps)

Gen2 (2.5/5.0 Gbps)リンクが動作可能な最大データレートを指定します。

Port type ルートポートネイティブ・エンド

ポイント

ポートの種類を指定します。アルテラでは、すべての新しいエンドポイント設計に対して Native Endpointを推奨しています。PCI Express用 Avalon-MM Arria VハードIPに対して、Legacy Endpoint は使用できません。Endpointは、Type 0コンフィグレーション・スペースにパラメーターを格納します。Root Portは、Type 1コンフィグレーション・スペースにパラメーターを格納します。

RX Buffer creditallocation -performance forreceived requests

Minimum

Low

Balanced

16 Kバイト RXバッファー内のポステッド・ヘッダー・クレジット、ポステッド・データ・クレジット、ノンポステッド・ヘッダー・クレジット、コンプリーション・ヘッダー・クレジット、およびデータ・クレジットの割り当てを決定します。この 5つの設定により、システムを最適化するためにクレジットの配分割り当てを調整することが可能となります。選択した設定へのクレジットの割り当ては、メッセージ画面に表示されます。パフォーマンスの最適化についての詳細は、Cyclone VAvalon-ST Interface for PCIe Solutions User GuideのThroughput Optimizationの章を参照してください。

Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks ofIntel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to currentspecifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice.Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expresslyagreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published informationand before placing orders for products or services.*Other names and brands may be claimed as the property of others.

ISO9001:2015登録済

www.altera.com101 Innovation Drive, San Jose, CA 95134

パラメーター 値 説明

パフォーマンスの最適化の詳細については、ThroughputOptimizationの章を参照してください。Flow Controlの章では、選択した RX credit allocation、Maximum payloadRX Buffer credit allocation、Maximum payload sizeがどのようにフロー・コントロール・クレジットの割り当てに影響するのかを解説しています。 Maximum payload sizeパラメーターは、Deviceタブで設定可能です。GUIのMessage画面では、変更を実行するとポステッド・ヘッダーとデータ、ノンポステッド・ヘッダーとデータ、およびコンプリーション・ヘッダーとデータの個数が動的に更新されます。• Minimum RX Buffer credit allocation -performance for

received requests–この設定では、許容される最小のPCIeスペックをノンポステッドよびポステッド要求クレジットに対してコンフィグレーションし、受信するコンプリーション・ヘッダーとデータにほとんどのRXバッファースペースを残しておきます。このオプションは、アプリケーション・ロジックが多くのリード要求を生成し、PCIeリンクからの単一の要求をまれにしか受信しないようなバリアントに対して選択します。

• Low–この設定では、より多くの RXバッファースペースをノンポステッドよびポステッド要求クレジットに対してコンフィグレーションしますが、これまでと同様に、受信したコンプリーション・ヘッダーとデータにほとんどの RXバッファースペースを残しておきます。このオプションは、アプリケーション・ロジックが多くの読取り要求を生成し、PCIeリンクから要求の小さなバーストをまれにしか受信しないようなバリアントに対して選択します。このオプションは、エンドポイント・アプリケーション層のロジックに位置する DMAエンジンによってほとんどの PCIeトラフィックが生成される一般的なエンドポイント・アプリケーションに向けて推奨されます。

• Balanced–この設定では、RXバッファースペースの約半分を受信する要求に割り当て、残りの半分を受信するコンプリーションに割り当てます。このオプションは、受信する要求と受信するコンプリーションがほぼ同数であるようなバリアントに対して選択します。

3-2 Avalon-MMのシステム設定UG-01105_avmm

2017.05.21

Altera Corporation パラメータの設定

フィードバック

パラメーター 値 説明

Reference clockfrequency

100 MHz

125 MHzPCI Expressの基本仕様 は、1つの 100 MHz ±300 ppmリファレンス・クロックを必要とします。便宜上の理由から、125 MHzのクロックソースを含むシステムに向けて125 MHzのリファレンス・クロックが提供されています。

Use 62.5 MHzapplication clock

On/Off このモードは、Gen1 ×1でのみ使用可能です。

Enableconfiguration viaPCIe link

On/Off Onにすると、 QuartusPrime開発ソフトウェアは、プロトコル経由コンフィグレーション(CvP)で必要となる箇所にエンドポイントを配置します。 CvPの詳細については、下記の Configuration via Protocol (CvP)のリンクをクリックしてください。CvPは、Gen3バリアントに向けてはサポートされていません。

関連情報• PCI Express Base Specification 2.1 or 3.0• PCIeソリューションに向けた Arria V Avalon-STインターフェイス・ユーザーガイド選択した RX credit allocation、Maximum payload RX Buffer credit allocation、Maximum payloadsizeがどのようにフロー・コントロール・クレジットの割り当てに影響するのかを解説しています。 Maximum payload sizeパラメーターは、Deviceタブで設定可能です。

ベース・アドレス・レジスター(BAR)の設定最大で 6個の 32ビット BARあるいは 3個の 64ビット BARがコンフィグレーション可能です。

UG-01105_avmm2017.05.21 ベース・アドレス・レジスター(BAR)の設定 3-3

パラメータの設定 Altera Corporation

フィードバック

表 3-2: BARレジスター

パラメーター 値 説明

Type Disabled

64-bit prefetchable memory

32-bit non-prefetchable memory

32-bit prefetchable memory

I/O address space

プリフェッチ可能としてメモリーを定義することで、要求元が最初に要求されたデータよりも同じ領域からより多くのデータを必要とする可能性があることを予測して、領域内のデータを先にフェッチすることができます。メモリーがリフェッチ可能であると指定する場合、次の 2つの属性が必要です。• リードに副作用がないこと。• ライト・マージングが可能であること。32-bit prefetchable memoryおよび I/O addressspace BARは、Legacy Endpointでのみ使用可能です。

Size コンフィグレーション不可 ユーザーが入力した他のパラメーターから算出されるメモリーサイズを指定します。

表 3-3: Device IDレジスター

次の表は、読み出し専用デバイス IDレジスターのデフォルト値をリストしています。これらのレジスターの値は、パラメーター・エディターを使用して変更します。デバイス IDレジスターの配置については、Type 0 Configuration Space Registersを参照してください。

レジスター名 範囲 デフォルト値 説明

Vendor ID 16ビット 0x00000000 Vendor IDレジスターの読み出し専用値を設定します。このパラメーターは、PCI Express仕様書に従い、0xFFFFに設定することはできません。アドレスオフセット: 0x000

Device ID 16ビット 0x00000001 Device IDレジスターの読み出し専用値を設定します。このレジスターは、Type 0 (Endpoint) コンフィグレーション・スペースでのみ有効です。アドレスオフセット: 0x000

3-4UG-01105_avmm

2017.05.21

Altera Corporation パラメータの設定

フィードバック

レジスター名 範囲 デフォルト値 説明

Revision ID 8ビット 0x00000001 Revision IDレジスターの読み出し専用値を設定します。アドレスオフセット: 0x008

Class code 24ビット 0x00000000 Class Codeレジスターの読み出し専用値を設定します。アドレスオフセット: 0x008

SubsystemVendor ID

16ビット 0x00000000 PCI Type 0 コンフィグレーション・スペースのSubsystem Vendor IDレジスターの読み出し専用値を設定します。このパラメーターは、PCI Expressの基本仕様に従い、0xFFFFに設定することはできません。この値は、PCI-SIGによりデバイスメーカーに割り当てられます。このレジスターは、Type 0(Endpoint) コンフィグレーション・スペースでのみ有効です。アドレスオフセット: 0x02C

SubsystemDevice ID

16ビット 0x00000000 PCI Type 0 コンフィグレーション・スペースのSubsystem Device IDの読み出し専用値を設定します。アドレスオフセット: 0x02C

関連情報PCI Express Base Specification 2.1 or 3.0

デバイスのケイパビリティー

表 3-4: ケイパビリティー・レジスター

パラメーター 指定可能な値 デフォルト値 説明

Maximumpayload size

128バイト256バイト

128バイト サポートされている最大ペイロードのサイズを指定します。このパラメーターは、Device Capabilitiesレジスター(0x084 [2:0])の最大ペイロード・サイズでサポートされるフィールドの読み出し専用値を設定します。アドレスは、0x084です。

UG-01105_avmm2017.05.21 デバイスのケイパビリティー 3-5

パラメータの設定 Altera Corporation

フィードバック

パラメーター 指定可能な値 デフォルト値 説明

Completiontimeoutrange

ABCD

BCD

ABC

AB

B

A

None

ABCD オプションのプログラムが可能なコンプリーション・タイムアウト・メカニズムにに向けたデバイス機能のサポートを示します。このメカニズムにより、システム・ソフトウェアはコンプリーション・タイムアウトの値を変更することができます。このフィールドは、要求を発行するルートポートとエンドポイントにのみ適用可能です。コンプリーション・タイムアウトは、PCI Express CapabilityStructure Versionの Device Control 2レジスター(0x0A8)で指定かつイネーブルされています。その他のすべての機能に対しては、このフィールドは予約されており、0x0000bに固定されている必要があります。4つのタイム値の範囲が定義されています。• 範囲 A: 50 us~10 ms• 範囲 B: 10 ms~250 ms• 範囲 C: 250 ms~4 s• 範囲 D: 4 s~64 s

ビットは、サポートされているタイムアウト値の範囲を示すように設定されています。この機能は、50sから 50 msの値でタイムアウト値を実装する必要があります。範囲を指定する値を次に示します。• None – コンプリーション・タイムアウトのプログラミングはサポートされていません。

• 0001 範囲 A• 0010 範囲 B• 0011 範囲 A と B• 0110 範囲 B と C• 0111 範囲 A、B、および C• 1110 範囲 B、C、および D• 1111 範囲 A、B、C、および D

これ以外の値は、すべて予約されています。アルテラでは、コンプリーション・タイムアウト・メカニズムが 10 ms以上で終了することを推奨しています。

3-6 デバイスのケイパビリティーUG-01105_avmm

2017.05.21

Altera Corporation パラメータの設定

フィードバック

パラメーター 指定可能な値 デフォルト値 説明

Implementcompletiontimeoutdisable

On/Off On PCI Express version 2.1または 3.0を使用しているエンドポイントに対しては、このオプションは Onにする必要があります。タイムアウトの範囲は選択可能です。Onの場合、コアは PCI Express DeviceControl Register 2を介してコンプリーション・タイムアウト・ディスエーブル・メカニズムをサポートします。アプリケーション層のロジックは、必要な範囲に向けて実際のコンプリーション・タイムアウト・メカニズムを実装する必要があります。

エラーレポート

表 3-5: エラーレポート

パラメーター 値 デフォルト値 説明

Advancederrorreporting(AER)

On/Off Off Onにすると、Advanced Error Reporting (AER)機能が有効となります。

ECRCchecking

On/Off Off Onにすると、ECRC checking機能が有効となります。ECRC check capableビットの読み出し専用値は、Advanced Error Capabilities and Control

Registerで設定します。このパラメーターを使用するには、AER機能を有効にする必要があります。

ECRCgeneration

On/Off Off Onにすると、ECRC generation機能が有効となります。ECRC generation capableビットの読み出し専用値は、Advanced Error Capabilities and Control

Registerで設定します。このパラメーターを使用するには、AER機能を有効にする必要があります。Avalon-MM DMAには適用不可能です。

UG-01105_avmm2017.05.21 エラーレポート 3-7

パラメータの設定 Altera Corporation

フィードバック

Link Capabilities

表 3-6: Link Capabilities

パラメーター 値 説明

Link portnumber (RootPort only)

0x01 Link Capabilitiesレジスターのポート番号フィールドの読み出し専用値を設定します。このパラメーターはRoot Port専用です。変更はしないでください。

Data link layeractive reporting(Root Port only)

On/Off 付属のエンドポイントが Data Link ControlとManagement State Machineの DL_Activeステートをレポートするオプション機能をサポートする場合、ルートポートに対してこのパラメーター Onにします。(SlotCapabilitiesレジスターの Hot Plug Capableフィールドで示される)ホットプラグ可能なエンドポイントしては、このパラメーターを Onにする必要があります。このオプション機能をサポートしないルートポート・コンポーネントに対しては、このオプションを Offにします。Avalon-MMあるいは Avalon-MM DMAインターフェイスには、適用されません。

Surprise downreporting (RootPort only)

On/Off このオプションを Onにすると、エンドポイントは、surprise down error conditionの検出・レポートを行うオプション機能をサポートします。このエラー条件は、ルートポートから読み取られます。Avalon-MMあるいは Avalon-MM DMAインターフェイスには、適用されません。

Slot clockconfiguration

On/Off このオプションを Onにすると、システムがコネクターで提供するものと同じ物理リファレンス・クロックをエンドポイントあるいはルートポートが使用することを示します。Offの場合、IPコアはコネクター上のリファレンス・クロックの有無にかかわらず独立したクロックを使用します。このパラメーターは、PCI Express Link

Statusレジスターの Slot Clock Configurationビット(ビット 12)を設定します。

3-8 Link CapabilitiesUG-01105_avmm

2017.05.21

Altera Corporation パラメータの設定

フィードバック

MSIおよび MSI-X Capabilities

表 3-7: MSI and MSI-X Capabilities

パラメーター 値 説明

MSI messages requested 1, 2, 4, 8, 16 アプリケーション層が要求できるメッセージの数を指定します。Message ControlレジスターのMultiple Message Capableフィールドの値を設定します。アドレス: 0x050[31:16]

MSI-X Capabilities

Implement MSI-X On/Off Onにすると、MSI-X機能が追加されます。

ビット範囲Table size [10:0] システム・ソフトウェアはこのフィールドを読み取

り、MSI-X Tableサイズである<n>を決定します。これは、<n–1>としてエンコードされます。例えば、戻り値 2047は、Tableサイズが 2048であることを示しています。このフィールドは読み出し専用です。有効範囲は、0~2047 (211)です。アドレス・オフセット: 0x068[26:16]

Table Offset [31:0] MSI-X Tableのベースを指定します。Table BARIndicator (BIR)の下位 3ビットは、64ビットの qwordにアラインメントされたオフセットを形成するようにソフトウェアによってゼロに設定されます。このフィールドは、読み出し専用です。

Table BAR Indicator [2:0] メモリースペースに MSI-Xをマッピングするためにコンフィグレーション・スペースで 0x10の開始に位置する、どのファンクションの BARを使用するのかを指定します。このフィールドは、読み出し専用です。有効範囲は 0~5です。

UG-01105_avmm2017.05.21 MSIおよび MSI-X Capabilities 3-9

パラメータの設定 Altera Corporation

フィードバック

パラメーター 値 説明

Pending Bit Array (PBA)Offset

[31:0] MSI-X PBAのベースを指定するために、ファンクションのベース・アドレス・レジスターの 1つを含むアドレスからのオフセットとして使用されます。PBA BIRの下位 3ビットは、32ビットの qwordにアラインメントされたオフセットを形成するようにソフトウェアによってゼロに設定されます。このフィールドは、読み出し専用です。

PBA BAR Indicator [2:0] コンフィグレーション・スペースで 0x10の開始に位置するファンクション・ベース・アドレス・レジスターを指定します。これは、MSI-X PBAをメモリースペースへマッピングします。このフィールドは、読み出し専用です。有効範囲は 0~5です。

パワー・マネジメント

表 3-8: パワー・マネジメント・パラメーター

パラメーター 値 説明

Endpoint L0sacceptablelatency

Maximum of 64 ns

Maximum of 128 ns

Maximum of 256 ns

Maximum of 512 ns

Maximum of 1 us

Maximum of 2 us

Maximum of 4 us

No limit

このデザイン・パラメーターは、デバイスとルート・コンプレックス間の任意のリンクに向けて L0ステートを終了する際にデバイスが許容できる最大許容レイテンシーを指定します。これは、Device Capabilities

Register (0x084)の Endpoint L0s許容レイテンシー・フィールドの読み出し専用値を設定します。このエンドポイントは、L0sおよび L1ステートをサポートしません。ただし、切り替えシステムにおいては、L0sおよび L1がイネーブルされたスイッチに接続されたリンクが存在する可能性があります。このパラメーターは、システム・コンフィグレーション・ソフトウェアがシステム内のすべてのデバイスの許容レイテンシーおよび各リンクの終了待ち時間を読み取り、Active State PowerManagement(ASPM)をイネーブルできるリンクを判断できるように設定されています。この設定は、ルートポートに対してはディスエーブルされています。このパラメーターのデフォルト値は、64 nsです。この値は、ほとんどのデザインで安全な設定となります。

3-10 パワー・マネジメントUG-01105_avmm

2017.05.21

Altera Corporation パラメータの設定

フィードバック

パラメーター 値 説明

Endpoint L1acceptablelatency

Maximum of 1 us

Maximum of 2 us

Maximum of 4 us

Maximum of 8 us

Maximum of 16 us

Maximum of 32 us

Maximum of 64 ns

No limit

この値は、L1から L0ステートへの遷移においてエンドポイントが耐えられる許容レイテンシーを示します。これは、エンドポイントの内部バッファリングの間接的な測定です。Device Capabilities Registerの EndpointL1 acceptable latencyフィールドの read-only値を設定します。このエンドポイントは、L0sおよび L1ステートをサポートしません。ただし、切り替えシステムにおいては、L0sおよび L1がイネーブルされたスイッチに接続されたリンクが存在する可能性があります。このパラメーターは、システム・コンフィグレーション・ソフトウェアがシステム内のすべてのデバイスの許容レイテンシーおよび各リンクの終了待ち時間を読み取り、Active State PowerManagement(ASPM)をイネーブルできるリンクを判断できるように設定されています。この設定は、ルートポートに対してはディスエーブルされています。このパラメーターのデフォルト値は、1 nsです。この値は、ほとんどのデザインで安全な設定となります。

Avalonメモリー・マップド・システムの設定

表 3-9: Avalonメモリー・マップド・システムの設定

パラメーター 値 説明

Avalon-MM data width 64-bit

128-bit

Application Layer to Transaction Layerインターフェイスのデータ幅を指定します。データ幅、レーン数、Application Layerクロックの周波数、データレートの正当な組み合わせについては、Application Layer Clock Frequencies for AllCombinations of Link Width, Data Rate andApplication Layer Interface Widthsを参照してください。

UG-01105_avmm2017.05.21 Avalonメモリー・マップド・システムの設定 3-11

パラメータの設定 Altera Corporation

フィードバック

パラメーター 値 説明

Avalon-MM address width 32-bit

64-bitAvalonアドレスドメイン内の Avalon-MMスレーブにアクセスする Avalon-MM RXマスターポートのアドレス幅を指定します。32ビットアドレスを選択すると、PCI Express Avalon-MMブリッジはアドレス変換を実行します。 64ビットのアドレスを指定すると、どちらの方向にもアドレス変換は実行されません。指定された送信先アドレスは、変更されることなく Avalon-MMインターフェイスに転送されます。DMAを備えた Avalon-MMの場合、この値は 64に設定する必要があります。

Peripheral mode Requester/Completer

Completer-Only

Avalon-MM Arria V PCI Express用のハード IPがアップストリームの PCI Expressデバイスに要求を送信したり、受信する要求がパイプライン化されているのかどうかを指定します。Requester/Completer—このモードでは、ハード IPは PCI Express TXリンクで要求パケットを送信し、PCI Express RXリンクで要求パケットを受信することができます。Completer-Only—このモードでは、ハード IPは要求を受信できますが、アップストリーム要求は開始できません。ただし、PCI Express TXリンクで完了パケットを送信可能です。このモードは、Avalon-MM TXスレーブポートを削除するため、ロジックの使用率を低減します

Single DW Completer On/Off これは、Completer Onlyモードのパイプライン化されていないバージョンです。どのような場合でも、未処理となることができるのは 1つの単一の要求のみです。Single DWORD completer は、Completer Onlyよりも少ないリソースを使用します。このバリアントは、ホスト CPUからの単純な読み出しレジスターと書き込みレジスターアクセスを必要とするシステムをターゲットとしています。このオプションを選択する場合、Avalon-MM幅に関係なく、RXM BARマスターの幅は常に 32ビットとなります。DMAを備えた Avalon-MMの場合、この値は Offにする必要があります。

3-12 Avalonメモリー・マップド・システムの設定UG-01105_avmm

2017.05.21

Altera Corporation パラメータの設定

フィードバック

パラメーター 値 説明

Control register access(CRA) Avalon-MM slaveport

On/Off 特別なスレーブポートを使用してインターコネクトファブリックからブリッジレジスターへの読み出しと書き込みアクセスを可能にします。このオプションは、Requester/Completerバリアントには必須で、Completer Onlyバリアントにはオプションです。 このオプションを有効にすると、Completer-Only DWORDのバリエーションを除き、ブリッジレジスターへの読み出しと書き込みアクセスが可能になります。

Enable multiple MSI/MSI-Xsupport

On/Off このオプションを Onにすると、MSIおよびMSI-X割り込み用の Custom Interrupt Handlerの実装に使用できるトップレベルのMSIおよびMSI-Xインターフェイスがコアによってエクスポートされます。Custom Interrupt Handlerについての詳細は、Interrupts for End Points Using the Avalon-MM Interface with Multiple MSI/MSI-X Supportを参照してください。このオプションを Offにすると、コアは割り込みを内部で処理します。

Auto enabled PCIe interrupt(enabled at power-on)

On/Off このオプションをオンにすると、起動時にAvalon-MM Arria V PCI Express用ハード IPを起動時にイネーブルします。このオプションをオフにすると、割り込みレジス―多を起動時にディセーブルします。この設定は、割り込みイネーブルレジスターのランタイム・コンフィグレーションに影響しません。DMAを備えた Avalon-MMの場合、この値は Offにする必要があります。

UG-01105_avmm2017.05.21 Avalonメモリー・マップド・システムの設定 3-13

パラメータの設定 Altera Corporation

フィードバック

パラメーター 値 説明

Enable hard IP status bus On/Off このオプションをオンにすると、最上位のバリアントにトランシーバー・リコンフィグレーション・コントローラー IPコアに接続するために必要な信号が含まれます。このバリアントには次の信号が含まれます。• リンクステータス信号• ECCエラー信号• TXおよび RXパリティー・エラー信号• RXバッファーに現時点で格納されたコンプリーション TLPの総数を示すコンプリーション・ヘッダーおよびデータ信号

Intelでは、信号品質を向上させるためにトランシーバー・リコンフィグレーション・コントローラIPコアをデザインに含めることを推奨しています。

Enable hard IP statusextension bus

On/Off このオプションをオンにすると、トップレベルのバリアントに、リンク・トレーニング、ステータス、エラー、トランザクション・レイヤー・コンフィグレーションス・ペース信号など、デバッグに役立つ信号が含まれます。このトップレベルのバリアントには、トランザクション・レイヤーに接続するネイティブ Avalon-STインターフェイスのパケット、エラー、レディー、BAR信号のパケットの開始と完了を示す信号も含まれます。次の信号は、トップレベルのバリアントに含まれています。• リンクステータス信号• ECCエラー信号• Transaction Layer Configuration Space信号• Avalon-STパケット、エラー、レディー、および BAR信号

Avalonから PCIeへのアドレス変換設定Number of address pages 1、2、4、8、16、

32、64、128、256、

512

要求パケットがトランザクション・レイヤーに送信される前に、Avalon-MMアドレスから PCIExpressアドレスへの変換に必要となるページ数を指定します。 512まで選択可能な各エントリーは、特定のサイズの PCI Expressメモリーセグメントのベースアドレスに相当します。このパラメーターは、32ビット・アドレッシングを選択した場合にのみ必要です。

3-14 Avalonメモリー・マップド・システムの設定UG-01105_avmm

2017.05.21

Altera Corporation パラメータの設定

フィードバック

パラメーター 値 説明

Size of address pages 4 Kbytes ~ 4GBytes

各メモリーセグメントのサイズを指定します。メモリーセグメントのサイズは同じでなければいけません。アドレス変換の詳細については、Avalon-MM-to-PCI Express Address TranslationAlgorithm for 32-Bit Bridgeを参照してください。このパラメーターは、32ビット・アドレッシングを選択した場合にのみ必要です。

UG-01105_avmm2017.05.21 Avalonメモリー・マップド・システムの設定 3-15

パラメータの設定 Altera Corporation

フィードバック

インターフェイスおよび信号の説明 42017.05.21

UG-01105_avmm 更新情報 フィードバック

エンドポイント・アプリケーション層への 64ビットあるいは 128ビットの Avalon-MMインターフェイス

Avalon -MM インテル Arria 10 PCI Express 用のハード IPは、次のインターフェイスを介してFPGAコア内のアプリケーション層と通信します。• RX Master (RXM): バースティング RX Avalon -MMマスター・インターフェイスです。• TX Slave (TXS): バースティング TX Avalon -MMスレーブ・インターフェイスです。• Control Register Access (CRA): このオプションのインターフェイスは、アプリケーション層のロジックによる IPコアの内部制御およびステータスレジスターへのアクセスを可能にします。

• Hard IP Reconfiguration: このオプションのインターフェイスは、アプリケーション層のロジックがランタイム時に読み取り専用である IPコアのコンフィグレーション・レジスターの内容を動的に変更することを可能にします。

Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks ofIntel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to currentspecifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice.Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expresslyagreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published informationand before placing orders for products or services.*Other names and brands may be claimed as the property of others.

ISO9001:2015登録済

www.altera.com101 Innovation Drive, San Jose, CA 95134

tx_out0[<n>-1:0]rx_in0[<n>-1:0]

1-Bit Serial

CraReadData_o[31:0]CraWaitRequest_o

CraByteEnable_i[3:0]CraChipSelect_i

CraAddress_i[13:0]

CraRead_iCraWrite_iCraWriteData_i[31:0]

TxsWriteData_i[<w> -1:0]TxsBurstCount_i[6 or 5:0]

TxsChipSelect_iTxsRead_iTxsWrite_i

TxsAddress_i[<w>-1:0]TxsByteEnable_i[<w>-1/8:0]TxsReadDataValid_oTxsReadData_o[<w>-1:0]TxsWaitRequest_o

32-Bit Avalon-MM

CRASlave Port(Optional)

64- or 128-Bit Avalon-MM TX

Slave Port

64- or 128-Bit Avalon-MM Interface to Application Layer

Testtest_in[31:0]

simu_mode_pipehip_currentspeed[1:0]

RxmWrite_<n>_oRxmAddress_<n>_o[31:0]RxmWriteData_<n>_ o[<w>-1:0]RxmByteEnable_<n>_o[<w>-1/8:0]RxmBurstCount_<n>_o[6 or 5:0]RxmWaitRequest_<n>_oRxmRead_<n>_oRxmReadData_i[<n>[<w> -1:0]RxmReadDataValid_i<n>RxmIrq[<m>:0]_i , <m> < 16

64-Bit Avalon-MM RX BAR

Master Port

reconfig_fromxcvr[<n>69-1:0]reconfig_toxcvr[<n>45-1:0]

busy_xcvr_reconfigreconfig_clk_locked

TransceiverReconfiguration

txdatak0txdata0[7:0]

txdetectrx0txelectidle0

rxpolarity0txcompl0

powerdown0[1:0]tx_deemph0

rxdatak0rxdata0[7:0]

rxvalid0phystatus0

eidleinfersel0[2:0]rxelectidle0

rxstatus0[2:0]sim_ltssmstate[4:0]

sim_pipe_rate0[1:0]sim_pipe_pclk_in

txswing0txmargin0[2:0]

PIPE InterfaceSimulation Only

8-Bit PIPE

Clocks

npornreset_status pin_perstn

Reset

refclkcoreclkout

CraIrq_o MsiIntfc_o[81:0]MsiControl_o[15:0]

MsixIntfc_o[15:0]IntxReq_iIntxAck_o

Multiple MSI/MSI-X

derr_cor_ext_rcvderr_ext_rplderr_rpldlup_exitev128nsev1ushotrst_exitint_status[3:0]ko_cpl_spc_data[11:0]ko_cpl_spc_header[7:0]l2_ext

lane_act[3:0]ltssmstate[4:0]

Hard IPStatus

Hard IPStatusExtension

pld_clk_inusepme_to_sr

rx_st_bar[7:0]rx_st_data[127:0]

rx_st_eoprx_st_err

rx_st_soprx_st_valid

serr_outtl_cfg_add[3:0]

tx_cfg_sts[52:0]tx_st_ready

tl_cfg_ctl[31:0]

アプリケーション層への Avalon-MMインターフェイスを備えた PCI Express用 Arria V ハード IPには、Avalon-MMブリッジが含まれています。このブリッジは、PCI Express TLPを標準のAvalon-MMリード/ライト・コマンドに変換します。Avalon-MM RXマスターポートに対しては、ブリッジは PCIeの読み取り、書き込み、および完了の TLPを Avalon-MMのリードおよびライトに変換します。Avalon-MM TXスレーブポート・インターフェイスに対しては、ブリッジは Avalon-MMのリードおよびライトを PCI Express TLPsに変換します。Avalon-MMのリードおよびライト・コマンドは、メモリーおよびレジスターに接続するマスターおよびスレーブ・インターフェイスによって使用されるコマンドと同じです。したがって、この Avalon-MMバリアントの使用に際し、PCI Express TLPの詳細な知識は必要ありません。注意: BAR0にリストされている信号は、これらの BARがパラメーター・エディターでイネーブ

ルされているのであれば、BAR1~BAR5に向けたものと同じです。

4-2 エンドポイント・アプリケーション層への 64ビットあるいは 128ビットのAvalon-MMインターフェイス

UG-01105_avmm2017.05.21

Altera Corporation インターフェイスおよび信号の説明

フィードバック

Avalon-MMインターフェイスを使用しているバリアントは、Avalon Interface Specificationsに記載されている Avalon-MMプロトコルを実装しています。タイミング図を含む Avalon-MMプロトコルについては、この仕様書を参照してください。

32ビットの非バースト Avalon-MM Control Register Access (CRA)スレーブ信号全機能 IPコアに向けたオプションの CRAポートを使用すると、PCI Expressデバイスと外部Avalon-MMマスターが内部コントロール・レジスターおよびステータス・レジスターにアクセスすることが可能となります。エンドポイントとルートポートの両帆のアプリケーションでCRAインターフェイスが使用可能です。

表 4-1: Avalon-MM CRAスレーブ・インターフェイス信号

信号名 入力/出力 説明

CraIrq_o 出力 割り込み要求です。Avalon-MM割り込みへのポート要求です。

CraReadData_o[31:0] 出力 データラインを読み込みます。CraWaitRequest_o 出力 要求がより多くの要求を保留するまで待機しま

す。CraAddress_i[13:0] 入力 制御レジスターには、16,384バイトのアドレス

スペースが割り当てられています。Avalon-MMスレーブのアドレスは、スレーブ・データ・バスの幅までのアドレス解決を提供します。すべてのアドレスがバイトアドレスであるため、このアドレスは論理的にビット 2となります。ビット 1とビット 0は 0となります。dwordの個々のバイトをリードあるいはライトするには、バイト・イネーブルを使用します。たとえば、バイト 0と 1をライトするには、CraByteEnable_i[3:0]= 4'b0011 有効なバイト・イネーブル・パターンについては、Valid ByteEnable Configurationsを参照してください。

CraByteEnable_i[3:0] 入力 バイト・イネーブルです。CraChipSelect_i 入力 このスレーブへのチップセレクト信号です。CraRead_i 入力 リード・イネーブルです。CraWrite_i 入力 書き込み要求です。CraWriteData_i[31:0] 入力 書き込みデータです。

UG-01105_avmm2017.05.21 32ビットの非バースト Avalon-MM Control Register Access (CRA)スレーブ信号 4-3

インターフェイスおよび信号の説明 Altera Corporation

フィードバック

CRA書き込み要求は、信号のトランザクションの完了に対し、CraWaitRequest_oの HighからLowへの遷移を使用します。

図 4-1: CRAの書き込みトランザクション

writedatacra_writedata_i[31:0]

cra_readdata_o[31:0]

cra_read_i

cra_write_i

cra_waitrequest_o

coreclkout_hip

cra_address_i[13:0]

CRAの読み出しトランザクションは、CRAの書き込みトランザクションに似たタイミングを持っています。CraReadData_o[31:0]信号は、CraWaitRequest_oが Lowであるクロックサイクルで有効です。CraWaitRequest_oがデータをラッチするために Lowとなった後、最初の立ち上がりクロックのエッジを使用することができます。

図 4-2: CRAの読み出しトランザクション

coreclkout_hip

cra_address_i[13:0]

cra_read_i

cra_waitrequest_o

cra_readdata_o[31:0] data1

addr1

関連情報9-13ページの PCI Express-to-Avalon-MMダウンストリーム・ライト要求

4-4 32ビットの非バースト Avalon-MM Control Register Access (CRA)スレーブ信号UG-01105_avmm

2017.05.21

Altera Corporation インターフェイスおよび信号の説明

フィードバック

バーストおよび非バースト Avalon -MMモジュール信号Avalon -MMマスターモジュールは、 PCIe リンクから受信した読み出しおよび書き込み TLPを接続されているスレーブに向けて Avalon -MMトランザクションに変換します。最大 6個のAvalon -MMマスター・インターフェイスをイネーブルすることができます。6個あるベース・アドレス・レジスター(BAR)の 1つが各マスター・インターフェイスのベースアドレスを定義します。このモジュールは、ホスト・ソフトウェアを含む他の PCIe コンポーネントが PlatformDesignerで接続された Avalon -MMスレーブにアクセスすることを可能にします。BARには次の制限が適用されます。• 32ビットアドレスの場合、BAR2はシングル dwordアクセスとバースティングをサポートします。64ビットアドレスの場合、BAR2と BAR3はシングル dwordアクセスとバースティングをサポートします。

• BAR3(32ビットマスターとして使用する場合)、BAR4、および BAR5はシングル dwordアクセスのみをサポートします。

表 4-2: バースト Avalon-MMマスター・インターフェイス信号<n> = 0、1、2、3、4、あるいは 5となります。

信号名 入力/出力 説明

RxmWrite_<n>_o 出力 Avalon-MMスレーブへの書き込みを要求するためにコアによってアサートされます。

RxmAddress_<n>_o[<w>-1:0] 出力 アクセスされている Avalon-MMスレーブのアドレスです。

RxmWriteData__<n>_o[<w>-1:0] 出力 スレーブに書き込まれている RXデータです。全機能 IPコアに向けた<w>は、64あるいは 128です。completer-only IPに向けた<w> は、32です。

RxmByteEnable_<n>_o[<w>-1:0] 出力 Dwordは書き込みデータを有効にします。RXMBurstCount_<n>_o[6 or

5:0]出力 qword単位で計測される RXライトあるいはリード

要求のバーストカウントです。この幅は、要求することのできる最大データを示します。バースト内の最大データは、512バイトです。このオプションの信号は、Enable burst capabilities for RXM BAR2ports.をオンにしている場合、BAR2に対してのみ使用可能です。

RXMWaitRequest_<n>_i 入力 データ転送を保持するために外部 Avalon-MMスレーブによってアサートされます。

RXMRead_<n>_o 出力 読み込みを要求するためにコアによってアサートされます。

UG-01105_avmm2017.05.21 バーストおよび非バースト Avalon -MMモジュール信号 4-5

インターフェイスおよび信号の説明 Altera Corporation

フィードバック

信号名 入力/出力 説明

RXMReadData_<n>_o[<w>-1:0] 入力 リード要求に応答して Avalon-MMスレーブから返されるデータを読み出します。このデータは、TXインターフェイスを介して IPコアに送信されます。全機能 IPコアに向けた<w>は、64または 128です。completer-only IPコアに向けた<w> は、32です。

RXMReadDataValid_<n>_i 入力 読み込まれたデータが有効であることを示すためにシステム・インターコネクト・ファブリックによってアサートされます。

RxmIrq_i[<m>:0], <m>< 16 入力 割り込みを Avalon -MMインターフェイスに接続します。この信号は、CRAポートがイネーブルされている場合、 Avalon -MMに対してのみ利用可能です。立ち上がりエッジは、MSI割り込みをトリガーします。ハード IPコアは、このイベントをMSI割り込みに変換し、ルートポートへ送信します。ホストは、割り込みベクトルを取り出すために Interrupt

Statusレジスターを読み出します。ホスト・ソフトウェアは割り込みをサービスし、完了時にターゲットに知らせます。最大で 16個の個別の割り込み信号(<m>≤15)が使用可能です。RxmIrq_i[<m>:0]がすべての割り込み入力がディアサートされることなく連続したサイクルでアサートされる場合、後続の割り込みに対してMSIメッセージは送信されません。割り込みの損失を回避するには、ソフトウェアは受信した各MSIメッセージに対してすべての割り込みソースがクリアーされていることを確認する必要があります。

表 4-3: 非バースト Avalon-MMマスター・インターフェイス信号<n> = 0、1、2、3、4、あるいは 5となります。

信号名 入力/出力 説明

RxmWrite_<n>_o 出力 Avalon-MMスレーブへの書き込みを要求するためにコアによってアサートされます。

RxmAddress_<n>_o[<w>-1:0] 出力 アクセスされている Avalon-MMスレーブのアドレスです。

RxmWriteData__<n>_o[<w>-1:0] 出力 スレーブに書き込まれている RXデータです。全機能 IPコアに向けた<w>は、64あるいは 128です。completer-only IPに向けた<w> は、32です。

4-6 バーストおよび非バースト Avalon -MMモジュール信号UG-01105_avmm

2017.05.21

Altera Corporation インターフェイスおよび信号の説明

フィードバック

信号名 入力/出力 説明

RxmByteEnable_<n>_o[<w>-1:0] 出力 Dwordは書き込みデータを有効にします。RXMWaitRequest_<n>_i 入力 データ転送を保持するために外部 Avalon-MMスレ

ーブによってアサートされます。RXMRead_<n>_o 出力 読み込みを要求するためにコアによってアサート

されます。RXMReadData_<n>_o[<w>-1:0] 入力 リード要求に応答して Avalon-MMスレーブから返

されるデータを読み出します。このデータは、TXインターフェイスを介して IPコアに送信されます。全機能 IPコアに向けた<w>は、64または 128です。completer-only IPコアに向けた<w> は、32です。

RXMReadDataValid_<n>_i 入力 読み込まれたデータが有効であることを示すためにシステム・インターコネクト・ファブリックによってアサートされます。

RxmIrq_i[<m>:0], <m>< 16 入力 割り込みを Avalon -MMインターフェイスに接続します。この信号は、CRAポートがイネーブルされている場合、 Avalon -MMに対してのみ利用可能です。立ち上がりエッジは、MSI割り込みをトリガーします。ハード IPコアは、このイベントをMSI割り込みに変換し、ルートポートへ送信します。ホストは、割り込みベクトルを取り出すために Interrupt

Statusレジスターを読み出します。ホスト・ソフトウェアは割り込みをサービスし、完了時にターゲットに知らせます。最大で 16個の個別の割り込み信号(<m>≤15)が使用可能です。RxmIrq_i[<m>:0]がすべての割り込み入力がディアサートされることなく連続したサイクルでアサートされる場合、後続の割り込みに対してMSIメッセージは送信されません。割り込みの損失を回避するには、ソフトウェアは受信した各MSIメッセージに対してすべての割り込みソースがクリアーされていることを確認する必要があります。

次の図は、RXマスターポートによるアプリケーション層への要求の伝播、および同時読み出し/書き込み動作もを示しています。

UG-01105_avmm2017.05.21 バーストおよび非バースト Avalon -MMモジュール信号 4-7

インターフェイスおよび信号の説明 Altera Corporation

フィードバック

図 4-3: 同時 RXM読み出しおよび RXM書き込み

RxmRead_o

RxmReadDataValid_i

RxmReadData_i[63:0]

RxmResetRequest_o

RxmAddress_o[31:0]

RxmWaitRequest_i

RxmWrite_o

RxmBurstCount_o[9:0]

RxmByteEnable_o[7:0]

RxmWriteData_o[63:0]

RxmIrq_i

TxsWrite_i

TxsWriteData_i[63:0]

TxsBurstCount_i[9:0]

TxsByteEnable_i[7:0]

TxsAddress_i[17:0]

TxsWaitRequest_o

TxsRead_i

TxsReadDataValid_o

TxsReadData_o[63:0]

TxsChipSelect_i

.. . . . 80000100 80000180

010

. FF FF

. . 000000000002080F

. . . . . . .

001 080

04000 04080 04000

00000 . . 0 .

64ビットおよび 128ビットのバースト TX Avalon-MMスレーブ信号このオプションの Avalon-MMバースト・スレーブ・ポートは、インターコネクト・ファブリックから PCI Express用の Avalon-MM Arria V全機能ハード IPへ要求を伝播します。インターコネクト・ファブリックからの要求は、PCI Express要求パケットに変換されます。着信要求は最大512バイトです。パフォーマンスを向上させるために、Intelでは 128バイトの読み取り要求サイズを使用することを推奨します。512バイトのリード要求は、すべての 256バイトが使用可能となるまで、遅延を持つ 2,256バイトの TLPとなります。性能分析によれば、128バイトのリード要求サイズは、一般的なシステムにおいて最も低いレイテンシーとなることを示しています。

4-8 64ビットおよび 128ビットのバースト TX Avalon-MMスレーブ信号UG-01105_avmm

2017.05.21

Altera Corporation インターフェイスおよび信号の説明

フィードバック

表 4-4: Avalon-MM TXスレーブ・インターフェイス信号

信号名 入力/出力 説明

TxsChipSelect_i 入力 システム・インターコネクト・ファブリックは、この信号をアサートして TXスレーブポートを選択します。

TxsRead_i 入力 リードを要求するためにシステム・インターコネクト・ファブリックによってアサートされた要求をリードします。

TxsWrite_i 入力 ライトを要求するためにシステム・インターコネクト・ファブリックによってアサートされた要求をライトします。

TxsWriteData[127 or 63:0] 入力 外部 Avalon-MMマスターから送信されたデータをTXスレーブポートにライトします。

TxsBurstCount[6 or 5:0] 入力 システム・インターコネクト・ファブリックによってアサートされ、要求されたデータの量を示します。カウント単位は 1サイクルで転送されるデータの量、つまりバスの幅となります。バーストカウントは、512バイトに制限されています。

TxsAddress_i[<w>-1:0] 入力 外部 Avalon-MMマスターからのリードあるいはライト要求です。このアドレスは、変換テーブルに基づいて 32ビットあるいは 64ビットの PCI Expressアドレスに変換されます。<w>の値は、システム作成時に決定されます。

UG-01105_avmm2017.05.21 64ビットおよび 128ビットのバースト TX Avalon-MMスレーブ信号 4-9

インターフェイスおよび信号の説明 Altera Corporation

フィードバック

信号名 入力/出力 説明

TxsByteEnable_i[<w>-1:0] 入力 データのリードおよびライトへのバイト・イネーブルです。バーストは連続する必要があります。したがって、バーストの中間データ位相すべてに、0xFFのバイト・イネーブル値を持たなければなりません。バーストの最初と最後のデータ位相は、これ以外の有効な値を持つことができます。128ビット・インターフェイスに対しては、次の制限が適用されます。• シングル dwordのすべてのバイトは、有効または無効にする必要があります。

• 1より多くの dwordがイネーブルされている場合、イネーブルされた dwordは連続していなければなりません。有効なパターンは次のとおりです。• 16'hF000• 16'h0F00• 16'h00F0• 16'h000F• 16'hFF00• 16'h0FF0• 16'h00FF• 16'hFFF0• 16'h0FFF• 16'bFFFF

TxsReadDataValid_o 出力 読み込まれたデータが有効であることを示すためにブリッジによりアサートされます。

TxsReadData_o[127 or 63:0] 出力 ブリッジは、リードへの RXリード・コンプリーションが受信され、内部バッファに格納されると、このバス上のリードデータを返します。

TxsWaitrequest_o 出力 利用できるバッファースペースが無くなった場合にリードデータあるいはライトデータを保留するためにブリッジによりアサートされます。動作中にこの信号がアサートされると、マスターは、待機要求がディアサートされるまで、リード信号またはライト信号、そしてライトデータを安定して維持する必要があります。> TxsWaitrequest_o がアサートされる際、 TxsRead_i がディアサートされなければいけません。

4-10 64ビットおよび 128ビットのバースト TX Avalon-MMスレーブ信号UG-01105_avmm

2017.05.21

Altera Corporation インターフェイスおよび信号の説明

フィードバック

クロック信号

表 4-5: クロック信号

信号 入力/出力 説明

refclk 入力 IPコアのリファレンス・クロックです。パラメーター・エディターで System Settingsの見出しで指定された周波数に設定する必要があります。これは、専用 REFCLKピンへのフリーランニング入力クロックです。デザインが次の基準を満たしている場合、• CvPをイネーブルしている• 同一の Transceiver Reconfiguration Controllerに接続された追加のトランシーバー PHYが含まれている

refclkを Transceiver Reconfiguration Controllerの mgmt_clk_

clk信号と追加のトランシーバー PHYに接続する必要があります。これ以外にも、FPGAの同じ側に 2個以上のTransceiver Reconfiguration Controllerがデザインに含まれている場合、すべてが mgmt_clk_clk信号を共有する必要があります。

coreclkout 出力 これは、データリンクおよびトランザクション層で使用される固定周波数クロックです。PCI Expressのリンク帯域幅の制約を満たすために、このクロックはリセットとクロックの章のリンク幅、データレート、アプリケーション層のインターフェイス幅のすべての組み合わせに向けたアプリケーション層のクロック周波数にリスト表示された最小周波数要件を満たしています。

関連情報6-5ページの クロック

リセット信号リセット・シーケンスとリセットロジックのブロック図の詳細については、リセットとクロックを参照してください。

UG-01105_avmm2017.05.21 クロック信号 4-11

インターフェイスおよび信号の説明 Altera Corporation

フィードバック

表 4-6: リセット信号

信号 入力/出力 説明

npor 入力 アクティブ Lowリセット信号です。アルテラのハードウェア・デザイン例では、nporはアプリケーション層からのlocal_rstnと pin_perstの ORです。アプリケーション層からソフトリセット信号をドライブしない場合、この信号は pin_perstから派生する必要があります。この信号はディスエーブルできません。全 IPコアとトランシーバーをリセットします。非同期です。ハード・リセット・コントローラーを使用するシステムでは、この信号は edgeで、levelセンシティブではありません。その結果、この信号に低い値を使用してカスタムロジックをリセット状態に保持することはできません。ハード・リセット・コントローラーとソフト・リセット・コントローラーの詳細については、 リセットとクロックの章を参照してください。

nreset_status 出力 アクティブ Lowリセット信号です。この信号は、nporあるいは pin_perstnから派生します。

pin_perst 入力 デバイスの PCIeリセットピンからのアクティブ Lowリセットです。pin_perstはデータパスおよびコントロール・レジスターをリセットします。この信号は、Configuration viaProtocol (CvP)で必要となります。CvPについての詳細は、Configuration via Protocol (CvP)を参照してください。Arria Vは、PCI Express用ハード IPのインスタンスを 1つあるいは 2つ備えています。各インスタンスは独自の pin_

perst信号を有しています。各ハード IPインスタンスのpin_perst をデバイスの対応する nPERST ピンに接続する必要があります。これらのピンは次の位置に存在します。• nPERSTL0: 左下のハード IPブロックおよび CvPブロック• nPERSTL1: 左上のハード IPブロックたとえば、デバイスの左下のハード IPインスタンスを使用している場合、pin_perstは nPERSL0に接続する必要があります。Arria Vデバイスを最大限に活用するには、アルテラでは左下のハード IPを最初に使用することを推奨しています。これは、PCIeリンク上で CvPをサポートする唯一の箇所です。

4-12 リセット信号UG-01105_avmm

2017.05.21

Altera Corporation インターフェイスおよび信号の説明

フィードバック

信号 入力/出力 説明

これらのピン関する正確なピン・アサインメントの詳細については、それぞれのデバイス・ピンアウトを参照してください。PCI Express Card Electromechanical Specification 2.0では、このピンは 3.3 Vが必要であることが指定されています。次の 2つの条件が満たされている場合、バンクのVVCCPGMが 3.3Vではなくても、この 3.3Vの信号を nPERST*にドライブすることが可能です。• 入力信号が LVTTLの VIHおよび VILの仕様を満たしている。

• この入力信号が、Device Datasheet for Arria V Devicesの「Maximum Allowed Overshoot and Undershoot Voltage」が指定する 100°C動作でのオーバーシュートの仕様を満たしている。

図 4-4: リセットとリンク・トレーニング・タイミングの関係

次の図は、nporと LTSSM L0ステータスのタイミング関係を示しています。

npor

IO_POF_Load

PCIe_LinkTraining_Enumeration

dl_ltssm[4:0] detect detect.active polling.active L0

注意: 100 msのシステム・コンフィグレーション・タイムを満たすには、32ビットデータ幅(FPPx32)の高速パッシブ・パラレル・コンフィグレーション・スキームを使用する必要があります。

関連情報• PCI Express Card Electromechanical Specification 2.0• Arria Vデバイスのデバイス・データシート

ハード IPステータスリセット・シーケンスとリセットロジックのブロック図の詳細については、リセットとクロックを参照してください。

UG-01105_avmm2017.05.21 ハード IPステータス 4-13

インターフェイスおよび信号の説明 Altera Corporation

フィードバック

表 4-7: ステータスとリンク・トレーニング信号

信号 入力/出力 説明

derr_cor_ext_rcv 出力 RXバッファー内の訂正されたエラーを示します。この信号はデバッグ専用です。 RXバッファーがデータで満たされるまで有効ではありません。これは、レベルではなく、パルス信号です。内部では、パルスは 500 Mhzクロックで生成されます。パスル・エクステンダーは、250 MHzで動作する FPGAファブリックがキャプチャできるように信号を拡張します。このエラーは IPコアによって修正されているため、アプリケーション層の介入は必要ではありません。

derr_cor_ext_rpl 出力 リトライバッファー内の訂正されたエラーを示します。この信号はデバッグ専用です。このエラーは IPコアによって修正されているため、アプリケーション層の介入は必要ではありません。

derr_rpl 出力 リトライバッファー内の訂正されていないエラーを示します。この信号はデバッグ専用です。この信号は、Arria Vおよび Cyclone Vデバイスでは使用できません。

dlup_exit 出力 この信号は、IPコアが DLCMSM DL_Upステートを抜ける際、1つの pld_clkサイクルで Lowでアサートされます。これは、データリンク層が PCIeリンクの他端との通信を失い、Upステートとなったことを示しています。このパルスがアサートされると、アプリケーション層は少なくとも 32サイクルの間アサートされる内部リセット信号を生成する必要があります。

ev128ns 出力 タイムベースでアラインメントされたアクティビティーを作成する目的で 128 nsごとにアサートされます。

ev1us 出力 タイムベースでアラインメントされたアクティビティーを作成する目的で 1µsごとにアサートされます。

(3) デバッグ信号は厳密には検証されていないため、動作を観察する目的でのみ使用してください。デバッグ信号をカスタムロジックの駆動に使用しないでください。デバッグ信号は、カスタムロジックの駆動には使用しないでください。

4-14 ハード IPステータスUG-01105_avmm

2017.05.21

Altera Corporation インターフェイスおよび信号の説明

フィードバック

信号 入力/出力 説明

hotrst_exit 出力 ホットリセット Exitです。この信号は、LTSSMがホットリセット・ステートを抜けると、1クロックサイクル間アサートされます。この信号により、アプリケーション層はリセットとなります。この信号はアクティブ Lowです。このパルスがアサートされると、アプリケーション層は少なくとも 32サイクルの間アサートされる内部リセット信号を生成する必要があります。

int_status[3:0] 出力 この信号は、アプリケーション層にレガシー割り込みを次のようにドライブします。• Int_status[0]: 割り込み信号 A• int_status[1]: 割り込み信号 B• int_status[2]: 割り込み信号 C• int_status[3]: 割り込み信号 D

ko_cpl_spc_data[11:0] 出力 アプリケーション層は、この信号を使用して、コンプリーション・データの RXバッファー・オーバーフローを防止する回路を構築することができます。エンドポイントは、コンプリーション・データに向けて無限スペースを宣言する必要があります。ただし、RXバッファースペースは有限です。ko_cpl_spc_dataは、コンプリーション RXバッファーに格納可能な合計 16バイトのコンプリーション・データ・ユニットを反映する静的な信号です。

ko_cpl_spc_

header[7:0]出力 アプリケーション層は、この信号を使用して、コンプリー

ション・ヘッダーの RXバッファー・オーバーフローを防止する回路を構築することができます。エンドポイントは、コンプリーション・ヘッダーに向けて無限スペースを宣言する必要があります。ただし、RXバッファースペースは有限です。ko_cpl_spc_headerは、RXバッファーに格納可能なコンプリーション・ヘッダーを示す静的な信号です。

l2_exit 出力 L2 Exitです。この信号はアクティブ Lowです。それ以外は Highのままです。この信号は、LTSSMが l2.idleからdetectに遷移した後、1サイクル(1から 0、そして 0から 1に値を変更する)間アサートされます。このパルスがアサートされると、アプリケーション層は少なくとも 32サイクルの間アサートされる内部リセット信号を生成する必要があります。

UG-01105_avmm2017.05.21 ハード IPステータス 4-15

インターフェイスおよび信号の説明 Altera Corporation

フィードバック

信号 入力/出力 説明

lane_act[3:0] 出力 レーン・アクティブ・モードです。この信号は、リンク・トレーニング中にコンフィグレーションされたレーン数を示します。次のエンコーディングが定義されています。• 4’b0001: 1 レーン• 4’b0010: 2 レーン• 4’b0100: 4 レーン• 4’b1000: 8 レーン

ltssmstate[4:0] 出力 LTSSMステート: LTSSMステートマシーンのエンコーディングは、次のステートを定義します。• 00000: Detect.Quiet• 00001: Detect.Active• 00010: Polling.Active• 00011: Polling.Compliance• 00100: Polling.Configuration• 00101: Polling.Speed• 00110: config.Linkwidthstart• 00111: Config.Linkaccept• 01000: Config.Lanenumaccept• 01001: Config.Lanenumwait• 01010: Config.Complete• 01011: Config.Idle• 01100: Recovery.Rcvlock• 01101: Recovery.Rcvconfig• 01110: Recovery.Idle• 01111: L0• 10000: Disable• 10001: Loopback.Entry• 10010: Loopback.Active• 10011: Loopback.Exit• 10100: Hot.Reset• 10101: LOs• 11001: L2.transmit.Wake• 11010: Recovery.Speed• 11011:Recovery.Equalization, Phase 0• 11100:Recovery.Equalization, Phase 1• 11101:Recovery.Equalization, Phase 2• 11110: Recovery.Equalization, Phase 3

4-16 ハード IPステータスUG-01105_avmm

2017.05.21

Altera Corporation インターフェイスおよび信号の説明

フィードバック

関連情報PCI Express Card Electromechanical Specification 2.0

Multiple MSI/MSI-Xサポートがイネーブルされている場合のエンドポイントへの割り込み

アプリケーション層のロジックは、MSI(MemWr)TLPを構築し、TXスレーブ(TXS)インターフェイスを使用して送信する必要があります。複数のMSI/MSI-Xをサポートするデザインの場合、次の信号を使用してください。MSI TLPを使用しているデザインでは、コントロール・レジスター・アクセス(CRA)インターフェイスを使用して MSIケーパビリティ・レジスターを読み取ります。このMSI情報は、アドレス・オフセットの 14'h3C24、14'h3C28、14'h3C54、および 14'h3C5Cに存在します。Bus Master Enableビットは、アドレス 14h'3C00に存在します。

表 4-8: Multiple MSI/MSI-Xサポートがイネーブルされている場合のエンドポイントへエクスポートされる割り込み信号

次の表は、パラメーター・エディターの Avalon-MM System Settingsの下に位置する Enablemultiple MSI/MSI-X supportをオンにした場合の、IPコアのエクスポートされた割り込み信号を示しています。

信号 入力/出力 説明

MsiIntfc_o[81:0] 出力 このバスは、次のMSIアドレス、データ、およびイネーブル信号を提供します。• MsiIntfc_o[81]: マスターイネーブル• MsiIntfc_o[80}: MSIイネーブル• MsiIntfc_o[79:64]: MSIデータ• MsiIntfc_o[63:0]: MSIアドレス

MsiControl_o[15:0] 出力 PCI Local Bus Specification, Rev. 3.0のセクション 6.8.1.3「Message Control for MSI」で定義されるMSIのシステム・ソフトウェア・コントロールに向けて提供します。次のフィールドが定義されています。• MsiControl_o[15:9]: 予約済み• MsiControl_o[8]: ベクトル単位のマスキングが可能• MsiControl_o[7]: 64ビットアドレス対応• MsiControl_o[6:4]: 複数のメッセージ・イネーブル• MsiControl_o[3:1]: MSIメッセージが可能• MsiControl_o[0]: MSIイネーブル

UG-01105_avmm2017.05.21 Multiple MSI/MSI-Xサポートがイネーブルされている場合のエンドポイントへの割

り込み4-17

インターフェイスおよび信号の説明 Altera Corporation

フィードバック

信号 入力/出力 説明

MsixIntfc_o[15:0] 出力 PCI Local Bus Specification, Rev. 3.0のセクション 6.8.2.3「Message Control for MSI-X」で定義されるMSI-Xのシステム・ソフトウェア・コントロールに向けて提供します。次のフィールドが定義されています。• MsixIntfc_o[15]: イネーブル• MsixIntfc_o[14]: マスク• MsixIntfc_o[13:11]: 予約済み• MsixIntfc_o[10:0]: テーブルサイズ

IntxReq_i 入力 アサートされると、MSIまたはMSI-X割り込みがイネーブルされない限り、エンドポイントは割り込みサービスルーチンからの注意を要求しています。デバイスドライバーが保留中の要求をクリアーするまで、アサートされたままとなります。

IntxAck_o 出力 この信号は、IntxReq_iの肯定応答です。次のいずれかのイベントが発生した場合、少なくとも 1つのサイクル間アサートされます。• Assert_INTAメッセージ TLPは、IntxReq_iのアサートに応答して送信されています。

• Deassert_INTAメッセージ TLPは、IntxReq_i信号のディアサートに応答して送信されています。

下記のタイミング図を参照してください。

次の図は、レガシー・インターフェイスの割り込みタイミングを示しています。この図では、IntxReq_iのアサートは、PCI Express用のハード IPに Assert_INTAメッセージ TLPを送信するように指示します。

図 4-5: レガシー割り込みのアサート

clk

IntxReq_i

IntAck_o

次の図は、レガシー割り込みのディアサートのタイミングを示しています。IntxReq_iのアサートは、PCI Express用のハード IPに Deassert_INTAメッセージを送信するように指示します。

4-18 Multiple MSI/MSI-Xサポートがイネーブルされている場合のエンドポイントへの割り込み

UG-01105_avmm2017.05.21

Altera Corporation インターフェイスおよび信号の説明

フィードバック

図 4-6: レガシー割り込みのディアサート

clk

IntxReq_i

IntAck_o

次の図は、レガシー割り込みのディアサートのタイミングを示しています。IntxReq_iのアサートは、PCI Express用のハード IPに Deassert_INTAメッセージを送信するように指示します。

物理層インターフェイス信号Intelは、トランザクション層、データリンク層、および物理層に向けて統合ソリューションを提供します。IPパラメーター・エディターは、ハード IPバリエーション・ファイルである<variation>.vあるいは.vhdに加えて、SERDESバリエーション・ファイルである<variation>_serdes.vまたは.vhdを生成します。SERDESエンティティーは、PCI Expressのライブラリー・ファイルに含まれています。

トランシーバーのリコンフィグレーションダイナミック・リコンフィグレーションは、プロセス・電圧・温度(PVT)によるバラツキを補償します。リコンフィグレーション可能なアナログ設定は、V OD、プリエンファシス、イコライゼーションです。アルテラの Transceiver Reconfiguration Controllerを使用すれば、アナログ設定を動的にリコンフィグレーションすることが可能です。Gen2であれば、Transceiver Reconfiguration Controller GUIで Enable duty cycle calibrationをオンにする必要があります。 Arria V デバイスは、4.9152 Gbpsを超えるデータレートに対してはデューティー・サイクル・キャリブレーション(DCD)を必要します。Altera Transceiver Reconfiguration Controller IPコアの初期化についての詳細は、Hard IPReconfigurationを参照してください。

表 4-9: トランシーバー・コントロール信号

この表では、<n>は必要となるインターフェイスの数を表しています。信号名 入力/出力 説明

reconfig_from_

xcvr[(<n>46)-1:0]出力 Transceiver Reconfiguration Controllerへのリコンフィグレー

ション信号です。reconfig_to_xcvr[(<n>

70)-1:0]入力 Transceiver Reconfiguration Controllerからのリコンフィグレ

ーション信号です。busy_xcvr_reconfig 入力 アサートされる場合、リコンフィグレーションが実行中で

あることを示します。

UG-01105_avmm2017.05.21 物理層インターフェイス信号 4-19

インターフェイスおよび信号の説明 Altera Corporation

フィードバック

信号名 入力/出力 説明

reconfig_clk_locked 出力 アサートされると、トランシーバーの初期化に必要な固定クロックを提供する PLLがロックされていることを示します。アプリケーション層は、reconfig_clk_lockedがアサートされるまでリセット状態で保持する必要があります。

次の表は、様々なコンフィグレーションに必要な論理リコンフィグレーションおよび物理インターフェイスの個数を示しています。 Quartus Prime Fitterは、ハードウェアでコンフィグレーションされる物理インターフェイスの個数を最小にするため、論理インターフェイスをマージします。通常、各チャネルには 1つの論理インターフェイスが必要で、各 PLLには 1つの論理インターフェイスが必要です。×8バリアントは、PCSクロックのルーティングと制御に別のチャネルが必要です。×8バリアントは、クロッキングに向けてチャネル 4を使用します。

表 4-10: 論理および物理リコンフィグレーション・インターフェイスの個数

バリアント 論理インターフェイス

Gen1および Gen2 ×1 2

Gen1および Gen2 ×2 3

Gen1および Gen2 ×4 5

Gen1 ×8 10

Transceiver Reconfiguration Controllerの詳細については、Altera Transceiver PHY IP Core User Guideの Transceiver Reconfiguration Controllerの章を参照してください。関連情報Altera Transceiver PHY IP Core User Guide

ハード IPステータス拡張

表 4-11: ハード IPステータス拡張信号

このオプションのバスは、以下の内容を含むトップレベルのバリアントのデバッグに役立つ信号を追加します。

4-20 ハード IPステータス拡張UG-01105_avmm

2017.05.21

Altera Corporation インターフェイスおよび信号の説明

フィードバック

• 最も重要なネイティブ Avalon-ST RX信号• Configuration Space信号• BAR• ECCエラー• pld_clkが使用中であることを示す信号

信号 説明

pld_clk_inuse 出力 アサートされると、ハード IPトランザクション層がそのクロックとして pld_clkを使用しており、アプリケーション層で動作する準備ができていることを示します。確実な動作のためには、 pld_clk_inuseがアサートされるまでアプリケーション層をリセット状態で保持します。

pme_to_sr 出力 パワー・マネジメント・ターンオフ・ステータス・レジスターです。Root Port—この信号は、Root Portが pme_turn_off承認メッセージを受信する際、1クロックサイクル間アサートされます。Endpoint—この信号は、Endpointが Root Portから PME_turn_

offメッセージを受信する際、1サイクル間アサートされます。

rx_st_bar[7:0] 出力 TLPのデコードされた BARビットです。MRd、MWr、IOWR、および IORD TLPに有効です。コンプリーション TLPまたはメッセージ TLPには無視されます。essage TLPs. rx_st_sopがアサートあれるサイクルの間有効です。Endopointに対して、次のエンコーディングが定義されています。• Bit 0: BAR 0• Bit 1: BAR 1• Bit 2: Bar 2• Bit 3: Bar 3• Bit 4: Bar 4• Bit 5: Bar 5• Bit 6: 予約済み• Bit 7: 予約済みRoot Portに対して、次のエンコーディングが定義されています。

UG-01105_avmm2017.05.21 ハード IPステータス拡張 4-21

インターフェイスおよび信号の説明 Altera Corporation

フィードバック

信号 説明

• Bit 0: BAR 0• Bit 1: BAR 1• Bit 2: プライマリー・バス番号• Bit 3: セカンダリー・バス番号• Bit 4: 従属バス番号ウィンドウへのセカンダリー・バス番号

• Bit 5: I/Oウィンドウ• Bit 6: プリフェッチ不可のウィンドウ• Bit 7: プリフェッチ可能なウィンドウ

rx_st_data[<n>-1:0] 出力 受信データバスです。最初のペイロード DWORDの位置は、TLPアドレスが qwordに揃っているかどうかによって異なります。メッセージ TLPのマッピングは、4-DWORDヘッダーを持つ LPのマッピングと同じです。

rx_st_eop 出力 rx_st_valid

がアサートされる場合、これが TLPの最後のサイクルであることを示します。

rx_st_err 出力 内部 RXバッファーに ECCエラーが存在することを示します。ECCがイネーブルされている場合、アクティブとなります。ECCは、 Quartus Primeアセンブラーによって自動でイネーブルされます。ECCはシングルビット・エラーを訂正し、バイト単位でダブルビット・エラーを検出します。訂正不可能な ECCエラーが検出されると、rx_st_validがアサートされている間に rx_st_errが少なくとも 1サイクル間アサートされます。インテルでは訂正不可能なダブルビット ECCエラーが検出された場合、PCI Express用 Arria VArria Vハード IPをリセットすることを推奨しています。

rx_st_sop 出力 rx_st_valid

がアサートされる場合、これが TLPの最初のサイクルであることを示します。

rx_st_valid 出力 アプリケーション層に rx_st_dataをクロックします。rx_

st_readyディアサーションの 2クロック以内にディアサートし、さらに多くのデータが送信可能な場合は rx_st_ready

アサーションの 2クロック以内に再度アサートします。

4-22 ハード IPステータス拡張UG-01105_avmm

2017.05.21

Altera Corporation インターフェイスおよび信号の説明

フィードバック

信号 説明

serr_out 出力 System Error: この信号は、適切なイネーブルビットがルート制御レジスターおよびデバイス制御レジスターにアサートされていると仮定して、検出された各システムエラーを報告するルートポート・デザインにのみ適用されます。この信号をイネーブルすると、システムエラー発生時に 1クロックサイクル間 serr_outがアサートされます。システムエラーについては、PCI Express Base Specification 2.1 or 3.0 のルート制御レジスターに記載されています。

tl_cfg_add[3:0] 出力 更新されたレジスターのアドレスです。この信号は、tl_cfg_ctl

にドライブされているコンフィグレーション・スペース・レジスターの情報を示すインデックスです。

tl_cfg_ctl[31:0] 出力 tl_cfg_ctl信号は多重化されており、コンフィグレーションス・ペース・レジスターの内容を含みます。インデックス化は、tl_cfg_ctlのMultiplexed Configuration RegisterInformation Availableにて定義されています。

tl_cfg_sts[52:0] 出力 コンフィグレーション・ステータス・ビットです。この情報は、pld_clkサイクル毎に更新されます。次の表は、このステータスビットの詳細な説明を提供します。

UG-01105_avmm2017.05.21 ハード IPステータス拡張 4-23

インターフェイスおよび信号の説明 Altera Corporation

フィードバック

信号 説明

tx_st_ready 出力 トランザクション層が送信用のデータを受け入れる準備ができていることを示します。コアは、データ・ストリームを調整するために、この信号をディアサートします。リセット中に tx_st_readyをアサートすることも可能です。 アプリケーション層は、Avalon-ST TXインターフェイスでパケットを発行する前に、リセットが解除されてから少なくとも 2クロックサイクル待機する必要があります。reset_

status信号は、いつ IPコアがリセットから抜け出るのかをモニターするために使用することも可能です。トランザクション層によりサイクル<n>tx_st_ready でアサートされる場合、 <n + readyLatency> はレディ・サイクルとなり、その間アプリケーション層は tx_st_validをアサートし、データを転送することが可能です。tx_st_ready、tx_st_valid、および tx_st_dataがレジスター化されている(一般的なケースの)場合、インテルはタイミング・クロージャーを容易にするために 2サイクルのreadyLatencyを推奨しています。ただし、1サイクルのreadyLatencyも使用可能です。readが有効なレイテンシーに追加される遅延が存在しない場合、結果の遅延は 2つのreadyLatencyに相当します。

表 4-12: tl_cfg_stsとコンフィグレーション・スペース・レジスター間のマッピング

tl_cfg_sts コンフィグレーション・スペース・レジスター 説明

[52:49] Device Status Register[3:0] 次のエラーを記録します。• Bit 3: サポートされていない要求が検出されました

• Bit 2: 致命的なエラーが検出されました

• Bit 1: 致命的でないエラーが検出されました

• Bit 0: 訂正可能なエラーが検出されました

[48] Slot Status Register[8] データリンク層の状態が変更されました

4-24 ハード IPステータス拡張UG-01105_avmm

2017.05.21

Altera Corporation インターフェイスおよび信号の説明

フィードバック

tl_cfg_sts コンフィグレーション・スペース・レジスター 説明

[47] Slot Status Register[4] コマンドが完了しました。(ホットプラグ・コントローラーがコマンドを完了しました。)注意: ルートポートに対しては、パラ

メーター・エディターの UseSlot Power Registerをオンにしてスロット・レジスターをイネーブルします。イネーブル後、スロット制御レジスターのCommand Completed InterruptEnableビットへのアクセスは、Read/Writeのままとなります。このビットは、1b'0と固定する必要があります。このビットは書き込まないでください。

[46:31] Link Status Register[15:0] 次のリンクステータス情報を記録します。• Bit 15: リンク自律帯域幅ステータス• Bit 14: リンク帯域幅管理ステータス• Bit 13: データリンク層リンクアクティブ

• Bit 12: スロット・クロック・コンフィグレーション

• Bit 11: リンク・トレーニング• Bit 10: 未定義• Bits[9:4]: ネゴシエーションされたリンク幅

• Bits[3:0] リンク速度

[30] Link Status 2 Register[0] 現在のデエンファシス・レベル

[29:25] Status Register[15:11] 次の 5つの主要なコマンド・ステータス・エラーを記録します。• Bit 15: 検出されたパリティーエラー• Bit 14: シグナルされたシステムエラー• Bit 13: 受信されたマスターアボート• Bit 12: 受信されたターゲットアボート• Bit 11: ターゲットのアボートを通知します

UG-01105_avmm2017.05.21 ハード IPステータス拡張 4-25

インターフェイスおよび信号の説明 Altera Corporation

フィードバック

tl_cfg_sts コンフィグレーション・スペース・レジスター 説明

[24] Secondary Status Register[8] マスターデータ・パリティーエラー

[23:6] Root Status Register[17:0] 次の PMEステータス情報を記録します。• Bit 17: PMEペンディング• Bit 16: PMEステータス• Bits[15:0]: PME request ID[15:0]

[5:1] Secondary Status Register[15:11] 次の 5つの 2次的なコマンド・ステータス・エラーを記録します。• Bit 15: 検出されたパリティーエラー• Bit 14: 受信されたシステムエラー• Bit 13: 受信されたマスターアボート• Bit 12: 受信されたターゲットアボート• Bit 11: ターゲットのアボートを通知します

[0] Secondary Status Register[8] マスターデータ・パリティーエラー

関連情報PCI Express Card Electromechanical Specification 2.0

コンフィグレーション・スペース・レジスターのアクセス

tl_cfg_ctl信号は、次の図に示すコンフィグレーション・スペース・レジスターのコンテンツを含む多重化バスです。コンフィグレーション・スペースに格納された情報は、ラウンドロビン順でアクセスされます。ここでの tl_cfg_addはアクセスされているレジスターを表します。次の表は、tl_cfg_ctlで多重化されたコンフィグレーション情報のレイアウトを示しています。

4-26 コンフィグレーション・スペース・レジスターのアクセスUG-01105_avmm

2017.05.21

Altera Corporation インターフェイスおよび信号の説明

フィードバック

図 4-7: tl_cfg_ctlで利用可能な多重化されたコンフィグレーション・レジスター情報

青色で示されているフィールドは、ルートポートでのみ使用可能です。

0

1

cfg_dev_ctrl[15:0]31 24 23 16 15 8 7 0

23456789ABCD

E

F

cfg_dev_ctrl2[15:0]

cfg_link_ctrl[15:0] cfg_link_ctrl2[15:0]

cfg_dev_ctrl[14:12] = Max Read Req Size

16’h0000 cfg_slot_ctrl[15:0]

8’h00 cfg_root_ctrl[7:0]cfg_secbus[7:0] cfg_subbus[7:0]cfg_sec_ctrl[15:0]

cfg_msi_addr[11:0] cfg_io_bas[19:0]

cfg_dev_ctrl[7:5] = Max Payload

cfg_prm_cmd[15:0]

cfg_msi_addr[43:32] cfg_io_lim[19:0]8’h00 cfg_np_bas[11:0] cfg_np_lim[11:0]

cfg_msi_addr[31:12] cfg_pr_bas[43:32]cfg_pr_bas[31:0]

cfg_msi_addr[63:44] cfg_pr_lim[43:32]cfg_pr_lim[31:0]

cfg_msixcsr[15:0] cfg_msicsr[15:0]cfg_pmcsr[31:0]

6’h00, tx_ecrcgen[25],rx_ecrccheck[24] cfg_tcvcmap[23:0]

cfg_msi_data[15:0] 3’b00 0 cfg_busdev[12:0]

表 4-13: コンフィグレーション・スペース・レジスターの説明

レジスター 幅 入力/出力 説明

cfg_dev_ctrl_func<n> 16 出力 cfg_dev_ctrl_func<n>[15:0]は、PCI Expressケイパビリティー・ストラクチャーのデバイス制御レジスターです。

cfg_dev_ctrl2 16 出力 cfg_dev2ctrl[15:0] は、PCI Expressケイパビリティー・ストラクチャーのデバイス制御 2です。

cfg_slot_ctrl 16 出力 cfg_slot_ctrl[15:0]は、PCI-Expressケーパビリティーのスロットステータスです。このレジスターは、ルートポート・モードでのみ使用可能です。

UG-01105_avmm2017.05.21 コンフィグレーション・スペース・レジスターのアクセス 4-27

インターフェイスおよび信号の説明 Altera Corporation

フィードバック

レジスター 幅 入力/出力 説明

cfg_link_ctrl 16 出力 cfg_link_ctrl[15:0]は、PCI Expressケイパビリティー・ストラクチャーのプライマリー・リンク制御です。Gen2の場合、Gen1 L0ステートへ最初のリンク・トレーニング後に、より高いデータレートへの再トレーニングを開始するため、ルートポートの Retrain Linkビット(cfg_link_ctrl)のBit[5])に 1’b1を書き込む必要があります。再トレーニングは、LTSSMを Recoveryステートにします。リンク上の両方のデバイスがより高いデータレートをサポートできる場合であっても、PCI Express用 Arria Vハード IPの IPコアに対しては、高いデータレートへの再トレーニングは自動的ではありません。

cfg_link_ctrl2 16 出力 cfg_link_ctrl2[31:16]は、Gen2に向けた PCIExpressケイパビリティー・ストラクチャーのセカンダリー・リンク制御です。tl_cfg_addr=4'b0010の場合、tl_cfg_ctlは、プライマリーおよびセカンダリー・リンク制御レジスターである { {cfg_link_ctrl[15:0],cfg_link_ctrl2[15:0]}を返します。プライマリー・リンク・ステータス・レジスターの内容は、tl_cfg_sts[46:31]で利用可能です。Gen1バリアントの場合、リンク帯域幅通知ビットは常に 0に設定されます。Gen2バリアントの場合は、このビットは 1に設定されます。

cfg_prm_cmd_func<n> 16 出力 PCIコンフィグレーション・スペースのベース/プライマリー・コマンド・レジスターです。

cfg_root_ctrl 8 出力 PCI-Expressケーパビリティーのルート制御およびステータス・レジスターです。このレジスターは、ルートポート・モードでのみ使用可能です。

cfg_sec_ctrl 16 出力 PCI-Expressケーパビリティーのセカンダリー・バス制御およびステータス・レジスターです。このレジスターは、ルートポート・モードでのみ使用可能です。

4-28 コンフィグレーション・スペース・レジスターのアクセスUG-01105_avmm

2017.05.21

Altera Corporation インターフェイスおよび信号の説明

フィードバック

レジスター 幅 入力/出力 説明

cfg_secbus 8 出力 二次的なバス番号です。このレジスターは、ルートポート・モードでのみ用可能です。

cfg_subbus 8 出力 従属バス番号です。このレジスターは、ルートポート・モードでのみ用可能です。

cfg_msi_addr 64 出力 cfg_msi_add[63:32]は、Message SignaledInterrupt (MSI) の上位メッセージ・アドレスです。cfg_msi_add[31:0]は、そのMSIメッセージ・アドレスです。

cfg_io_bas 20 出力 Type1コンフィグレーション・スペースの上位20ビットの I/Oリミットレジスターです。このレジスターは、ルートポート・モードでのみ使用可能です。

cfg_io_lim 20 出力 Type1コンフィグレーション・スペースの上位20ビットの IOリミットレジスターです。このレジスターは、ルートポート・モードでのみ使用可能です。

cfg_np_bas 12 出力 Type1コンフィグレーション・スペースの上位12ビットのメモリー・ベース・レジスターです。このレジスターは、ルートポート・モードでのみ使用可能です。

cfg_np_lim 12 出力 Type1コンフィグレーション・スペースの上位12ビットのメモリー・リミット・レジスターです。このレジスターは、ルートポート・モードでのみ使用可能です。

cfg_pr_bas 44 出力 Type1コンフィグレーション・スペースの上位44ビットのプリフェッチ可能なベースレジスターです。このレジスターは、ルートポート・モードでのみ使用可能です。

cfg_pr_lim 44 出力 Type1コンフィグレーション・スペースの上位44ットのプリフェッチ可能なリミットレジスターです。ルートポート・モードで使用可能です。

UG-01105_avmm2017.05.21 コンフィグレーション・スペース・レジスターのアクセス 4-29

インターフェイスおよび信号の説明 Altera Corporation

フィードバック

レジスター 幅 入力/出力 説明

cfg_pmcsr 32 出力 cfg_pmcsr[31:16]は電源管理制御であり、cfg_

pmcsr[15:0]は電源管理ステータス・レジスターです。

cfg_msixcsr 16 出力 MSIメッセージ制御です。

cfg_msicsr 16 出力 MSIメッセージ制御です。このレジスターのフィールドについては、次の表を参照してください。

cfg_tcvcmap 24 出力 コンフィグレーション・トラフィック・クラス(TC)/仮想チャネル(VC)マッピングです。アプリケーション層は、この信号を使用してパケットのトラフィック・クラスをもとに適切なチャネルへマッピングされる TLPを生成します。• cfg_tcvcmap[2:0]: TC0へのマッピング(常に

0)• cfg_tcvcmap[5:3]: TC1へのマッピング• cfg_tcvcmap[8:6]: TC2へのマッピング• cfg_tcvcmap[11:9]: TC3へのマッピング• cfg_tcvcmap[14:12]: TC4へのマッピング• cfg_tcvcmap[17:15]: TC5へのマッピング• cfg_tcvcmap[20:18]: TC6へのマッピング• cfg_tcvcmap[23:21]: TC7へのマッピング

cfg_msi_data 16 出力 cfg_msi_data[15:0]はMSIへのメッセージデータです。

cfg_busdev 13 出力 ハード IPにプログラミングあるいはキャプチャされるバス/デバイス番号です。

図 4-8: コンフィグレーション MSIコントロール・ステータス・レジスター

Field and Bit Map

0134678951

reserved maskcapability

64-bitaddress

capabilitymultiple message enable multiple message capable MSI

enable

4-30 コンフィグレーション・スペース・レジスターのアクセスUG-01105_avmm

2017.05.21

Altera Corporation インターフェイスおよび信号の説明

フィードバック

表 4-14: コンフィグレーション MSIコントロール・ステータス・レジスターの説明

ビット フィールド 説明

[15:9] Reserved N/A

[8] mask capability ベクトル単位のマスキングが可能です。このビットは、PCIローカルバス仕様書で定義されている Mask_BitsおよびPending_Bitsレジスターを使用したオプションのベクトル単位のMSIマスキングをサポートしていないため、0にハードワイヤードされています。ベクトル単位のマスキングは、アプリケーション層のレジスターを使用することで実装可能です。

[7] 64-bit address

capability64ビットアドレスが可能です。• 1: 64ビットのメッセージアドレスが送信可能な機能• 0: 64ビットのメッセージアドレスが送信不可能な機能

[6:4] multiple message

enableこのフィールドは、MSI信号の許容値を示します。たとえば、このフィールドに「100」と書き込む場合、16個のMSI信号が割り当てられます。• 3’b000: 1つのMSIが割り当てられました• 3’b001: 2つのMSIが割り当てられました• 3’b010: 4つのMSIが割り当てられました• 3’b011: 8つのMSIが割り当てられました• 3’b100: 16つのMSIが割り当てられました• 3’B101: 32つのMSIが割り当てられました• 3’b110: 予約済み• 3'b111: 予約済み

[3:1] multiple message

capableこのフィールドは、リクエストされたMSIメッセージの数を決定するために、システム・ソフトウェアによって読み取られます。• 3’b000: 1つのMSIがリクエストされました• 3’b001: 2つのMSIがリクエストされました• 3’b010: 4つのMSIがリクエストされました• 3’b011: 8つのMSIがリクエストされました• 3’b100: 16つのMSIがリクエストされました• 3’b101: 32つのMSIがリクエストされました• 3’b110: 予約済み

UG-01105_avmm2017.05.21 コンフィグレーション・スペース・レジスターのアクセス 4-31

インターフェイスおよび信号の説明 Altera Corporation

フィードバック

ビット フィールド 説明

[0] MSI Enable 0に設定すると、このコンポーネントはMSIの使用を許可されません。複数の機能をサポートするデザインでは、ホスト・ソフトウェアはMSIイネーブルビットを使用して機能のMSIをマスクしないでください。マスクに MSIイネーブルビットを使用すると、MSIリクエストがある機能から保留中の状態となり、他の機能へのMSIリクエストをブロックすることがあります。

関連情報• PCI Express Base Specification 2.1 or 3.0• PCI Local Bus Specification, Rev. 3.0

コンフィグレーション・スペース・レジスター・アクセスのタイミング

tl_cfg_* インターフェイスの信号には、マルチサイクル・パスが含まれます。パラメーター化の方法によっては、tl_cfg_add信号と tl_cfg_ctl信号は、4あるいは 8coreclkout_hipサイクル毎に更新します。

図 4-9: 8サイクル・ウィンドウの中央の tl_cfg_ctlサンプル Sample tl_cfg_ctl in the Middle of Eight-CycleWindow

coreclkout_hip

tl_cfg_add[3:0]

tl_cfg_ctl[31:0]

cfgctl_addr_strobe

captured_cfg_addr_reg[3:0]

addr0 addr1 addr2

data0 data1 data2

addr0 addr1 addr2

4cycles

data0 data1 data2captured_cfg_data_reg[31:0]

シリアル・インターフェイス信号

表 4-15: シリアル・インターフェイス信号

次の表では、 <n>は 1、2、4、または 8です。信号 入力/出力 説明

tx_out[<n>-1:0] 出力 送信入力です。これらの信号はシリアル出力です。

rx_in[<n>-1:0] 入力 受信入力です。これらの信号はシリアル入力です。

4-32 コンフィグレーション・スペース・レジスター・アクセスのタイミングUG-01105_avmm

2017.05.21

Altera Corporation インターフェイスおよび信号の説明

フィードバック

全アルテラ・デバイス用ピンアウト表は、.pdf、.txt、および.xls形式の Pin-out Files for AlteraDevicesを参照してください。

関連情報アルテラ・デバイス用ピンアウト・ファイル

Arria Vデバイスにおけるハード IPの物理レイアウトArria Vデバイスには、PCI Express IPコア用の 1つまたは 2つのハード IPが含まれています。次の図は、PCIe IPコア、トランシーバー・バンク、およびチャネルの配置を示しています。左下の IPコアには、CvP機能が含まれ、その他のハード IPブロックには CvP機能は含まれていないことに注意してください。トランシーバー・チャネルは、6つのグループで配置されています。GXデバイスの場合、デバイス左下に位置する 6個のチャネルは GXB_L0、そして次のグループは GXB_L1というように名付けられています。デバイス右側に位置するチャネルは、GXB_R0、GXB_R1、というように名付けられています。 Intelデバイス用ピンアウト・ファイルで指定されているように、デバイス左側の PCI Express用ハード IPは、デバイス左側の適切なチャネルに接続してください。

図 4-10: Arria V GXおよび GTデバイスにおける Arria Vトランシーバー・バンクと PCI Express用ハードIPの IPコアの位置

Ch5Ch4Ch3Ch2Ch1Ch0

Ch5Ch4Ch3Ch2Ch1Ch0

Ch5Ch4Ch3Ch2Ch1Ch0

Ch5Ch4Ch3Ch2Ch1Ch0

Ch5Ch4Ch3Ch2Ch1Ch0

Ch5Ch4Ch3Ch2Ch1Ch0

9 Ch 18 Ch

36 Ch

24 Ch

GXB_L2

GXB_L1

GXB_L0

GXB_R2

GXB_R1

GXB_R0PCIe

Hard IPwithCvP

PCIeHard

IP

Notes:1. Green blocks are 10-Gbps channels.2. Blue blocks are 6-Gbps channels.

UG-01105_avmm2017.05.21 Arria Vデバイスにおけるハード IPの物理レイアウト 4-33

インターフェイスおよび信号の説明 Altera Corporation

フィードバック

図 4-11: Arria V SXおよび STデバイスにおける Arria Vトランシーバー・バンクと PCI Express用ハードIPの IPコアの位置

Ch5Ch4Ch3Ch2Ch1Ch0

Ch5Ch4Ch3Ch2Ch1Ch0

Ch5Ch4Ch3Ch2Ch1Ch0

Ch5Ch4Ch3Ch2Ch1Ch0

Ch5Ch4Ch3Ch2Ch1Ch0

12 Ch

18 Ch

30 Ch

GXB_L2

GXB_L1

GXB_L0

GXB_R1

GXB_R0HIP (1) HIP

Notes:1. PCIe HIP availability varies with device variants.2. Green blocks are 10-Gbps channels.3. Blue blocks are 6-Gbps channels. With the exception of Ch0 to Ch2 in GXB_L0 and GXB_R0, the 6-Gbps channels can be used for TX-only or RX-only 10-Gbps channels.

x1、x2、x4、x8のバリアントのチャネル使用率は次のとおりです。

表 4-16: チャネル使用率

バリアント データ CMUクロック

x1、1インスタンス GXB_L0のチャネル 0 GXB_L0のチャネル 1

x1、2インスタンス GXB_L0のチャネル 0、GXB_R0のチャネル 0

GXB_L0のチャネル 1、GXB_R0のチャネル 1

x2、1インスタンス GXB_L0のチャネル 1~2 GXB_L0のチャネル 4

x2、2インスタンス GXB_L0のチャネル 1~2、GXB_R0のチャネル 1~2

GXB_L0のチャネル 4、GXB_R0のチャネル 4

x4、1インスタンス GXB_L0のチャネル 0~3 GXB_L0のチャネル 4

x4、2インスタンス GXB_L0のチャネル 0~3、GXB_R0のチャネル 0~3

GXB_L0のチャネル 4、GXB_R0のチャネル 4

4-34 Arria Vデバイスにおけるハード IPの物理レイアウトUG-01105_avmm

2017.05.21

Altera Corporation インターフェイスおよび信号の説明

フィードバック

バリアント データ CMUクロック

x8、1インスタンス GXB_L0のチャネル 0~3と 5、GXB_L1のチャネル 0~2

GXB_L0のチャネル 4

Arria Vデバイスのチャネル配置図 4-12: CMU PLLを使用した Arria V Gen1および Gen2のチャネル配置

次の図において、青色で示されたチャネルは高速シリアル・クロックを生成する送信 CMU PLLを提供します。

Ch5

Ch3Ch2Ch1Ch0

CMU PLLPCIe Hard IP

Ch0Ch1

Ch5

Ch3Ch2Ch1Ch0

CMU PLLPCIe Hard IP

Ch0Ch1Ch2Ch3

Ch5

Ch3Ch2Ch1Ch0

CMU PLL

Ch0Ch1Ch2Ch3

Ch11

Ch9Ch8Ch7Ch6

Ch10PCIe Hard IP

Ch5Ch6Ch7

Ch4

Ch5

Ch3Ch2

CMU PLLCh0

Ch4PCIe Hard IP

x1

x8

x2

x4

Ch0

データレートとクロックの仕様が PCIeコンフィグレーションと完全に一致するのであれば、未使用のチャネルに他のプロトコルを割り当てることができます。

PIPEインターフェイス信号PIPE信号は、Gen1および Gen2のバリアントで使用できるため、シリアル・インターフェイスまたは PIPEインターフェイスのいずれかを使用したシミュレーションが可能です。PIPEシミュレーションは SERDESモデルをバイパスするため、PIPEインターフェイスを使用するシミュレーションの方がはるかに高速です。デフォルトでは、PIPEインターフェイスは Gen1と Gen2に対して 8ビットです。実際のデザインに内部トランシーバーへのシリアル・インターフェイス

UG-01105_avmm2017.05.21 Arria Vデバイスのチャネル配置 4-35

インターフェイスおよび信号の説明 Altera Corporation

フィードバック

が含まれてる場合でも、シミュレーションに PIPEインターフェイスが使用可能です。ただし、SignalTap® IIエンベデッド・ロジック・アナライザーを使用したこれらの信号のプロービングといった、ハードウェアでハード IP PIPEインターフェイスを使用することは不可能です。

表 4-17: PIPEインターフェイス信号

次の表では、レーン番号 0を含む信号は他のレーンにも存在します。信号 入力/出力 説明

txdata0[7:0] 出力 転送データ<n> (レーン<n>の 2シンボル)です。このバスは、レーン<n>でデータを転送します。

txdatak0 出力 送信データ制御<n>です。この信号は、txdata <n>の制御ビットとして機能します。

txdetectrx0 出力 送信検出受信<n>です。この信号は、受信検出動作あるいはループバックを開始するよう PHYレイヤーに指示します。

txelecidle0 出力 転送電気的アイドル<n>です。この信号は、TX出力を強制的にアイドル状態にします。

txcompl0 出力 転送コンプライアンス<n>です。この信号は、Complianceモード(負の COM文字)でランニング・ディスパリティーを強制的に負にします。

rxpolarity0 出力 受信極性<n>です。この信号は、8B/10Bレシーバー・デコーディング・ブロックの極性を反転するよう PHYレイヤーに指示します。

powerdown0 [1:0] 出力 パワーダウン<n>です。この信号は、電力ステートを特定のステート(P0、P0s、P1、P2)に変更するよう PHYに要求します。

tx_deemph0 出力 転送ディエンファシス選択です。PCI Express用 Arria Vハード IPは、トレーニング・シーケンス(TS)中にリンクの反対側から受信した指示に基づいて、この信号の値を決定します。この値は、変更する必要はありません。

rxdata0[7:0] (1) 入力 受信データ<n> (レーン<n>の 2シンボル)です。このバスは、レーン<n>でデータを受信します。

rxdatak0 (1) 入力 受信データ>n>です。このバスは、レーン<n>でデータを受信します。

4-36 PIPEインターフェイス信号UG-01105_avmm

2017.05.21

Altera Corporation インターフェイスおよび信号の説明

フィードバック

信号 入力/出力 説明

rxvalid0 (1) 入力 受信有効<n>です。この信号は、rxdata <n>と rxdatak <n>のシンボルロックおよび有効データを示します。

phystatus0 (1) 入力 PHYステータス<n>です。この信号は、いくつかの PHY要求の完了を通信します。

eidleinfersel0[2:0] 出力 電気的アイドルエントリーの推論機構の選択です。次のエンコーディングが定義されています。• 3'b0xx: 現在の LTSSMステートでは電気的アイドルエントリーの推論が不要

• 3'b100: Gen1または Gen2の 128 usウィンドウで COM/SKPオーダーセットが存在しない

• 3'b101: Gen1または Gen2の 1つの 1280 UIインターバルに TS1/TS2オーダーセットが存在しない

• 3'b110: Gen1の 2000 UIインターバルおよび Gen2の16000 UIで電気的アイドルが存在しない

• 3'b111: Gen1の 128 usウィンドウで電気的アイドルの終了が存在しない

rxelecidle0 (1) 入力 受信電気的アイドル<n>です。アサートされると、電気的アイドルの検出を示します。

rxstatus0[2:0] (1) 入力 受信ステータス<n>です。この信号は、受信データ・ストリームおよびレシーバーの検出に向けて受信ステータスおよびエラーコードをエンコードします。

sim_pipe_

ltssmstate0[4:0]入力および出力

LTSSMステート: LTSSMステートマシーンのエンコーディングは、次のステートを定義します。• 5’b00000: Detect.Quiet• 5’b 00001: Detect.Active• 5’b00010: Polling.Active• 5’b 00011: Polling.Compliance• 5’b 00100: Polling.Configuration• 5’B00101: Polling.Speed• 5’b00110: config.LinkwidthsStart• 5’b 00111: Config.Linkaccept• 5’b 01000: Config.Lanenumaccept• 5’b01001: Config.Lanenumwait• 5’b01010: Config.Complete• 5’b 01011: Config.Idle• 5’b01100: Recovery.Rcvlock

UG-01105_avmm2017.05.21 PIPEインターフェイス信号 4-37

インターフェイスおよび信号の説明 Altera Corporation

フィードバック

信号 入力/出力 説明

• 5’b01101: Recovery.Rcvconfig• 5’b01110: Recovery.Idle• 5’b 01111: L0• 5’b10000: Disable• 5’b10001: Loopback.Entry• 5’B10010: Loopback.Active• 5’B10011: Loopback.Exit• 5’b10100: Hot.Reset• 5’b10101: LOs• 5’b11001: L2.transmit.Wake• 5’b11010: Recovery.Speed• 5’b11011: Recovery.Equalization, Phase 0• 5’b11100: Recovery.Equalization, Phase 1• 5’b11101: Recovery.Equalization, Phase 2• 5’b11110: Recovery.Equalization, Phase 3• 5’b11111: Recovery.Equalization, Done

sim_pipe_rate[1:0] 出力 この 2ビット・エンコーディングの意味は次のとおりです。• 2’b00: Gen1レート(2.5 Gbps)• 2’b01: Gen2レート(5.0 Gbps)• 2’b1X: Gen3レート(8.0 Gbps)

sim_pipe_pclk_in 入力 このクロックは PIPEシミュレーションにのみ使用され、refclkから派生しています 。これは PIPEモード・シミュレーションに使用される PIPEインターフェイス・クロックです。

txswing0 出力 アサートされると、トランスミッター電圧のフルスイングを示します。ディアサートされると、ハーフスイングを示します。

tx_margin0[2:0] 出力 送信 VODマージン選択です。この信号の値は、 LinkControl 2 Registerからの値に基づいています。シミュレーションにもに使用可能です。

注：1. これらの信号はシミュレーション専用です。 Quartus Prime開発ソフトウェアのコンパイルでは、これらの PIPE信号はフローティングのままにすることが可能です。

4-38 PIPEインターフェイス信号UG-01105_avmm

2017.05.21

Altera Corporation インターフェイスおよび信号の説明

フィードバック

テスト信号

表 4-18: テスト・インターフェイス信号

test_inバスは、IP コアの内部ステートのモニタリングとランタイム制御を提供します。信号 入力/出力 説明

test_in[31:0] 入力 test_inバスのビットには、次の定義があります。• [0]: シミュレーション・モードです。多くの初期化カウンターの値を下げることで初期化を高速化するには、この信号を 1に設定します。

• [1]: 予約済み。 1'b0に設定する必要があります。• [2]: デスクランブル・モードのディスエーブルです。データ・スクランブリングを無効にするには、この信号を初期化中に 1に設定する必要があります。このビットは、リンク上のデスクランブルされたデータを観察するために、エンドポイントとルートポートの両方のシミュレーションで使用することができます。一般的に、リンクパートナーがデータをスクランブルするため、デスクランブルされたデータはオープンシステムでは使用できません。

• [4:3]: 予約済み。 2'b01に設定する必要があります。• [5]: コンプライアンス・テスト・モードです。コンプライアンス・モードをディスエーブル/強制します。設定すると、LTSSMがコンプライアンス・モードに入ることを防止します。このビットをトグルするとコンプライアンス・ステートの入力と終了が制御されるため、コンプライアンス・パターンの送信が可能になります。

• [6]: polling.activeステートでタイムアウトに達し、すべてのレーンが終了条件を検出していない場合、強制的にコンプライアンス・モードに入ります。

• [7]: 低電力ステートのネゴシエーションをディスエーブルします。Intelは、このビットを設定することを推奨しています。

• [31:8] 予約済み。すべて 0に設定します。

simu_mode_pipe 入力 Highの場合、PIPEインターフェイスがシミュレーション・モードであることを示します。

UG-01105_avmm2017.05.21 テスト信号 4-39

インターフェイスおよび信号の説明 Altera Corporation

フィードバック

信号 入力/出力 説明

hip_currentspeed[1:0] 出力 PCIeリンクの現在の速度を示します。次のエンコーディングが定義されています。• 2b’00: 未定義• 2b’01: Gen1• 2b’10: Gen2• 2b’11: Gen3

4-40 テスト信号UG-01105_avmm

2017.05.21

Altera Corporation インターフェイスおよび信号の説明

フィードバック

レジスター 52017.05.21

UG-01105_avmm 更新情報 フィードバック

コンフィグレーション・スペース・レジスターと PCIe仕様の対応関係

表 5-1: ハード IPコンフィグレーション・スペース・レジスターのアドレスマップ

Type 0および Type 1コンフィグレーション・スペース・ヘッダーでは、値が異なる場合、各エントリーの最初の行には Type 0の値がリストされ、次の行には Type 1の値がリストされます。

バイトアドレス ハード IPコンフィグレーション・スペース・レジスター

PCIe Specificationに対応するセクション

0x000:0x03C PCIヘッダー Type 0コンフィグレーション・レジスター

Type 0コンフィグレーション・スペース・ヘッダー

0x000:0x03C PCIヘッダー Type 1コンフィグレーション・レジスター

Type 1コンフィグレーション・スペース・ヘッダー

0x040:0x04C 予約済み なし

0x050:0x05C MSI機能構造 MSI機能構造

0x068:0x070 MSI-X機能構造 MSI-X機能構造

0x070:0x074 予約済み なし

0x078:0x07C 消費電力管理機能構造 PCI消費電力管理機能構造

0x080:0x0BC PCI Express機能構造 PCI Express機能構造

0x0C0:0x0FC 予約済み なし

0x100:0x16C 仮想チャネル機能構造 仮想チャネル機能

0x170:0x17C 予約済み なし

Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks ofIntel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to currentspecifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice.Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expresslyagreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published informationand before placing orders for products or services.*Other names and brands may be claimed as the property of others.

ISO9001:2015登録済

www.altera.com101 Innovation Drive, San Jose, CA 95134

バイトアドレス ハード IPコンフィグレーション・スペース・レジスター

PCIe Specificationに対応するセクション

0x180:0x1FC 仮想チャネル・アービトレーション・テーブル

VCアービトレーション・テーブル

0x200:0x23C ポート VC0アービトレーション・テーブル

ポート・アービトレーション・テーブル

0x240:0x27C ポート VC1アービトレーション・テーブル

ポート・アービトレーション・テーブル

0x280:0x2BC ポート VC2アービトレーション・テーブル

ポート・アービトレーション・テーブル

0x2C0:0x2FC ポート VC3アービトレーション・テーブル

ポート・アービトレーション・テーブル

0x300:0x33C ポート VC4アービトレーション・テーブル

ポート・アービトレーション・テーブル

0x340:0x37C ポート VC5アービトレーション・テーブル

ポート・アービトレーション・テーブル

0x380:0x3BC ポート VC6アービトレーション・テーブル

ポート・アービトレーション・テーブル

0x3C0:0x3FC ポート VC7アービトレーション・テーブル

ポート・アービトレーション・テーブル

0x400:0x7FC 予約済み セクション名に対応する PCIeスペック

0x800:0x834 Advanced Error Reporting AER (オプション)

Advanced Error Reportingケイパビリティー

0x838:0xFFF 予約済み なし

コンフィグレーション・スペース・レジスター・フィールドの概要0x000 デバイス ID、ベンダー ID Type 0コンフィグレーション・スペー

ス・ヘッダーType 1コンフィグレーション・スペース・ヘッダー

5-2 コンフィグレーション・スペース・レジスターと PCIe仕様の対応関係UG-01105_avmm

2017.05.21

Altera Corporation レジスター

フィードバック

バイトアドレス ハード IPコンフィグレーション・スペース・レジスター

PCIe Specificationに対応するセクション

0x004 ステータス、コマンド Type 0コンフィグレーション・スペース・ヘッダーType 1コンフィグレーション・スペース・ヘッダー

0x008 クラスコード、リビジョン ID Type 0コンフィグレーション・スペース・ヘッダーType 1コンフィグレーション・スペース・ヘッダー

0x00C BIST、ヘッダータイプ、プライマリー・レイテンシー・タイマー、キャッシュライン・サイズ

Type 0コンフィグレーション・スペース・ヘッダーType 1コンフィグレーション・スペース・ヘッダー

0x010 ベースアドレス 0 ベース・アドレス・レジスター

0x014 ベースアドレス 1 ベース・アドレス・レジスター

0x018 ベースアドレス 2

セカンダリー・レイテンシー・タイマー、従属バス番号、セカンダリー・バス番号、主要バス番号

ベース・アドレス・レジスターセカンダリー・レイテンシー・タイマー、Type 1コンフィグレーション・スペース・ヘッダー、主要バス番号

0x01C ベースアドレス 3

セカンダリー・ステータス、I/Oリミット、I/Oベース

ベース・アドレス・レジスターセカンダリー・ステータス・レジスター、Type 1コンフィグレーション・スペース・ヘッダー

0x020 ベースアドレス 4

メモリーリミット、メモリーベースベース・アドレス・レジスターType 1コンフィグレーション・スペース・ヘッダー

0x024 ベースアドレス 5

プリフェッチ可能メモリーリミット、プリフェッチ可能メモリーベース

ベース・アドレス・レジスタープリフェッチ可能メモリーリミット、プリフェッチ可能メモリーベース

UG-01105_avmm2017.05.21 コンフィグレーション・スペース・レジスターと PCIe仕様の対応関係 5-3

レジスター Altera Corporation

フィードバック

バイトアドレス ハード IPコンフィグレーション・スペース・レジスター

PCIe Specificationに対応するセクション

0x028 予約済みプリフェッチ可能なベース上位 32ビット

なしType 1コンフィグレーション・スペース・ヘッダー

0x02C サブシステム ID、サブシステム・ベンダー ID

プリフェッチ可能なリミット上位 32ビット

Type 0コンフィグレーション・スペース・ヘッダーType 1コンフィグレーション・スペース・ヘッダー

0x030 I/Oリミット上位 16ビット、I/Oベース上位 16ビット

Type 0コンフィグレーション・スペース・ヘッダーType 1コンフィグレーション・スペース・ヘッダー

0x034 予約済み、ケイパビリティー PTR Type 0コンフィグレーション・スペース・ヘッダーType 1コンフィグレーション・スペース・ヘッダー

0x038 予約済み なし

0x03C 割り込みピン、割り込みラインブリッジ制御、割り込みピン、割り込みライン

Type 0コンフィグレーション・スペース・ヘッダーType 1コンフィグレーション・スペース・ヘッダー

0x050 MSI-Message Control Next Cap PtrCapability ID

MSIおよびMSI-Xの機能構造

0x054 メッセージ・アドレス MSIおよびMSI-Xの機能構造

0x058 メッセージ上位アドレス MSIおよびMSI-Xの機能構造

0x05C 予約済みメッセージ・データ MSIおよびMSI-Xの機能構造

0x068 MSI-X Message Control Next Cap PtrCapability ID

MSIおよびMSI-Xの機能構造

0x06C MSI-Xテーブル・オフセット BIR MSIおよびMSI-Xの機能構造

5-4 コンフィグレーション・スペース・レジスターと PCIe仕様の対応関係UG-01105_avmm

2017.05.21

Altera Corporation レジスター

フィードバック

バイトアドレス ハード IPコンフィグレーション・スペース・レジスター

PCIe Specificationに対応するセクション

0x070 Pending Bit Array (PBA)オフセット BIR MSIおよびMSI-Xの機能構造

0x078 Capabilities Register Next Cap PTR Cap ID PCI消費電力管理機能構造

0x07C データ PM制御/ステータ・スブリッジ拡張電源管理ステータス＆制御

PCI消費電力管理機能構造

0x080 PCI Express Capabilities Register Next CapPtr PCI Express Cap ID

PCI Express機能構造

0x084 デバイス機能レジスター PCI Express機能構造

0x088 Device Status Register Device ControlRegister

PCI Express機能構造

0x08C リンク機能レジスター PCI Express機能構造

0x090 Link Status Register Link Control Register PCI Express機能構造

0x094 スロット機能レジスター PCI Express機能構造

0x098 Slot Status Register Slot Control Register PCI Express機能構造

0x09C Root Capabilities Register Root ControlRegister

PCI Express機能構造

0x0A0 ルート・ステータス・レジスター PCI Express機能構造

0x0A4 デバイス機能 2レジスター PCI Express機能構造

0x0A8 Device Status 2 Register Device Control 2Register

PCI Express機能構造

0x0AC リンク機能 2レジスター PCI Express機能構造

0x0B0 Link Status 2 Register Link Control 2Register

PCI Express機能構造

0x0B4:0x0BC 予約済み PCI Express機能構造

0x800 Advanced Error Reporting拡張機能ヘッダー

Advanced Error Reporting拡張機能ヘッダー

UG-01105_avmm2017.05.21 コンフィグレーション・スペース・レジスターと PCIe仕様の対応関係 5-5

レジスター Altera Corporation

フィードバック

バイトアドレス ハード IPコンフィグレーション・スペース・レジスター

PCIe Specificationに対応するセクション

0x804 訂正不可能なエラー・ステータス・レジスター

訂正不可能なエラー・ステータス・レジスター

0x808 訂正不能エラー・マスク・レジスター 訂正不能エラー・マスク・レジスター

0x80C 訂正不能エラー重大度レジスター 訂正不能エラー重大度レジスター

0x810 訂正可能なエラー・ステータス・レジスター

訂正可能なエラー・ステータス・レジスター

0x814 訂正可能エラー・マスク・レジスター 訂正可能エラー・マスク・レジスター

0x818 Advanced Errorケイパビリティーおよびコントロール・レジスター

Advanced Errorケイパビリティーおよびコントロール・レジスター

0x81C ヘッダー・ログ・レジスター ヘッダー・ログ・レジスター

0x82C ルート・エラー・コマンド ルート・エラー・コマンド・レジスター

0x830 ルート・エラー・ステータス ルート・エラー・ステータス・レジスター

0x834 エラーソース識別レジスター　訂正可能エラーソース IDレジスター

エラーソース識別レジスター

関連情報PCI Express Base Specification 2.1 or 3.0

5-6 コンフィグレーション・スペース・レジスターと PCIe仕様の対応関係UG-01105_avmm

2017.05.21

Altera Corporation レジスター

フィードバック

Type 0コンフィグレーション・スペース・レジスター図 5-1: Type 0コンフィグレーション・スペース・レジスター - バイト・アドレス・オフセットとレイアウト

エンドポイントは、コンフィグレーション・データを Type 0コンフィグレーション・スペースに格納します。コンフィグレーション・スペース・レジスターと PCIe仕様の対応関係は、このようなレジスターについて記述する PCI Expressの基本仕様の適切なセクションを記載しています。

0x0000x0040x0080x00C0x0100x0140x0180x01C0x0200x0240x0280x02C0x0300x0340x0380x03C

Device ID Vendor IDStatus Command

Class Code Revision ID

0x00 Header Type 0x00 Cache Line SizeBAR RegistersBAR RegistersBAR RegistersBAR RegistersBAR RegistersBAR Registers

ReservedSubsystem Device ID Subsystem Vendor ID

Expansion ROM Base AddressReserved

Reserved

Capabilities Pointer

0x00 Interrupt Pin Interrupt Line

31 24 23 16 15 8 7 0

UG-01105_avmm2017.05.21 Type 0コンフィグレーション・スペース・レジスター 5-7

レジスター Altera Corporation

フィードバック

Type 1コンフィグレーション・スペース・レジスター図 5-2: Type 1コンフィグレーション・スペース・レジスター(ルートポート)

0x00000x004

Device ID31 24 23 16 15 8 7 0

0x0080x00C0x0100x0140x0180x01C0x0200x0240x0280x02C0x0300x0340x038

0x03C

Vendor ID

BIST Header Type Primary Latency Timer Cache Line Size

Status CommandClass Code Revision ID

BAR RegistersBAR Registers

Secondary Latency Timer Subordinate Bus Number Secondary Bus Number Primary Bus NumberSecondary Status I/O Limit I/O Base

Memory Limit Memory Base

Prefetchable Base Upper 32 BitsPrefetchable Limit Upper 32 Bits

I/O Limit Upper 16 Bits I/O Base Upper 16 BitsReserved Capabilities Pointer

Expansion ROM Base AddressBridge Control Interrupt Pin Interrupt Line

Prefetchable Memory Limit Prefetchable Memory Base

注意: PCIe用の Avalon-MM DMAは、Type 1コンフィグレーション・スペース・レジスターをサポートしていません。

PCI Express機能構造次の図は、最も基礎的な機能構造を示しています。これらのレジスターの詳細については、 PCIExpressの基本仕様 を参照してください。

図 5-3: MSI機能構造

0x050

0x0540x058

Message ControlConfiguration MSI Control Status

Register Field DescriptionsNext Cap Ptr

Message AddressMessage Upper Address

Reserved Message Data

31 24 23 16 15 8 7 0

0x05C

Capability ID

5-8 Type 1コンフィグレーション・スペース・レジスターUG-01105_avmm

2017.05.21

Altera Corporation レジスター

フィードバック

注意: PCI Express AERの拡張機能構造の詳細は、Advanced Error Reporting Capabilityの項を参照してください。

関連情報• PCI Express Base Specification 3.0• PCIローカルバスの仕様

Intel定義の VSECレジスター図 5-4: VSECレジスター

この拡張機能構造は、Configuration via Protocol (CvP)プログラミングおよび詳細な内部エラー・レポートをサポートします。

0x200

0x204

Next Capability Offset Version

VSEC Length

31 20 19 16 15 8 7 0Intel-Defined VSEC Capability Header

VSEC IDIntel-Defined, Vendor-Specific Header

VSECRevision

Intel Marker0x208JTAG Silicon ID DW0 JTAG Silicon ID0x20CJTAG Silicon ID DW1 JTAG Silicon ID0x210JTAG Silicon ID DW2 JTAG Silicon ID0x214JTAG Silicon ID DW3 JTAG Silicon ID0x218

CvP Status0x21CCvP Mode Control0x220

CvP Data2 Register0x224CvP Data Register0x228

CvP Programming Control Register0x22CReserved0x230

Uncorrectable Internal Error Status Register0x234Uncorrectable Internal Error Mask Register0x238Correctable Internal Error Status Register0x23C

User Device or Board Type ID

Correctable Internal Error Mask Register0x240

表 5-2: Intel定義の VSEC機能構造、0x200

Intel定義のベンダー固有の拡張機能です。この拡張機能構造は、Configuration via Protocol (CvP)プログラミングおよび詳細な内部エラー・レポートをサポートします。

ビット レジスターの説明 値 アクセス

[15:0] PCI Express拡張機能 IDです。VSEC機能 IDに対して Intelが定義する値です。

0x000B RO

[19:16] バージョンです。VSECのバージョンに対して Intelが定義する値です。

0x1 RO

UG-01105_avmm2017.05.21 Intel定義の VSECレジスター 5-9

レジスター Altera Corporation

フィードバック

ビット レジスターの説明 値 アクセス

[31:20] Next Capability Offsetです。機能構造が実装されているのであれば、次の機能構造の開始アドレスです。

変数 RO

表 5-3: Intelが定義するベンダー固有のヘッダーこれらの値は、ハード IPをインスタンス化する際に指定可能です。これらのレジスタは、ランタイム時は read-onlyです。

ビット レジスターの説明 値 アクセス

[15:0] VSEC IDです。ユーザー設定可能な VSEC IDです。 ユーザーによる入力

RO

[19:16] VSEC Revisionです。ユーザー設定可能な VSECリビジョンです。

変数 RO

[31:20] VSEC Lengthです。この構造体をバイト単位で表した長さの合計です。

0x044 RO

表 5-4: Intelマーカー・レジスター

ビット レジスターの説明 値 アクセス

[31:0] Intel Markerです。この read―onlyレジスターは、追加のマーカーです。一般的な Intel Programmerソフトウェアで、CvPを使用してデバイスをコンフィグレーションする場合、このマーカーは正しい VSECで動作していることを確認するためにプログラミング・ソフトウェアが読み込む値を提供します。

デバイスの値 RO

表 5-5: JTAG Silicon IDレジスター

ビット レジスターの説明 値 アクセス

[127:96] JTAG Silicon ID DW3 アプリケーションによって異なります

RO

[95:64] JTAG Silicon ID DW2 アプリケーションによって異なります

RO

[63:32] JTAG Silicon ID DW1 アプリケーションによって異なります

RO

5-10 Intel定義の VSECレジスターUG-01105_avmm

2017.05.21

Altera Corporation レジスター

フィードバック

ビット レジスターの説明 値 アクセス

[31:0] JTAG Silicon ID DW0。これは CvPプログラミングソフトウェアが正しい SRAMオブジェクト・ファイル(.sof)を使用しているかどうかを判断するために読み込む JTAG Silicon IDです。

アプリケーションによって異なります

RO

表 5-6: ユーザデバイスまたはボードタイプ IDレジスター

ビット レジスターの説明 値 アクセス

[15:0] 正しい.sofに CvPを指定するための設定可能なデバイスまたはボードタイプ IDです。

変数 RO

CvPレジスター

表 5-7: CvPステータスCvP Statusレジスターは、ソフトウェアによる CVPステータス信号のモニターを可能とします。

ビット レジスターの説明 リセット値 アクセス

[31:26] 予約済み 0x00 RO[25] PLD_CORE_READYです。FPGAファブリックからです。この

ステータス・ビットはデバッグ用に提供されます。変数 RO

[24] PLD_CLK_IN_USEです。クロック・スイッチ・モジュールからファブリックまでです。このステータス・ビットはデバッグ用に提供されます。

変数 RO

[23] CVP_CONFIG_DONEです。FPGAコントロール・ブロックがCvPを介してデバイス・コンフィグレーションを完了し、エラーがなかったことを示します。

変数 RO

[22] 予約済み 変数 RO[21] USERMODEです。コンフィグレーション可能な FPGAファブ

リックがユーザーモードになっているかどうかを示します。変数 RO

[20] CVP_ENです。FPGAコントロール・ブロックが CvPモードをイネーブルしているかどうかを示します。

変数 RO

[19] CVP_CONFIG_ERRORです。FPGAコントロール・ブロックからのこの信号の値を反映します。コンフィグレーション中にエラーが発生したかどうかを判断するためにソフトウェアによりチェックされます。

変数 RO

UG-01105_avmm2017.05.21 CvPレジスター 5-11

レジスター Altera Corporation

フィードバック

ビット レジスターの説明 リセット値 アクセス

[18] CVP_CONFIG_READYです。FPGAコントロール・ブロックからのこの信号の値を反映します。アルゴリズムのプログラミング中にソフトウェアによりチェックされます。

変数 RO

[17:0] 予約 変数 RO

表 5-8: CvP Mode Control

CvP Mode Controlレジスターは、CvP動作のグローバル・コントロールを提供します。ビット レジスターの説明 リセット値 アクセス

[31:16] 予約済み 0x0000 RO

[15:8] CVP_NUMCLKS.

これは、すべての CvPデータの書き込みに対して送信するクロックの個数です。コンフィグレーション・イメージに応じて、このフィールドは次のいずれかの値に設定します。• 0x01 非圧縮で暗号化されていないイメージ向け• 0x04 非圧縮で暗号化されているイメージ向け• 0x08 すべての圧縮されたイメージ向け

0x00 RW

[7:3] 予約済み 0x0 RO

[2] CVP_FULLCONFIGです。Arria V PCI Express用ハード IPを含む FPGA全体をリコンフィグレーションするよう FPGAコントロール・ブロックに要求し、PCIeリンクをダウンさせます。

1'b0 RW

[1] HIP_CLK_SELです。USER_MODEが 1で PLD_CORE_READYが 1の場合、PMAとファブリック・クロックとの間で選択します。次のエンコーディングが定義されています。• 1: PMAから内部クロックを選択します。これは CVP_

MODEに向けて必要です。• 0: ソフト・ロジック・ファブリックからクロックを選択します。この設定は、正しいクロックを接続するコンフィグレーション・ファイルを持つ USER_MODEでファブリックがコンフィグレーションされている場合にのみ使用してください。

CvP中にクロックの切り替えが発生しないようにするには、この値は PCI Express用のハード IPが 10 μs間アイドル状態になっている場合にのみ変更し、この値を変更した後は動作を再開する前に 10 μs待機してください。

1'b0 RW

5-12 CvPレジスターUG-01105_avmm

2017.05.21

Altera Corporation レジスター

フィードバック

ビット レジスターの説明 リセット値 アクセス

[0] CVP_MODEです。IPコアを CVP_MODEあるいは Normalモードのいずれかに制御します。次のエンコーディングが定義されています。• 1:CVP_MODEはアクティブです。FPGAコントロール・ブロック・アクティブへの信号とすべての TLPは、コンフィグレーション・スペースにルーティングされます。CVP_

ENが 0の場合、この CVP_MODEをイネーブルすることは不可能です。

• 0: IPコアは Normalモードで TLPは FPGAファブリックにルーティングされます。

1'b0 RW

表 5-9: CvP Dataレジスター

次の表は、CvP Dataレジスターを定義しています。64ビットデータの場合、オプションの CvP

Data2はデータの上位 32ビットを格納します。プログラミング・ソフトウェアは、これらのレジスターにコンフィグレーション・データを書き込みます。これらのレジスターへの書き込みすべてが FPGAコントロール・ブロックへのデータ出力を設定は、CvP Mode ControlレジスターのCVP_NUM_CLKSフィールドで指定したように<n>クロックサイクルを FPGAコントロール・ブロックに生成します。ソフトウェアは、メモリー・ライト dwordのすべてのバイトがイネーブルされていることを確認する必要があります。このレジスターにはコンフィグレーション・ライトを使用してアクセス可能です。別の方法としては、CvPモードの場合、これらのレジスターは、このデバイスのメモリースペース BARによって定義される任意のアドレスに、メモリー・ライトを使用することで書き込むことも可能です。メモリー・ライトを使用することで、コンフィグレーション・ライトよりもより高いスループットが可能となります。

ビット レジスターの説明 リセット値 アクセス

[31:0] デバイスをコンフィグレーションするために転送されるコンフィグレーション・データの上位 32ビットです。32ビットまたは 64ビットのデータが選択可能です。

0x00000000 RW

[31:0] デバイスをコンフィグレーションするために転送されるコンフィグレーション・データの下位 32ビットです。

0x00000000 RW

表 5-10: CvPプログラミング・コントロール・レジスターこのレジスターは、CvPプログラミングを制御する目的でプログラミング・ソフトウェアによって書き込まれます。

ビット レジスターの説明 リセット値 アクセス

[31:2] 予約済み 0x0000 RO

[1] START_XFERです。FPGAコントロールに転送の開始を示すCvP出力を設定します。

1'b0 RW

UG-01105_avmm2017.05.21 CvPレジスター 5-13

レジスター Altera Corporation

フィードバック

ビット レジスターの説明 リセット値 アクセス

[0] CVP_CONFIGです。アサートされると、CvPを介して転送を開始するよう FPGAコントロール・ブロックに指示します。

1'b0 RW

64ビットおよび 128ビットの Avalon-MMブリッジ・レジスターの説明CRA Avalon-MMスレーブモジュールは、PCI Express Avalon-MMブリッジのアクセス・コントロールとステータス・レジスターを提供します。さらに、read-onlyモードでは、選択したコンフィグレーション・スペース・レジスターとリンク・ステータス・レジスターを提供します。このモジュールはオプションです。ただし、レジスターにアクセスするためには、このモジュールを含める必要があります。コントロールおよびステータス・レジスターのアドレススペースは、16KBです。4 KBのサブリージョンそれぞれに、各種機能が含まれています。このような機能は PCI Express Root Complexのみからのアクセス、Avalon-MMプロセッサーのみからのアクセス、あるいは両タイプのプロセッサーからのアクセスに特化しています。すべてのアクセスはインターコネクト・ファブリックをまたぐことになる(Avalon-MM Arria VPCI Expressのハード IPはインターコネクト・ファブリックを介してルーティングされます)ので、ハードウェアは個々のプロセッサーが特定の領域へアクセスするにあたっての制限を強制することはありません。ただし、このような領域は、プロセッサー・ソフトウェアによる直接的な強制を可能にするように設計されています。次の図は、ホスト CPUおよび PCI Expressリンクからの Avalon-MMコントロールおよびステータス・レジスターへのアクセスを示しています。

5-14 64ビットおよび 128ビットの Avalon-MMブリッジ・レジスターの説明UG-01105_avmm

2017.05.21

Altera Corporation レジスター

フィードバック

図 5-5: Avalon-MMブリッジ・コントロールおよびステータス・レジスターへのアクセス

Transaction,Data Link,and PHY

Platform Designer Generated Endpoint (Intel FPGA)

PCI Express Avalon-MM Bridge

Interconnect Avalon-MM Hard IP for PCI Express

Control and Status Registers

Control Register Access (CRA)

PCIe TLP Address

RXPCIe Link

0x0000-0x0FFF: PCIe processors

0x1000-0x1FFF: Addr translation

0x2000-0x2FFF: Root Port TLP Data

0x3000-0x3FFF: Avalon-MM processors

HostCPU

Avalon-MM32-Bit Byte Address

Avalon-MM Slave

次の表は、4つのサブ領域について説明しています。

表 5-11: Avalon-MMコントロールおよびステータス・レジスターのアドレススペース

アドレス範囲 アドレススペースの使用

0x0000~0x0FFF 一般的に、PCI Expressリンクパートナーによるアクセスにのみ意図されているレジスターです。これには、PCI Express割り込みイネーブル・コントロール、PCI Express Avalon-MMブリッジ・メールボックス・レジスターへの書き込みアクセス、Avalon-MM-to-PCI Express Mailboxレジスターへの読み取りアクセスが含まれます。

0x1000~0x1FFF Avalon-MMと PCI Express間のアドレス変換テーブルです。システムデザインによっては、Expressリンクパートナー、Avalon-MMプロセッサー、またはその両方からアクセス可能です。

0x2000~0x2FFF ルートポート要求レジスターです。 Nios IIプロセッサーなどのエンベデッド・プロセッサーは、これらのレジスターをプログラミングしてコンフィグレーション TLP、I/O TLP、シングル dwordメモリーの読み出しおよび書き込み要求に向けてデータを送信し、エンドポイントからの割り込みを受信するためのデータを受信します。

UG-01105_avmm2017.05.21 64ビットおよび 128ビットの Avalon-MMブリッジ・レジスターの説明 5-15

レジスター Altera Corporation

フィードバック

アドレス範囲 アドレススペースの使用

0x3000~0x3FFF 一般的に、Avalon-MMプロセッサーによるアクセスにのみ意図されているレジスターです。選択したコンフィグレーション・スペースおよびステータス・レジスターへのホストによるアクセスを提供します。

注意: この範囲の未定義のアドレスに発行されたリードに対して返されるデータは、予測不可能です。

次の表は、PCI Express Avalon-MMブリッジ・レジスターの完全なアドレスマップをリスト表示しています。注意: 次の表で緑色で表示されたテキストは、詳細なレジスターの説明にリンクされています。

表 5-12: PCI Express Avalon-MMブリッジ・レジスター・マップ

アドレス範囲 レジスター

0x0040 Avalon-MM to PCI Express割り込みステータス・レジスター

0x0050 Avalon-MM to PCI Express割り込みステータス・イネーブル・レジスター

0x0800~0x081F PCI Express to Avalon-MM Mailboxレジスター

0x0900~x091F Avalon-MM to PCI Express Mailboxレジスター

0x1000~0x1FFF Avalon-MM to PCI Expressアドレス変換テーブル

0x2000~0x2FFF ルートポート TLPデータレジスター

0x3060 ルートポート向けの Avalon-MM to PCI Express割り込みステータス・レジスター

0x3060 エンドポイント向けの PCI Express to Avalon-MM割り込みステータス・レジスター

0x3070 ルートポート向けの INT-X割り込みイネーブル・レジスター

0x3070 エンドポイント向けの INT-X割り込みイネーブル・レジスター

0x3A00~0x3A1F Avalon-MM to PCI Express Mailboxレジスター

0x3B00~0x3B1F PCI Express to Avalon-MM Mailboxレジスター

5-16 64ビットおよび 128ビットの Avalon-MMブリッジ・レジスターの説明UG-01105_avmm

2017.05.21

Altera Corporation レジスター

フィードバック

アドレス範囲 レジスター

0x3C00~0x3C6C 選択したコンフィグレーション・スペースおよびステータス・レジスターへのホスト(Avalon-MMマスター)アクセス

Avalon-MM to PCI Express割り込みレジスター

Avalon-MM to PCI Express割り込みステータス・レジスターこれらのレジスターには、PCI Express Avalon-MMブリッジロジックのさまざまな信号のステータスが含まれています。これらのレジスターを使用すると、MSIまたはレガシー割り込みがイネーブル時にアサートされます。ルート・コンプレックスのみがこのレジスターにアクセスするべきですが、ハードウェアは他のAvalon-MMマスターによるこのレジスターへのアクセスを防ぐことはありません。

表 5-13: Avalon-MM to PCI Express割り込みステータス・レジスター－0x0040

ビット 名称 アクセス

説明

[31:24] 予約 なし なし

[23] A2P_MAILBOX_INT7 RW1C A2P_MAILBOX7が書き込まれる場合、1に設定します。

[22] A2P_MAILBOX_INT6 RW1C A2P_MAILBOX6が書き込まれる場合、1に設定します。

[21] A2P_MAILBOX_INT5 RW1C A2P_MAILBOX5が書き込まれる場合、1に設定します。

[20] A2P_MAILBOX_INT4 RW1C A2P_MAILBOX4が書き込まれる場合、 1に設定します。

[19] A2P_MAILBOX_INT3 RW1C A2P_MAILBOX3が書き込まれる場合、1に設定します。

[18] A2P_MAILBOX_INT2 RW1C A2P_MAILBOX2が書き込まれる場合、1に設定します。

[17] A2P_MAILBOX_INT1 RW1C Set 10 1 when the A2P_MAILBOX1が書き込まれる場合、1に設定します。

[16] A2P_MAILBOX_INT0 RW1C A2P_MAILBOX0が書き込まれる場合、1に設定します。

UG-01105_avmm2017.05.21 Avalon-MM to PCI Express割り込みレジスター 5-17

レジスター Altera Corporation

フィードバック

ビット 名称 アクセス

説明

[15:0] AVL_IRQ_ASSERTED[15:0] RO Avalon-MM RXマスターポートへのAvalon-MM割り込み(IRQ)入力ポートの現在の値：• 0—Avalon-MM IRQは通信されていません

• 1—Avalon-MM IRQは通信されています

PCIe バリアントは最大 16個の異なるIRQ入力ポートを持つことができます。各 AVL_IRQ_ASSERTED[] ビットは、対応する IRQ入力ポートの値を反映します。

Avalon-MM to PCI Express割り込みイネーブル・レジスターこの割り込みイネーブル・レジスターは、MSIあるいはレガシー割り込みをイネーブルします。PCI Express割り込みは、Avalon-MM to PCI Express Interrupt Enableレジスターの対応するビットを設定することで、Avalon-MM to PCI Express Interrupt Status内でレジスター化された任意の条件をアサートすることが可能です。

表 5-14: Avalon-MM to PCI Express割り込みイネーブル・レジスター－0x0050

ビット 名称 アクセス 説明

[31:24] 予約 なし なし

[23:16] A2P_MB_IRQ RW 指定されたメールボックスが外部Avalon-MMマスターによって書き込まれた場合、PCI Express割り込みの生成を可能にします。

[15:0] AVL_IRQ[15:0] RW 指定された Avalon-MM割り込み信号がアサートされた場合、PCIExpress割り込みの生成を可能にします。システムは、最大 16個の独立した入力割り込み信号を持つことができます。

5-18 Avalon-MM to PCI Express割り込みイネーブル・レジスターUG-01105_avmm

2017.05.21

Altera Corporation レジスター

フィードバック

表 5-15: Avalon-MM割り込みベクトル・レジスター－0x0060

ビット 名称 アクセス 説明

[31:16] 予約 なし なし

[15:0] AVL_IRQ_Vector RO システム・インターコネクト・ファブリックの割り込みベクタルを格納します。ホストが割り込みを受信すると、ホストはサービスの優先順位を決定するためにこのレジスターを読み取る必要があります。

PCI Expressメールボックス・レジスター

PCI Expressルート・コンプレックスは通常、一連の PCI Express to Avalon-MM Mailboxレジスターへの書き込みアクセスと一連の Avalon-MM to PCI Express mailboxレジスターへの read-onlyアクセスを必要とします。8個の Mailboxレジスターが利用可能です。PCI Express to Avalon MM Mailboxレジスターは、次の表で示すアドレスで書き込み可能です。これらのレジスターのいずれかを書き込むと、Avalon-MM Interrupt Statusレジスターで対応するビットが 1に設定されることになります。

表 5-16: PCI Express to Avalon-MM Mailboxレジスター－0x0800~0x081F

アドレス 名称 アクセス 説明

0x0800 P2A_MAILBOX0 RW PCI Express-to-Avalon-MM Mailbox 0

0x0804 P2A_MAILBOX1 RW PCI Express-to-Avalon-MM Mailbox 1

0x0808 P2A_MAILBOX2 RW PCI Express-to-Avalon-MM Mailbox 2

0x080C P2A_MAILBOX3 RW PCI Express-to-Avalon-MM Mailbox 3

0x0810 P2A_MAILBOX4 RW PCI Express-to-Avalon-MM Mailbox 4

0x0814 P2A_MAILBOX5 RW PCI Express-to-Avalon-MM Mailbox 5

0x0818 P2A_MAILBOX6 RW PCI Express-to-Avalon-MM Mailbox 6

0x081C P2A_MAILBOX7 RW PCI Express-to-Avalon-MM Mailbox 7

Avalon-MM to PCI Express Mailboxレジスターは、次の表で示すアドレスで読み込み可能です。PCI Expressルート・コンプレックスは、Avalon-MM to PCI Express Interrupt Statusレジスタ

UG-01105_avmm2017.05.21 PCI Expressメールボックス・レジスター 5-19

レジスター Altera Corporation

フィードバック

ーの対応するビットによって通信された後、メールボックスの情報を読み込むために、このアドレスを使用すべきです。

表 5-17: Avalon-MM to PCI Express Mailboxレジスター－0x0900~0x091F

アドレス 名称 アクセス 説明

0x0900 A2P_MAILBOX0 RO Avalon-MM-to-PCI Express Mailbox 0

0x0904 A2P_MAILBOX1 RO Avalon-MM-to-PCI Express Mailbox 1

0x0908 A2P_MAILBOX2 RO Avalon-MM-to-PCI Express Mailbox 2

0x090C A2P_MAILBOX3 RO Avalon-MM-to-PCI Express Mailbox 3

0x0910 A2P_MAILBOX4 RO Avalon-MM-to-PCI Express Mailbox 4

0x0914 A2P_MAILBOX5 RO Avalon-MM-to-PCI Express Mailbox 5

0x0918 A2P_MAILBOX6 RO Avalon-MM-to-PCI Express Mailbox 6

0x091C A2P_MAILBOX7 RO Avalon-MM-to-PCI Express Mailbox 7

Avalon-MM-to-PCI Expressアドレス変換テーブル

Avalon-MM-to-PCI Expressアドレス変換テーブルは、CRAスレーブポートを使用して書き込みが可能です。 PCI Expressアドレス変換テーブルの各エントリーは、現在の PCI Expressアドレス幅パラメーターの値にかかわらず、8バイト幅です。したがって、レジスターアドレスは、PCIExpressアドレス幅に関係なく、常に同じ幅になります。これらのテーブルエントリーは、Number of address pagesパラメーターで指定した各アドレスに対して繰り返されます。Number of address pagesが最大の 512に設定されている場合、0x1FF8には A2P_ADDR_SPACE511と A2P_ADDR_MAP_LO511、そして 0x1FFCにはA2P_ADDR_MAP_HI511が含まれます。

5-20 Avalon-MM-to-PCI Expressアドレス変換テーブルUG-01105_avmm

2017.05.21

Altera Corporation レジスター

フィードバック

表 5-18: Avalon-MM-to-PCI Expressアドレス変換テーブル－0x1000~0x1FFF

アドレス ビット 名称 アクセス 説明

0x1000

[1:0] A2P_ADDR_

SPACE0RW エントリー 0へのアドレススペースの表示です。

次のエンコーディングが定義されています。• 2’b00: メモリースペース、32ビット PCI Expressアドレスです。32ビットのヘッダーが生成されます。変換テーブルエントリーのアドレスビット 63:32は無視されます。

• 2’b01: メモリースペース、64ビット PCI Expressアドレスです。64ビットのヘッダーが生成されます。

• 2’b10：予約済み• 2’b11：予約済み

[31:2] A2P_ADDR_

MAP_LO0RW Avalon-MM-to-PCI Expressアドレス・マップ・エン

トリー 0の下位ビットです。

0x1004 [31:0] A2P_ADDR_

MAP_HI0RW Avalon-MM-to-PCI Expressアドレス・マップ・エン

トリー 0の上位ビットです。

0x1008

[1:0] A2P_ADDR_

SPACE1RW エントリー 1へのアドレススペースの表示です。

このエントリーは、変換テーブルエントリーの数(Number of address pages)が 1より大きい場合にのみ使用可能です。A2P_ADDR_SPACE0と同じエンコードが A2P_ADDR_SPACE1に対して定義されています。

[31:2] A2P_ADDR_

MAP_LO1RW Avalon-MM-to-PCI Expressアドレス・マップ・エン

トリー 1の下位ビットです。このエントリーは、変換テーブルエントリーの数が1より大きい場合にのみ使用可能です。

0x100C [31:0] A2P_ADDR_

MAP_HI1RW Avalon-MM-to-PCI Expressアドレス・マップ・エン

トリー 1の上位ビットです。このエントリーは、変換テーブルエントリーの数が1より大きい場合にのみ使用可能です。

UG-01105_avmm2017.05.21 Avalon-MM-to-PCI Expressアドレス変換テーブル 5-21

レジスター Altera Corporation

フィードバック

エンドポイント向けの PCI Express to Avalon-MM Interrupt Statusレジスターおよび Enableレジスター

これらのレジスターは、PCI Express Avalon-MMブリッジロジックのさまざまな信号のステータスを記録します。有効にすると、Avalon-MM割り込みがアサートされます。 Avalon-MM割り込みを処理するインターコネクト・ファブリックに近接するプロセッサーは、これらのレジスターにアクセス可能です。注意: これらのレジスターには、PCI Express Avalon-MMブリッジのマスターポートからアクセ

スするべきではありません。ただし、ハードウェアは、PCI Express Avalon-MMブリッジ・マスター・ポートによるこれらのレジスターへのアクセスを防ぐことはありません。

次の表では、エンドポイント向けの Interrupt Statusレジスターについて説明します。これは、Avalon-MM割り込みをアサートさせる可能性のあるすべての条件のステータスを記録します。

表 5-19: エンドポイント向け PCI Express to Avalon-MM Interrupt Statusレジスター ‐ 0x3060

ビット 名称 アクセス 説明

0 ERR_PCI_WRITE_FAILURE RW1C 1に設定すると、PCI Expressの書き込みに成功しなかったことを示します。このビットは、Avalon MM to PCIExpress Interrupt Statusレジスター内の同じビットに 1を書き込むことでクリアすることも可能です。

1 ERR_PCI_READ_FAILURE RW1C 1に設定すると、PCI Expressの読み込みに成功しなかったことを示します。このビットは、Avalon MM to PCIExpress Interrupt Statusレジスター内の同じビットに 1を書き込むことでクリアすることも可能です。

2 TX_FIFO_EMPTY RW1C 1に設定すると、TXバッファーが空であることを示します。アプリケーション層ロジックはこのビットを読み取ることで、変換アドレスエントリーを問題なく変更する前にすべての TXバッファーが空であるかどうかを判断できます。このビットは、レガシー・エンドポイントでのみ使用可能です。

[15:2] 予約 — —

[16] P2A_MAILBOX_INT0 RW1C P2A_MAILBOX0が書き込まれる場合、1に設定します。

5-22 エンドポイント向けの PCI Express to Avalon-MM Interrupt Statusレジスターおよび Enableレジスター

UG-01105_avmm2017.05.21

Altera Corporation レジスター

フィードバック

ビット 名称 アクセス 説明

[17] P2A_MAILBOX_INT1 RW1C P2A_MAILBOX1が書き込まれる場合、1に設定します。

[18] P2A_MAILBOX_INT2 RW1C P2A_MAILBOX2が書き込まれる場合、1に設定します。

[19] P2A_MAILBOX_INT3 RW1C P2A_MAILBOX3が書き込まれる場合、1に設定します。

[20] P2A_MAILBOX_INT4 RW1C P2A_MAILBOX4が書き込まれる場合、1に設定します。

[21] P2A_MAILBOX_INT5 RW1C P2A_MAILBOX5が書き込まれる場合、1に設定します。

[22] P2A_MAILBOX_INT6 RW1C P2A_MAILBOX6が書き込まれる場合、1に設定します。

[23] P2A_MAILBOX_INT7 RW1C P2A_MAILBOX7が書き込まれる場合、1に設定します。

[31:24] 予約 — —

表 5-20: エンドポイント向け PCI Express to Avalon-MM Interrupt Statusレジスター ‐ 0x3060

ビット 名称 アクセス 説明

[31:24] 予約 なし 予約[23] P2A_MAILBOX_INT7 RW1C P2A_MAILBOX7が書き込まれる場合、

1に設定します。[22] P2A_MAILBOX_INT6 RW1C P2A_MAILBOX6が書き込まれる場合、

1に設定します。[21] P2A_MAILBOX_INT5 RW1C P2A_MAILBOX5が書き込まれる場合、

1に設定します。[20] P2A_MAILBOX_INT4 RW1C P2A_MAILBOX4が書き込まれる場合、

1に設定します。[19] P2A_MAILBOX_INT3 RW1C P2A_MAILBOX3が書き込まれる場合、

1に設定します。

UG-01105_avmm2017.05.21 エンドポイント向けの PCI Express to Avalon-MM Interrupt Statusレジスターおよ

び Enableレジスター5-23

レジスター Altera Corporation

フィードバック

ビット 名称 アクセス 説明

[18] P2A_MAILBOX_INT2 RW1C P2A_MAILBOX2が書き込まれる場合、1に設定します。

[17] P2A_MAILBOX_INT1 RW1C P2A_MAILBOX1が書き込まれる場合、1に設定します。

[16] P2A_MAILBOX_INT0 RW1C P2A_MAILBOX0が書き込まれる場合、1に設定します。

[15:0] 予約 なし 予約RCLK[10..0]

Root Port Interrupt RW1C ブリッジが Root Complexモードである場合の割り込みステータスです。EBリリースはルートモードをサポートしないため、このレジスターは有効ではありません。[0] : INTA

[1] : INTB

[2] : INTC

[3] : INTD

[4] : RC AERエラー[5] : PME割り込みステータス[6] : PMEがイネーブルされている場合のホットプラグ・イベント[7] : ホットプラグ・イベント[8] : 自律帯域幅[9] : 帯域幅管理[10] : リンク等化要求

Avalon-MMs割り込みは、PCI Express to Avalon-MM Interrupt Enableレジスターの対応するビットを設定することで、Avalon-MM Interrupt Status内で記載された任意の条件をアサートすることが可能です。PCI Express割り込みは、記述されているすべてのエラー条件に対してもイネーブル可能です。ただし、任意のビットに対して Avalon-MMまたは PCI Express割り込みの 1つのみをイネーブルにすることは可能です。通常は、PCI Expressまたは Avalon-MMドメインのいずれかの単一のプロセスが、割り込みによって報告された条件を処理します。

5-24 エンドポイント向けの PCI Express to Avalon-MM Interrupt Statusレジスターおよび Enableレジスター

UG-01105_avmm2017.05.21

Altera Corporation レジスター

フィードバック

表 5-21: Avalon-MM割り込みベクトル・レジスター ‐ 0x3070

ビット 名称 アクセス 説明

[31:24] 予約 なし 予約[23] P2A_MAILBOX_INT7 RW1C P2A_MAILBOX7が書き込まれる場合、1

に設定します。[22] P2A_MAILBOX_INT6 P2A_MAILBOX6が書き込まれる場合、1

に設定します。[21] P2A_MAILBOX_INT5 P2A_MAILBOX5が書き込まれる場合、1

に設定します。[20] P2A_MAILBOX_INT4 P2A_MAILBOX4が書き込まれる場合、1

に設定します。[19] P2A_MAILBOX_INT3 P2A_MAILBOX3が書き込まれる場合、1

に設定します。[18] P2A_MAILBOX_INT2 P2A_MAILBOX2が書き込まれる場合、1

に設定します。[17] P2A_MAILBOX_INT1 P2A_MAILBOX1が書き込まれる場合、1

に設定します。[16] P2A_MAILBOX_INT0 P2A_MAILBOX0が書き込まれる場合、1

に設定します。[15:0] 予約 なし 予約

Avalon-MM Mailboxレジスターインターコネクト・ファブリックに近接するプロセッサーは通常、一連の Avalon-MM to PCI

Express Mailboxレジスターへの書き込みアクセスと一連の PCI Express to Avalon-MM

Mailboxレジスターへの read-onlyアクセスを必要とします。8個のMailboxレジスターが利用可能です。Avalon-MM to PCI Express Mailboxレジスターは次の表に示すアドレスで書き込み可能です。Avalon-MMプロセッサーがこれらのレジスターのいずれかに書き込みを実行する場合、Avalon-

MM to PCI Express Interrupt Statusレジスターの対応するビットが 1に設定されます。

表 5-22: Avalon-MM to PCI Express Mailboxレジスター - 0x3A00~0x3A1F

アドレス 名称 アクセス

説明

0x3A00 A2P_MAILBOX0 RW Avalon-MM-to-PCI Express mailbox 0

0x3A04 A2P_MAILBOX1 RW Avalon-MM-to-PCI Express mailbox 1

UG-01105_avmm2017.05.21 Avalon-MM Mailboxレジスター 5-25

レジスター Altera Corporation

フィードバック

アドレス 名称 アクセス

説明

0x3A08 A2P _MAILBOX2 RW Avalon-MM-to-PCI Express mailbox 2

0x3A0C A2P _MAILBOX3 RW Avalon-MM-to-PCI Express mailbox 3

0x3A10 A2P _MAILBOX4 RW Avalon-MM-to-PCI Express mailbox 4

0x3A14 A2P _MAILBOX5 RW Avalon-MM-to-PCI Express mailbox 5

0x3A18 A2P _MAILBOX6 RW Avalon-MM-to-PCI Express mailbox 6

0x3A1C A2P_MAILBOX7 RW Avalon-MM-to-PCI Express mailbox 7

PCI Express to Avalon-MM Mailboxレジスターは、次の表で示すアドレスで read-onlyです。Avalon-MMプロセッサーは、PCI Express to Avalon-MM Interrupt Statusレジスターの対応するビットが 1に設定されている場合、これらのレジスターを読み込みます。

表 5-23: PCI Express to Avalon-MM Mailboxレジスター - 0x3B00~0x3B1F

アドレス 名称 アクセス

モード

説明

0x3B00 P2A_MAILBOX0 RO PCI Express-to-Avalon-MM mailbox 0

0x3B04 P2A_MAILBOX1 RO PCI Express-to-Avalon-MM mailbox 1

0x3B08 P2A_MAILBOX2 RO PCI Express-to-Avalon-MM mailbox 2

0x3B0C P2A_MAILBOX3 RO PCI Express-to-Avalon-MM mailbox 3

0x3B10 P2A_MAILBOX4 RO PCI Express-to-Avalon-MM mailbox 4

0x3B14 P2A_MAILBOX5 RO PCI Express-to-Avalon-MM mailbox 5

0x3B18 P2A_MAILBOX6 RO PCI Express-to-Avalon-MM mailbox 6

0x3B1C P2A_MAILBOX7 RO PCI Express-to-Avalon-MM mailbox 7

5-26 Avalon-MM MailboxレジスターUG-01105_avmm

2017.05.21

Altera Corporation レジスター

フィードバック

Control Register Access (CRA) Avalon-MMスレーブポート

表 5-24: コンフィグレーション・スペース・レジスターの説明

32ビット未満のレジスターの場合、上位ビットは使用されません。Byte Offset レジスター Dir 説明

14'h3C00 cfg_dev_ctrl[15:0] O cfg_devctrl[15:0]は、PCI Expressケイパビリティー・ストラクチャーのデバイス制御です。

14'h3C04 cfg_dev_ctrl2[15:0] O cfg_dev2ctrl[15:0] は、PCI Expressケイパビリティー・ストラクチャーのデバイス制御 2です。

14'h3C08 cfg_link_ctrl[15:0] O cfg_link_ctrl[15:0]は、PCI Expressケイパビリティー・ストラクチャーのプライマリー・リンク制御です。Gen2あるいは Gen3の場合、Gen1 L0ステートへ最初のリンク・トレーニング後に、より高いデータレートへの再トレーニングを開始するため、ルートポートの Retrain Linkビット(cfg_link_ctrl)の Bit[5])に 1’b1を書き込む必要があります。再トレーニングは、LTSSMをRecoveryステートにします。リンク上の両方のデバイスがより高いデータレートをサポートできる場合であっても、PCI Express用 Arria Vハード IPの IPコアに対しては、高いデータレートへの再トレーニングは自動的ではありません。

14'h3C0C cfg_link_ctrl2[15:0] O cfg_link_ctrl2[31:16]は、Gen2に向けた PCIExpressケイパビリティー・ストラクチャーのセカンダリー・リンク制御です。Gen1バリアントの場合、リンク帯域幅通知ビットは常に 0に設定されます。Gen2バリアントの場合は、このビットは 1に設定されます。

14'h3C10 cfg_prm_cmd[15:0] O PCIコンフィグレーション・スペースのベース/プライマリー・コマンド・レジスターです。

14'h3C14 cfg_root_ctrl[7:0] O PCI-Expressケーパビリティーのルート制御およびステータス・レジスターです。このレジスターは、ルートポート・モードでのみ使用可能です。

UG-01105_avmm2017.05.21 Control Register Access (CRA) Avalon-MMスレーブポート 5-27

レジスター Altera Corporation

フィードバック

Byte Offset レジスター Dir 説明

14'h3C18 cfg_sec_ctrl[15:0] O PCI-Expressケーパビリティーのセカンダリー・バス制御およびステータス・レジスターです。このレジスターは、ルートポート・モードでのみ使用可能です。

14'h3C1C cfg_secbus[7:0] O 二次的なバスナンバーです。ルートポート・モードで使用可能です。

14'h3C20 cfg_subbus[7:0] O 下位のバスナンバーです。ルートポート・モードで使用可能です。

14'h3C24 cfg_msi_addr_low[31:0] O cfg_msi_add[31:0]は、MSIメッセージ・アドレスです。

14'h3C28 cfg_msi_addr_hi[63:32] O cfg_msi_add[63:32]は、MSI上位メッセージ・アドレスです。

14'h3C2C cfg_io_bas[19:0] O Type1コンフィグレーション・スペースの IOベース・レジスターです。このレジスターは、ルートポート・モードでのみ使用可能です。

14'h3C30 cfg_io_lim[19:0] O Type1コンフィグレーション・スペースの IOリミット・レジスターです。このレジスターは、ルートポート・モードでのみ使用可能です。

14'h3C34 cfg_np_bas[11:0] O Type1コンフィグレーション・スペースのプリフェッチ不可能なメモリー・ベース・レジスターです。このレジスターは、ルートポート・モードでのみ使用可能です。

14'h3C38 cfg_np_lim[11:0] O Type1コンフィグレーション・スペースのプリフェッチ不可能なメモリー・リミット・レジスターです。このレジスターは、ルートポート・モードでのみ使用可能です。

14'h3C3C cfg_pr_bas_low[31:0] O Type1コンフィグレーション・スペースの下位32ビットのプリフェッチ可能なベースレジスターです。このレジスターは、ルートポート・モードでのみ使用可能です。

14'h3C40 cfg_pr_bas_hi[43:32] O Type1コンフィグレーション・スペースの上位12ビットのプリフェッチ可能なベースレジスターです。このレジスターは、ルートポート・モードでのみ使用可能です。

5-28 Control Register Access (CRA) Avalon-MMスレーブポートUG-01105_avmm

2017.05.21

Altera Corporation レジスター

フィードバック

Byte Offset レジスター Dir 説明

14'h3C44 cfg_pr_lim_low[31:0] O Type1コンフィグレーション・スペースの下位32ビットのプリフェッチ可能なリミットレジスターです。ルートポート・モードで使用可能です。

14'h3C48 cfg_pr_lim_hi[43:32] O Type1コンフィグレーション・スペースの上位32ビットのプリフェッチ可能なリミットレジスターです。ルートポート・モードで使用可能です。

14'h3C4C cfg_pmcsr[31:0] O cfg_pmcsr[31:16]は電源管理制御であり、cfg_

pmcsr[15:0]は電源管理ステータス・レジスターです。

14'h3C50 cfg_msixcsr[15:0] O MSI-Xメッセージ制御レジスターです。

14'h3C54 cfg_msicsr[15:0] O MSIメッセージ制御です。

14'h3C58 cfg_tcvcmap[23:0] O コンフィグレーション・トラフィック・クラス(TC)/バーチャル・チャネルのマッピングです。アプリケーション・レイヤーは、この信号を使用してパケットのトラフィック・クラスに基づいた適切なチャネルにマッピングされる TLPを生成します。次のエンコーディングが定義されています。• cfg_tcvcmap[2:0]: TC0に対するマッピング

(常に 0)• cfg_tcvcmap[5:3]: TC1に対するマッピング• cfg_tcvcmap[8:6]: TC2に対するマッピング• cfg_tcvcmap[11:9]: TC3に対するマッピング

• cfg_tcvcmap[14:12]: TC4に対するマッピング

• cfg_tcvcmap[17:15]: TC5に対するマッピング

• cfg_tcvcmap[20:18]: TC6に対するマッピング

• cfg_tcvcmap[23:21]: TC7に対するマッピング

UG-01105_avmm2017.05.21 Control Register Access (CRA) Avalon-MMスレーブポート 5-29

レジスター Altera Corporation

フィードバック

Byte Offset レジスター Dir 説明

14'h3C5C cfg_msi_data[15:0] O cfg_msi_data[15:0]はMSIへのメッセージ・データです。

14'h3C60 cfg_busdev[12:0] O ハード IPにプログラミングあるいはキャプチャされるバス/デバイス番号です。

14'h3C64 ltssm_reg[4:0] O 現在の LTSSMステートを指定します。LTSSMステートマシーンのエンコーディングは次のステートを定義します。• 00000: Detect.Quiet• 00001: Detect.Active• 00010: Polling.Active• 00011: Polling.Compliance• 00100: Polling.Configuration• 00101: Polling.Speed• 00110: config.Linkwidthstart• 00111: Config.Linkaccept• 01000: Config.Lanenumaccept• 01001: Config.Lanenumwait• 01010: Config.Complete• 01011: Config.Idle• 01100: Recovery.Rcvlock• 01101: Recovery.Rcvconfig• 01110: Recovery.Idle• 01111: L0• 10000: Disable• 10001: Loopback.Entry• 10010: Loopback.Active• 10011: Loopback.Exit• 10100: Hot.Reset• 10101: LOs• 11001: L2.transmit.Wake• 11010: Speed.Recovery• 11011: Recovery.Equalization, Phase 0• 11100: Recovery.Equalization, Phase 1• 11101: Recovery.Equalization, Phase 2• 11110: recovery.Equalization, Phase 3

5-30 Control Register Access (CRA) Avalon-MMスレーブポートUG-01105_avmm

2017.05.21

Altera Corporation レジスター

フィードバック

Byte Offset レジスター Dir 説明

14'h3C68 current_speed_reg[1:0] O PCIeリンクの現在の速度を示します。次のエンコーディングが定義されています。• 2b’00: 未定義• 2b’01: Gen1• 2b’10: Gen2• 2b’11: Gen3

14'h3C6C lane_act_reg[3:0] O レーン・アクティブ・モードです。この信号は、リンク・トレーニング中にコンフィグレーションされたレーン数を示します。次のエンコーディングが定義されています。• 4’b0001: 1 レーン• 4’b0010: 2 レーン• 4’b0100: 4 レーン• 4’b1000: 8 レーン

Avalon-MMルートポートのプログラミング・モデルアプリケーション・レイヤーは、TLPフォーマットのデータでルートポート TLP TXデータ・レジスターを、コンフィグレーション・リード/ライト・リクエスト、メッセージ TLP、データ・ペイロードを持つメッセージ TLP、I/Oのリード/ライト・リクエスト、シングル dwordメモリー・リード/ライト・リクエストに対して書き込みます。ソフトウェアは、コンフィグレーション・リクエストをダウンストリーム・ポートに発行する前に、データ・リンク・レイヤー・リンクの Activeビットが 1'b1に確実に設定されるように、ルートポートの Link Statusレジスター(オフセット 0x92)を確認する必要があります。アプリケーション・レイヤー・データは、TLPアドレスにアラインメントされたデータ・ペイロードを持つ適切な TLPフォーマットにする必要があります。ペイロード・データを TLPアドレスにアラインメントさせると、ペイロード・データは qwordに対してアラインメントまたは非アラインメントのいずれかとになります。次の図は、qwordにアライメントされたデータとアラインメントされていないデータを持つ 3つの dword TLPを示しています。

UG-01105_avmm2017.05.21 Avalon-MMルートポートのプログラミング・モデル 5-31

レジスター Altera Corporation

フィードバック

図 5-6: 3つの Dwordヘッダーを持つデータのレイアウト

Header 1 [63:32]Cycle 1

Register 1

Register 0

Register 1

Register 0

Register 1

Register 0

Register 1

Register 0

Register 1

Register 0

Data Unaligned to QWord Boundary

Data Aligned to QWord Boundary

Cycle 2

Header 0 [31:0]

Data [63:32]

Header 2 [31:0]

Header 1 [63:32]Cycle 1

Header 0 [31:0]

Cycle 2

Header 2 [31:0]

Cycle 3

Data [31:0]

Unused, but mustbe written

Unused, but mustbe written

次の図は、qwordにアライメントされたデータとアライメントされていないデータを持つ 4つのdword TLPを示しています。

5-32 Avalon-MMルートポートのプログラミング・モデルUG-01105_avmm

2017.05.21

Altera Corporation レジスター

フィードバック

図 5-7: 4つの Dwordヘッダーを持つデータのレイアウト

Header 1 [63:32]Cycle 1

Data Unaligned to QWord Boundary

Data Aligned to QWord Boundary

Cycle 2

Header 0 [31:0]

Header 3[63:32]

Header 2 [31:0]

Data [63:32]

Header 1 [63:32]

Header 0 [31:0]

Header 2 [31:0]

Cycle 1

Cycle 2

Cycle 3Cycle 3

Data [31:0]

Unused, but mustbe written

Unused, but mustbe written

Header 3[63:32]

Register 1

Register 0

Register 1

Register 0

Register 1

Register 0

Register 1

Register 0

Register 1

Register 0

Register 1

Register 0

TX TLPプログラミング・モデルはデータ幅に応じてスケーリングされます。アプリケーション・レイヤーは、64ビットと 128ビットの両方のインターフェイスに対して同じ書き込みを実行します。アプリケーション・レイヤーは、一度に 1つの未処理のノンポステッド・リクエストしか保有することができません。アプリケーション・レイヤーは、ノンポステッド・リクエストの識別には、タグ 16~31を使用する必要があります。注意: ルートポートに対しては、Avalon-MMブリッジはデバイス番号で Type 0のコンフィグレ

ーション・リクエストをフィルタリングしません。アプリケーション・レイヤー・ソフトウェアは、デバイス 0用ではない Avalon-MMルートポート・レジスターへのすべてのリクエストをフィルタリングする必要があります。アプリケーション・レイヤー・ソフトウェアは、サポートされていないリクエストのコンプリーション・ステータスを返す必要があります。

書き込み TLPの送信アプリケーション・レイヤーは、メモリー書き込みリクエストを送信するために、CRAスレーブポートに対して次の Avalon-MMアクセスのシーケンスを実行します。

UG-01105_avmm2017.05.21 書き込み TLPの送信 5-33

レジスター Altera Corporation

フィードバック

1. TX TLPの最初の 32ビットをアドレス 0x2000の RP_TX_REG0に書き込みます。2. TX TLPの次の 32ビットをアドレス 0x2004の RP_TX_REG1に書き込みます。3. RP_TX_CNTRL.SOPを 1’b1(RP_TX_CNTRLはアドレス 0x2008です)に書き込み、TLPの最初の 2つの dwordsをルートポート TX FIFOにプッシュします。

4. 手順 1と 2を繰り返します。データがアラインメントされた 3つの dword TLPに対しても、RP_TX_REG1への 2回目の書き込みが必要です。

5. パケットが完了した場合は、RP_TX_CNTRLを 2'b10に書き込んでパケットの終わりを示します。パケットが完了していない場合は、2'b00を RP_TX_CNTRLに書き込みます。

6. このシーケンスを繰り返して、完全な TLPをプログラミングします。TX TLPのプログラミングが完了すると、 Avalon -MMブリッジは、TXスレーブポートからのTX TLPよりも高い優先順位で TLPをスケジューリングします。

読み出し TLPの送信またはノンポステッド・コンプリーション TLPの受信ノンポステッド TXリクエストに関連付けられた TLPは、RP_RX_CPL FIFOバッファーに格納され、その後 RP_RXCPLレジスターにロードされます。アプリケーション・レイヤーは、次のシーケンスを実行して TLPを取得します。1. RP_RXCPL_STA TUS.SOPをポーリングして、いつ 1’b1に設定されるのかを決定します。2. 次に、RP_RXCPL_STATUS.SOP が 1’b’1であれば、RP_RXCPL_REG0と RP_RXCPL_REG1を読み込み、

TLPの dword 0と dword 1を取得します。3. RP_RXCPL_STATUS.EOPを読み込みます。

• RP_RXCPL_STATUS.EOPが 1’b0であれば、RP_RXCPL_REG0と RP_RXCPL_REG1を読み込み、TLPの dword 2と dword 3を取得し、手順 3を繰り返します。

• RP_RXCPL_STATUS.EOPが 1’b1であれば、RP_RXCPL_REG0と RP_RXCPL_REG1を読み込み、TLPの最後の dwordを取得します。

CRAインターフェイスを使用する BAR0の読み出しおよび書き込み例CRAインターフェイスを使用して、TLP要求を送信することができます。TLPヘッダーの Fmtと Typフィールドは、TLPヘッダーの残りの部分のサイズを決定するために必要な情報、およびヘッダーの後にパケットにデータペイロードが含まれている場合に必要な情報を提供します。

図 5-8: TLPヘッダーの形式

CRAインターフェイスは、レジスターアドレス 0x2000、0x2004、0x2008を使用して TLPを送信し、レジスターアドレス 0x2010、0x2014、0x2018を使用して Completionを確認します。このようなレジスターの詳細については、表 Root Port TLP Data Registers, 0x2000 - 0x2FFFを参照してく

5-34 読み出し TLPの送信またはノンポステッド・コンプリーション TLPの受信UG-01105_avmm

2017.05.21

Altera Corporation レジスター

フィードバック

ださい。Type 0 configuration TLPを使用して BAR0から読み出し、それを書き込む方法の例を以下に示します。1. 以下の形式を持つ Type 0 configuration TLPを使用して初期化されていない BAR0を読み込むには、CRAインターフェイスを使用します。 | fmt | typ |t| tc |t|a|l|t|t|e|att| at| length | | 000b| 00100b |0|_ 0 _|0|0|0|0|0|0| 0 | 0 |_______ 001 _______| |________ req_id: 0000 _________|___ tag: 17 ___|lbe: 0 |fbe: f | | bdf.bus |bdf.dev|bdf.func|rsvd20|reg_no.ext|reg_no.low|rsv| |______ 01 ___|__ 00 _|___ 0 __|_ 0 __|___ 0 ____|___ 04 ___| 0 | 04000001 0000170f 01000010

CRAインターフェイスを使用して TLPを送信するには、次の手順を実行します。a. CRAインターフェイス・アドレス 0x2000に 0x0400_0001を書き込みます。b. CRAインターフェイス・アドレス 0x2004に 0x0000_170Fを書き込みます。c. CRAインターフェイス・アドレス 0x2008 (パケットの開始)に 0x0000_0001を書き込みます。

d. CRAインターフェイス・アドレス 0x2000に 0x0400_0001を書き込みます。e. CRAインターフェイス・アドレス 0x2004に 0x0000_0000を書き込みます。f. Write to CRAインターフェイス・アドレス 0x2008 (パケットの終わり)に 0x0000_0002を書き込みます。

CRAインターフェイスを使用して、対応する Completionを確認します。コンプリーションTLPは 4つの dwordを有します。最初の 3つの dwordは以下のようになり、初期化されていない BAR0値である 1つの dwordが続きます(次の図では 0xFFEF0010となります)。

| fmt | typ |t| tc |t|a|l|t|t|e|att| at| length | | 010b| 01010b |0|_ 0 _|0|0|0|0|0|0| 0 | 0 |_______ 001 _______| |_____ cpl_id: 0100 ___|cpl_status: 0|bcm: 0|__ byte_cnt: 004 __| |_____ req_id: 0000 ___|___ tag: 17 ___|rsvd20: 0| low_addr: 00 | 4a000001 01000004 00001700 ffef0010

CRAインターフェイスを使用して TLPを読み込むには、次の手順を実行します。a. bit [0] = 0x1となる(Completionパケットが到着しており、次のステップで SOPが受け取ることが可能であることを示す)まで、CRAインターフェイス・アドレス 0x2010の読み込みを継続します。

b. CRAインターフェイス・アドレス 0x2014を読み込みます。この読み込みデータの値は、0x4A00_0001です。

c. CRAインターフェイス・アドレス 0x2018を読み込みます。この読み込みデータの値は、0x0100_0004です。

d. CRAインターフェイス・アドレス 0x2010を読み込みます。この例では、bits [1:0] = 0x2 (次のステップで EOPを受け取ることを示します)となります。bits [1:0] = 0x0であれば、次の2つのステップで読み込まれる値はパケット内にあることを意味します。この場合、次の

UG-01105_avmm2017.05.21 CRAインターフェイスを使用する BAR0の読み出しおよび書き込み例 5-35

レジスター Altera Corporation

フィードバック

2つのステップを実行した後、0x2010、0x2014、および 0x2018の読み込みを継続する必要があります。

e. CRAインターフェイス・アドレス 0x2014を読み込みます。この読み込みデータの値は、0x0000_1700です。

f. CRAインターフェイス・アドレス 0x2018を読み込みます。この読み込みデータの値は、BAR0の初期化されていない値です。

2. 以下の形式を持つ Type 0 configuration TLPを使用して 0xFFFF_FFFFの BAR0を初期化するには、CRAインターフェイスを使用します。 | fmt | typ |t| tc |t|a|l|t|t|e|att| at| length | | 010b| 00100b |0|_ 0 _|0|0|0|0|0|0| 0 | 0 |_______ 001 _______| |________ req_id: 0000 _________|___ tag: 11 ___|lbe: 0 |fbe: f | | bdf.bus |bdf.dev|bdf.func|rsvd20|reg_no.ext|reg_no.low|rsv| |______ 01 ___|__ 00 _|___ 0 __|_ 0 __|___ 0 ____|___ 04 ___| 0 | 44000001 0000110f 01000010 ffffffff

CRAインターフェイスを使用して TLPを送信するには、次の手順を実行します。a. CRAインターフェイス・アドレス 0x2000に 0x4400_0001を書き込みます。b. CRAインターフェイス・アドレス 0x2004に 0x0000_110Fを書き込みます。c. CRAインターフェイス・アドレス 0x2008 (パケットの開始)に 0x0000_0001を書き込みます。

d. CRAインターフェイス・アドレス 0x2000に 0x0400_0001を書き込みます。e. CRAインターフェイス・アドレス 0x2004に 0xFFFF_FFFFを書き込みます。f. Write to CRAインターフェイス・アドレス 0x2008 (パケットの終わり)に 0x0000_0002を書き込みます。

CRAインターフェイスを使用して、対応する Completionを確認します。コンプリーションTLPは以下に示す 3つの dwordを有します。

| fmt | typ |t| tc |t|a|l|t|t|e|att| at| length | | 000b| 01010b |0|_ 0 _|0|0|0|0|0|0| 0 | 0 |_______ 000 _______| |_____ cpl_id: 0100 ___|cpl_status: 0|bcm: 0|__ byte_cnt: 004 __| |_____ req_id: 0000 ___|___ tag: 11 ___|rsvd20: 0| low_addr: 00 | 0a000000 01000004 00001100

CRAインターフェイスを使用して TLPを読み込むには、次の手順を実行します。a. bit [0] = 0x1となる(Completionパケットが到着しており、次のステップで SOPが受け取ることが可能であることを示す)まで、CRAインターフェイス・アドレス 0x2010の読み込みを継続します。

b. CRAインターフェイス・アドレス 0x2014を読み込みます。この読み込みデータの値は、0x0A00_0000です。

c. CRAインターフェイス・アドレス 0x2018を読み込みます。この読み込みデータの値は、0x0100_0004です。

d. CRAインターフェイス・アドレス 0x2010を読み込みます。この例では、bits [1:0] = 0x2 となります。

e. CRAインターフェイス・アドレス 0x2014を読み込みます。この読み込みデータの値は、0x0000_1100です。

5-36 CRAインターフェイスを使用する BAR0の読み出しおよび書き込み例UG-01105_avmm

2017.05.21

Altera Corporation レジスター

フィードバック

0xFFFF_FFFFを書き込んだ後、BAR0を読み出すには手順 1を繰り返し実行します。また、BAR0アドレススペースをコンフィグレーションするには手順 2を繰り返します。同じ方法で、BAR1、BAR2、BAR3、BAR4、および BAR5をコンフィグレーションします。

ルートポートへの PCI Expressから Avalon-MMの割り込みステータス・レジスターおよびイネーブル・レジスター

ルートポートは、MSI、MSI-X、およびレガシー(INTx)割り込みをサポートします。 MSIおよびMSI-X割り込みは、エンドポイントからルートポートへのメモリー書き込みです。MSIおよびMSI-Xリクエストは、CraIrq_oをアサートすることなくインタコネクトに転送されます。

表 5-25: ルートポートに向けた Avalon‑MM割り込みステータス・レジスター－0x3060

ビット 名称 アクセスモード

説明

[31:5] 予約 — —

[4] RPRX_CPL_RECEIVED RW1C ルートポートが TLP Directチャネルからの未処理のノンポステッド・リクエストに対してコンプリーションTLPを受信した場合、1'b1に設定します。

[3] INTD_RECEIVED RW1C ルートポートは、エンドポイントから INTDを受信しています。

[2] INTC_RECEIVED RW1C ルートポートは、エンドポイントから INTCを受信しています。

[1] INTB_RECEIVED RW1C ルートポートは、エンドポイントから INTBを受信しています。

[0] INTA_RECEIVED RW1C ルートポートは、エンドポイントから INTAを受信しています。

表 5-26: ルートポートに向けた INT‑X割り込みイネーブル・レジスター－0x3070

ビット 名称 アクセスモード

説明

[31:5] 予約 — —

UG-01105_avmm2017.05.21 ルートポートへの PCI Expressから Avalon-MMの割り込みステータス・レジスター

およびイネーブル・レジスター5-37

レジスター Altera Corporation

フィードバック

ビット 名称 アクセスモード

説明

[4] RPRX_CPL_RECEIVED RW 1’b1に設定した場合、ルートポート割り込みステータス・レジスターRPRX_CPL_RECEIVEDビットが TLPDirectチャネルからのノンポステッド・リクエストのコンプリーションを受信したことを示すと、CraIrq_o

のアサートをイネーブルします。

[3] INTD_RECEIVED_ENA RW 1’b1に設定した場合、ルートポート割り込みステータス・レジスターINTD_RECEIVEDビットが INTDを受信したことを示すと、CraIrq_oのアサートをイネーブルします。

[2] INTC_RECEIVED_ENA RW 1’b1に設定した場合、ルートポート割り込みステータス・レジスターINTC_RECEIVEDビットが INTCを受信したことを示すと、CraIrq_oのアサートをイネーブルします。

[1] INTB_RECEIVED_ENA RW 1’b1に設定した場合、ルートポート割り込みステータス・レジスターINTB_RECEIVEDビットが INTBを受信したことを示すと、CraIrq_oのアサートをイネーブルします。

[0] INTA_RECEIVED_ENA RW 1’b1に設定した場合、ルートポート割り込みステータス・レジスターINTA_RECEIVEDビットが INTAを受信したことを示すと、CraIrq_oのアサートをイネーブルします。

ルートポート TLPデータレジスターTLPデータレジスターは、ルートポートがコンフィグレーション TLP、I/O TLP、およびシングル dwordメモリー読み出しおよび書き込みリクエストの構築に使用するデータをアプリケーション・レイヤーが指定することが可能となるメカニズムを提供します。次に、ルートポートは、TLP Directチャネル上の TLPを駆動して、コンフィグレーション・スペース、I/Oスペース、あるいはエンドポイント・メモリーにアクセスします。

5-38 ルートポート TLPデータレジスターUG-01105_avmm

2017.05.21

Altera Corporation レジスター

フィードバック

図 5-9: ルートポート TLPデータレジスター

RX_TX_CNTL

RP_RXCPL_REG0

RP_RXCPL_REG1

RP_RXCPL_STATUS

ControlRegisterAccessSlave

Avalon-MMMaster

32

32

32

32

64

64

32

IRQ

RP TXCTRL

TXCTRL

RP_TX_FIFO

RP CPLCTRL

RXCTRL

RP_RXCPL_FIFO

TLP Direct Channelto Hard IP for PCIe

Root-Port TLP Data Registers Avalon-MM Bridge -

RX_TX_Reg1

RP_TX_Reg0

注意: Avalon-MMポートによって Avalon-MMブリッジに実装された高性能 TLPは、ルートポートに対しても使用可能です。この TLPについての詳細情報は、Avalon-MMブリッジ TLPを参照してください。

表 5-27: ルートポート TLPデータレジスター－0x2000~0x2FFF

ルートポート・リクエスト・レジスター アドレス範囲: 0x2800~0x2018

アドレス ビット 名称 アクセス 説明

0x2000 [31:0] RP_TX_REG0 W TX TLPの下位 32ビットです。

0x2004 [31:0] RP_TX_REG1 W TX TLPの上位 32ビットです。

UG-01105_avmm2017.05.21 ルートポート TLPデータレジスター 5-39

レジスター Altera Corporation

フィードバック

ルートポート・リクエスト・レジスター アドレス範囲: 0x2800~0x2018

アドレス ビット 名称 アクセス 説明

0x2008

[31:2] 予約 — —

[1] RP_TX_CNTRL.EOP W 1'b1を書き込み、パケットの終わりを指定します。このビットを書き込むことで FIFO内で対応するエントリーが解放されます。

[0] RP_TX_CNTRL.SOP W 1’b1を書き込み、パケットの始まりを指定します。注意: SOPおよび EOPサイクルを

除くパケット内のすべてのサイクルで、ビット[1]と[0]は両方とも 0になります。

0x2010 [31:2] 予約 — —

[1] RP_RXCPL_STATUS.EOP R 1’b1の場合、コンプリーション TLPのデータがアプリケーション層による読み込みに対して、readyであることを示します。アプリケーション層は、コンプリーション TLPの最後のデータがいつ利用可能となるのかを決定するために、このビットをポーリングする必要があります。

[0] RP_RXCPL_STATUS.SOP R 1’b1の場合、コンプリーション TLPのデータがアプリケーション層による読み込みに対して、readyであることを示します。アプリケーション層は、コンプリーション TLPがいつ利用可能となるのかを決定するために、このビットをポーリングする必要があります。

0x2014 [31:0] RP_RXCPL_REG0 RC コンプリーション TLPの下位 32ビットです。このビットを読み込むことでFIFO内でこのエントリーが解放されます。

5-40 ルートポート TLPデータレジスターUG-01105_avmm

2017.05.21

Altera Corporation レジスター

フィードバック

ルートポート・リクエスト・レジスター アドレス範囲: 0x2800~0x2018

アドレス ビット 名称 アクセス 説明

0x2018 [31:0] RP_RXCPL_REG1 RC コンプリーション TLPの上位 32ビットです。このビットを読み込むことでFIFO内でこのエントリーが解放されます。

関連情報9-12ページの Avalon-MMブリッジ TLP

Uncorrectable Internal Error Mask(訂正不能な内部エラーマスク)レジスター

表 5-28: Uncorrectable Internal Error Mask(訂正不能な内部エラーマスク)レジスター

Uncorrectable Internal Error Maskレジスターは、内部の訂正不可能なエラーとして転送されるエラーを制御します。CvPモードで検出されるコンフィグレーション・エラーを除き、すべてのエラーは重大であり、デバイスまたは PCIeリンクを不整合な状態にする可能性があります。CvPモードで検出されたコンフィグレーション・エラーは、プログラミング・ソフトウェアのデザインによっては修正可能である場合があります。アクセスコードの RWSは、Read Write Stickyの略であり、IPコアのソフトリセット後に値が保持されることを意味します。

ビット レジスターの説明 リセット値 アクセス

[31:12] 予約済み 1b'0 RO

[11] ポステッドされた RXバッファーおよびコンプリーション・オーバーフロー・エラーのマスク。

1b'0 RWS

[10] 予約 1b'1 RO

[9] コンフィグレーション・スペースから TXバス・インターフェイスで検出されたパリティー・エラーのマスク。

1b'1 RWS

[8] TXからコンフィグレーション・スペース・バス・インターフェイスで検出されたパリティー・エラーのマスク。

1b'1 RWS

[7] TXトランザクション・レイヤー・エラーで検出されたパリティー・エラーのマスク。

1b'1 RWS

[6] 予約 1b'1 RO

UG-01105_avmm2017.05.21 Uncorrectable Internal Error Mask(訂正不能な内部エラーマスク)レジスター 5-41

レジスター Altera Corporation

フィードバック

ビット レジスターの説明 リセット値 アクセス

[5] CvPモードで検出されたコンフィグレーション・エラーのマスク。

1b'0 RWS

[4] TXデータリンク LCRC生成の間に検出されたデータ・パリティー・エラーのマスク。

1b'1 RWS

[3] RXからコンフィグレーション・スペース・バス・インターフェイスで検出されたデータ・パリティー・エラーのマスク。

1b'1 RWS

[2] 入力から RXバッファーで検出されたデータ・パリティー・エラーのマスク。

1b'1 RWS

[1] リトライ・バッファー訂正不能 ECCエラーのマスク。 1b'1 RWS

[0] RXバッファー訂正不可能 ECCエラーのマスク。 1b'1 RWS

Uncorrectable Internal Error Status(訂正不能な内部エラー・ステータス)レジスター

表 5-29: Uncorrectable Internal Error Status(訂正不能な内部エラー・ステータス)レジスター

このレジスターは、訂正できない内部的にチェックされたエラーのステータスを報告します。特定のエラーが Uncorrectable Internal Error Maskレジスターによってイネーブルされる場合、このようなエラーは PCI Express Base Specification 3.0で定義される訂正不能な内部エラーとして処理されます。このレジスターはデバッグ専用です。これは、カスタムロジックの駆動に使用するのではなく、挙動の観察する目的でのみ使用してください。このアクセスコードの RW1CSは、Read Write 1 to Clear Stickyを意味します。

ビット レジスターの説明 リセット値

アクセス

[31:12] 予約済み 0 RO

[11] このビットを設定すると、ポステッド・リクエストまたはCompletionの RXバッファー・オーバーフロー状態を示します。

0 RW1CS

[10] 予約済み 0 RO

5-42 Uncorrectable Internal Error Status(訂正不能な内部エラー・ステータス)レジスターUG-01105_avmm

2017.05.21

Altera Corporation レジスター

フィードバック

ビット レジスターの説明 リセット値

アクセス

[9] このビットを設定すると、コンフィグレーション・スペースから TXバス・インターフェイスでパリティー・エラーが検出されたことを示します。

0 RW1CS

[8] このビットを設定すると、TXからコンフィグレーション・スペース・バス・インターフェイスでパリティー・エラーが検出されたことを示します。

0 RW1CS

[7] このビットを設定すると、TX TLPでパリティー・エラーが検出され、TLPは送信されないことを示します。

0 RW1CS

[6] このビットを設定すると、アプリケーション・レイヤーが訂正不能な内部エラーを検出したことを示します。

0 RW1CS

[5] このビットを設定すると、CvPモードで設定エラーが検出されたことを示します。これは訂正不能として報告されます。このビットは、CVP_MODEで CVP_CONFIG_ERRORが発生するたびに設定可能です。

0 RW1CS

[4] このビットを設定すると、TXデータ・リンク・レイヤーによってパリティー・エラーが検出されたことを示します。

0 RW1CS

[3] このビットを設定すると、RXからコンフィグレーション・スペース・バス・インターフェイスでパリティー・エラーが検出されたことを示します。

0 RW1CS

[2] このビットを設定すると、RXバッファーの入力でパリティー・エラーが検出されたことを示します。

0 RW1CS

[1] このビットを設定すると、リトライ・バッファー訂正不能ECCエラーを示します。

0 RW1CS

[0] このビットを設定すると、RXバッファー訂正不能 ECCエラーを示します。

0 RW1CS

UG-01105_avmm2017.05.21 Uncorrectable Internal Error Status(訂正不能な内部エラー・ステータス)レジスター 5-43

レジスター Altera Corporation

フィードバック

Correctable Internal Error Mask(訂正可能な内部エラーマスク)レジスター

表 5-30: Correctable Internal Error Mask(訂正可能な内部エラーマスク)レジスター

Correctable Internal Error Maskレジスターは、内部訂正可能エラーとして転送するエラーを制御します。このレジスターはデバッグ専用です。

ビット レジスターの説明 リセット値 アクセス

[31:8] 予約済み 0 RO

[7] 予約済み 1 RO

[6] アプリケーション・レイヤーによって報告される訂正された内部エラーのマスク。

1 RWS

[5] CvPモードで検出されたコンフィグレーション・エラーのマスク。

1 RWS

[4:2] 予約済み 0 RO

[1] リトライ・バッファー訂正可能 ECCエラーのマスク。 1 RWS

[0] RXバッファー可能 ECCエラーのマスク。 1 RWS

Correctable Internal Error Status(訂正可能な内部エラー・ステータス)レジスター

表 5-31: Correctable Internal Error Status(訂正可能な内部エラー・ステータス)レジスター

Correctable Internal Error Statusレジスターは、訂正可能な内部的にチェックされたエラーのステータスを報告します。このような特定のエラーが Correctable Internal Error Mask レジスターによってイネーブルされる場合、このようなエラーは PCI Express Base Specification 3.0で定義される訂正可能な内部エラーとして処理されます。このレジスターはデバッグ専用です。これは、カスタムロジックの駆動に使用するのではなく、挙動の観察する目的でのみ使用してください。

ビット レジスターの説明 リセット値

アクセス

[31:7] 予約済み 0 RO

[6] アプリケーション・レイヤーによって報告される訂正された内部エラー。

0 RW1CS

5-44 Correctable Internal Error Mask(訂正可能な内部エラーマスク)レジスターUG-01105_avmm

2017.05.21

Altera Corporation レジスター

フィードバック

ビット レジスターの説明 リセット値

アクセス

[5] このビットを設定すると、CvPモードで設定エラーが検出されたことを示します。これは訂正可能として報告されます。このビットは、CVP_MODEで CVP_CONFIG_

ERRORが発生するたびに設定可能です。

0 RW1CS

[4:2] 予約済み 0 RO

[1] このビットを設定すると、リトライバッファー訂正可能ECCエラー・ステータスはエラーを示します。

0 RW1CS

[0] このビットを設定すると、RXバッファー訂正可能 ECCエラー・ステータスはエラーを示します。

0 RW1CS

UG-01105_avmm2017.05.21 Correctable Internal Error Status(訂正可能な内部エラー・ステータス)レジスター 5-45

レジスター Altera Corporation

フィードバック

リセットおよびクロック 62017.05.21

UG-01105_avmm 更新情報 フィードバック

FPGAの入力ピンからの pin_perst信号は、PCI Express用ハード IPの IPコアをリセットします。アプリケーション層のロジックをリセットする app_rstn は、reset_statusとpld_clk_inuseから派生しますが、これらはコアの出力です。このリセット・コンロトーラーは、ハード化されたロジック内に実装されています。次の図は、リセット・コントローラーを実装するロジックの簡略図です。

Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks ofIntel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to currentspecifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice.Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expresslyagreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published informationand before placing orders for products or services.*Other names and brands may be claimed as the property of others.

ISO9001:2015登録済

www.altera.com101 Innovation Drive, San Jose, CA 95134

図 6-1: リセット・コントローラーのブロック図

Example Design

altpcie_dev_hip_<if>_hwtcl.v

altpcied_<dev>_hwtcl.sv

Transceiver HardReset Logic/Soft Reset

Controller

Configuration SpaceSticky Registers

Datapath State Machines of

Hard IP Core

SERDES

Configuration SpaceNon-Sticky Registers

reset_status

pld_clk

pin_perst

npor

refclk srstcrst

l2_exit

hotrst_exit

dlup_exit

pld_clk_inuse

Hard IP for PCI Express

fixed_clk (100 or 125 MHz)

reconfig_xcvr_clk

mgmt_rst_reset

reconfig_busy

Transceiver Reconfiguration

Controller

reconfig_xcvr_clk

reconfig_busy

reconfig_xcvr_rst

pcie_reconfig_driver_0

altpcie_<dev>_hip_256_pipen1b.v

altpcie_rs_serdes.v

coreclkout_hip

coreclkout_hip

top.v

tx_digitalrstrx_analogrstrx_digitalrst

rx_freqlockrx_signaldetectrx_pll_lockedpll_lockedtx_cal_busyrx_cal_busyChaining

DMA

(APPs)

reconfig_clk

mgmt_rst_reset

6-2 リセットおよびクロックUG-01105_avmm

2017.05.21

Altera Corporation リセットおよびクロック

フィードバック

PCI Express用ハード IPの IPコアおよびアプリケーション・レイヤーのリセット・シーケンス図 6-2: PCI Express用ハード IPとアプリケーション・ロジックのリセット・シーケンス

アプリケーション層は、次の図に示すようなタイミング図を実装するロジックでモジュールをインスタンス化し、app_rstnを生成することが可能です。これは、アプリケーション層のロジックをリセットします。

pin_perst

pld_clk_inuse

serdes_pll_locked

crst

32 cycles

32 cycles

srst

reset_status

app_rstn

このリセット・シーケンスには、次のステップが含まれます。1. pin_perstあるいは nporがリリースされた後、ハード IPリセット・コントローラーは

pld_clk_inuseがアサートされるのを待ちます。2. csrtおよび srstは、pld_clk_inuseがアサートされてから 32サイクル後にリリースされます。

3. PCI Express用ハード IPは、アプリケーション・レイヤーに reset_status出力をディアサートします。

4. altpcied_<device>v_hwtcl.svは、reset_statusがリリースされた後、 32 pld_clkサイクルの間 app_rstnをディアサートします。

UG-01105_avmm2017.05.21 PCI Express用ハード IPの IPコアおよびアプリケーション・レイヤーのリセット・

シーケンス6-3

リセットおよびクロック Altera Corporation

フィードバック

図 6-3: RXトランシーバーのリセット・シーケンス

busy_xcvr_reconfig

rx_pll_locked

rx_analogreset

ltssmstate[4:0]

txdetectrx_loopback

pipe_phystatus

pipe_rxstatus[2:0]

rx_signaldetect

rx_freqlocked

rx_digitalreset

3 0

01

RXトランシーバー・リセット・シーケンスには、次のステップが含まれます。1. rx_pll_lockedがアサートされた後、LTSSMステートマシンは Detect.Quietから Detect.Activeステートに遷移します。

2. pipe_phystatusパルスがアサートされ、 pipe_rxstatus[2:0]が 3であれば、レシーバー検出動作は完了しています。

3. LTSSMステートマシンは、Detect.Activeステートから Polling.Activeステートに遷移します。4. PCI Expressのハード IPは、rx_digitalresetをアサートします。rx_digitalreset信号は、

rx_signaldetectが最低 3ミリ秒間安定した後でディアサートされます。図 6-4: TXトランシーバーのリセット・シーケンス

npor

pll_locked

npor_serdes

127 cycles

tx_digitalreset

TXトランシーバー・リセット・シーケンスには、次のステップが含まれます。

6-4 PCI Express用ハード IPの IPコアおよびアプリケーション・レイヤーのリセット・シーケンス

UG-01105_avmm2017.05.21

Altera Corporation リセットおよびクロック

フィードバック

1. nporがディアサートされた後、IPコアは TXレシーバーに npor_serdes入力をディアサートします。

2. SERDESリセット・コントローラーは、tx_digitalresetをディアサートする前、最低127pld_clkサイクルの間 pll_lockedが安定するのを待ちます。

使用可能なリセット信号の説明については、Reset Signals, Status, and Link Training Signalsを参照してください。

クロックハード IPには、PHY/MACレイヤーと DLLレイヤーの間のインターフェイスにクロック・ドメイン・クロッシング(CDC)シンクロナイザーが含まれています。このシンクロナイザーを使用することで、データリンクおよびトランザクション層が PHY/MACから独立した周波数で動作可能となります。この CDCシンクロナイザーは、ユーザー・クロック・インターフェイスに向けてより多くの柔軟性を提供します。指定するパラメーターに応じて、コアが適切なcoreclkout_hipを選択します。これらのパラメーターを使用すると、レイテンシーの最適化に向けた高い周波数での動作や省電力を目的とした低い周波数での動作が選択可能となり、パフォーマンスを向上させることができます。PCI Expressの基本仕様に準拠するには、トランシーバーに直接接続される 100 MHzのリファレンス・クロックを提供する必要があります。便宜上、125 MHzの入力リファレンス・クロックを TX PLLへの入力として使用することも可能です。関連情報PCI Express Base Specification 2.1 or 3.0

クロックドメイン

UG-01105_avmm2017.05.21 クロック 6-5

リセットおよびクロック Altera Corporation

フィードバック

図 6-5: アプリケーション層のクロックドメインとクロック生成

次の図は、アプリケーション層と IPコアの pld_clkを駆動するために、coreclkout_hipを使用する場合のクロックドメインを示しています。Intelが提供するデザイン例は、coreclkout_hip

を pld_clkに接続します。ただし、この接続は必須ではありません。 PCI Express 用のハード IPの内部では、白色のブロックは pclkドメインで、黄色のブロックは coreclkout_hipドメインです。

100 MHz(or 125 MHz)

refclk

Hard IP for PCI Express

PHY/MAC

ClockDomain

Crossing(CDC)

Data Link and

Transaction Layers

TX PLL

PCS

250 or 500 MHzpclk coreclkout_hip

ApplicationLayer

pld_clk (62.5, 125

or 250 MHz)

serdes_pll_locked

pld_core_ready

Transceiver

この図で示されているように、IPコアには pclk、coreclkout_hip、pld_clkの 3つのクロックドメインが含まれています。

pclk

トランシーバーは、デバイスに提供する必要がある 100 MHzの refclk信号から pclkを派生させます。PCI Express Base Specificationでは、refclk信号の周波数を 100 MHz ± 300 PPMとする必要があります。Gen1と Gen2間の遷移には、グリッジが存在しないことが重要となります。pclkは、PHYがクロックレートの変更に割り当てられた 1 msのタイムアウトの大半をオフにすることが可能です。ただし、pclkは、1 msのタイムアウトが経過する前に安定していなければいけません。

表 6-1: pclkのクロック周波数

データレート 周波数

Gen1 250 MHz

Gen2 500 MHz

6-6 pclkUG-01105_avmm

2017.05.21

Altera Corporation リセットおよびクロック

フィードバック

CDCモジュールは、PHY/MACpclkドメインとデータ・リンク・レイヤー coreclkドメイン間をクロッシングする非同期クロックドメインを実装します。トランシーバーの pclkクロックはPCI Express用のハード IPに直接接続され、FPGAファブリックには接続されません。

関連情報PCI Express Base Specification 2.1 or 3.0

coreclkout_hip

表 6-2: リンク幅、データレート、アプリケーション・レイヤー・インターフェイス幅のすべての組み合わせに向けたアプリケーション・レイヤーのクロック周波数

coreclkout_hip信号は、pclkから派生しています。次の表は coreclkout_hipの周波数を表しており、これらはリンク幅、データレート、アプリケーション・レイヤーからトランザクション・レイヤー・インターフェイスの幅などの機能を持っています。この表で指定された周波数と幅は、動作中は維持されます。リンクがより狭いリンク幅にダウントレインする場合、あるいは異なる最大リンクレートに変更する場合、この表で指定されていた最初に設定された周波数で維持されます。(ハード IPは、より低いスループットを達成するためにインターフェイスを抑制します。)

×1 Gen1 64 62.5 MHz(4)

×1 Gen1 64 125 MHz

×2 Gen1 64 125 MHz

×4 Gen1 64 125 MHz

×8 Gen1 128 125 MHz

×1 Gen2 64 125 MHz

×2 Gen2 64 125 MHz

×4 Gen2 128 125 MHz

pld_clk

coreclkout_hipは、アプリケーション層のクロックを pld_clk入力とともに IPコアへと駆動することが可能です。pld_clkはオプションで、coreclkout_hipとは異なるクロックから供給することも可能です。pld_clkの最小周波数は、coreclkout_hipの周波数より低くは設定できません。特定のアプリケーション層の制約に基づいて、PLLは設定したい周波数を派生させるために使用することができます。

(4) これは省電力モードです。

UG-01105_avmm2017.05.21 coreclkout_hip 6-7

リセットおよびクロック Altera Corporation

フィードバック

クロックの要約

表 6-3: クロックの要約

名称 周波数 クロックドメイン

coreclkout_hip 62.5 / 125 / 250 MHz トランザクション層とアプリケーション層間の Avalon-STインターフェイス

pld_clk 62.5 / 125 / 250 MHz アプリケーション層とトランザクション層

refclk 100 / 125 MHz SERDES(トランシーバー)。SERDESブロックへの専用フリーランニング入力クロック。

reconfig_xcvr_clk 100~125 MHz Transceiver Reconfiguration Controller

6-8 クロックの要約UG-01105_avmm

2017.05.21

Altera Corporation リセットおよびクロック

フィードバック

エンドポイントの割り込み 72017.05.21

UG-01105_avmm 更新情報 フィードバック

PCI Expressの Avalon-MMブリッジは、MSIまたはレガシー割り込みをサポートします。Completer-only Single Dwordバリアントには、INTX割り込みとMSI割り込みの両方を実装する割り込みハンドラーが含まれています。サポートには、割り込みレジスターと制御ロジックが実装されている CRAスレーブ・モジュールのインスタンスが必要です。PCI Express Avalon-MMブリッジは、Avalon-MMの個別の要求割り込みをサポートします。つまり、複数の入力信号は受信する割り込み要求を示し、ソフトウェアは割り込みを同時に処理するために優先順位を決定する必要があります。RXマスター・モジュール・ポートは、最大で 16個の Avalon-MM割り込み入力信号(RXmirq_irq[ <n> :0]を有します。この場合、<n> ≤15です。)を処理します。割り込み信号はそれぞれ、異なる割り込みソースを示します。これらの信号のいずれかをアサートする、あるいはPCI Express mailboxレジスターがアクセスを書き込むと、Avalon-MM to PCI Express Interrupt

Statusレジスター内の 1つのビットが設定されます。複数のビットを同時に設定することも可能です。この場合、ホスト側のアプリケーション層のソフトウェアが同時に受信する割り込み要求を処理する優先順位を決定します。Avalon-MM to PCI Express Interrupt Statusレジスター内の各ビットがイネーブルされている場合、ソフトウェアが順番を決定すると、PCI Express割り込みを生成します。ソフトウェアは、CRAスレーブを介して Avalon-MM to PCI Express

Interrupt Enable Registerに書き込むことで、個々の割り込みをイネーブルすることが可能です。割り込み入力信号がアサートされると、対応するビットが Avalon-MM to PCI Express Interrupt

Status Registerに書き込まれます。ソフトウェアはこのレジスターを読み込み、要求された割り込みを処理する際の優先順位を決定します。割り込みを処理した後、ソフトウェアは適切にサービスされた割り込み statusビットをクリアし、他の割り込みが保留されていないことを確認する必要があります。Avalon-MM to PCI

Express Interrupt Status RegisterのMailboxの書き込みによって発生した割り込みの場合、ステータス・ビットは、Avalon-MM to PCI Express Interrupt Status Register内でクリアすべきです。Avalon-MMインターフェイスで受信する割り込み信号による割り込みの場合、割り込みステータスは、この割り込みを供給した Avalon-MMコンポーネント内でクリアすべきです。このシーケンスは、割り込み要求が割り込みサービス中に損失されることを防止します。

Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks ofIntel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to currentspecifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice.Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expresslyagreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published informationand before placing orders for products or services.*Other names and brands may be claimed as the property of others.

ISO9001:2015登録済

www.altera.com101 Innovation Drive, San Jose, CA 95134

図 7-1: PCI Expressリンクへの Avalon-MM割り込みの伝播

Interrupt Disable(Configuration Space Command Register [10])

Avalon-MM-to-PCI-ExpressInterrupt Status and InterruptEnable Register Bits

A2P_MAILBOX_INT7 (enable)A2P_MB_IRQ7 (request)

A2P_MAILBOX_INT6 (enable)A2P_MB_IRQ6 (request)

A2P_MAILBOX_INT5 (enable)A2P_MB_IRQ5 (request)

A2P_MAILBOX_INT4 (enable)A2P_MB_IRQ4(request)

A2P_MAILBOX_INT3 (enable)A2P_MB_IRQ3 (request)

A2P_MAILBOX_INT2 (enable)A2P_MB_IRQ2 (request)

A2P_MAILBOX_INT1 (enable)A2P_MB_IRQ1 (request)

A2P_MAILBOX_INT0 (enable)A2P_MB_IRQ0 (request)

AV_IRQ_ASSERTEDAVL_IRQ

Q

Q

CLR

SETD

MSI Enable(Configuration Space Message Control Register[0])

MSI Request

PCI Express Virtual INTA signalling(When signal rises ASSERT_INTA Message Sent)(When signal falls DEASSERT_INTA Message Sent)

関連情報• 5-18ページの Avalon-MM to PCI Express割り込みイネーブル・レジスター• 5-17ページの Avalon-MM to PCI Express割り込みステータス・レジスター

MSI割り込みおよびレガシー割り込みのイネーブルPCI Express Avalon-MMブリッジは、PCI Express Configuration Spaceレジスターの標準の割り込み制御に基づいて、MSI割り込みまたはレガシー割り込みのいずれかを自動的に選択します。ソフトウェアは、Commandレジスターのビット 10(コンフィグレーション・スペース・オフセット 0x4)である Interrupt Disableビットを書き込むことで、レガシー割り込みをディスエーブル可能です。また、ソフトウェアは、MSI機能レジスター(コンフィグレーション・スペース・オフセット 0x50のビット 16)の MSI Control Statusレジスターのビット 0である MSI Enableビットを書き込み、MSI割り込みをイネーブル可能です。ソフトウェアが一度に有効にできる割り込みは、1種類のみです。ただし、動作中にMSI割り込みとレガシー割り込みの選択を変更するには、ソフトウェアは割り込み要求がドロップされないようにする必要があります。したがって、ソフトウェアは最初に新しい選択を有効にしてから古い選択を無効にする必要があります。レガシー割り込みを設定するには、ソフトウェアは最初にInterrupt Disableビットをクリアしてから、MSI enableビットをクリアする必要があります。

7-2 MSI割り込みおよびレガシー割り込みのイネーブルUG-01105_avmm

2017.05.21

Altera Corporation エンドポイントの割り込み

フィードバック

MSI割り込みを設定するには、まずソフトウェアはまず MSI enableビットをクリアしてから、Interrupt Disableビットを設定する必要があります。

Avalon-MM割り込みの生成Avalon-MM割り込みの生成には、割り込みレジスターとコントロール・ロジックが実装されている CRAスレーブモジュールをインスタンス化する必要があります。CRAスレーブポートは、Avalon-MM割り込み出力信号である cra_Irq_irqを有しています。Avalon-MM Mailboxレジスターへの書き込みアクセスは、Avalon-MM to PCI Express Interrupt StatusレジスターのP2A_MAILBOX_INT<n> ビットのいずれかを設定し、イネーブルされている場合、cra_Irq_oまたはcra_Irq_irq出力をアサートします。ソフトウェアは、CRAスレーブを介して INT_X Interrupt

Enable Register for Endpointsへ書き込むことで割り込みをイネーブルすることが可能です。割り込みをサービスした後、ソフトウェアは PCI-Express-to-Avalon-MM Interrupt Statusレジスター内の適切にサービスされた割り込み statusビットをクリアし、他の割り込みが保留されていないことを確認する必要があります。関連情報• 5-17ページの Avalon-MM to PCI Express割り込みステータス・レジスター• 5-22ページの エンドポイント向けの PCI Express to Avalon-MM Interrupt Statusレジスターおよび Enableレジスター

複数の MSI/MSI-Xサポートを備えた Avalon-MMインターフェイスを使用したエンドポイント向け割り込み

パラメーター・エディターで Avalon-MM System Settingsの下にある Enable multiple MSI/MSI Xsupportを選択すると、PCI Express用ハード IPはアプリケーション層にMSI、MSI-X、およびINTxインターフェイスをエクスポートします。アプリケーション層には、割り込みをルートポートに送信するためのカスタム割り込みハンドラーを含める必要があります。このカスタムの割り込みハンドラーは、ユーザーにて設計する必要があります。次の図は、カスタム割り込みハンドラーのロジックの概要を示しています。カスタム割り込みハンドラーには、次のタスクを実行するためのハードウェアを含める必要があります。• PCIe Avalon-MMブリッジへのメモリー書き込みとして、MSIまたはMSI-X割り込みをドライブする MSI/MXI-X IRQ Avalon-MMマスターポート。

• MSI/MSI-X IRQモジュールから PCI Express用ハード IPにレガシー割り込みをドライブするレガシー割り込み信号である IntxReq_i。

• PCIeルートポートから割り込みコントロールとステータスを受信するための MSI/MSI-XAvalon-MMスレーブポート。

• MSI-Xテーブルエントリーを格納する MSI-Xテーブル。 PCIeルートポートがこのテーブルを設定します。

UG-01105_avmm2017.05.21 Avalon-MM割り込みの生成 7-3

エンドポイントの割り込み Altera Corporation

フィードバック

図 7-2: カスタム割り込みハンドラーのブロック図

M

S

MSI/MSI-X IRQ

MSI-X Table Entries

S

Interconnect

S

M

PCIe-Avalon-MMBridge

HardIP forPCIe

MSI orMSI-X

Req

IRQ Cntl& Status

Table &PBA

RXM

CustomInterrupt Handler

Platform Designer System

MSI-X PBA

MsiIntfc_o[81:0]MsiControl_o[15:0]MsixIntfc_o[15:0]

IntxReq_iIntxAck_o

PCIeRootPort

MSI、MSI-X、および INTxバスの定義については、エンドポイントへの割り込みを参照してください。MSIまたはMSI-X割り込みの実装についての詳細は、PCI Local Bus Specification, Revision 2.3, MSI-X ECNを参照してください。MSIデザイン例を含む割り込みの実装についての詳細は、 Intel FPGAウィキの Handling PCIeInterruptsを参照してください。

関連情報• 7-1ページの エンドポイントの割り込み• PCI Local Bus Specification, Revision 2.3• Handling PCIe Interrupts

7-4 複数の MSI/MSI-Xサポートを備えた Avalon-MMインターフェイスを使用したエンドポイント向け割り込み

UG-01105_avmm2017.05.21

Altera Corporation エンドポイントの割り込み

フィードバック

エラー処理 82017.05.21

UG-01105_avmm 更新情報 フィードバック

PCI Expressに準拠した各デバイスは、基本レベルのエラー管理を実装する必要があります。また、オプションで高度なエラー管理を実装することも可能です。 IPコアは、基本的なエラー報告と高度なエラー報告の両方を実装します。ルートポートのエラー処理は、エンドポイントのエラー処理よりも複雑です。

表 8-1: エラーの分類

PCI Expressの基本仕様では、次の表に示す 3種類のエラーが定義されています。種類 要因となるエージ

ェント説明

訂正可能 ハードウェア 訂正可能なエラーはシステムのパフォーマンスに影響する可能性がありますが、データの整合性は維持されます。

訂正不可、致命的でない

デバイス・ソフトウェア

訂正不可能で致命的でないエラーは、データが失われてもシステムの整合性が維持されるエラーと定義されます。たとえば、ファブリックは特定の TLPを失うことがありますが、問題なく動作します。

訂正不可、致命的 システム・ソフトウェア

データの損失とシステムの障害によって生成されるエラーは、修正不可能で致命的であるとみなされます。ソフトウェアは、リンクをリセットする、あるいは問題を最小限に抑えるために他の手段を実装するといった、エラーの処理方法を決定する必要があります。

関連情報PCI Expressの基本仕様 2.1および 3.0

Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks ofIntel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to currentspecifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice.Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expresslyagreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published informationand before placing orders for products or services.*Other names and brands may be claimed as the property of others.

ISO9001:2015登録済

www.altera.com101 Innovation Drive, San Jose, CA 95134

物理層のエラー

表 8-2: 物理層によって検出されるエラー

次の表に、物理層で検出されるエラーを示します。物理層のエラー報告は、PCI Expressの基本仕様ではオプションです。エラー 種類 説明

Receive port error 訂正可能 このエラーには、次の 3つの潜在的な原因があります。• レーンが L0ステートの場合のフィジカル・コーディング・サブレイヤーのエラー。このようなエラーは、レーンごとの PIPEインターフェイス入力受信ステータス信号である rxstatus<lane_

number>[2:0]を介して、ハード IPブロックに報告されます。エンコーディングには次が使用されます。• 3'b100: 8B/10Bデコードエラー• 3'b101: エラスティック・バッファーのオーバーフロー

• 3'b110: エラスティック・バッファーのアンダーフロー

• 3'b111: ディスパリティー・エラー• マルチレーン・デスキュー FIFOのオーバーフローによって引き起こされるデスキューエラー

• 正しくないレーンで受信されたコントロール・シンボル

データリンク層のエラー

表 8-3: データリンク層によって検出されるエラー

エラー 種類 説明

Bad TLP 訂正可能 このエラーは、LCRC検証に失敗した場合やシーケンス番号エラーが発生した場合に発生します。

Bad DLLP 訂正可能 このエラーは、CRC検証に失敗した場合に発生します。

8-2 物理層のエラーUG-01105_avmm

2017.05.21

Altera Corporation エラー処理

フィードバック

エラー 種類 説明

Replay timer 訂正可能 このエラーは、Replay Timerがタイムアウトした場合に発生します。

Replay num rollover 訂正可能 このエラーは、Replay Numberがロールオーバーした場合に発生します。

Data Link Layer protocol 訂正不可、致命的 このエラーは、データリンク層(AckNak_Seq_Num)でAck/Nakブロックによって指定されたシーケンス番号が未確認の TLPに対応しない場合に発生します。

トランザクション層のエラー

表 8-4: トランザクション層によって検出されるエラー

エラー 種類 説明

Poisoned TLP received 訂正不可、致命的でない

このエラーは、受信したトランザクション層のパケットに EPポイズンビットが設定されている場合に発生します。受信した TLPはアプリケーション層に渡され、アプリケーション層のロジックは Poisoned TLPに対して適切な動作を実行する必要があります。PoisonedTLPの詳細については、PCI Expressの基本仕様 の「2.7.2.2 Rules for Use of Data Poisoning」を参照してください。

ECRC check failed (1) 訂正不可、致命的でない

このエラーは、TLPが不正な形式ではなく、LCRCチェックが有効であるにもかかわらず、ECRCチェックが成功しなかった場合に発生します。ハード IPブロックは、この TLPを自動的に処理します。 TLPがノンポステッド要求である場合、ハード IPブロックは Completer Abortステータスを持つコンプリーションを生成します。すべての場合において、TLPはハード IPブロック内で削除されるため、アプリケーション層には提示されません。

Unsupported Request forEndpoints

訂正不可、致命的でない

このエラーは、コンポーネントが次のサポートされていない要求のいずれかを受信するたびに発生します。

UG-01105_avmm2017.05.21 トランザクション層のエラー 8-3

エラー処理 Altera Corporation

フィードバック

エラー 種類 説明

• 存在しないファンクションへの Type 0コンフィグレーション要求

• Requester IDがバス、デバイス、およびファンクション番号と一致しない Completion Transation

• サポートされていないメッセージ• PCIeリンクからの TLPに向けた Type 1コンフィグレーション要求 TLP

• ネイティブ・エンドポイント(MEMRDLK)のLocked Memory Read

• Locked Completion Transaction• アドレスの 34 MSBが 0に設定された 64ビットのメモリー転送

• BARが一致しないメモリーまたは I/O転送• メモリースペース・イネーブル・ビット(コンフィグレーション・スペース・オフセット 0x4のPCI Commandレジスターの bit [1])が 0に設定されている場合のメモリー転送

• Poisoned Configuration Write Request (CfgWr0)

すべての場合において、TLPはハード IPブロック内で削除されるため、アプリケーション層には提示されません。TLPがノンポステッド要求である場合、ハード IPブロックは Unsupported Requestステータスを持つコンプリーションを生成します。

Unsupported Requestsfor Root Port

訂正不可、致命的 このエラーは、コンポーネントが次のサポートされていない要求のいずれかを受信するたびに発生します。• サポートされていないメッセージ• Type 0コンフィグレーション要求 TLP• アドレスの 34 MSBが 0に設定された 64ビットのメモリー転送

• ベースおよびリミット・アドレス・レジスターで定義されたアドレス範囲と一致しないメモリー転送

8-4 トランザクション層のエラーUG-01105_avmm

2017.05.21

Altera Corporation エラー処理

フィードバック

エラー 種類 説明

Completion timeout 訂正不可、致命的でない

このエラーは、アプリケーション層からの要求が、確立された時間内に対応するコンプリーションTLPを生成しない場合に発生します。アプリケーション層ロジックの役割は、コンプリーション・タイムアウト機構を提供するすることにあります。コンプリーション・タイムアウトは cpl_err[0]信号を使用してトランザクション層から報告されるべきです。

Completer abort (1) 訂正不可、致命的でない

アプリケーション層は、TLPの受信を停止する際、cpl_err[2]信号を使用してこのエラーを報告します。

Unexpected completion 訂正不可、致命的でない

このエラーは予期せぬコンプリーション・トランザクションにより発生します。ハード IPブロックは、次の条件を処理します。• コンプリーション・パケット内の Requester IDがエンドポイントの Configured IDと一致しない。

• コンプリーション・パケットに無効なタグ番号がある(通常、コンプリーション・パケットでは、指定されたタグの個数よりも多くのタグが使用されます)。

• コンプリーション・パケットに未処理の要求と一致しないタグがある。

• I/Oまたはコンフィグレーション・スペースに対する要求のコンプリーション・パケットの長さが 1dwordを超えている。

• コンプリーション・ステータスが、コンフィグレーション・スペースに向けたものではない要求に応じて Configuration Retry Status (CRS)である。

すべての場合において、TLPはハード IPブロック内で削除されるため、アプリケーション層には提示されません。アプリケーション層は、cpl_err[2]を使用して他の予期せぬコンプリーション条件を検出・報告することが可能です。たとえば、アプリケーション層は、受信した良好なコンプリーションが元のリード要求の長さと一致しない場合、そのことを報告することが可能です。

UG-01105_avmm2017.05.21 トランザクション層のエラー 8-5

エラー処理 Altera Corporation

フィードバック

エラー 種類 説明

Receiver overflow (1) 訂正不可、致命的 このエラーは、この種類の TLPに割り当てられたFCクレジットに違反する TLPをコンポーネントが受信した場合に発生します。すべての場合において、TLPはハード IPブロック内で削除されるため、アプリケーション層には提示されません。

Flow control protocolerror (FCPE) (1)

訂正不可、致命的 このエラーは、コンポーネントが制限を 200μsとする更新フロー・コントロール・クレジットを受信しない場合に発生します。

Malformed TLP 訂正不可、致命的 このエラーは、次のいずれかの条件によって発生します。• 受信した TLPのデータ・ペイロードが最大ペイロード・サイズを超えている。

• TDフィールドとはアサートされているが TLPダイジェストが存在しない、あるいは TLPダイジェストは存在するが PCI Express要求ヘッダーパケットの TDビットがアサートされていない。

• TLPがバイト・イネーブル規則に違反している。ハード IPブロックは、この違反をチェックしますが、これは PCI Express仕様ではオプションと見なされます。

• TLPの typeおよび lengthフィールドが TLPの全長と一致していない。

• TLPのフォーマットとタイプが PCI Express仕様で指定されていない。

• 要求は、メモリスペースが 4 KBを超える境界へアクセスする原因となるアドレス/長さの組み合わせを指定している。ハード IPブロックは、この違反をチェックしますが、これは PCI Express仕様ではオプションと見なされます。

• Assert_INTx、Power Management、Error Signaling、Unlock、および Set Power Slot Limitなどのメッセージをデフォルトのトラフィック・クラスにわたって転送する必要がある。

不正な TLPはハード IPブロック内で削除されるため、アプリケーション層には提示されません。

注:

1. PCI Expressの基本仕様レビジョンではオプションと見なされます。

8-6 トランザクション層のエラーUG-01105_avmm

2017.05.21

Altera Corporation エラー処理

フィードバック

エラー・レポーティングとデータ・ポイズニングエンドポイントが特定のエラーを処理する方法は、デバイスのコンフィグレーション・レジスターによって異なります。エンドポイントに向けたデバイス・シグナリングおよびロギングの詳細については、PCI Expressの基本仕様 3.0を参照してください。ハード IPブロックは、データ・ポイズニングを実装しています。これは、トランザクションに関連するデータが破損していることを示すメカニズムです。Poisoned TLPは、ヘッダーのエラー/ポイズニング・ビットが 1に設定され、次の規則が適用されます。• 受信した Poisoned TLPはアプリケーション層に送信され、ステータス・ビットはコンフィグレーション・スペースで自動的に更新されます。

• 受信した Poisoned Configuration Write TLPは、コンフィグレーション・スペースに書き込まれません。

• コンフィグレーション・スペースが Poisoned TLPを生成することはありません。ヘッダーのError/Poisonedビットは常に 0に設定されます。

Poisoned TLPは、PCIコンフィグレーション・スペース・ステータス・レジスターのパリティー・エラー・ビットを設定することも可能です。

表 8-5: パリティー・エラーの条件

ステータス・ビット 条件

Detected parity error (ステータス・レジスター・ビット 15)

受信した TLPがポイズニングされている場合に設定されます。

Master data parity error (ステータス・レジスター・ビット 8)

このビットは、コマンド・レジスター・パリティー・イネーブル・ビットが設定されており、かつ次のいずれかの条件が該当する場合に設定されます。• PoisonedビットがWrite Request TLPの転送中に設定される。

• Poisonedビットが受信したコンプリーション TLPで設定される。

ハード IPブロックによって受信された Poisonedパケットは、アプリケーション層に渡されます。Poisoned送信 TLPも同様にそのリンクに送信されます。

関連情報PCI Expressの基本仕様 2.1および 3.0

UG-01105_avmm2017.05.21 エラー・レポーティングとデータ・ポイズニング 8-7

エラー処理 Altera Corporation

フィードバック

訂正不可能なエラー・ステータス・ビットと訂正可能なエラー・ステータス・ビット

次項は、PCI-SIG. Copyright 2010 PCI-SIGの許可を得て転載しています。図 8-1: 訂正不可能なエラー・ステータス・レジスター

このレジスターの全ビットのデフォルト値は 0です。設定されるエラー・ステータス・ビットは、エラー・ステータス・ビットが表すエラー条件が検出されたことを示します。ソフトウェアは、適切なビットに 1を書き込むことによってエラーステータスをクリアすることができます。

Rsvd Rsvd Rsvd

[25] TLP Prefix Blocked Error Status[24] AtomicOp Egress Blocked Status

[23] MC Blocked TLP Status[ 22] Uncorrectable Internal Error Status

[21] ACS Violation Status[20] Unsupported Request Error Status

[19] ECRC Error Status[18] Malformed TLP Status

[17] Receiver Overflow Status[16] Unexpected Completion Status

[15] Completer Abort Status[14] Completion Timeout Status

[13] Flow Control Protocol Status[12] Poisoned TLP Status

[5] Surprise Down Error Status[4] Data Link Protocol Error Status

[0] Undefined

22 21 20 1926 25 24 23 18 17 16 15 14 13 12 11 6 5 4 3 1 031

図 8-2: 訂正可能なエラー・ステータス・レジスター

このレジスターの全ビットのデフォルト値は 0です。設定されるエラー・ステータス・ビットは、エラー・ステータス・ビットが表すエラー条件が検出されたことを示します。ソフトウェアは、適切なビットに 1を書き込むことによってエラーステータスをクリアすることができます。

Rsvd Rsvd Rsvd

[15] Header Log Overflow Status[14] Corrected Internal Error Status

[13] Advisory Non-Fatal Error Status[12] Replay Timer Timeout Status[8] REPLAY_NUM Rollover Status

[7] Bad DLLP Status[6] Bad TLP Status

[0] Receiver Error Status

16 15 14 13 12 11 9 8 7 6 5 1 031

8-8 訂正不可能なエラー・ステータス・ビットと訂正可能なエラー・ステータス・ビット

UG-01105_avmm2017.05.21

Altera Corporation エラー処理

フィードバック

IPコアのアーキテクチャー 92017.05.21

UG-01105_avmm 更新情報 フィードバック

Avalon-MM Arria V PCI Express用ハード IPは、PCI Expressの基本仕様で定義されているように、完全な PCI Expressプロトコルスタックを実装しています。このプロトコルスタックには次のレイヤーが含まれます。• トランザクション層—トランザクション層には、アプリケーション層、RXおよび TXチャネル、RXバッファー、およびフロー・コントロール・クレジットとの通信を管理するコンフィグレーション・スペースが含まれています。

• データリンク層—データリンク層は物理層とトランザクション層の間に位置しており、パケット転送を管理し、リンクレベルでのデータの整合性を維持します。具体的には、データリンク層は次のタスクを実行します。• データリンク層のパケット(DLLP)の転送と受信を管理します。• すべての送信巡回冗長コード(CRC)値を生成し、受信中にすべての CRCをチェックします。

• 受信した ACK/NAKデータ・リンク・レイヤー・パケットに応じてリトライバッファーとリトライ・メカニズムを管理します。

• DLLP向けのフロー・コントロールを初期化し、トランザクション層から、およびトランザクション層へのフロー・コントロール・クレジットをルーティングします。

• 物理層—物理層は、リンクから受信したパケットおよび上位層から受信したディレクティブに応じて PCI Expressリンクの速度、レーン番号、およびレーン幅を初期化します。

Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks ofIntel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to currentspecifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice.Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expresslyagreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published informationand before placing orders for products or services.*Other names and brands may be claimed as the property of others.

ISO9001:2015登録済

www.altera.com101 Innovation Drive, San Jose, CA 95134

図 9-1: Arria V Avalon-MMインターフェイスを使用した PCI Express用ハード IP

ClockDomain

Crossing(CDC)

Data Link

Layer(DLL)

Transaction Layer (TL)

PHYMAC

Hard IP for PCI ExpressAvalon-MM TX Master

Avalon-MM TX SlaveAvalon-MM CRA Slave(optional)

Reconfiguration

PIPE

Application Layer

Clock & ResetSelection

ConfigurationBlock

ConfigurationSpacePCSPMA

Physical Layer(Transceivers)

Configuration via PCIe Link

RX Buffer

PHY IP Core forPCI Express (PIPE)

Avalon-MM Bridge

表 9-1: アプリケーション層のクロック周波数

レーン Gen1 Gen2

×1 125 MHz @ 64ビット、あるいは62.5 MHz @ 64ビット

125 MHz @ 64ビット

×2 125 MHz @ 64ビット 125 MHz @ 64ビット

×4 125 MHz @ 64ビット 125 MHz @ 128ビット

×8 125 MHz @ 128ビット なし

関連情報PCI Expressの基本仕様 2.1および 3.0

9-2 IPコアのアーキテクチャーUG-01105_avmm

2017.05.21

Altera Corporation IPコアのアーキテクチャー

フィードバック

トップレベルのインターフェイス

Avalon-MMインターフェイスAvalon-MMインターフェイスはアプリケーション層とトランザクション層を接続します。Avalon-MMインターフェイスは、Avalonインターフェイス仕様書で記載されている Avalon-MMプロトコルを実装しています。タイミングを含む Avalon-MMプロトコルについての情報は、この仕様書を参照してください。Avalon-MMスレーブはバイトアドレスを使用します。スレーブは、そのデータ幅の倍数であるアドレスのみを受け入れます。従って、32ビットアドレスの下位 2ビットはゼロでなければいけません。バイト・イネーブルは、部分的なワードアクセスを可能にします。例えば、アドレス2に 2バイトを書き込むと、バイト・イネーブルに対して 4'b1100となります。より大きなアクセスの場合、次の表に示すように、追加の下位ビットは使用されません。

表 9-2: 32、64、128、および 256ビットのデータ幅に使用される Avalon-MMアドレスビット

データ幅 使用されるアドレスビット 0に設定され無視されるアドレスビット

32ビット addr[31:2] addr[1:0]

64ビット addr[63:3] addr[2:0]

128ビット addr[63:4] addr[3:0]

256ビット addr[63:5] addr[4:0]

関連情報• 4-1ページの エンドポイント・アプリケーション層への 64ビットあるいは 128ビットの

Avalon-MMインターフェイス• Avalon Interface Specifications

クロックとリセットPCI Expressの基本仕様では、入力リファレンス・クロックが必要です。このデザインでは、このクロックは refclkと呼ばれます。PCI Expressの基本仕様では、このクロックの周波数は100MHzと規定されています。PCI Expressの基本仕様では、100ミリ秒のシステム・コンフィグレーション・タイムも必要です。この仕様を満たすために、IPコアには内蔵のハード・リセット・コントローラーが含まれています。このリセット・コントローラーは、デバイスのペリフェラルが初期化された後にリセットステートから抜け出します。

UG-01105_avmm2017.05.21 トップレベルのインターフェイス 9-3

IPコアのアーキテクチャー Altera Corporation

フィードバック

トランシーバーのリコンフィグレーショントランシーバー・リコンフィグレーション・インターフェイスを使用すれば、トランシーバーのPMAブロック内のアナログ設定の値を動的にリコンフィグレーション可能です。ダイナミック・リコンフィグレーションは、プロセスのバラツキを補償するために必要です。関連情報12-1ページの トランシーバー PHY IPリコンフィグレーション

割り込みPCI Express用ハード IPは、次の割り込み機構をサポートします。• Message Signaled Interrupts (MSI) — MSIは、TLPのシングル dwordメモリー書き込みを使用して割り込みを実装します。この割り込み機構は、割り込み用に別々のワイヤーを使用しないため、ピンを節約することができます。さらに、シングル dwordは、割り込みメッセージに表示されるデータに柔軟性を提供します。MSI Capabilityストラクチャーは、コンフィグレーション・スペース内に格納され、コンフィグレーション・スペース・アクセスを使用してプログラミングされます。

• MSI-X — トランザクション層は、シングル dwordメモリー書き込みであるMSI-Xメッセージを生成します。MSI-X機能ストラクチャーは、メモリーに格納されている MSI-Xテーブル・ストラクチャーとMSI-X PBAストラクチャーを指定します。このスキームは、割り込みベクトルの制御およびステータス情報をすべて含むMSI機能ストラクチャーとは対照的です。

関連情報4-17ページの Multiple MSI/MSI-Xサポートがイネーブルされている場合のエンドポイントへの割り込み

PIPEPIPEインターフェイスは、インテルが設計した PIPEインターフェイス仕様を実装しています。この並列インターフェイスを使用すれば、シミュレーションを高速化させることは可能ですが、実際のハードウェアに PIPEインターフェイスは使用不可能です。• このシミュレーション・モデルは、PIPEおよびシリアル・シミュレーションをサポートします。

関連情報4-35ページの PIPEインターフェイス信号

データリンク層データリンク層は、トランザクション層と物理層の間に存在します。データリンク層はパケットの整合性を維持し、PCI Expressリンクレベルで(DLLパケット転送によって)通信します。

9-4 トランシーバーのリコンフィグレーションUG-01105_avmm

2017.05.21

Altera Corporation IPコアのアーキテクチャー

フィードバック

DLLは次の機能を実装しています。• DLLLパケット(DLLP)の受信と送信によるリンク管理は、次の機能に使用されます。

• DLLPの送受信の電力管理• ACK/NAKパケットの送受信• TLPおよび DLLPに向けた CRCの生成およびチェックによるデータの整合性• NAK DLLPの受信あるいはリプレイ・タイムアウトの場合、リトライ(リプレイ)バッファーを使用した TLPの再送信

• リトライバッファーの管理• 物理層の LTSSM (Link Training and Status State Machine)を介したエラーの場合のリンク再トレーニング要求

図 9-2: データリンク層

To Transaction Layer

Tx Transaction LayerPacket Description & Data Transaction Layer

Packet Generator

Retry Buffer

To Physical Layer

Tx Packets

Ack/NackPackets

RX Datapath

TX Datapath

Rx Packets

DLLPChecker

Transaction LayerPacket Checker

DLLPGenerator

Tx Arbitration

Data Link Controland Management

State Machine

Control& StatusConfiguration Space

Tx Flow Control Credit Information

Rx Flow Control Credit Information

Rx Transation LayerPacket Description & Data

PowerManagement

Function

Note:(1) The L0s (Standby) or L1 (Low Power Standby) states are not supported.

DLLには、次のサブブロックが含まれています。

UG-01105_avmm2017.05.21 データリンク層 9-5

IPコアのアーキテクチャー Altera Corporation

フィードバック

• Data Link Control and Management State Machine (DLCMSM) — このステートマシンは、物理層の LTSSMステートマシンとトランザクション層の両方を接続します。リンクおよびフロー制御クレジットを初期化し、ステータスをトランザクション層に報告します。

• 電源管理 — この機能は、省電力モードに入るためにハンドシェイクを処理します。このような遷移は、コンフィグレーション・スペースと受信した電力管理(PM) DLLPのレジスター値に基づいて行われます。Arria V PCIe用ハード IPの IPコアの全バリアントは、省電力モードをサポートしていません。

• Data Link Layer Packet Generator and Checker — このブロックは DLLPの 16ビット CRCと関連付けられており、送信されたパケットの整合性を維持します。

• Transaction Layer Packet Generator — このブロックは、シーケンス番号と 32ビットリンクCRC(LCRC)を含む送信パケットを生成します。このパケットは、内部ストレージ用にリトライバッファーにも送信されます。リトライ・モードでは、TLPジェネレーターはリトライバッファーからパケットを受信し、送信パケットに向けて CRCを生成します。

• リトライバッファー — NAK DLLPを受信した場合、リトライバッファーは TLPを格納し、すべての未確認パケットを再送信します。 ACK DLLPを受信した場合、リトライバッファーはすべての確認済みパケットを破棄します。

• ACK/NAKパケット — ACK/NAKブロックは、ACK/NAK DLLPを処理し、送信されたパケットのシーケンス番号を生成します。

• Transaction Layer Packet Checker — このブロックは、受信した TLPの整合性をチェックし、ACK/NAK DLLPの送信要求を生成します。

• TX Arbitration — このブロックは転送をアービトレーションします。優先順位は、次の順になります。• FCデータリンク層のパケットの初期化• ACK/NAK DLLP (高優先度)• FC DLLPの更新(高優先度)• PM DLLP• リトライバッファー TLP• TLP• FC DLLPの更新(低優先度)• ACK/NAK FC DLLP (低優先度)

物理層物理層は、PCI Expressプロトコルスタックの最下位レベルに位置しています。また、シリアルリンクに最も近い層でもあります。物理層は、パケットをエンコードしてリンクを介して送信し、受信したパケットを受け取り、デコードします。物理層は、Gen1実装では 2.5Gbps、Gen2実装では 2.5Gbpsまたは 5.0Gbpsで動作する高速 SERDESインターフェイスを介してリンクに接続します。物理層は、次の動作に関与します。

9-6 物理層UG-01105_avmm

2017.05.21

Altera Corporation IPコアのアーキテクチャー

フィードバック

• リンクのトレーニング• レーンあたり 2.5Gbps (Gen1)および 5.0Gbps (Gen2)のスクランブリング/デスクランブルおよび 8B/10Bエンコーディング/デコーディング

• データのシリアライズとデシリアライズ• PIPE 3.0インターフェイスの操作• 自動速度ネゴシエーションの実装(Gen2)• トレーニング・シーケンスの送信とデコード• ハードウェア自律速度制御の提供• 自動レーン反転の実装

図 9-3: 物理層のアーキテクチャー

Scrambler 8B10BEncoder

Lane nTX+ / TX-

Scrambler 8B10BEncoder

Lane 0TX+ / TX-

Descrambler 8B10BDecoder

Lane nRX+ / RX-Elastic

Buffer

LTSSM State Machine

SKIPGeneration

Control & StatusPIPE

Emulation Logic

Link S

erial

izer

for a

n xN

Link

<n>-1

TX Packets

RX MAC Lane

Dev

ice T

rans

ceive

r (pe

r Lan

e) w

ith 2.

5 or 5

.0 G

bps S

ERDE

S & PL

L

Descrambler 8B10BDecoder

Lane 0RX+ / RX-Elastic

Buffer

RX MAC Lane

PIPEInterface

Mult

ilane

Des

kew

Link S

erial

izer f

or an

xN Li

nk

RX Packets

TransmitData Path

ReceiveData Path

MAC Layer PHY layer

To LinkTo Data Link Layer

PHY層 — PHY層には、Gen1および Gen2用の 8B/10Bエンコードおよびデコード機能が含まれています。 PHYには、エラスティック・バッファリングとシリアライズ/デシリアライズ機能も含まれています。物理層は、PIPEインターフェイスの仕様により 2つの層に細分されています(上の図では垂直方向の線で分割されています)。

UG-01105_avmm2017.05.21 物理層 9-7

IPコアのアーキテクチャー Altera Corporation

フィードバック

• MAC (Media Access Controller)層 — MAC層には、LTSSM、スクランブリング/デスクランブル、およびマルチ・レイヤー・デスキュー機能が含まれています。

• PHY層 — PHY層には、Gen1および Gen2用の 8B/10Bエンコードおよびデコード機能が含まれています。 PHYには、エラスティック・バッファリングとシリアライズ/デシリアライズ機能も含まれています。

物理層は、デジタル要素とアナログ要素の両方を統合します。インテルは、PHYMACと PHYを分離するために PIPEインターフェイスを設計しました。Arria V PCI Express用のハード IPは、PIPEインターフェイス仕様に準拠しています。注意: 内部 PIPEインターフェイスは、シミュレーションに向けて表示されます。Signal Tapなど

のロジック・アナライザーを使用した、ハードウェアのデバッグには使用できません。このインターフェイスに Signal Tapを接続しようとすると、デザインのコンパイルは成功しません。

PHYMACブロックは、4つの主要なサブブロックで構成されています。

9-8 物理層UG-01105_avmm

2017.05.21

Altera Corporation IPコアのアーキテクチャー

フィードバック

• MACレーン — RXパスと TXパスの両方がこのブロックを使用します。• RX側では、このブロックは物理層パケットをデコードし、受信した TS1/TS2の種類と個数を LTSSMにレポートします。

• TX側では、DLLおよび Ordered Set and SKP (LTSTX)サブブロックからのデータを多重化します。また、初期化中に LTSSMがレーンをディスエーブルする際、レーン番号や強制 PADの値を含む固有の情報も追加します。

• LTSSM — このブロックは、各レーンの TXおよび RXトレーニング・シーケンスを追跡するLTSSMおよびロジックを実装しています。

• 送信パスでは、グローバルおよびレーンごと制御ビットの両方をアサートすることで各MACレーンのサブブロックおよび LTSTXサブブロックと交信し、固有の物理層パケットを生成します。• 受信パスでは、各MACレーンのサブブロックによってレポートされる物理層パケットを受信します。また、マルチレーン・デスキュー・ブロックもイネーブルします。このブロックは、上位層に物理層のステータスをレポートします。

• LTSTX (Ordered Set and SKP Generation) — このサブブロックは、物理層パケットを生成します。LTSSMブロックからのコントロール信号を受信し、各レーンに物理層パケットを生成します。すべてのレーンに対し同じ物理層パケットを生成し、TS1/TS2フィールドに対応するレーン番号あるいはリンクに対して PADシンボルを生成します。このブロックはまた、定義済みの PIPE信号をアサートし、その結果を待機することで PCSサブレイヤーへのレシーバー検出動作を処理します。加えて、定義済の各タイムスロットで SKP OrderedSetを生成し、パケットの途中で SKP Ordered Setが挿入されることが無いように TXアラインメント・ブロックと交信します。

• Deskew — このサブブロックは、マルチレーン・デスキュー機能と、初期化されたレーンとデータパス間の RXアラインメントを実行します。マルチレーン・デスキューは、シンボルを格納するために各レーンに対し 8ワードの FIFOバッファーを 1つ実装しています。各シンボルには、8つのデータビット、1つのディスパリティ・ビット、1つのコントロール・ビットが含まれます。この FIFOは、FTS、COM、および SKPシンボルを破棄し、PADと IDLを D0.0データと置き換えます。8つすべての FIFOにデータが含まれると、リードが発生し得ます。マルチレーン・デスキュー・ブロックが最初にイネーブルされる場合、各 FIFOは最初の COMが検出された後、書き込みを開始します。7クロックサイクル後もすべてのレーンが COMシンボルを 1つも検出しない場合は、リセットされ再同期プロセスが再度開始されます。これ以外の場合は、RXアラインメント機能が DLLへと送信される 64ビットデータを再度作成します。

32ビット PCI Express Avalon-MMブリッジAvalon-MM Arria V PCI Express用のハード IPには、ハード IPをインターコネクト・ファブリックに接続する Avalon-MMブリッジモジュールが含まれています。このブリッジは、PlatformDesignerコンポーネントを含むエンドポイントとルートポートの設計を容易にします。

UG-01105_avmm2017.05.21 32ビット PCI Express Avalon-MMブリッジ 9-9

IPコアのアーキテクチャー Altera Corporation

フィードバック

Avalon-MMブリッジは、バーストマスター、オプションのバーストスレーブ、オプションの非バーストスレーブの 3種類の Avalon-MMポートを提供することが可能です。Avalon-MMブリッジは、次の 3つのモジュールで構成されています。• TXスレーブモジュール — このオプションの 64ビットまたは 128ビットバースト Avalon-

MMダイナミック・アドレッシング・スレーブ・ポートは、インターコネクト・ファブリックから PCI Expressリンクにサイズが最大で 4 KBのリードおよびライト要求を伝播します。このブリッジは、インターコネクト・ファブリックから PCI Express要求パケットに要求を変換します。

• Rxマスターモジュール — この 64ビットまたは 128ビットバースト Avalon-MMマスターポートは PCI Express要求を伝播し、PCI Express要求をインターコネクト・ファブリックへのバーストリード要求またはバーストライト要求に変換します。

• Control Register Access (CRA)スレーブモジュール — このオプションの 32ビット Avalon-MMダイナミック・アドレッシング・スレーブ・ポートは、アップストリーム PCI Expressデバイスと外部 Avalon-MMマスターから内部コントロールおよびすステータスレジスターへのアクセスを提供します。MSIあるいは動的アドレス変換を使用する実装には、このポートが必要です。CRAポートは、単一の dwordのリードおよびライト要求をサポートします。バーストはサポートしません。

Avalon-MM PCI Express用ハード IPに対して Single dword completerを選択する場合、PlatformDesignerはパイプライン化されていない 32ビット RXマスターポートの代わりに 64ビットまたは 128ビットの全機能 RXマスターポートを使用します。次の図は、全機能 PCI ExpressAvalon-MMブリッジのブロック図を示しています。

9-10 32ビット PCI Express Avalon-MMブリッジUG-01105_avmm

2017.05.21

Altera Corporation IPコアのアーキテクチャー

フィードバック

図 9-4: PCI Express Avalon-MMブリッジ

Tran

sact

ion

Laye

r

PCI ExpressTx Controller

PCI ExpressRx Controller

Data

Link

Laye

rPh

ysica

l Lay

er

PCI Express IP Function

TX Slave Module

Control & StatusReg (CSR) Sync

Avalon Clock Domain PCI Express Clock Domain

Rx Master ModuleRX Master Module

PCI Express Avalon-MM BridgeSy

stem

Inte

rcon

nect

Fabr

ic

PCI Link

CRA Slave Module

AddressTranslator

Avalon-MMTx Read

Response

Avalon-MMTx Slave

Avalon-MMRx Read

Response

Avalon-MMRx Master

MSI orLegacy Interrupt

GeneratorControl Register

Access Slave

AddressTranslator

このブリッジには次の特徴があります。• Type 0および Type 1のベンダー定義の受信メッセージは破棄されます。• Completion-to-a-flush要求は生成されますが、インターコネクト・ファブリックには伝播されません。

エンドポイントの場合、トランザクション層の PCI Expressの各ベース・アドレス・レジスター(BAR)は、固定された特定の Avalon-MMアドレス範囲にマッピングされます。別の BARを使用すれば、RXマスターポートに接続されたさまざまな Avalon-MMスレーブにマッピング可能で

UG-01105_avmm2017.05.21 32ビット PCI Express Avalon-MMブリッジ 9-11

IPコアのアーキテクチャー Altera Corporation

フィードバック

す。エンドポイントとは対照的に、ルートポートでは BARマッチングは実行されず、単一の RXAvalon-MMマスタポートにアドレスを転送します。

関連情報9-22ページの Avalon-MM RXマスターブロック

Avalon-MMブリッジ TLP

PCI Express - Avalon-MM間ブリッジは、PCI Expressのリード、ライト、およびコンプリーション・トランザクション層パケット(TLP)を一般的にマスターおよびスレーブ・インターフェイスによって使用される標準の Avalon-MMのリードおよびライトコマンドに変換します。この PCIExpress - Avalon-MM間ブリッジは、Avalon-MMのリード、ライト、およびリード・データ・コマンドを PCI Expressのリード、ライト、およびコンプリーション TLPにも変換します。次項からは、Avalon-MMブリッジによる変換について説明します。

Avalon-MM-to-PCI Expressライト要求Avalon-MMブリッジは、Avalon-MM TXスレーブ・インターフェイスでバーストサイズが 512バイトまでの Avalon-MMバーストライト要求を受け入れます。 Avalon-MMブリッジは、アドレス変換コンフィグレーション、要求アドレス、最大ペイロードサイズに基づいて、ライト要求を32ビットまたは 64ビットのアドレスを持つ 1つあるいは複数の PCI Expressライトパケットに変換します。Avalon-MMライト要求は、PCI Expressアドレス・テーブル・パラメーターで定義された範囲内の任意のアドレスで開始可能です。ブリッジは、4 KBの境界をまたぐ着信バーストライトを少なくとも 2つの別個の PCI Expressパケットに分割します。ブリッジは、必要に応じてさらにパケットをセグメント化することにより、PCI Express側の最大ペイロードのルート・コンプレックス要件も考慮します。このブリッジは、次のバイト・イネーブル規則に従うために、1より大きいバーストカウントを持つ Avalon-MMライト要求を必要とします。• Avalon-MMバイト・イネーブルは、バーストの最初の qwordにアサートする必要があります。

• 後続のバイト・イネーブルはすべて、バイト・イネーブルがディアサートされるまでアサートされる必要があります。

• Avalon-MMバイト・イネーブルはアサート可能ですが、バーストの最後の qwordにのみアサート可能です。

注意: PCI Expressのスループットを向上させるには、Intelではバイト・イネーブルの制限を持たない Avalon-MMバーストマスターの使用を推奨しています。

Avalon-MM-to-PCI Expressアップストリーム・リード要求PCI Express Avalon-MMブリッジは、システム・インターコネクト・ファブリックからのリード要求をアドレス変換コンフィグレーション、要求アドレス、最大リードサイズを基に 32ビットまたは 64ビットの PCI Expressリード要求に変換します。

9-12 Avalon-MMブリッジ TLPUG-01105_avmm

2017.05.21

Altera Corporation IPコアのアーキテクチャー

フィードバック

PCI Express Avalon-MMブリッジの Avalon-MM TXスレーブ・インターフェイスは、任意のアドレスに送信されたバーストサイズが最大 512バイトのリード要求を受信可能です。ただし、ブリッジは PCI Expressリンクに送信されるリード要求を最大 256バイトに制限します。さらに、ブリッジは PCI Expressの各リード要求パケットが 4 KBのアドレス境界を超えないようにする必要があります。したがって、ブリッジはリード要求のアドレスおよびサイズに基づいて、Avalon-MMリード要求を複数の PCI Expressリードパケットに分割することがあります。Avalon-MMブリッジは、Avalon-MMインターフェイスからの未処理のリード要求を最大 8個までサポートします。ブリッジが 8個の未処理のリード要求を持つと、他のリード要求をブロックするために txs_waitrequest信号がアサートされます。1つのリード要求が完了した後であれば、Avalon-MMブリッジは別の要求を受け入れることができます。バーストカウントが 1より大きい Avalon-MMリード要求の場合、すべてのバイト・イネーブルをアサートする必要があります。バーストカウントが 1の Avalon-MMリード要求に対するバイト・イネーブルに関する制約はありません。1より多くの dwordがイネーブルされている場合、イネーブルされた dwordは連続していなければなりません。有効なパターンは次のとおりです。• 16'hF000• 16'h0F00• 16'h00F0• 16'h000F• 16'hFF00• 16'h0FF0• 16'h00FF• 16'hFFF0• 16'h0FFF• 16'hFFFF

有効でない Avalon-MM要求はシステム機能に悪影響を与える可能性があり、アボートステータスが設定されたコンプリーションとなる場合があります。アドレスが正しくない要求などが有効でない要求の一例となります。

PCI Express-to-Avalon-MMリード・コンプリーションPCI Express Avalon-MMブリッジは、リード・コンプリーション・パケットを発行順で開始 Avalon-MMマスターに返します。PCI Express Avalon-MMブリッジは、複数のコンプリーション・パケットおよびアウトオブオーダー・コンプリーション・パケットをサポートします。

PCI Express-to-Avalon-MMダウンストリーム・ライト要求PCI Express Avalon-MMブリッジは PCI Expressライト要求を受信し、この PCI Expressライト要求をインターコネクト・ファブリックに送信する前にバーストライト要求に変換します。エンドポイントの場合、ブリッジは、IPコアのパラメーター化実行中に設定された BARヒット情報とアドレス変換テーブルの値に基づいて、PCI Expressアドレスを Avalon-MMアドレス空間に変換します。ルートポートの場合、すべての要求は 1つの RX Avalon-MMマスターに転送され、そのマ

UG-01105_avmm2017.05.21 PCI Express-to-Avalon-MMリード・コンプリーション 9-13

IPコアのアーキテクチャー Altera Corporation

フィードバック

スターがインターコネクトファブリックに転送されます。不正な形式の書き込みパケットは廃棄されるため、Avalon-MMインタフェースには表示されません。ダウンストリームのライトおよびリード要求の場合、1より多くのバイト・イネーブルをアサートするのであれば、バイトレーンは隣接している必要があります。さらに、バイト・イネーブルは、リード要求またはライト要求のサイズに合わせる必要があります。次の表は、32ビット・データのバイト・イネーブルの一例です。

表 9-3: 有効なバイト・イネーブルのコンフィグレーション

バイト・イネーブルの値 説明

4'b1111 全 32ビットに書き込みます

4’b0011 下位 2バイトに書き込みます

4’b1100 上位 2バイトに書き込みます

4’b0001 バイト 0のみ書き込みます

4’b0010 バイト 1のみ書き込みます

4’b0100 バイト 2のみ書き込みます

4’b1000 バイト 3のみ書き込みます

バーストモードでは、 Arria V PCI Express用のハード IPは、連続したデータバーストに対応するバイト・イネーブル値のみをサポートします。32ビットデータ幅の例では、最初のデータフェーズの有効値は 4’b1111、4’b1110、4’b1100、および 4’b1000で、バーストの最終データフェーズの有効値は 4’b1111、4’b0111、4’b0011、および 4’b0001です。バーストの中間データフェーズのバイト・イネーブルの値は、4’b1111のみが有効となります。

PCI Express-to-Avalon-MMダウンストリーム・リード要求PCI Express Avalon-MMブリッジは、最大バースト・サイズが 512バイトのバースト・リードとしてインターコネクト・ファブリックに PCI Expressリードパケットを送信します。エンドポイントの場合、ブリッジは、BARヒット情報およびアドレス変換ルックアップ・テーブル値に基づいて PCI Expressアドレスを Avalon-MMアドレススペースに変換します。 RX Avalon-MMマスターポートは、受信したアドレスをファブリックにドライブします。アドレス変換テーブルのコンフィグレーションは、パラメーター・エディターで設定可能です。サポートされていないリード要求は、コンプリーター・アボート応答を生成します。関連情報9-17ページの BARサイズと PCIeアドレススペースの最小化

9-14 PCI Express-to-Avalon-MMダウンストリーム・リード要求UG-01105_avmm

2017.05.21

Altera Corporation IPコアのアーキテクチャー

フィードバック

Avalon-MM-to-PCI Expressリード・コンプリーションPCI Express Avalon-MMブリッジは、アプリケーション層の Avalon-MMスレーブからのリード応答データを PCI Expressコンプリーション・パケットに変換し、それらをトランザクション層に送信します。単一のリード要求は、Maximum payload sizeおよび受信したリード要求を基に複数のコンプリーション・パケットを生成します。例えば、リードは 512バイトですがMaximum payload sizeが128バイトの場合、ブリッジはそれぞれが 128バイトの 4つのコンプリーション・パケットを生成します。ブリッジは、異なる BARでもアウトオブオーダー・コンプリーションは生成しません。Maximum payload sizeパラメーターは、パラメーター・エディターの PCI Express/PCICapabilitiesヘッダーの Deviceタブで指定可能です。

関連情報3-5ページの デバイスのケイパビリティー

32ビットのブリッジに向けた PCI Express-Avalon-MMアドレス間の変換PCI Express-Avalon-MMブリッジは、一般的には最大 64ビットのシステムレベルの物理アドレスをアプリケーション層の Avalon-MMスレーブ・コンポーネントが必要とする非常に小さなアドレスに変換します。注意: Quartus Prime開発ソフトウェアのバージョン 13.0より、PCI Express-Avalon-MM間のブリ

ッジは、32ビットと 64ビットの両方のアドレスをサポートしています。64ビット・アドレッシングを選択する場合、ブリッジはアドレス変換を実行しません。インターコネクト・ファブリックに指定されたアドレスをドライブします。Avalon-MMスレーブ・コンポーネントによって使用されるアドレスビットの数は、実際に必要となるサイズにAvalon-MMスレーブ・コンポーネントのパラメーター・エディターで指定することができます。

Base Address Register (BAR) and Expansion ROM Settingsに記載されているように、PCI Express用ハード IPをカスタマイズする際、アドレス変換に対し最大 6つの BARを指定することが可能です。32ビットのアドレスを指定する場合、Avalon-MM-to-PCI Express Address Translation Algorithmfor 32-Bit Addressingに記載されているように、PCI Express Avalon-MMブリッジはアプリケーション層のアドレスもシステムレベル物理アドレスに変換します。次の図は、双方向アドレスの上位レベルの図を表しています。

UG-01105_avmm2017.05.21 Avalon-MM-to-PCI Expressリード・コンプリーション 9-15

IPコアのアーキテクチャー Altera Corporation

フィードバック

図 9-5: エンドポイントの TXおよび RX方向のアドレス変換

Transaction,Data Link,and PHY

DMA

Avalon-MM32-Bit Byte Address

Avalon-MM32-Bit Byte Address

PCIe TLPAddress

PCIe TLPAddress

Generated Endpoint with DMA Controller and On-Chip RAM

TXPCIe Link

RXPCIe Link

PCI Express Avalon-MM Bridge Interconnect

Avalon-MM Hard IP for PCI Express

Number of address pages (1-512)Size of address pages

Address Translation Table ParametersAvalon-MM-to-PCIe Address Translation

BAR (0-5)BAR Type BAR Size

PCI Base Address Registers (BAR)PCIe-to-Avalon-MM Address Translation

On-ChipRAM

M

S

= RX Avalon-MM Master= TX Avalon-MM SlaveS M

注意: ルートポートとしてコンフィグレーションする場合、1つの RX Avalon-MMマスターがすべての RX TLPを Platform Designerインターコネクトに転送します。

Avalon-MM Rxマスター・モジュール・ポートは、64ビットモードの 8バイト・データパスと128ビットモードの 16バイト・データパスを備えています。 Platform Designerインターコネクトファブリックは、不一致のポート幅を透過的に管理します。メモリー要求 TLPが PCIeリンクから受信されると、PCI仕様で説明されているように、BARマッチングで最上位ビットが使用されます。 BARマッチング・プロセスで使用されない最下位ビットは、その BARの RXマスターポートに向けて Avalon-MMアドレスとして変換されることなく渡されます。たとえば、パラメーター・エディターで Base Addressレジスターを使用して指定された次のようなコンフィグレーションを見てみましょう。1. BAR1:0は、64ビットのプリフェッチ可能なメモリーで、4Kバイト -12ビットです。2. システム・ソフトウェアは、BAR1:0のベースアドレスが 0x0000123456789000となるようにプログラミングします。

3. TLPは、アドレス 0x0000123456789870で受信されます。4. 上位 52ビット(0x0000123456789)は BARマッチング・プロセスで使用されるため、この要求が一致します。

5. 下位 12ビットの 0x870は、Rxm_BAR0 Avalon-MMマスターポートで Avalonアドレスとして渡されます。BARマッチング・ソフトウェアは、アドレスの上位 20ビットを Avalon-MMベースアドレスに置き換えます。

9-16 32ビットのブリッジに向けた PCI Express-Avalon-MMアドレス間の変換UG-01105_avmm

2017.05.21

Altera Corporation IPコアのアーキテクチャー

フィードバック

関連情報9-19ページの 32ビット・アドレッシングに向けた Avalon -MM-to-PCI Expressアドレス変換アルゴリズム

BARサイズと PCIeアドレススペースの最小化複数の BARを含むデザインでは、BARが消費するアドレススペースを最小限に抑えるために、Platform Designerが自動で割り当てるベースアドレスの割り当ての変更を必要とする場合があります。例えば、次のコンポーネントを持つ Platform Designerシステムがこれに該当します。• Offchip_Data_Mem DDR3 (UniPHYベースの SDRAMコントローラー)が 256 Mbのメモリーを制御する — Platform Designerが自動で割り当てるベースアドレスは、0x00000000となります。

• Quick_Data_Mem (オンチップ・メモリー(RAMまたは ROM))の 4 KB — Platform Designerが自動で割り当てるベースアドレスは、0x10000000となります。

• Instruction_Mem (オンチップ・メモリー(RAMまたは ROM))の 64 KB — Platform Designerが自動で割り当てるベースアドレスは、0x10020000となります。

• PCIe (Avalon-MM PCI Express用のハード IP)

• Cra(Avalon-MMスレーブ) — 自動で割り当てるベースアドレスは、0x10004000となります。• Rxm_BAR0は、Offchip_Data_Mem DD R3 avlに接続します。• Rxm_BAR2は、Quick_Data_Mem s1に接続します。• Rxm_BAR4は、PCIe接続します。Cra Avalon MM Slave

• Nios2 (Nios® IIプロセッサー)

• data_masterは、PCIe Cra、Offchip_Data_Mem DDR3 avl、Quick_Data_Mem s1、Instruction_Mem s1、Nios2 jtag_debug_moduleに接続します。

• instruction_masterは、Instruction_Mem s1に接続します。

UG-01105_avmm2017.05.21 BARサイズと PCIeアドレススペースの最小化 9-17

IPコアのアーキテクチャー Altera Corporation

フィードバック

図 9-6: アドレススペース使用率が良好でない PCI Expressへの Platform Designerシステム

次の図では、この内容には直接関係しない Conduitインターフェイスを非表示にするためにフィルターを使用しています。

図 9-7: 良好ではないアドレスマップ

次の図は、このシステムのアドレスマップを示しています。

ベースアドレスが自動で割り当てられると、次の 3つの大きな BARが生成されます。

9-18 BARサイズと PCIeアドレススペースの最小化UG-01105_avmm

2017.05.21

Altera Corporation IPコアのアーキテクチャー

フィードバック

• BAR0は 28ビットです。BAR0は 28ビットアドレスを必要とする Offchip_Data_Memをアドレス指定するため、これは最適なサイズとなります。

• BAR2は 29ビットです。BAR2は、4 KBである Quick_Data_Memをアドレス指定します。12アドレスビットのみを必要とすべきですが、512 MBのアドレススペースを消費します。

• BAR4も 29ビットです。BAR4アドレス PCIe Craは 16 KBです。14アドレスビットのみを必要とすべきですが、512 MBのアドレススペースを消費します。

このデザインは 1.25 GBの PCIeアドレススペースを消費していますが、実際に必要となるのは276 MBです。解決方法は、アドレスマップを編集して、各 BARのベースアドレスを 0x0000_0000に配置することです。次の図は、最適化されたアドレスマップを示しています。

図 9-8: 最適化されたアドレスマップ

図 9-9: BAR2と BAR4に対して低減されたアドレスビット

次の図は、BAR2と BAR4がアクセスするより小さメモリーが 0x0000_0000のベースアドレスを持つ場合に必要なアドレスビットの数を示しています。

BAR Avalon-MM RXマスターポートが複数の Avalon-MMスレーブに接続する場合は、スレーブのベースアドレスを順番に割り当て、スレーブを可能な限り小さな 2の累乗サイズのアドレス空間に配置します。これにより、BARが使用するシステムアドレス空間が最小限に抑えられます。

32ビット・アドレッシングに向けた Avalon -MM-to-PCI Expressアドレス変換アルゴリズム

注意: PCI Express-to-Avalon-MMブリッジは、32ビットと 64ビットの両方のアドレスをサポートします。 64ビット・アドレッシングを選択すると、ブリッジはアドレス変換を実行しません。

32ビットアドレスを指定すると、要求パケットがトランザクション層に送信される前に、TXAvalon-MMスレーブポートで受信した Avalon-MMのアドレス要求が PCI Expressアドレスに変換されます。Avalon to PCIe Address Translation Settings で記載されているように、Avalon-MMArria V PCI Express用ハード’IPをカスタマイズする場合、アドレスページを最大 512、サイズの範囲を 4 KB~4 GBに指定可能です。このアドレス変換処理は、Avalon-MMアドレスのMSBを変換テーブル・エントリーの特定の値に置き換えることによって実行されます。 LSBは変更され

UG-01105_avmm2017.05.21 32ビット・アドレッシングに向けた Avalon -MM-to-PCI Expressアドレス変換アル

ゴリズム9-19

IPコアのアーキテクチャー Altera Corporation

フィードバック

ません。置き換えられるMSBの数は、PCI Express用の Avalon-MMハード IPがアクセスできるアップストリーム PCI Expressデバイスのアドレス空間の合計に基づいて計算されます。MSBビットの数は、アップストリーム PCI Expressデバイスによってサポートされるアドレススペースを表すために必要な最大ビット数から LSBパススルー・ビットである Size of address pages(N)を表すために必要なビット数を差し引いた値です。この Size of address pages (N)は、変換テーブルのすべてのエントリーに適用されます。指定可能な 512のエントリーはそれぞれ、特定のサイズの PCI Expressメモリー・セグメントのベースアドレスに対応します。各エントリーのセグメントのサイズは、同一でなければなりません。すべてのメモリー・セグメントの合計サイズは、置き換えられるアドレスMSBの数を決定するために使用されます。さらに、各エントリーには、2ビット・フィールドの Sp[1:0]が存在し、これは変換されたアドレスに対して 32ビットあるいは 64ビットの PCI Expressアドレッシングを指定します。Avalon-MMアドレスの最上位ビットは、スレーブポートを選択するためにインターコネクト・ファブリックによって使用され、スレーブでは使用不可能です。Avalon-MMアドレスの次の最上位ビットは、MSB置換の変換処理に使用されるアドレス変換エントリーをインデックスします。たとえば、アドレス変換テーブルが次の属性を使用して設定されている場合、• Number of Address Pages — 16• Size of Address Pages — 1 MB• PCI Express Address Size — 64 bits

値は次のようになります。• N = 20 (ページサイズが 1 MBであるため)• Q = 16 (ページ数)• M = 24 (20 + 4ビットページ選択)• P = 64

この場合、Avalonアドレスは次のように変換されます。• ビット[31:24]は、システム・インターコネクト・ファブリックによって同じマスターに接続されている他のスレーブの中から TXスレーブ・モジュール・ポートを選択します。デコードは、Platform Designerで割り当てられたベースアドレスに基づいています。

• ビット[23:20]は、アドレス変換テーブルエントリーを選択します。• アドレス変換テーブルエントリーのビット[63:20]は、PCI Expressアドレスビット[63:20]になります。

• ビット[19：0]はパススルーされ、PCI Expressアドレスビット[19：0]になります。アドレス変換テーブルは、実行時に動的にコンフィグレーションされます。アドレス変換テーブルはメモリーに実装され、CRAスレーブモジュールを介してアクセス可能です。BIOSの初期化後にアドレス割り当てが行われる一般的な PCI Expressシステムに対しては、ダイナミック・コンフィグレーションが最も適しています。

9-20 32ビット・アドレッシングに向けた Avalon -MM-to-PCI Expressアドレス変換アルゴリズム

UG-01105_avmm2017.05.21

Altera Corporation IPコアのアーキテクチャー

フィードバック

図 9-10: Avalon-MM-to-PCI Expressアドレス変換

次の図は、Avalon-MM-to-PCI Expressアドレス変換処理を示しています。この図では、各変数は次のパラメーターを表しています。• N — パススルー・ビットの個数• M — Avalon-MMアドレスビットの個数• P — PCIeアドレスビットの個数• Q — 変換テーブルエントリーの個数• Sp[1:0] — 各エントリーのスペース表示

PCIe Address Q-1 SpQ-1

Space Indication

PCI Express address from Table Entrybecomes High PCI Express address bits

PCI Express Address

High Low

P-1 N N-1 0

Low address bits unchanged

Avalon-MM-to-PCI ExpressAddress Translation Table

(Q entries by P-N bits wide)

PCIe Address 0 Sp0

PCIe Address 1 Sp1

Avalon-MM Address

HighSlave BaseAddress

Low

M-131 M N N-1 0

Table updates fromcontrol register port

High Avalon-MM AddressBits Index table

Completer Only Single DwordエンドポイントCompleter Only Single Dwordエンドポイントは、ホスト CPUからの単純なリードおよびライト・レジスター・アクセスを実行する PCI Expressプロトコルを使用するアプリケーションでの使用を意図しています。Completer Only Single Dwordエンドポイントは、Platform Designerシステムで使用可能なハード IP実装であり、アプリケーション層への Avalon-MMインターフェイスが含まれています。このバリエーションでの Avalon-MMインターフェイス接続は、32ビット幅です。このエンドポイントはパイプライン化されていないので、どの時点でも 1つの要求が未処理となることがあります。Completer Only Single Dwordエンドポイントは、次の要求をサポートします。• ルート・コンプレックスからの Single Dword(32ビット)のリードおよびライト要求• 他のタイプのノンポステッド要求に向けた Completer Abortステータスを持つコンプリーションの生成

• 1つの Avalon-MM割り込みソースを持つ INTXまたはMSIのサポート

UG-01105_avmm2017.05.21 Completer Only Single Dwordエンドポイント 9-21

IPコアのアーキテクチャー Altera Corporation

フィードバック

図 9-11: PCI Expressに向けた Completer Only Single Dwordエンドポイントを含むデザイン

Platform Designer System

PCI ExpressRoot Complex

PCIe Link

to HostCPU

Avalon-MM

InterconnectFabric

Avalon-MMSlave

Avalon-MMSlave

Avalon-MM Hard IPfor PCIe

Avalon-MMMaster RX

InterruptHandler

RX Block

TX Block

Completer Only Single DWord Endpoint Component

.

.

.

Bridge

上の図は、Completer Only Single Dwordエンドポイントが PCI Expressルート・コンプレックスに接続していることを示しています。ブリッジ・コンポーネントには、Arria V PCI Express用ハード IPの TXおよび RXブロック、Avalon-MM RXマスター、割り込みハンドラーが含まれています。このブリッジは、Avalon-MMインターフェイスを使用して FPGAファブリックに接続します。次の項では、ブリッジ内の各ブロックの概要について説明します。

RXブロックRXブロックのコントロール・ロジックは、ルート・コンプレックスからの要求を処理するために、ハード IPブロックにインターフェイス接続します。RXブロックのコントロール・ロジックは、シングル dwordのメモリーリードとライトをサポートし、4バイトを超えるリード要求に対しては Completer Abort (CA)でコンプリーションを生成し、4バイトを超えるライト要求に対してはそれ以上のアクションを実行することなくすべてのライトデータを破棄します。RXブロックは、ヘッダー情報を Avalon-MMマスターに渡します。Avalon-MMマスターは、Avalon-MMインターフェイスに対応するトランザクションを生成します。要求が処理されている間は、ブリッジは別の要求を受け入れません。リード要求を処理している間、RXブロックはTXブロックが対応するコンプリーション・パケットをハード IPブロックに送信するまで、ready信号をディアサートします。ライト要求を処理する間、RXブロックは次の要求を受け入れる前に Avalon-MMインターコネクト・ファブリックに要求を送信します。

Avalon-MM RXマスターブロック32ビットの Avalon-MMマスターは、Avalon-MMインターコネクト・ファブリックに接続します。接続された Avalon-MMスレーブへリード要求とライト要求をドライブし、必要なアドレス

9-22 RXブロックUG-01105_avmm

2017.05.21

Altera Corporation IPコアのアーキテクチャー

フィードバック

変換を実行します。 RXマスターは、リード要求とライト要求の両方に対して、バイト・イネーブルのすべての有効な組み合わせをサポートします。バイト・イネーブルの有効な組み合わせについての詳細は、Avalon Interface SpecificationsのAvalon Memory Mapped Interfacesを参照してください。

関連情報• Avalon Interface Specifications

Avalon-MMインターフェイスのプロトコルについての情報を提供しています。• Avalon Interface Specifications

TXブロックTXブロックは、ルート・コンプレックスにコンプリーション情報を送信する PCI ExpressのAvalon-MMハード IPにコンプリーション情報を送信します。TXコンプリーション・ブロックは、Completer Abort (CA)ステータスを持つコンプリーション・パケットを生成し、サポートされていない要求のコンプリーション・データは生成しません。TXコンプリーション・ブロックは、ゼロ長のリード(フラッシュ)コマンドもサポートしています。

割り込みハンドラーブロック割り込みハンドラーは、INTx割り込みとMSI割り込みの両方を実装します。コンフィグレーション・レジスターの msi_enableビットは、割り込みの種類を指定します。msi_enable_bitは、MSI機能構造のMSIメッセージ制御部分の一部を構成します。これは、コンフィグレーション・スペース・レジスター内のアドレス 0x050の bit[16]です。msi_en ableビットがオンの場合、受信すると MSI要求は PCI Express用の Arria Vハード IPに送信されます。そうでなければ、INTxが送信されます。割り込みハンドラーブロックは、ソフトウェアによるソースの推測が可能となるよう、単一の割り込みソースをサポートしています。割り込みは、Platform Designerの IRQカラムで割り込み信号を未接続にしておくことでディスエーブルすることができます。Arria V PCI Express用ハード IPの Completer Only Single Dwordのコンフィグレーション・スペースで MSIレジスターが更新される際、次の図に示すように情報がブリッジモジュールに伝播される前に遅延が発生します。

UG-01105_avmm2017.05.21 TXブロック 9-23

IPコアのアーキテクチャー Altera Corporation

フィードバック

図 9-12: PCI Express用 Completer Only Single Dwordエンドポイントを含む Platform Designerのデザイン

Platform Designer System

PCI ExpressRoot Complex

PCIe Link

to HostCPU

Avalon-MM

InterconnectFabric

Avalon-MMSlave

Avalon-MMSlave

Avalon-MM Hard IPfor PCIe

Avalon-MMMaster RX

InterruptHandler

RX Block

TX Block

Completer Only Single DWord Endpoint Component

.

.

.

Bridge

ブリッジモジュールが MSIレジスター情報を更新するために必要なタイムを許容する必要があります。通常、MSIレジスターの設定は列挙プロセス中に実行されます。通常の動作では、MSIレジスターの初期化は、割り込みが生成されるはるか以前に実行されます。ただし、更新が完了するまで待機することに成功しない場合、結果は以下のいずれかとなります。• MSI割り込みの代わりにレガシー割り込みを送信する• レガシー割り込みの代わりにMSI割り込みを送信する• 割り込み要求の喪失PCI Express基本仕様によると、コンフィグレーション・スペース Commandレジスター(0x004)において MSI_enable=0で Disable Legacy Interrupt bit=1の場合、ハード IPは割り込みが生成される際レガシー割り込みメッセージを送信するべきではありません。

9-24 割り込みハンドラーブロックUG-01105_avmm

2017.05.21

Altera Corporation IPコアのアーキテクチャー

フィードバック

デザインの実装102017.05.21

UG-01105_avmm 更新情報 フィードバック

デザインの完成には、アナログ・プロパティー、ピンの割り当て、およびタイミング制約を指定する追加のステップが含まれます。

Assignment Editorを使用したアナログ QSFアサインメントの作成アナログ・パラメーターを指定するには、 Quartus Primeの Assignment Editor、Pin Planner、あるいは Quartus Primeの設定ファイル.(qsf)を使用します。

表 10-1: 電源電圧要件

データレート VCCR_GXBおよび VCCT_GXB VCCA_GXB

Arria V GX: Gen1および Gen2 1.1 V 2.5 V

Arria V GT: Gen1および Gen2 1.2 V 2.5 V

Quartus Prime開発ソフトウェアは、アナログ・パラメーターに対してデフォルト値を提供しています。このデフォルト値は、Assignment Editorあるいは Pin Plannerを使用することで変更可能です。.qsfは、 Quartus Primeの Tclコンソールで直接、またはコマンドを入力することで変更可能です。次の例は、必要となる電圧の値を変更する方法を示しています。1. Assignmentsメニューで Assignment Editorを選択します。Assignment Editorが表示されます。2. VCCR_GXBおよび VCCT_GXB電圧を必要とする各ピンに対して、次の手順を実行します。

a. Assignment Nameのカラムをダブルクリックし、使用可能なアサインメントの一番下までスクロールします。

b. VCCR_GXB/VCCT_GXB Voltageを選択します。c. Valueカラムでリストから 1_1Vを選択します。

3. VCCA_GXB電圧を必要とする各ピンに対して、次の手順を実行します。

Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks ofIntel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to currentspecifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice.Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expresslyagreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published informationand before placing orders for products or services.*Other names and brands may be claimed as the property of others.

ISO9001:2015登録済

www.altera.com101 Innovation Drive, San Jose, CA 95134

a. Assignment Nameのカラムをダブルクリックし、使用可能なアサインメントの一番下までスクロールします。

b. VCCA_GXB Voltageを選択します。c. Valueカラムでリストから 3_0Vを選択します

Quartus Prime開発ソフトウェアは、プロジェクトの.qsfファイルに、これらのインスタンスのアサインメントを追加します。これらのコマンドは、 Quartus Primeの Tclコンソールでも入力可能です。例えば次のコマンドは指定したピンの XCVR_VCCR_VCCT_VOLTAGEを 1.0 Vに設定します。set_instance_assignment -name XCVR_VCCR_VCCT_VOLTAGE 1_0V to “pin”

関連情報• Arria V GT, GX, ST, and SX Device Family Pin Connection Guidelines• Arria Vデバイス・データシート

ピン・アサインメントの作成Quartus Primeでコンパイルを実行する前に、Pin Plannerを使用してデバイスのピンに I/OStandardを割り当てます。次の手順を実行して、Pin Plannerを起動し、1.5-V pseudo-current modelogic (PCML) I/O Standardをシリアルデータ入力ピンと出力ピンに割り当てます。1. Quartus Primeの Assignmentsメニューで、Pin Plannerを選択し、Pin Plannerを表示します。2. Node Nameのカラムで、PCIeシリアル・データ・ピンを特定します。3. I/O Standardのカラムで、画面右側をダブルクリックすると利用可能な I/O Standardがリスト表示されます。

4. 1.5 V PCML I/O Standardを選択します。注意: IPコアは、100オームの内部終端を含む他の必要な PMAアナログ設定を自動的に割り当

てます。

10-2 ピン・アサインメントの作成UG-01105_avmm

2017.05.21

Altera Corporation デザインの実装

フィードバック

リンク・トレーニングに関する問題の回避に向けて推奨されるリセットシーケンス

1. FPGAブロック・コントローラーからの CONFIG_DONEのアサーションで示されるように、FPGAがコンフィグレーションされるまで待ちます。

2. mgmt_rst_reset入力をトランシーバー・リコンフィグレーション・コントローラー IPコアにディアサートします。

3. tx_cal_busyおよび rx_cal_busy SERDES出力がディアサートされるのを待ちます。4. PCIeのハード IPをリセットから解除するには、pin_perstnをディアサートします。プラグイン・カードであれば、pin_perstnに対する最小アサートタイムは、100ミリ秒です。エンベデッド・システムには、pin_perstnに対する最小アサートタイムはありません。

5. reset_status出力がデアサートされるのを待ちます。6. この reset出力をアプリケーション層にディアサートします。

関連情報6-3ページの PCI Express用ハード IPの IPコアおよびアプリケーション・レイヤーのリセット・シーケンス

UG-01105_avmm2017.05.21 リンク・トレーニングに関する問題の回避に向けて推奨されるリセットシーケンス 10-3

デザインの実装 Altera Corporation

フィードバック

追加機能112017.05.21

UG-01105_avmm 更新情報 フィードバック

プロトコルを介したコンフィグレーション(CvP)PCI Express用のハード IPアーキテクチャーには、FPGAをコンフィグレーションし、PCI Expressリンクを初期化するオプションがあります。従来のデバイスでは、PCIeリンク・トレーニングと列挙が開始される前に、単一のプログラム・オブジェクト・ファイル(.pof)が I/OリングとFPGAファブリックをプログラミングしていました。.pofファイルは 2つの部分に分割されています。• I/Oビットストリームには、I/Oリング、PCI Express用のハード IPをはじめとするペリフェラル・イメージの一部とみなされるその他の要素をプログラミングするためのデータが含まれています。

• コア・ビットストリームには、FPGAファブリックをプログラミングするためのデータが含まれています。

CvPデザイン・フローを選択すると、I/Oリングと PCI Expressリンクが最初にプログラムされるため、残りのコアがプログラミングされる前に PCI Expressリンクが L0ステートに達し、独立して動作を開始できるようになります。 PCI Expressリンクの確立後は、残りのデバイスのプログラミングに使用可能です。次の図は、CvPを実装するブロックを示しています。

Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks ofIntel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to currentspecifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice.Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expresslyagreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published informationand before placing orders for products or services.*Other names and brands may be claimed as the property of others.

ISO9001:2015登録済

www.altera.com101 Innovation Drive, San Jose, CA 95134

図 11-1: Arria Vデバイスの CvP

PCIe Port

Intel FPGA

Host CPU

Config CntlBlock

Active Serial, Fast Passive Parallel (FPP), or

Active Quad Device Configuration

PCIe Linkused for

Configurationvia Protocol (CvP)

Serial orQuad Flash

Hard IPfor PCIe

CvPには次の利点があります。• コンフィグレーションに向けてより簡略化されたソフトウェア・モデルを提供します。スマートホストは、PCIeプロトコルとアプリケーション・トポロジーを使用して FPGAファブリックの期化および更新が可能です。

• システムをパワーダウンすることなく、コアの動的なアップデートが可能です。• 独自開発のコア・ビットストリームに向けてセキュリティーを向上させます。• .pofを保存するフラッシュ・デバイスのサイズを縮小することでシステム・コストを削減します。

• ハードウェアのアクセラレーションを容易にします。• 単一の CvPリンクを使用して複数の FPGAをコンフィグレーションすることができるため、システム・サイズを縮小させることが可能です。

表 11-1: CvPのサポート

CvPは次のコンフィグレーションで利用可能です。データレートとアプリケーション・インター

フェイスの幅サポート

アプリケーション層への Gen1 128ビット・インターフェイス

サポートあり

アプリケーション層への Gen2 128ビット・インターフェイス

Intel販売代理店までお問い合わせください。

注意: CvPが有効な場合、CvPがイネーブルされたハード IPでトランシーバー・チャネルに向けてダイナミック・トランシーバー・リコンフィグレーションは使用できません。

11-2 プロトコルを介したコンフィグレーション(CvP)UG-01105_avmm

2017.05.21

Altera Corporation 追加機能

フィードバック

注意: The インテル Cyclone 10 GX CvP Initialization over PCI Express User Guide is now available.

関連情報• Configuration via Protocol (CvP) Implementation in Intel FPGAs User Guide"

For information about using the PCIe link to configure the FPGA fabric.• Configuration via Protocol (CvP) Implementation in V-Series FPGAs User Guide• インテル Cyclone 10 GX CvP Initialization over PCI Express User Guide

AutonomousモードAutonomousモードでは、コアがコンフィグレーションされている間、デバイスが Userモードに入る前に PCIe IPコアを動作させることができます。Intel FPGAデバイスは常に、ペリフェラル・イメージのコンフィグレーション・ビットを先に受信し、次にコア・ファブリック・イメージのコンフィグレーション・ビットを受信します。コアイメージのコンフィグレーション後、デバイスは Userモードとなります。Autonomousモードでは、PCI Express用ハード IPは Userモードとなる前に、ペリフェラルのコンフィグレーションが完了すると、動作を開始します。Autonomousモードでは、リンク・トレーニング完了後、PCI Express用ハード IPは ConfigurationRequest Retry Status (CRRS)を持つホストからのコンフィグレーション要求に応答します。Autonomousモードでは、100 msの PCIeウェイクアップ・タイムを満たす必要があります。PCIe用ハード IPは、次の条件で CRRSに応答します。• Autonomousモードをイネーブルする場合、コア・ファブリックがプログラミングされる前• PCIeリンクを使用してコア・ファブリックの初期化をイネーブルする場合、コア・ファブリックがプログラミングされる前

注意: PCI Express用のハード IPに対して Autonomousモードをイネーブルし、さらにConfiguration Bypass機能もイネーブルする場合、コールドリセット後に Gen3スピードにリンクアップできないことがあります。この場合の解決策は、FPGA全体をコンフィグレーションし、リングが Gen3スピードをトレーニングできるようにワームリセットを実行します。PCI Express用 autonomousハード IPやコンフィグレーション・バイパスを含むデザインは、これで Gen3スピードで動作可能となります。

Autonomousモードは、Arria V、Cyclone V、Stratix V、および インテル Arria 10デバイス、 インテル Cyclone 10 GXデバイスより提供が開始されました。それ以前のデバイスでは、FPGAのフル・コンフィグレーションの後でのみ、PCI Express Hard IPコアはリセットから抜けます。

関連情報• 11-3ページの Autonomousモードのイネーブル• 11-4ページの CvP初期化のイネーブル

Autonomousモードのイネーブル次の手順は、Quartus Prime開発ソフトウェアで Autonomousモードを指定します。

UG-01105_avmm2017.05.21 Autonomousモード 11-3

追加機能 Altera Corporation

フィードバック

1. Quartus Prime Assignmentsメニューで、Device > Device and Pin Optionsを選択します。2. Category > Generalで Enable autonomous PCIe HIP modeをオンにします。デザインに次の 2つの特性がある場合、Enable autonomous PCIe HIP modeオプションの効果が現れます。• コアイメージのロードに PCIeリンクではなく、Flashデバイスまたはイーサネット・コントローラーを使用している。

• PCI Express用ハード IPの GUIで、Enable Configuration via the PCIe linkをオンにしていない。

CvP初期化のイネーブル次の手順を実行することで、Quartus Prime開発ソフトウェアの Autonomousモードがイネーブルされます。1. Assignmentsメニューで、Device > Device and Pin Optionsを選択します。2. Categoryで、CvP Settingsを選択します。3. Configuration via Protocolには、ドロップダウン・メニューから Core initializationを選択します。

ECRCECRCは、高い信頼性を必要とするシステムに向けて、エンドツーエンドのデータ統合性を保証します。このオプションは、Error Reporting見出しで指定可能です。ECRCには、ECRCをチェックし、生成する機能が含まれています。また、ECRC機能は、ECRCを持つ TLPをアプリケーション層の RXポートに転送可能です。ECRC転送モードを使用している場合、ECRCのチェックと生成はアプリケーション層内で実行されます。この機能をイネーブルするには、パラメーター・エディターを使用して PCI Express/PCICapabilities見出しの下にある Advanced error reporting (AER)、ECRC checking、および ECRCgenerationをオンにする必要があります。エラー処理の詳細については、PCI Expressの基本仕様の項 6.2「Error Signaling and Logging」を参照してください。

RXパス上の ECRC

ECRC generationオプションがオンの場合、不良な ECRCを持つ TLPを受信するとエラーが検出されます。ECRC generationオプションがオフの場合、エラー検出は実行されません。ECRCforwardingオプションがオンの場合、ECRC値は TLPを持つアプリケーション層に転送されます。ECRC forwardingオプションがオフの場合、ECRC値は転送されません。

11-4 CvP初期化のイネーブルUG-01105_avmm

2017.05.21

Altera Corporation 追加機能

フィードバック

表 11-2: RXパス上の ECRC動作

ECRC Forwarding ECRC Check Enable(5)

ECRCのステータス

エラー アプリケーション層への TLP転送

なし

なし

none なし 転送されます

good なし ECRCなしで転送されます

bad なし ECRCなしで転送されます

あり

none なし 転送されます

good なし ECRCなしで転送されます

bad あり 転送されません

あり

なし

none なし 転送されます

good なし ECRCありで転送されます

bad なし ECRCありで転送されます

あり

none なし 転送されます

good なし ECRCありで転送されます

bad あり 転送されません

TXパス上の ECRC

ECRC generationオプションがオンの場合、TXパスは ECRCを生成します。ECRC forwardingをオンにすると、ECRC値が TLPとともに転送されます。次の表は、TX ECRCの生成と転送をまとめたものです。未指定のケースはすべてサポートされておらず、ハード IPの動作は不明です。この表では、 TDが 1の場合、TLPに ECRCが含まれます。TDとは、TLパケットの TLダイジェスト・ビットです。

表 11-3: TXパスでの ECRCの生成と転送

未指定のケースはすべてサポートされておらず、ハード IPの動作は不明です。

(5)ECRC Check Enableフィールドは、Configuration Space Advanced Error Capabilities and

Control Register内に存在します。

UG-01105_avmm2017.05.21 TXパス上の ECRC 11-5

追加機能 Altera Corporation

フィードバック

ECRC Forwarding ECRC GenerationEnable (6)

アプリケーション上の TLP

リンク上の TLP 注記

なし

なし

TD=0、ECRCなし

TD=0、ECRCなし

TD=1、ECRCなし

TD=0、ECRCなし

あり

TD=0、ECRCなし

TD=1、ECRCあり

ECRCが生成されますTD=1、ECRCなし

TD=1、ECRCあり

あり

なし

TD=0、ECRCなし

TD=0、ECRCなし

コアは ECRCを転送します

TD=1、ECRCあり

TD=1、ECRCあり

あり

TD=0、ECRCなし

TD=0、ECRCなし

TD=1、ECRCあり

TD=1、ECRCあり

(6)ECRC Generation Enableフィールドは、Configuration Space Advanced Error Capabilities and

Control Register内に存在します。

11-6 TXパス上の ECRCUG-01105_avmm

2017.05.21

Altera Corporation 追加機能

フィードバック

トランシーバー PHY IPリコンフィグレーション12

2017.05.21

UG-01105_avmm 更新情報 フィードバック

シリコンがより小さいプロセスノードとなるに伴い、回路のパフォーマンスはプロセス、電圧、温度(PVT)に起因するバラツキの影響を受けます。デザインは通常、正しい動作を保証するためにオフセット・キャンセレーションが必要となります。Gen2データレートの場合、デザインには DCDキャリブレーションも必要となります。アルテラの Qsysデザイン例にはすべて、これらの機能を実行するためのトランシーバー・リコンフィグーション・コントローラー IPコアおよび Altera PCIe Reconfig Driver IPコアが含まれています。

トランシーバー・リコンフィグレーション・コントローラー IPコアの接続

トランシーバー・リコンフィグレーション・コントローラー IPコアは Vシリーズのデバイスで利用可能で、IP Catalogの Interface Protocols/Transceiver PHYカテゴリーにあります。トランシーバー・リコンフィグレーション・コントローラーをインスタンス化すると、Enable offsetcancellation blockおよび Enable PLL calibrationオプションがデフォルトでイネーブルされます。トランシーバー・リコンフィグレーション・コントローラー IPコアのソフトウェア・ドライバーである Altera PCIe Reconfig Driver IPコアは、Interface Protocols/PCIeの IP Catalogにおいても使用可能です。PCIe Reconfig Driverは、デザインが異なるリコンフィグレーション機能を必要とする場合に変更が可能なように、クリアテキストで実装されています。注意: トランシーバー・リコンフィグレーション・コントローラー IPコアをプログラミングす

るには、デザインにソフトウェア・ドライバーを含める必要があります。

Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks ofIntel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to currentspecifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice.Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expresslyagreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published informationand before placing orders for products or services.*Other names and brands may be claimed as the property of others.

ISO9001:2015登録済

www.altera.com101 Innovation Drive, San Jose, CA 95134

図 12-1: Altera Transceiver Reconfiguration Controllerの接続

次の図は、トランシーバー・リコンフィグレーション・コントローラーのインスタンスと×4バリアントの PCI Express用の PHY IPコアのインスタンス間の接続を示しています。

Avalon-MM Slave Interface

PHY IP Core for PCI Express

Lane 2

Lane 3

Lane 1

Lane 0

TX PLL

Transceiver Bank

to and fromEmbeddedController

100-125 MHz

Transceiver Reconfiguration Controller(Unused)

mgmt_clk_clkmgmt_rst_resetreconfig_mgmt_address[6:0]reconfig_mgmt_writedata[31:0]reconfig_mgmt_readdata[31:0]reconfig_mgmt_writereconfig_mgmt_readreconfig_mgmt_waitrequest

reconfig_to_xcvrreconfig_from_xcvr

Hard IP for PCI Express Variant

Hard IP for PCI Express

Trans-action

DataLink PHY

この図が示すように、reconfig_to_xcvr[ <n> 70-1:0]バスと reconfig_from_xcvr[ <n> 46-1:0]バスは 2つのコンポーネントを接続しています。100~125 MHzのフリーランニング・クロックをトランシーバー・リコンフィグレーション・コントローラー IPコアの mgmt_clk_clkクロック入力に提供する必要があります。最初に、各レーンと TX PLLに個別のリコンフィグレーション・インターフェイスが必要となります。パラメーター・エディターは、この番号をメッセージ・ペインに表示します。この番号を控え、Transceiver Reconfiguration Controllerパラメーター・エディターのパラメーター値として入力する必要があります。次の図は、Gen2×4バリアントで報告されたメッセージを示しています。このバリアントには、各レーンに 1つ、そして TX PLLに 1つの合計 5つのインターフェイスを要します。

図 12-2: 外部リコンフィグレーション・コントローラー・インターフェイスの個数

トランシーバー・リコンフィグレーション・コントローラーをインスタンス化する際、次の図が示すように必須の Number of reconfiguration interfacesを指定する必要があります。

12-2 トランシーバー・リコンフィグレーション・コントローラー IPコアの接続UG-01105_avmm

2017.05.21

Altera Corporation トランシーバー PHY IPリコンフィグレーション

フィードバック

図 12-3: Arria Vおよび Cyclone Vデバイスに向けたトランシーバー・インターフェイスの個数の指定

Transceiver Reconfiguration Controllerには、Optional interface groupingパラメーターが含まれています。トランシーバー・バンクは 6個のチャネルを備えています。×4バリアントの場合、4レーンと TX PLLはすべて 1つのバンク内に収まるため、特に特別なインターフェイスのグルーピングを必要としません。注意: Quartus Prime開発ソフトウェアがデザインをコンパイルする際、デザイン内の各チャネ

ルと TX PLLに対して個別のリコンフィグレーション・インターフェイスをまず最初に作成する必要がありますが、リコンフィグレーション・インターフェイスをマージすれば、元のリコンフィグレーション・インターフェイスの数を削減することができます。Quartus Prime開発ソフトウェアでリコンフィグレーション・インターフェイスをマージすることで、フィッターはより柔軟にトランシーバー・チャネルを配置できるようになります。

注意: SignalTapは、リコンフィグレーション・インターフェイスの観察には使用できません。

CvPを使用したデザインにおける Transceiver ReconfigurationControllerの接続

デザインが次の基準を満たしている場合、• CvPをイネーブルしている• 同一の Transceiver Reconfiguration Controllerに接続された追加のトランシーバー PHYが含まれている

UG-01105_avmm2017.05.21 CvPを使用したデザインにおける Transceiver Reconfiguration Controllerの接続 12-3

トランシーバー PHY IPリコンフィグレーション Altera Corporation

フィードバック

PCIe refclk信号を Transceiver Reconfiguration Controllerの mgmt_clk_clk信号と追加のトランシーバー PHYに接続する必要があります。これ以外にも、FPGAの同じ側に 2個以上のTransceiver Reconfiguration Controllerがデザインに含まれている場合、すべてが mgmt_clk_clk信号を共有する必要があります。Transceiver Reconfiguration Controllerの使用方法の詳細については、Altera Transceiver PHY IP CoreUser Guideの Transceiver Reconfiguration Controllerの章を参照してください。

関連情報Altera Transceiver PHY IP Core User Guide

12-4 CvPを使用したデザインにおける Transceiver Reconfiguration Controllerの接続UG-01105_avmm

2017.05.21

Altera Corporation トランシーバー PHY IPリコンフィグレーション

フィードバック

デバッグ132017.05.21

UG-01105_avmm 更新情報 フィードバック

PCI Expressシステムの立ち上げに関しては、FPGAのコンフィグレーション、リンク・トレーニング、BIOSの列挙、データ転送などといった多くの問題に直面することがあります。この章では、ハードウェアの立ち上げ時に発生する一般的な問題に向けて、いくつかの解決策を提示します。

ハードウェア立ち上げに関する問題通常、PCI Expressのハードウェアの立ち上げには、次の手順が含まれます。1. システム・リセット2. リンク・トレーニング3. BIOSの列挙次のセクションでは、ハードウェア立ち上げフローをデバッグする方法について説明します。Intelでは、次の図に示すような、立ち上げ問題を診断するにあたって体系的なアプローチを推奨しています。

図 13-1: リンク・トレーニングの問題のデバッグ

No

System Reset Does Link Train

Correctly?

Check PIPEInterface

Use PCIe Protocol Analyzer

Soft Reset System to Force Enumeration

Check Configuration Space

Check LTSSMStatus

YesYes

No

SuccessfulOS/BIOS

Enumeration?

Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks ofIntel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to currentspecifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice.Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expresslyagreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published informationand before placing orders for products or services.*Other names and brands may be claimed as the property of others.

ISO9001:2015登録済

www.altera.com101 Innovation Drive, San Jose, CA 95134

リンク・トレーニング物理層は、リンク・トレーニングと初期化をソフトウェアの介入なしに自動的に行います。これは、PCIeパケットが送信できるように、デバイスの物理層とリンクをコンフィグレーションして初期化するために明確に定義されたプロセスです。リンク・トレーニングの問題が発生した場合、ハードウェアの実際のデータを確認することは根本的な原因を特定するのに役立ちます。ハードウェアの可視性を提供するには、次のツールを使用することができます。• Signal Tapエンベデッド・ロジック・アナライザー• サードパーティー製 PCIeプロトコル・アナライザーSignal Tap エンベデッド・ロジック・アナライザーを使用すれば、PIPEインターフェイスで発生している LTSSMステートの遷移を診断することが出可能です。ltssmstateバスは、LTSSMのステータスをエンコードします。 LTSSMステートマシンは、リンク・トレーニング・プロセスを介して物理層の進捗状況を反映します。このような信号がエンコードするステートの詳細については、Reset, Status, and Link Training Signalsを参照してください。リンク・トレーニングが正常に完了し、リンクがアップしている場合、LTSSMは L0ステートで安定しているべきです。リンク障害が発生する場合、ltssmstateをモニタリングすることでその原因を判断することが可能です。関連情報6-3ページの PCI Express用ハード IPの IPコアおよびアプリケーション・レイヤーのリセット・シーケンス

サードパーティー製 PCIeアナライザーの使用PCI Express用サードパーティー製プロトコル・アナライザーは、物理リンク上のトラフィックを記録し、トラフィックをデコードするため、ユーザーがシンボルを変換する手間を省きます。サードパーティー製プロトコル・アナライザーは、さまざまな要件に応じて異なるレベルで双方向トラフィックを表示可能です。高位レベルの診断に対しては、アナライザーは、リンクの両側にあるデバイスの LTSSMフローを並べて表示します。この表示は、リンク・トレーニング・ハンドシェイクの動作を確認し、トラフィックが滞っている箇所を特定する場合に役立ちます。トラフィック・アナライザーは、パケットの内容を表示できるため、ユーザーはその内容を確認することができます。詳細については、サードパーティー各社の資料を参照してください。

BIOS列挙の問題FPGAのプログラミング(コンフィグレーション)および PCIeリンクの初期化には、いずれも時間を要します。OS/BIOSがデバイスツリーの列挙を開始する際、PCI Express用のハード IPを含むIntel FPGAは準備が整っていないことがあります。OS/BIOSが列挙を開始する際、FPGAが完全にはプログラミングされていない場合、OSは、そのデバイスマップに PCI Express用のハード IPを含めません。この問題を解消するには、強制的に OS/BIOSに列挙を繰り返させる間に、FPGAのプログラミングを保持するために、システムのソフト・リセットを実行することができます。

13-2 リンク・トレーニングUG-01105_avmm

2017.05.21

Altera Corporation デバッグ

フィードバック

PCI Expressに関する FAQ A2017.05.21

UG-01105_avmm 更新情報 フィードバック

トラブルシューティングでは、次のようなさまざまな事実が役立つ場合があります。• ルートポートだけがループバック・マスターになることができます。• Intelウェブサイトのサポートページのナレッジベースから Intelソリューションを参照してください。

関連情報• Known issues for Arria V PCIe solutions• General Arria V PCIe Solution questions and answers

Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks ofIntel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to currentspecifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice.Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expresslyagreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published informationand before placing orders for products or services.*Other names and brands may be claimed as the property of others.

ISO9001:2015登録済

www.altera.com101 Innovation Drive, San Jose, CA 95134

レーンの初期化とリバーサル B2017.05.21

UG-01105_avmm 更新情報 フィードバック

PCI Express向けの IPブロックを含む、接続されたコンポーネントは、同じ数のレーンをサポートする必要はありません。×4のバリエーションは、1、2、または 4レーンを持つコンポーネントでの初期化と操作をサポートします。 ×8バージョンは、1、2、4、または 8レーンを持つコンポーネントでの初期化と操作をサポートします。レーンリバーサルは、×1、×2、×4、および×8コンフィグレーションのレーン番号の論理反転を許容します。レーンリバーサルを使用することで、基盤レイアウトの柔軟性が高まり、PCBを配線する際に相互に交差する必要のある信号の数を減少させることができます。

表 B-1: レーンリバーサルのないレーン割り当て

レーン番号

7 6 5 4 3 2 1 0

×8 IPコア

7 6 5 4 3 2 1 0

×4 IPコア

— — — — 3 2 1 0

— — — — — — — 1 0

×1 IPコア

— — — — — — — 0

表 B-2: レーンリバーサルのあるレーン割り当て

コア・コンフィグレーション

8 4 1

スロットサイズ

8 4 2 1 8 4 2 1 8 4 2 1

Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks ofIntel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to currentspecifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice.Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expresslyagreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published informationand before placing orders for products or services.*Other names and brands may be claimed as the property of others.

ISO9001:2015登録済

www.altera.com101 Innovation Drive, San Jose, CA 95134

コア・コンフィグレーション

8 4 1

レーンペアリング

7:0、6:1、5:2、4:3、3:4、2:5、1:6、0:7

3:4、2:5、1:6、0:7

1:6、RCLK[0..7]

RCLK[0..7]

7:0、6:1、5:2、4:3

3:0、2:1、1:2、0:3

3:0、RCLK[2..1]

RCLK[3..0]

RCLK[7..0]

RCLK[3..0]

RCLK[1..0]

RCLK[0..0]

図 B-1: レーンリバーサルを使用した PCB配線問題の解決

次の図は、PCBの上部に×4 IPルートポートと×4エンドポイントを持つ PCI Expressカードを表しています。レーンリバーサルを使用せずにレーンを接続すると、配線に関する問題が発生します。レーンリバーサルを使用することで、この問題が解決されます。

0123

Root Port

3210

Endpoint

0123

Root Port

0123

Endpoint

No Lane Reversal Results in PCB Routing Challenge

With Lane Reversal Signals Route Easily

lane reversal

no lane reversal

B-2 レーンの初期化とリバーサルUG-01105_avmm

2017.05.21

Altera Corporation レーンの初期化とリバーサル

フィードバック

改訂履歴 C2017.05.21

UG-01105_avmm 更新情報 フィードバック

PCIe PCI Expressソリューションに向けた インテル Arria 10 AvalonAvalon-MMインターフェイス・ソリューション ユーザーガイド 改訂履歴

日付 バージョン 変更内容

2017.11.06 17.1 次の内容を変更しました。• 表「PCI Express IPコア用のすべてのハード IPの機能比較」を修正しました。Avalon-MM DMAインターフェイスは、アウト・オブ・オーダー・コンプリーションを自動的には処理しません。

2017.05.21 17.0 次の内容を変更しました。• PCI Express IPコアに向けたすべてのハード IPの TLPサポート比較にて、Completion with Data (CplD)のサポートを修正しました。Avalon-MMインターフェイスは、この TLPの種類をサポートします。

• 修正不可能な内部エラー・マスク・レジスターと修正可能な内部エラー・マスク・レジスターのデフォルト値を修正しました。

• レガシー割り込みの生成を含めるように、アプリケーション層割り込みハンドラーの内容を修正しました。

• tl_cfg_ctlバス上で多重化されるデータを表示ために、コンフィグレーション・スペース・レジスター・アクセスの項を追加しました。

Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks ofIntel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to currentspecifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice.Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expresslyagreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published informationand before placing orders for products or services.*Other names and brands may be claimed as the property of others.

ISO9001:2015登録済

www.altera.com101 Innovation Drive, San Jose, CA 95134

日付 バージョン 変更内容

2016.10.31 16.1 次の内容を変更しました。• シリアル・シミュレーションと PIPEシミュレーションの切り替えについて説明する項を追加しました。

• 表「PCI Express IPコア用のすべてのハード IPの機能比較」にてサポートされるタグの数を修正しました。

• 表「PCI Express IPコア用のすべてのハード IPの機能比較」に PICeの分岐を追加しました。

• コンフィグレーション・スペース・レジスターのアクセス・タイミングにて、tl_cfg*インターフェイスについての記述およびタイミング図を修正しました。

• Quartus Prime開発ソフトウェアの autonomousモードをオンにするための手順を追加しました。

2016.05.01 16.0 次の内容を変更しました。• Avalon-MM TXスレーブ・インターフェイスが含まれる一般的なシステムに対しての最適なリード・リクエスト・サイズを明記しました。

• qwordにアラインメントされたデータを持つ TX 3-dwordヘッダーの図を追加しました。

• 微細な誤記を訂正しました。

C-2 PCIe PCI Expressソリューションに向けた インテル Arria 10 Avalon Avalon-MMインターフェイス・ソリューション ユーザーガイド 改訂履歴

UG-01105_avmm2017.05.21

Altera Corporation 改訂履歴

フィードバック

日付 バージョン 変更内容

2015.11.30 15.1 次の内容を変更しました。• レガシー・エンドポイントに対してのみ、TX_FIFO_EMPTYビットを PCI Express to Avalon-MM Interrupt Statusレジスターに追加しました。このビットは、TX内部バッファーがreadyの際に設定可能です。

• Avalon-MM-to-PCI Expressのアドレス変換表の内容を加筆修正しました。

• nporの定義を加筆修正しました。• パラメーターの設定の章に、アクセス可能な PCIeメモリースペースのアドレス幅の定義を追記しました。

• トランシーバー・リコンフィグレーション・コントローラーIPコアの接続の項に Altera PCIe Reconfig Driverの記述を追加しました。

• 複数および単一のMSIとMSI-Xサポートに向けたアプリケーション・レイヤーの要件を明記しました。

• AVL_IRQの幅を訂正しました。正しくは、16ビットです。• 128ビットの Avalon-MMブリッジに次の制約を追加しました。バイトイネーブルに向けてサポートされるパターンは、dword粒度でなければいけません。

• さまざまなデータ幅に向けた Avalon-MMアドレッシングを明記しました。

• 欠落していた tl_cfg_ctlの信号の定義を追加しました。• dlup信号を削除しました。この信号は、Hard IP Statusインターフェイスの一部ではなくなりました。

• スタートガイドのデザイン例は、Altera FPGA開発キットのダウンロードに必要となるすべてのファイルを生成するわけではないことを示す注を追加しました。必要となるファイルがすべて含まれる AN456 PCI Express High PerformanceReference Designへのリンクを記載しました。

2014.12.15 14.1 次の内容を変更しました。

UG-01105_avmm2017.05.21 PCIe PCI Expressソリューションに向けた インテル Arria 10 Avalon Avalon-MMイ

ンターフェイス・ソリューション ユーザーガイド 改訂履歴C-3

改訂履歴 Altera Corporation

フィードバック

日付 バージョン 変更内容

• 図「Arria Vおよび Cyclone Vデバイスにおけるトランシーバー・インターフェイスの個数の指定より、起動時のデューティー・サイクルのキャリブレーションを削除しました。デューティー・サイクルのキャリブレーションは、Gen1からGen2へのスピード変更時に発生します。このパラメーターは、ユーザーがオン/オフできるパラメータではなくなりました。

• ソフトおよびハード・リセット・コントローラーの記述を訂正しました。ハード化されたリセット・コントローラーは、Arria Vデバイスおよび Cyclone Vデバイスに使用されます。

• 左下のハード IPブロックにはフリップフロップ・パッケージに向けた CvP機能が含まれることを追記しました。その他のパッケージ・タイプでは、CvP機能は右下のブロックに位置しています。

• CvP Statusレジスターのビットの定義を訂正しました。• CvP Mode Controlレジスターの CVP_NUMCLKSの定義を更新しました。

• test_in[2]、test_in[6]、および test_in[7]の定義を追加しました。

• ライトバースト中に TxsWrite_iを継続的にアサートするという要件を削除しました。TxsWrite_iは、バースト中にディアサートおよび再アサートすることが可能です。

• 表「チャネルの活用」内の x1インスタンスを訂正しました。データはチャネル 0で駆動されます。CMUクロックはチャネル 1に位置しています。

• スタートガイドの章にトランシーバー・リコンフィグレーション・コントローラーと Altera PCIe Reconfig Driver IPコアの接続を示す図を追加しました。

• RX Buffer credit allocation -performance for received requests設定からMaximumと Highの設定を削除しました。このような設定は Avalon-MMインターフェイスでは使用不可能です。使用するとデータの破損を招く恐れがあります。

• Revised under Avalon-MMルートポートのプログラミング・モデルに記載された TLPコンプリーションの受信をリードおよびノン・ポステッドの完了を含めるよう訂正しました。

2014.06.30 14.0 PCI Expressの Arria VAvalon-MMハード IPに次の機能を追加しました。

C-4 PCIe PCI Expressソリューションに向けた インテル Arria 10 Avalon Avalon-MMインターフェイス・ソリューション ユーザーガイド 改訂履歴

UG-01105_avmm2017.05.21

Altera Corporation 改訂履歴

フィードバック

日付 バージョン 変更内容

• 選択したコンフィグレーション・スペース・レジスターとリンク・ステータス・レジスターへのオプションの ControlRegister Access (CRA) Avalon-MMスレーブポートを介したアクセスを追加しました。

• トランシーバー・リコンフィグレーション・コントローラーIPコアへの接続に必要となる信号を含むオプションのハード IPステータスバスを追加しました。

• オプションのハード IPステータス拡張バスを追加しました。これには、リンク・トレーニング、ステータス、エラー、コンフィグレーション・スペース信号を含むデバッグの際に役立つ信号が含まれています。

• TxsByteEnable_i[<w>-1:0]に対しては、イネーブルおよびディセーブルされたバイトの有効なパターンに制約が追加されています。

• TxsWaitrequest_o信号の挙動を明確にしました。次の内容を変更しました。• Avalon-MM、Avalon-ST、およびアプリケーション・レイヤーへの DMAインターフェイスを備えた Avalon-MMを使用するバリアント別にユーザーガイドを作成しました。

• hip_reconfig_clkの周波数の範囲を 100~125 MHzに訂正しました。

• スタートガイドの章を簡略化しました。インストール・ディレクトリーから Gen1 x4例を複製しており、デザインを再生成するためのステップごとの操作方法は含まれていません。

• PCI Expressに向けたデザイン作成の次のステップをデータシートの章に追加しました。

• MegaWizard® Plug-Inマネージャーの参照を削除しました。バージョン 14.0では、Qsysが駆動する IPパラメーター・エディターは MegaWizard Plug-Inマネージャーに置き換えられています。

• test_in[6]の定義および test_outバス上の PIPEインターフェイス信号を観察する方法についてのナレッジ・データベースへのリンクを追加しました。

• Avalon-MMブリッジは、アウトオブオーダー Avalon-MM-to-PCI Express Read完了を異なる BARに生成しないことを明記しました。

UG-01105_avmm2017.05.21 PCIe PCI Expressソリューションに向けた インテル Arria 10 Avalon Avalon-MMイ

ンターフェイス・ソリューション ユーザーガイド 改訂履歴C-5

改訂履歴 Altera Corporation

フィードバック

日付 バージョン 変更内容

• 図「Alteraトランシーバー・リコンフィグレーション・コントローラーの接続」より、PCI Express向け PHY IPコアとトランシーバー・リコンフィグレーション・コントローラー間の接続’から reconfig_busyポートを削除しました。トランシーバー・リコンフィグレーション・コントローラーは、reconfig_busyポートを Altera PCIe Reconfigドライバーに駆動します。

• トランシーバー・リコンフィグレーション信号の説明に、Gen2データレートに対しては DCDキャリブレーションが必要であることを追記しました。更新された図はトランシーバー・リコンフィグレーション・コントローラーのパラメーター・エディターを表しています。

• 表「リンク幅、データレート、アプリケーション・レイヤーのインターフェイス幅のすべての組み合わせうに向けたアプリケーション・レイヤーのクロック周波数」から、Gen2x1 62.5 MHzコンフィグレーションへの参照を削除しました。このコンフィグレーションはサポートされていません。

• Added description of TxsWaitRequest信号についての記述を追加しました。この信号は、Avalon-MMブリッジに未処理のリードリクエストが 8個ある場合にアサートされます。

• アナログ QSFとピン・アサインメントの作成方法についての項を追加しました。

• Device IDと Sub-system Vendor IDの定義を変更し、このようなレジスターは Type 0 (Endpoint) コンフィグレーション・スペースでのみ有効であるということを明記しました。

• 複数のMSIおよびMSI-Xサポートを表記するよう図を改善し、Alteraウィキの例への参照を追加しました。

• ATX PLLへの参照を削除しました。この PLLは、Arria Vでは利用不可能です。

• 表「電源供給の要件」を更新しました。• Gen1と Gen2の両方のデータレートに対して GTデバイスを使用するように、Cyclone Vデバイスに対するスピードグレードの推奨を変更しました。

2014.12.20 13.1 次の内容を変更しました。

C-6 PCIe PCI Expressソリューションに向けた インテル Arria 10 Avalon Avalon-MMインターフェイス・ソリューション ユーザーガイド 改訂履歴

UG-01105_avmm2017.05.21

Altera Corporation 改訂履歴

フィードバック

日付 バージョン 変更内容

• CvPがイネーブルされている際の refclkに対する制約を追加しました。

• nPERSTL*の位置についての情報を訂正しました。• test_in[4:1]の定義を訂正しました。• デバッグの章に記載されたソフト・リセット・コントローラーとハード・リセット・コントローラーの切り替えについて、ソフト・リセット・コントローラーを使用するにはパラメーターの hip_hard_reset_hwtclを 0に設定する必要があるファイル名を変更しました。

• 「デバイス左側に位置するハード IPは、デバイス左側の適切なチャネルに接続する必要があります。」といったシリアルデータに向けたチャネル・ラベリングの説明を追加しました。

• Avalon-MM Arria V PCI Express用ハード IPスタートガイドの Transceiver Reconfiguration Controller IPコアのリセット信号 alt_xcvr_reconfig_0 mgmt_rst_resetの接続を訂正しました。このリセット入力は、clk_0 clk_resetに接続します。

• Avalon-MMインターフェイスを使用するバリアントに向けた nreset_statusの定義を追加しました。

• トランザクション・レイヤーの配線ルールと Avalon-MMルートポートのプログラミング・モデルに、ルートポートに送信された Type 0コンフィグレーション・リクエストはデバイス番号によってフィルターされないことを追記しました。アプリケーション・レイヤー・ソフトウェアは、デバイス番号が 0より大きいリクエストは取り除く必要があります。

• デバッグの章に、リンク・トレーニングの問題を回避するための推奨リセット・シーケンスを追加しました。

• 連続したサイクルで割り込みが受信される場合の RxmIrq_

<n>_i[<m>:0] への制約を追加しました。• tl_cfg_ctlのタイミング図を更新しました。• Avalon-MMインターフェイスでサポートされる TLPから I/

Oリード・リクエストと I/Oライト・リクエストを削除しました。

• SignalTapのデバッグに LTSSMインターフェイスが使用可能であるという内容の注を追加しました。

• CvPがイネーブルされている際の、ダイナミック・トランシーバー・リコンフィグレーションについての制約を追加しました。

2014.05.06 13.0 次の内容を変更しました。

UG-01105_avmm2017.05.21 PCIe PCI Expressソリューションに向けた インテル Arria 10 Avalon Avalon-MMイ

ンターフェイス・ソリューション ユーザーガイド 改訂履歴C-7

改訂履歴 Altera Corporation

フィードバック

日付 バージョン 変更内容

• タイミング・モデルは、最終的なものです。• Single Dwordバリアントを実行するための手順を追加しました。

• test_in[4:1]の定義を訂正しました。このベクトルは、4’b0100に設定する必要があります。

• 図 3-2に記載された mgmt_clk_clkの接続を訂正しました。• nPERSTL*の定義を訂正しました。このデバイスは、デバイス内に PCI Express向けのハード IPの各インスタンスに対し、1つの nPERSTL*ピンを備えています。

• データシートの章にある機能比較表を修正しました。PCIExpress向けの Avalon-MMハード IPの IPコアはレガシー・エンドポイントをサポートしていません。

C-8 PCIe PCI Expressソリューションに向けた インテル Arria 10 Avalon Avalon-MMインターフェイス・ソリューション ユーザーガイド 改訂履歴

UG-01105_avmm2017.05.21

Altera Corporation 改訂履歴

フィードバック