デザイン・ツールの最新版ISE Design Suite 10.1

＊この資料に記載されている会社名、製品名は、各社の登録商標または商標です。

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本日のニュース

1 常に業界をリードしてきたISEデザイン・ツール

3 ISE Design Suite 10.1の紹介

2 デザイン・ツールを取り巻く要因と業界の重要課題

まとめ4

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ザイリンクスのデザイン・ツールリーダシップの継承

2005年3月 2005年12月 2006年6月 2007年1月 2007年3月

• ISE™ 7.1i をリリースロジックの性能を70％向上させ世界最速のFPGAをさらに高性能化

� Xilinx Power Toolにより消費電力を低減� 低コストなSpartan-3 ジェネレーションのサポートを拡大

• ISE 8.1i をリリースFPGAの性能を競合ソリューションに比べ最高で70％高性能化

� 無償のISE WebPACK�がデバイスのサポートを拡大

• ISE 8.2i をリリース65nm Virtex™-5 FPGAファミリ向け総合的ロジック設計ソリューション

� デバイスの性能を競合ソリューションに比べ平均30％高速化

• ISE 9.1i をリリース新しいSmartCompile™テクノロジにより実装ランタイムを最小で6分の１まで低減

� 超高集積タスク・フォースにより業界最速のタイミング・クロージャを実現

• PlanAhead™ 9.1 をリリース新しいPinAheadテクノロジによりFPGA設計を合理化、プリント基板の統合化を推進

�パッケージの物理的ピン配置にI/Oポートを全自動または半自動で割り当て

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ISE Design Suite 10.1を取り巻く要因

• タイミング余裕度を簡単にクリア

• 「1日あたり試行回数」の向上

• ピン・プランニングの簡素化

• 各種ツールの「使いやすさ」を向上

• 消費電力の解析能力と最適化能力の向上

• すべての設計ツールを統合してリリース

ピン・プランニングピン・プランニング

タイミング余裕度タイミング余裕度

長い設計サイクル長い設計サイクル

消費電力の制約消費電力の制約使いやすさ

使いやすさ

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ISE Design Suite 10.1の紹介

• ロジック、エンベデッドプロセッサ、DSP設計のすべてに対応する統合的設計環境

• トータルな顧客ソリューションを提供� ロジック、エンベデッドプロセッサ、DSP製品のリリースを同期

• インターネットを介し、すべての製品のアップデートと

評価版に迅速かつ容易に

アクセス可能

すべてのザイリンクスのデザイン・ツールを統合してリリース

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統合されたISE Design Suite 10.1

ハードウェア設計

エンベデッドシステム設計

ソフトウェア開発Platform Studio SDK

サード・パーティのEDAツールソフトウェア／ハードウェアの相互検証

デバッガソフトウェア開発ツール

リアルタイムOS サード・パーティ

EDK with Platform Studio (XPS)

システム・レベル設計

アーキテクチャ設計

IP ライブラリ

� CoreGenerator� MicroBlazeプロセッサ� コネクティビティIP� DSP IP� エンベデッドIP

PCBレイアウト・ツール

デバッグ

ChipScope Pro

System Generator for DSPAccelDSP合成ツールザイリンクスPlatform Studio

RTL設計Project Nav

機能の検証ISim / ModelSim XE

RTLシンセシスXST

フロア・プランニングPlanAhead

P&RPar

消費電力解析XPower

ISE Foundation + PlanAhead™

FPGA / PCB インターフェイスIBIS / STAMP/HSPICE Models

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さらなる高速性を実現

� メインストリームおよび高集積FPGAにおいてアルゴリズムのチューニングにより平均で8％速度性能を向上− 大規模ブロック配置の改善（DSP48、BRAM）� バスを意識したI/O配列機能によりバスを集約

• PlanAheadのインタラクティブな設計・解析機能を用いてさらに高速化を実現

• SmartXplorerを使えば、さらに最大38％の高速化が可能� Linux上で分散処理を活用し、最善の結果を得るためのストラテジを推奨

タイミングゴールの達成を支援

処理待ちストラテジのキュー

利用できるホストのキュー

最初のストラテジを最初のホストと付き合わせ

ホスト上でストラテジを実行

ストラテジの完了

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0

5

10

15

20

25

30

35

40

%

性能を最大38％高速化SmartXplorerの分散処理

「ストラテジによって結果が大きく異なるので驚きました。SmartXplorerによって性能を 20％も高速化できたのです」-Xsigo Systems, Inc. ロジック・デザイナ ホンダ・ヤン（Honda Yang）氏

「ストラテジによって結果が大きく異なるので驚きました。SmartXplorerによって性能を 20％も高速化できたのです」-Xsigo Systems, Inc. ロジック・デザイナ ホンダ・ヤン（Honda Yang）氏

Virtexユーザによる設計、性能改善の順に配列

注：この比較で用いた15種の設計の集積度はXC4VSX35からXC5VLX330まで注：この比較で用いた15種の設計の集積度はXC4VSX35からXC5VLX330まで

複数のストラテジを立てることによって最適設定を広範に探索

ユーザは個々の実行をモニタリングでき、タイミング・レポートも個別に得られる

複数のストラテジを立てることによって最適設定を広範に探索

ユーザは個々の実行をモニタリングでき、タイミング・レポートも個別に得られる

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ユーザの生産性を向上インプリメンテーションサイクル・タイムの短縮に貢献

「ISE Design Suite 10.1は私たちの設計チームにとってきわめて貴重な製品で、これまでデザインの実行時間を80％も改善できました。実行時間が短くなれば開発期間も大幅に短縮され、迅速な市場投入が可能になります」--富士通株式会社フォトニクス事業本部シニアエンジニア 大場康弘氏

「ISE Design Suite 10.1は私たちの設計チームにとってきわめて貴重な製品で、これまでデザインの実行時間を80％も改善できました。実行時間が短くなれば開発期間も大幅に短縮され、迅速な市場投入が可能になります」--富士通株式会社フォトニクス事業本部シニアエンジニア 大場康弘氏

1x (parity)

ISE 10.1はデザイン実行時間が平均で2分の1にISE 10.1はデザイン実行時間が平均で2分の1に

2x

実行時間の比率

5x

Virtex�-5ユーザによる設計、実行時間改善の順に配列

注：この比較で用いた30種の設計はメインストリームから大規模Virtex-5デバイスまでを含む

注：この比較で用いた30種の設計はメインストリームから大規模Virtex-5デバイスまでを含む

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PlanAhead Liteがもたらす生産性の向上

• ISE Foundationのユーザは誰でも新しいPlanAhead を無償で利用可能• PinAheadテクノロジにより、FPGAとプリント基板間のインターフェイスを管理する複雑な仕事を簡素化

� 早い段階でのインテリジェントなピン配置の決定を支援� 全自動または半自動のピン割り当てが可能� WASSOと設計ルール・チェックを設計サイクルの早い段階で実行

� HDLとCSVによるインポートとエクスポート• 設計解析とフロア・プランニングが可能

� クリティカル・パスとフロアプランを視覚的に表現、性能の改善に貢献

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ストラテジに基づいた新しいインプリメンテーション使用すべきツールのオプションを自動選択

• 設計ゴールに基づいて自動的に最善のインプリメンテーションアルゴリズムを判定

� Balanced : （初期設定）性能とデザイン実行時間のバランスを取る設定

� Timing Performance :最高の性能を引き出す� Minimum Runtime :デザイン実行時間の短縮を最重視� Area Reduction :性能への影響を最低限に抑えつつスライス数を削減

� Power Optimization :性能への影響を最低限に抑えながらダイナミック消費電力を最小化

• ストラテジのカスタマイズが可能

目標を設定すれば、実装設定を何回も行う必要がない

*Synplify Pro 8.9によるベンチマーク

エリアを平均で10%*改善

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タスク・フォースによるデザイン検証の改善

65nm FPGA以降の検証の課題に挑む

コラボレーションをリードするザイリンクス

• EDAプロバイダ大手との協力� 目標：RTLシミュレーションの性能の向上

• ザイリンクスとMentorがもたらす製品� 業界初のセキュアIPモデル*

� デザイン実行時間を最短で2分の1に改善� 性能を最適化したBRAM、DSPおよびFIFOのシミュレーション・モデルによりRTLシミュレーションの実行時間を最短で2分の1に

*Verilog LRM - IEEE Standard 1364™-2005に準拠

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システム設計の簡素化

• 設計構築の柔軟性を高める� ユーザ設計におけるエンベデッドサブシステム、DSPサブシステムの用途の拡大

� ロジック、エンベデッドおよびDSPコンポーネントを容易に組み合わせ可能

• ドメイン特有の設計環境を統合� EDKプロジェクトをインポート／エクスポートして

System Generator内でハードウェアとのコシミュレーションが可能

� System GeneratorからISE Project NavigatorへのDSP設計の統合が容易に

� EDK用のDSPアクセラレータをSystem Generatorで自動的に生成

相互運用性によってエンベデッドプロセッサとDSP機能の新しい可能性を拓く

エンベデッドシステム

DSPハードウェア

-DSP以外のハードウェア

MATLABアルゴリズムAccelDSP System Generator

EDK/XPS

RTL

- ブロック統合- コンフィギュレーション管理

- 制約

- 配置とルート

ISE FoundationCoreGen IP

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消費電力の低減に対処する

• 第2世代のXPower Analyzer� 予測精度を大幅に改善� 新しいユーザインターフェイスで以下が可能に

� 消費電力をモジュールと階層ごとに表示� リソース要素による消費電力� デザインの熱特性の解析� 電圧レールごとに消費電力を表示

• 消費電力の最適化に関する設計目標とストラテジ� ワンステップのプロセスで動的な消費電力最適化を実現

システムの消費電力と冷却の要件を満たすための支援

リソース・ビュー

階層ビュー

Virtex-5デバイスで10％の削減Spartan-3Aデバイスで12％の削減

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まとめ

• 性能を最大38％高速化• ユーザの生産性を大幅に改善

� デザイン実行時間を最短で2分の1に短縮� PlanAhead Liteによる生産性の向上� 検証実行時間の高速化

• 消費電力の解析と最適化を改善困難な課題を克服するための強力なソリューション