０８ 電界効果トランジスタ

（１）JFET

電子デバイス工学

接合形電界効果トランジスタ Junction Field Effect Transistor: JFET

p+/n接合界面に形成される空乏層幅をVGで制御（広げたり・狭めたり） ソース・ドレイン間の電流の経路（チャネル）がVGで制御される 増幅効果

VG, VDの印加の度合いによって空乏層の幅が変わる

VD=0, VG=0 VD=0, VG<0

VD>0, VG<0 VD>0, VG<<0 VD>0, VG<<<0

VD=0, VG<<0

p+-type

p+-type

n-type

VG≦0

VD

W

x

y

z L

a

Source Drain

Depletion Layer

Depletion Layer

Gate

Gate

Channel

JFETの電流・電圧特性（概要）

ソース・ドレイン間の電圧増加 途中までほぼリニアに増加 チャネルの縮小が顕著になるとその増加率が低下 チャネルが空乏層で閉じられる（ピンチオフという） とほぼ一定（飽和）

p+-type

p+-type

n-type

VG≦0

VD

W

x

y

z L

a

Source Drain

Depletion Layer

Depletion Layer

Gate

Gate

Channel

VD

VG

VD

VG

VD

VG

VD

VG

VD

VG

VD

VG

VG

VD

VD

VG

P P

VDSat 0 VD-VDSat

VDSat

VD

VG

VD

VG

P

0 VD-VDSatVDSat

VD

P

VD

P

VDSat

VD

VG

VD

VG

P

VDSat

VD

JFETの電流・電圧特性 空乏層の広がりとの関係

JFETの電流・電圧特性 チャネルがとぎれてもよいのか？

チャネル先端とドレインの間に空乏層 ピンチオフ以降

空乏層は高抵抗

Ｐから空乏層に注入された電子は， その高電界で直ちにドレインへ

VDSat以上の電圧はほとんど空乏層にかかる

空乏層に高電界形成

VDVD VDSat VDSat

P

P P P

VDVD

S D

G

V(x)

xP P

理論解析

2/1

D

Bi0S2/1

ADD

Bi0SD

21

12

≈

+=

qNV

/NNqNVW εεεε

AD NN <<

ゲートのp+層のアクセプタ密度NA ≪ ソース・ドレイン間のn層のドナー密度ND

よって，pn接合のn形側に形成される空乏層の幅WDは，

無バイアス時のチャネルの幅

WD

L

a

p+

n

p+層があるため，もとの幅 a よりも，空乏層の幅 WD の分だけ，狭くなる．

どれくらい狭くなる？

拡散電位VBiは，次のようにND,NA,niを用いて表すことができる．

拡散電位VBiと不純物密度の関係

−=

kTqVnn Bi

n0p0 exp2ip0p0 npn =

Ap0 Np =Dn0 Nn =

−=

kTqVN

Nn Bi

DA

2i exp

= 2

i

DABi ln

nNN

qkTV

EC

EF

EV

拡散電位VD

ｎ形

ｐ形

np0=ni2/pp0

=ni2/NA

pp0=NA

nn0=ND

pn0=ni2/nn0

=ni2/ND

−=

kTqVpp Bi

p0n0 exp

どちらを使ってもＯＫ

VBi

pn接合の空乏層幅に関する 以前のスライドの復習

拡散電位の記号について． FETについては，ドレインを意味するときの添え字として”D”を 使うので，拡散電位(Diffusion Potential)をVDとあらわすとドレイン電圧のVDと同じになってしまう．そこで，拡散電位については，別名Built-in Potentialとも呼ばれることから，VBiとすることにする．

拡散電位VDと不純物密度の関係 に用いた以前のスライドの復習

拡散電位の記号について． FETについては，ドレインを意味するときの添え字として”D”を 使うので，拡散電位(Diffusion Potential)をVDとあらわすとドレイン電圧のVDと同じになってしまう．そこで，拡散電位については，別名Built-in Potentialとも呼ばれることから，VBiとすることにする．

ゲート電圧のみ印加 ドレイン電圧は少しだけ

( )WWaLVqNI )(2 DeDD −×=

δµ

( )断面積×= ee JI

EqnqJ eee µ=Φ−=

VG=0の時にチャネルを流れる電流

2/1

D

Bi0SD

2

=qN

VW εε

= 2

i

DABi ln

nNN

qkTV

WD

L

a

p+

n

VG=0

Ie

δV

VG<0の時にチャネルを流れる電流

WWaLVqNI )(2 DeDD −=

δµ

2/1

D

GBi0SD

)(2

−

=qN

VVW εε

= 2

i

DABi ln

nNN

qkTV

負のVGが印加されることで p+/n接合が逆バイアスになり 空乏層幅WDが広がる

VG

WD

L

a

p+

n

VG<0

IeδV

VG<0なので，実際には 「ひく」ではなく，「たす」

チャネルが空乏層で閉じられるとき （VD=0）

VG

WD

L

a

p+

n

VG=VTH

aVVqN

W =

−=

2/1

GBiD

0SD )(2 εε

0S

2D

BiTH 2 εεaqNVV −=

VBi

VP

ピンチオフ電圧

ドレイン電圧も 印加

ソースとドレインの間に電圧を印加

[ ]2/1

GBiD

0SD )(2)(

+−= xVVV

qNxW εε

[ ]2/1

GBiD

0SDS

2

−= VV

qNW εε [ ]

2/1

DGBiD

0SDD

2

+−= VVV

qNW εε

ソース側空乏層幅 ドレイン側空乏層幅

VG<0

VD

a

WD(x)x

y

V(x)

x

VD

0

V(x)

WDDWDS ドレイン電圧とゲート電圧の両方の効果

ｘの位置によって空乏層幅が異なる

VGVG<0

VD

a

WD(x)x

y

dx

[ ]WxWaNqxxR

)(2d)(d

DDe −=

µ

微小区間x～x+dxの抵抗dR(x)は

[ ]WxWaNqxI

xRIxV

)(2d

)(d)(d

DDeD

D

−=

=

µ

オームの法則より，

ソース・ドレイン間で積分すれば，

[ ] LIxVxVVVqN

aWNqV

D0

2/1

GBiD

0SDe

D

)(d)(22 =

+−−∫

εεµ

[ ] ∫∫ =−LV

xIxVxWaWNq0

D0

DDe d)(d)(2D

µ

電流の導出（１／２）

( ) ( )[ ]

−−−+−= 2/3GBi

2/3GBiD

D

0SDmaxD

232 VVVVV

qNaVgI εε

[ ] ( )DD

0

2/3GBi

D

0S

0

2/1

GBiD

0S 2322

VV

VVVqN

aVVdVVVqN

a

+−−=

+−−∫

εεεε

LaWNqg De

max2 µ

=

[ ] LIxVdxVVVqN

aWNqV

D0

2/1

GBiD

0SDe

D

)()(22 =

+−−∫

εεµ

電流の導出（２／２）

VGVGVG<0

VD

a

x

y

L

WD(L)=a

( )

−−=

−−=

0S

2D

BiG

GBi0S

2D

Dsat

2

2

εε

εε

aqNVV

VVaqNV

[ ] aVVVqN

LW =

+−=

2/1

DSatGBiD

0SD

2)( εε

0S

2D

P 2 εεaqNV = )( GBiPDSat VVVV −−=

ピンチオフ時の電圧

ピンチオフ電圧VPを用いると，飽和時の電圧VDsatは，

( ) ( )[ ]

−−−+−= 2/3GBi

2/3GBiDSat

D

0SDSatmaxDSat

232 VVVVV

qNaVgI εε

( )GBiPDsat VVVV −−=

( )

−+

−−=

2/3

P

GBi

P

GBiPDSat 231

VVV

VVVII

[ ]0S

2D

DSatGBiP 2 εεaqNVVVV =+−=

LaNqWI

0S

32D

2e

P 3 εεµ

=

ピンチオフ時の電流

をIDの式に代入して

ただし，

であることを用いれば，

( ) ( )[ ]

−−−+−= 2/3GBi

2/3GBiD

D

0SDmaxD

232 VVVVV

qNaVgI εε

[ ] P0S

2D

DSatGBi 2VaqNVVV ≡=+−

εε

−−

−+−=

2/3

P

GBi2/3

P

GBiDPDmaxD 3

2V

VVV

VVVVVgI

VPを用いたドレイン電流の式

−−

−+−=

2/3

P

GBi2/3

P

GBiDPDmaxD 3

2V

VVV

VVVVVgI

JFETのVD/ID特性

IDSat

VDSat

ピンチオフ

D

2/1

P

GBimax

GBi

D2/1

P

2/3GBi

Dmax

2/3

GBi

D2/1

P

2/3GBi

Dmax

2/3

P

GBi2/3

P

GBiDPDmaxD

1

1231

3)(2

113

)(2

32

VV

VVg

VVV

VVVVg

VVV

VVVVg

VVV

VVVVVVgI

−−=

−

−+

−−≈

−

−

+−

−=

−−

−+−=

D

2/1

P

GBimaxD 1 V

VVVgI

−−=

GBiD VVV −<<

ID/VD特性の線形領域の近似式

−−

−+=

∂∂

≡=

2/1

P

GBi2/1

P

GBiDmax

const.G

Dm

DV

VVV

VVVgVIg

V

トランス・コンダクタンス

( ) 2/1GBi

1/2P

DmaxmLin 2 VVV

Vgg−

=

−−=

2/1

P

GBimaxmSat 1

VVVgg

線形領域と飽和領域の トランス・コンダクタンス

VDに依存 VDに依存しない

MES-FET

MES-FET

p+/nのn形側に形成される空乏層幅 ＝ ショットキー接触した半導体側の空乏層幅

ｎ形半導体の上にｐ＋層を形成する代わりに， ｎ形半導体の上にショットキー接触を形成しても， 同じ幅の空乏層が形成される JFETと同じことができる

付録

VG=0.0V, VD=0V VG=0.2V, VD=0V VG=0.4V, VD=0V

VG=0.4V, VD=5V

VG=0.4V, VD=10V VG=0.2V, VD=10V

VG=0.2V, VD=5V VG=0.0V, VD=5V

VG=0.0V, VD=10V VG=0.8V, VD=10V

VG=0.8V, VD=5V

VG=0.8V, VD=0V

JFETの空乏層のVG&VD依存性とピンチオフの様子

空乏層 Gate

Gate S D