저전력 고속 비교기를 이용한 6비트 2Gs/s CMOS A/D 변환기 설계하는 이른바...

工學碩士學位請求論文

저전력 고속 비교기를 이용한 6비트 2Gss

CMOS AD 변환기 설계

Design of a 6bit 2Gss AD converter with

Low-power and High Speed Comparator

2004年 2月

仁荷大學校大學院

電子工學科(情報工學專攻)

李學圭






2004年 2月

指導敎授尹廣燮

이 論文을 工學碩士學位論文으로 提出함



李學圭

이 論文을 李學圭의 碩士學位論文으로

認定함

2004년 2월 일

主審

副審

委員

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요약

본 논문에서는 035um CMOS 공정을 이용하여 2GHz의 변환속도와 33V 공급 전압으로 구동되는 6비트 풀 플래쉬 구조의 AD 변환기를 설계하였다 플래쉬 AD 변환기는 구조가 간단하고 가장 빠른 구조이다 비교기를 병렬로 나열한 구조이며 아날로그 입력신호를 받아 디지털 신호를 출력하기 위해 한 클럭 주기만 필요하다 그러나 큰 면적과 전력소모의 단점이 있다제안된 저전력 고속 비교기를 사용함으로써 전체 동작속도를 올리고 소비전력 또한 감소하며 칩면적을 최소화 시켰다 또한 칩 측정을 위하여 PLL 회로와 출력단에 분주기 회로를 추가하였다 설계된 6비트 2Gss 플래쉬 AD 변환기를 035um CMOS 공정으로 설계하여 칩제작을 하였다 HSPICE 모의 실험한 결과 33V의 공급전압에서 230mW 의 전력소모를 나타내었다 선형성의 특성인 DNLINL 오차는 plusmn067LSB 와 plusmn080LSB 이하로 나타났고 SNDR은 30dB으로 측정되었다 본 논문에서 구현된 6비트 저전력 고속 AD 변환기는 디스크 드라이브 헤더 고속 직렬 데이터 통신 샘플링 스코프 위상 어레이 레이더 및 차세대 무선 트랜시버(UWB)에 사용되고 있다

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Abstract

This paper presents the design of 6bit full-flash Analog to Digital converter which shows the conversion rate of 2GSampless and the power supply of 33V with 035um CMOS process Flash AD converter is simple and the fastest It is architecture which arrays comparators with parallel and then receive a analog input signal and need only one clock cycle in order to digital output signal but it is that drawbacks of large size and power dissipation Using of the proposed low power high speed comparator produced results which of improvement of conversion rate decrease of power dissipation and die area Added to PLL circuit and divider circuit at out stage for measurement The paper is designed a 2GSampless 6bit flash AD converter with 035um CMOS technology Simulation results using Hspice show the power dissipation of 200mW DNL of plusmn067LSB INL of plusmn080LSB and maximum SNDR of 30dB The proposed 6bit low power high speed flash AD converter is expected to be applied for Header of disk drive high speed series data communication sampling scope phase array rader and UWB

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목 차

요 약 ⅠAbstract Ⅱ목차 Ⅲ그림 목차 Ⅴ표 목차 Ⅷ

제 1 장 서 론 1

제 2 장 AD 변환기의 종류 4 21 나이퀴스트 AD 변환기 5 211 풀 플래쉬 AD 변환기 5 212 2단 플래쉬 AD 변환기 6 213 파이프라인 AD 변환기 7 214 타임-인터리브드 AD 변환기 8 215 폴딩 AD 변환기 9 216 폴딩인터폴레이팅 AD 변환기 10 217 축차 비교형(SAR) AD 변환기 12 218 알고리드믹 AD 변환기 13 22 오버샘플링 AD 변환기 14

제 3 장 6비트 2Gss 플래쉬 AD 변환기 설계 16 31 AD 변환기의 구조 16 32 제안하는 저전력 고속 비교기 18

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321 비교기의 특성 및 설명 18 322 세부 회로 설명 26 33 디지털 신호 처리단 35 331 오차 보정 회로 35 332 온도계코드 to 바이너리 코드 변환 회로 37 333 메모리 구조형 엔코더 38 334 엔코더 출력 버퍼 40 34 PLL 41 341 위상 주파수 검출기 설계 41 342 전하 펌프 회로와 루프 필터 회로 설계 42 343 전압 제어 발진기 설계 43

제 4 장 실험결과 및 고찰 41

제 5 장 레이아웃 51

제 6 장 결 론 60

참고문헌 61

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그 림 목 차그림 1 설계시 고려해야할 요소 2그림 21 풀 플래쉬 AD 변환기의 구조 6그림 22 2단 플래쉬 AD 변환기의 구조 7그림 23 파이프라인 AD 변환기의 구조 8그림 24 타임-인터리브드 AD 변환기의 구조 9그림 25 폴딩 AD 변환기의 구조 10그림 26 폴딩인터폴레이팅 AD 변환기의 구조 11

그림 27 인터폴레이팅의 원리 12그림 28 축차 비교형 AD 변환기의 구조 13그림 29 알고리드믹 AD 변환기의 구조 14그림 210 오버 샘플링 AD 변환기의 구조 15

그림 31 AD 변환기 전체 구조 17그림 32 비교기의 심볼과 특성곡선 18그림 33 Bi-stable 회로도 19그림 34 등가회로와 발산 시간 20그림 35 Bi-stable 전류 소신호 모델 20그림 36 Bi-stable Behavior 그래프 23그림 37 Bi-stable 회로의 에너지 전위 24그림 38 제안한 비교기 회로도 25그림 39 증폭 응답 시간 26그림 310 인버터쌍의 크기 비율에 대한 gm값 27그림 311 Bi-stable 공급 전압 제어 28

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그림 312 인버터의 최대 전력 소비 곡선 29그림 313 인버터의 동적 소비전력 29그림 314 Bi-stable 곡선의 기울기 31그림 315 비교기의 소비전력 31그림 316 잔류전압제거 알고리즘 32그림 317 잔류전압 제거시 MOS 등가모델 32그림 318 VTH-Offset 조절 NMOS 33그림 319 비교기 동작 개념도 34그림 320 오차보정 알고리즘 36그림 321 오차보정 회로 37그림 322 선택코드로 변환 37그림 323 롬구조형 엔코더 38그림 324 엔코더 출력 버퍼 40

그림 325 PLL의 기본 구성도 41그림 326 3상태 위상 주파수 검출기 회로 42그림 327 전하 펌프와 루프필터 회로 43그림 328 전압 제어 발진기 44

그림 41 클럭노이즈에 영향을 받는 기준전압원 41그림 42 노이즈가 포함된 기준 전압 출력 파형 42그림 43 노이즈가 제거된 기준 전압 출력 파형 42그림 44 캐패시터 용량에 따른 기준전압값 43그림 45 기준 전앖값 도표화 43그림 46 비교기 출력 파형 44그림 47 리셋모드 일때 잔류전압 제거 파형 44

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그림 48 DF-F을 이용한 디지털신호화 출력 파형 45그림 49 오차보정 회로 출력 파형 45그림 410 6비트 디지털 출력 파형 46

그림 411 PLL 락킹 타임 46그림 412 발생기에서 나온 클럭 파형 47

그림 413 164분주기 출력 파형 47그림 414 AD 변환기의 DNL 특성 48그림 415 AD 변환기의 INL 특성 48그림 416 최근 6비트 플래쉬 AD 변환기의 연구추세 50

그림 51 6비트 AD 변환기의 플로어 플랜 51그림 52 저항열과 캐패시터열 레이아웃 52그림 53 비교기 레이아웃 52그림 54 D-flipflop 레이아웃 53그림 55 오차보정 회로 레이아웃 53그림 56 DCL and N Coder 레이아웃 54

그림 57 엔코더 레이아웃 54그림 58 플래쉬 AD 변환기 레리아웃 55그림 59 클럭 신호 발생기 레이아웃 55그림 510 클럭 분배기 심볼 56그림 511 클럭 분배기 레이아웃 56그림 512 164 클럭 채배기 레이아웃 57그림 513 6비트 출력 채배기 레이아웃 57

그림 514 저속도 테스트용 6비트 AD 변환기 레이아웃 58그림 515 6비트 AD 변환기 및 테스트블럭 레이아웃 59

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표 목 차

표 31 비교기의 성능 지수 19표 32 저항값과 오차 35표 33 디지털 신호 처리 과정 39

표 41 모의 실험 결과 49표 42 최근 발표된 플래쉬 AD 변환기의 성능 비교 50

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제 1장 서 론 무선통신 및 전자기기의 발달로 인하여 전자산업이 호황을 가져왔다 또한 인간과 컴퓨터와의 상호작용(HCI) 또한 증대 되어왔다 따라서 모든 전자장비들이 고정형이 아닌 휴대용으로 진보해감에 따라 소형 저전력을 요구하게 되었다 이에 모든 칩들을 하나로 통합하는 이른바 집적회로 설계기술 SoC(System on a chip)의 필요성이 증가하였다 이에 집적도가 높고 응용분야가 다양한 CMOS(Complementary Metal Oxide Semiconductor) 공정을 이용한 주문형 반도체 회로(Application Specific Integrated Circuits ASIC)가 주목을 받고 있다 반도체 산업은 LSI를 향해 상당한 진보를 이루고 있다 오늘날의 공정 기술은 1500만 개까지의 게이트를 갖는 디바이스를 가능케 하고 있으며 1억 게이트의 디바이스가 나올 날도 멀지 않았다 온칩의 마이크로프로세서 코어 DSP 코어 그리고 대형 메모리 블록은 주류가 되었으며 여러 시스템이 하나의 칩위에 올라가는 것도 시간 문제다 현재 시장을 이끄는 가장 큰 세력은 셀룰러폰으로 이 시장의 3분의 1을 차지하고 있다 그 밖의 뜨거운 어플리케이션 시장으로는 디스크 드라이브 셋톱박스 DTV 비디오 게임 DVD 플레이어 그리고 인터넷 네트워킹 등이 있다 시스템에서 디지털 신호 처리 장치(DSP)와의 인터페이스기능 블럭을 담당하는 AD( Analog to Digital) 변환기는 더욱 중요한 기능 블록이 되고 있다 현재 모든 전자기기에 사용되고 있듯이 AD 변환기의 사용은 광범위하다 종류도 처리속도 해상도 전력소비에 따라 그 사용범위가 다르다 설계한 6비트 고속 AD 변환기의 경우 빠른 처리속도가 요

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구 되어지는 시스템에 사용되고 있다 현재 전자기기의 고용량 시스템으로 인해 빠르게 핸들링 할 수 있는 고속 디스크 드라이브 헤더에 사용되고 있으며 해상도가 낮고 고속을 요구하는 고속 직렬 데이터 통신 샘플링 스코프 위상 어레이 레이더 의료용 기기 및 차세대 무선 트랜시버에 사용되고 있다 기존의 플래쉬 방식의 AD 변환기는 속도가 가장 빠르다는 장점이 있었으나 전력소비가 매우 크거나 칩으로 구현 했을시 면적을 많이 차지하는 단점들을 가지고 있었다 점차적으로 공정기술의 발달로 인하여 속도 개선과 면적의 최소화를 이룰수 있었다 본 연구에서는 처리속도의 향상과 이에 비례하는 전력소모의 감소와 칩면적의 최소화에 중점을 두어 설계하였다

그림 1 설계시 고려해야 할 요소Fig 1 Consideration of design factor

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그림1에서 보는것과 같이 설계 목표를 잡고 원안에 들어가 만족 할수 있도록 같은 기능 수행에 있어 회로의 최소화와 최적화를 통하여 만족할만한 설계를 하였다 본 연구에서 제안하는 6비트 2Gss CMOS 플래쉬 AD 변환기의 구조는 저항열(array)을 이용한 기준 전압원 생성과 전압의 안정성을 위해 캐패시터를 사용하였고 저전력 고속에서 동작하는 비교기를 사용하였으며 디지털 블록으로 오차 보정 및 최종 바이너리 출력을 하는 구조로 설계하였다 본 논문의 구성은 2장에서 기존 AD 변환기 구조와 특징들을 설계 측면에서 고찰 하였고 3장에서는 제안하는 6비트 AD 변환기의 구조와 회의 동작원리 설계 방법에 대해 설명하였다 4장에서는 설계된 AD 변환기의 HSPICE를 이용한 실험 결과 및 고찰 5장은 레이아웃에 대하여 설명하였으며 6장에서는 결론을 맺었다

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제 2 장 AD 변환기의 원리

AD 변환기는 1955년 이중 적분형 AD방식이 제안되었고 1960년대에 모듈화된 제품이 생산되기 시작하였으며 1975년에 병렬 비교형 제품이 실용화되었다 1980년대 전반은 오디오용 AD 변환기와 DA 변환기의 개발이 활발하였으나 1980년대 후반과 1990년대에 들어서는 영상 신호처리의 응용분야가 확대됨에 따라 영상 신호처리용 AD 변환기의 연구가 활발히 진행되고 있다[1] 최근에는 전자제품 및 통신장비등의 소형화 경량화 및 휴대용 추세에 따라 복잡한 시스템을 한 개의 칩에 집적화하고 있으며 이에따라 저전력을 소모하고 적은 칩면적을 가지면서 고해상도를 유지할 수 있는 AD 변환기의 연구가 활발히 진행되고 있다 또한 SDR(Software Defined Radio)과 같은 차세대 이동통신 단말기내 장착될 SOC(System on a chip)는 더욱 고해상도 고속 저전력 다기능 등의 사양을 요구할 것으로 기대된다[2][3] 따라서 이러한 SOC내 장착될 Nyquist-Rate 데이터 변환기는 고해상도 고속 저전력 소모의 사양을 만족시키는 파이프라인 폴딩 및 인터폴레이팅 등의 구조 및 신호처리 방식을 당분간 채택하는 경향을 유지할 것으로 예측된다 이 장에서는 입력신호의 샘플링 기법에 따라 21절에서는 나이퀴스트 데이터변환기 22절에서는 오버샘플링 데이터변환기로 구분하여 이러한 기존의 대표적인 AD 변환기들의 종류와 장단점에 대해 설명한다

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21 나이퀴스트 AD 변환기

211 풀 플래시 AD 변환기

그림 21은 고속 변환기로 가장 잘 알려진 풀 플래시 AD 변환기를 나타낸다 이 변환기는 N비트의 분해능인 경우(2N+1)개의 저항으로 구성된 저항 어레이를 통해 얻어진 2N개의 모든 양자화 레벨이 동시에 아날로그 입력신호와 비교되는 브루트 포스방식을 사용하여[4] 2N개의 비교기를 통해 2N개의 온도계 코드가 발생하며 디지털 인코더를 거쳐 N비트의 디지털 코드가 출력된다 이상적인 경우 한 클럭 사이클에 아날로그 입력신호가 N비트 분해능을 갖는 디지털 코드로 변환되므로 가장 빠른 데이터 변환구조로 볼 수 있다 반면에 단점으로는 이 변환기의 분해능을 증가시키기 위해서 필요한 비교기 및 저항열 회로의 수와 정합 및 정확도 조건이 8비트 이상시에는 지수함수적으로 증가하게 된다 따라서 많은 소자수 큰 칩 면적 큰 전력 소모 큰 입력 캐패시턴스 그리고 잡음을 발생시키는 디지털 회로와 민감한 아날로그 회로 사이의 많은 연결선등의 단점으로 휴대용 초소형 저전력 영상 신호처리장치에 응용하는데 문제점이 있다 예를 들어 YGendai가 설계한 8bit 플래시 AD변환기[5]는 500MSss로고속 동작을 할 수 있지만 3W의 전력소모와 21mmsup2의 큰 칩 면적을 차지하므로 시스템 집적화에 어려움이 있다

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그림 21 풀 플래쉬 AD 변환기의 구조Fig 21 Full flash AD converter architecture

212 2단 플래시 AD 변환기

그림 22는 2단 플래시 AD변환기를 나타낸다 이 변환기는 풀 플래시 AD 변환기 구조의 장점을 유지하면서 전력소모의 주요원인인 비교기의 수를 현저히 감소시키기 위한 구조이다[6] 변환이 상위 비트 변환과 하위 비트 변환의 두 부분으로 분리되며 각각의 변환에 풀 플래시 AD 변환기를 사용하여 N비트의 분해능인 경우 비교기의 수를 2N개에서 최대 2(2N2)개로 감소시켜 전력소모 및 칩 면적을 줄일 수 있다 그러나 2단 플래시 AD 변환기구조를 이용하여 10비트 이상의 해상도를 지닌 변환기를 구현하려면 비교기와 기준 전압원의 소자

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수가 8비트 변환기에 비해 지수함수적으로 증가하기 때문에 시스템 집적화에 제한을 받게 된다 또한 시스템의 전체 분해능에 해당하는 선형성을 가져야하는 고정밀 연산증폭기 및 DA 변환기를 필요로 한다는 단점이 있다

그림 22 2단 플래쉬 AD 변환기의 구조Fig 22 Two-step flash AD converter architecture

213 파이프라인 AD 변환기

그림 23의 파이프라인 AD 변환기는 다단 AD 변환기의 일종으로 2단 플래시 AD 변환기의 분해능을 최소 1비트로 감소시켜 요구되는 비교기의 수 및 전력소모를 줄일 수 있으며[7] 병렬처리방식을 사용하여 한 클럭사이클에 디지털 코드를 출력함으로써 고해상도(10비트이상)구현하고 고속동작 (100MHz이상)[8]을 할 수 있다 그러나 이 변환기는 여러 단에서 출력되는 부분적인 디지털 코드를 전체 디지털 코드로 통합하여 출력하기 위해 복잡한 클럭이 요구되어 정확한 제어가 필요하다 또한 각 단에서 신호를 처리하면서 생긴 이득 오차와

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오프셋 오차가 파이프라인에서 전파 및 증배되어 큰 오차를 야기하므로 INL과 DNL을 향상시키기 위해서는 이러한 오차보정을 위한 회로를 별도로 설계해야 하는 단점이 있다[9]

그림 23 파이프라인 AD 변환기의 구조Fig 23 Pipeline AD converter architecture

214 타임-인터리브드 AD 변환기

타임-인터리브드 AD 변환기는 많은 AD 변환기들이 병렬로 구성됨에 따라 매우 빠른 변환속도를 얻을 수 있다[10][11] 네 개의 채널을 가진 AD 변환기의 시스템 구조를 그림 24에 나타내었다 클럭0은 클럭 1과 4의 네배가 되고 클럭1부터 클럭4는 각각에 대해서 클럭0의 주기만큼 지연된다 따라서 각각의 AD

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변환기는 클럭0의 비율로 입력 아날로그 신호를 연속적으로 샘플링할 수 있으며 네 개의 AD 변환기는 입력 샘플링 주파수의 14의 비율로 변화시킨다 클럭0을 사용하는 입력단의 샘플홀드 증폭기는 AD 변환기의 지터에 영향을 미치므로 일반적인 MOS 공정 또는 바이폴라 공정을 사용하지 않고 GaAs 공정을 이용한다[12][13]

그림 24 타임-인터리브드 AD 변환기의 구조Fig 24 Time-Interleaved AD converter architecture

215 폴딩 AD 변환기

폴딩 AD 변환기 구조는 그림 25에서 보는바와 같이 본질적으로 샘플홀드회로와 DA 변환기가 필요치 않은 장점이 있다[14] 이 구조는 양자화하기 전에 폴딩증폭기를 사용하여 아날로그 입력신호를 전처리하여 일정한 범위 이내로 한정시킨다 폴딩된 아날로그 신호가 폴딩율만큼 감소된 수의 비교기를 통해 양자화되어 디지털 코드로 변환된다 대부분 분해능을 높

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이기 위해 폴딩기법에 인터플레이팅 기법을 결합한 폴딩인터폴레이팅 구조로 설계된다 그러나 폴딩 구조는 고속의 변환속도를 갖지만 휴대용 시스템에 응용을 위해서는 전처리 시스템에 의한 전력소모와 칩면적이 큰 단점을 여전히 갖고 있다 또한 소자의 부정합에 의한 폴딩 옵셋의 변화에 의해 분해능이 제한될 수도 있으며 상위 비트와 하위 비트 사이의 지연시간의 차이로 인해 지연시간 오차를 보정해야 하는 단점을 가지고 있다

그림 25 폴딩 AD 변환기의 구조Fig 25 Folding AD converter architecture

216 폴딩인터폴레이팅 AD 변환기

폴딩기법만을 사용할 때 생기는 문제점은 그림 262의 인터폴레이팅 기법을 이용하여 해결할 수 있다 옵셋 병렬 폴딩블록에서 적은수의 폴딩신호를 발생한 후 두 개의 인접 옵셋 병

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렬 폴딩블록들 사이에 인터폴레이팅 회로를 삽입시켜 원래의 두 폴딩신호인 Vo1과 Vo5사이에 등간격의 교차점을 가지는 폴딩신호들인 Vo2 Vo3 Vo4를 추가로 발생시킨다 인터폴레이팅 전과 후의 폴딩신호수의 증가율을 인터폴레이팅율(IR)로 정의하며 분해능이 log2(IR)만큼 증가한다 인터폴레이팅 기법은 폴딩블록의 수 및 기준전압의 수를 인터폴레이팅율만큼 감소시키며 폴딩블록에서 생긴 DNL을 인터폴레이팅율만큼 감소시키는 장점을 갖는다[15][16]

그림 26 인터폴레이팅의 구조Fig 26 Architecture of interpolating

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그림 27 인터폴레이팅의 원리Fig 27 Principle of interpolating

217 축차 비교형(SAR) AD 변환기

그림 28은 저속의 음성신호처리 분야에 가장 널리 사용되는 축차비교형 AD 변환기를 나타낸다 축차비교형(Successive-Approximation Register) 변환기[17]는 아날로그 입력번호와 가장 근접한 디지털 코드를 얻기 위해서 시행-착오 기법을 사용하는 귀환회로이다 이 변환기는 축차 비교 레지스터와 비교기 그리고 비교기의 입력으로 귀환회로를 구성하는 DA 변환기로 구성되어 있다 각각의 근사과정은 한 개의 클럭 사이클 동안에 이루어지므로 전체 N 비트 디지털 코드변환은 N클럭 사이클이 요구된다 축차비교형은 AD 변환기의 속도 및 해상도는 귀환회로를 구성하는 DA 변환기의 속도와 해상도에 의해서 결정된다 따라서 단조 증가성이 우수한 DA 변환기를 사용해야 한다는 단점을 가지고 있다 이 변환기의 변환속도는 100KHz～1MHz로서 계측기 분야에 응용된다

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그림 28 축차비교형 AD 변환기의 구조Fig 28 SAR AD converter architecture

218 알고리드믹 AD 변환기

그림 29는 알고리드믹 AD 변환기를 나타낸다 알고리드믹 AD 변환기는 전압구동방식이 아닌 전류구동방식으로서 구현되고 있으며 가장 작은 칩면적과 저전력 소모를 갖는 구조로 시스템 집적화에 크게 기여할 수 있으나 반복적인 과정을 통해 1비트씩 출력하는 변환방식을 가지고 있다[18] 이 변환기의 변환속도는 수 KHz에서 수백 KHz의 낮은 변환 속도를 갖는다 따라서 음성신호처리나 계측기 응용분야의 시스템을 집적하는데 적용 가능하다

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그림 29 알고리드믹 AD 변환기의 구조Fig 29 Algorithmic AD converter architecture

22 오버 샘플링 AD 변환기

그림 210은 오버 샘플링 AD 변환기를 나타낸다 오버 샘플링 AD 변환기는 델타-시그마 변조기와 디지털 필터로 구성된다 그러나 변환기의 성능은 디지털 부분의 성능보다는 변조기의 성능에 의해 더 크게 좌우된다 오버 샘플링 AD 변환기는 입력신호 주파수보다 훨씬 빠르게 동작하며(보통 20～512배) 신호 대역에 해당하지 않은 양자잡음을 여과함으로써 출력 신호-대-잡음비를 증가시키는 AD 변환기를 말한다[19]최근 오버 샘플링 AD 변환기는 고품질 디지털 오디오 시스템과 같은 저속 변환기이지만 고해상도(16비트이상) 응용분야에 사용되어 왔다 오버 샘플링 AD 변환기의 장점은 회로내의 많은 블록들을 디지털 회로로 대체함으로써 고정밀 디지털 집적회로 내부에 적은 면적을 차지하면서 좀 더 쉽게 구현이 가능하다는 것이다 또한 디지털 회로의 특성인 33V의 전원전압을 사용하여

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구현할 수 있다 그러나 오버 샘플링 AD 변환기는 고해상도이지만 낮은 변환속도로 인해서 그 응용범위가 음성신호처리에 한정되어 있다는 단점을 가지고 있다[20]

그림 210 오버 샘플링 AD 변환기의 구조Fig 210 Oversampling AD converter architecture

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제 3 장 6비트 2Gss 플래쉬 AD 변환기 설계

본 장에서는 2절에서 소개된 기존의 대표적인 AD 변환기들 중에서 변환속도가 가장 빠른 플래쉬 구조를 선택했다 현재 모든 전자장비의 처리 속도가 기하급수적으로 증가하고 이제는 기가대역의 동작을 필요로 하고 있다 따라서 구조가 간단하고 변환속도가 빠른 이 구조를 선택하여 설계하였고 단점인 전력소모와 칩면적을 기존의 플래쉬 AD변환기보다 최소 2배이상 적게 설계하였다[40][41] 플래쉬 AD 변환기에서 가장 큰 비중을 차지하는 비교기를 고속에서 저전력으로 동작하게 설계하였고 오차보정등 신호처리단을 동일기능하에 최소회로를 가지고 설계하여 전체 구조 또한 최소화하였다

31 AD 변환기의 구조 그림 31은 본 논문에서 설계한 6비트 플래쉬 AD변환기의 블록도를 나타내며 기준전압 발생단 비교기단 디지털 신호 동기화단 오차보정회로 선택회로 변환단 엔코더단으로 구성된다추가적으로 칩측정을 위해서 클럭 발생기단 클럭 분배단 164 분주단이 붙는다 외부에서 78125MHz를 입력하여 클럭 발생기에서 125GHz의 샘플링 클럭이 비교기와 DF-F단에 인가되어 입력으로 받은 아날로그신호를 저항열로 구성된 기준전압단과 비교하여 온도계코드 방식으로 디지털출력을 하게된다 출력된 신호에 대해 오차를 검출하여 보정하고 바이너리 코드로

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변환한다 엔코더를 거쳐서 125GHz의 6비트 출력을 내보내고 측정을 위해서 164분주기를 통하여 195MHz로 신호를 낮추어 최종 디지털 출력값으로 나오게 된다 전체회로의 안정화를 위하여 기준전압의 흔들림을 보정하기 위해 버퍼링 캐패시터를 추가하였고 63개의 비교기로 들어가는 클럭을 원활한 풀스윙으로 공급 시키기위해 클럭분배기를 추가하였다

그림 31 AD 변환기 전체구조Fig 31 Architecture of AD converter

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32 제안하는 저전력 고속 비교기

321 비교기의 특성 및 설명

V in

Vre f

Vout

V re f

V in

V in

Vre f

Vout

V re f

V in

그림 32 비교기의 심볼과 특성곡선

Fig 32 Symbol and Characteristic curve

아날로그 비교기는 연속적인 신호를 입력받아 기준신호와 비교하여 크면 HIGH 출력신호를 작으면 LOW 출력신호로 바꾸어 출력하는 회로이다 AD 변환기 설계시 아날로그신호를 디지털 신호로 바꾸어주는 중요한 회로이다 비교기를 설계시 고려해야할 사항이 있으며 이 성능변수가 비교기의 특성뿐 아니라 AD 변환기의 성능에도 여러 부분에서 영향을 미치기 때문에 설계시 고려해야하는 중요한 회로이다[21]-[23]

- 19 -

정적 특성 동적 특성Amplifier ( Gain ) Propagation Delay

Sensitivity Slew RateOffset Operation Speed

Power Consumption

표 31 비교기의 성능지수Table 31 performance factor of comparator

위와 같은 성능 지수를 고려하여 회로에 맞게 각 지수를 조정하여 설계해야한다 본 논문에서 제안하는 정궤환형 저전력 비교기의 중요 블록으로서 Bi-stable Behavior 회로에 대해 설명 하겠다[24]

VDD

GND

VDD

GND

Vo2Vo1

그림 33 Bi-stable 회로도

Fig 33 Circuit diagram of Bi-stable circuit

- 20 -

그림 34 등가회로와 발산시간Fig 34 Equivalent circuit and divergence time

Bi-stable 회로는 그림과 같이 인버터 두개가 루프 구조로 연결되어 입력된 신호가 시간에 따라 HIGH 또는 LOW 레벨로 발산하는 특성을 가지고 있다 따라서 발산하는 시간을 제어하여 고속 또는 저속에서 동작하는 임의의 회로를 설계 할수 있다

ig1 id1

ig2id2

1

2

Vg2

Vg1

그림 35 Bi-stable 전류 소신호 모델Fig 35 Small-signal input and out currents of the inverters

- 21 -

인버터의 전류 입출력 소신호 모델

221 gmdg Vgii == (31)

112 gmdg Vgii == (32)gm 인버터의 트랜스 컨덕턴스

gg C

qv 11 = (33)

gg C

qv 22 = (34)

q gate ChargeC gate Capacitance

시간에 대한 미분 방정식을 세우면

dtdv

Ci ggg

11 = (35)

dtdv

Ci ggg

22 = (36)

위와 같이 되고 여기에 (321) 과 (322)를 조합하여 식을 유도한다

dtdv

Cvg gggm

12 = (37)

- 22 -

dtdv

Cvg gggm

21 = (38)

Vg (게이트 볼트)를 Vc (게이트 전하)로 표현한 수식이다

dtdqq

Cg

g

m 12 = (39)

dtdqq

Cg

g

m 21 = (310)

미분방정식으로 표현하면 아래와 같다

rArr= 21

2

1 dtqd

gC

qCg

m

g

g

m1

2

21

2

qCg

dtqd

g

m

= (311)

시간 상수 τ 사용하여 수식을 간소화하면 아래식과 같이 나타낼 수 있다

120

21

2 1 qdtqd

τ= with m

g

gC

=0τ (312)

시간 영역에 대한 식의 유도는

- 23 -

00

2)0()0(

2)0()0()(

101

101

1ττ ττtt

eqqeqqtq+minus +

+minus

= (313)

초기값 )0()0( 11 gg vCq = 일때 (314)

출력에 대한 최종 응답시간은 아래식과 같은 결론을 도출한다

( ) ( )( ) 0

1)0(0

21

011ττt

oo evvtvo

+

+asymp (315)

( ) ( )( ) 0)0(021

2022ττt

ooo evvtv+

+asymp (316)

Bi-stable 회로의 안정화

VOL

unstable

VOH

VTH

VOHVTHVOLVo1

Vo2

그림 36 Bi-stable Behavior 그래프

Fig 36 Phase-plane representation of the Bi-stable circuit behavior

- 24 -

Bi-stable 회로는 임의의 점에서 전위가 가장 높은 레벨이나 가장 낮은 레벨로 이동하여 안정화 하는 회로이다 두 입력 전위가같은 방향으로 갈수는 없고 HIGH 혹은 LOW 레벨로 이동하게된다 이러한 특성을 이용하여 두 입력 신호를 받아 차동 출력으로 하는 비교기에 사용할 수 있다 고속 동작을 요구하는 회로에응용하기 위해서는 아래와 같은 변수를 고려하여 설계 하여야한다[25]-[28]

1 VTH 의 전위를 중간위치에 놓이게 설계한다2 안정화 레벨로 이동하는 시간을 최소화 한다

그림 37 Bi-stable 회로의 에너지 전위Fig 37 Bi-stable circuit of potential energy levels

그림 37은 Bi-stable 회로가 동작시 그에 따른 에너지의 소비에 대해 나타내고 있다 대부분의 회로 특성과 같이 안정화 시점

- 25 -

에서 에너지 소모가 가장 적은 것을 알 수 있다 따라서 회로 동작 속도가 아닌 동작 소비 전력을 고려하려 설계할시 불안정한 상태를 최소화 시키고 안정화 시점으로 갈수 있도록 하여 저전력 동작회로를 설계한다

그림 38 제안한 비교기 회로도Fig 38 Proposed comparator circuit

그림 38 회로의 각 부분 설명1 Bi-stable 회로2 전력소비 제어 스위치3 잔류전압 제거용 스위치4 입력 신호 잔류 전압 제거 및 VTH 제어용 NMOS

- 26 -

322 세부 회로 설명 1 Bi-stable 회로

T

VOH

VOL

VTH

T= 400ps ( 25GHz )

T

VOH

VOL

VTH

T= 400ps ( 25GHz )

그림 39 증폭 응답 시간Fig 39 Amplifier response time Curve

입력된 두 신호를 증폭과 안정화 레벨로 이동시키는 응답속도 파형을 나타내고 있다 안정화로 이동하기 전 회로의 잔류전압을 제거하기 위해 리셋을 하여 VOL로 떨어 뜨리고 동작클럭 일때 4번NMOS로 인해 VTH 가 09V 로 상승한 후 안정화 레벨로 이동한다 이때 걸리는 시간은 400ps 로서 이회로의 가장 중요한 속도 변수이기도 하다 제안된 비교기의 최고 동작 속도는 25GHz 이다 또한 수식에서 본 바와 마찬가지로 가장 중요한 특성 변수인gm 값의 설정이 중요하다 두개의 인버터의 크기와 동작 범위가 다르게 되면 안정화 레벨로 이동 하는 시간과 이득 응답속도차로 인해 회로 동작의 신뢰

- 27 -

성이 떨어지고 출력 시간차도 발생한다

0

200

400

600

800

1000

1200

2 3 4 5

W

gm PMOS

NMOS

그림 310 인버터쌍의 크기 비율에 대한 gm 값Fig 310 gm value of difference inverter pair ratio

그림 310의 그래프는 인버터의 동작전압이 VDD2 인 Bi-stable회로의 PMOS 와 NMOS의 gm 값을 나타내고 있다 인버터쌍의 W값을 배수로 감소 또는 증가시켜 gm 값의 차를 추출하여 PMOS와 NMOS의 차가 가장 작은 인버터쌍을 찾는다 결국 비가 작은쪽에서 결정되어지며 gm 값의 최소값이 수식에 의하여 출력 응답속도의 빠른 결과 값이 나오게 된다

- 28 -

2 전력소비 제어 스위치

그림 311 Bi-stable 공급 전압 제어Fig 311 Control of Bi-stable power

그림 311과 같이 동작모드가 끝나고 리셋모드 일때는 회로가동작하지 않는다 따라서 불필요한 시간에 전원을 공급하면 전력소모 뿐만 아니라 Bi-stable 회로가 준안정성 위치에 놓이기 때문에 출력 또한 불안정하게 된다 스위치로서 공급전압을 차단하고 Bi-stable 회로의 잔류전압을 리셋모드로 제거를 하여 다음단에서 입력받은 신호의 옵셋 전압을 유기시키지 않는 장점을 갖는다 인버터쌍으로 구성돼 있으므로 다음은 동적모드일 때의 인버터의 소비전력을 알아보겠다[26][29]

- 29 -

그림 312 인버터의 최대 전력 소비 곡선Fig 312 Power dissipation curve of inverter

인버터의 동적 소비전력은

그림 313 인버터의 동적 소비전력Fig 313 Dynamic power dissipation curve of inverter

- 30 -

int int minus+=2

0 2))((1)(1 T T

T outDDpoutND dtVVtiT

dtVtiT

P (317) since dtdVCti outLN )( = for )(tip (318)

TVCVVdVV

TCdVV

TCP DDL

outDDV outDDLV

outoutL

DDD

DD20

0)()( =minusminus+= intint (319)

식(317)(319)와 같이 나타낼수 있다 일반 디지털 블록에서의 인버터는 전력소모가 적지만 아날로그 입력을 받아 증폭시키고 원하는 시간에 최대치를 갖는 Bi-stable 로서의 인버터의 동적 소모는 매우크다 식에서 보듯이 동작속도가 고속으로 가면서 매우 커지는 것을 볼수 있다 또한 소비전력을 줄이기 위한 방법으로 부하 캐패시터의 용량을 줄이는 방법이 있다 출력단에 붙는 부하 캐패시터로 작용하는 인버터를 뒷단을 드라이버하는 큰 인버터를 사용하지 않고 단지 신호레벨만 출력하는 캐패시터가 작은 인버터를 출력버퍼로 사용 하였다 따라서 소비전력을 낮추려면 VTH 전압레벨의 상승 설계나 Bi-stable 안정화 곡선의 기울기를 높혀 소비전력 감소와 동작속도의 증가를 얻을수 있다

- 31 -

그림 314 Bi-stable 곡선의 기울기Fig 314 Slop curve of Bi-stable

그림 315 비교기 소비전력Fig 315 Power dissipation of comparator

그림 315와 같이 항상 전원을 공급하고 불필요한 시간에 동작을 수행 함으로서 52mW 의 소비전력을 필요로 하고 동작모드 일때만 공급하면 312mW 전력을 소비하여 약 40정도 전력을 줄일수 있다

- 32 -

3 잔류전압 제거용 스위치

그림 316 잔류전압제거 알고리즘

Fig 316 Algorithm of redundancy voltage cancelling

그림 317 잔류전압 제거시 MOS 등가모델Fig 317 Equivalent model of redundancy voltage cancelling

그림 316 같이 클럭이 HIGH 신호이면 비교기가 입력을 받아 출력신호를 생성하고 LOW 신호이면 리셋 모드로서 입력을 차

- 33 -

단하고 입력 받는 MOS 양단에 위치한 두개의 MOS 가 스위치로 동작하여 소스와 드레인 단자를 접지시켜 소자 주변의 기생 캐패시터의 잔류전압을 제거하여 입력 옵셋을 없애는 기능을 수행한다

4 입력 신호 잔류 전압 제거 및 VTH 제어 - NMOS

T

VOH

VOL

VTH

T

VOH

VOL

VTH

그림 318 VTH - 옵셋 조절 NMOSFig 318 VTH- offset control NMOS

M1516 - NMOS 는 M1112 와 같은 기능으로써 리셋 기능을한다 또한 Bi-stable 회로에서 최단 시간에 안정화 레벨로 갈수있는 시작점을 결정짓는 소자이다 이상적인 전압레벨은 VDD2위치인 165V 이지만 비교기의 입력 범위에 영향을 미치기 때문에 고려하여 설계하여야 한다[22] 제안된 이 회로의 VTH는 09V이다 또한 플래쉬 AD 변환기의 단점인 입력 캐패시터를 최소화하기위해서 M5- NMOS 소자의 크기를 최소화 하였다

- 34 -

5 비교기 회로 동작

그림 319 비교기 동작 개념도Fig 319 Block diagram of comparator function

그림 319와 같이 동작과 리셋모드로 구성된다 입력된 동작 클럭이 HIGH이면 동작모드 LOW이면 리셋모드로 수행하게 된다 동작모드 일때는 샘플링 속도가 고속이므로 입력신호가 게이트에서 들어가 샘플링을 하여 기준전압과 비교하여 출력 신호를 내보내고 리셋모드 일때는 모든 회로의 MOS들이 접지되어 잔류전압에서 유기되는 옵셋을 제거하는 기능을 수행한다

- 35 -

Material SPEC 오차

G-POLY 50Ω 505plusmn007Ω

33 디지털 신호 처리단

331 오차보정 회로 (Digital Error Correction Logic)

비교기에서 처리한 온도계 코드를 원하는 2진수 디지털 값으로 변환 해야한다 일반적인 경우는 바로 디지털 신호로 출력을 하는 구조도 있으나 저항열에서 온도의 상승으로 인한 저항값의 변화로 전압값이 흔들릴경우도 있다 또한 비교기에서 생기는 옵셋 에러로 인해 디지털 변환시에 오차가 발생한다[25] 따라서 디지털 값으로 변환하기전에 디지털 블록으로 처리할수 있는 오차를 보정한후 2진 디지털 값으로 출력한는 것이 정적오차를 줄일수 있는 방법이다 디지털 오차를 보정할수 있는 경우는 두가지가 있다

1저항열에서 발생한 오차보정 저항의 공정상 부정합이나 온도 상승으로 인한 저항값의 변화로 인해 전압이 불규칙하게 된다 본 연구를 토대로 삼성공정을 사용하여 칩설계를 하였고 게이트 폴리로 저항을 구현하였다

표 32 저항값과 오차Table 32 Resistor value and error

표 32는 구현한 저항값과 오차발생율을 나타내고 있다 최대오차가 발생하였다고 가정하면 약 14의 오차율을 보이고 있다 만약 모든 저항에서 동일하게 오차가 발생하더라도 ldquo저항값+오차rdquo로 공급전압을 나누어 전압원을 생성하기 때문에 문제가 없고 오차율이 적기 때문에 미치는 영향은 회로에 큰영향을 주지 못한다[30]

- 36 -

2비교기에서 발생한 오차보정 비교기에서 발생한 옵셋으로 인해 오차가 발생한다 이는 32절에서 설명한 리셋모드로 잔류전압을 1차적으로 제거하고 비교기 자체가 갖는 옵셋을 ΔVref 보다적게 설계하였다 그리고 디지털 신호처리단에서 마지막으로 오차를 보정하여 단조성(Monotonicity)을 확보하였다

3오차보정 회로

그림 320 오차보정 알고리즘Fig 320 Algorithm of error correction

오차가 발생할수 있는 곳은 저항열의 부정합으로 인한 발생 혹은 비교기에서 발생할수 있다[31] 비교전압레벨 상하에서 오차가 발생할 경우 온도계코드 출력이기 때문에 상위 출력값이 HIGH 일때 하위 출력값이 LOW 출력이 나올수 없다 따라서 두 출력값을 상하반전하게 되면 보정할수 있다[32] 그림 321은 상하 두비트를 반전시켜 오차를 보정하는 회로도이다

- 37 -

그림 321 오차보정 회로 Fig 321 Digital error correction logic

332 온도계코드 to 바이너리 코드 변환 회로 - 1 of N

그림 322 선택코드로 변환Fig 322 conversion of selection code

일반적으로 온도계코드를 바로 바이너리 코드로 출력하는 경우 구조가 간단한 장점이 있으나 변환시에 오차가 발생할수 있다 디지털 블록은 큰 면적을 차지하기 않기 때문에 디지털 블럭에서 오차를 보정하는 것이 이점이 된다 따라서 변환시에 비트변화율이 가장적은 것이 좋다 일반적으로 AD 변환기의 최종 출력단으로 그레이코드를 사용하여 비트변화를 줄여 오차를 감소하는 방법을 쓰고 있다 본 연구에서는 비교기에서 출력된 온도계 코드를 오차 보정한후 최상위 비트를 감지하여 HIGH 신호로 출력하고 나머지는 LOW 신호

- 38 -

로 출력하는 선택적 코드로 변환한다 따라서 오차보정한 코드중간에 잘못된 코드가 출력되더라도 최상위 비트를 감지하여 최종 바이너리 비트로 출력하기 때문에 또한번의 오차를 보정할수 있는 장점이 있고 회로구조 또한 간단한 장점이 있다[32][33]

333 롬 구조형 엔코더

그림 323 롬 구조형 엔코더 Fig 323 Rom-type encoder

디지털출력 변환회로로서 구조가 간단한 롬구조형 엔코더를 설계하였다[34] 6비트로 설계 하였으므로 000000 ~ 111111 의 출력을 갖는다 총64개의 디지털 출력을 갖는데 아무런 신호가 들어오지 않으면 000000으로 출력을 하고 롬구조형 MOS는 총 63신호 라인으

- 39 -

CODE Thermal CODE DCL 1 DCL 2 1 OF N ENCODER

O5 1 (Error) 0 0 0 deg

O4 0 1 0 0 deg

O3 0 0 1 1 00100

O2 1 1 1 0 deg

O1 1 1 1 0 deg

O0 1 1 1 0 deg

로 구성돼있다 63개의 전단신호로부터 한개의 HIGH 신호만 들어오고 나머지는 LOW 신호가 들어와 원하고자하는 출력비트라인에만 신호가 인가하여 바이너리 디지털신호가 출력된다 롬구조형 엔코더이기 때문에 회로가 작고 출력될 부분만 동작하므로 전력소모가 적은 것이 장점이며 칩으로 구현시에도 칩면적 최소화를 갖을수 있다 식331은 비교기로부터 받은 온도계코드를 오차보정후 엔코더로 들어가는 선택코드(1 OF N) 신호의 수식을 나타내고 있다

OUTn = On + 1 On On + 1 +On (320)

표33은 비교기의 온도계출력으로부터 최종 바이너리 디지털신호 출력까지 신호처리하는 과정을 나타내고 있다

표 33 디지털 신호처리 과정Table 33 Digial signal processing

- 40 -

334 엔코더 출력 버퍼

그림 324 엔코더 출력 버퍼Fig 324 Encoder output buffer

최종출력단으로 6비트의 출력을 내보낸다 칩으로 구현했을 경우 플래쉬 AD 변환기의 특성상 엔코더블럭이 길어지게 된다 따라서 정확한 디지털 출력을 내보내기 위해 마지막에 출력버퍼를 추가하여 설계하였다[33]

- 41 -

34 PLL(Phase Locked Loop)

PLL은 대체로 위상 주파수 검출기(PFD Phase Frequency Detector) 전압 제어 발진기(VCO Voltage Controlled Oscillator)와 루프 필터(loop filter)로 구성된다[35]

그림 325 PLL의 기본 구성도Fig 325 Architecture of PLL

341 위상 주파수 검출기 설계

그림 326은 본 논문의 PLL에서 사용한 일반적인 3가지 상태 위상 주파수 검출 회로이다 동작 원리는 입력 신호가 하향 천이 하면 A단자의 전압이 1(High)이 되어 up 신호가 +1상태로 간다 이 때 VCO의 신호가 하향 천이 하면 B단자의 전압이 1(High)이 되어 C단자의 전압이 0(Low)로 리셋(reset)되어 up 신호가 0상태로 가게 된다

- 42 -

그림 326 3상태 위상 주파수 검출기 회로Fig 326 Circuit of three phase frequency detector

A

B

C

A

B

C

만약에 VCO가 먼저 하향 천이하면 B단자의 전압이 1(High)이 되어 down 신호가 -1(high) 상태로 가게 되고 이 때 입력 신호가 하향 천이 하면 A단자의 전압이 1(High)이 되어 C 단자의 전압이 0(Low)로 리셋되어 down 신호가 0상태로 가게 된다

342 전하 펌프 회로와 루프 필터 회로 설계

그림 327은 전하 펌프 회로와 루프 필터 회로의 개념도이다 위상 주파수 검출기 회로에서 발생한 up 또는 down 신호는 전하펌프 회로에 의하여 up down 전류로 변환되고 변환된 전류는 루프필터의 캐패시터를 충전 또는 방전시킨다 이때 일정한 크기의 전류를 펌프 전류(pump current)라고 하며 Ip로 나타내었다 루프필터 회로는

- 43 -

일반적으로 2차 루프 필터를 많이 사용한다 루프 필터 회로의 차수가 2차보다 클 경우 시스템이 전체회로의 차수가 높아져서 시스템이 불안정하게 된다 여기에서 캐패시터 C3는 컨트롤 전압의 리플(ripple)을 줄이는 역할을 한다

그림 327 전하펌프와 루프필터 회로Fig 327 Circuit of charge pump and loop filter

343 전압 제어 발진기 설계

PLL에서 사용하는 VCO는 루프 필터를 거친 입력 전앞 신호에 비례하는 주파수의 신호를 발생시키는 부분이다 기본적으로 VCO에는 넓은 주파수 영역과 선형성 안정된 온도 특성 저잡음 등의 특성이 요구된다 여러 유형의 VCO들이 있지만 높은 동작 주파수를 필요로 하는 시스템에서는 대부분 고리 발진기를 사용한다 고리

- 44 -

발진기의 주파수는 인버터의 개수가 적을수록 각 입력단의 커패시턴스가 적을수록 바이어스 전류의 크기가 클수록 높은 주파수로 발진한다 따라서 입력전압에 따라서 바이어스 전류의 크기를 조절해 줌으로써 주파수의 크기를 변화시킬 수 있다 전압 제어 발진기는 그림 328의 지연 셀을 4개 연결하여 설계하였다

그림 328 전압 제어 발진기Fig 328 Generator of voltage control

지연 셀[36]에 대해 간략히 설명하면 N3는 전류원이고 P2 P3은 저항 P1 P4는 캐패시터 역할을 한다 이러한 지연 셀의 장점 중에 한가지는 대칭적인 로드(Symmetric load)의 특성에 의한 Noise immunity가 좋다는 것이다

- 45 -

제 4 장 실험결과 및 고찰

본 논문에서는 설계한 6비트 플래쉬 AD 변환기를 33V의 단일 전원전압에서 035um CMOS 공정의 모델변수를 사용하여 HSPICE 모의 실험을 하였다[37] 그림 41은 비교기 동작클럭 신호가 저항열에 잡음을 유발시켜 기준전압원이 흔들리는 파형을 나타내고 있다 동작 클럭의 속도는 2GHz 이며 기준전압원은 확대하여 나타낸 것이며 상승 및 하강시에 많이 흔들리는 것을 볼수 있다

그림 41 클럭 잡음에 영향을 받는 기준 전압원 출력파형Fig 41 Output waveform of Voltage reference with clock noise

- 46 -

그림 42는 63개의 기준전압중 샘플로 3개의 전압원을 나타내고 있다 동작주파수 2GHz일때 흔들리는 것을 나타냈으며 보상하고자 캐패시터 버퍼를 추가하여 기준전압원을 안정시킨 파형을 그림 43에서 볼수 있다

그림 42 잡음이 포함된 기준 전압 출력 파형Fig 42 Output waveform of Voltage reference with noise

그림 43 잡음이 제거된 기준 전압 출력 파형Fig 43 Output waveform of noise cancelled Voltage reference

- 47 -

그림 44는 버퍼링 캐패시터의 용량에 따른 전압원의 흔들림의 폭을 모의 실험한 결과이다 그림 44와 45의 도표에서 보듯이 캐패시터의 용량이 클수록 흔들리는 폭의 ΔV의 값이 적음을 알수 있다 본 논문에서 1pF의 캐패시터를 사용하여 Δ000085V 값을 얻었으며 이 오차값은 AD 변환에 있어 전혀 영향을 주지 않는 값이다

그림 44 캐패시터 용량에 따른 기준전압값Fig 44 Voltage reference on capacitor value

그림 45 기준 전압값 도표화Fig 45 Graph of Voltage reference on capacitor value

- 48 -

그림 46은 비교기에 사인파를 인가하고 샘플링 클럭 25GHz를 인가했을때 출력값을 보여주고 있다

입력 Vref

Vout+ Vout-

입력 Vref

Vout+ Vout-

그림 46 비교기 출력 파형Fig 46 Output waveform of comparator

그림 47은 리셋모드일때 입력 트랜지스터의 잔류 전압을 제거하는 모의 실험결과 파형이다

그림 47 리셋모드 일때 잔류전압 제거 파형Fig 47 Redundancy voltage cancelled waveform in reset mode

- 49 -

그림 48은 비교기에서 나온 출력을 DFlip-Flop을 사용하여 신호의 동기화 및 디지털 출력값에 정확하게 신호를 보강한다

그림 48 DF-F을 이용한 디지털신호화 출력 파형Fig 48 Output waveform of signal shaping with D-FF

그림 49는 오차보정회로 및 모의 실험결과 파형이다

그림 49 오차보정회로 출력 파형Fig 49 Output waveform of digital error correction logic

- 50 -

그림 410은 전체 6비트 디지털 출력파형을 나타내고 있으며 동작주파수는 2GHz이다

그림 410 6비트 디지털 출력 파형Fig 410 Waveform of 6bit digital output

그림 411은 클럭 발생기의 입력주파수 인가시 안정화 파형 시점과 출력파형을 보여주고 있다

그림 411 PLL 락킹타임 Fig 411 Output waveform of PLL locking time

- 51 -

그림 412는 클럭 발생기에서 나온 4가지종류의 클럭을 나타낸다

그림 412 발생기에서 나온 클럭 파형Fig 412 Clock waveform from generator

그림 413은 125GHz의 디지털 출력값을 164분주하여 195MHz로 변환하는 카운터의 모의실험 파형이다

그림 413 164 분주기 출력 파형Fig 413 Output waveform of 164 counter

- 52 -

-08

-06

-04

-02

0

02

04

06

1 4 7

10

13

16

19

22

25

28

31

34

37

40

43

46

49

52

55

58

61

64

CODE

DN

L

그림 414 AD 변환기의 DNL 특성Fig 414 DNL characteristic of AD converter

-1

-08

-06

-04

-02

0

02

04

06

1 4 7

10

13

16

19

22

25

28

31

34

37

40

43

46

49

52

55

58

61

64

CODE

INL

그림 415 AD 변환기의 INL 특성Fig 415 INL characteristic of AD converter

- 53 -

공정 삼성 035um 해상도 6비트

공급전압 33V변환속도 2Gss소비전력 230mW입력범위 17VppDNLINL plusmn067 plusmn080

FOM 557SNDR 30dB1MHz칩면적 07mm2

표 41은 설계된 6비트 2Gss AD 변환기의 모의실험 결과를 요약한 것이다 공급전압 33V에서 입력번위 Vpp 17V에서 변환속도 2Gss이고 소비전력은 230mW로 나왔다 AD 변환기의 선형성 특성인 DNLINL은 각각 plusmn067plusmn080이 나왔으며 입력주파수 1MHz에서 SNDR은 30dB이다 기존에 발표되었던 논문과 비교해 보면 장점은 빠른 변환속도와 저전력 넓은 입력범위작은 칩면적이다 반면에 단점으로는 선형성인 DNLINL SNDR의 값이 떨어진다 물론 같은 공정은 아니지만 요즘 추세인 018um 공정과 비교하도 장점이 많은 것으로 비교된다

표 41 모의실험 결과Table 41 Simulation result

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발표년도 공정 속도 소비전력 공급전압 칩면적 참조

1998 035um 400Mss 190mW 3V 12mm2 [38]2001 035um 13Gss 500mW(1Gss) 33V 08mm2 [22]2002 018um 15Gss 328mW 225V 12mm2 [39]2003 018um 2Gss 310mW 18V 05mm2 [40]2003 018um 11Gss 282mW 18V 137mm2 [41]This work 035um 2Gss 230mW 33V 07mm2

표 42 최근 발표된 플래쉬 AD 변환기의 성능 비교Table 42 Performance comparison of flash AD converter

그림 416는 최근 6비트 플래쉬 AD 변환기의 연구 추세Fig 416 6bit flash AD converter research trend in current

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제 5 장 레이아웃

이 장에서는 본 논문에서 설계한 6비트 풀 플래쉬 AD 변환기의 각 구성블럭의 레이아웃 및 전체 AD 변환기의 레이아웃에 대해 설명한다 035um N-well one-poly four-metal CMOS 공정을 사용하여 케이던스 레이아웃 툴을 사용하여 완전 주문(Full comstom) 방식으로 fp이아웃 하였다 칩동작 가능성을 증가시키기 위해 DRC(Design Rule Check) 와 LVS(Layout Versus Schematic)를 수행하였다 그림 51에서는 전체 레이아웃의 플로어 플랜을 나타내었다 본 장에서는 3장에서 논의한 구성 블록들의 레이아웃에 대해서 설명하고 전체 6비트 AD 변환기에 대해 설명한다

그림 51 6비트 AD 변환기의 플로어 플랜Fig 51 Floorplan of the AD converter

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그림 52는 저항열로서 기준전압원을 생성하는 부분이다 여기서 사용된 저항의 값은 1KΩ이다 오른쪽의 캐패시터열은 기준전압원의 흔들림을 보정하는 버퍼링 캐패시터이고 1pF을 사용하였다

그림 52 저항열 과 캐패시터열 레이아웃Fig 52 Layout of Resistor array and Capacitor array

그림 53은 제안한 비교기의 레이아웃이다

그림 53 비교기 레이아웃 Fig 53 Layout of Comparator

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그림 54 D-flipflop 레이아웃 Fig 54 Layout of D-flipflop

그림 55 오차보정회로 레이아웃 Fig 55 Layout of Digital error Correction Logic

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그림 56 DCL and 1 of N Coder 레이아웃 Fig 56 Layout of DCL and 1 of N Coder

그림 57 엔코더 레이아웃 Fig 57 Layout of Encoder

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그림 58 플래쉬 AD 변환기 레이아웃 Fig 58 Layout of Flash AD converter

그림 59 클럭 신호 발생기 레이아웃 Fig 59 Layout of Clock generator

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그림 510 클럭 분배기 심볼Fig 510 Symbol of Clock distibuter

그림 511 클럭 분배기 레이아웃Fig 511 Layout of Clock distibuter

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그림 512 164 클럭 채배기 레이아웃Fig 512 Layout of 164 Clock counter

그림 513은 고주파 출력으로 인해 측정이 어려워 낮은 주파수로 변환후 테스트를 하기위한 회로이다 출력된 125GHz의 디지털신호를 164 카운터를 이용해 195MHz의 낮은 주파수로 변환하는 회로도이다

그림 513 6비트 출력 채배기 레이아웃Fig 513 Layout of 6bit output counter

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그림 514는 고속에서 동작하는 AD 변환기로서 칩측정의 용이함을 위해 자체 클럭 발생기를 포함하여 AD 변환기에 클럭을 공급하고 출력단에서는 고속 디지털 출력을 채배기를 통하여 저속 출력으로 낮추었다 또한 63개의 비교기에 클럭을 동시에 인가함으로서 발생되는 클럭발생기의 팬아웃을 증가 시키기위해 클럭분배버퍼를 이용하여 원활한 클럭출력스윙을 유지시켰다

그림 514 저속도 테스트용 6비트 AD 변환기 레이아웃Fig 514 Layout of 6bit AD converter for low speed test

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그림 515는 전체 칩면적(5mm5mm)의 레이아웃 그림이다 제안한 비교기외에 램구조형 비교기를 설계하여 6비트 풀래쉬 AD 변환기를 설계하여 테스트용으로 추가하였다 2종류의 클럭발생기를 테스트용으로 추가하였다 가운데 부분은 수율을 맞추기위해 폴리와 메탈을 깔았다

그림 515 6비트 AD 변환기 및 테스트블럭 레이아웃Fig 515 Layout of 6bit AD converter and test block

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제 6 장 결론

본 논문에서는 33V 단일 공급 전압에서 동작하며 고속 비교기를 사용한 AD 변환기를 035um CMOS N-well one-poly four-metal 공정을 사용하여 설계하였다 설계된 6비트 AD 변환기는 저항열 및 캐패시터 버퍼단 비교기단 신호동기화단 오차보정단 선택코드(1 of N) 변환단 엔코더단 클럭 발생기회로로 이루어진다 6비트의 구조로서 64개의 저항과 63개의 비교기로 구성돼있으며 고속에서 동작하는 회로의 단점인 전력소모의 증대를 개선시키는 저전력 동작 비교기를 설계하여 전체 소비전력을 낮추었다 또한 오차보정회로를 추가하여 정적오차 범위를 줄이고 각 블럭의 최소화 설계로 인해 전체 칩면적을 줄일수 있었다 그리고 칩제작후 측정을 위하여 칩내부에 클럭 발생기를 추가하였고 디지털 출력부에도 카운터를 추가해 낮은 주파수에서 측정할수 있도록 하였다 설계된 6비트 플래쉬 AD 변환기를 035um CMOS N-well one-poly four-metal 공정의 모델 변수를 가지고 HSPICE 모의실험을 한 결과 33V 공급전압에 2Gss 의 변환속도를 가지며 230mW의 전력소모를 나타내었다 코어부분의 칩면적은 07mm2 이며 DNL INL은 각각 plusmn067LSB이하 plusmn080LSB 이하의 값을 나타내었다 따라서 본 논문에서 설계한 AD 변환기는 고속 저전력 및 작은 칩면적의 장점으로 디스크 드라이브 헤더 고속 직렬 데이터 통신 샘플링 스코프 위상 어레이 레이더 의료용기기 및 차세대무선 트랜시버(UWB)에 집적화 할수 있을 것으로 기대된다

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참고문헌

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AD 변환기 설계 Proc Korean Signal Processing Conference vol 16 pp 144 Jun 2003[33] Mahbub Hasan et al A Behavioral Model of a 18-V Flash AD Converter Based on Device Parameters IEEE Trans computer-aided design of integrated circuits and systems vol 19 pp 69-82 Jan 2000[34] Sanjay Mohan et al A Code Transition Delay Model for ADC Test IEEE VLSI Design 2001 fourteenth International Conferrence on 1-7 pp 274-282 Jan 2001[35] 박홍준 CMOS 아날로그 집적회로 설계(하) 시그마프레스 JAN 1999[36] J Manetis Low-jitter process-independent DLL and PLL based on self-biased techniques IEEE J Solid-State circuits vol31 pp 1723-1732 Nov 1996 [37] 2003년 IDEC MPW Technical Information[38] Sanroku Tsukamoto et al A CMOS 6-b 400-MSamples ADC with Error Correction IEEE J Solid-State circuits vol33 pp 1939-1947 Dec 1998[39] Peter CSScholtens Maarten Vertregt A 6-b 16Gsamples Flash ADC in 018-um CMOS Using Averaging Termination IEEE J Solid-State circuits vol37 pp 1599-1609 Dec 2002 [40] Xicheng Jiang et al A 2GSs 6b ADC in 018um CMOS IEEE International Solid-State Circuits Conferen-

- 70 -

ce Feb 2003[41] Sang Hune Park et al 6bit 11GSs CMOS Flash ADC Soc Design Conference pp 16 Nov 2003

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감사의 글

ldquo먼저 이 자리에 있기까지 저를 키워주시고 물심양면으로 전폭적으로 지지해주신 부모님께 감사드립니다 공부를 더하라는 부모님의 기대를 저버리고 취직하는것에 대해 죄송합니다 기회는 언제든지 있으니까요rdquo 항상 저의 큰 힘이 되어준 우리형 이흥규 박사님께도 고마움을 전합니다 또한 저의 옆에서 제가 흔들릴때 마음의 위안을 준 앞으로의 제 반려자 권복순 선생님께도 감사의 마음을 전합니다 이 논문이 있기까지 학문적인 지도편달 해주신 지도교수인 윤광섭 교수님께 감사의 마음 전합니다 아울러 학부때 기초를 잡아주신 전자과 교수님들께 감사드립니다 진정한 전자공학도가 되도록 항상 저를 옆에서 동료와 같이 친근하고 큰형님처럼 자상하신 컴퓨터공학과 이정현 교수님께도 감사의 마음 보냅니다 지금은 졸업하고 없지만 조선호 이용환 미국가서 공부하고 있는 황기찬형등 제가 학부시절부터 생활 같이한 컴퓨터공학과 HCI 연구실 모든 박사형님들과 동료들에게 고마움을 전합니다 마지막으로 제가 몸담고 있었던 ldquo아날로그회로설계연구실rdquo졸업하신 선배님들과 동기들 그리고 앞으로 이끌어 나갈 후배들에게 감사함을 전합니다

목차

제 1 장 서 론

제 2 장 AD 변환기의 종류


211 풀 플래쉬 AD 변환기

212 2단 플래쉬 AD 변환기







22 오버샘플링 AD 변환기


31 AD 변환기의 구조



322 세부 회로 설명


331 오차 보정 회로

332 온도계코드 to 바이너리 코드 변환 회로

333 메모리 구조형 엔코더


34 PLL






제 6 장 결 론

참고문헌

표목차

표 31 비교기의 성능 지수

표 32 저항값과 오차

표 33 디지털 신호 처리 과정

표 41 모의 실험 결과

표 42 최근 발표된 플래쉬 AD 변환기의 성능 비교

그림목차

그림 1 설계시 고려해야할 요소

그림 21 풀 플래쉬 AD 변환기의 구조

그림 22 2단 플래쉬 AD 변환기의 구조

그림 23 파이프라인 AD 변환기의 구조

그림 24 타임-인터리브드 AD 변환기의 구조

그림 25 폴딩 AD 변환기의 구조

그림 26 폴딩인터폴레이팅 AD 변환기의 구조

그림 27 인터폴레이팅의 원리

그림 28 축차 비교형 AD 변환기의 구조

그림 29 알고리드믹 AD 변환기의 구조

그림 210 오버 샘플링 AD 변환기의 구조

그림 31 AD 변환기 전체 구조



그림 34 등가회로와 발산 시간

그림 35 Bi-stable 전류 소신호 모델


그림 37 Bi-stable 회로의 에너지 전위

그림 38 제안한 비교기 회로도

그림 39 증폭 응답 시간

그림 310 인버터쌍의 크기 비율에 대한 gm값

그림 311 Bi-stable 공급 전압 제어

그림 312 인버터의 최대 전력 소비 곡선

그림 313 인버터의 동적 소비전력

그림 314 Bi-stable 곡선의 기울기

그림 315 비교기의 소비전력


그림 317 잔류전압 제거시 MOS 등가모델

그림 318 VTH-Offset 조절 NMOS

그림 319 비교기 동작 개념도

그림 320 오차보정 알고리즘

그림 321 오차보정 회로

그림 322 선택코드로 변환

그림 323 롬구조형 엔코더

그림 324 엔코더 출력 버퍼

그림 325 PLL의 기본 구성도

그림 326 3상태 위상 주파수 검출기 회로

그림 327 전하 펌프와 루프필터 회로

그림 328 전압 제어 발진기

그림 41 클럭노이즈에 영향을 받는 기준전압원

그림 42 노이즈가 포함된 기준 전압 출력 파형

그림 43 노이즈가 제거된 기준 전압 출력 파형

그림 44 캐패시터 용량에 따른 기준전압값

그림 45 기준 전앖값 도표화

그림 46 비교기 출력 파형

그림 47 리셋모드 일때 잔류전압 제거 파형

그림 48 DF-F을 이용한 디지털신호화 출력 파형

그림 49 오차보정 회로 출력 파형

그림 410 6비트 디지털 출력 파형

그림 411 PLL 락킹 타임

그림 412 발생기에서 나온 클럭 파형

그림 413 164분주기 출력 파형

그림 414 AD 변환기의 DNL 특성

그림 415 AD 변환기의 INL 특성

그림 416 최근 6비트 플래쉬 AD 변환기의 연구추세

그림 51 6비트 AD 변환기의 플로어 플랜

그림 52 저항열과 캐패시터열 레이아웃

그림 53 비교기 레이아웃

그림 54 D-flipflop 레이아웃

그림 55 오차보정 회로 레이아웃

그림 56 DCL and N Coder 레이아웃

그림 57 엔코더 레이아웃

그림 58 플래쉬 AD 변환기 레리아웃

그림 59 클럭 신호 발생기 레이아웃

그림 510 클럭 분배기 심볼

그림 511 클럭 분배기 레이아웃

그림 512 164 클럭 채배기 레이아웃

그림 513 6비트 출력 채배기 레이아웃

그림 514 저속도 테스트용 6비트 AD 변환기 레이아웃

그림 515 6비트 AD 변환기 및 테스트블럭 레이아웃

목차제 1 장 서 론 1제 2 장 AD 변환기의 종류 4 21 나이퀴스트 AD 변환기 5 211 풀 플래쉬 AD 변환기 5 212 2단 플래쉬 AD 변환기 6 213 파이프라인 AD 변환기 7 214 타임-인터리브드 AD 변환기 8 215 폴딩 AD 변환기 9 216 폴딩인터폴레이팅 AD 변환기 10 217 축차 비교형(SAR) AD 변환기 12 218 알고리드믹 AD 변환기 13 22 오버샘플링 AD 변환기 14제 3 장 6비트 2Gss 플래쉬 AD 변환기 설계 16 31 AD 변환기의 구조 16 32 제안하는 저전력 고속 비교기 18 321 비교기의 특성 및 설명 18 322 세부 회로 설명 26 33 디지털 신호 처리단 35 331 오차 보정 회로 35 332 온도계코드 to 바이너리 코드 변환 회로 37 333 메모리 구조형 엔코더 38 334 엔코더 출력 버퍼 40 34 PLL 41 341 위상 주파수 검출기 설계 41 342 전하 펌프 회로와 루프 필터 회로 설계 42 343 전압 제어 발진기 설계 43제 4 장 실험결과 및 고찰 41제 5 장 레이아웃 51제 6 장 결 론 60참고문헌 61 표목차표 31 비교기의 성능 지수 19표 32 저항값과 오차 35표 33 디지털 신호 처리 과정 39표 41 모의 실험 결과 49표 42 최근 발표된 플래쉬 AD 변환기의 성능 비교 50그림목차그림 1 설계시 고려해야할 요소 2그림 21 풀 플래쉬 AD 변환기의 구조 6그림 22 2단 플래쉬 AD 변환기의 구조 7그림 23 파이프라인 AD 변환기의 구조 8그림 24 타임-인터리브드 AD 변환기의 구조 9그림 25 폴딩 AD 변환기의 구조 10그림 26 폴딩인터폴레이팅 AD 변환기의 구조 11그림 27 인터폴레이팅의 원리 12그림 28 축차 비교형 AD 변환기의 구조 13그림 29 알고리드믹 AD 변환기의 구조 14그림 210 오버 샘플링 AD 변환기의 구조 15그림 31 AD 변환기 전체 구조 17그림 32 비교기의 심볼과 특성곡선 18그림 33 Bi-stable 회로도 19그림 34 등가회로와 발산 시간 20그림 35 Bi-stable 전류 소신호 모델 20그림 36 Bi-stable Behavior 그래프 23그림 37 Bi-stable 회로의 에너지 전위 24그림 38 제안한 비교기 회로도 25그림 39 증폭 응답 시간 26그림 310 인버터쌍의 크기 비율에 대한 gm값 27그림 311 Bi-stable 공급 전압 제어 28그림 312 인버터의 최대 전력 소비 곡선 29그림 313 인버터의 동적 소비전력 29그림 314 Bi-stable 곡선의 기울기 31그림 315 비교기의 소비전력 31그림 316 잔류전압제거 알고리즘 32그림 317 잔류전압 제거시 MOS 등가모델 32그림 318 VTH-Offset 조절 NMOS 33그림 319 비교기 동작 개념도 34그림 320 오차보정 알고리즘 36그림 321 오차보정 회로 37그림 322 선택코드로 변환 37그림 323 롬구조형 엔코더 38그림 324 엔코더 출력 버퍼 40그림 325 PLL의 기본 구성도 41그림 326 3상태 위상 주파수 검출기 회로 42그림 327 전하 펌프와 루프필터 회로 43그림 328 전압 제어 발진기 44그림 41 클럭노이즈에 영향을 받는 기준전압원 41그림 42 노이즈가 포함된 기준 전압 출력 파형 42그림 43 노이즈가 제거된 기준 전압 출력 파형 42그림 44 캐패시터 용량에 따른 기준전압값 43그림 45 기준 전陋 도표화 43그림 46 비교기 출력 파형 44그림 47 리셋모드 일때 잔류전압 제거 파형 44그림 48 DF-F을 이용한 디지털신호화 출력 파형 45그림 49 오차보정 회로 출력 파형 45그림 410 6비트 디지털 출력 파형 46그림 411 PLL 락킹 타임 46그림 412 발생기에서 나온 클럭 파형 47그림 413 164분주기 출력 파형 47그림 414 AD 변환기의 DNL 특성 48그림 415 AD 변환기의 INL 특성 48그림 416 최근 6비트 플래쉬 AD 변환기의 연구추세 50그림 51 6비트 AD 변환기의 플로어 플랜 51그림 52 저항열과 캐패시터열 레이아웃 52그림 53 비교기 레이아웃 52그림 54 D-flipflop 레이아웃 53그림 55 오차보정 회로 레이아웃 53그림 56 DCL and N Coder 레이아웃 54그림 57 엔코더 레이아웃 54그림 58 플래쉬 AD 변환기 레리아웃 55그림 59 클럭 신호 발생기 레이아웃 55그림 510 클럭 분배기 심볼 56그림 511 클럭 분배기 레이아웃 56그림 512 164 클럭 채배기 레이아웃 57그림 513 6비트 출력 채배기 레이아웃 57그림 514 저속도 테스트용 6비트 AD 변환기 레이아웃 58그림 515 6비트 AD 변환기 및 테스트블럭 레이아웃 59






2004年 2月

指導敎授尹廣燮

이 論文을 工學碩士學位論文으로 提出함



李學圭


認定함

2004년 2월 일

主審

副審

委員

- 1 -

요약


- 2 -

Abstract


- 3 -

목 차


제 1 장 서 론 1



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제 6 장 결 론 60

참고문헌 61

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- 6 -




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표 목 차



- 1 -


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- 4 -



- 5 -




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- 11 -



- 12 -




- 13 -




- 14 -




- 15 -



- 16 -




- 17 -



- 18 -



V in

Vre f

Vout

V re f

V in

V in

Vre f

Vout

V re f

V in




- 19 -



Power Consumption



VDD

GND

VDD

GND

Vo2Vo1



- 20 -



ig1 id1

ig2id2

1

2

Vg2

Vg1


- 21 -


221 gmdg Vgii == (31)


gg C

qv 11 = (33)

gg C

qv 22 = (34)



dtdv

Ci ggg

11 = (35)

dtdv

Ci ggg

22 = (36)


dtdv

Cvg gggm

12 = (37)

- 22 -

dtdv

Cvg gggm

21 = (38)


dtdqq

Cg

g

m 12 = (39)

dtdqq

Cg

g

m 21 = (310)


rArr= 21

2

1 dtqd

gC

qCg

m

g

g

m1

2

21

2

qCg

dtqd

g

m

= (311)


120

21

2 1 qdtqd

τ= with m

g

gC

=0τ (312)


- 23 -

00

2)0()0(

2)0()0()(

101

101

1ττ ττtt

eqqeqqtq+minus +

+minus

= (313)

초기값 )0()0( 11 gg vCq = 일때 (314)


( ) ( )( ) 0

1)0(0

21

011ττt

oo evvtvo

+

+asymp (315)

( ) ( )( ) 0)0(021

2022ττt

ooo evvtv+

+asymp (316)


VOL

unstable

VOH

VTH

VOHVTHVOLVo1

Vo2



- 24 -





- 25 -




- 26 -


T

VOH

VOL

VTH

T= 400ps ( 25GHz )

T

VOH

VOL

VTH

T= 400ps ( 25GHz )



- 27 -


0

200

400

600

800

1000

1200

2 3 4 5

W

gm PMOS

NMOS



- 28 -




- 29 -




- 30 -

int int minus+=2

0 2))((1)(1 T T


dtVtiT


TVCVVdVV

TCdVV

TCP DDL

outDDV outDDLV

outoutL

DDD

DD20



- 31 -




- 32 -






- 33 -



T

VOH

VOL

VTH

T

VOH

VOL

VTH



- 34 -




- 35 -









- 36 -





- 37 -





- 38 -





- 39 -



O4 0 1 0 0 deg

O3 0 0 1 1 00100

O2 1 1 1 0 deg

O1 1 1 1 0 deg

O0 1 1 1 0 deg


OUTn = On + 1 On On + 1 +On (320)



- 40 -




- 41 -






- 42 -


A

B

C

A

B

C




- 43 -





- 44 -




- 45 -




- 46 -




- 47 -




- 48 -


입력 Vref

Vout+ Vout-

입력 Vref

Vout+ Vout-




- 49 -





- 50 -





- 51 -





- 52 -

-08

-06

-04

-02

0

02

04

06

1 4 7

10

13

16

19

22

25

28

31

34

37

40

43

46

49

52

55

58

61

64

CODE

DN

L


-1

-08

-06

-04

-02

0

02

04

06

1 4 7

10

13

16

19

22

25

28

31

34

37

40

43

46

49

52

55

58

61

64

CODE

INL


- 53 -






- 54 -





- 55 -




- 56 -





- 57 -



- 58 -



- 59 -



- 60 -



- 61 -




- 62 -



- 63 -



- 64 -

제 6 장 결론


- 65 -

참고문헌


- 66 -


- 67 -


- 68 -


- 69 -


- 70 -


- 71 -

감사의 글


목차

제 1 장 서 론






















34 PLL






제 6 장 결 론

참고문헌

표목차






그림목차









































































認定함

2004년 2월 일

主審

副審

委員

- 1 -

요약


- 2 -

Abstract


- 3 -

목 차


제 1 장 서 론 1



- 4 -




제 6 장 결 론 60

참고문헌 61

- 5 -




- 6 -




- 7 -







- 8 -

표 목 차



- 1 -


- 2 -



- 3 -


- 4 -



- 5 -




- 6 -




- 7 -





- 8 -





- 9 -





- 10 -





- 11 -



- 12 -




- 13 -




- 14 -




- 15 -



- 16 -




- 17 -



- 18 -



V in

Vre f

Vout

V re f

V in

V in

Vre f

Vout

V re f

V in




- 19 -



Power Consumption



VDD

GND

VDD

GND

Vo2Vo1



- 20 -



ig1 id1

ig2id2

1

2

Vg2

Vg1


- 21 -


221 gmdg Vgii == (31)


gg C

qv 11 = (33)

gg C

qv 22 = (34)



dtdv

Ci ggg

11 = (35)

dtdv

Ci ggg

22 = (36)


dtdv

Cvg gggm

12 = (37)

- 22 -

dtdv

Cvg gggm

21 = (38)


dtdqq

Cg

g

m 12 = (39)

dtdqq

Cg

g

m 21 = (310)


rArr= 21

2

1 dtqd

gC

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m

g

g

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21

2

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g

m

= (311)


120

21

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τ= with m

g

gC

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- 23 -

00

2)0()0(

2)0()0()(

101

101

1ττ ττtt

eqqeqqtq+minus +

+minus

= (313)

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21

011ττt

oo evvtvo

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+asymp (315)

( ) ( )( ) 0)0(021

2022ττt

ooo evvtv+

+asymp (316)


VOL

unstable

VOH

VTH

VOHVTHVOLVo1

Vo2



- 24 -





- 25 -




- 26 -


T

VOH

VOL

VTH

T= 400ps ( 25GHz )

T

VOH

VOL

VTH

T= 400ps ( 25GHz )



- 27 -


0

200

400

600

800

1000

1200

2 3 4 5

W

gm PMOS

NMOS



- 28 -




- 29 -




- 30 -

int int minus+=2

0 2))((1)(1 T T


dtVtiT


TVCVVdVV

TCdVV

TCP DDL

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outoutL

DDD

DD20



- 31 -




- 32 -






- 33 -



T

VOH

VOL

VTH

T

VOH

VOL

VTH



- 34 -




- 35 -









- 36 -





- 37 -





- 38 -





- 39 -



O4 0 1 0 0 deg

O3 0 0 1 1 00100

O2 1 1 1 0 deg

O1 1 1 1 0 deg

O0 1 1 1 0 deg


OUTn = On + 1 On On + 1 +On (320)



- 40 -




- 41 -






- 42 -


A

B

C

A

B

C




- 43 -





- 44 -




- 45 -




- 46 -




- 47 -




- 48 -


입력 Vref

Vout+ Vout-

입력 Vref

Vout+ Vout-




- 49 -





- 50 -





- 51 -





- 52 -

-08

-06

-04

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0

02

04

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31

34

37

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52

55

58

61

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CODE

DN

L


-1

-08

-06

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02

04

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1 4 7

10

13

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25

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31

34

37

40

43

46

49

52

55

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CODE

INL


- 53 -






- 54 -





- 55 -




- 56 -





- 57 -



- 58 -



- 59 -



- 60 -



- 61 -




- 62 -



- 63 -



- 64 -

제 6 장 결론


- 65 -

참고문헌


- 66 -


- 67 -


- 68 -


- 69 -


- 70 -


- 71 -

감사의 글


목차

제 1 장 서 론






















34 PLL






제 6 장 결 론

참고문헌

표목차






그림목차








































































- 1 -

요약


- 2 -

Abstract


- 3 -

목 차


제 1 장 서 론 1



- 4 -




제 6 장 결 론 60

참고문헌 61

- 5 -




- 6 -




- 7 -







- 8 -

표 목 차



- 1 -


- 2 -



- 3 -


- 4 -



- 5 -




- 6 -




- 7 -





- 8 -





- 9 -





- 10 -





- 11 -



- 12 -




- 13 -




- 14 -




- 15 -



- 16 -




- 17 -



- 18 -



V in

Vre f

Vout

V re f

V in

V in

Vre f

Vout

V re f

V in




- 19 -



Power Consumption



VDD

GND

VDD

GND

Vo2Vo1



- 20 -



ig1 id1

ig2id2

1

2

Vg2

Vg1


- 21 -


221 gmdg Vgii == (31)


gg C

qv 11 = (33)

gg C

qv 22 = (34)



dtdv

Ci ggg

11 = (35)

dtdv

Ci ggg

22 = (36)


dtdv

Cvg gggm

12 = (37)

- 22 -

dtdv

Cvg gggm

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dtdqq

Cg

g

m 12 = (39)

dtdqq

Cg

g

m 21 = (310)


rArr= 21

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1 dtqd

gC

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g

g

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2

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= (311)


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g

gC

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101

1ττ ττtt

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oo evvtvo

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+asymp (315)

( ) ( )( ) 0)0(021

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+asymp (316)


VOL

unstable

VOH

VTH

VOHVTHVOLVo1

Vo2



- 24 -





- 25 -




- 26 -


T

VOH

VOL

VTH

T= 400ps ( 25GHz )

T

VOH

VOL

VTH

T= 400ps ( 25GHz )



- 27 -


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200

400

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gm PMOS

NMOS



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- 30 -

int int minus+=2

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dtVtiT


TVCVVdVV

TCdVV

TCP DDL

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- 32 -






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T

VOH

VOL

VTH

T

VOH

VOL

VTH



- 34 -




- 35 -









- 36 -





- 37 -





- 38 -





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O4 0 1 0 0 deg

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- 40 -




- 41 -






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A

B

C

A

B

C




- 43 -





- 44 -




- 45 -




- 46 -




- 47 -




- 48 -


입력 Vref

Vout+ Vout-

입력 Vref

Vout+ Vout-




- 49 -





- 50 -





- 51 -





- 52 -

-08

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0

02

04

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43

46

49

52

55

58

61

64

CODE

DN

L


-1

-08

-06

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0

02

04

06

1 4 7

10

13

16

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25

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34

37

40

43

46

49

52

55

58

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64

CODE

INL


- 53 -






- 54 -





- 55 -




- 56 -





- 57 -



- 58 -



- 59 -



- 60 -



- 61 -




- 62 -



- 63 -



- 64 -

제 6 장 결론


- 65 -

참고문헌


- 66 -


- 67 -


- 68 -


- 69 -


- 70 -


- 71 -

감사의 글


목차

제 1 장 서 론






















34 PLL






제 6 장 결 론

참고문헌

표목차






그림목차








































































- 2 -

Abstract


- 3 -

목 차


제 1 장 서 론 1



- 4 -




제 6 장 결 론 60

참고문헌 61

- 5 -




- 6 -




- 7 -







- 8 -

표 목 차



- 1 -


- 2 -



- 3 -


- 4 -



- 5 -




- 6 -




- 7 -





- 8 -





- 9 -





- 10 -





- 11 -



- 12 -




- 13 -




- 14 -




- 15 -



- 16 -




- 17 -



- 18 -



V in

Vre f

Vout

V re f

V in

V in

Vre f

Vout

V re f

V in




- 19 -



Power Consumption



VDD

GND

VDD

GND

Vo2Vo1



- 20 -



ig1 id1

ig2id2

1

2

Vg2

Vg1


- 21 -


221 gmdg Vgii == (31)


gg C

qv 11 = (33)

gg C

qv 22 = (34)



dtdv

Ci ggg

11 = (35)

dtdv

Ci ggg

22 = (36)


dtdv

Cvg gggm

12 = (37)

- 22 -

dtdv

Cvg gggm

21 = (38)


dtdqq

Cg

g

m 12 = (39)

dtdqq

Cg

g

m 21 = (310)


rArr= 21

2

1 dtqd

gC

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m

g

g

m1

2

21

2

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m

= (311)


120

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τ= with m

g

gC

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- 23 -

00

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101

101

1ττ ττtt

eqqeqqtq+minus +

+minus

= (313)

초기값 )0()0( 11 gg vCq = 일때 (314)


( ) ( )( ) 0

1)0(0

21

011ττt

oo evvtvo

+

+asymp (315)

( ) ( )( ) 0)0(021

2022ττt

ooo evvtv+

+asymp (316)


VOL

unstable

VOH

VTH

VOHVTHVOLVo1

Vo2



- 24 -





- 25 -




- 26 -


T

VOH

VOL

VTH

T= 400ps ( 25GHz )

T

VOH

VOL

VTH

T= 400ps ( 25GHz )



- 27 -


0

200

400

600

800

1000

1200

2 3 4 5

W

gm PMOS

NMOS



- 28 -




- 29 -




- 30 -

int int minus+=2

0 2))((1)(1 T T


dtVtiT


TVCVVdVV

TCdVV

TCP DDL

outDDV outDDLV

outoutL

DDD

DD20



- 31 -




- 32 -






- 33 -



T

VOH

VOL

VTH

T

VOH

VOL

VTH



- 34 -




- 35 -









- 36 -





- 37 -





- 38 -





- 39 -



O4 0 1 0 0 deg

O3 0 0 1 1 00100

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O1 1 1 1 0 deg

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- 40 -




- 41 -






- 42 -


A

B

C

A

B

C




- 43 -





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- 46 -




- 47 -




- 48 -


입력 Vref

Vout+ Vout-

입력 Vref

Vout+ Vout-




- 49 -





- 50 -





- 51 -





- 52 -

-08

-06

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-02

0

02

04

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28

31

34

37

40

43

46

49

52

55

58

61

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CODE

DN

L


-1

-08

-06

-04

-02

0

02

04

06

1 4 7

10

13

16

19

22

25

28

31

34

37

40

43

46

49

52

55

58

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64

CODE

INL


- 53 -






- 54 -





- 55 -




- 56 -





- 57 -



- 58 -



- 59 -



- 60 -



- 61 -




- 62 -



- 63 -



- 64 -

제 6 장 결론


- 65 -

참고문헌


- 66 -


- 67 -


- 68 -


- 69 -


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- 71 -

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제 1 장 서 론






















34 PLL






제 6 장 결 론

참고문헌

표목차






그림목차








































































- 3 -

목 차


제 1 장 서 론 1



- 4 -




제 6 장 결 론 60

참고문헌 61

- 5 -




- 6 -




- 7 -







- 8 -

표 목 차



- 1 -


- 2 -



- 3 -


- 4 -



- 5 -




- 6 -




- 7 -





- 8 -





- 9 -





- 10 -





- 11 -



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- 13 -




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- 17 -



- 18 -



V in

Vre f

Vout

V re f

V in

V in

Vre f

Vout

V re f

V in




- 19 -



Power Consumption



VDD

GND

VDD

GND

Vo2Vo1



- 20 -



ig1 id1

ig2id2

1

2

Vg2

Vg1


- 21 -


221 gmdg Vgii == (31)


gg C

qv 11 = (33)

gg C

qv 22 = (34)



dtdv

Ci ggg

11 = (35)

dtdv

Ci ggg

22 = (36)


dtdv

Cvg gggm

12 = (37)

- 22 -

dtdv

Cvg gggm

21 = (38)


dtdqq

Cg

g

m 12 = (39)

dtdqq

Cg

g

m 21 = (310)


rArr= 21

2

1 dtqd

gC

qCg

m

g

g

m1

2

21

2

qCg

dtqd

g

m

= (311)


120

21

2 1 qdtqd

τ= with m

g

gC

=0τ (312)


- 23 -

00

2)0()0(

2)0()0()(

101

101

1ττ ττtt

eqqeqqtq+minus +

+minus

= (313)

초기값 )0()0( 11 gg vCq = 일때 (314)


( ) ( )( ) 0

1)0(0

21

011ττt

oo evvtvo

+

+asymp (315)

( ) ( )( ) 0)0(021

2022ττt

ooo evvtv+

+asymp (316)


VOL

unstable

VOH

VTH

VOHVTHVOLVo1

Vo2



- 24 -





- 25 -




- 26 -


T

VOH

VOL

VTH

T= 400ps ( 25GHz )

T

VOH

VOL

VTH

T= 400ps ( 25GHz )



- 27 -


0

200

400

600

800

1000

1200

2 3 4 5

W

gm PMOS

NMOS



- 28 -




- 29 -




- 30 -

int int minus+=2

0 2))((1)(1 T T


dtVtiT


TVCVVdVV

TCdVV

TCP DDL

outDDV outDDLV

outoutL

DDD

DD20



- 31 -




- 32 -






- 33 -



T

VOH

VOL

VTH

T

VOH

VOL

VTH



- 34 -




- 35 -









- 36 -





- 37 -





- 38 -





- 39 -



O4 0 1 0 0 deg

O3 0 0 1 1 00100

O2 1 1 1 0 deg

O1 1 1 1 0 deg

O0 1 1 1 0 deg


OUTn = On + 1 On On + 1 +On (320)



- 40 -




- 41 -






- 42 -


A

B

C

A

B

C




- 43 -





- 44 -




- 45 -




- 46 -




- 47 -




- 48 -


입력 Vref

Vout+ Vout-

입력 Vref

Vout+ Vout-




- 49 -





- 50 -





- 51 -





- 52 -

-08

-06

-04

-02

0

02

04

06

1 4 7

10

13

16

19

22

25

28

31

34

37

40

43

46

49

52

55

58

61

64

CODE

DN

L


-1

-08

-06

-04

-02

0

02

04

06

1 4 7

10

13

16

19

22

25

28

31

34

37

40

43

46

49

52

55

58

61

64

CODE

INL


- 53 -






- 54 -





- 55 -




- 56 -





- 57 -



- 58 -



- 59 -



- 60 -



- 61 -




- 62 -



- 63 -



- 64 -

제 6 장 결론


- 65 -

참고문헌


- 66 -


- 67 -


- 68 -


- 69 -


- 70 -


- 71 -

감사의 글


목차

제 1 장 서 론






















34 PLL






제 6 장 결 론

참고문헌

표목차






그림목차








































































- 4 -




제 6 장 결 론 60

참고문헌 61

- 5 -




- 6 -




- 7 -







- 8 -

표 목 차



- 1 -


- 2 -



- 3 -


- 4 -



- 5 -




- 6 -




- 7 -





- 8 -





- 9 -





- 10 -





- 11 -



- 12 -




- 13 -




- 14 -




- 15 -



- 16 -




- 17 -



- 18 -



V in

Vre f

Vout

V re f

V in

V in

Vre f

Vout

V re f

V in




- 19 -



Power Consumption



VDD

GND

VDD

GND

Vo2Vo1



- 20 -



ig1 id1

ig2id2

1

2

Vg2

Vg1


- 21 -


221 gmdg Vgii == (31)


gg C

qv 11 = (33)

gg C

qv 22 = (34)



dtdv

Ci ggg

11 = (35)

dtdv

Ci ggg

22 = (36)


dtdv

Cvg gggm

12 = (37)

- 22 -

dtdv

Cvg gggm

21 = (38)


dtdqq

Cg

g

m 12 = (39)

dtdqq

Cg

g

m 21 = (310)


rArr= 21

2

1 dtqd

gC

qCg

m

g

g

m1

2

21

2

qCg

dtqd

g

m

= (311)


120

21

2 1 qdtqd

τ= with m

g

gC

=0τ (312)


- 23 -

00

2)0()0(

2)0()0()(

101

101

1ττ ττtt

eqqeqqtq+minus +

+minus

= (313)

초기값 )0()0( 11 gg vCq = 일때 (314)


( ) ( )( ) 0

1)0(0

21

011ττt

oo evvtvo

+

+asymp (315)

( ) ( )( ) 0)0(021

2022ττt

ooo evvtv+

+asymp (316)


VOL

unstable

VOH

VTH

VOHVTHVOLVo1

Vo2



- 24 -





- 25 -




- 26 -


T

VOH

VOL

VTH

T= 400ps ( 25GHz )

T

VOH

VOL

VTH

T= 400ps ( 25GHz )



- 27 -


0

200

400

600

800

1000

1200

2 3 4 5

W

gm PMOS

NMOS



- 28 -




- 29 -




- 30 -

int int minus+=2

0 2))((1)(1 T T


dtVtiT


TVCVVdVV

TCdVV

TCP DDL

outDDV outDDLV

outoutL

DDD

DD20



- 31 -




- 32 -






- 33 -



T

VOH

VOL

VTH

T

VOH

VOL

VTH



- 34 -




- 35 -









- 36 -





- 37 -





- 38 -





- 39 -



O4 0 1 0 0 deg

O3 0 0 1 1 00100

O2 1 1 1 0 deg

O1 1 1 1 0 deg

O0 1 1 1 0 deg


OUTn = On + 1 On On + 1 +On (320)



- 40 -




- 41 -






- 42 -


A

B

C

A

B

C




- 43 -





- 44 -




- 45 -




- 46 -




- 47 -




- 48 -


입력 Vref

Vout+ Vout-

입력 Vref

Vout+ Vout-




- 49 -





- 50 -





- 51 -





- 52 -

-08

-06

-04

-02

0

02

04

06

1 4 7

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16

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22

25

28

31

34

37

40

43

46

49

52

55

58

61

64

CODE

DN

L


-1

-08

-06

-04

-02

0

02

04

06

1 4 7

10

13

16

19

22

25

28

31

34

37

40

43

46

49

52

55

58

61

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CODE

INL


- 53 -






- 54 -





- 55 -




- 56 -





- 57 -



- 58 -



- 59 -



- 60 -



- 61 -




- 62 -



- 63 -



- 64 -

제 6 장 결론


- 65 -

참고문헌


- 66 -


- 67 -


- 68 -


- 69 -


- 70 -


- 71 -

감사의 글


목차

제 1 장 서 론






















34 PLL






제 6 장 결 론

참고문헌

표목차






그림목차








































































- 5 -




- 6 -




- 7 -







- 8 -

표 목 차



- 1 -


- 2 -



- 3 -


- 4 -



- 5 -




- 6 -




- 7 -





- 8 -





- 9 -





- 10 -





- 11 -



- 12 -




- 13 -




- 14 -




- 15 -



- 16 -




- 17 -



- 18 -



V in

Vre f

Vout

V re f

V in

V in

Vre f

Vout

V re f

V in




- 19 -



Power Consumption



VDD

GND

VDD

GND

Vo2Vo1



- 20 -



ig1 id1

ig2id2

1

2

Vg2

Vg1


- 21 -


221 gmdg Vgii == (31)


gg C

qv 11 = (33)

gg C

qv 22 = (34)



dtdv

Ci ggg

11 = (35)

dtdv

Ci ggg

22 = (36)


dtdv

Cvg gggm

12 = (37)

- 22 -

dtdv

Cvg gggm

21 = (38)


dtdqq

Cg

g

m 12 = (39)

dtdqq

Cg

g

m 21 = (310)


rArr= 21

2

1 dtqd

gC

qCg

m

g

g

m1

2

21

2

qCg

dtqd

g

m

= (311)


120

21

2 1 qdtqd

τ= with m

g

gC

=0τ (312)


- 23 -

00

2)0()0(

2)0()0()(

101

101

1ττ ττtt

eqqeqqtq+minus +

+minus

= (313)

초기값 )0()0( 11 gg vCq = 일때 (314)


( ) ( )( ) 0

1)0(0

21

011ττt

oo evvtvo

+

+asymp (315)

( ) ( )( ) 0)0(021

2022ττt

ooo evvtv+

+asymp (316)


VOL

unstable

VOH

VTH

VOHVTHVOLVo1

Vo2



- 24 -





- 25 -




- 26 -


T

VOH

VOL

VTH

T= 400ps ( 25GHz )

T

VOH

VOL

VTH

T= 400ps ( 25GHz )



- 27 -


0

200

400

600

800

1000

1200

2 3 4 5

W

gm PMOS

NMOS



- 28 -




- 29 -




- 30 -

int int minus+=2

0 2))((1)(1 T T


dtVtiT


TVCVVdVV

TCdVV

TCP DDL

outDDV outDDLV

outoutL

DDD

DD20



- 31 -




- 32 -






- 33 -



T

VOH

VOL

VTH

T

VOH

VOL

VTH



- 34 -




- 35 -









- 36 -





- 37 -





- 38 -





- 39 -



O4 0 1 0 0 deg

O3 0 0 1 1 00100

O2 1 1 1 0 deg

O1 1 1 1 0 deg

O0 1 1 1 0 deg


OUTn = On + 1 On On + 1 +On (320)



- 40 -




- 41 -






- 42 -


A

B

C

A

B

C




- 43 -





- 44 -




- 45 -




- 46 -




- 47 -




- 48 -


입력 Vref

Vout+ Vout-

입력 Vref

Vout+ Vout-




- 49 -





- 50 -





- 51 -





- 52 -

-08

-06

-04

-02

0

02

04

06

1 4 7

10

13

16

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22

25

28

31

34

37

40

43

46

49

52

55

58

61

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CODE

DN

L


-1

-08

-06

-04

-02

0

02

04

06

1 4 7

10

13

16

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22

25

28

31

34

37

40

43

46

49

52

55

58

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CODE

INL


- 53 -






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- 55 -




- 56 -





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- 58 -



- 59 -



- 60 -



- 61 -




- 62 -



- 63 -



- 64 -

제 6 장 결론


- 65 -

참고문헌


- 66 -


- 67 -


- 68 -


- 69 -


- 70 -


- 71 -

감사의 글


목차

제 1 장 서 론






















34 PLL






제 6 장 결 론

참고문헌

표목차






그림목차








































































- 6 -




- 7 -







- 8 -

표 목 차



- 1 -


- 2 -



- 3 -


- 4 -



- 5 -




- 6 -




- 7 -





- 8 -





- 9 -





- 10 -





- 11 -



- 12 -




- 13 -




- 14 -




- 15 -



- 16 -




- 17 -



- 18 -



V in

Vre f

Vout

V re f

V in

V in

Vre f

Vout

V re f

V in




- 19 -



Power Consumption



VDD

GND

VDD

GND

Vo2Vo1



- 20 -



ig1 id1

ig2id2

1

2

Vg2

Vg1


- 21 -


221 gmdg Vgii == (31)


gg C

qv 11 = (33)

gg C

qv 22 = (34)



dtdv

Ci ggg

11 = (35)

dtdv

Ci ggg

22 = (36)


dtdv

Cvg gggm

12 = (37)

- 22 -

dtdv

Cvg gggm

21 = (38)


dtdqq

Cg

g

m 12 = (39)

dtdqq

Cg

g

m 21 = (310)


rArr= 21

2

1 dtqd

gC

qCg

m

g

g

m1

2

21

2

qCg

dtqd

g

m

= (311)


120

21

2 1 qdtqd

τ= with m

g

gC

=0τ (312)


- 23 -

00

2)0()0(

2)0()0()(

101

101

1ττ ττtt

eqqeqqtq+minus +

+minus

= (313)

초기값 )0()0( 11 gg vCq = 일때 (314)


( ) ( )( ) 0

1)0(0

21

011ττt

oo evvtvo

+

+asymp (315)

( ) ( )( ) 0)0(021

2022ττt

ooo evvtv+

+asymp (316)


VOL

unstable

VOH

VTH

VOHVTHVOLVo1

Vo2



- 24 -





- 25 -




- 26 -


T

VOH

VOL

VTH

T= 400ps ( 25GHz )

T

VOH

VOL

VTH

T= 400ps ( 25GHz )



- 27 -


0

200

400

600

800

1000

1200

2 3 4 5

W

gm PMOS

NMOS



- 28 -




- 29 -




- 30 -

int int minus+=2

0 2))((1)(1 T T


dtVtiT


TVCVVdVV

TCdVV

TCP DDL

outDDV outDDLV

outoutL

DDD

DD20



- 31 -




- 32 -






- 33 -



T

VOH

VOL

VTH

T

VOH

VOL

VTH



- 34 -




- 35 -









- 36 -





- 37 -





- 38 -





- 39 -



O4 0 1 0 0 deg

O3 0 0 1 1 00100

O2 1 1 1 0 deg

O1 1 1 1 0 deg

O0 1 1 1 0 deg


OUTn = On + 1 On On + 1 +On (320)



- 40 -




- 41 -






- 42 -


A

B

C

A

B

C




- 43 -





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- 45 -




- 46 -




- 47 -




- 48 -


입력 Vref

Vout+ Vout-

입력 Vref

Vout+ Vout-




- 49 -





- 50 -





- 51 -





- 52 -

-08

-06

-04

-02

0

02

04

06

1 4 7

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13

16

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22

25

28

31

34

37

40

43

46

49

52

55

58

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CODE

DN

L


-1

-08

-06

-04

-02

0

02

04

06

1 4 7

10

13

16

19

22

25

28

31

34

37

40

43

46

49

52

55

58

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CODE

INL


- 53 -






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- 59 -



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- 62 -



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제 6 장 결론


- 65 -

참고문헌


- 66 -


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- 68 -


- 69 -


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- 71 -

감사의 글


목차

제 1 장 서 론






















34 PLL






제 6 장 결 론

참고문헌

표목차






그림목차








































































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- 8 -

표 목 차



- 1 -


- 2 -



- 3 -


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- 11 -



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- 16 -




- 17 -



- 18 -



V in

Vre f

Vout

V re f

V in

V in

Vre f

Vout

V re f

V in




- 19 -



Power Consumption



VDD

GND

VDD

GND

Vo2Vo1



- 20 -



ig1 id1

ig2id2

1

2

Vg2

Vg1


- 21 -


221 gmdg Vgii == (31)


gg C

qv 11 = (33)

gg C

qv 22 = (34)



dtdv

Ci ggg

11 = (35)

dtdv

Ci ggg

22 = (36)


dtdv

Cvg gggm

12 = (37)

- 22 -

dtdv

Cvg gggm

21 = (38)


dtdqq

Cg

g

m 12 = (39)

dtdqq

Cg

g

m 21 = (310)


rArr= 21

2

1 dtqd

gC

qCg

m

g

g

m1

2

21

2

qCg

dtqd

g

m

= (311)


120

21

2 1 qdtqd

τ= with m

g

gC

=0τ (312)


- 23 -

00

2)0()0(

2)0()0()(

101

101

1ττ ττtt

eqqeqqtq+minus +

+minus

= (313)

초기값 )0()0( 11 gg vCq = 일때 (314)


( ) ( )( ) 0

1)0(0

21

011ττt

oo evvtvo

+

+asymp (315)

( ) ( )( ) 0)0(021

2022ττt

ooo evvtv+

+asymp (316)


VOL

unstable

VOH

VTH

VOHVTHVOLVo1

Vo2



- 24 -





- 25 -




- 26 -


T

VOH

VOL

VTH

T= 400ps ( 25GHz )

T

VOH

VOL

VTH

T= 400ps ( 25GHz )



- 27 -


0

200

400

600

800

1000

1200

2 3 4 5

W

gm PMOS

NMOS



- 28 -




- 29 -




- 30 -

int int minus+=2

0 2))((1)(1 T T


dtVtiT


TVCVVdVV

TCdVV

TCP DDL

outDDV outDDLV

outoutL

DDD

DD20



- 31 -




- 32 -






- 33 -



T

VOH

VOL

VTH

T

VOH

VOL

VTH



- 34 -




- 35 -









- 36 -





- 37 -





- 38 -





- 39 -



O4 0 1 0 0 deg

O3 0 0 1 1 00100

O2 1 1 1 0 deg

O1 1 1 1 0 deg

O0 1 1 1 0 deg


OUTn = On + 1 On On + 1 +On (320)



- 40 -




- 41 -






- 42 -


A

B

C

A

B

C




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- 48 -


입력 Vref

Vout+ Vout-

입력 Vref

Vout+ Vout-




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- 52 -

-08

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0

02

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CODE

DN

L


-1

-08

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02

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10

13

16

19

22

25

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34

37

40

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- 56 -





- 57 -



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- 62 -



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제 6 장 결론


- 65 -

참고문헌


- 66 -


- 67 -


- 68 -


- 69 -


- 70 -


- 71 -

감사의 글


목차

제 1 장 서 론






















34 PLL






제 6 장 결 론

참고문헌

표목차






그림목차








































































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표 목 차



- 1 -


- 2 -



- 3 -


- 4 -



- 5 -




- 6 -




- 7 -





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- 9 -





- 10 -





- 11 -



- 12 -




- 13 -




- 14 -




- 15 -



- 16 -




- 17 -



- 18 -



V in

Vre f

Vout

V re f

V in

V in

Vre f

Vout

V re f

V in




- 19 -



Power Consumption



VDD

GND

VDD

GND

Vo2Vo1



- 20 -



ig1 id1

ig2id2

1

2

Vg2

Vg1


- 21 -


221 gmdg Vgii == (31)


gg C

qv 11 = (33)

gg C

qv 22 = (34)



dtdv

Ci ggg

11 = (35)

dtdv

Ci ggg

22 = (36)


dtdv

Cvg gggm

12 = (37)

- 22 -

dtdv

Cvg gggm

21 = (38)


dtdqq

Cg

g

m 12 = (39)

dtdqq

Cg

g

m 21 = (310)


rArr= 21

2

1 dtqd

gC

qCg

m

g

g

m1

2

21

2

qCg

dtqd

g

m

= (311)


120

21

2 1 qdtqd

τ= with m

g

gC

=0τ (312)


- 23 -

00

2)0()0(

2)0()0()(

101

101

1ττ ττtt

eqqeqqtq+minus +

+minus

= (313)

초기값 )0()0( 11 gg vCq = 일때 (314)


( ) ( )( ) 0

1)0(0

21

011ττt

oo evvtvo

+

+asymp (315)

( ) ( )( ) 0)0(021

2022ττt

ooo evvtv+

+asymp (316)


VOL

unstable

VOH

VTH

VOHVTHVOLVo1

Vo2



- 24 -





- 25 -




- 26 -


T

VOH

VOL

VTH

T= 400ps ( 25GHz )

T

VOH

VOL

VTH

T= 400ps ( 25GHz )



- 27 -


0

200

400

600

800

1000

1200

2 3 4 5

W

gm PMOS

NMOS



- 28 -




- 29 -




- 30 -

int int minus+=2

0 2))((1)(1 T T


dtVtiT


TVCVVdVV

TCdVV

TCP DDL

outDDV outDDLV

outoutL

DDD

DD20



- 31 -




- 32 -






- 33 -



T

VOH

VOL

VTH

T

VOH

VOL

VTH



- 34 -




- 35 -









- 36 -





- 37 -





- 38 -





- 39 -



O4 0 1 0 0 deg

O3 0 0 1 1 00100

O2 1 1 1 0 deg

O1 1 1 1 0 deg

O0 1 1 1 0 deg


OUTn = On + 1 On On + 1 +On (320)



- 40 -




- 41 -






- 42 -


A

B

C

A

B

C




- 43 -





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- 46 -




- 47 -




- 48 -


입력 Vref

Vout+ Vout-

입력 Vref

Vout+ Vout-




- 49 -





- 50 -





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- 52 -

-08

-06

-04

-02

0

02

04

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1 4 7

10

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16

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22

25

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31

34

37

40

43

46

49

52

55

58

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CODE

DN

L


-1

-08

-06

-04

-02

0

02

04

06

1 4 7

10

13

16

19

22

25

28

31

34

37

40

43

46

49

52

55

58

61

64

CODE

INL


- 53 -






- 54 -





- 55 -




- 56 -





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- 58 -



- 59 -



- 60 -



- 61 -




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제 6 장 결론


- 65 -

참고문헌


- 66 -


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- 68 -


- 69 -


- 70 -


- 71 -

감사의 글


목차

제 1 장 서 론






















34 PLL






제 6 장 결 론

참고문헌

표목차






그림목차








































































- 1 -


- 2 -



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- 15 -



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- 17 -



- 18 -



V in

Vre f

Vout

V re f

V in

V in

Vre f

Vout

V re f

V in




- 19 -



Power Consumption



VDD

GND

VDD

GND

Vo2Vo1



- 20 -



ig1 id1

ig2id2

1

2

Vg2

Vg1


- 21 -


221 gmdg Vgii == (31)


gg C

qv 11 = (33)

gg C

qv 22 = (34)



dtdv

Ci ggg

11 = (35)

dtdv

Ci ggg

22 = (36)


dtdv

Cvg gggm

12 = (37)

- 22 -

dtdv

Cvg gggm

21 = (38)


dtdqq

Cg

g

m 12 = (39)

dtdqq

Cg

g

m 21 = (310)


rArr= 21

2

1 dtqd

gC

qCg

m

g

g

m1

2

21

2

qCg

dtqd

g

m

= (311)


120

21

2 1 qdtqd

τ= with m

g

gC

=0τ (312)


- 23 -

00

2)0()0(

2)0()0()(

101

101

1ττ ττtt

eqqeqqtq+minus +

+minus

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011ττt

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+

+asymp (315)

( ) ( )( ) 0)0(021

2022ττt

ooo evvtv+

+asymp (316)


VOL

unstable

VOH

VTH

VOHVTHVOLVo1

Vo2



- 24 -





- 25 -




- 26 -


T

VOH

VOL

VTH

T= 400ps ( 25GHz )

T

VOH

VOL

VTH

T= 400ps ( 25GHz )



- 27 -


0

200

400

600

800

1000

1200

2 3 4 5

W

gm PMOS

NMOS



- 28 -




- 29 -




- 30 -

int int minus+=2

0 2))((1)(1 T T


dtVtiT


TVCVVdVV

TCdVV

TCP DDL

outDDV outDDLV

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DDD

DD20



- 31 -




- 32 -






- 33 -



T

VOH

VOL

VTH

T

VOH

VOL

VTH



- 34 -




- 35 -









- 36 -





- 37 -





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- 39 -



O4 0 1 0 0 deg

O3 0 0 1 1 00100

O2 1 1 1 0 deg

O1 1 1 1 0 deg

O0 1 1 1 0 deg


OUTn = On + 1 On On + 1 +On (320)



- 40 -




- 41 -






- 42 -


A

B

C

A

B

C




- 43 -





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- 46 -




- 47 -




- 48 -


입력 Vref

Vout+ Vout-

입력 Vref

Vout+ Vout-




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-08

-06

-04

-02

0

02

04

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1 4 7

10

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40

43

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52

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CODE

DN

L


-1

-08

-06

-04

-02

0

02

04

06

1 4 7

10

13

16

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22

25

28

31

34

37

40

43

46

49

52

55

58

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CODE

INL


- 53 -






- 54 -





- 55 -




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제 6 장 결론


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참고문헌


- 66 -


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- 68 -


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34 PLL






제 6 장 결 론

참고문헌

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V in

Vre f

Vout

V re f

V in

V in

Vre f

Vout

V re f

V in




- 19 -



Power Consumption



VDD

GND

VDD

GND

Vo2Vo1



- 20 -



ig1 id1

ig2id2

1

2

Vg2

Vg1


- 21 -


221 gmdg Vgii == (31)


gg C

qv 11 = (33)

gg C

qv 22 = (34)



dtdv

Ci ggg

11 = (35)

dtdv

Ci ggg

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dtdv

Cvg gggm

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- 22 -

dtdv

Cvg gggm

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dtdqq

Cg

g

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dtdqq

Cg

g

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rArr= 21

2

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gC

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m

g

g

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21

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g

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= (311)


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g

gC

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- 23 -

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101

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21

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oo evvtvo

+

+asymp (315)

( ) ( )( ) 0)0(021

2022ττt

ooo evvtv+

+asymp (316)


VOL

unstable

VOH

VTH

VOHVTHVOLVo1

Vo2



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- 26 -


T

VOH

VOL

VTH

T= 400ps ( 25GHz )

T

VOH

VOL

VTH

T= 400ps ( 25GHz )



- 27 -


0

200

400

600

800

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1200

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W

gm PMOS

NMOS



- 28 -




- 29 -




- 30 -

int int minus+=2

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dtVtiT


TVCVVdVV

TCdVV

TCP DDL

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DDD

DD20



- 31 -




- 32 -






- 33 -



T

VOH

VOL

VTH

T

VOH

VOL

VTH



- 34 -




- 35 -









- 36 -





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- 39 -



O4 0 1 0 0 deg

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O2 1 1 1 0 deg

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OUTn = On + 1 On On + 1 +On (320)



- 40 -




- 41 -






- 42 -


A

B

C

A

B

C




- 43 -





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- 48 -


입력 Vref

Vout+ Vout-

입력 Vref

Vout+ Vout-




- 49 -





- 50 -





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-08

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-04

-02

0

02

04

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CODE

DN

L


-1

-08

-06

-04

-02

0

02

04

06

1 4 7

10

13

16

19

22

25

28

31

34

37

40

43

46

49

52

55

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CODE

INL


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제 6 장 결론


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참고문헌


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V in

Vre f

Vout

V re f

V in

V in

Vre f

Vout

V re f

V in




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Power Consumption



VDD

GND

VDD

GND

Vo2Vo1



- 20 -



ig1 id1

ig2id2

1

2

Vg2

Vg1


- 21 -


221 gmdg Vgii == (31)


gg C

qv 11 = (33)

gg C

qv 22 = (34)



dtdv

Ci ggg

11 = (35)

dtdv

Ci ggg

22 = (36)


dtdv

Cvg gggm

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- 22 -

dtdv

Cvg gggm

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dtdqq

Cg

g

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dtdqq

Cg

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rArr= 21

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gC

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m

g

g

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2

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g

gC

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- 23 -

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101

101

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+minus

= (313)

초기값 )0()0( 11 gg vCq = 일때 (314)


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21

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oo evvtvo

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+asymp (315)

( ) ( )( ) 0)0(021

2022ττt

ooo evvtv+

+asymp (316)


VOL

unstable

VOH

VTH

VOHVTHVOLVo1

Vo2



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- 26 -


T

VOH

VOL

VTH

T= 400ps ( 25GHz )

T

VOH

VOL

VTH

T= 400ps ( 25GHz )



- 27 -


0

200

400

600

800

1000

1200

2 3 4 5

W

gm PMOS

NMOS



- 28 -




- 29 -




- 30 -

int int minus+=2

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dtVtiT


TVCVVdVV

TCdVV

TCP DDL

outDDV outDDLV

outoutL

DDD

DD20



- 31 -




- 32 -






- 33 -



T

VOH

VOL

VTH

T

VOH

VOL

VTH



- 34 -




- 35 -









- 36 -





- 37 -





- 38 -





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O4 0 1 0 0 deg

O3 0 0 1 1 00100

O2 1 1 1 0 deg

O1 1 1 1 0 deg

O0 1 1 1 0 deg


OUTn = On + 1 On On + 1 +On (320)



- 40 -




- 41 -






- 42 -


A

B

C

A

B

C




- 43 -





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입력 Vref

Vout+ Vout-

입력 Vref

Vout+ Vout-




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-08

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0

02

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CODE

DN

L


-1

-08

-06

-04

-02

0

02

04

06

1 4 7

10

13

16

19

22

25

28

31

34

37

40

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CODE

INL


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제 6 장 결론


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참고문헌


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V in

Vre f

Vout

V re f

V in

V in

Vre f

Vout

V re f

V in




- 19 -



Power Consumption



VDD

GND

VDD

GND

Vo2Vo1



- 20 -



ig1 id1

ig2id2

1

2

Vg2

Vg1


- 21 -


221 gmdg Vgii == (31)


gg C

qv 11 = (33)

gg C

qv 22 = (34)



dtdv

Ci ggg

11 = (35)

dtdv

Ci ggg

22 = (36)


dtdv

Cvg gggm

12 = (37)

- 22 -

dtdv

Cvg gggm

21 = (38)


dtdqq

Cg

g

m 12 = (39)

dtdqq

Cg

g

m 21 = (310)


rArr= 21

2

1 dtqd

gC

qCg

m

g

g

m1

2

21

2

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dtqd

g

m

= (311)


120

21

2 1 qdtqd

τ= with m

g

gC

=0τ (312)


- 23 -

00

2)0()0(

2)0()0()(

101

101

1ττ ττtt

eqqeqqtq+minus +

+minus

= (313)

초기값 )0()0( 11 gg vCq = 일때 (314)


( ) ( )( ) 0

1)0(0

21

011ττt

oo evvtvo

+

+asymp (315)

( ) ( )( ) 0)0(021

2022ττt

ooo evvtv+

+asymp (316)


VOL

unstable

VOH

VTH

VOHVTHVOLVo1

Vo2



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T

VOH

VOL

VTH

T= 400ps ( 25GHz )

T

VOH

VOL

VTH

T= 400ps ( 25GHz )



- 27 -


0

200

400

600

800

1000

1200

2 3 4 5

W

gm PMOS

NMOS



- 28 -




- 29 -




- 30 -

int int minus+=2

0 2))((1)(1 T T


dtVtiT


TVCVVdVV

TCdVV

TCP DDL

outDDV outDDLV

outoutL

DDD

DD20



- 31 -




- 32 -






- 33 -



T

VOH

VOL

VTH

T

VOH

VOL

VTH



- 34 -




- 35 -









- 36 -





- 37 -





- 38 -





- 39 -



O4 0 1 0 0 deg

O3 0 0 1 1 00100

O2 1 1 1 0 deg

O1 1 1 1 0 deg

O0 1 1 1 0 deg


OUTn = On + 1 On On + 1 +On (320)



- 40 -




- 41 -






- 42 -


A

B

C

A

B

C




- 43 -





- 44 -




- 45 -




- 46 -




- 47 -




- 48 -


입력 Vref

Vout+ Vout-

입력 Vref

Vout+ Vout-




- 49 -





- 50 -





- 51 -





- 52 -

-08

-06

-04

-02

0

02

04

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10

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25

28

31

34

37

40

43

46

49

52

55

58

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CODE

DN

L


-1

-08

-06

-04

-02

0

02

04

06

1 4 7

10

13

16

19

22

25

28

31

34

37

40

43

46

49

52

55

58

61

64

CODE

INL


- 53 -






- 54 -





- 55 -




- 56 -





- 57 -



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제 6 장 결론


- 65 -

참고문헌


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- 68 -


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- 71 -

감사의 글


목차

제 1 장 서 론






















34 PLL






제 6 장 결 론

참고문헌

표목차






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V in

Vre f

Vout

V re f

V in

V in

Vre f

Vout

V re f

V in




- 19 -



Power Consumption



VDD

GND

VDD

GND

Vo2Vo1



- 20 -



ig1 id1

ig2id2

1

2

Vg2

Vg1


- 21 -


221 gmdg Vgii == (31)


gg C

qv 11 = (33)

gg C

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dtdv

Ci ggg

11 = (35)

dtdv

Ci ggg

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dtdv

Cvg gggm

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dtdv

Cvg gggm

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dtdqq

Cg

g

m 12 = (39)

dtdqq

Cg

g

m 21 = (310)


rArr= 21

2

1 dtqd

gC

qCg

m

g

g

m1

2

21

2

qCg

dtqd

g

m

= (311)


120

21

2 1 qdtqd

τ= with m

g

gC

=0τ (312)


- 23 -

00

2)0()0(

2)0()0()(

101

101

1ττ ττtt

eqqeqqtq+minus +

+minus

= (313)

초기값 )0()0( 11 gg vCq = 일때 (314)


( ) ( )( ) 0

1)0(0

21

011ττt

oo evvtvo

+

+asymp (315)

( ) ( )( ) 0)0(021

2022ττt

ooo evvtv+

+asymp (316)


VOL

unstable

VOH

VTH

VOHVTHVOLVo1

Vo2



- 24 -





- 25 -




- 26 -


T

VOH

VOL

VTH

T= 400ps ( 25GHz )

T

VOH

VOL

VTH

T= 400ps ( 25GHz )



- 27 -


0

200

400

600

800

1000

1200

2 3 4 5

W

gm PMOS

NMOS



- 28 -




- 29 -




- 30 -

int int minus+=2

0 2))((1)(1 T T


dtVtiT


TVCVVdVV

TCdVV

TCP DDL

outDDV outDDLV

outoutL

DDD

DD20



- 31 -




- 32 -






- 33 -



T

VOH

VOL

VTH

T

VOH

VOL

VTH



- 34 -




- 35 -









- 36 -





- 37 -





- 38 -





- 39 -



O4 0 1 0 0 deg

O3 0 0 1 1 00100

O2 1 1 1 0 deg

O1 1 1 1 0 deg

O0 1 1 1 0 deg


OUTn = On + 1 On On + 1 +On (320)



- 40 -




- 41 -






- 42 -


A

B

C

A

B

C




- 43 -





- 44 -




- 45 -




- 46 -




- 47 -




- 48 -


입력 Vref

Vout+ Vout-

입력 Vref

Vout+ Vout-




- 49 -





- 50 -





- 51 -





- 52 -

-08

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0

02

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34

37

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46

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52

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58

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CODE

DN

L


-1

-08

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02

04

06

1 4 7

10

13

16

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25

28

31

34

37

40

43

46

49

52

55

58

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CODE

INL


- 53 -






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제 6 장 결론


- 65 -

참고문헌


- 66 -


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감사의 글


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제 1 장 서 론






















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제 6 장 결 론

참고문헌

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- 18 -



V in

Vre f

Vout

V re f

V in

V in

Vre f

Vout

V re f

V in




- 19 -



Power Consumption



VDD

GND

VDD

GND

Vo2Vo1



- 20 -



ig1 id1

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1

2

Vg2

Vg1


- 21 -


221 gmdg Vgii == (31)


gg C

qv 11 = (33)

gg C

qv 22 = (34)



dtdv

Ci ggg

11 = (35)

dtdv

Ci ggg

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dtdv

Cvg gggm

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dtdv

Cvg gggm

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dtdqq

Cg

g

m 12 = (39)

dtdqq

Cg

g

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rArr= 21

2

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gC

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m

g

g

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2

21

2

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g

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= (311)


120

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g

gC

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101

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+asymp (315)

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VOL

unstable

VOH

VTH

VOHVTHVOLVo1

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- 24 -





- 25 -




- 26 -


T

VOH

VOL

VTH

T= 400ps ( 25GHz )

T

VOH

VOL

VTH

T= 400ps ( 25GHz )



- 27 -


0

200

400

600

800

1000

1200

2 3 4 5

W

gm PMOS

NMOS



- 28 -




- 29 -




- 30 -

int int minus+=2

0 2))((1)(1 T T


dtVtiT


TVCVVdVV

TCdVV

TCP DDL

outDDV outDDLV

outoutL

DDD

DD20



- 31 -




- 32 -






- 33 -



T

VOH

VOL

VTH

T

VOH

VOL

VTH



- 34 -




- 35 -









- 36 -





- 37 -





- 38 -





- 39 -



O4 0 1 0 0 deg

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O2 1 1 1 0 deg

O1 1 1 1 0 deg

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OUTn = On + 1 On On + 1 +On (320)



- 40 -




- 41 -






- 42 -


A

B

C

A

B

C




- 43 -





- 44 -




- 45 -




- 46 -




- 47 -




- 48 -


입력 Vref

Vout+ Vout-

입력 Vref

Vout+ Vout-




- 49 -





- 50 -





- 51 -





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-08

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0

02

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34

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43

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52

55

58

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CODE

DN

L


-1

-08

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02

04

06

1 4 7

10

13

16

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25

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34

37

40

43

46

49

52

55

58

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CODE

INL


- 53 -






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제 6 장 결론


- 65 -

참고문헌


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감사의 글


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제 1 장 서 론






















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제 6 장 결 론

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V in

Vre f

Vout

V re f

V in

V in

Vre f

Vout

V re f

V in




- 19 -



Power Consumption



VDD

GND

VDD

GND

Vo2Vo1



- 20 -



ig1 id1

ig2id2

1

2

Vg2

Vg1


- 21 -


221 gmdg Vgii == (31)


gg C

qv 11 = (33)

gg C

qv 22 = (34)



dtdv

Ci ggg

11 = (35)

dtdv

Ci ggg

22 = (36)


dtdv

Cvg gggm

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dtdv

Cvg gggm

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dtdqq

Cg

g

m 12 = (39)

dtdqq

Cg

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gC

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g

g

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g

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= (311)


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g

gC

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- 23 -

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2)0()0()(

101

101

1ττ ττtt

eqqeqqtq+minus +

+minus

= (313)

초기값 )0()0( 11 gg vCq = 일때 (314)


( ) ( )( ) 0

1)0(0

21

011ττt

oo evvtvo

+

+asymp (315)

( ) ( )( ) 0)0(021

2022ττt

ooo evvtv+

+asymp (316)


VOL

unstable

VOH

VTH

VOHVTHVOLVo1

Vo2



- 24 -





- 25 -




- 26 -


T

VOH

VOL

VTH

T= 400ps ( 25GHz )

T

VOH

VOL

VTH

T= 400ps ( 25GHz )



- 27 -


0

200

400

600

800

1000

1200

2 3 4 5

W

gm PMOS

NMOS



- 28 -




- 29 -




- 30 -

int int minus+=2

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dtVtiT


TVCVVdVV

TCdVV

TCP DDL

outDDV outDDLV

outoutL

DDD

DD20



- 31 -




- 32 -






- 33 -



T

VOH

VOL

VTH

T

VOH

VOL

VTH



- 34 -




- 35 -









- 36 -





- 37 -





- 38 -





- 39 -



O4 0 1 0 0 deg

O3 0 0 1 1 00100

O2 1 1 1 0 deg

O1 1 1 1 0 deg

O0 1 1 1 0 deg


OUTn = On + 1 On On + 1 +On (320)



- 40 -




- 41 -






- 42 -


A

B

C

A

B

C




- 43 -





- 44 -




- 45 -




- 46 -




- 47 -




- 48 -


입력 Vref

Vout+ Vout-

입력 Vref

Vout+ Vout-




- 49 -





- 50 -





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- 52 -

-08

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0

02

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34

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40

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52

55

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CODE

DN

L


-1

-08

-06

-04

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02

04

06

1 4 7

10

13

16

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22

25

28

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34

37

40

43

46

49

52

55

58

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CODE

INL


- 53 -






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제 6 장 결론


- 65 -

참고문헌


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제 1 장 서 론






















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제 6 장 결 론

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V in

Vre f

Vout

V re f

V in

V in

Vre f

Vout

V re f

V in




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Power Consumption



VDD

GND

VDD

GND

Vo2Vo1



- 20 -



ig1 id1

ig2id2

1

2

Vg2

Vg1


- 21 -


221 gmdg Vgii == (31)


gg C

qv 11 = (33)

gg C

qv 22 = (34)



dtdv

Ci ggg

11 = (35)

dtdv

Ci ggg

22 = (36)


dtdv

Cvg gggm

12 = (37)

- 22 -

dtdv

Cvg gggm

21 = (38)


dtdqq

Cg

g

m 12 = (39)

dtdqq

Cg

g

m 21 = (310)


rArr= 21

2

1 dtqd

gC

qCg

m

g

g

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g

m

= (311)


120

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τ= with m

g

gC

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- 23 -

00

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2)0()0()(

101

101

1ττ ττtt

eqqeqqtq+minus +

+minus

= (313)

초기값 )0()0( 11 gg vCq = 일때 (314)


( ) ( )( ) 0

1)0(0

21

011ττt

oo evvtvo

+

+asymp (315)

( ) ( )( ) 0)0(021

2022ττt

ooo evvtv+

+asymp (316)


VOL

unstable

VOH

VTH

VOHVTHVOLVo1

Vo2



- 24 -





- 25 -




- 26 -


T

VOH

VOL

VTH

T= 400ps ( 25GHz )

T

VOH

VOL

VTH

T= 400ps ( 25GHz )



- 27 -


0

200

400

600

800

1000

1200

2 3 4 5

W

gm PMOS

NMOS



- 28 -




- 29 -




- 30 -

int int minus+=2

0 2))((1)(1 T T


dtVtiT


TVCVVdVV

TCdVV

TCP DDL

outDDV outDDLV

outoutL

DDD

DD20



- 31 -




- 32 -






- 33 -



T

VOH

VOL

VTH

T

VOH

VOL

VTH



- 34 -




- 35 -









- 36 -





- 37 -





- 38 -





- 39 -



O4 0 1 0 0 deg

O3 0 0 1 1 00100

O2 1 1 1 0 deg

O1 1 1 1 0 deg

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OUTn = On + 1 On On + 1 +On (320)



- 40 -




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- 42 -


A

B

C

A

B

C




- 43 -





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입력 Vref

Vout+ Vout-

입력 Vref

Vout+ Vout-




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-1

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10

13

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34

37

40

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CODE

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제 6 장 결론


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참고문헌


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- 18 -



V in

Vre f

Vout

V re f

V in

V in

Vre f

Vout

V re f

V in




- 19 -



Power Consumption



VDD

GND

VDD

GND

Vo2Vo1



- 20 -



ig1 id1

ig2id2

1

2

Vg2

Vg1


- 21 -


221 gmdg Vgii == (31)


gg C

qv 11 = (33)

gg C

qv 22 = (34)



dtdv

Ci ggg

11 = (35)

dtdv

Ci ggg

22 = (36)


dtdv

Cvg gggm

12 = (37)

- 22 -

dtdv

Cvg gggm

21 = (38)


dtdqq

Cg

g

m 12 = (39)

dtdqq

Cg

g

m 21 = (310)


rArr= 21

2

1 dtqd

gC

qCg

m

g

g

m1

2

21

2

qCg

dtqd

g

m

= (311)


120

21

2 1 qdtqd

τ= with m

g

gC

=0τ (312)


- 23 -

00

2)0()0(

2)0()0()(

101

101

1ττ ττtt

eqqeqqtq+minus +

+minus

= (313)

초기값 )0()0( 11 gg vCq = 일때 (314)


( ) ( )( ) 0

1)0(0

21

011ττt

oo evvtvo

+

+asymp (315)

( ) ( )( ) 0)0(021

2022ττt

ooo evvtv+

+asymp (316)


VOL

unstable

VOH

VTH

VOHVTHVOLVo1

Vo2



- 24 -





- 25 -




- 26 -


T

VOH

VOL

VTH

T= 400ps ( 25GHz )

T

VOH

VOL

VTH

T= 400ps ( 25GHz )



- 27 -


0

200

400

600

800

1000

1200

2 3 4 5

W

gm PMOS

NMOS



- 28 -




- 29 -




- 30 -

int int minus+=2

0 2))((1)(1 T T


dtVtiT


TVCVVdVV

TCdVV

TCP DDL

outDDV outDDLV

outoutL

DDD

DD20



- 31 -




- 32 -






- 33 -



T

VOH

VOL

VTH

T

VOH

VOL

VTH



- 34 -




- 35 -









- 36 -





- 37 -





- 38 -





- 39 -



O4 0 1 0 0 deg

O3 0 0 1 1 00100

O2 1 1 1 0 deg

O1 1 1 1 0 deg

O0 1 1 1 0 deg


OUTn = On + 1 On On + 1 +On (320)



- 40 -




- 41 -






- 42 -


A

B

C

A

B

C




- 43 -





- 44 -




- 45 -




- 46 -




- 47 -




- 48 -


입력 Vref

Vout+ Vout-

입력 Vref

Vout+ Vout-




- 49 -





- 50 -





- 51 -





- 52 -

-08

-06

-04

-02

0

02

04

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1 4 7

10

13

16

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22

25

28

31

34

37

40

43

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52

55

58

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CODE

DN

L


-1

-08

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02

04

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1 4 7

10

13

16

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25

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31

34

37

40

43

46

49

52

55

58

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CODE

INL


- 53 -






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제 6 장 결론


- 65 -

참고문헌


- 66 -


- 67 -


- 68 -


- 69 -


- 70 -


- 71 -

감사의 글


목차

제 1 장 서 론






















34 PLL






제 6 장 결 론

참고문헌

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그림목차








































































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V in

Vre f

Vout

V re f

V in

V in

Vre f

Vout

V re f

V in




- 19 -



Power Consumption



VDD

GND

VDD

GND

Vo2Vo1



- 20 -



ig1 id1

ig2id2

1

2

Vg2

Vg1


- 21 -


221 gmdg Vgii == (31)


gg C

qv 11 = (33)

gg C

qv 22 = (34)



dtdv

Ci ggg

11 = (35)

dtdv

Ci ggg

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dtdv

Cvg gggm

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dtdv

Cvg gggm

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dtdqq

Cg

g

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dtdqq

Cg

g

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gC

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g

g

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21

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g

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VOL

unstable

VOH

VTH

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- 24 -





- 25 -




- 26 -


T

VOH

VOL

VTH

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T

VOH

VOL

VTH

T= 400ps ( 25GHz )



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- 30 -

int int minus+=2

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dtVtiT


TVCVVdVV

TCdVV

TCP DDL

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DDD

DD20



- 31 -




- 32 -






- 33 -



T

VOH

VOL

VTH

T

VOH

VOL

VTH



- 34 -




- 35 -









- 36 -





- 37 -





- 38 -





- 39 -



O4 0 1 0 0 deg

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O1 1 1 1 0 deg

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- 40 -




- 41 -






- 42 -


A

B

C

A

B

C




- 43 -





- 44 -




- 45 -




- 46 -




- 47 -




- 48 -


입력 Vref

Vout+ Vout-

입력 Vref

Vout+ Vout-




- 49 -





- 50 -





- 51 -





- 52 -

-08

-06

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0

02

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46

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52

55

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CODE

DN

L


-1

-08

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02

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06

1 4 7

10

13

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25

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34

37

40

43

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49

52

55

58

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CODE

INL


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제 6 장 결론


- 65 -

참고문헌


- 66 -


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제 6 장 결 론

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V in

Vre f

Vout

V re f

V in

V in

Vre f

Vout

V re f

V in




- 19 -



Power Consumption



VDD

GND

VDD

GND

Vo2Vo1



- 20 -



ig1 id1

ig2id2

1

2

Vg2

Vg1


- 21 -


221 gmdg Vgii == (31)


gg C

qv 11 = (33)

gg C

qv 22 = (34)



dtdv

Ci ggg

11 = (35)

dtdv

Ci ggg

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dtdv

Cvg gggm

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dtdv

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Cg

g

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dtdqq

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g

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+asymp (315)

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ooo evvtv+

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VOL

unstable

VOH

VTH

VOHVTHVOLVo1

Vo2



- 24 -





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- 26 -


T

VOH

VOL

VTH

T= 400ps ( 25GHz )

T

VOH

VOL

VTH

T= 400ps ( 25GHz )



- 27 -


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400

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int int minus+=2

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- 31 -




- 32 -






- 33 -



T

VOH

VOL

VTH

T

VOH

VOL

VTH



- 34 -




- 35 -









- 36 -





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O4 0 1 0 0 deg

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- 40 -




- 41 -






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A

B

C

A

B

C




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- 47 -




- 48 -


입력 Vref

Vout+ Vout-

입력 Vref

Vout+ Vout-




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- 50 -





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-08

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CODE

DN

L


-1

-08

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04

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1 4 7

10

13

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25

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34

37

40

43

46

49

52

55

58

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CODE

INL


- 53 -






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제 6 장 결론


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참고문헌


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V in

Vre f

Vout

V re f

V in

V in

Vre f

Vout

V re f

V in




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Power Consumption



VDD

GND

VDD

GND

Vo2Vo1



- 20 -



ig1 id1

ig2id2

1

2

Vg2

Vg1


- 21 -


221 gmdg Vgii == (31)


gg C

qv 11 = (33)

gg C

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dtdv

Ci ggg

11 = (35)

dtdv

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dtdv

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dtdv

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Cg

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dtdqq

Cg

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g

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gC

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oo evvtvo

+

+asymp (315)

( ) ( )( ) 0)0(021

2022ττt

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+asymp (316)


VOL

unstable

VOH

VTH

VOHVTHVOLVo1

Vo2



- 24 -





- 25 -




- 26 -


T

VOH

VOL

VTH

T= 400ps ( 25GHz )

T

VOH

VOL

VTH

T= 400ps ( 25GHz )



- 27 -


0

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400

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1200

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W

gm PMOS

NMOS



- 28 -




- 29 -




- 30 -

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TVCVVdVV

TCdVV

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- 31 -




- 32 -






- 33 -



T

VOH

VOL

VTH

T

VOH

VOL

VTH



- 34 -




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O4 0 1 0 0 deg

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OUTn = On + 1 On On + 1 +On (320)



- 40 -




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A

B

C

A

B

C




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입력 Vref

Vout+ Vout-

입력 Vref

Vout+ Vout-




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CODE

DN

L


-1

-08

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02

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10

13

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34

37

40

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CODE

INL


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제 6 장 결론


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참고문헌


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V in

Vre f

Vout

V re f

V in

V in

Vre f

Vout

V re f

V in




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Power Consumption



VDD

GND

VDD

GND

Vo2Vo1



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ig1 id1

ig2id2

1

2

Vg2

Vg1


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221 gmdg Vgii == (31)


gg C

qv 11 = (33)

gg C

qv 22 = (34)



dtdv

Ci ggg

11 = (35)

dtdv

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Cg

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g

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- 23 -

00

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101

101

1ττ ττtt

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011ττt

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ooo evvtv+

+asymp (316)


VOL

unstable

VOH

VTH

VOHVTHVOLVo1

Vo2



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T

VOH

VOL

VTH

T= 400ps ( 25GHz )

T

VOH

VOL

VTH

T= 400ps ( 25GHz )



- 27 -


0

200

400

600

800

1000

1200

2 3 4 5

W

gm PMOS

NMOS



- 28 -




- 29 -




- 30 -

int int minus+=2

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TVCVVdVV

TCdVV

TCP DDL

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DDD

DD20



- 31 -




- 32 -






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T

VOH

VOL

VTH

T

VOH

VOL

VTH



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O4 0 1 0 0 deg

O3 0 0 1 1 00100

O2 1 1 1 0 deg

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OUTn = On + 1 On On + 1 +On (320)



- 40 -




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A

B

C

A

B

C




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입력 Vref

Vout+ Vout-

입력 Vref

Vout+ Vout-




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-08

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0

02

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1 4 7

10

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16

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31

34

37

40

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46

49

52

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58

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CODE

DN

L


-1

-08

-06

-04

-02

0

02

04

06

1 4 7

10

13

16

19

22

25

28

31

34

37

40

43

46

49

52

55

58

61

64

CODE

INL


- 53 -






- 54 -





- 55 -




- 56 -





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- 58 -



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- 60 -



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- 62 -



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- 64 -

제 6 장 결론


- 65 -

참고문헌


- 66 -


- 67 -


- 68 -


- 69 -


- 70 -


- 71 -

감사의 글


목차

제 1 장 서 론






















34 PLL






제 6 장 결 론

참고문헌

표목차






그림목차








































































- 14 -




- 15 -



- 16 -




- 17 -



- 18 -



V in

Vre f

Vout

V re f

V in

V in

Vre f

Vout

V re f

V in




- 19 -



Power Consumption



VDD

GND

VDD

GND

Vo2Vo1



- 20 -



ig1 id1

ig2id2

1

2

Vg2

Vg1


- 21 -


221 gmdg Vgii == (31)


gg C

qv 11 = (33)

gg C

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dtdv

Ci ggg

11 = (35)

dtdv

Ci ggg

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dtdv

Cvg gggm

12 = (37)

- 22 -

dtdv

Cvg gggm

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dtdqq

Cg

g

m 12 = (39)

dtdqq

Cg

g

m 21 = (310)


rArr= 21

2

1 dtqd

gC

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m

g

g

m1

2

21

2

qCg

dtqd

g

m

= (311)


120

21

2 1 qdtqd

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g

gC

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- 23 -

00

2)0()0(

2)0()0()(

101

101

1ττ ττtt

eqqeqqtq+minus +

+minus

= (313)

초기값 )0()0( 11 gg vCq = 일때 (314)


( ) ( )( ) 0

1)0(0

21

011ττt

oo evvtvo

+

+asymp (315)

( ) ( )( ) 0)0(021

2022ττt

ooo evvtv+

+asymp (316)


VOL

unstable

VOH

VTH

VOHVTHVOLVo1

Vo2



- 24 -





- 25 -




- 26 -


T

VOH

VOL

VTH

T= 400ps ( 25GHz )

T

VOH

VOL

VTH

T= 400ps ( 25GHz )



- 27 -


0

200

400

600

800

1000

1200

2 3 4 5

W

gm PMOS

NMOS



- 28 -




- 29 -




- 30 -

int int minus+=2

0 2))((1)(1 T T


dtVtiT


TVCVVdVV

TCdVV

TCP DDL

outDDV outDDLV

outoutL

DDD

DD20



- 31 -




- 32 -






- 33 -



T

VOH

VOL

VTH

T

VOH

VOL

VTH



- 34 -




- 35 -









- 36 -





- 37 -





- 38 -





- 39 -



O4 0 1 0 0 deg

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O1 1 1 1 0 deg

O0 1 1 1 0 deg


OUTn = On + 1 On On + 1 +On (320)



- 40 -




- 41 -






- 42 -


A

B

C

A

B

C




- 43 -





- 44 -




- 45 -




- 46 -




- 47 -




- 48 -


입력 Vref

Vout+ Vout-

입력 Vref

Vout+ Vout-




- 49 -





- 50 -





- 51 -





- 52 -

-08

-06

-04

-02

0

02

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CODE

DN

L


-1

-08

-06

-04

-02

0

02

04

06

1 4 7

10

13

16

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22

25

28

31

34

37

40

43

46

49

52

55

58

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CODE

INL


- 53 -






- 54 -





- 55 -




- 56 -





- 57 -



- 58 -



- 59 -



- 60 -



- 61 -




- 62 -



- 63 -



- 64 -

제 6 장 결론


- 65 -

참고문헌


- 66 -


- 67 -


- 68 -


- 69 -


- 70 -


- 71 -

감사의 글


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제 1 장 서 론






















34 PLL






제 6 장 결 론

참고문헌

표목차






그림목차








































































- 15 -



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- 17 -



- 18 -



V in

Vre f

Vout

V re f

V in

V in

Vre f

Vout

V re f

V in




- 19 -



Power Consumption



VDD

GND

VDD

GND

Vo2Vo1



- 20 -



ig1 id1

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- 21 -


221 gmdg Vgii == (31)


gg C

qv 11 = (33)

gg C

qv 22 = (34)



dtdv

Ci ggg

11 = (35)

dtdv

Ci ggg

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dtdv

Cvg gggm

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dtdv

Cvg gggm

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dtdqq

Cg

g

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dtdqq

Cg

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2

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gC

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g

g

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g

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VOL

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VOH

VTH

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- 24 -





- 25 -




- 26 -


T

VOH

VOL

VTH

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T

VOH

VOL

VTH

T= 400ps ( 25GHz )



- 27 -


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gm PMOS

NMOS



- 28 -




- 29 -




- 30 -

int int minus+=2

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dtVtiT


TVCVVdVV

TCdVV

TCP DDL

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- 31 -




- 32 -






- 33 -



T

VOH

VOL

VTH

T

VOH

VOL

VTH



- 34 -




- 35 -









- 36 -





- 37 -





- 38 -





- 39 -



O4 0 1 0 0 deg

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- 40 -




- 41 -






- 42 -


A

B

C

A

B

C




- 43 -





- 44 -




- 45 -




- 46 -




- 47 -




- 48 -


입력 Vref

Vout+ Vout-

입력 Vref

Vout+ Vout-




- 49 -





- 50 -





- 51 -





- 52 -

-08

-06

-04

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0

02

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31

34

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40

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52

55

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CODE

DN

L


-1

-08

-06

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02

04

06

1 4 7

10

13

16

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25

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31

34

37

40

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46

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CODE

INL


- 53 -






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- 56 -





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제 6 장 결론


- 65 -

참고문헌


- 66 -


- 67 -


- 68 -


- 69 -


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제 1 장 서 론






















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제 6 장 결 론

참고문헌

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V in

Vre f

Vout

V re f

V in

V in

Vre f

Vout

V re f

V in




- 19 -



Power Consumption



VDD

GND

VDD

GND

Vo2Vo1



- 20 -



ig1 id1

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Vg2

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221 gmdg Vgii == (31)


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gg C

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dtdv

Ci ggg

11 = (35)

dtdv

Ci ggg

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dtdv

Cvg gggm

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dtdv

Cvg gggm

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dtdqq

Cg

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dtdqq

Cg

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g

g

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+asymp (315)

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2022ττt

ooo evvtv+

+asymp (316)


VOL

unstable

VOH

VTH

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- 24 -





- 25 -




- 26 -


T

VOH

VOL

VTH

T= 400ps ( 25GHz )

T

VOH

VOL

VTH

T= 400ps ( 25GHz )



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NMOS



- 28 -




- 29 -




- 30 -

int int minus+=2

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dtVtiT


TVCVVdVV

TCdVV

TCP DDL

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DDD

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- 31 -




- 32 -






- 33 -



T

VOH

VOL

VTH

T

VOH

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VTH



- 34 -




- 35 -









- 36 -





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- 39 -



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- 40 -




- 41 -






- 42 -


A

B

C

A

B

C




- 43 -





- 44 -




- 45 -




- 46 -




- 47 -




- 48 -


입력 Vref

Vout+ Vout-

입력 Vref

Vout+ Vout-




- 49 -





- 50 -





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-08

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0

02

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CODE

DN

L


-1

-08

-06

-04

-02

0

02

04

06

1 4 7

10

13

16

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22

25

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31

34

37

40

43

46

49

52

55

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CODE

INL


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- 59 -



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- 62 -



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제 6 장 결론


- 65 -

참고문헌


- 66 -


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- 68 -


- 69 -


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제 1 장 서 론






















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제 6 장 결 론

참고문헌

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V in

Vre f

Vout

V re f

V in

V in

Vre f

Vout

V re f

V in




- 19 -



Power Consumption



VDD

GND

VDD

GND

Vo2Vo1



- 20 -



ig1 id1

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1

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Vg2

Vg1


- 21 -


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gg C

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gg C

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dtdv

Ci ggg

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dtdv

Ci ggg

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dtdv

Cvg gggm

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dtdv

Cvg gggm

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dtdqq

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dtdqq

Cg

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g

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g

gC

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00

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101

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+minus

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+asymp (315)

( ) ( )( ) 0)0(021

2022ττt

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VOL

unstable

VOH

VTH

VOHVTHVOLVo1

Vo2



- 24 -





- 25 -




- 26 -


T

VOH

VOL

VTH

T= 400ps ( 25GHz )

T

VOH

VOL

VTH

T= 400ps ( 25GHz )



- 27 -


0

200

400

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1200

2 3 4 5

W

gm PMOS

NMOS



- 28 -




- 29 -




- 30 -

int int minus+=2

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dtVtiT


TVCVVdVV

TCdVV

TCP DDL

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DDD

DD20



- 31 -




- 32 -






- 33 -



T

VOH

VOL

VTH

T

VOH

VOL

VTH



- 34 -




- 35 -









- 36 -





- 37 -





- 38 -





- 39 -



O4 0 1 0 0 deg

O3 0 0 1 1 00100

O2 1 1 1 0 deg

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O0 1 1 1 0 deg


OUTn = On + 1 On On + 1 +On (320)



- 40 -




- 41 -






- 42 -


A

B

C

A

B

C




- 43 -





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입력 Vref

Vout+ Vout-

입력 Vref

Vout+ Vout-




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-08

-06

-04

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0

02

04

06

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10

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-1

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1 4 7

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제 6 장 결론


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참고문헌


- 66 -


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34 PLL






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V in

Vre f

Vout

V re f

V in

V in

Vre f

Vout

V re f

V in




- 19 -



Power Consumption



VDD

GND

VDD

GND

Vo2Vo1



- 20 -



ig1 id1

ig2id2

1

2

Vg2

Vg1


- 21 -


221 gmdg Vgii == (31)


gg C

qv 11 = (33)

gg C

qv 22 = (34)



dtdv

Ci ggg

11 = (35)

dtdv

Ci ggg

22 = (36)


dtdv

Cvg gggm

12 = (37)

- 22 -

dtdv

Cvg gggm

21 = (38)


dtdqq

Cg

g

m 12 = (39)

dtdqq

Cg

g

m 21 = (310)


rArr= 21

2

1 dtqd

gC

qCg

m

g

g

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g

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120

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τ= with m

g

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- 23 -

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101

101

1ττ ττtt

eqqeqqtq+minus +

+minus

= (313)

초기값 )0()0( 11 gg vCq = 일때 (314)


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21

011ττt

oo evvtvo

+

+asymp (315)

( ) ( )( ) 0)0(021

2022ττt

ooo evvtv+

+asymp (316)


VOL

unstable

VOH

VTH

VOHVTHVOLVo1

Vo2



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T

VOH

VOL

VTH

T= 400ps ( 25GHz )

T

VOH

VOL

VTH

T= 400ps ( 25GHz )



- 27 -


0

200

400

600

800

1000

1200

2 3 4 5

W

gm PMOS

NMOS



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- 29 -




- 30 -

int int minus+=2

0 2))((1)(1 T T


dtVtiT


TVCVVdVV

TCdVV

TCP DDL

outDDV outDDLV

outoutL

DDD

DD20



- 31 -




- 32 -






- 33 -



T

VOH

VOL

VTH

T

VOH

VOL

VTH



- 34 -




- 35 -









- 36 -





- 37 -





- 38 -





- 39 -



O4 0 1 0 0 deg

O3 0 0 1 1 00100

O2 1 1 1 0 deg

O1 1 1 1 0 deg

O0 1 1 1 0 deg


OUTn = On + 1 On On + 1 +On (320)



- 40 -




- 41 -






- 42 -


A

B

C

A

B

C




- 43 -





- 44 -




- 45 -




- 46 -




- 47 -




- 48 -


입력 Vref

Vout+ Vout-

입력 Vref

Vout+ Vout-




- 49 -





- 50 -





- 51 -





- 52 -

-08

-06

-04

-02

0

02

04

06

1 4 7

10

13

16

19

22

25

28

31

34

37

40

43

46

49

52

55

58

61

64

CODE

DN

L


-1

-08

-06

-04

-02

0

02

04

06

1 4 7

10

13

16

19

22

25

28

31

34

37

40

43

46

49

52

55

58

61

64

CODE

INL


- 53 -






- 54 -





- 55 -




- 56 -





- 57 -



- 58 -



- 59 -



- 60 -



- 61 -




- 62 -



- 63 -



- 64 -

제 6 장 결론


- 65 -

참고문헌


- 66 -


- 67 -


- 68 -


- 69 -


- 70 -


- 71 -

감사의 글


목차

제 1 장 서 론






















34 PLL






제 6 장 결 론

참고문헌

표목차






그림목차








































































- 19 -



Power Consumption



VDD

GND

VDD

GND

Vo2Vo1



- 20 -



ig1 id1

ig2id2

1

2

Vg2

Vg1


- 21 -


221 gmdg Vgii == (31)


gg C

qv 11 = (33)

gg C

qv 22 = (34)



dtdv

Ci ggg

11 = (35)

dtdv

Ci ggg

22 = (36)


dtdv

Cvg gggm

12 = (37)

- 22 -

dtdv

Cvg gggm

21 = (38)


dtdqq

Cg

g

m 12 = (39)

dtdqq

Cg

g

m 21 = (310)


rArr= 21

2

1 dtqd

gC

qCg

m

g

g

m1

2

21

2

qCg

dtqd

g

m

= (311)


120

21

2 1 qdtqd

τ= with m

g

gC

=0τ (312)


- 23 -

00

2)0()0(

2)0()0()(

101

101

1ττ ττtt

eqqeqqtq+minus +

+minus

= (313)

초기값 )0()0( 11 gg vCq = 일때 (314)


( ) ( )( ) 0

1)0(0

21

011ττt

oo evvtvo

+

+asymp (315)

( ) ( )( ) 0)0(021

2022ττt

ooo evvtv+

+asymp (316)


VOL

unstable

VOH

VTH

VOHVTHVOLVo1

Vo2



- 24 -





- 25 -




- 26 -


T

VOH

VOL

VTH

T= 400ps ( 25GHz )

T

VOH

VOL

VTH

T= 400ps ( 25GHz )



- 27 -


0

200

400

600

800

1000

1200

2 3 4 5

W

gm PMOS

NMOS



- 28 -




- 29 -




- 30 -

int int minus+=2

0 2))((1)(1 T T


dtVtiT


TVCVVdVV

TCdVV

TCP DDL

outDDV outDDLV

outoutL

DDD

DD20



- 31 -




- 32 -






- 33 -



T

VOH

VOL

VTH

T

VOH

VOL

VTH



- 34 -




- 35 -









- 36 -





- 37 -





- 38 -





- 39 -



O4 0 1 0 0 deg

O3 0 0 1 1 00100

O2 1 1 1 0 deg

O1 1 1 1 0 deg

O0 1 1 1 0 deg


OUTn = On + 1 On On + 1 +On (320)



- 40 -




- 41 -






- 42 -


A

B

C

A

B

C




- 43 -





- 44 -




- 45 -




- 46 -




- 47 -




- 48 -


입력 Vref

Vout+ Vout-

입력 Vref

Vout+ Vout-




- 49 -





- 50 -





- 51 -





- 52 -

-08

-06

-04

-02

0

02

04

06

1 4 7

10

13

16

19

22

25

28

31

34

37

40

43

46

49

52

55

58

61

64

CODE

DN

L


-1

-08

-06

-04

-02

0

02

04

06

1 4 7

10

13

16

19

22

25

28

31

34

37

40

43

46

49

52

55

58

61

64

CODE

INL


- 53 -






- 54 -





- 55 -




- 56 -





- 57 -



- 58 -



- 59 -



- 60 -



- 61 -




- 62 -



- 63 -



- 64 -

제 6 장 결론


- 65 -

참고문헌


- 66 -


- 67 -


- 68 -


- 69 -


- 70 -


- 71 -

감사의 글


목차

제 1 장 서 론






















34 PLL






제 6 장 결 론

참고문헌

표목차






그림목차








































































- 20 -



ig1 id1

ig2id2

1

2

Vg2

Vg1


- 21 -


221 gmdg Vgii == (31)


gg C

qv 11 = (33)

gg C

qv 22 = (34)



dtdv

Ci ggg

11 = (35)

dtdv

Ci ggg

22 = (36)


dtdv

Cvg gggm

12 = (37)

- 22 -

dtdv

Cvg gggm

21 = (38)


dtdqq

Cg

g

m 12 = (39)

dtdqq

Cg

g

m 21 = (310)


rArr= 21

2

1 dtqd

gC

qCg

m

g

g

m1

2

21

2

qCg

dtqd

g

m

= (311)


120

21

2 1 qdtqd

τ= with m

g

gC

=0τ (312)


- 23 -

00

2)0()0(

2)0()0()(

101

101

1ττ ττtt

eqqeqqtq+minus +

+minus

= (313)

초기값 )0()0( 11 gg vCq = 일때 (314)


( ) ( )( ) 0

1)0(0

21

011ττt

oo evvtvo

+

+asymp (315)

( ) ( )( ) 0)0(021

2022ττt

ooo evvtv+

+asymp (316)


VOL

unstable

VOH

VTH

VOHVTHVOLVo1

Vo2



- 24 -





- 25 -




- 26 -


T

VOH

VOL

VTH

T= 400ps ( 25GHz )

T

VOH

VOL

VTH

T= 400ps ( 25GHz )



- 27 -


0

200

400

600

800

1000

1200

2 3 4 5

W

gm PMOS

NMOS



- 28 -




- 29 -




- 30 -

int int minus+=2

0 2))((1)(1 T T


dtVtiT


TVCVVdVV

TCdVV

TCP DDL

outDDV outDDLV

outoutL

DDD

DD20



- 31 -




- 32 -






- 33 -



T

VOH

VOL

VTH

T

VOH

VOL

VTH



- 34 -




- 35 -









- 36 -





- 37 -





- 38 -





- 39 -



O4 0 1 0 0 deg

O3 0 0 1 1 00100

O2 1 1 1 0 deg

O1 1 1 1 0 deg

O0 1 1 1 0 deg


OUTn = On + 1 On On + 1 +On (320)



- 40 -




- 41 -






- 42 -


A

B

C

A

B

C




- 43 -





- 44 -




- 45 -




- 46 -




- 47 -




- 48 -


입력 Vref

Vout+ Vout-

입력 Vref

Vout+ Vout-




- 49 -





- 50 -





- 51 -





- 52 -

-08

-06

-04

-02

0

02

04

06

1 4 7

10

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16

19

22

25

28

31

34

37

40

43

46

49

52

55

58

61

64

CODE

DN

L


-1

-08

-06

-04

-02

0

02

04

06

1 4 7

10

13

16

19

22

25

28

31

34

37

40

43

46

49

52

55

58

61

64

CODE

INL


- 53 -






- 54 -





- 55 -




- 56 -





- 57 -



- 58 -



- 59 -



- 60 -



- 61 -




- 62 -



- 63 -



- 64 -

제 6 장 결론


- 65 -

참고문헌


- 66 -


- 67 -


- 68 -


- 69 -


- 70 -


- 71 -

감사의 글


목차

제 1 장 서 론






















34 PLL






제 6 장 결 론

참고문헌

표목차






그림목차








































































- 21 -


221 gmdg Vgii == (31)


gg C

qv 11 = (33)

gg C

qv 22 = (34)



dtdv

Ci ggg

11 = (35)

dtdv

Ci ggg

22 = (36)


dtdv

Cvg gggm

12 = (37)

- 22 -

dtdv

Cvg gggm

21 = (38)


dtdqq

Cg

g

m 12 = (39)

dtdqq

Cg

g

m 21 = (310)


rArr= 21

2

1 dtqd

gC

qCg

m

g

g

m1

2

21

2

qCg

dtqd

g

m

= (311)


120

21

2 1 qdtqd

τ= with m

g

gC

=0τ (312)


- 23 -

00

2)0()0(

2)0()0()(

101

101

1ττ ττtt

eqqeqqtq+minus +

+minus

= (313)

초기값 )0()0( 11 gg vCq = 일때 (314)


( ) ( )( ) 0

1)0(0

21

011ττt

oo evvtvo

+

+asymp (315)

( ) ( )( ) 0)0(021

2022ττt

ooo evvtv+

+asymp (316)


VOL

unstable

VOH

VTH

VOHVTHVOLVo1

Vo2



- 24 -





- 25 -




- 26 -


T

VOH

VOL

VTH

T= 400ps ( 25GHz )

T

VOH

VOL

VTH

T= 400ps ( 25GHz )



- 27 -


0

200

400

600

800

1000

1200

2 3 4 5

W

gm PMOS

NMOS



- 28 -




- 29 -




- 30 -

int int minus+=2

0 2))((1)(1 T T


dtVtiT


TVCVVdVV

TCdVV

TCP DDL

outDDV outDDLV

outoutL

DDD

DD20



- 31 -




- 32 -






- 33 -



T

VOH

VOL

VTH

T

VOH

VOL

VTH



- 34 -




- 35 -









- 36 -





- 37 -





- 38 -





- 39 -



O4 0 1 0 0 deg

O3 0 0 1 1 00100

O2 1 1 1 0 deg

O1 1 1 1 0 deg

O0 1 1 1 0 deg


OUTn = On + 1 On On + 1 +On (320)



- 40 -




- 41 -






- 42 -


A

B

C

A

B

C




- 43 -





- 44 -




- 45 -




- 46 -




- 47 -




- 48 -


입력 Vref

Vout+ Vout-

입력 Vref

Vout+ Vout-




- 49 -





- 50 -





- 51 -





- 52 -

-08

-06

-04

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0

02

04

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1 4 7

10

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16

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25

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31

34

37

40

43

46

49

52

55

58

61

64

CODE

DN

L


-1

-08

-06

-04

-02

0

02

04

06

1 4 7

10

13

16

19

22

25

28

31

34

37

40

43

46

49

52

55

58

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64

CODE

INL


- 53 -






- 54 -





- 55 -




- 56 -





- 57 -



- 58 -



- 59 -



- 60 -



- 61 -




- 62 -



- 63 -



- 64 -

제 6 장 결론


- 65 -

참고문헌


- 66 -


- 67 -


- 68 -


- 69 -


- 70 -


- 71 -

감사의 글


목차

제 1 장 서 론






















34 PLL






제 6 장 결 론

참고문헌

표목차






그림목차








































































- 22 -

dtdv

Cvg gggm

21 = (38)


dtdqq

Cg

g

m 12 = (39)

dtdqq

Cg

g

m 21 = (310)


rArr= 21

2

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gC

qCg

m

g

g

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2

21

2

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dtqd

g

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= (311)


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21

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g

gC

=0τ (312)


- 23 -

00

2)0()0(

2)0()0()(

101

101

1ττ ττtt

eqqeqqtq+minus +

+minus

= (313)

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( ) ( )( ) 0

1)0(0

21

011ττt

oo evvtvo

+

+asymp (315)

( ) ( )( ) 0)0(021

2022ττt

ooo evvtv+

+asymp (316)


VOL

unstable

VOH

VTH

VOHVTHVOLVo1

Vo2



- 24 -





- 25 -




- 26 -


T

VOH

VOL

VTH

T= 400ps ( 25GHz )

T

VOH

VOL

VTH

T= 400ps ( 25GHz )



- 27 -


0

200

400

600

800

1000

1200

2 3 4 5

W

gm PMOS

NMOS



- 28 -




- 29 -




- 30 -

int int minus+=2

0 2))((1)(1 T T


dtVtiT


TVCVVdVV

TCdVV

TCP DDL

outDDV outDDLV

outoutL

DDD

DD20



- 31 -




- 32 -






- 33 -



T

VOH

VOL

VTH

T

VOH

VOL

VTH



- 34 -




- 35 -









- 36 -





- 37 -





- 38 -





- 39 -



O4 0 1 0 0 deg

O3 0 0 1 1 00100

O2 1 1 1 0 deg

O1 1 1 1 0 deg

O0 1 1 1 0 deg


OUTn = On + 1 On On + 1 +On (320)



- 40 -




- 41 -






- 42 -


A

B

C

A

B

C




- 43 -





- 44 -




- 45 -




- 46 -




- 47 -




- 48 -


입력 Vref

Vout+ Vout-

입력 Vref

Vout+ Vout-




- 49 -





- 50 -





- 51 -





- 52 -

-08

-06

-04

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0

02

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34

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52

55

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CODE

DN

L


-1

-08

-06

-04

-02

0

02

04

06

1 4 7

10

13

16

19

22

25

28

31

34

37

40

43

46

49

52

55

58

61

64

CODE

INL


- 53 -






- 54 -





- 55 -




- 56 -





- 57 -



- 58 -



- 59 -



- 60 -



- 61 -




- 62 -



- 63 -



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제 6 장 결론


- 65 -

참고문헌


- 66 -


- 67 -


- 68 -


- 69 -


- 70 -


- 71 -

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제 1 장 서 론






















34 PLL






제 6 장 결 론

참고문헌

표목차






그림목차








































































- 23 -

00

2)0()0(

2)0()0()(

101

101

1ττ ττtt

eqqeqqtq+minus +

+minus

= (313)

초기값 )0()0( 11 gg vCq = 일때 (314)


( ) ( )( ) 0

1)0(0

21

011ττt

oo evvtvo

+

+asymp (315)

( ) ( )( ) 0)0(021

2022ττt

ooo evvtv+

+asymp (316)


VOL

unstable

VOH

VTH

VOHVTHVOLVo1

Vo2



- 24 -





- 25 -




- 26 -


T

VOH

VOL

VTH

T= 400ps ( 25GHz )

T

VOH

VOL

VTH

T= 400ps ( 25GHz )



- 27 -


0

200

400

600

800

1000

1200

2 3 4 5

W

gm PMOS

NMOS



- 28 -




- 29 -




- 30 -

int int minus+=2

0 2))((1)(1 T T


dtVtiT


TVCVVdVV

TCdVV

TCP DDL

outDDV outDDLV

outoutL

DDD

DD20



- 31 -




- 32 -






- 33 -



T

VOH

VOL

VTH

T

VOH

VOL

VTH



- 34 -




- 35 -









- 36 -





- 37 -





- 38 -





- 39 -



O4 0 1 0 0 deg

O3 0 0 1 1 00100

O2 1 1 1 0 deg

O1 1 1 1 0 deg

O0 1 1 1 0 deg


OUTn = On + 1 On On + 1 +On (320)



- 40 -




- 41 -






- 42 -


A

B

C

A

B

C




- 43 -





- 44 -




- 45 -




- 46 -




- 47 -




- 48 -


입력 Vref

Vout+ Vout-

입력 Vref

Vout+ Vout-




- 49 -





- 50 -





- 51 -





- 52 -

-08

-06

-04

-02

0

02

04

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1 4 7

10

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CODE

DN

L


-1

-08

-06

-04

-02

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1 4 7

10

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제 6 장 결론


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참고문헌


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감사의 글


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T

VOH

VOL

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T= 400ps ( 25GHz )

T

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VOL

VTH

T= 400ps ( 25GHz )



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T

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A

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입력 Vref

Vout+ Vout-

입력 Vref

Vout+ Vout-




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제 6 장 결론


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참고문헌


- 66 -


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T

VOH

VOL

VTH

T= 400ps ( 25GHz )

T

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VOL

VTH

T= 400ps ( 25GHz )



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TVCVVdVV

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TCP DDL

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T

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A

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A

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입력 Vref

Vout+ Vout-

입력 Vref

Vout+ Vout-




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제 6 장 결론


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참고문헌


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T

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VOL

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T= 400ps ( 25GHz )

T

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VOL

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T

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T

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A

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A

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Vout+ Vout-

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W

gm PMOS

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T

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T

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A

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Vout+ Vout-

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Vout+ Vout-




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int int minus+=2

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T

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A

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Vout+ Vout-




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int int minus+=2

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T

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A

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A

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A

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제 6 장 결론


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참고문헌


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O4 0 1 0 0 deg

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