Cyclone V SoC開発ボードリファレンス・マニュア...

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MNL-01077-2.1

リファレンス・マニュアルCyclone V SoC 開発ボード

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2014 年 5 月 Altera Corporation Cyclone V SoC 開発ボードリファレンス・マニュアル

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2014 年 5 月 Altera Corporation

目次

第1 章この資料について概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1–1ボード・コンポーネント・ブロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1–2開発ボードのブロック図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1–4ボードの取り扱い . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1–4

第2 章ボード・コンポーネントこのボードについて . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–2主要なデバイス： Cyclone V SoC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–5

I/O リソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–5MAX V CPLD 5M2210 システム・コントローラ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–7FPGA コンフィギュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–12

エンベデッド USB-Blaster II による FPGA プログラミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–12フラッシュ・メモリからの FPGA プログラミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–15外部 USB-Blaster による FPGA プログラミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–17EPCQ を使用する FPGA プログラミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–17

ステータス・エレメント . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–18設定エレメント . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–19

ボード設定 DIP スイッチ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–19JTAG チェイン・コントロール DIP スイッチ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–20FPGA コンフィギュレーション・モード DIP スイッチ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–20HPS ジャンパ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–21CPU リセット・ボタン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–22MAX V リセット・ボタン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–22プログラム・コンフィギュレーション・ボタン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–22プログラム・セレクト・ボタン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–22

汎用ユーザー入出力 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–22ユーザー定義ボタン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–22ユーザー定義 DIP スイッチ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–23ユーザ定義 LED . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–23拡張ヘッダ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–24キャラクタ LCD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–24

クロック回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–25オンボード・オシレータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–25オフボード入出力クロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–27

コンポーネントとインタフェース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–28PCI Express . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–2810/100/1000 イーサネット（HPS） . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–3010/100 イーサネット（FPGA）. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–32HSMC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–35RS-232 UART（HPS） . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–39CAN バス（HPS） . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–39リアル・タイム・クロック（HPS）. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–40SPI マスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–40I2C インタフェース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–40SDI ビデオ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–41

SDI ビデオ出力 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–41SDI ビデオ入力 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–42

メモリ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–43

Cyclone V SoC 開発ボードリファレンス・マニュアル

iv 目次

DDR3 SDRAM（FPGA）. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–43DDR3 SDRAM（HPS） . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–47QSPI フラッシュ（HPS） . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–51EPCQ フラッシュ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–52CFI フラッシュ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–52マイクロ SD フラッシュ・メモリ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–54I2C EEPROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–55

電源 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–55電源分配システム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–56電力測定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–57

第3 章ボード・コンポーネントリファレンス中国版 RoHS 準拠に関して . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–3CE EMI 適合への注意 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–3

追加情報ボード改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Info–1資料改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Info–1アルテラへのお問い合わせ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Info–2表記規則 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Info–2

Cyclone V SoC 開発ボード 2014 年 5 月 Altera Corporationリファレンス・マニュアル


1. この資料について

この資料では、開発ボードのすべてのコンポーネントにインタフェースするカスタ

ム FPGA デザインの作成に必要な、ピン配置の詳細およびコンポーネントの参考資料

を含む、Cyclone® V SoC 開発ボードのハードウェア機能について説明します。

概要Cyclone V SoC 開発ボードは、アルテラの Cyclone V SoC を使用し、低消費電力、高性

能で、ロジックを多く必要とするデザインを開発、プロトタイピングするための

ハードウェア・プラットフォームを提供します。ボードは幅広いペリフェラルとメ

モリ・インタフェースを提供し、Cyclone V SoC デザインの開発を容易にします。

付属の 1 個の高速メザニン・カード（HSMC）コネクタによって、アルテラおよび

様々なパートナーが提供する各種の HSMC を介して、さらに機能を追加することが

できます。

f 以下に示すトピックについて詳しくは、対応する資料を参照してください。

■ Cyclone V デバイス・ファミリについては、Cyclone V Device Handbook を参照してく

ださい。

■ HSMC の仕様については、High Speed Mezzanine Card (HSMC) Specification を参照して

ください。

■ 入手可能な新の HSMC のリストについては、アルテラ・ウェブサイトのすべて

のドータ・カードのページを参照してください。

ボード・コンポーネント・ブロックこの開発ボードは、以下の主要なコンポーネント・ブロックを搭載しています。

■ 896 ピン FBGA パッケージの Cyclone V SoC（5CSXFC6D6F31C6）1 個

■ FPGA コンフィギュレーション回路

■ アクティブ・シリアル（AS）×1、または ×4 コンフィギュレーション

（EPCQ256SI16N）

■ システム・コントローラとしての 256 ピン FBGA パッケージの MAX® V CPLD（5M2210ZF256I5N）

■ フラッシュ・ファスト・パッシブ・パラレル（FPP）コンフィギュレーション

■ Quartus® II プログラマで使用するエンベデッド USB-BlasterTM II を構成する要素

として MAX II CPLD（EPM570GM100）

■ クロック回路

■ プログラマブル・オシレータ Si570、Si571、および Si5338

■ 25 MHz、50 MHz、100 MHz、125 MHz、148.50 MHz、および 156.25 MHz のオシ

レータ

■ SMA 入力（LVCMOS）

Cyclone V SoC開発ボードリファレンス・マニュアル

http://www.altera.co.jp/literature/ds/hsmc_spec.pdf


http://www.altera.co.jp/literature/lit-cyclone-v.jsp

http://www.altera.co.jp/products/devkits/kit-daughter_boards.jsp

http://www.altera.co.jp/products/devkits/kit-daughter_boards.jsp

http://wl.altera.co.jp/literature/lit-cyclone-v.jsp

1‒2 1 章：この資料についてボード・コンポーネント・ブロック

■ メモリ

■ 誤り訂正コード（ECC）をサポートする 1024 メガバイト（MB）HPS DDR3 SDRAM 1 個

■ 1024 MB FPGA DDR3 SDRAM 1 個

■ 512 メガビット（Mb）Quad シリアル・ペリフェラル・インタフェース（QSPI）フラッシュ 1 個

■ 512 Mb CFI フラッシュ 1 個

■ 32 Kb I2C シリアル EEPROM（electrically erasable PROM）1 個

■ マイクロ SD フラッシュ・メモリ・カード 1 個

■ 通信ポート

■ PCI Express x4 Gen1 ソケット 1 個

■ ユニバーサル HSMC ポート 1 個

■ USB 2.0 On-The-Go（OTG）ポート 1 個

■ ギガビット・イーサネット・ポート 1 個

■ 10/100 イーサネット・ポート 2 個

■ SDI ポート（SMA 接続用オプション）1 個

■ コントローラ・エリア・ネットワーク（CAN）ポート 1 個

■ RS-232 UART（USB ポート経由）1 個

■ リアル・タイム・クロック 1 個


1 章：この資料について 1‒3ボード・コンポーネント・ブロック

■ 汎用ユーザー入出力

■ LED およびディスプレイ

■ ユーザー LED 8 個

■ コンフィギュレーション・ロード LED 1 個

■ コンフィギュレーション完了 LED 1 個

■ エラー LED 1 個

■ コンフィギュレーション・セレクト LED 3 個

■ オン・ボード USB-Blaster II ステータス LED 4 個

■ HSMC インタフェース LED1 個

■ UART データ送受信 LED 2 個

■ 電源 LED 1 個

■ キャラクタ LCD ディスプレイ（2 行）1 個

■ プッシュ・ボタン

■ CPU リセット・ボタン 1 個

■ MAX V リセット・ボタン 1 個

■ プログラム・セレクト・ボタン 1 個

■ プログラム・コンフィギュレーション・ボタン 1 個

■ 汎用ユーザー・ボタン 6 個

■ DIP スイッチ

■ MAX V CPLD システム・コントローラ・コントロール・スイッチ 1 個

■ JTAG チェィン・コントロール DIP スイッチ 1 個

■ モード・セレクト DIP スイッチ 1 個

■ 汎用ユーザー DIP スイッチ 1 個

■ 電源ユニット

■ 14 ～ 20 V（ノート PC）DC 入力

■ 仕様

■ ボード寸法 5.2× 8.2 インチ

2014 年 5 月 Altera Corporation Cyclone V SoC開発ボードリファレンス・マニュアル

1‒4 1 章：この資料について開発ボードのブロック図

開発ボードのブロック図図 1–1 に Cyclone V SoC 開発ボードのブロック図を示します。

ボードの取り扱いボードを取り扱う際には、以下の静電気防止の注意を順守してください。

c 適切な静電対策がなければ、ボードが損傷することがあります。ボードに触れる際

には静電対策をとる必要があります。

図 1‒1. Cyclone V SoC 開発ボードのブロック図

JTAG Chain

LEDsDIP

SwitchesPush

Buttons

LVDS/Single-Ended

x4

x40

x40

x40

x4

x4

x4

x16

ADDR

XCVR

x4

XCVR

x4

XCVR

x4

x40

x8

CLK

IN x

3

CLK

OU

T x3

x8 C

ON

FIG

x4

x4

I2C

x1

x1

x1

x1

x8

x4 x4 x8 x1 x1

x19 BlasterAccelerator Bus

USB 2.0OTG

UART CAN

LCD Character

64-MB QSPIFlash

SD CardSocket

SPI + I2C LTCExp Header

EEPROM

Real-TimeClock

LTC Power I2CHeader

LTC PowerMonitor

1024 MBDDR3 + ECC

1024 MBDDR3 + ECC

Push Buttons +DIP Switches

50 MHz /100 MHzFixed Oscillator

10/100Ethernet

10/100EtherCAT

REFCLKVCXO

LEDs

EPM570GM100Embedded

USB-Blaster IIand USB Interface

USB2.0

128-MBNORFlash

SDIx1

SMA

5M2210ZF256I5NSystem Controller

x4

GigabitEthernet PHY

5CSXFC6D6F31C7

FPGA

HPS



2. ボード・コンポーネント

この章では Cyclone V SoC 開発ボードの主要なコンポーネントについて説明します。

図 2–1 にコンポーネントの配置を示し、表 2–1 でボードのすべてのコンポーネント

の機能についての概要を説明します。

1 開発ボードの完全な回路図のセット、物理的なレイアウトのデータベース、および

その他のボード・デザイン・データは Cyclone V SoC 開発キットのボード・デザイ

ン・ファイルのディレクトリにあります。

f ボードのパワーアップならびにデモンストレーション・ソフトウェアのインストー

ルについて詳しくは、Cyclone V SoC Development Kit User Guide を参照してください。

この章は以下の項で構成されています。

■ 2–2 ページ「このボードについて」

■ 2–5 ページ「主要なデバイス： Cyclone V SoC」

■ 2–7 ページ「MAX V CPLD 5M2210 システム・コントローラ」

■ 2–12 ページ「FPGA コンフィギュレーション」

■ 2–22 ページ「汎用ユーザー入出力」

■ 2–25 ページ「クロック回路」

■ 2–28 ページ「コンポーネントとインタフェース」

■ 2–43 ページ「メモリ」

■ 2–55 ページ「電源」


http://www.altera.co.jp/literature/ug/ug_cv_soc_dev_kit.pdf

2‒2 2 章：ボード・コンポーネントこのボードについて

このボードについてこの項では、ボード・イメージとその解説、ならびにコンポーネントの説明を含む、

Cyclone V SoC 開発ボードの概要を提供します。図 2–1 に、ボードの外観を示します。

表 2–1 にボード・リファレンスと、それに対応するコンポーネントの説明をリスト

します。

図 2‒1. Cyclone V SoC 開発ボードの外観

表 2‒1. ボードのコンポーネント ( その１ )

ボード・リファレンスタイプ概要

主要なデバイスU21 FPGA Cyclone V SoC、5CSXFC6D6F31C6、896 ピン FBGA です。

U19 CPLD MAX V CPLD、5M2210ZF256I5N、256 ピン FBGA です。

コンフィギュレーション、ステータス、およびセットアップ・エレメント

J23 JTAG チェイン・ヘッダJTAG チェインへのアクセスを提供し、外付けの USB-Blaster ケーブルを使用する際にエンベデッド USB-Blaster II をディセーブルします。

SW4 JTAG チェイン・コントロール DIP スイッチ

アクティブな JTAG チェインのデバイスを削除または追加します。


2 章：ボード・コンポーネント 2‒3このボードについて

J37 USB ヘッダタイプ B の USB ケーブルを介して、エンベデッド USB-Blaster II JTAG を経由する、FPGA のプログラミングおよびデバッグ用のUSB インタフェースです。

SW2 ボード設定 DIP スイッチクロック・イネーブル、SMA クロック入力の制御や、電源投入時のフラッシュ・メモリからのイメージのロードといった、MAX V CPLD 5M2210 システム・コントローラの機能を制御します。

SW3 MSEL DIP スイッチボードのコンフィギュレーション手法を制御します。MSEL ピン0、1、2 と 4 は DIP スイッチに接続しており、MSEL ピン 3 がグランドに接続しています。

S11 プログラム・セレクト・ボタン

プログラム・セレクト LED をトグルし、これによりフラッシュ・メモリから FPGA にロードするプログラム・イメージを選択します。

S12 コンフィギュレーションボタン

プログラム・セレクト LED の設定に基づいて、イメージをフラッシュ・メモリから FPGA にロードします。

D37 コンフィギュレーション完了 LED FPGA がコンフィギュレーションされると点灯します。

D34 ロード LED MAX V CPLD 5M2210 システム・コントローラが FPGA のコンフィギュレーションをしている際に点灯します。

D36 エラー LED フラッシュ・メモリからの FPGA のコンフィギュレーションが失敗した際に点灯します。

D35 電源 LED 5.0 V の電源が供給されている際に点灯します。

D30、D31 JTAG TX/RX LED

JTAG チェィンの送信または受信の動作を示します。リンクが使用中かつアクティブであれば、TX と RX の LED が点滅します。不使用時、または使用中でもアイドル状態であれば、LED はどちらも消灯します。

D39 ～ D41 プログラム・セレクトLED

プログラム・セレクト・ボタンを押した際に点灯し、どのフラッシュ・メモリ・イメージが FPGA にロードされるかを示します。LED の設定については表 2–6 を参照してください。

D9 HSMC ポートの使用を示す LED

ドーターカードが HSMC ポートに接続されているときに点灯します。

D14、D15 UALT LED UART トランスミッタおよびレシーバの使用中に点灯します。

クロック回路

x1 プログラマブル・オシレータ

デフォルト周波数 100 MHz のプログラマブル・オシレータです。MAX V CPLD 5M2210 システム・コントローラで動作するクロック・コントロール GUI を使用して、周波数をプログラミングできます。

x4 50 MHz オシレータ汎用ロジック用の 50.000 MHz 水晶発振器です。

X3 148.5 MHz オシレータ

デフォルト周波数 148.5 MHz のプログラマブル電圧制御水晶発振器（VCXO）です。MAX V CPLD 5M2210 システム・コントローラで動作するクロック・コントロール GUI を使用して、周波数をプログラミングできます。

J36 クロック入力 SMAコネクタ

クロック・マルチプレクサ・バッファに CMOS 互換のクロック入力を駆動します。

U29 多重出力オシレータ100M、25M、25M、156.25M 出力を持つ Si5338C Quad 出力プログラマブル・オシレータです。

表 2‒1. ボードのコンポーネント ( その２ )



2‒4 2 章：ボード・コンポーネントこのボードについて

U35 多重出力オシレータ25M、25M、100M、100M 出力を持つ Si5338C Quad 出力に固定されたオシレータです。

汎用ユーザー入出力

D1 ～ D8 ユーザー LED 8 個のユーザー LED です。Low に駆動されると点灯します。

SW1 ユーザー DIP スイッチユーザー DIP スイッチです。スイッチが ON であれば、ロジック0 が選択されます。

S10 CPU リセット・ボタン FPGA ロジックをリセットします。

S2 MAX V リセット・ボタン MAX V CPLD 5M2210 システム・コントローラをリセットします。

S1 ～ S6 汎用ユーザー・ボタン 6 個のユーザー・ボタンです。押すと Low に駆動します。

メモリ・デバイス

U37、U38、U30、U22、U14 DDR3 メモリ

FPGA 向けの 16 ビット・データ・バスを備える 4 Gb DDR3 SDRAM が 2 つと、HPS 向けの 16 ビット・データ・バスを備える 4 Gb DDR3 SDRAM が 3 つです。

U5 QSPI フラッシュ 4 ビット・データ・バスを備える 1 Gb のシリアル NOR フラッシュです。

U6 フラッシュ・メモリ不揮発性メモリ向けの 16 ビット・データ・バスを備える512 Mb の同期フラッシュ・デバイスです。

U28 I2C EEPROM 32 Mb の I2C シリアル EEPROM です。

通信ポートJ25 PCI Express ソケット PCI Express Gen1 ×4 ソケットです。

J12 HSMC ポートHSMC の仕様に応じて 4 つのトランシーバ・チャネルと 84 のCMOS、または 17 の LVDS チャネルを提供します。

J2 ギガビット・イーサネット・ポート

RGMII モードでの FPGA ベースの Altera® Triple Speed Ethernet MegaCore ファンクションと Micrel KSZ9021RN PHY を介する10/100/1000 イーサネット接続を提供する RJ-45 コネクタです。

J33、J34ギガビット・

イーサネット・ポート

MII モードで Renesas uPD60620A PHY を介するデュアル 10/100 イーサネット接続を提供する RJ-45 コネクタです。

J35 CAN ポート CAN ネットワーク用の DSUB 9 ピン・コネクタです。

J8 USB-UART ポートRS-232 ターミナル向けの、USB から UART へのブリッジを備える SB コネクタです。

J1 USB OTG ポート OTG インタフェース用のマイクロ USB コネクタです。

J3 マイクロ SD カード・ソケット

4 ビットのデータ・ラインを備えるマイクロ SD カード・インタフェースです。

J15、J16 デバッグ・ヘッダ 2 個のデバッグ用 2×8 ヘッダです。

ビデオおよびディスプレイ・ポート

J15 キャラクタ LCD 2 つのスタンドオフを有する 16 文字 × 2 行の LCD モジュールとインタフェースするコネクタです。

J14、J17 SDI ビデオ・ポートLMH0303 ドライバと LMH0384 ケーブル・イコライザを介し、全二重 SDI インタフェースを提供する 2 つの 75 Ω システム管理バス（SMB）コネクタです。

表 2‒1. ボードのコンポーネント ( その３ )



2 章：ボード・コンポーネント 2‒5主要なデバイス： Cyclone V SoC

主要なデバイス： Cyclone V SoCCyclone V SoC 開発ボードは、ARM® Cortex®-A9 MPCore プロセッサを内蔵するハード・

プロセッサ・システム（HPS）が組み込まれた、Cyclone V SoC 5CSXFC6D6F31C6 デバ

イス（U21）を搭載しています。

f Cyclone V デバイス・ファミリについて詳しくは、Cyclone V Device Handbook を参照し

てください。

表 2–2 に Cyclone V SoC デバイスの機能を示します。

I/O リソースCyclone V SoC 5CSXFC6D6F31C6 デバイスは、288 の汎用 FPGA I/O ピンと 188 の汎用

FPGA I/O ピンを有しています。表 2–3 に Cyclone V SoC の I/O ピン数と、ボードの機能

ごとの使用量をリストします。

電源ユニット

J22 DC 入力ジャック許容電圧は DC 16 V です。ボードを PCI Express スロットに接続しているときには、この入力端子を使用しないでください。

SW5 電源スイッチDC 入力端子から電力が供給されているときのボードの電源の入切を切り替えます。

表 2‒1. ボードのコンポーネント ( その４ )


表 2‒2. Cyclone V SoC の機能

リソース 5CSXFC6D6F31C6

LE 数（K） 110

ALM 数 41,509

レジスタ数 166,036

メモリ（Kb）M10K 5,140

MLAB 621

18 ビット ×18 ビット乗算器数 224

PLL 数FPGA 6

HPS 3

トランシーバ (3 Gbps) 9

表 2‒3. Cyclone V SoC I/O ピン数 ( その１ )

機能 I/O 規格 I/O ピン数

HPS クロック入力 3.3 V LVCMOS 2

HPS リセット 3.3 V LVCMOS 2

HPS LED 3.3 V LVCMOS 4

HPS ボタンおよびスイッチ 3.3 V LVCMOS 6

HPS UART 3.3 V LVCMOS 2


http://wl.altera.co.jp/literature/lit-cyclone-v.jsp

2‒6 2 章：ボード・コンポーネント主要なデバイス： Cyclone V SoC

HPS I2C バス 3.3 V LVCMOS 2

HPS SPI バス 3.3 V LVCMOS 4

HPS QSPI フラッシュ 3.3 V LVCMOS 6

HPS SD カード 3.3 V LVCMOS 7

HPS USB OTG 3.3 V LVCMOS 20

HPS ギガビット・イーサネット 3.3 V LVCMOS 14

HPS CAN バス 3.3 V LVCMOS 2

HPS 配線 3.3 V LVCMOS 9

HPS DDR3 1.5 V SSTL 78

FPGA クロック入力多種類混合 5

FPGA LED 1.5 V 4

FPGA ボタンおよびスイッチ多種類混合 7

FPGA DDR3 1.5 V SSTL 71

FPGA デュアル・イーサネット 2.5 V 14

FPGA SDI コントロール 2.5 V 8

FPGA SDI ビデオ 1.5 V PCML 4

FPGA MAX V SPI ポート 2.5 V 4

FPGA HSMC 多種類混合 107

FPGA PCI Express コントロール多種類混合 7

FPGA PCI Express トランシーバ 1.5 V PCML 4

I/O 使用量合計 393

表 2‒3. Cyclone V SoC I/O ピン数 ( その２ )

機能 I/O 規格 I/O ピン数


2 章：ボード・コンポーネント 2‒7MAX V CPLD 5M2210 システム・コントローラ

MAX V CPLD 5M2210 システム・コントローラ以下に示す目的のために、ボードはアルテラ MAX V CPLD、5M2210ZF256I5N システ

ム・コントローラを使用します。

■ フラッシュからの FPGA コンフィギュレーション

■ 電力測定

■ リモート・システム・アップデート用の CSR（control and status register）

図 2–2 に MAX V CPLD 5M2210 システム・コントローラの機能および外部回路との接

続をブロック図で示します。

表 2–4 に MAX V CPLD システム・コントローラの I/O 信号をリストします。信号名と

機能は MAX V のデバイスと対応しています。

図 2‒2. MAX V CPLD 5M2210 システム・コントローラのブロック図

Information Register

EmbeddedUSB-Blaster II

OscillatorController

SLD-HUB

PFL

SPI Bus

MAX V CPLD System Controller

LTC 2978Power

Controllers

Virtual-JTAG

PC

FPGA

I2CController

DecoderEncoder GPIO

JTAG Control

ControlRegister

Si570, Si571,Si5338

ProgrammableOscillator

表 2‒4. MAX V CPLD システム・コントローラのデバイス・ピン配置 ( その１ )

ボード・リファレンス（U19）

回路図の信号名 I/O 規格概要

B9 CLK125A_EN 2.5 V 125 MHz オシレータ・イネーブル

E9 CLK50_EN 2.5 V 50 MHz オシレータ・イネーブル

J5 CLK_100M_MAX 2.5 V 100 MHz クロック入力

J12 CLK_50M_MAX 1.8 V 50 MHz クロック入力

A13 CLK_SEL 2.5 V クロック・セレクト DIP スイッチ —SMA またはオシレータ

D10 CPU_RESETN 2.5 V FPGA リセット・ボタン

T13 EXTRA_SIG1 1.8 V エンベデッド USB-Blaster II インタフェース、将来用の予備

T15 EXTRA_SIG2 1.8 V エンベデッド USB-Blaster II インタフェース、将来用の予備

A2 FACTORY_LOAD 2.5 V 電源投入時にファクトリ・デザインまたはユーザー・デザインをロードする DIP スイッチ


2‒8 2 章：ボード・コンポーネントMAX V CPLD 5M2210 システム・コントローラ

R14 FACTORY_REQUEST 1.8 V FACTORY コマンド送信のためのエンベデッド USB-Blaster II リクエスト

N12 FACTORY_STATUS 1.8 V エンベデッド USB-Blaster II の FACTORY コマンド・ステータス

F11 FLASH_ADVN 1.8 V FSM バス・フラッシュ・メモリ・アドレス有効

N14 FLASH_CEN0 1.8 V FSM バス・フラッシュ・メモリ・チップ・イネーブル

D14 FLASH_CLK 1.8 V FSM バス・フラッシュ・メモリ・クロック

P15 FLASH_OEN 1.8 V FSM バス・フラッシュ・メモリ出力イネーブル

P14 FLASH_RDYBSYN 1.8 V FSM バス・フラッシュ・メモリ動作可能

D13 FLASH_RESETN 1.8 V FSM バス・フラッシュ・メモリ・リセット

N15 FLASH_WEN 1.8 V FSM バス・フラッシュ・メモリ書き込みイネーブル

E14 FM_A0 1.8 V FM アドレス・バス

C14 FM_A1 1.8 V FM アドレス・バス

C15 FM_A2 1.8 V FM アドレス・バス



D15 FM_A5 1.8 V FM アドレス・バス

F14 FM_A6 1.8 V FM アドレス・バス

D16 FM_A7 1.8 V FM アドレス・バス





G14 FM_A12 1.8 V FM アドレス・バス






H14 FM_A18 1.8 V FM アドレス・バス




J13 FM_A22 1.8 V FM アドレス・バス

J16 FM_A23 1.8 V FM アドレス・バス

K12 FM_A24 1.8 V FM アドレス・バス

M14 FM_A25 1.8 V FM アドレス・バス

N13 FM_A26 1.8 V FM アドレス・バス

J14 FM_D0 1.8 V FM データ・バス

表 2‒4. MAX V CPLD システム・コントローラのデバイス・ピン配置 ( その２ )





J15 FM_D1 1.8 V FM データ・バス

K16 FM_D2 1.8 V FM データ・バス




L16 FM_D6 1.8 V FM データ・バス




M16 FM_D10 1.8 V FM データ・バス

L13 は FM_D11 1.8 V FM データ・バス



N16 FM_D14 1.8 V FM データ・バス


K1 FPGA_CONF_DONE 2.5 V FPGA コンフィギュレーション完了 LEDD3 FPGA_CONFIG_D0 2.5 V FPGA コンフィギュレーション・データ

C2 FPGA_CONFIG_D1 2.5 V FPGA コンフィギュレーション・データ

C3 FPGA_CONFIG_D2 2.5 V FPGA コンフィギュレーション・データ

E3 FPGA_CONFIG_D3 2.5 V FPGA コンフィギュレーション・データ

D2 FPGA_CONFIG_D4 2.5 V FPGA コンフィギュレーション・データ


D1 FPGA_CONFIG_D6 2.5 V FPGA コンフィギュレーション・データ


F3 FPGA_CONFIG_D8 2.5 V FPGA コンフィギュレーション・データ






G2 FPGA_CONFIG_D14 2.5 V FPGA コンフィギュレーション・データ

G3 FPGA_CONFIG_D15 2.5 V FPGA コンフィギュレーション・データ

N3 FPGA_CVP_CONFDONE 2.5 V FPGA CvP（Configuration via Protocol）完了

J3 FPGA_DCLK 2.5 V FPGA コンフィギュレーション・クロック

N1 FPGA_NCONFIG 2.5 V FPGA コンフィギュレーション・アクティブ

J4 FPGA_NSTATUS 2.5 V FPGA コンフィギュレーション動作可能

H1 FPGA_PR_DONE 2.5 V FPGA のパーシャル・リコンフィギュレーション完了

P2 FPGA_PR_ERROR 2.5 V FPGA のパーシャル・リコンフィギュレーション・エラー

表 2‒4. MAX V CPLD システム・コントローラのデバイス・ピン配置 ( その３ )




2‒10 2 章：ボード・コンポーネントMAX V CPLD 5M2210 システム・コントローラ

E2 FPGA_PR_READY 2.5 V FPGA のパーシャル・リコンフィギュレーション動作可能

F5 FPGA_PR_REQUEST 2.5 V FPGA のパーシャル・リコンフィギュレーション・リクエスト

B11 HPS_RESETN 2.5 V HPS リセット・ボタン

B8 HSMA_PRSNTN 2.5 V HSMC ポート A 検出

M1 I2C_SCL_MAX 2.5 V プログラマブル・オシレータ I2C クロック

M2 I2C_SDA_MAX 2.5 V プログラマブル・オシレータ I2C データ

L6 JTAG_MAX_TDI 2.5 V JTAG チェイン・データ・イン

M5 JTAG_MAX_TDO 2.5 V JTAG チェイン・データ・アウト

N4 JTAG_MAX_TMS 2.5 V JTAG チェイン・モード

P3 JTAG_MUX_TCK 2.5 V JTAG チェイン・クロック

P11 M570_CLOCK 1.8 V FACTORY コマンド送信のためのエンベデッド USB-Blaster II への 25 MHz クロック

L5 M570_PCIE_JTAG_EN 2.5 V エンベデッド USB-Blaster II のための M570 JTAG イネーブル

H2 MAX_AS_CONF 2.5 V Low に駆動すると EPCQ フラッシュから U13 を介した FPGAへの AS コンフィギュレーションがイネーブル

E11 MAX_CONF_DONE 2.5 V エンベデッド USB-Blaster II コンフィギュレーション完了 LEDA4 MAX_ERROR 2.5 V FPGA コンフィギュレーション・エラー LEDG4 MAX_FPGA_MISO 2.5 V FPGA から MAX V SPI バスへのデータ出力

G1 MAX_FPGA_MOSI 2.5 V FPGA から MAX V SPI バスへのデータ入力

H3 MAX_FPGA_SCK 2.5 V FPGA から MAX V SPI バスへのクロック

G5 MAX_FPGA_SSEL 2.5 V FPGA から MAX V SPI バスへのスレーブ選択

A6 MAX_LOAD 2.5 V FPGA コンフィギュレーション・アクティブ LEDM9 MAX_RESETN 2.5 V MAX V リセット・ボタン

B10 MSEL0 2.5 V FPGA MSEL0 設定

B3 MSEL1 2.5 V FPGA MSEL1 設定

C10 MSEL2 2.5 V FPGA MSEL2 設定



E10 OVERTEMP 2.5 V 温度モニタ・ファン・イネーブル

C7 PCIE_JTAG_EN 2.5 V PCIe JTAG マスタ・イネーブル

D12 PGM_CONFIG 2.5 V PGM LED が示すフラッシュ・メモリ・イメージをロード

B14 PGM_LED0 2.5 V フラッシュ・メモリ PGM 選択インジケータ 0C13 PGM_LED1 2.5 V フラッシュ・メモリ PGM 選択インジケータ 1B16 PGM_LED2 2.5 V フラッシュ・メモリ PGM 選択インジケータ 2B13 PGM_SEL 2.5 V PGM_LED[2:0] LED シーケンスをトグル

C11 QSPI_RESETN 2.5 V QSPI フラッシュへのリセット信号

P13 RST 1.8 V リセット入力

D5 SDI_RX_BYPASS 2.5 V SDI イコライザ・バイパス・イネーブル

表 2‒4. MAX V CPLD システム・コントローラのデバイス・ピン配置 ( その４ )





E8 SDI_RX_EN 2.5 V SDI RX イネーブル

D11 SDI_TX_EN 2.5 V SDI TX イネーブル

R12 SECURITY_MODE 1.8 V 電源投入時にエンベデッド USB-Blaster II が FACTORY コマンドを送信するための DIP スイッチ

A10 SI570_EN 2.5 V Si570 プログラマブル・クロック・イネーブル

D4 SI571_EN 2.5 V Si571 プログラマブル・クロック・イネーブル

R16 TRST 1.8 V リセット出力

H5 USB_B2_CLK 2.5 V エンベデッド USB-Blaster II インタフェース・クロック

R4 USB_CFG0 1.8 V エンベデッド USB-Blaster II インタフェース（将来用の予備）

T4 USB_CFG1 1.8 V エンベデッド USB-Blaster II インタフェース（将来用の予備）

P8 USB_CFG2 1.8 V エンベデッド USB-Blaster II インタフェース（将来用の予備）


N8 USB_CFG4 1.8 V エンベデッド USB-Blaster II インタフェース（将来用の予備）





P9 USB_CFG9 1.8 V エンベデッド USB-Blaster II インタフェース（将来用の予備）

M8 USB_CFG10 1.8 V エンベデッド USB-Blaster II インタフェース（将来用の予備）


A11 USB_RESET 2.5 V エンベデッド USB-Blaster II インタフェース・リセット

表 2‒4. MAX V CPLD システム・コントローラのデバイス・ピン配置 ( その５ )




2‒12 2 章：ボード・コンポーネントFPGA コンフィギュレーション

FPGA コンフィギュレーションこの項では、Cyclone V SoC 開発ボードがサポートする、FPGA、フラッシュ・メモリ、

ならびに MAX V CPLD 5M2210 システム・コントローラ・デバイスのプログラミング

手法について説明します。

Cyclone V SoC 開発ボードは以下のコンフィギュレーション手法をサポートしています。

■ JTAG

■ Quartus II プログラマを JTAG モードで使用し、付属の USB ケーブルを用いる、デ

フォルトの手法であるエンベデッド USB-Blaster II による FPGA コンフィギュ

レーション

■ ARM DS-5 Altera EditionソフトウェアでDSTREAMまたは Lauterbachケーブルを使

用する、外部 Mictor コネクタを用いる HPS コンフィギュレーション

■ 外部 USB-Blaster を JTAG ヘッダ（J23）に接続した際の、外部 USB-Blaster による

FPGA コンフィギュレーション

■ 電源投入時またはコンフィギュレーション・ボタン（S12）を押した際にフラッ

シュ・メモリに格納されているイメージ使用する、フラッシュ・メモリ・ダウン

ロードによる FPGA コンフィギュレーション

■ 電源投入時に EPCQ デバイスを用いる、アクティブ・シリアル（AS）モードでの

FPGA コンフィギュレーション

エンベデッド USB-Blaster II による FPGA プログラミングこのコンフィギュレーション手法向けに、USB コネクタ（J37）、USB 2.0 PHY デバイ

ス（U51）、およびアルテラの MAX II CPLD EPM570GF100I5N（U47）を実装し、USBケーブルを使用する FPGA コンフィギュレーションを可能にしています。この USBケーブルで、ボードの USB コネクタから Quartus II ソフトウェアを動作させる PC の

USB ポートまでを直接接続します。

MAX II CPLD EPM570GF100I5N のエンベデッド USB-Blaster II は、通常 JTAG チェインの

マスタになります。エンベデッド USB-Blaster II は、外部ヘッダとピンを共有してい

ます。JTAG ヘッダ（J23）を介して JTAG チェインに外部 USB-Blaster を接続すると、

エンベデッド USB-Blaster II は自動的にディセーブルされます。JTAG インタフェース

に加えて、エンベデッド USB-Blaster II は、HPS デバッグ用のトレース機能を有して

います。HPS からのトレース・インタフェースは、FPGA を介してエンベデッド USB-Blaster II 接続ピンと接続しています。


2 章：ボード・コンポーネント 2‒13FPGA コンフィギュレーション

図 2–3 に JTAG チェインを示します。

JTAG チェイン・コントロール DIP スイッチ（SW4）は図 2–3 に示すジャンパを制御

します。チェインにデバイスまたはインタフェースを接続するには、それに対応す

るスイッチを OFF の位置にする必要があります。チェインを FPGA のみにするために

は、全てのスイッチを ON の位置にスライドします。

1 一部の GUI インタフェースは、MAX V CPLD 5M2210 システム・コントローラが JTAGチェインに含まれていなければ使用できません。

MAX II CPLD EPM570GF100I5N は、エンベデッド USB-Blaster II の機能にのみ特化し、

片側を USB 2.0 PHY デバイスに接続し、逆側の GPIO ピンに JTAG 信号を出力駆動しま

す。このデバイスの専用 JTAG インタフェースは、初期試作品のデバッグのみを意図

する小型の表面実装ヘッダに接続されています。

図 2‒3. JTAG チェイン

1

1

1

1

Disable

TraceTCK

TMS

TDI

TDO

TRST

Cypress On-BoardUSB-Blaster II

TCK

TMS

TDI

TDO

10-PinJTAG Header

TCK

TMS

TDI

TDO

TRST

Mictor-38Header

TCKTMSTDITDO

TRST

Cyclone V SX HPS

TCKTMSTDITDO

TRST

Cyclone V SX SoC

TCKTMSTDITDO

HSMC Port A

TCKTMSTDITDO

5M2210 SystemController

FlashMemory



56 ピン VBGA パッケージの USB 2.0 Cypress EZ-USB CY7C68013A デバイス（U51）は

USB コネクタとインタフェースしています。

表 2–5 に、USB 2.0 PHY の回路図の信号名とそれに対応する MAX II CPLD のピン番号

をリストします。

表 2‒5. USB 2.0 PHY の回路図の信号名と機能 ( その１ )


回路図の信号名

MAX II CPLDピン番号 I/O 規格概要

C1 24M_XTALIN — 3.3 V 水晶発振器入力

C2 24M_XTALOUT — 3.3 V 水晶発振器出力

E1 FX2_D_N — 3.3 V USB 2.0 PHY データ

E2 FX2_D_P — 3.3 V USB 2.0 PHY データ

H7 FX2_FLAGA D1 3.3 V スレーブ FIFO 出力ステータス

G7 FX2_FLAGB G1 3.3 V スレーブ FIFO 出力ステータス

H8 FX2_FLAGC C1 3.3 V スレーブ FIFO 出力ステータス

G6 FX2_PA1 G3 3.3 V USB 2.0 PHY ポート A インタフェース F8 FX2_PA2 B1 3.3 V USB 2.0 PHY ポート A インタフェース F7 FX2_PA3 D2 3.3 V USB 2.0 PHY ポート A インタフェース F6 FX2_PA4 D3 3.3 V USB 2.0 PHY ポート A インタフェース C8 FX2_PA5 K4 3.3 V USB 2.0 PHY ポート A インタフェース C7 FX2_PA6 F2 3.3 V USB 2.0 PHY ポート A インタフェース C6 FX2_PA7 C2 3.3 V USB 2.0 PHY ポート A インタフェース H3 FX2_PB0 G2 3.3 V USB 2.0 PHY ポート B インタフェース F4 FX2_PB1 H8 3.3 V USB 2.0 PHY ポート B インタフェース H4 FX2_PB2 F3 3.3 V USB 2.0 PHY ポート B インタフェース G4 FX2_PB3 J3 3.3 V USB 2.0 PHY ポート B インタフェース H5 FX2_PB4 F1 3.3 V USB 2.0 PHY ポート B インタフェース G5 FX2_PB5 H1 3.3 V USB 2.0 PHY ポート B インタフェース F5 FX2_PB6 H7 3.3 V USB 2.0 PHY ポート B インタフェース H6 FX2_PB7 E1 3.3 V USB 2.0 PHY ポート B インタフェース A8 FX2_PD0 H3 3.3 V USB 2.0 PHY ポート D インタフェース A7 FX2_PD1 H2 3.3 V USB 2.0 PHY ポート D インタフェース B6 FX2_PD2 J2 3.3 V USB 2.0 PHY ポート D インタフェース A6 FX2_PD3 J1 3.3 V USB 2.0 PHY ポート D インタフェース B3 FX2_PD4 J6 3.3 V USB 2.0 PHY ポート D インタフェース A3 FX2_PD5 K3 3.3 V USB 2.0 PHY ポート D インタフェース C3 FX2_PD6 J5 3.3 V USB 2.0 PHY ポート D インタフェース A2 FX2_PD7 K2 3.3 V USB 2.0 PHY ポート D インタフェース B8 FX2_RESETN K9 3.3 V エンベデッド USB-Blaster ハード・リセット

F3 FX2_SCL J4 3.3 V USB 2.0 PHY シリアル・クロック

G3 FX2_SDA — 3.3 V USB 2.0 PHY シリアル・データ

A1 FX2_SLRDN K1 3.3 V スレーブ FIFO の読み出しストローブ



フラッシュ・メモリからの FPGA プログラミングフラッシュ・メモリ・プログラミングは様々な手法によって行うことができます。デ

フォルトの手法は、ファクトリ・デザインであるゴールデン・ハードウェア・リファ

レンス・デザインの使用です。このデザインには、ボード・アップデート・ポータ

ル・ウェブ・アプリケーションを提供するエンベデッド・ウェブ・サーバーが含まれ

ています。このウェブ・ページから SoC の関連ウェブ・ページにリンクでき、また、

開発ボードのユーザー I/O と LCD のコントロールができるようになります。

電源の投入、あるいはプログラム・コンフィギュレーション・ボタン PGM_CONFIG

（S12）を押すことにより、MAX V CPLD 5M2210 システム・コントローラの PFL が、

フラッシュ・メモリから FPGA をコンフィギュレーションします。

1 この機能はデフォルトでは無効にされています。この機能を有効にするには

FACTORY_LOAD DIP スイッチ（SW2.3）を ON の位置にスライドさせます。

PFL メガファンクションはフラッシュ・メモリから 16 ビットのデータを読み出し、

ファスト・パッシブ・パラレル（FPP）フォーマットに変換します。この 16 ビッ

ト・データは、コンフィギュレーション時に FPGA の専用コンフィギュレーション・

ピンに書き込まれます。

PGM_CONFIG ボタン（S12）を押すと、PGM_LED[2:0]（D39、D40、D41）の点灯に基づ

くハードウェア・ページが FPGA にロードされます。

表 2–6 に PGM_CONFIG ボタンを押した際にロードされるデザインをリストします。

B1 FX2_SLWRN J9 3.3 V スレーブ FIFO の書き込みストローブ

B7 FX2_WAKEUP — 3.3 V USB 2.0 PHY ウェイク信号

G2 USB_B2_CLK E2 3.3 V USB 2.0 PHY 48 MHz インタフェース・クロック

表 2‒5. USB 2.0 PHY の回路図の信号名と機能 ( その２ )


回路図の信号名

MAX II CPLDピン番号 I/O 規格概要

表 2‒6. PGM_LED の設定 (1)

PGM_LED0 (D41) PGM_LED1 (D40) PGM_LED2 (D39) デザインON OFF OFF ファクトリ・ハードウェア

OFF ON OFF ユーザー・ハードウェア 1OFF OFF ON ユーザー・ハードウェア 2

表 2‒6：注(1) ON は「0」の設定を示し、Off は「1」の設定を示します。



図 2–4 に PFL コンフィギュレーションを示します。

f 以下に示すトピックについて詳しくは、対応する資料を参照してください。

■ ボード・アップデート・ポータル、PFL デザイン、およびフラッシュ・メモリ・

マップ・ストレージについては Cyclone V SoC Development Kit User Guide を参照し

てください。

■ PFLメガファンクションについては Parallel Flash Loader Megafunction User Guide を参

照してください。

図 2‒4. PFL コンフィギュレーション

MAX V CPLD5M2210 System Controller

FPGA_DATA [3:0]

FPGA_DCLK

EPCQ_nCSFLASH_A [25:1]FLASH_D [15:0]

DATA [3:0]

DCLK

nSTATUSnCONFIGCONF_DONE

CONF_DONE

MSEL4MSEL3MSEL2MSEL1

MSEL[4:0] andBOOTSEL[3:0]also connects to theMAX V CPLD

2.5 V

10 kΩ

nCE

DATA [3:0]DCLKnCE

CFI Flash

FLASH_CEn

FLASH_OEnFLASH_WEn

FLASH_A [25:0]FLASH_D [15:0]

FLASH_CEnFLASH_OEnFLASH_WEn

FLASH_WPnFLASH_ADVn

FPGA_nCONFIGFPGA_CONF_DONE

FLASH_RYBSYn

FLASH_RYBSYn

FPGA_nSTATUS

2.5 V

10 kΩ

FLASH_ADVn

CVP_CONF_DONE

2.5 V

FLASH_CLK

FLASH_CLKFLASH_RSTn

FLASH_RESETn

FPGA_DATA [4] DATA [4]FPGA_DATA [7:5] DATA [7:5]

PS PORT

EPCQ

56.2 Ω

100 Ω56.2 Ω

56.2 Ω

50 MHz

100 MHz

INIT_DONECVP_CONFDONE

FPGA_INIT_DONEFPGA_CVP_DONE

2.5 V

2.5 V 2.5 V

MAX_ERROR

MAX_LOAD

FACTORY

USB_BLASTER

SECURITY_MODEFACTORY_LOADSi570_ENCLK125A_EN

MAX_RESETn

PGM_CONFIG

PGM_SEL

PGM_LED0

PGM_LED1

PGM_LED2

DIP

Sw

itch

BOOTSEL0BOOTSEL1BOOTSEL2

DIP Switch

DIP Switch

10 kΩ

Cyclone V SoC



http://www.altera.co.jp/literature/ug/ug_pfl.pdf


外部 USB-Blaster による FPGA プログラミングJTAG チェィン・ヘッダは、PC で動作する Quartus II プログラマと外部 USB-Blaster デバイスを併せて使用して FPGA をコンフィギュレーションする、もうひとつの方法を

提供します。JTAG マスタ間での衝突を避けるために、JTAG チェイン・ヘッダを介し

て外部 USB-Blaster を JTAG チェインに接続すると、エンベデッド USB-Blaster は自動

的にディセーブルされます。

EPCQを使用する FPGAプログラミング不揮発性メモリである EPCQ デバイスは、シンプルな 6 ピン・インタフェースとス

モール・フォーム・ファクタを特長とします。また、EPCQ は AS x1 モードと x4 モー

ドをサポートしています。

デフォルトでは、ボードは FPP コンフィギュレーション手法に設定されています。

コンフィギュレーション・バスから EPCQ フラッシュ（U20）を分離するには、

MAX V によって MAX_AS_CONF ピンを駆動して、バス・スイッチ（U13）をイネーブ

ルする必要があります。これは、MSEL が 10010 または 10011 である際に必要です。

AS コンフィギュレーション手法では、データは EPCQ フラッシュから FPGA に直接読

み出されます。機能の共有による DATA4 ライン上でのラインの衝突を避けるために、

MAX V CPLD 5M2210 システム・コントローラが EPCQ の nCS ラインを制御します。不

揮発性メモリをプログラミングするためには、Quartus II プログラマを使用するプロ

グラミングが可能となるように、CFI フラッシュまたは EPCQ 用に特別にプログラミ

ングされた機能性デザインを FPGA か MAX V CPLD にロードする必要があります。


2‒18 2 章：ボード・コンポーネントステータス・エレメント

ステータス・エレメント開発ボードにはステータス LED が付属しています。この項ではステータス・エレメ

ントについて説明します。

表 2–7 に LED のボード・リファレンス、名前、および機能の説明をリストします。

表 2‒7. ボードの LED

ボード・リファレンス回路図の信号名 I/O 規格概要

D35 Power 5.0 V 青色 LED です。5.0 V の電源が供給されている際に点灯します。

D38 MAX_CONF_DONE 3.3 V緑色 LED です。FPGA が正常にコンフィギュレーションされると点灯します。MAX V CPLD 5M2210 システム・コントローラによって駆動されます。

D36 MAX_ERROR 3.3 V

赤色 LED です。MAX V CPLD 5M2210 システム・コントローラが FPGA のコンフィギュレーションに失敗すると点灯します。MAX V CPLD 5M2210 システム・コントローラによって駆動されます。

D34 MAX_LOAD 3.3 V

緑色 LED です。MAX V CPLD 5M2210 システム・コントローラが FPGA のコンフィギュレーションをしている際に点灯します。MAX V CPLD 5M2210 システム・コントローラによって駆動されます。

D41D40D39

PGM_LED[0]PGM_LED[1]PGM_LED[2]

3.3 V緑色 LED です。PGM_SEL ボタンを押した際に点灯し、どのハードウェア・ページをフラッシュ・メモリからロードするかを示します。

D37 CVP_CONF_DONE 2.5 V

緑色 LED です。CvP を使用して FPGA が正常にコンフィギュレーションされると点灯します。MAX V CPLD 5M2210 システム・コントローラによって駆動されます。

D9 HSMA_PRSNTn 2.5 V

緑色 LED です。HSMC のポート A がボードまたはケーブルと接続されるなどして、ピン 160 がグランドと接続すると点灯します。アドイン・カードによって駆動されます。

D30、D31D29、D28

JTAG_RX、JTAG_TXSC_RX、SC_TX

1.8 V 緑色 LED です。USB-Blaster II の受信と受信の動作を点灯により示します。

D15、D14UART_RX_LED、UART_TX_LED

3.3 V 緑色 LED です。UART の受信と送信の動作を点灯により示します。


2 章：ボード・コンポーネント 2‒19設定エレメント

設定エレメント開発ボードには、さまざまな種類の設定エレメントが付属しています。この項では

以下に示す設定エレメントについて説明します。

■ ボード設定 DIP スイッチ

■ JTAG チェイン・コントロール DIP スイッチ

■ FPGA コンフィギュレーション・モード DIP スイッチ

■ HPS ジャンパ

■ CPU リセット・ボタン

■ MAX V リセット・ボタン

■ プログラム・コンフィギュレーション・ボタン

■ プログラム・セレクト・ボタン

f DIP スイッチのデフォルト設定について詳しくは、Cyclone V SoC Development Kit User Guide を参照してください。

ボード設定 DIP スイッチボード設定 DIP スイッチ（SW2）により、ボードと MAX V CPLD 5M2210 システム・

コントローラ・ロジック・デザインのさまざまな機能を制御します。表 2–8 にス

イッチ操作と説明をリストします。

表 2‒8. ボード設定 DIP スイッチの操作

スイッチ回路図の信号名概要

1 CLK125A_ENON：プログラマブル・オシレータ・クロックを選択します。

OFF：SMA 入力クロックを選択します。

2 Si570_ENON：オンボード・オシレータをディセーブルします。

OFF：オンボード・オシレータをイネーブルします。

3 FACTORY_LOAD

ON：電源投入時にフラッシュからファクトリ・デザインをロードします。

OFF：PFL をディセーブルにし、フラッシュからのコンフィギュレーションを行いません。

4 SECURITY_MODE

ON：電源投入時にエンベデッド USB Blaster II が FACTORYコマンドを送信します。

OFF：電源投入時にエンベデッド USB Blaster II は FACTORYコマンドを送信しません。




2‒20 2 章：ボード・コンポーネント設定エレメント

JTAGチェイン・コントロール DIP スイッチJTAG チェイン・コントロール DIP スイッチ（SW4）は、アクティブな JTAG チェィン

内でデバイスを削除または追加します。表 2–9 にスイッチ操作とその説明をリスト

します。

FPGA コンフィギュレーション・モード DIP スイッチFPGA コンフィギュレーション・モード DIP スイッチ（SW3）は、FPGA コンフィギュ

レーションで使用するモードを定義します。表 2–10 にスイッチ操作とその説明をリ

ストします。すべてのスイッチが ON の位置であればデフォルトの FPP X16 モードが

選択されます。

表 2‒9. JTAG チェイン・コントロール DIP スイッチ


1 HPS_JTAG_ENON：チェインの Cyclone V HPS をバイパスします。

OFF：Cyclone V HPS をチェインに含めます。

2 FPGA_JTAG_ENON：チェインの Cyclone V FPGA をバイパスします。

OFF：Cyclone V FPGA をチェインに含めます。

3 HSMA_JTAG_ENON：チェインの HSMC ポートをバイパスします。

OFF：HSMC ポートをチェインに含むめます。

4 MAX_JTAG_EN

ON：チェインの MAX V CPLD 5M2210 システム・コントローラをバイパスします。

OFF：MAX V CPLD 5M2210 システム・コントローラをチェインに含めます。

表 2‒10. FPGA コンフィギュレーション・モード DIP スイッチ


1 MSEL0ON：ロジック 0 を選択します。

OFF：ロジック 1 を選択します。








2 章：ボード・コンポーネント 2‒21設定エレメント

HPS ジャンパHPS ジャンパは、HPS— ブート・ソース、モード、HPS クロック設定、POR モード

とペリフェラル選択のためのブートストラップ・オプションを定義します。

表 2–11 にジャンパの設定とその説明をリストします。

表 2‒11. HPS ジャンパ

ボード・リファレンス回路図の信号名概要

J28、J29、J30 BOOTSEL[0:2]

HPS のブート・モードとソースを選択します。

■ 0x0— 予約

■ 0x1—FPGA（HPS から FPGA のブリッジ）

■ 0x2—1.8 V NAND フラッシュ

■ 0x3—3.0 V NAND フラッシュ

■ 0x4—1.8 V 外部トランシーバを用いる SD/MMCフラッシュ・メモリ

■ 0x5—3.0 V 内部トランシーバを用いる SD/MMCフラッシュ・メモリ

■ 0x6—1.8 V SPI または QSPI フラッシュ・メモリ

■ 0x7—3.0 V SPI または QSPI フラッシュ・メモリ

J26、J27 CLKSEL[0:1] HPS クロック設定を選択します。実際のクロック設定も BOOTSEL [0:2]に基づきます。

J13 OSC1_CLK_SEL

OSC1 クロックのソースを選択します。

■ ON：オンボード・クロック・ジェネレータを選択

■ OFF：SMA コネクタを介する外部ソースを選択

J31 LTC_EXP_SPI_I2C

LTC 拡張ヘッダ・インタフェースのタイプを選択します。

■ ON：SPI を選択

■ OFF：I2C を選択

J6 JTAG_HPS_SEL

HPS を JTAG チェイン内に含める、あるいは HPS をMICTOR にのみ接続します。

HPS をコントロールするソースを選択します。

■ ON：エンベデッド USB-Blaster II を JTAG マスタとして選択

■ OFF：DSTREAM または Lauterbach プログラミング・ケーブルといった、MICTOR ベースの JTAG マスタを選択このモードでは SW4.1 も ON に設定し、エンベデッド USB Blaster II が HPS JTAG 入力ポートを駆動しないようにします。

J7 JTAG_SEL

JTAG チェインのソースを選択します。

■ ON：エンベデッド USB-Blaster II をソースとして選択

■ OFF：MICTOR をソースとして選択


2‒22 2 章：ボード・コンポーネント汎用ユーザー入出力

CPU リセット・ボタンCPU リセット・ボタン CPU_RESETn（S10）は、Cyclone V HPS ピンへの入力であり、

MAX V CPLD システム・コントローラからのオープン・ドレイン I/O です。このプッ

シュ・ボタンは HPS ならびに CPLD ロジック両方のデフォルトのリセットです。

MAX II CPLD 5M2210 は、パワー・オン・リセット（POR）中にもこのプッシュ・ボ

タンを駆動します。

MAX V リセット・ボタンMAX V リセット・ボタン MAX_RESETn（S2）は、MAX V CPLD 5M2210 システム・コン

トローラへの入力です。このプッシュ・ボタンは CPLD ロジックのデフォルトのリ

セットです。

プログラム・コンフィギュレーション・ボタンプログラム・コンフィギュレーション・ボタン PGM_CONFIG（S12）は、MAX V CPLD 5M2210 システム・コントローラへの入力です。この入力は FPGA をフラッシュ・メ

モリから強制的にリコンフィギュレーションします。フラッシュ・メモリ内の位置

は、プログラム・セレクト・ボタン PGM_SEL（S11）によって制御される PGM_LED

[2:0] の設定に基づきます。有効な設定には、フラッシュ・メモリで FPGA デザイン用

に予約されている PGM_LED0、PGM_LED1、または PGM_LED2の 3 ページが含まれます。

プログラム・セレクト・ボタンプログラム・セレクト・ボタン PGM_SEL（S11）は、MAX V CPLD システム・コント

ローラへの入力です。このプッシュ・ボタンは、フラッシュ・メモリ内のどの位置

を FPGA コンフィギュレーションに使用するかを選択する PGM_LED[2:0] のシーケン

スをトグルします。PGM_LED[2:0] シーケンスの定義については 2–15 ページの表 2–6を参照してください。

汎用ユーザー入出力この項では、プッシュ・ボタン、DIP スイッチ、LED、拡張ヘッダ、およびキャラク

タ LCD を含む、FPGA へのユーザー I/O インタフェースについて説明します。

ユーザー定義ボタン開発ボードには 6 個のユーザー定義ボタンが付属しています。システムならびに

セーフ・リセット・ボタンについて、詳しくは 2–19 ページ「設定エレメント」を参

照してください。

ボード・リファレンス S1 ～ S6 は、Cyclone V SoC デバイスにロードされる FPGA デ

ザインを制御するためのプッシュ・ボタンです。プッシュ・ボタン S1 ～ S4 は HPSに、プッシュ・ボタン S5 と S6 は FPGA に接続しています。スイッチを押下するとデ

バイス・ピンはロジック 0 にセットされ、スイッチを開放するとデバイス・ピンは

ロジック 1 にセットされます。これらの汎用ユーザー・ボタンにはボード特有の機

能はありません。


2 章：ボード・コンポーネント 2‒23汎用ユーザー入出力

表 2–12 にユーザー定義ボタンの回路図の信号名とそれに対応する Cyclone V SoC のピ

ン番号をリストします。

ユーザー定義 DIP スイッチボード・リファレンス SW1 は、8 ピンの DIP スイッチです。このスイッチはユー

ザー定義であり、FPGA または HPS への追加的な入力コントロールを提供します。ス

イッチが OFF の位置であれば、ロジック 1 が選択されます。スイッチが ON の位置で

あれば、ロジック 0 が選択されます。このスイッチにはボード特有の機能はありま

せん。

表 2–13 にユーザー定義 DIP スイッチの回路図の信号名とそれに対応する

Cyclone V SoC のピン番号をリストします。

ユーザ定義 LEDボード・リファレンスの D1 ～ D8 は、8 個のユーザー定義 LED です。Cyclone V SoCにロードされた FPGA デザインまたは HPS デザインから、ステータスおよびデバッ

グ信号が LED に駆動されます。ロジック 0 を I/O ポートに駆動すると LED が点灯し、

ロジック 1 を駆動すると LED が消灯します。これらの LED にはボード特有の機能は

ありません。

表 2‒12. ユーザー定義ボタンの回路図の信号名と機能

ボード・リファレンス回路図の信号名 Cyclone V SoC

ピン番号 I/O 規格

S6 USER_PB_FPGA0 AA13 1.5 V

S5 USER_PB_FPGA1 AB13 1.5 V

S4 USER_PB_HPS0 T30 2.5 V

S3 USER_PB_HPS1 U28 2.5 V

S2 USER_PB_HPS2 T21 2.5 V

S1 USER_PB_HPS3 U20 2.5 V

表 2‒13. ユーザー定義 DIP スイッチの回路図の信号名と機能



1 USER_DIPSW_HPS0 N30 3.3 V

2 USER_DIPSW_HPS1 P29 3.3 V

3 USER_DIPSW_HPS2 P22 3.3 V

4 USER_DIPSW_HPS3 V20 3.3 V

5 USER_DIPSW_FPGA0 AG10 2.5 V

6 USER_DIPSW_FPGA1 AH9 2.5 V

7 USER_DIPSW_FPGA2 AF11 2.5 V

8 USER_DIPSW_FPGA3 AG11 2.5 V


2‒24 2 章：ボード・コンポーネント汎用ユーザー入出力

表 2–14 に汎用 LED の回路図の信号名とそれに対応する Cyclone V SoC のピン番号を

リストします。

拡張ヘッダ開発ボードには、Linear Technology のドーターカードを接続するための拡張ヘッダ

（J23）が付属しています。インタフェースは 2 種類のプロトコルでの双方向通信を

可能にするために、HPS の SPI マスタまたは I2C ポートに接続します。使用するイン

タフェース・カードがなければ、この 14 ピン・ヘッダによってユーザー目的用の

GPIO、SPI、および I2C の拡張も可能です。

LTC_EXP_SPI_I2C ジャンパ（J31）でインタフェースの種類をセットします。J31 が短

絡されると SPI インタフェースが使用されます。J31 が短絡されていなければ I2C イ

ンタフェースが使用されます。

キャラクタ LCD 開発ボードには、標準 I2C インタフェースを使用して HPS に接続する 2 行 ×16 文字

の Lumex キャラクタ LCD とインタフェースする、10 ピン 0.1 インチ・ピッチのシン

グル・ロウ・ヘッダが 1 つ付属しています。キャラクタ LCD は 2 つのヘッダでボー

ドの 10 ピン・ヘッダに直接装着されているので、容易に取り外してディスプレイの

下のコンポーネントにアクセスすることができます。またヘッダは、デバッグ、I2Cの拡張、あるいはその他の目的のためにも使用することができます。

f タイミング、文字コード表、インタフェースのガイドライン、およびその他の関連

文書といった情報については www.lumex.com を参照してください。

表 2‒14. 汎用 LED の回路図の信号名と機能



D8 USER_LED_FPGA0 AK2 2.5 V

D7 USER_LED_FPGA1 Y16 2.5 V

D6 USER_LED_FPGA2 W15 2.5 V

D5 USER_LED_FPGA3 AB17 2.5 V

D4 USER_LED_HPS0 E17 3.3 V

D3 USER_LED_HPS1 E18 3.3 V

D2 USER_LED_HPS2 G17 3.3 V

D1 USER_LED_HPS3 C18 3.3 V


www.lumex.com

2 章：ボード・コンポーネント 2‒25クロック回路

クロック回路この項ではボードのクロック入出力について説明します。

オンボード・オシレータ図 2–5 に Cyclone V SoC 開発ボードに入力されるすべての外部クロックのデフォルト

周波数を示します。

表 2–15 に開発ボードのオンボード・クロック入力をリストします。

図 2‒5. Cyclone V SoC 開発ボードのクロック

Cyclone V SX C6

Bank 8 HPS Peripherals

HPS Core

HPS

Mem

ory

Inte

rface

Bank

5

Bank 3 Bank 4

Bank

0L

Bank

1L

Bank

2L

REFCLK2Lp/nSi570

100 MHz/I2C

REFCLK1Lp/nSi571

148.5 MHz/I2C

REFCLK0Lp/nSi52112

100 MHz

PCIeSocket

Si5338OSC1_CLK_SYN, 25 MHz

CLK5p, 156.25 MHz

CLK5n, 100 MHz

25 MHz

CLK2p, 25 MHzCLK0p100 MHz

SL18860C50 MHz

PHYuPD60620CLK4p/n

HSMC ConnectorHS

MA_C

LK_IN

0

HSMA

_CLK

_IN_P

/N2

OSC1_CLK_SMA, 25 MHZ

125 MHz

100 MHz MAX V

MAX V

HSMA

_CLK

_OUT

0

HSMA

_CLK

_OUT

_P/N

2

HSMA

_CLK

_OUT

_P/N

1HS

MA_C

LK_IN

_P/N

1

Si5335

50 MHz

HPS_CLK2, 25 MHz

ICS83054

SMA

CLK3p50 MHz

HPS_CLK125 MHz

表 2‒15. オンボード・クロック入力 ( その１ )

ソース回路図の信号名 I/O 規格 Cyclone V SoCピン番号概要

X1 REFCLK_QL2_P LVDS P9HSMA 信号用のトランシーバ・バンク QL2 REFCLK 入力を駆動する 100 MHz のプログラマブル・オシレータ

X3 CLK_148_P LVTTL T9SDI ビデオ信号または SMA 用のトランシーバ・バンク QL1 REFCLK 入力を駆動する 148.5 MHz のプログラマブル VCXO

X5 CLK_ENET_FPGA_P 2.5 V Y26 バンク 5B の CLK4p を駆動する 125 MHz に固定されたオシレータ


2‒26 2 章：ボード・コンポーネントクロック回路

U49 PCIE_REFCLK_QL0_P HSCL W8PCI Express 用のトランシーバ・バンク QL1 REFCLK 入力を駆動する 100 MHz に固定されたオシレータ

U35

CLK_ENET_FPGA_PHY 1.5 V AA16 バンク 4A の CLK2p を駆動する 25 MHz に固定されたオシレータ

CLK_DUAL_ENET_PHY 1.5 V — Renesas のデュアル・イーサネット PHY（U45）を駆動する 25 MHz に固定されたオシレータ

CLK_100M_MAX 1.5 V —FPGA コンフィギュレーションおよびその他のロジック向けに MAX V CPLD ピン J5 を駆動する100 MHz に固定されたオシレータ

CLK_100M_FPGA 2.5 V AB27 バンク 5B の CLK5n を駆動する 100 MHz に固定されたオシレータ

U29

CLK_BOT1 1.5 V AF14FPGA DDR3 またはその他のロジック向けにバンク 3B の CLK0p を駆動する 100 MHz のプログラマブル・オシレータ

CLK_TOP1 2.5 V AA26 バンク 5B の CLK5p を駆動する 156.25 MHz のプログラマブル・オシレータ

CLK_OSC1 2.5 V D25SMA/XO マルチプレクサ（U52）を介してバンク7A の HPS 用 HPS_CLK1 を駆動する 25 MHz のプログラマブル・オシレータ

CLK_OSC2 2.5 V F25 バンク 7A の HPS 用 HPS_CLK2 を駆動する 25 MHz のプログラマブル・オシレータ

X4CLK_50M_MAX 1.8 V —

FPGA コンフィギュレーションまたはその他のロジック向けに MAX V CPLD ピン J12 を駆動する 50 MHz に固定されたオシレータ

CLK_50M_FPGA 1.5 V AC18 汎用ロジック向けにバンク 4A の CLK3p を駆動する 50 MHz に固定されたオシレータ

表 2‒15. オンボード・クロック入力 ( その２ )

ソース回路図の信号名 I/O 規格 Cyclone V SoCピン番号概要


2 章：ボード・コンポーネント 2‒27クロック回路

オフボード入出力クロック開発ボードは、ボード上で駆動できる入出力クロックを備えています。出力クロッ

クは、FPGA デバイスの仕様に応じて、異なるレベルと I/O 規格にプログラミング可

能です。

表 2–16 に開発ボードのクロック入力をリストします。

表 2–17 に開発ボードのクロック出力をリストします。

表 2‒16. オフボード・クロック入力

ソース回路図の信号名 I/O 規格Cyclone V So

Cピン番号

概要

SMA CLKIN_SMA_HPS 2.5 V CMOS — HPS の OSC1 へのマルチプレクサ・クロック入力

Samtec HSMC HSMA_CLK_IN0 LVTTL K14 装着された HSMC ケーブルまたはボードからのシングル・エンド入力

Samtec HSMCHSMA_CLK_IN_P1 LVTTL AG2 装着された HSMC ケーブルまたはボードか

らの LVTTL 入力HSMA_CLK_IN_N1 LVTTL AH3

Samtec HSMCHSMA_CLK_IN_P2 LVDS/LVTTL H15 装着された HSMC ケーブルまたはボードか

らの LVDS 入力2x LVTTL 入力もサポート可能

HSMA_CLK_IN_N2 LVDS/LVTTL G15

表 2‒17. オフボード・クロック出力

ソース回路図の信号名 I/O 規格Cyclone V So

Cピン番号

概要

Samtec HSMC HSMA_CLK_OUT0 2.5 V CMOS A10 FPGA CMOS 出力（または GPIO）

Samtec HSMCHSMA_CLK_OUT_P1 2.5 V CMOS AJ2

CMOS 出力HSMA_CLK_OUT_N1 2.5 V CMOS AC12

Samtec HSMCHSMA_CLK_OUT_P2 LVDS/2.5V CMOS E7 LVDS 出力

2x CMOS 出力もサポート可能HSMA_CLK_OUT_N2 LVDS/2.5V CMOS E6

PCI Expressソケット

PCIE_REFCLK_QL0_P HCSL W8PCI Express ソケットへの HCSL 出力

PCIE_REFCLK_QL0_N HCSL W7


2‒28 2 章：ボード・コンポーネントコンポーネントとインタフェース

コンポーネントとインタフェースこの項では開発ボードの Cyclone V SoC デバイスに関係する通信ポートとインタ

フェース・カードについて説明します。開発ボードは以下に示す通信ポートをサ

ポートしています。

■ PCI Express

■ 10/100/1000 イーサネット（HPS）

■ 10/100 イーサネット（FPGA）

■ HSMC

■ RS-232 シリアル UART（HPS）

■ CAN バス（HPS）

■ リアル・タイム・クロック（HPS）

■ SPI マスタ

■ I2C

■ SDI ビデオ

PCI Express開発ボードの PCI Express インタフェースは、×1 から ×4 のオート・ネゴシエーショ

ン・チャネル幅と、Gen1 の 2.5 Gbps/ ラインでの大帯域幅 10 Gbps の接続速度をサ

ポートしています。

PCIE_REFCLK_P/N 信号は、PCI Express エッジ・コネクタを介してドーターカードに駆

動される 100 MHz の差動入力です。この信号は、DC カップリングを使用する

Cyclone V SoC REFCLK入力ピンのペアに直接接続しています。I/O 規格は HCSL（High-Speed Current Steering Logic）です。

図 2–6 に PCI Express のリファレンス・クロックのレベルを示します。

PCI Express アドイン・カードを PCI Express のソケット（J25）に接続した際など、

Cyclone V SoC デバイスをルート・ポート・モードで使用するために、デフォルトで

は Cyclone V SoC 開発ボードは PCI Express インターフェースに設定されています。こ

の場合には、スイッチング・レギュレータが Cyclone V SoC デバイスとアドイン・

カード双方に、クロックを生成し、駆動します。

図 2‒6. PCI Express のリファレンス・クロックのレベル

VMAX = 1.15 V

VCROSS MAX = 550 mV

VCROSS MIN = 250 mV

VMIN = –0.30 V

REFCLK –

REFCLK +


2 章：ボード・コンポーネント 2‒29コンポーネントとインタフェース

たとえば、PC にケーブルを接続する場合など、エンド・ポイント・モードでの

Cyclone V SoC デバイスで PCI Express インタフェースを使用するには、抵抗 R 253、R254、R249、と R251 を取り除き、R250 と R252 を取り付ける必要があります。この

抵抗の交換により、PC から Cyclone V SoC デバイスへのクロックがダイレクトに配線

されます。この接続には、Samtec の PCI Express Gen1x4 ケーブル（HDR-172378-02-PCIEC）を使用します。

1 このケーブルは、PC から開発ボードへ電源（3.3 V と 12 V）を接続するので、開発

ボードを正常に機能させるために、ボードの電源を分離する必要があります。電源

を分離するには、開発ボードの PCI Express コネクタの近くにある電源分離用抵抗

R554 と R547 を取り除きます。グランド・ピン（GND）は通常の動作に必要であり、

ケーブルを介して接続したままです。

PCI Express のエッジ・コネクタは、カードがインストールされているかどうかをマ

ザーボードが判断するための検知機能も備えています。オプションで、PRSNT1n から

x4 コネクタの 3 つの PRSNT2n ピンのいずれかまでを接続するためのジャンパが提供

されています。これは、一部の PC システムでの、問い合わせ動作に対する検知ピン

のリンク幅）をベースとする問題に対処するためのものです。

表 2–18 に PCI Express のピンの割り当てをまとめます。信号名と説明は Cyclone V SoCに対応しています。

表 2‒18. PCI Express のピン割り当て、回路図の信号名と機能 ( その１ )

ボード・リファレンス（J18）

回路図の信号名 I/O 規格Cyclone V SoCデバイスピン番号

概要

A11 PCIE_PERSTN LVTTL AG6 リセット

B17 PCIE_PRSNT2N_X1 LVTTL AD29 存在検知 DIP スイッチ

B31 PCIE_PRSNT2N_X4 LVTTL A11 存在検知 DIP スイッチ

A14 PCIE_REFCLK_SYN_N HCSL W7 マザーボード・リファレンス・クロック

A13 PCIE_REFCLK_SYN_P HCSL W8 マザーボード・リファレンス・クロック

B5 PCIE_SMCLK LVTTL AE29 SMB クロック

B6 PCIE_SMDAT LVTTL J14 SMB データ

B11 PCIE_WAKEN LVTTL W21 ウェイク信号

A17 PCIE_RX_N0 1.5 V PCML AE1 受信バス

A22 PCIE_RX_N1 1.5 V PCML AC1 受信バス

A26 PCIE_RX_N2 1.5 V PCML AA1 受信バス

A30 PCIE_RX_N3 1.5 V PCML W1 受信バス

A16 PCIE_RX_P0 1.5 V PCML AE2 受信バス

A21 PCIE_RX_P1 1.5 V PCML AC2 受信バス

A25 PCIE_RX_P2 1.5 V PCML AA2 受信バス

A29 PCIE_RX_P3 1.5 V PCML W2 受信バス

B15 PCIE_TX_N0 1.5 V PCML AD3 送信バス

B20 PCIE_TX_N1 1.5 V PCML AB3 送信バス

B24 PCIE_TX_N2 1.5 V PCML Y3 送信バス

B28 PCIE_TX_N3 1.5 V PCML V3 送信バス

B14 PCIE_TX_P0 1.5 V PCML AD4 送信バス



10/100/1000 イーサネット（HPS）開発ボードは、外付け Micrel KSZ9021RN PHY と HPS EMAC を使用する、RJ-45 10/100/1000 Base-T イーサネットをサポートしています。PHY と MAC のインタフェー

スには、各 250 Mbps の 4 本のデータ・ラインを使用する、接続速度 1 Gbps の RGMII接続を採用しています。

Micrel KSZ9021RN PHY は 2.5 V または 3.3 V の電源レールを使用します。PHY は、イー

サネット・トラフィックへの銅線の駆動に使用される、パルストランスを内蔵する

RJ-45 モデルとインタフェースします。

図 2–7 に FPGA（MAC）と Micrel KSZ9021RN PHY との間の RGMII インタフェースを示

します。

表 2–19 にイーサネット PHY インタフェースのピン割り当てをリストします。

B19 PCIE_TX_P1 1.5 V PCML AB4 送信バス

B23 PCIE_TX_P2 1.5 V PCML Y4 送信バス

B27 PCIE_TX_P3 1.5 V PCML V4 送信バス

表 2‒18. PCI Express のピン割り当て、回路図の信号名と機能 ( その２ )



概要

図 2‒7. FPGA（MAC）と PHY との間の RGMII インタフェース

RGMIIMAC

Single-Port RGMIIMicrel KSZ9021RN

RJ-45

表 2‒19. イーサネット PHY のピン割り当て、回路図の信号名と機能 ( その１ )


回路図の信号名 Cyclone V SoCピン番号 I/O 規格概要

41 CLK125_NDO_LED_MODE — — 125 MHz LED モードのクロック出力

24 ENET_HPS_GTX_CLK H19 3.3 V CMOS 125 MHz RGMII 送信クロック

38 ENET_HPS_INTN C19 3.3 V CMOS 管理バス割り込み

17 ENET_HPS_LED1_LINK — 3.3 V CMOS 受信データ・アクティブ LED15 ENET_HPS_LED2_LINK — 3.3 V CMOS 送信データ・アクティブ LED36 ENET_HPS_MDC B21 3.3 V CMOS 管理バス・データ・クロック

37 ENET_HPS_MDIO E21 3.3 V CMOS 管理バス・データ

42 ENET_HPS_RESETN — 3.3 V CMOS デバイス・リセット

48 ENET_HPS_RSET — 3.3 V CMOS デバイス割り込み

35 ENET_HPS_RX_CLK G20 3.3 V CMOS RGMII 受信クロック

33 ENET_HPS_RX_DV K17 3.3 V CMOS RGMII 受信データ有効



Micrel KSZ9021RN PHY は、少ない I/O ピンのセット（7）でデバイス内に多数のデ

フォルト設定をセットできるように、マルチ・レベル POR ブートストラップ・エン

コーディング方式を使用します。関連する I/O ピンは、デバイスのコンフィギュレー

ションに備えてプルアップまたはプルダウン抵抗を組み込んでいます。表 2–20 にレ

ベル・エンコーディング方式をリストします。

32 ENET_HPS_RXD0 A21 3.3 V CMOS RGMII 受信データ・バス

31 ENET_HPS_RXD1 B20 3.3 V CMOS RGMII 受信データ・バス

28 ENET_HPS_RXD2 B18 3.3 V CMOS RGMII 受信データ・バス

27 ENET_HPS_RXD3 D21 3.3 V CMOS RGMII 受信データ・バス

25 ENET_HPS_TX_EN A20 3.3 V CMOS RGMII 送信イネーブル

19 ENET_HPS_TXD0 F20 3.3 V CMOS RGMII 送信データ・バス

20 ENET_HPS_TXD1 J19 3.3 V CMOS RGMII 送信データ・バス



表 2‒19. イーサネット PHY のピン割り当て、回路図の信号名と機能 ( その２ )



表 2‒20. イーサネット PHY（HPS）ブートストラップ・エンコーディング方式


回路図の信号名概要ストラップ・オプション

17 ENET_HPS_LED1_LINK PHY アドレス・ビット 0 Low へ引き下げる

15 ENET_HPS_LED2_LINK PHY アドレス・ビット 1 Low へ引き下げる

32 ENET_HPS_RXD0 モード 0 High へ引き上げる




35 ENET_HPS_RX_CLK PHY アドレス・ビット 2 High へ引き上げる

33 ENET_HPS_RX_DV クロック・イネーブル Low へ引き下げる

41 CLK125_NDO_LED_MODE シングル LED モード High へ引き上げる



10/100 イーサネット（FPGA）開発ボードは、外付けの Renesas uPD60620A PHY を使用する RJ-45 10/100 Base-T イー

サネットをサポートしています。この PHY はサードパーティの MAC IP を使用する

EtherCAT、イーサネット IRT と、DLR 機能をサポートしています。PHY と MAC のイ

ンタフェースには、各 25 Mbps の 4 本のデータ・ラインを使用する、接続速度

100 Mbps の MII 接続を採用しています。

PHY は 3.3 V の電源レールを使用し、専用のオシレータから駆動される 25 MHz のリ

ファレンス・クロックを必要とします。PHY は、イーサネット・トラフィックへの

銅線の駆動に使用される、パルストランスを内蔵するデュアル RJ-45 モデルとイン

タフェースします。

図 2–7 に FPGA（MAC）と Renesas uPD60620A PHY との間の MII インタフェースを示

します。

表 2–21 にイーサネット PHY インタフェースのピン割り当てをリストします。

図 2‒8. FPGA（MAC）と PHYとの間の MII インタフェース

FPGA MIIMAC

Dual-Port RGMIIRenesas

uPD60620A

RJ-45

RJ-45

表 2‒21. イーサネット PHY のピン割り当て、回路図の信号名と機能 ( その１ )



68 ENET1_ACT_LED — 2.5 V 受信データ・アクティブ LED69 ENET1_LINK_LED — 2.5 V 送信データ・アクティブ LED18 ENET1_MDI_RX_N — 2.5 V MDI（media dependent interface）17 ENET1_MDI_RX_P — 2.5 V MDI（media dependent interface）16 ENET1_MDI_TX_N — 2.5 V MDI（media dependent interface）15 ENET1_MDI_TX_P — 2.5 V MDI（media dependent interface）59 ENET1_RX_CLK Y24 2.5 V MII 受信クロック

53 ENET1_RX_D0 AB23 2.5 V MII 受信データ・バス

54 ENET1_RX_D1 AA24 2.5 V MII 受信データ・バス

55 ENET1_RX_D2 AB25 2.5 V MII 受信データ・バス

56 ENET1_RX_D3 AE27 2.5 V MII 受信データ・バス

57 ENET1_RX_DV Y23 2.5 V MII 受信データ有効

58 ENET1_RX_ERROR AE28 2.5 V MII 受信エラー

49 ENET1_TX_CLK_FB W25 2.5 V 25 MHz MII 送信クロック

43 ENET1_TX_D0 W20 2.5 V MII 送信データ・バス



44 ENET1_TX_D1 Y21 2.5 V MII 送信データ・バス

45 ENET1_TX_D2 AA25 2.5 V MII 送信データ・バス

46 ENET1_TX_D3 AB26 2.5 V MII 送信データ・バス

48 ENET1_TX_EN AB22 2.5 V MII 送信イネーブル

65 ENET2_ACT_LED — 2.5 V 受信データ・アクティブ LED67 ENET2_LINK_LED — 2.5 V 送信データ・アクティブ LED4 ENET2_MDI_RX_N — 2.5 V MDI（media dependent interface）5 ENET2_MDI_RX_P — 2.5 V MDI（media dependent interface）6 ENET2_MDI_TX_N — 2.5 V MDI（media dependent interface）7 ENET2_MDI_TX_P — 2.5 V MDI（media dependent interface）

41 ENET2_RX_CLK AH30 2.5 V MII 受信クロック

35 ENET2_RX_D0 AF29 2.5 V MII 受信データ・バス

36 ENET2_RX_D1 AF30 2.5 V MII 受信データ・バス

37 ENET2_RX_D2 AD26 2.5 V MII 受信データ・バス

38 ENET2_RX_D3 AC27 2.5 V MII 受信データ・バス

39 ENET2_RX_DV AC28 2.5 V MII 受信データ有効

40 ENET2_RX_ERROR V25 2.5 V MII 受信エラー

29 ENET2_TX_CLK_FB AG30 2.5 V 25 MHz MII 送信クロック

23 ENET2_TX_D0 AG27 2.5 V MII 送信データ・バス

24 ENET2_TX_D1 AG28 2.5 V MII 送信データ・バス

25 ENET2_TX_D2 AF28 2.5 V MII 送信データ・バス

26 ENET2_TX_D3 V23 2.5 V MII 送信データ・バス

28 ENET2_TX_EN W24 2.5 V MII 送信イネーブル

1 ENET_DUAL_RESETN AJ1 2.5 V デバイス・リセット

62 ENET_FPGA_MDC H12 2.5 V 管理バス・データ・クロック

63 ENET_FPGA_MDIO H13 2.5 V 管理バス・データ

表 2‒21. イーサネット PHY のピン割り当て、回路図の信号名と機能 ( その２ )





PHY は、少ない I/O ピンのセットでデバイス内に多数のデフォルト設定をセットでき

るように、マルチ・レベル POR ブートストラップ・エンコーディング方式を使用し

ます。関連する I/O ピンは、デバイスのコンフィギュレーションに備えてプルアップ

またはプルダウン抵抗を組み込んでいます。コンフィギュレーションを変更するに

は、ピンに大 5 KΩ の外部抵抗を接続します。表 2–22 にレベル・エンコーディン

グ方式をリストします。

表 2‒22. イーサネット PHY（FPGA）ブートストラップ・エンコーディング方式


回路図の信号名概要ストラップ・オプション

36 ENET2_RX_D1オート・ネゴシエーションがディセーブル100 Base-T デフォルト

Low へ引き下げる

35 ENET2_RX_D0 全二重での動作 High へ引き上げる

41 ENET2_RX_CLK クイック・オート・ネゴシエーションをディセーブル


58 ENET1_RX_ERROR MII モードの動作 Low へ引き下げる

59 ENET1_RX_CLK AUTOMDI-X がイネーブル High へ引き上げる

39 ENET2_RX_DV PHY1 の送信モード High へ引き上げる

53 ENET1_RX_D0オート・ネゴシエーションがディセーブル10 Base-T デフォルト


53 ENET1_RX_D0 SMI のアドレス Low へ引き下げる

54 ENET1_RX_D1 SMI のアドレス Low へ引き下げる



HSMC開発ボードは HSMC インタフェース（J12）をサポートしています。HSMC インタ

フェースはフル SPI4.2 インタフェース（17 LVDS チャネル）、2 つの入力と出力のク

ロック、ならびに JTAG と SMB 信号をサポートしています。LVDS チャネルは CMOS信号方式または LVDS に使用することができます。

1 HSMC はアルテラが開発したオープン仕様であり、このドーターカード（HSMC）を

増設することにより開発ボードの機能を拡張することができます。

f 信号方式規格、シグナル・インテグリティ、適合するコネクタ、機械的情報などの

HSMC 仕様について詳しくは、High Speed Mezzanine Card (HSMC) Specification マニュア

ルを参照してください。

HSMC コネクタは 120 本の信号ピン、39 本の電源ピンと 13 本の接地ピンを含む合計

172 本のピンを有します。グランド・ピンは 2 列の信号および電源のピンの間に位置

し、シールドとリファレンスの両方として作用します。HSMC ホスト・コネクタは、

高速な基板から基板へのコネクタである Samtec の 0.5 mm ピッチ QSH/QTH ファミリ

に基づいています。コネクタには 3 つのバンクがあります。バンク 1 では、QSH-DP/QTH-DP シリーズと同様に、すべての 3 番目のピンが取り除かれています。バン

ク 2 とバンク 3 では、QSH/QTH シリーズと同様に、すべてのピンが存在しています。

Cyclone V SoC 開発ボードはトランシーバ・ボードではないので、HSMC のトランシー

バ・ピンは Cyclone V SoC デバイスには接続されません。

図 2–9 に Samtec コネクタの 3 つのバンクに対する信号バンクの割付を示します。

HSMC インタフェースは、3.3 V の LVTTL と互換性があり 2.5 V の LVCMOS として使用

することができる、プログラム可能な双方向 I/O ピンを備えています。これらのピン

は大 17 の全二重チャネルでの LVDS、mini-LVDS、RSDS とその他を含む、各種の差

動 I/O 規格としても使用することができます。

1 High Speed Mezzanine Card (HSMC) Specification マニュアルにあるように、LVDS とシング

ル・エンド I/O 規格は、汎用シングル・エンドのピン配置か汎用差動式ピン配置どち

らかに準じて組み合わされた際にのみ機能が保証されます。

図 2‒9. HSMC信号とバンク

Bank 3 Power

D(79.40) -or-

LVDS CLKIN2, CLKOUT2

Bank 2 Power D(39:0)

-or- D[3:0] + LVDS

CLKIN1, CLKOUT1

Bank 14 TX Channels CDR4 RX Channels CDR

JTAGSMB

CLKIN0, CLKOUT0







表 2–23 に HSMC インタフェースのピン割り当て、信号名と機能をリストします。

表 2‒23. HSMC インタフェースのピン割り当て、回路図の信号名と機能 ( その１ )


回路図の信号名Cyclone VSoC

ピン番号I/O 規格概要

29 HSMA_TX_P0 P4 1.5 V PCML 送信チャネル

30 HSMA_RX_P0 R2 1.5 V PCML 受信チャネル

31 HSMA_TX_N0 P3 1.5 V PCML 送信チャネル

32 HSMA_RX_N0 R1 1.5 V PCML 受信チャネル

25 HSMA_TX_P1 M4 1.5 V PCML 送信チャネル

26 HSMA_RX_P1 N2 1.5 V PCML 受信チャネル

27 HSMA_TX_N1 M3 1.5 V PCML 送信チャネル

28 HSMA_RX_N1 N1 1.5 V PCML 受信チャネル

21 HSMA_TX_P2 K4 1.5 V PCML 送信チャネル

22 HSMA_RX_P2 L2 1.5 V PCML 受信チャネル

23 HSMA_TX_N2 K3 1.5 V PCML 送信チャネル

24 HSMA_RX_N2 L1 1.5 V PCML 受信チャネル

17 HSMA_TX_P3 H4 1.5 V PCML 送信チャネル

18 HSMA_RX_P3 J2 1.5 V PCML 受信チャネル

19 HSMA_TX_N3 H3 1.5 V PCML 送信チャネル

20 HSMA_RX_N3 J1 1.5 V PCML 受信チャネル

33 HSMA_SDA AH2 2.5 V CMOS 管理シリアル・クロック

34 HSMA_SCL AA12 2.5 V CMOS 管理シリアル・データ

35 JTAG_MUX_TCK — 2.5 V CMOS JTAG クロック信号

36 JTAG_HSMA_TMS — 2.5 V CMOS JTAG モード・セレクト信号

37 JTAG_HSMA_TDO — 2.5 V CMOS JTAG データ出力

38 JTAG_HSMA_TDI — 2.5 V CMOS JTAG データ入力

39 HSMA_CLK_OUT0 A10 2.5 V CMOS 専用 CMOS クロック出力

40 HSMA_CLK_IN0 K14 2.5 V CMOS 専用 CMOS クロック入力

41 HSMA_D0 AF9 2.5 V CMOS 専用 CMOS I/O ビット 042 HSMA_D1 AF8 2.5 V CMOS 専用 CMOS I/O ビット 143 HSMA_D2 AG7 2.5 V CMOS 専用 CMOS I/O ビット 244 HSMA_D3 AG1 2.5 V CMOS 専用 CMOS I/O ビット 347 HSMA_TX_D_P0 E8 LVDS または 2.5 V LVDS TX ビット 0 または CMOS ビット 448 HSMA_RX_D_P0 H14 LVDS または 2.5 V LVDS RX ビット 0 または CMOS ビット 549 HSMA_TX_D_N0 D7 LVDS または 2.5 V LVDS TX ビット 0n または CMOS ビット 650 HSMA_RX_D_N0 G13 LVDS または 2.5 V LVDS RX ビット 0n または CMOS ビット 753 HSMA_TX_D_P1 D6 LVDS または 2.5 V LVDS TX ビット 1 または CMOS ビット 854 HSMA_RX_D_P1 K12 LVDS または 2.5 V LVDS RX ビット 1 または CMOS ビット 955 HSMA_TX_D_N1 C5 LVDS または 2.5 V LVDS TX ビット 1n または CMOS ビット 1056 HSMA_RX_D_N1 J12 LVDS または 2.5 V LVDS RX ビット 1n または CMOS ビット 11



59 HSMA_TX_D_P2 E4 LVDS または 2.5 V LVDS TX ビット 2 または CMOS ビット 1260 HSMA_RX_D_P2 J10 LVDS または 2.5 V LVDS RX ビット 2 または CMOS ビット 1361 HSMA_TX_D_N2 D4 LVDS または 2.5 V LVDS TX ビット 2n または CMOS ビット 1462 HSMA_RX_D_N2 J9 LVDS または 2.5 V LVDS RX ビット 2n または CMOS ビット 1565 HSMA_TX_D_P3 E3 LVDS または 2.5 V LVDS TX ビット 3 または CMOS ビット 1666 HSMA_RX_D_P3 K7 LVDS または 2.5 V LVDS RX ビット 3 または CMOS ビット 1767 HSMA_TX_D_N3 E2 LVDS または 2.5 V LVDS TX ビット 3n または CMOS ビット 1868 HSMA_RX_D_N3 K8 LVDS または 2.5 V LVDS RX ビット 3n または CMOS ビット 1971 HSMA_TX_D_P4 E1 LVDS または 2.5 V LVDS TX ビット 4 または CMOS ビット 2072 HSMA_RX_D_P4 G12 LVDS または 2.5 V LVDS RX ビット 4 または CMOS ビット 2173 HSMA_TX_D_N4 D1 LVDS または 2.5 V LVDS TX ビット 4n または CMOS ビット 2274 HSMA_RX_D_N4 G11 LVDS または 2.5 V LVDS RX ビット 4n または CMOS ビット 2377 HSMA_TX_D_P5 D2 LVDS または 2.5 V LVDS TX ビット 5 または CMOS ビット 2478 HSMA_RX_D_P5 J7 LVDS または 2.5 V LVDS RX ビット 5 または CMOS ビット 2579 HSMA_TX_D_N5 C2 LVDS または 2.5 V LVDS TX ビット 5n または CMOS ビット 2680 HSMA_RX_D_N5 H7 LVDS または 2.5 V LVDS RX ビット 5n または CMOS ビット 2783 HSMA_TX_D_P6 B2 LVDS または 2.5 V LVDS TX ビット 6 または CMOS ビット 2884 HSMA_RX_D_P6 H8 LVDS または 2.5 V LVDS RX ビット 6 または CMOS ビット 2985 HSMA_TX_D_N6 B1 LVDS または 2.5 V LVDS TX ビット 6n または CMOS ビット 3086 HSMA_RX_D_N6 G8 LVDS または 2.5 V LVDS RX ビット 6n または CMOS ビット 3189 HSMA_TX_D_P7 C3 LVDS または 2.5 V LVDS TX ビット 7 または CMOS ビット 3290 HSMA_RX_D_P7 G10 LVDS または 2.5 V LVDS RX ビット 7 または CMOS ビット 3391 HSMA_TX_D_N7 B3 LVDS または 2.5 V LVDS TX ビット 7n または CMOS ビット 3492 HSMA_RX_D_N7 F10 LVDS または 2.5 V LVDS RX ビット 7n または CMOS ビット 3595 HSMA_CLK_OUT_P1 AJ2 LVDS または 2.5 V CMOS ビット 3696 HSMA_CLK_IN_P1 AG2 LVDS または 2.5 V CMOS ビット 3797 HSMA_CLK_OUT_N1 AC12 LVDS または 2.5 V CMOS ビット 3898 HSMA_CLK_IN_N1 AH3 LVDS または 2.5 V CMOS ビット 39

101 HSMA_TX_D_P8 A4 LVDS または 2.5 V LVDS TX ビット 8 または CMOS ビット 40102 HSMA_RX_D_P8 F9 LVDS または 2.5 V LVDS RX ビット 8 または CMOS ビット 41103 HSMA_TX_D_N8 A3 LVDS または 2.5 V LVDS TX ビット 8n または CMOS ビット 42104 HSMA_RX_D_N8 F8 LVDS または 2.5 V LVDS RX ビット 8n または CMOS ビット 43107 HSMA_TX_D_P9 D5 LVDS または 2.5 V LVDS TX ビット 9 または CMOS ビット 44108 HSMA_RX_D_P9 F11 LVDS または 2.5 V LVDS RX ビット 9 または CMOS ビット 45109 HSMA_TX_D_N9 C4 LVDS または 2.5 V LVDS TX ビット 9n または CMOS ビット 46110 HSMA_RX_D_N9 E11 LVDS または 2.5 V LVDS RX ビット 9n または CMOS ビット 47113 HSMA_TX_D_P10 A6 LVDS または 2.5 V LVDS TX ビット 10 または CMOS ビット 48114 HSMA_RX_D_P10 B6 LVDS または 2.5 V LVDS RX ビット 10 または CMOS ビット 49

表 2‒23. HSMC インタフェースのピン割り当て、回路図の信号名と機能 ( その２ )






115 HSMA_TX_D_N10 A5 LVDS または 2.5 V LVDS TX ビット 10n または CMOS ビット 50116 HSMA_RX_D_N10 B5 LVDS または 2.5 V LVDS RX ビット 10n または CMOS ビット 51119 HSMA_TX_D_P11 C7 LVDS または 2.5 V LVDS TX ビット 11 または CMOS ビット 52120 HSMA_RX_D_P11 E9 LVDS または 2.5 V LVDS RX ビット 11 または CMOS ビット 53121 HSMA_TX_D_N11 B7 LVDS または 2.5 V LVDS TX ビット 11n または CMOS ビット 54122 HSMA_RX_D_N11 D9 LVDS または 2.5 V LVDS RX ビット 11n または CMOS ビット 55125 HSMA_TX_D_P12 A9 LVDS または 2.5 V LVDS TX ビット 12 または CMOS ビット 56126 HSMA_RX_D_P12 D11 LVDS または 2.5 V LVDS RX ビット 12 または CMOS ビット 57127 HSMA_TX_D_N12 A8 LVDS または 2.5 V LVDS TX ビット 12n または CMOS ビット 58128 HSMA_RX_D_N12 D10 LVDS または 2.5 V LVDS RX ビット 12n または CMOS ビット 59131 HSMA_TX_D_P13 C8 LVDS または 2.5 V LVDS TX ビット 13 または CMOS ビット 60132 HSMA_RX_D_P13 E12 LVDS または 2.5 V LVDS RX ビット 13 または CMOS ビット 61133 HSMA_TX_D_N13 B8 LVDS または 2.5 V LVDS TX ビット 13n または CMOS ビット 62134 HSMA_RX_D_N13 D12 LVDS または 2.5 V LVDS RX ビット 13n または CMOS ビット 63137 HSMA_TX_D_P14 C10 LVDS または 2.5 V LVDS TX ビット 14 または CMOS ビット 64138 HSMA_RX_D_P14 F13 LVDS または 2.5 V LVDS RX ビット 14 または CMOS ビット 65139 HSMA_TX_D_N14 B8 LVDS または 2.5 V LVDS TX ビット 14n または CMOS ビット 66140 HSMA_RX_D_N14 E13 LVDS または 2.5 V LVDS RX ビット 14n または CMOS ビット 67143 HSMA_TX_D_P15 B13 LVDS または 2.5 V LVDS TX ビット 15 または CMOS ビット 68144 HSMA_RX_D_P15 C13 LVDS または 2.5 V LVDS RX ビット 15 または CMOS ビット 69145 HSMA_TX_D_N15 A13 LVDS または 2.5 V LVDS TX ビット 15n または CMOS ビット 70146 HSMA_RX_D_N15 B12 LVDS または 2.5 V LVDS RX ビット 15n または CMOS ビット 71149 HSMA_TX_D_P16 C12 LVDS または 2.5 V LVDS TX ビット 16 または CMOS ビット 72150 HSMA_RX_D_P16 F15 LVDS または 2.5 V LVDS RX ビット 16 または CMOS ビット 73151 HSMA_TX_D_N16 B11 LVDS または 2.5 V LVDS TX ビット 16n または CMOS ビット 74152 HSMA_RX_D_N16 F14 LVDS または 2.5 V LVDS RX ビット 16n または CMOS ビット 75

155 HSMA_CLK_OUT_P2 E7 LVDS または 2.5 V LVDS または COMS クロック出力 2、または CMOS ビット 76

156 HSMA_CLK_IN_P2 H15 LVDS または 2.5 V LVDS または COMS クロック入力 2、または CMOS ビット 77

157 HSMA_CLK_OUT_N2 E6 LVDS または 2.5 V LVDS または COMS クロック出力 2、または CMOS ビット 78

158 HSMA_CLK_IN_N2 G15 LVDS または 2.5 V LVDS または COMS クロック入力 2、または CMOS ビット 79

160 HSMA_PRSNTN AD12 2.5 V CMOS HSMC ポート A 存在検知

表 2‒23. HSMC インタフェースのピン割り当て、回路図の信号名と機能 ( その３ )






RS-232 UART（HPS）開発ボードは、USB コネクタ（J8）に接続する、USB から UART への FT232RQ-REELブリッジを使用する、UART インタフェースをサポートしています。このインタ

フェース向けにサポートされる大レートは 1 Mbps です。ボード・リファレンス

D14 と D15 は TX と RX の動作を示すために点灯する UART LED です。

表 2–32 に RS-232 UART のピン割り当て、信号名と機能をリストします。信号名と種

類は I/O 設定および方向の点で Cyclone V SoC と対応しています。

CAN バス（HPS）開発ボードは、DB-9 オス・コネクタを介する 1 つのコントローラ・エリア・ネット

ワーク（CAN）バスをサポートしています。CAN バスは電子制御ユニット（ECU）と

の接続向けマルチ・マスタ・ブロードキャスト・シリアル・バス規格です。このイ

ンタフェース向けにサポートされる大レートは 1 Mbps です。このインタフェース

は HPS 内の専用 CAN コントローラを使用します。PHY デバイス（U50）は、HPS と

DB-9 オス・コネクタの間に接続されています。

表 2–25 に PHY デバイスのピン割り当て、信号名と機能をリストします。信号名と種


表 2‒24. RS-232 UART の回路図の信号名と機能



2 UART_TX D24 3.3 V 送信データ

30 UART_RX E24 3.3 V 受信データ

18 RESET_HPS_UART_N — 3.3 V リセット

11 POWER_EN — 3.3 V 電源

表 2‒25. PHY デバイスの回路図の信号名と機能



7 CANH_P — 3.3 V CAN バス・ライン High6 CANL_N — 3.3 V CAN バス・ライン Low



リアル・タイム・クロック（HPS）HPS システムは I2C インタフェースを介して接続されたバッテリ・バックアップのリ

アル・タイム・クロック（RTC）を有します。RTC は Maxim Semiconductor の DS1339デバイスを使用して実装されています。デバイスは、電源障害を検出して自動的に

バックアップ・バッテリ電源に切り替えて現在時刻を維持する、内蔵の電源検出回

路を備えています。デバイスは、公称電圧 1.55 V の 357 コイン電池を使用します。

RTC は標準的な電流容量での使用で 12 万時間のバックアップを想定しています。

バッテリはボードに取り付けられたホルダ内に装着されており、バッテリの交換ま

たは取り外しが可能になっています。

表 2–25 に RTC デバイスのピン割り当て、信号名と機能をリストします。信号名と種


SPI マスタHPS システムはボード上で使用可能な SPI マスタ・インタフェースを有しています。

このインタフェースは Linear Technology の拡張ヘッダ（J31）に接続しています。こ

のヘッダは DC934 Dual D/A あるいは A/D ボードといった、ほとんどの Linear Technology ドーターボードに電力供給およびインタフェースすることができます。

I2C インタフェースHPS システムは、ボード上および外部のコンポーネントとの通信向けに I2C インタ

フェースを有しています。データ・レートは 50 kbps です。

表 2–25 に I2C インタフェースのアドレス・マップをリストします。

表 2‒26. RTCY デバイスの回路図の信号名と機能



16 I2C_SDA_HPS C23 3.3 V 管理シリアル・データ

1 I2C_SCL_HPS D22 3.3 V 管理シリアル・クロック

表 2‒27. I2C インタフェースのアドレス・マップ

アドレスデバイス0x68 リアル・タイム・クロック

0x50 LCD

0x5C FPGA パワー・モニタ

0x5B HPS パワー・モニタ

0x5E FPGA と HPS パワーモニタの同期

0x51 EEPROM

0x70 Si5356 Quad プログラマブル・クロック

0x66 Si570 プログラマブル・オシレータ

0x55 Si571 プログラマブル・オシレータ



SDI ビデオシリアル・デジタル・インタフェース（SDI）ビデオ・ポートは、LMH0303 ケーブ

ル・ドライバ（出力）と LMH0384 ケーブル・イコライザ（入力）で構成されていま

す。National Semiconductor の PHY デバイスは、シングルエンドの 75 Ω SMB コネクタ

にインタフェースしています。

SDI ビデオ出力ケーブル・ドライバは、270 Mb の標準精細（SD）、1.5 Gb の高精細（HD）、および

3.0 Gb の Dual Link HD モードでの動作をサポートしています。データ・レートは低速

CMU チャネル（大 3.125 Gbps）を使用する Cyclone V SoC トランシーバ出力から直

接駆動されます。デバイスは 148.5 MHz の電圧制御水晶発信機（VCXO）によってク

ロック駆動でき、VCXO への UP と DN の電圧コントロール・ラインを使用する

50 ppm 以内の入力信号に対応できます。

表 2–28 に SD および HD 入力用にサポートされている出力規格をリストします。

f LMH0303 ケーブル・ドライバのアプリケーション回路について詳しくは、

www.national.com のケーブル・ドライバ・データシートを参照してください。

表 2–29 に SDI ビデオ出力インタフェースのピン割り当て、信号名と機能をリストし

ます。

表 2‒28. SD および HD 入力用にサポートされている出力規格

SD_HD入力サポートされている出力規格立ち上がり時間0 SMPTE 424M、SMPTE 292M 高速

1 SMPTE 259M 低速

表 2‒29. SDI ビデオ出力インタフェースのピン割り当て、回路図の信号名と機能



概要

6 SDI_TX_EN 2.5 V AA30 デバイス・イネーブル

4 SDI_TX_RSET 3.3 V — デバイス・リセット

10 SDI_TX_SD_HDn 2.5 V AC29 スルー・レート・コントロール

1 SDI_TX_P 1.5 V PCML T4 SDI ビデオ入力 P2 SDI_TX_N 1.5 V PCML T3 SDI ビデオ入力 N


www.national.com

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SDI ビデオ入力ケーブル・イコライザは、270 Mb の SD、1.5 Gb の HD、および 3.0 Gb の Dual Link HDモードでの動作をサポートしています。データ・レートは低速 CMU チャネル（大

3.125 Gbps）を使用する Cyclone V SoC トランシーバ出力から直接駆動されます。コ

ントロール信号は、デバイスのバイパスや無効化、ならびにキャリア検出や自動

ミュート信号インタフェース向けのものが用意されています。

表 2–30 にケーブル・イコライザの長さをリストします。

f LMH0303 ケーブル・イコライザのアプリケーション回路について詳しくは、

www.national.com のケーブル・イコライザ・データシートを参照してください。

表 2–31 に SDI ビデオ入力インタフェースのピン割り当て、信号名と機能をリストし

ます。

表 2‒30. SDI ケーブル・イコライザの長さ

データ・レート（Mbps）ケーブルの種類最大ケーブル長（m）270

Belden 1694A

400

1485 140

2970 120

表 2‒31. SDI ビデオ入力インタフェースのピン割り当て、回路図の信号名と機能



概要

7 SDI_RX_BYPASS 2.5 V AB28 イコライザ・バイパス・イネーブル

14 SDI_RX_EN 2.5 V AA28 デバイス・イネーブル

11 SDI_RX_P 1.5 V PCML U2 SDI ビデオ出力 P10 SDI_RX_N 1.5 V PCML U1 SDI ビデオ出力


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2 章：ボード・コンポーネント 2‒43メモリ

メモリこの項では開発ボードのメモリ・インタフェースのサポートと、Cyclone V SoC に関

係するそれらの信号名、タイプ、および接続性について説明します。開発ボードは

以下メモリ・インタフェースを備えています。

■ DDR3 SDRAM（FPGA）

■ DDR3 SDRAM（HPS）

■ QSPI フラッシュ（HPS）

■ EPCQ フラッシュ

■ CFI フラッシュ

■ マイクロ SD フラッシュ・メモリ

■ I2C EEPROM

f メモリ・インタフェースについて詳しくは、以下の資料を参照してください。

■ External Memory Interface Handbook の Timing Analysis の項。

■ External Memory Interface HandbookのDDR, DDR2, and DDR3 SDRAM Design Tutorials の項。

DDR3 SDRAM（FPGA）開発ボードは、高速なシーケンシャル・メモリ・アクセス向けに 32Mx16x8 DDR3 SDRAM インタフェースを 2 つサポートしています。32 ビットのデータ・バス

は、×16 デバイス 2 つとアドレス・バス・またはコマンド・バス 1 つで構成されてい

ます。このインタフェースは FPGA 下端の専用 HMC I/O バンクに接続しています。

このボードに搭載されている DDR3 デバイスは、25.6 Gbps を超える理論上の合計帯

域幅向けに 400 MHz で動作しています。DDR3 デバイスのスピード・グレードは、　9 の CAS レイテンシを持つ 800 MHz です。

表 2–32 に DDR3 SDRAM のピン割り当て、信号名と機能をリストします。信号名と種


表 2‒32. DDR3 SDRAMのピン割り当て、回路図の信号名と機能 ( その１ )


ピン番号 I/O 規格概要

DDR3 x16（U37）N3 DDR3_FPGA_A0 AJ14 1.5 V SSTL Class I アドレス・バス

P7 DDR3_FPGA_A1 AK14 1.5 V SSTL Class I アドレス・バス

P3 DDR3_FPGA_A2 AH12 1.5 V SSTL Class I アドレス・バス

N2 DDR3_FPGA_A3 AJ12 1.5 V SSTL Class I アドレス・バス

P8 DDR3_FPGA_A4 AG15 1.5 V SSTL Class I アドレス・バス


R8 DDR3_FPGA_A6 AK12 1.5 V SSTL Class I アドレス・バス


T8 DDR3_FPGA_A8 AH13 1.5 V SSTL Class I アドレス・バス


http://www.altera.co.jp/literature/an/an438.pdf


http://www.altera.co.jp/literature/hb/external-memory/emi_debug_timing.pdf




http://www.altera.co.jp/literature/hb/external-memory/emi_tut_ddr.pdf



2‒44 2 章：ボード・コンポーネントメモリ

R3 DDR3_FPGA_A9 AH14 1.5 V SSTL Class I アドレス・バス

L7 DDR3_FPGA_A10 AJ9 1.5 V SSTL Class I アドレス・バス


N7 DDR3_FPGA_A12 AK7 1.5 V SSTL Class I アドレス・バス

T3 DDR3_FPGA_A13 AK8 1.5 V SSTL Class I アドレス・バス

T7 DDR3_FPGA_A14 AG12 1.5 V SSTL Class I アドレス・バス

M2 DDR3_FPGA_BA0 AH10 1.5 V SSTL Class I バンク・アドレス・バス

N8 DDR3_FPGA_BA1 AJ11 1.5 V SSTL Class I バンク・アドレス・バス

M3 DDR3_FPGA_BA2 AK11 1.5 V SSTL Class I バンク・アドレス・バス

K3 DDR3_FPGA_CASN AH7 1.5 V SSTL Class I ロウ・アドレス選択

K9 DDR3_FPGA_CKE AJ21 1.5 V SSTL Class I カラム・アドレス選択

J7 DDR3_FPGA_CLK_P

AA14 差動 1.5 V SSTL Class I 差動出力クロック

K7 DDR3_FPGA_CLK_N

AA15 差動 1.5 V SSTL Class I 差動出力クロック

L2 DDR3_FPGA_CSN AB15 1.5 V SSTL Class I チップ選択

E7 DDR3_FPGA_DM2 AK23 1.5 V SSTL Class I 書き込みマスク・バイト・レーン

D3 DDR3_FPGA_DM3 AJ27 1.5 V SSTL Class I 書き込みマスク・バイト・レーン

E3 DDR3_FPGA_DQ16 AE19 1.5 V SSTL Class I データ・バス

F2 DDR3_FPGA_DQ17 AE18 1.5 V SSTL Class I データ・バス

H8 DDR3_FPGA_DQ18 AG22 1.5 V SSTL Class I データ・バス

F8 DDR3_FPGA_DQ19 AK22 1.5 V SSTL Class I データ・バス

H3 DDR3_FPGA_DQ20 AF21 1.5 V SSTL Class I データ・バス

F7 DDR3_FPGA_DQ21 AF20 1.5 V SSTL Class I データ・バス

G2 DDR3_FPGA_DQ22 AH23 1.5 V SSTL Class I データ・バス

H7 DDR3_FPGA_DQ23 AK24 1.5 V SSTL Class I データ・バス

D7 DDR3_FPGA_DQ24 AF24 1.5 V SSTL Class I データ・バス

C8 DDR3_FPGA_DQ25 AF23 1.5 V SSTL Class I データ・バス

C3 DDR3_FPGA_DQ26 AJ24 1.5 V SSTL Class I データ・バス

C2 DDR3_FPGA_DQ27 AK26 1.5 V SSTL Class I データ・バス

B8 DDR3_FPGA_DQ28 AE23 1.5 V SSTL Class I データ・バス

A7 DDR3_FPGA_DQ29 AE22 1.5 V SSTL Class I データ・バス

A2 DDR3_FPGA_DQ30 AG25 1.5 V SSTL Class I データ・バス

A3 DDR3_FPGA_DQ31 AK27 1.5 V SSTL Class I データ・バス

F3 DDR3_FPGA_DQS_P2

Y17 差動 1.5 V SSTL Class I データ・ストローブ P バイト・レーン 2

G3 DDR3_FPGA_DQS_N2

AA18 差動 1.5 V SSTL Class I データ・ストローブ N バイト・レーン 2

C7 DDR3_FPGA_DQS_P3

AC20 差動 1.5 V SSTL Class I データ・ストローブ P バイト・レーン 3

表 2‒32. DDR3 SDRAMのピン割り当て、回路図の信号名と機能 ( その２ )





B7 DDR3_FPGA_DQS_N3

AD19 差動 1.5 V SSTL Class I データ・ストローブ N バイト・レーン 3

K1 DDR3_FPGA_ODT AE16 1.5 V SSTL Class I On Die Termination イネーブル

J3 DDR3_FPGA_RASN AH8 1.5 V SSTL Class I ロウ・アドレス選択

T2 DDR3_FPGA_RESETN

AK21 1.5 V SSTL Class I リセット

L3 DDR3_FPGA_WEN AJ6 1.5 V SSTL Class I 書き込みイネーブル

L8 DDR3_FPGA_ZQ01 — 1.5 V SSTL Class I ZQ インピーダンス・キャリブレーション

DDR3 x16（U38）N3 DDR3_FPGA_A0 AJ14 1.5 V SSTL Class I アドレス・バス

P7 DDR3_FPGA_A1 AK14 1.5 V SSTL Class I アドレス・バス


N2 DDR3_FPGA_A3 AJ12 1.5 V SSTL Class I アドレス・バス

P8 DDR3_FPGA_A4 AG15 1.5 V SSTL Class I アドレス・バス




T8 DDR3_FPGA_A8 AH13 1.5 V SSTL Class I アドレス・バス

R3 DDR3_FPGA_A9 AH14 1.5 V SSTL Class I アドレス・バス

L7 DDR3_FPGA_A10 AJ9 1.5 V SSTL Class I アドレス・バス


N7 DDR3_FPGA_A12 AK7 1.5 V SSTL Class I アドレス・バス

T3 DDR3_FPGA_A13 AK8 1.5 V SSTL Class I アドレス・バス

T7 DDR3_FPGA_A14 AG12 1.5 V SSTL Class I アドレス・バス

M2 DDR3_FPGA_BA0 AH10 1.5 V SSTL Class I バンク・アドレス・バス

N8 DDR3_FPGA_BA1 AJ11 1.5 V SSTL Class I バンク・アドレス・バス

M3 DDR3_FPGA_BA2 AK11 1.5 V SSTL Class I バンク・アドレス・バス

K3 DDR3_FPGA_CASN AH7 1.5 V SSTL Class I ロウ・アドレス選択

K9 DDR3_FPGA_CKE AJ21 1.5 V SSTL Class I カラム・アドレス選択

J7 DDR3_FPGA_CLK_P

AA15 1.5 V SSTL Class I 差動出力クロック

K7 DDR3_FPGA_CLK_N

AA14 1.5 V SSTL Class I 差動出力クロック

L2 DDR3_FPGA_CSN AB15 1.5 V SSTL Class I チップ選択

E7 DDR3_FPGA_DM0 AH17 1.5 V SSTL Class I 書き込みマスク・バイト・レーン

D3 DDR3_FPGA_DM1 AG23 1.5 V SSTL Class I 書き込みマスク・バイト・レーン

E3 DDR3_FPGA_DQ0 AF18 1.5 V SSTL Class I データ・バス

F2 DDR3_FPGA_DQ1 AE17 1.5 V SSTL Class I データ・バス

H8 DDR3_FPGA_DQ2 AG16 1.5 V SSTL Class I データ・バス

表 2‒32. DDR3 SDRAMのピン割り当て、回路図の信号名と機能 ( その３ )





F8 DDR3_FPGA_DQ3 AF16 1.5 V SSTL Class I データ・バス

H3 DDR3_FPGA_DQ4 AH20 1.5 V SSTL Class I データ・バス

F7 DDR3_FPGA_DQ5 AG21 1.5 V SSTL Class I データ・バス

G2 DDR3_FPGA_DQ6 AJ16 1.5 V SSTL Class I データ・バス

H7 DDR3_FPGA_DQ7 AH18 1.5 V SSTL Class I データ・バス

D7 DDR3_FPGA_DQ8 AK18 1.5 V SSTL Class I データ・バス

C8 DDR3_FPGA_DQ9 AJ17 1.5 V SSTL Class I データ・バス

C3 DDR3_FPGA_DQ10 AG18 1.5 V SSTL Class I データ・バス

C2 DDR3_FPGA_DQ11 AK19 1.5 V SSTL Class I データ・バス

B8 DDR3_FPGA_DQ12 AG20 1.5 V SSTL Class I データ・バス

A7 DDR3_FPGA_DQ13 AF19 1.5 V SSTL Class I データ・バス

A2 DDR3_FPGA_DQ14 AJ20 1.5 V SSTL Class I データ・バス

A3 DDR3_FPGA_DQ15 AH24 1.5 V SSTL Class I データ・バス

F3 DDR3_FPGA_DQS_P0

V16 差動 1.5 V SSTL Class I データ・ストローブ P バイト・レーン 0

G3 DDR3_FPGA_DQS_N0

W16 差動 1.5 V SSTL Class I データ・ストローブ N バイト・レーン 0

C7 DDR3_FPGA_DQS_P1

V17 差動 1.5 V SSTL Class I データ・ストローブ P バイト・レーン 1

B7 DDR3_FPGA_DQS_N1

W17 差動 1.5 V SSTL Class I データ・ストローブ N バイト・レーン 1

K1 DDR3_FPGA_ODT AE16 1.5 V SSTL Class I On Die Termination イネーブル

J3 DDR3_FPGA_RASN AH8 1.5 V SSTL Class I ロウ・アドレス選択

T2 DDR3_FPGA_RESETN

AK21 1.5 V SSTL Class I リセット

L3 DDR3_FPGA_WEN — 1.5 V SSTL Class I 書き込みイネーブル

L8 DDR3_FPGA_ZQ01 — 1.5 V SSTL Class I ZQ インピーダンス・キャリブレーション

表 2‒32. DDR3 SDRAMのピン割り当て、回路図の信号名と機能 ( その４ )





DDR3 SDRAM（HPS）開発ボードは、高速なシーケンシャル・メモリ・アクセス向けに 32Mx16x8 バンク

DDR3 SDRAM インタフェースを 3 つサポートしています。40 ビットのデータ・バスは

×16 デバイス 3 つとアドレス・バスまたはコマンド・バス 1 つで構成されています。

このインタフェースは FPGA 上端の HPS I/O バンク専用 HMC に接続しています。

このボードに搭載されている DDR3 デバイスは、25.6 Gbps を超える理論上の合計帯

域幅向けに 400 MHz で動作しています。DDR3 デバイスのスピード・グレードは、

9 の CAS レイテンシを持つ 800 MHz です。

表 2–32 に DDR3 SDRAM のピン割り当て、信号名と機能をリストします。信号名と種


表 2‒33. DDR3 SDRAMのピン割り当て、回路図の信号名と機能 ( その１ )



DDR3 x16（U30）N3 DDR3_HPS_A0 F26 1.5 V SSTL Class I アドレス・バス

P7 DDR3_HPS_A1 G30 1.5 V SSTL Class I アドレス・バス

P3 DDR3_HPS_A2 F28 1.5 V SSTL Class I アドレス・バス

N2 DDR3_HPS_A3 F30 1.5 V SSTL Class I アドレス・バス

P8 DDR3_HPS_A4 J25 1.5 V SSTL Class I アドレス・バス


R8 DDR3_HPS_A6 F29 1.5 V SSTL Class I アドレス・バス

R2 DDR3_HPS_A7 E28 1.5 V SSTL Class I アドレス・バス

T8 DDR3_HPS_A8 H27 1.5 V SSTL Class I アドレス・バス

R3 DDR3_HPS_A9 G26 1.5 V SSTL Class I アドレス・バス

L7 DDR3_HPS_A10 D29 1.5 V SSTL Class I アドレス・バス

R7 DDR3_HPS_A11 C30 1.5 V SSTL Class I アドレス・バス

N7 DDR3_HPS_A12 B30 1.5 V SSTL Class I アドレス・バス

T3 DDR3_HPS_A13 C29 1.5 V SSTL Class I アドレス・バス


M2 DDR3_HPS_BA0 E29 1.5 V SSTL Class I バンク・アドレス・バス

N8 DDR3_HPS_BA1 J24 1.5 V SSTL Class I バンク・アドレス・バス

M3 DDR3_HPS_BA2 J23 1.5 V SSTL Class I バンク・アドレス・バス

K3 DDR3_HPS_CASN E27 1.5 V SSTL Class I ロウ・アドレス選択

K9 DDR3_HPS_CKE L29 1.5 V SSTL Class I カラム・アドレス選択

J7 DDR3_HPS_CLK_P L23 差動 1.5 V SSTL Class I 差動出力クロック

K7 DDR3_HPS_CLK_N M23 差動 1.5 V SSTL Class I 差動出力クロック

L2 DDR3_HPS_CSN H24 1.5 V SSTL Class I チップ選択

E7 DDR3_HPS_DM4 W27 1.5 V SSTL Class I 書き込みマスク・バイト・レーン

F7 DDR3_HPS_DQ32 W26 1.5 V SSTL Class I データ・バス



H7 DDR3_HPS_DQ33 R24 1.5 V SSTL Class I データ・バス

F2 DDR3_HPS_DQ34 U27 1.5 V SSTL Class I データ・バス

E3 DDR3_HPS_DQ35 V28 1.5 V SSTL Class I データ・バス

H3 DDR3_HPS_DQ36 T25 1.5 V SSTL Class I データ・バス

G2 DDR3_HPS_DQ37 U25 1.5 V SSTL Class I データ・バス

H8 DDR3_HPS_DQ38 V27 1.5 V SSTL Class I データ・バス

F8 DDR3_HPS_DQ39 Y29 1.5 V SSTL Class I データ・バス

F3 DDR3_HPS_DQS_P4 T24 差動 1.5 V SSTL Class I

データ・ストローブ P バイト・レーン 4

G3 DDR3_HPS_DQS_N4 T23 差動 1.5 V SSTL Class I

データ・ストローブ N バイト・レーン 4

K1 DDR3_HPS_ODT H28 1.5 V SSTL Class I On Die Termination イネーブル

J3 DDR3_HPS_RASN D30 1.5 V SSTL Class I ロウ・アドレス選択

T2 DDR3_HPS_RESETN P30 1.5 V SSTL Class I リセット

L3 DDR3_HPS_WEN C28 1.5 V SSTL Class I 書き込みイネーブル

L8 DDR3_HPS_ZQ01 — 1.5 V SSTL Class I ZQ インピーダンス・キャリブレーション





















J7 DDR3_HPS_CLK_P L23 1.5 V SSTL Class I 差動出力クロック

表 2‒33. DDR3 SDRAMのピン割り当て、回路図の信号名と機能 ( その２ )





K7 DDR3_HPS_CLK_N M23 1.5 V SSTL Class I 差動出力クロック


E7 DDR3_HPS_DM2 R28 1.5 V SSTL Class I 書き込みマスク・バイト・レーン

D3 DDR3_HPS_DM3 W30 1.5 V SSTL Class I 書き込みマスク・バイト・レーン

H3 DDR3_HPS_DQ16 U26 1.5 V SSTL Class I データ・バス

G2 DDR3_HPS_DQ17 T26 1.5 V SSTL Class I データ・バス

H8 DDR3_HPS_DQ18 N29 1.5 V SSTL Class I データ・バス

H7 DDR3_HPS_DQ19 N28 1.5 V SSTL Class I データ・バス

F2 DDR3_HPS_DQ20 P26 1.5 V SSTL Class I データ・バス

E3 DDR3_HPS_DQ21 P27 1.5 V SSTL Class I データ・バス

F8 DDR3_HPS_DQ22 N27 1.5 V SSTL Class I データ・バス

F7 DDR3_HPS_DQ23 R29 1.5 V SSTL Class I データ・バス

C8 DDR3_HPS_DQ24 P24 1.5 V SSTL Class I データ・バス

B8 DDR3_HPS_DQ25 P25 1.5 V SSTL Class I データ・バス

A3 DDR3_HPS_DQ26 T29 1.5 V SSTL Class I データ・バス

C3 DDR3_HPS_DQ27 T28 1.5 V SSTL Class I データ・バス

A7 DDR3_HPS_DQ28 R27 1.5 V SSTL Class I データ・バス

D7 DDR3_HPS_DQ29 R26 1.5 V SSTL Class I データ・バス

A2 DDR3_HPS_DQ30 V30 1.5 V SSTL Class I データ・バス

C2 DDR3_HPS_DQ31 W29 1.5 V SSTL Class I データ・バス

G3 DDR3_HPS_DQS_N2 R18 差動 1.5 V SSTL Class I


B7 DDR3_HPS_DQS_N3 R21 差動 1.5 V SSTL Class I


F3 DDR3_HPS_DQS_P2 R19 差動 1.5 V SSTL Class I


C7 DDR3_HPS_DQS_P3 R22 差動 1.5 V SSTL Class I






L8 DDR3_HPS_ZQ2 — 1.5 V SSTL Class I ZQ インピーダンス・キャリブレーション




表 2‒33. DDR3 SDRAMのピン割り当て、回路図の信号名と機能 ( その３ )






















J7 DDR3_HPS_CLK_P L23 1.5 V SSTL Class I 差動出力クロック

K7 DDR3_HPS_CLK_N M23 1.5 V SSTL Class I 差動出力クロック


E7 DDR3_HPS_DM0 K28 1.5 V SSTL Class I 書き込みマスク・バイト・レーン

D3 DDR3_HPS_DM1 M28 1.5 V SSTL Class I 書き込みマスク・バイト・レーン

H8 DDR3_HPS_DQ0 K23 1.5 V SSTL Class I データ・バス

H7 DDR3_HPS_DQ1 K22 1.5 V SSTL Class I データ・バス

E3 DDR3_HPS_DQ2 H30 1.5 V SSTL Class I データ・バス

H3 DDR3_HPS_DQ3 G28 1.5 V SSTL Class I データ・バス

F7 DDR3_HPS_DQ4 L25 1.5 V SSTL Class I データ・バス

F8 DDR3_HPS_DQ5 L24 1.5 V SSTL Class I データ・バス

G2 DDR3_HPS_DQ6 J30 1.5 V SSTL Class I データ・バス

F2 DDR3_HPS_DQ7 J29 1.5 V SSTL Class I データ・バス

C8 DDR3_HPS_DQ8 K26 1.5 V SSTL Class I データ・バス

B8 DDR3_HPS_DQ9 L26 1.5 V SSTL Class I データ・バス

D7 DDR3_HPS_DQ10 K29 1.5 V SSTL Class I データ・バス

A7 DDR3_HPS_DQ11 K27 1.5 V SSTL Class I データ・バス

C2 DDR3_HPS_DQ12 M26 1.5 V SSTL Class I データ・バス

C3 DDR3_HPS_DQ13 M27 1.5 V SSTL Class I データ・バス

A3 DDR3_HPS_DQ14 L28 1.5 V SSTL Class I データ・バス

表 2‒33. DDR3 SDRAMのピン割り当て、回路図の信号名と機能 ( その４ )





QSPI フラッシュ（HPS）開発ボードは HPS ブート・コード、ユーザー・データ、およびプログラムの不揮発

性ストレージ用に 512 Mb の QSPI（Quad-SPI）フラッシュ・デバイスを 1 つサポート

しています。デバイスは HPS 専用インタフェースに接続しています。デバイス・イ

ンタフェースは、セカンダリ・ブート・ローダーを含むことができます。

この 4 ビットのデータ・メモリ・インタフェースは、54 MBps のスループットで大

108 MHz までのバースト読み出し動作を維持することができます。消去能力は、

4 KB、64 KB と 32 KB です。

表 2–34 に QSPI フラッシュのピン割り当て、信号名と機能をリストします。信号名

と種類は I/O 設定および方向の点で Cyclone V SoC と対応しています。

A2 DDR3_HPS_DQ15 M30 1.5 V SSTL Class I データ・バス

G3 DDR3_HPS_DQS_N0 M19 差動 1.5 V SSTL Class I


B7 DDR3_HPS_DQS_N1 N24 差動 1.5 V SSTL Class I


F3 DDR3_HPS_DQS_P0 N18 差動 1.5 V SSTL Class I


C7 DDR3_HPS_DQS_P1 N25 差動 1.5 V SSTL Class I






L8 DDR3_HPS_ZQ — 1.5 V SSTL Class I ZQ インピーダンス・キャリブレーション

表 2‒33. DDR3 SDRAMのピン割り当て、回路図の信号名と機能 ( その５ )



表 2‒34. QSPI フラッシュの回路図の信号名と機能



16 QSPI_CLK D19 3.3 V クロック

15 QSPI_IO0 C20 3.3 V データ・バス

8 QSPI_IO1 H18 3.3 V データ・バス

9 QSPI_IO2 A19 3.3 V データ・バス

1 QSPI_IO3 E19 3.3 V データ・バス

7 QSPI_SS0 A18 3.3 V チップ・イネーブル

3 QSPI_RESETN — 3.3 V リセット（MAX V CPLD から駆動）



EPCQフラッシュ開発ボードは、FPGA コンフィギュレーション・イメージの不揮発性ストレージ用に

256 Mb のシリアル / Quad シリアル NOR フラッシュ・デバイスを 1 つサポートしてい

ます。デバイスは、IDTQS3861 デバイスを介して FPGA 専用インタフェースに接続し

ています。

表 2–34 に EPCQ フラッシュのピン割り当て、信号名と機能をリストします。信号名

と種類は I/O 設定および方向の点で MAX V CPLD 5M2210 システム・コントローラと

対応しています。機能の共有のために、いくつかのピンは他のインタフェースでも

使用されます。

CFI フラッシュ開発ボードは、FPGA コンフィギュレーション・データの不揮発性ストレージ用に

512 Mb の CFI 互換の同期フラッシュ・デバイスをサポートしています。デバイスは、

FPP と PS モードでの FPGA コンフィギュレーション向けに MAX V CPLD 5M2210 シス

テム・コントローラに接続しています。

この 16 ビットのデータ・メモリ・インタフェースは、大 52 MHz、デバイスごとに

832 Mbps のスループットでバースト読み出し動作を維持することができます。書き

込み性能は 1 ワード・バッファに対して 270 µs であり、消去時間は 128 K のアレイ・

ブロックに対して 800 ms です。

表 2–36 にフラッシュのピン割り当て、信号名と機能をリストします。信号名と種類

は I/O 設定および方向の点で MAX V CPLD 5M2210 システム・コントローラと対応し

ています。

表 2‒35. EPCQ フラッシュの回路図の信号名と機能



16 FPGA_DCLK 3.3 V クロック

15 FPGA_AS_DATA0 3.3 V データ・バス




7 FPGA_NCS0 3.3 V チップ・イネーブル

表 2‒36. フラッシュのピン割り当て、回路図の信号名と機能 ( その１ )



F6 FLASH_ADVN 1.8 V アドレス有効

B4 FLASH_CEN0 1.8 V チップ・イネーブル

E6 FLASH_CLK 1.8 V クロック

F8 FLASH_OEN 1.8 V 出力イネーブル

F7 FLASH_RDYBSYN 1.8 V 動作可能

D4 FLASH_RESETN 1.8 V リセット

G8 FLASH_WEN 1.8 V 書き込みイネーブル



C6 FLASH_WPN 1.8 V 書き込み保護

A1 FSM_A1 1.8 V アドレス・バス

B1 FSM_A2 1.8 V アドレス・バス

C1 FSM_A3 1.8 V アドレス・バス

D1 FSM_A4 1.8 V アドレス・バス



















G1 FSM_A23 1.8 V アドレス・バス

H8 FSM_A24 1.8 V アドレス・バス



F2 FSM_D0 1.8 V データ・バス

E2 FSM_D1 1.8 V データ・バス

G3 FSM_D2 1.8 V データ・バス





H7 FSM_D7 1.8 V データ・バス




表 2‒36. フラッシュのピン割り当て、回路図の信号名と機能 ( その２ )





マイクロ SDフラッシュ・メモリ開発ボードは x4 データ・ラインを使用するマイクロ SD カード・インタフェースを

サポートしています。この専用 HPS インタフェースは、たとえばゴールデン・シス

テム・リファレンス・デザイン・ファイルの HPS ブート・コード、ファイル・シス

テム、FPGA デザイン・バイナリなどを格納する、デフォルトの位置です。この

4 ビットのデータ・インタフェースは、25 MBps のスループットで大 50 MHz まで

のバースト読み出し動作を維持することができます。

表 2–37 にマイクロ SD フラッシュ・メモリ・インタフェースのピン割り当て、信号

名と機能をリストします。信号名と種類は I/O 設定および方向の点で Cyclone V SoCと対応しています。



H5 FSM_D13 1.8 V データ・バス



表 2‒36. フラッシュのピン割り当て、回路図の信号名と機能 ( その３ )



表 2‒37. マイクロ SD フラッシュ・メモリ・インタフェースの回路図の信号名と機能



5 SD_CLK A16 3.3 V クロック

7 SD_DAT0 G18 3.3 V データ・バス

8 SD_DAT1 C17 3.3 V データ・バス

1 SD_DAT2 D17 3.3 V データ・バス

2 SD_CD_DAT3 B16 3.3 V コントロールまたはデータ・バス

3 SD_CMD F18 3.3 V コントロール


2 章：ボード・コンポーネント 2‒55電源

I2C EEPROMこのボードには 32 Kb の EEPROM デバイスが付属しています。このデバイスは 2 線

式の I2C シリアル・インタフェース・バスを有しており、4 ブロックの 4K x 8 ビッ

ト・メモリとして構成されています。このデバイスには、品番、テスト・リビジョ

ンや、製造時にボードに割り当てられたイーサネット・ポート 3 つ全ての固有 MACアドレスといった、ボードの特殊な情報がプログラミングされています。開発キッ

トのユーザー・ガイドに記載されているように、ボード・テスト・システムの GUIを使用してこの情報を表示することができます。このデバイスには、HPS、FPGA、または MAX V CPLD からアクセスすることができます。

表 2–38 に I2C EEPROM のピン割り当て、信号名と機能をリストします。信号名と種


電源ノート PC スタイルの DC 電源入力で、または DC 補助コネクタを介して、開発ボー

ドに電力を供給することができます。Cyclone V SoC は、HPS と FPGA の電源レールを

独立させることにより、HPS 側が動作している際に FPGA 側でのパワーダウンができ

るようにデザインされています。これは使用しないときの FPGA パートでの電力消費

を削減します。

表 2–39 に電源入力の大許容量をリストします。

ボード上のマルチチャネル・アナログ - デジタル・コンバータ（ADC）は、複数の

ボード・レールの電流を測定します。

表 2‒38. I2C EEPROM の回路図の信号名と機能



6 I2C_SCL_HPS D22 3.3 V HPS I2C シリアル・クロック

5 I2C_SDA_HPS C23 3.3 V HPS I2C シリアル・データ

表 2‒39. 電力入力の最大許容量

電力供給電圧（V）電流（W）

ノート・パソコン電源 DC 入力16.0 200

20.0 200

DC 補助コネクタ 12.0 200


2‒56 2 章：ボード・コンポーネント電源

電源分配システム図 2–10 に開発ボードの電力分配システムを示します。レギュレータでの損失および

分岐による電流への反映が示されており、これが保守的な絶対大レベルです。

図 2‒10. 電源分配システム

1.1V_HPSC5SX HPS VCC

1.1 V, 1.923 AEN2340 (4 A)Switching Regulator (+/- 2%)

0.24 A

1.5V_HPSVCCIO HPS, VDD - DDR3


0.459 A

3.3V_HPSVCCPD, VCCIO, VDD ENET,

EZ-USB, VDD-USB2OTG, VCC-RS232, VCC-CAN,VDD-QSPI Flash, VCC/

Q-NAND Flash, VCC-SDCARD, VCC-EPCQ


0.897 A

2.5V_HPSVCCPD, VCCIO, VCCRSTCLK,VCCIO-MAXV, VCCIO-EPM570,

AVDD, VDD-ENET, Clocks

2.5 V,2.826 A

EN2340 (4 A)Switching Regulator (+/- 2%)

0.67 A

2.5V_HPS_FILTVCCPLL, VCCAUXBEAD

0.121 A

2.104 A

2.5V_VCCAUX_SHAREDHPS VCCAUX_SHAREDBEAD

0.038 A

1.2 V, 0.563 A

DVD_ENETDVDD

LTC30221 A LDO

1.1V_VCCC5SX FPGA VCC

1.1V_VCCELVCCE_GXB, VCCL_GXB

1.1 V,11.316 A

BEAD

EN23F0 (15 A)Switching Regulator (+/- 2%)

1.297 A

9.017 A

2.29 A

1.5V_FPGAVCCIO, VDD - DDR3


0.341 A

2.5V_FPGAVCCPD, VCCPGM, VCCIO

2.5V_FPGA_FILTVCCH_GXB, VCCA_FPLL,

VCCBAT

2.5 V,3.606 A

BEAD

EN2340 (4 A)Switching Regulator (+/- 2%)

0.84 A

1.281 A

2.325 A

5.0VUSB, LTCEXT

12V_EXPHSMC, PCIe

3V3_EXPHSMC, PCIe, ECAT-VDD

1V8VCCINT/IO-MAXV, VCC-CFI

Flash, VCCINT-EMP570

LTC3509 Dual (0.7 A)Switching Regulator (+/- 2%)

0.15 A

1.5 V, 0.6 A

1.8 V, 0.25 A

12 V, 6.5 A

3.3 V, 5.6 A

Ideal DiodeMultiplexer

LTC3855 DualChannel

Controller

DC Input 19 V

DC AUX

12 V,11.394 A


2 章：ボード・コンポーネント 2‒57電源

電力測定16 ビットの差動 ADC デバイスを使用するオン・ボード電流感知機能を有する電源

レールが 7 本あります。高精度検出抵抗は、ADC が電流を測定するために、一次電

源ブレーンからのレールと ADC デバイスを分離します。SPI バスはこれらの ADC デ

バイスを、FPGA、HPS と MAX V CPLD 5M2210 システム・コントローラに接続します。

図 2–11 に電力測定回路のブロック図を示します。

表 2–40 に対象となるレールをリストします。回路図信号名の欄は測定されるレール

名を示し、デバイス・ピンの欄はレールに接続されたデバイスを示します。

図 2‒11. 電力測定回路

SCKSPI Bus

DSIDSOCSn

8 Ch.

Power Supply Load #0-6

R SENSE

MAX V CPLD5M2210System

Controller

Cyclone VSoC

To User PC

JTAG Chain

Feedback

14-pin2x16

CharacterLCD

ERWRSD(0:7)

Supply#0-6

EPM570 USBPHY

EmbeddedUSB-Blaster II

表 2‒40. 電力測定レール

チャネル回路図の信号名電圧（V）デバイス・ピン概要0 1.1V_HPS 1.1 VCC_HPS HPS コアの電源

1 1.5V_HPS 1.5 VCCIO6A_HPS I/O と DDR3 デバイス

2 3.3V_HPS 3.3

VCCIO7A_HPS

I/O と HPS ペリフェラル・デバイスVCCIO7B_HPS

VCCIO7C_HPS

VCCIO7D_HPS

3 2.5V_HPS 2.5 VCCPD6A6B_HPS I/O、HPS 内部およびペリフェラル・デバイス

4 1.1V_VCC 1.1 VCC FPGA コアの電力、トランシーバ、およびクロック

5 1.5V_FPGA 1.5VCCIO3B

I/O と DDR3 デバイスVCCIO4A

6 2.5V_FPGA 2.5

VCCIO5A

I/O、FPGA 内部およびペリフェラル・デバイス VCCIO5B

VCCIO8A



3. ボード・コンポーネントリファレンス

この章では、コンポーネントのリファレンスと、Cyclone V SoC 開発ボード上のすべ

てのコンポーネントのメーカー情報をリストします。

表 3‒1. コンポーネント・リファレンスとメーカー情報

ボードリファレンスコンポーネントメーカー製造

部品番号メーカー

ウェブサイト

U21 Cyclone V SoC F896、149,500 LE、鉛フリー

Altera Corporation 5CSXFC6D6F31C6 www.altera.co.jp

U19 MAX V CPLD 5M2210システム・コントローラ

Altera Corporation 5M2210ZF256I5N www.altera.co.jp

U51 High-Speed USB ペリフェラル・コントローラ

Cypress CY7C68013A japan.cypress.com

U2

ULPI インタフェースを備える 32QFN パッケージのUSB 2.0 On-The-Go PHYデバイス

SMSC USB3300-EZK www.smsc.com

D1 ～ D9、D14、D15、

D17、D28 ～ D31、

D34、D37 ～ D41

緑色 LED Lumex Inc. SML-LXT0805GW-TR www.lumex.com

D36 赤色 LED Lumex Inc. SML-LXT0805IW-TR www.lumex.com

D35 青色 LED Lumex Inc. SML-LX0805USBC-TR www.lumex.com

SW1 ～ SW4 4 ポジション DIP スイッチC&K Components/

ITT Industries TDA04H0SB1 www.ittcannon.com

S1 ～ S12 プッシュ・ボタン Panasonic EVQPAC07K www.panasonic.com/jp/home

J4 外部 Mictor 38 ピン・コネクタ

Tyco Electronics 2-767004-2 www.te.com/japan

X1デフォルト 100 MHz のプログラマブル LVDSクロック

Silicon Labs 570FAB000973DG jp.silabs.com

X4 50 MHz の水晶発振器、±50 ppm、CMOS、2.5 V

Silicon Labs 510GBA50M0000BAGx jp.silabs.com

J12 メス型アングル型 PCB WR-DSUB 9 ピン・コネクタ

Wurth Elektronik 618009231121 www.we-online.com

J14

2×7 ピンの LCD ソケット・ストリップ

Samtec TSM-107-07-G-D www.samtec.com

2×16 のキャラクタ LCD、5×8 ドット・マトリクス

Lumex Inc. LCM-S01602DSR/C www.lumex.com

U14、U15 イーサネット PHY BASE-Tデバイス

Marvell Semiconductor

88E1111-B2-CAA1C000 www.marvell.com


http://www.altera.co.jp

http://www.altera.co.jp

http://japan.cypress.com/

http://www.smsc.com/

www.us.liteon.com/opto.index.html

www.lumex.com


www.lumex.com


www.lumex.com

http://www.ittcannon.com/

http://www.panasonic.com/jp/home.html

www.panasonic.com/jp/home



http://www.te.com/japan

http://jp.silabs.com/Pages/default.aspx

http://jp.silabs.com/Pages/default.aspx

http://www.we-online.com

www.samtec.com


www.lumex.com

http://www.maximintegrated.com/jp.html

www.marvell.com

3‒2 3 章：ボード・コンポーネントリファレンス

J2MagJack 1000BaseT、1×1統合コネクタ・モジュール（ICM）

Bel Fuse L829-1J1T-43 www.belfuse.com

J33、J34 パルストランス内蔵 RJ45コネクタ

Wurth Elektronik 7499011121A www.we-online.com

J25 PCIE ソケット ×4 Samtec PCIE-064-02-F-D-TH www.samtec.com

J12HSMC、QSH-DP ファミリの高速ソケットのカスタム・バージョン

Samtec ASP-122953-01 www.samtec.com

U25 3 Gbps HD/SD SDI ケーブル・ドライバ

National Semiconductor LMH0303SQ www.national.com

U313 Gbps HD/SD SDIアダプティブ・ケーブル・イコライザ

National Semiconductor LMH0384SQ www.national.com

U50 スタンバイモード付き3.3 V CAN トランシーバ

Texas Instruments SN65HVD230 www.ti.com

J35 オス型アングル型 PCB WR-DSUB 9 ピン・コネクタ

Wurth Elektronik 618-009-25023 www.we-online.com

U17 USB をシリアル UARTインタフェースに

Future Technology Devices

International Ltd.FT232RQ www.ftdichip.com

U3 リアル・タイム・クロック Maxim DS1339C www.maximintegrated.com/jp.html

J15、J16 2×8 デバッグ・ヘッダ Samtec TSM-108-01-L-DV www.samtec.com

U14、U22、U30、U37、

U38

32M×16×8、1024 MB DDR3 SDRAM Micron MT41K256M16HA-

125:E jp.micron.com

U5 512 Mb QSPI フラッシュ Micron N25Q512A83GSF40F jp.micron.com

U6 512 Mb CFI 同期フラッシュ Numonyx PC28F512P30BFA www.numonyx.com

U20 256 Mb NOR フラッシュ Altera Corporation EPCQ256SI16N www.altera.co.jp

U28 32 Kb EEPROM Microchip 24LC32A www.microchip.com

J3 マイクロ SD カード・ソケット

Wurth Elektronik 693 071 010 811 www.we-online.com

U26、U34 EEPROM 付属オクタル・デジタル電源マネージャ

Linear Technology LTC2978 www.linear-tech.co.jp

U72インダクタ統合型 15 A電圧モード同期 PWM DC-DC 降圧コンバータ

Enpirion EN23F0QI www.altera.co.jp/products/power/overview.html

U66、U67、U68、U69、U70、U71

インダクタ統合型 4 A電圧モード同期 PWM DC-DC 降圧コンバータ

Enpirion EN2340QI www.altera.co.jp/products/power/overview.html

表 3‒1. コンポーネント・リファレンスとメーカー情報

ボードリファレンスコンポーネントメーカー製造

部品番号メーカー

ウェブサイト


http://belfuse.com


www.samtec.com


http://www.samtec.com/

www.national.com

www.national.com

http://www.ti.com


http://www.ftdichip.com



www.samtec.com

http://jp.micron.com/




http://www.numonyx.com

http://www.altera.co.jp/

www.microchip.com


http://www.linear-tech.co.jp/

https://www.altera.co.jp/products/power/overview.html




3 章：ボード・コンポーネントリファレンス 3‒3中国版 RoHS 準拠に関して

中国版 RoHS 準拠に関して表 3–2 にキットに含まれている特定有害物質をリストします。

CE EMI 適合への注意この開発キットは 2004/108/EC 指令により義務付けられている関連規格に適合してい

ます。プログラマブル・ロジック・デバイスの性質により、ユーザーは、この機器

に対して定められた限度を超えた電磁妨害（EMI）を引き起こすかたちにキットを修

正することが可能です。提供された機器への修正の結果として生じた EMI はユー

ザーの責任となります。

表 3‒2. 特定有害物質名および濃度の表注(1)、(2)

部品名鉛（Pb）

カドミウム（Cd）

六価クロム（Cr6+）

水銀（Hg）

ポリ臭化ビフェニル（PBB）

ポリ臭化ジフェニル・エーテル（PBDE）

Cyclone V SoC 開発ボード X* 0 0 0 0 0

16 V 電源ユニット 0 0 0 0 0 0

Type A-B USB ケーブル 0 0 0 0 0 0

ユーザー・ガイド 0 0 0 0 0 0

表 3‒2：注(1) 0 は、部品のすべての均質材料中の特定有害物質の濃度が、関連する SJ/T11363-2006 基準の閾値を下回っていることを示し

ます。

(2) X* は、部品のすべての均質材料中の少なくとも 1 つの特定有害物質の濃度が、関連する SJ/T11363-2006 基準の閾値を上回っているが EU RoHS により免除されていることを示します。



追加情報

この章では、ボード、この資料およびアルテラについての追加情報を提供します。

ボード改訂履歴以下の表に、Cyclone V SoC 開発ボードのすべてのリリースのバージョンをリストし

ます。

資料改訂履歴以下の表に、本資料の改訂履歴を示します。

リリースバージョン概要

2013 年 11 月シリコン製品シリコン製品のリリースおよび Enperion の電源を使用したプリント基板リビジョン D

2013 年 5 月エンジニアリング・シリコン

ES とリビジョン C PCB の初回リリース

日付バージョン変更内容

2014 年 5 月 2.1■ 図 2–5 に欠落した接続を追加

■ 表 2–15 に X5 クロック・ソースを追加

■ USB ポートについての記述から「ミニ」の文字を削除

2013 年 11 月 2.0

■ デバイスの部品番号を 5CSXFC6D6F31C6 に改訂

■ MAX V CPLD の電源シーケンスを 1.8 V に変更

■ QSPI デバイスを N25Q512A83GSF40F に変更

■ Renesas PHY を uPD60620A に変更

■ Enpirion 電源コンポーネント情報を追加

■ 図 2–1 を更新

■ 表 2–8 の FACTORY_LOAD スイッチの説明を改訂

■ 表 2–11 の HPS ジャンパの説明を改訂

2013 年 8 月 1.1 デバイスの部品番号を改定

2013 年 5 月 1.0 初版


Info‒2 追加情報アルテラへのお問い合わせ

アルテラへのお問い合わせアルテラ製品に関する新情報については、以下の表を参照してください。

表記規則本資料では、以下の表に示す表記規則を使用しています。

お問い合わせ先(1) お問い合わせ方法アドレス技術的なご質問ウェブサイト www.altera.co.jp/support

技術トレーニングウェブサイト www.altera.co.jp/training

電子メール [email protected]

製品資料ウェブサイト www.altera.co.jp/literature

一般的なお問い合わせ電子メール [email protected]

ソフトウェア・ライセンスに関するお問い合わせ

電子メール [email protected]

注：(1) 詳しくは、日本アルテラまたは販売代理店にお問い合わせください。

書体意味

太字かつ頭文字が大文字コマンド名、ダイアログ・ボックス・タイトル、ダイアログ・ボックス・オプション、およびその他の GUI ラベルを表します。例：Save As ダイアログ・ボックス。GUI エレメントの場合は、文字表記は GUI に準じます。

太字

ディレクトリ名、プロジェクト名、ディスク・ドライブ名、ファイル名、ファイルの拡張子、ソフトウェア・ユーティリティ名、GUI ラベルを表します。例：\'designs ディレクトリ、D: ドライブ、および chiptrip.gdf ファイル。

斜体かつ頭文字が大文字資料のタイトルを表します。例：Stratix IV Design Guidelines.

斜体

変数を表します。例：n + 1

変数名は、ヤマ括弧（< >）に入れて表します。例：< ファイル名＞および < プロジェクト名 >.pof ファイル。

頭文字が大文字キーボードのキーおよびメニュー名を表します。例：Delete キー、Optionsメニュー。

「小見出しタイトル」かぎ括弧は、資料内の小見出しおよび Quartus II ヘルプ・トピックのタイトルを表します。例：「表記規則」。

Courierフォント

信号名、ポート名、レジスタ名、ビット名、ブロック名、およびプリミティブ名を表します。例：data1、tdi、input。アクティブ Low 信号は、末尾に n を付加して表します。例：resetn

コマンド・ラインのコマンド、および表示されているとおりに入力する必要があるものを表します。例：c:\'designs\tutorial\chiptrip.gdf

また、Report ファイルのような実際のファイル、ファイルの構成要素（例：AHDL キーワードの SUBDESIGN）、ロジック・ファンクション名（例：TRI）も表します。

r 矢印は、Enter キーを押すことを示します。

1.、2.、3.、およびa.、b.、c. など

手順など項目の順序が重要なものは、番号を付けたリスト形式で表記します。


https://www.altera.co.jp/support.html

http://www.altera.co.jp/training

mailto:[email protected]

www.altera.co.jp/literature



追加情報 Info‒3表記規則

■ ■ ■ 項目の順序が重要ではないものは、黒点付の箇条書きで表記します。 1 指差しマークは、要注意箇所を表します。

h 疑問符のマークは、関連情報を持つソフトウェア・ヘルプ・システムを案内します。

f 足跡マークは、詳細情報の参照先を示します。

m マルチメディア・アイコンは、関連するマルチメディア・プレゼンテーションを案内します。

c 注意のマークは、製品または作業中のデータに損傷を与えたり、破壊したりするおそれのある条件や状況に対して注意を促します。

w 警告のマークは、ユーザーに危害を与えるおそれのある条件や状況に対して注意を促します。

封筒のマークは、アルテラ・ウェブサイトのメール配信サービス・センター・ページへのリンクです。ここで、アルテラの文書の更新通知を受け取るための登録をすることができます。

フィードバック・アイコンでは、ドキュメントについてアルテラにフィードバックを送信することができます。フィードバックの受付け方法は、各文書に応じて異なります。

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