Bistabilna kola i osnovne sekvencijalne mreže

• multivibratori (bistabilni, monostabilni, astabilni)

• SR leč, SR leč sa signalom dozvole, D leč

• sinhroni flip-flopovi (SR, D, JK)

• sekvencijalne mreže (stacionarni registri, pomerački registri, brojači)

Sekvencijalne mreže

Kombinacionamreža

.

.

.

.

.

.

Memorijski elementi

.

.

....

Kod sekvencijalnih mreža izlazni signali ne zavise samo od trenutnog stanja vrednosti ulaznih signala, već i od redosleda (sekvence) ulaznih signala.

Sekvencijalna mreža sadrži memorijske elemente (lečeve, flip-flopove) koji pamte prethodno stanje kola.

Postoje dva tipa sekvencijalnih mreža:

- sinhrone

- asinhrone

Sinhrone sekvencijalne mreže očitavaju stanja na ulazima i menjaju stanje samo u relaciji sa sihronizacionim vremenom (takt impulsima)

Asinhrone sekvencijalne mreže menjaju stanja na izlazima u skladu sa promenom stanja na ulazima u bilo kom vremenskom trenutku. Ako se takt signal posmatra samo kao jedan od ulaza, sve sekvencijalne mreže se mogu posmatrati kao asinhrone.

Sekvencijalne mreže

Bistabilne Monostabilne Astabilne

Osnovni memorijski elementi u sekvencijalnim mrežama

Kao osnovni memorijski elementi u sekvencijalnim mrežama se koriste multivibratori.

Multivibratori poseduju jedan ili više ulaza i dva izlaza koji se nalaze u komplementarnim logičkim stanjima koja se najčešće obeležavaju sa Q i Q

Postoje tri osnovna tipa multivibratora na kojima se bazira rad sekvencijalnih mreža:

Bistabilni multivibratori imaju dva stabilna stanja na izlazu. Kada se kolo nadje u jednom od ova dva stabilna stanja ono ostaje u njemu sve dok neki upravljački signal ne izazove promenu stanja

S

R

TMonostabilni multivibratori imaju jedno stabilno stanje koje može trajati neograničeno dugo i drugo, koje ima ograničeno trajanje i koje se naziva kvazistabilno stanje.

Multivibrator sa dva kvazistabilna stanja se naziva astabilni multivibrator. Kolo naizmenično prelazi iz jednog u drugo stanje, odnosno osciluje

Bistabilna kola promenu stanja mogu bazirati na nivoima signala ili na ivicama signala (promeni nivoa signala)

Za bistabilna kola koja su osetljiva na nivoe ulaznih signala se koristi naziv leč (latch) dok se naziv flip-flop koristi za kola koja su osetljiva na ivice signala.

Ponegde se u literaturi naziv flip-flop koristi kao zajednički imenilac (i za leč kola)

Razlika između leča i flip-flopa

Leč pamti podatak kada je takt signal na visokom logičkom nivou

D

Clk

Q

Clk

D

Q

Q

D

Clk

Q

Clk

D

Q

Q

Flip-flop pamti podatak na osnovu usponske ivice takt signala

A

C

B

Vu2=Vi1

Vu1=Vi2

stabilno

stabilno

nestabilno

Vu1

Vu2Vi2

Vi11

2

Bistabilna kola

Izlazni napon prvog invertora (1) Vi1 jednak je ulaznom naponu drugog invertora (2) Vu2, a izlazni napon drugog invertora (2) Vi2 jednak je ulaznom naponu prvog invertora (1).

A i B su stabilna stanja, ukoliko se kolo inicijalno nalazi u jednom od ova dva stanja ostaće u tom stanju.

C je tačka nestabilnosti. Mala promena u naponu bila bi pojačana i kolo bi zauzelo jedno od dva stabilna stanja A ili B

Osnovni (NILI) S – R Leč

S (set)

R (reset)Q

Q

R S Q Q Komentar0 0 ? ? Nepoznato trenutno stanje0 1 1 0 Postavlja (Set) Q na 10 0 1 0 Sada Q “pamti” 11 0 0 1 Briše (Reset) Q na 00 0 0 1 Sada Q “pamti” 01 1 0 0 Oba izlaza idu na 00 0 ? ? Nestabilno stanje!

Vreme

Unakrsnim povezivanje dva NILI logička kola dobija se S-R kolo

Stanje R=1 i S=1 nije dozvoljeno jer tada oba izlaza prelaze u stanje logičke 0 i kolo tada ne radi kao bistabilno

Osnovni (NI) S – R Leč

QS (set)

R (reset) Q

R S Q Q Komentar1 1 ? ? Nepoznato stanje1 0 1 0 Postavlja (Set) Q na 11 1 1 0 Sada Q “pamti” 10 1 0 1 Briše (Reset) Q na 01 1 0 1 Sada Q “pamti” 00 0 1 1 Oba izlaza idu na 11 1 ? ? Nestabilno stanje!

Vreme

Unakrsnim povezivanje dva NI logička kola dobija se S-R kolo

Stanje R=0 i S=0 nije dozvoljeno jer tada oba izlaza prelaze u stanje logičke 1 i kolo tada ne radi kao bistabilno

Dodavanjem dva NI logička kola S - R NI leč postaje S - R leč sa signalom dozvole.

Koristi se oznaka E, ali se često koriste i oznake C, CLK i G

Ako je kontrolni signal E periodičan (tada se obično označava sa CLK) dobija se taktovan odnosno sinhroni S - R leč

S - R Leč sa signalom dozvole

S

R

Q

E

Q

S R E

0 0 11110

1

1110

0

X X

Qn Qn

Qn-1 Qn-1

Qn-1 Qn-1

1

1110

0

Funkcionalna tabela S - R leča sa signalom dozvole

D Leč

Q D Q(t+1) Komentar

0 0 0 Bez promene

0 1 1 Postavlja Q

1 0 0 Briše Q

1 1 1 Bez promene E

D Q

Q

DQ

E

Q

Dodavanjem invertora na S - R leč dobija se D leč.

Kod D leča ne postoji mogućnost postavljanja neregularnih stanja na ulazu.

Grafički simbol za D leč je:

Problemi u radu leč kola

• Razmatramo sledeće kolo:

• Pretpostavimo da je inicijalno Y = 0.

• Dokle god je C = 1, vrednost Y se menja!• Brzina promena zavisi od kašnjenja koja postoji u kolu.• Jasno je da je ovakvo ponašanje kola neprihvatljivo• Željeno ponašanje: Y se menja samo jednom u toku taktnog

impulsa

Clk

Y

C

D Q

Q

Y

Clk

• Problem sa leč kolima je u tome što se stanje može promeniti u bilo kom trenutku, a kašnjenja u kolu mogu dovesti do pojave neželjenih stanja

• Rešenje problema je konstrukcija kola koja menjaju stanja u skladu sa ivicama taktnog impulsa

Okidanje na prednju (usponsku) ivicu

C

D Q

Q

0 0 11 1 0X 0 Q0 Q0

D C Q Q

Usponska ivicaUsponska ivicaSilazna ivicaSilazna ivica

Master-slejv D flip-flop

• Razmatramo dva leč kola povezana u kaskadu• Samo jedna C vrednost može biti aktivna u

jednom trenutku• Izlaz se menja na silaznu ivicu takt signala

D flip-flop sa ivičnim okidanjem• Beleži vrednost na osnovu usponske ivice taktnog impulsa

(CLK)• Promene na ulazu u ostalim trenucima nemaju uticaja na izlaz

D flip-flop sa ivičnim okidanjem• D flip-flopovi mogu menjati stanje i na

osnovu usponske i na osnovu silazne ivice

• Kružić ispred C ulaza označava okidanje na silaznu ivicu signala

Usponska ivicaUsponska ivica Silazna ivicaSilazna ivica

J-K flip-flop sa ivičnim okidanjem• Dva ulaza za podatke J i K

• J -> postavlja, K -> briše, ako je J=K=1 onda se stanje

menja u suprotno od prethodne vrednosti

D flip-flop sa ivičnim okidanjembaziran na JK flip-flopu

D flip-flop sa ivičnim okidanjem se može konstruisati i povezivanjem J sa K ulazom JK flip-flopa kroz invertor kao što je prikazano na slici.

Logički simbol

D flip-flop sa okidanjem na usponsku ivicu

CLK QN+1 FunkcijaD

X

0

1

D Q

Q

CLK

CLK

D Q

Q

J Q

QK

Logički simbol

D flip-flop sa okidanjem na silaznu ivicu

CLK QN+1 FunkcijaD

X

0

1

D Q

Q

CLK

CLK

D Q

Q

J Q

QK

0

1

Q

0

1

Q

T flip-flop sa ivičnim okidanjemT flip-flop sa ivičnim okidanjem se može konstruisati povezivanjem J sa K ulazom JK flip-flopa direktno. Kada je T na logičkoj 0 oba ulaza, J i K su na logičkoj nuli i tada se Q izlaz ne menja. Kada je T na logičkoj jedinici i J i K su na logičkoj jedinici i Q izlaz će promeniti stanje u suprotnu vrednost (toggle).

Logički simbol

T flip-flop sa okidanjem na usponsku ivicu

T Q

Q

CLK

CLK

T Q

Q

J Q

QK

Logički simbol

T flip-flop sa okidanjem na silaznu ivicu

T Q

Q

CLK

CLK

T Q

Q

J Q

QK

CLK QN+1 FunkcijaT

X

0

1

CLK QN+1 FunkcijaT

X

0

1

Q Q

Q

Q΄

Q

Q΄

Flip-flopovi sa asinhronim ulazima (Postavi (Preset) i Obriši (Clear))

Često se na flip-flopovima nalaze dva dodatna ulaza (Postavi (Preset) i Obriši (Clear)). Ovi ulazi deluju u bilo kom trenutku i zato se nazivaju asinhroni. Ako je “Clear” na logičkoj 0 tada se izlaz postavlja na logičku 0, bez obzira na stanja na normalnim ulazima. Ako je “Preset” na logičkoj 0 tada se izlaz postavlja na logičko 1, bez obzira na stanja na normalnim ulazima. “Preset” i “Clear” ulazi ne smeju biti na logičkoj 0 istovremeno. Kada su “Preset” i “Clear” na logičkoj jedininici flip-flop se ponaša u skladu sa normalnoom tabelom istinitosti.

JK flip-flop sa "Preset" i "Clear" ulazima

PRESET

J Q

QKCLR

PR

CLEAR

CLK QN+1 FunkcijaK

X

X

X

0

1

1

J

X

X

0

0

1

X

CLR

1

0

1

1

1

0

PR

0

1

1

1

1

0

1 0

1 1

1

Q

0

1

Q’

0

JK flip-flop sa asinhronim ulazima - Primer

Kompletirati vremenske dijagrame za:(a) JK flip-flop sa okidanjem na usponsku ivicu signala.(b) JK flip-flop sa okidanjem na usponsku ivicu signala.Pretpostaviti da je u oba slučaja Q u početnom trenutku na logičkoj 0.

(b)(a)

J

K

Q

CLK

CLR

PR

J

K

Q

CLK

CLR

PR

Primer rada sekvencijalne mreže

Q

QSET

CLR

D2-to-1 MUX

A0

A1

S

Clock

1 2 3 4 5 6 7 8 9 10

Clock

A0

A1

S

D

Q

Sinteza sekvencijalnih mreža Definisati problem rečima

• Na primer: Kreirati kolo koje detektuje niz od tri logičke jedinice na ulazu

Dodeliti binarne vrednosti odgovarajućim stanjima

Kreirati tabelu stanja

Upotrebiti Karnoove mape radi uprošćavanja izraza

Koristiti flip-flopove za memorisanje prethodnih stanja

Kreirati odgovarajući logički dijagram

Treba da sadrži i kombinacionu logiku i flip-flopove

° Stanje S0 : nula 1-ca detektovano

° Stanje S1 : jedna 1-ca detektovana

° Stanje S2 : dve 1-ce detektovane

° Stanje S3 : tri 1-ce detektovane

0

Svako stanje ima 2 izlazne strelice

Dva bita su neophodna za opise stanja

° Stanje S0 : 00

° Stanje S1 : 01

° Stanje S2 : 10

° Stanje S3 : 11

Tabela stanja• Redosled izlaza, ulaza, i

stanja flip- flopova se prikazuje u tabeli stanja

• Sadašnje stanje označava trenutne vrednosti zabeležene u flip-flopovima

• Sledeće stanje označava stanje nakon sledeće ivice takt signala

• Izlaz predstavlja trenutnu vrednost na izlazu koja je generisana nakon prethodne ivice takt signala

Sadašnje stanje

Sledeće Stanje

A B x A B y

0 0 0 0 0 0

0 0 1 0 1 00 1 0 0 0 00 1 1 1 0 01 0 0 0 0 0

1 0 1 1 1 11 1 0 0 0 01 1 1 1 1 1

IzlazUlaz

° S0 = 00

° S1 = 01

° S2 = 10

° S3 = 11

0

Nalaženje logičkih izraza• Kreiraju se Karnoove mape direktno iz tabele stanja

(3 kolone => 3 Karnoove mape)• Minimizovati logičke funkcije na osnovu Karnoovih

mapa• Napraviti odgovarajuća logička kola za svako od

sledećih stanja (A i B) kao i za izlaznu vrednost

Stacionarni registri

• Registar: Grupa flip-flopova

• NPR: D flip-flopova

• Čuva “Reč” (Word) podataka

• Pamti vrednosti na osnovu usponske ivice signala takta

• Asinhrono brisanje (Reset)

• Najčešće se koriste registri kapaciteta 8 bita odnosno 1 bajta

Pomerački registri• Niz flip-flopova vezanih u kaskadu• Biti se kreću na osnovu ivica takt signala• Serijski ulaz – Serial izlaz, takođe mogu imati i

paralelni upis / čitanje

Četvorobitni pomerački registar

Serijski prenos• Podaci se prenose bit po bit• Register A čuva stanje kroz povratnu spregu

Vreme

T0

T1

T2

T3

T4

Reg A

1011

1101

1110

0111

1011

Reg B

0011

1001

1100

0110

1011

Brojači

• Brojači su veoma važne računarske komponente– Uvećavaju ili smanjuju vrednost za jedan na osnovu stanja na

ulazima

• Postoje dva osnovna tipa brojača– Asinhroni brojači– Sinhroni brojači

• Asinhroni brojači– Izlazi flip-flopova se koriste kao izvor okidačkih impulsa na ostalim

flip-flopovima

• Sinhroni brojači– Svi flip-flopovi menjaju stanja na osnovu takt signala (clock)

• Sinhroni brojači se mnogo češće koriste

Binarniasinhroni brojači

• Brisanje postavlja sve izlaze na 0

• Brojački signal menja izlaz na flip-flopu najnižeg nivoa

• Flip-flopovi nižeg nivoa omogućavaju okidanje susednih flip-flopova

• Stanja se ne menjaju simultano– Flip-flopovi nižeg nivoa

prvi menjaju stanja

Još jedan primer binarnog asinhronog brojača

Sinhroni brojači• Sinhroni(paralelni) brojači

– Svi flip-flopovi se okidaju simultano na osnovu signala takta (CLK)

– Svi flip-flopovi menjaju stanja u istom trenutku

• Podsećanje:– Ako je J=K=0, flip-flop zadržava

prethodno stanje

– Ako je J=K=1, flip-flop menja stanje u odnosu na prethodno

• Većina brojača u kompjuterskim sistemima su sinhroni

• Mogu se napraviti i od D flip-flopova

• Vrednosti se uvećavaju na pozitivnu ivicu takt signala