1

関 拓也

岩井・角嶋研究室

2012. 2. 14 学士論文発表会

Tokyo Institute of Technology

界面反応により形成されたLaシリケートのゲート絶縁膜応用のための電気的特性と赤外吸収

Electrical characteristics and infrared absorbance of reactively formed La-silicate for gate dielectrics applications

2

SiO2界面層の存在により

スケーリングに限界

<High-k/SiO2界面層>構造

0

0.1

0.2

0.3

0.4

0.5

0.6

0.7

0.8

0.9

1

2010 2011 2012 2013 2014 2015 2016 2017 2018

1.00.90.80.70.60.50.40.30.20.1

02010 2011 2012 2013 2014 2015 2016 2017

ＥＯＴ

(nm

)

Year

Planer bulk MOS FET

0.55 nm

0.88 nm

0

0.1

0.2

0.3

0.4

0.5

0.6

0.7

0.8

0.9

1

2010 2011 2012 2013 2014 2015 2016 2017 20180

0.1

0.2

0.3

0.4

0.5

0.6

0.7

0.8

0.9

1

2010 2011 2012 2013 2014 2015 2016 2017 2018

1.00.90.80.70.60.50.40.30.20.1

02010 2011 2012 2013 2014 2015 2016 20172010 2011 2012 2013 2014 2015 2016 2017

ＥＯＴ

(nm

)

Year

Planer bulk MOS FET

0.55 nm

0.88 nm

Si-substrate

La-Silicate

La2O3La2O3

Si-substrate Si-substrate

La-Silicate

La2O3

Si-substrate

La-Silicate

La2O3La2O3

Si-substrate

La系酸化物はSi基板界面で界面反応

La-silicateが形成(Eg= 6.2 eV)

Si基板と直接接合が可能

La系酸化物での直接接合

0.5~0.7 nm

等価酸化膜厚

EOT

(nm

)

研究背景～High-k絶縁膜の導入～

La系酸化物をゲート絶縁膜として用いる事で、さらなるスケーリングが可能

S D

SiO2

Metal

Si‐substrateS D

SiO2

Metal

Si‐substrate

Si-substrate

SiO2界面層

High-k

Si-substrate

SiO2界面層

High-k

SiO2界面層

High-k

Metal

Si-substrate

SiO2界面層

High-k

Si-substrate

SiO2界面層

High-k

SiO2界面層

High-k

Metal

Metal MetalMetal

3

課題～High-絶縁膜のCV特性に見られる特徴～

界面準位の無い理想CV特性との比較

①空乏領域から反転領域にかけて、こぶが見られる②蓄積領域で理論曲線とfittingすると、Vfbがずれる (∆Vfb)-0.5-1.0-1.5 0.0 0.5

Gate voltage (V)

3

2

1

0

Cap

acita

nce

dens

ity (µ

F/cm

2 )W/La2O3(4nm)/n-Si600oC, 30min

∆Vfb

Cfb

1MHz

1kHz

解釈の報告例

1. バンドギャップ中に局在した界面準位の存在2. 深い準位とlocal phonon との相互作用3. 絶縁膜中に存在する欠陥

本研究で用いたモデル

(P.Masson, et al.,APL, 81, p.3392(2002)

(B.Raeissi, et al.,SSE, 52, p.1274(2008))

(久保田.et al 2011年春季応用物理学会 )

コブの原因となるトラップ位置の特定が必要

4

①High‐k絶縁膜に見られるトラップの解釈とその解決法の探索②界面欠陥の少ない、良好なLa‐silicate膜を作るための条件の提案

本研究の目的

以上の研究を通じて、良好な直接接合界面を得るプロセス条件の提案を行う

5

①High‐k絶縁膜に見られるトラップの解釈とその解決法②界面欠陥の少ない、良好なLa‐silicate膜を作るための条件の提案

6

実験方法

SPM洗浄、HF処理

Si基板のパターニング

MBEにより、La2O3を4 nm 堆積

測定

RFスパッタ法により、Wを5 nm 堆積RFスパッタ法により、TiN を45 nm堆積

フォトリソグラフィ

RIEによりパターニング

FG (H2 3%)中で 熱処理

真空蒸着法で裏面にAl電極を形成

n-Si(100) 基板W 6 nm

4 nm

TiN

Si

Al

La2O3

W 6 nm

4 nm

TiN

Si

Al

La2O3

MBEにより、La2O3を5 nm 堆積

測定

MBEにより、Geを10 nm 堆積

FG (H2 3%)中で 熱処理

Ge

5 nm

Si

La2O3

10 nm

電気特性を評価 赤外吸収を評価

7

変換

コンダクタンス法を用いたトラップの測定

MOSCAPの等価回路モデル

等価変換回路

COX

Gt

GPCP

等価並列回路

Cot

RotCS

COX

Cit

Rit

Gt

Interface trap（界面）

Oxide trap(膜中)

等価変換回路

COX

Gt

GPCP

等価並列回路

Cot

RotCS

COX

Cit

Rit

Gt

Interface trap（界面）

Oxide trap(膜中)

Cot

RotCS

COX

Cit

Rit

Gt

Interface trap（界面）

Oxide trap(膜中)

Si絶縁膜金属

膜中トラップ

EC

Ef

EV

Ef

微小の交流信号を加え、絶縁膜中の欠陥トラップに入ったり出たりする電子の量を測定

界面トラップ

①コンダクタンス法

界面トラップ、膜中トラップの解析

等価回路から、コンダクタンスGpを②の回路から導出

① ②

時定数の異なるトラップを区別することが可能

コンダクタンス法

8

トラップの種類とスペクトル形状の変化

( )21 it

ititp DqGωτ

ωτω +

=

( )[ ]21ln2 it

it

itp qDGωτ

ωτω+=

( )[ ] ( )⎮⌡⌠ +=

∞

∞−SSit

it

itp dPDqGψψωτ

ωτω21ln

2

( ) ( )⎟⎟

⎠

⎞

⎜⎜

⎝

⎛ −−= 2

2

2 2exp

21

σψψ

πσψ SS

SP

系列1系列2系列3系列4

104 105103 106 107101 102

0.5

1

1.5

2

2.5

0

測定値

界面

膜中

界面+膜中

E-Ei = 0.10 eV

Frequency (Hz)

Gp/ω

(x10

-6F/

cm2 )

SiO2/Siと同様の解析が可能(③式)→silicate/Si基板界面の界面準位

1kHz~100kHz

~100Hz 単一エネルギー、単一トラップのスペクトル形状(①式) →連続エネルギーでなく表面電位の揺らぎの影響も無い

③表面電位の揺らぎを考慮

②連続エネルギーのトラップ応答

①単一エネルギーのトラップの応答

低周波数のトラップが絶縁膜内部とのやりとりの可能性

表面電位のゆらぎ

Dit

Dslow

La‐silicate/Si構造

9

Dit Dslowの温度依存性

0.0E+00

5.0E-07

1.0E-06

1.5E-06

2.0E-06

2.5E-06

3.0E-06

1.E+01 1.E+02 1.E+03 1.E+04 1.E+05 1.E+06 1.E+07

Gp/ω

(F/c

m2 )

0.0

0.5

1.0

2.0

2.5

(×10-6)3.0

102 103 104 105 106 107

ω (rad/s)

1.5

400℃

600℃

500℃アニール2秒，

Vg＝Vfb

Dit

Dslow

Dslowの時定数は熱処理温度とともに長くなるDslowは高温熱処理でも大きく減少しないDitは高温熱処理で減少する

1014

1013

1012

1011

Annealing temperature (oC)as 200 400 600 800 1000

Dit

Dslow

高温熱処理でも変化が少ない

温度ともに減少Dit,D

slow

 (cm

‐2/eV)

Dslowはトラップ位置がＳｉ基板界面から遠ざかると示唆

10

1. 単一トラップのスペクトル形状2. σslowがsilicate膜厚の増加と捕獲断面積に相関性3. Dslowを仮定すると蓄積領域での理想CVとの⊿Vfbが再現できる

Dslowを無くすにはLa2O3を全てsilicateにする

Slow trapの解釈 捕獲断面積とフラットバンド電圧

DslowがLa2O3/La‐siliacate界面に存在する根拠

La2O3とLa‐silicate界面のトラップと解釈

Ｖｇ

tsilicate

La2O3

CLa2O3

Dslow

Dit Ef

n‐SiLa‐silicate 捕獲断面積σ‐熱処理温度依存性

捕獲断面積σ

(cm

‐2)

400As 600200 800 1000Annealing temperature [oC]

400As 600200 800 1000Annealing temperature [oC]

400As 600200 800 1000Annealing temperature [oC]

400As 600200 800 1000Annealing temperature [oC]

∆VF

B[V

]

-0.05

-0.15-0.10

0

-0.20

measurementestimationmeasurementestimation

-0.25-0.30

400As 600200 800 1000Annealing temperature [oC]

400As 600200 800 1000Annealing temperature [oC]

400As 600200 800 1000Annealing temperature [oC

10-11

10-12

10-13

10-14

10-15

fitting

σit

σslow

⊿Vfb=CLa2O3/qDslow

⎟⎠⎞

⎜⎝⎛−=

λσσ silicate

slowtexp0

Dslow=2.8x1013cm‐2/eV

λ=0.8 nm

σ0=7x10‐14 cm‐2

11

①High‐k絶縁膜に見られるトラップの解釈とその解決法②界面欠陥の少ない、良好なLa‐silicate膜を作るための条件の提案

12

Si-substrate

La2O3

Ge

La-silicate

Infraredrays

5 nm

La‐silicate膜の赤外線吸収測定

FTIR(Fourier transform infrared spectrscopy):フーリエ変換赤外分光法

もぐりこみ深さ (nm) 300 ~700 

プリズム Ge

反射回数 1回反射

パージ N2

試料にしみだした赤外線の吸収スペクトルを測定

・ATR法(Attenuated total reflectance)：全反射法

原子間の結合の振動エネルギーを測定、解析

13

1170

1180

1190

1200

1210

1220

1230

1240

1250

1260

200 300 400 500 600 700 800 900

1170

1180

1190

1200

1210

1220

1230

1240

1250

1260

200 300 400 500 600 700 800 900200 300 400 500 600 700 800 900Annealing temperature(oC)

Wav

e nu

mbe

r(c

m-1

)

1260

1170

12501240123012201210120011901180

熱酸化ＳｉＯ２のSi-O-Si 結合1248cm-1

θ =144o

θ 小

θ 大

熱処理温度によるLa‐silicate膜のSi‐O‐Si LOフォノンA

bsor

banc

e(a

.u.)

300oC

800oC

Si-O-SiLO phonon

高温熱処理したシリケート膜で、歪みの緩和と、Ditに相関良好なLa‐silicate膜を得るためには700oC以上の熱処理が必須

S. Miyazaki, et al.,Appl.Surf.Scl.,113/114, (1997).

SiO

熱酸化SiO2のSi‐O‐Siの波数1248cm‐1に近い構造が得られる

熱処理温度の増加→Si‐O‐Siのピークが高波数側へシフト

θ

1400 1300 1200 1100 1000 900Wavenumber (cm‐1)

14

まとめ

①High‐k絶縁膜に見られるトラップの解釈とその解決法界面反応で形成されるシリケート膜のCV特性の特徴的な形状の要因が、La‐silicate/La2O3界面のトラップであるとモデル化し、捕獲断面積とVfbとの相関で、解釈ができた

→La2O3をすべてLa‐silicate化する必要がある

②界面欠陥の少ない、良好なLa‐silicate膜を作るための条件の提案界面特性の良好なLa‐silicate膜を得られるためには、700oCの熱処理が最低必要ということを赤外吸収スペクトルから明らかにした

良好な直接接合界面を得るプロセス条件の提案を行った

15

16

0.0

0.5

1.0

1.5

2.0

2.5

3.0

3.5

4.0

-1.0 -0.5 0.0 0.5 1.0

・高温熱処理を行なうと「コブ」が見えなくなる→⊿Vfbが減少

すべてのLa2O3膜がLa-silicate膜に変換された

熱処理によるCV特性の変化Capacitance 

(µF/

cm

-2)

FGA500oC 30min

20x20 µm2

100kHz1MHz

理論値

Gate Voltage (V)

4.0

3.0

2.0

1.0

0.0‐1.0 ‐0.5 0.0 0.5 1.0

FGA800oC 30min

Capacitance 

(µF/

cm

-2) 20x20 µm2

100kHz1MHz

理論値

Gate Voltage (V)

0.0

0.2

0.4

0.6

0.8

1.0

1.2

1.4

-0.5 0.0 0.5 1.0‐0.5 0.0 0.5 1.0

1.2

0.8

0.4

0.0

1.4

1.0

0.6

0.2

20x20 µm2

100kHz1MHz

理論値

MIPSW TiN/W

Kav ~ 8 Kav ~ 12 Kav ~ 16

Si 2nm2nm2nm

HK

MG

No interfacial layer can be confirmed in MIPS stacks

全シリケート化

T. Kawanagoa, et al ESSDERC2011, Helsinki, Finland

4

3

2

1

0Gat

e-C

hann

el C

apac

itanc

e [µ

F/cm

2 ]

10.50-0.5-1Gate Voltage [V]

at 1MHz

L / W = 20 / 20µmFGA 800oC 30min

Si sub.

La-silicateW

Si sub.

La-silicateW

TiN

Si sub.

La-silicateW

TiN

Si

EOT=1.02nm

EOT=1.63nm

EOT=0.71nm

10-12

10-11

10-10

10-9

10-8

10-7

10-6

10-5

10-4

10-3

Dra

in C

urre

nt [A

]

-1 -0.5 0 0.5 1Vg - Vth [V]

L / W = 2.5 / 50µm

Vds = 0.05V

EOT = 0.71nm EOT = 1.02nm EOT = 1.63nm

65~70mV/dec

Increasing EOT caused by high temperature annealing can be dramatically suppressed by MIPS stacks

全シリケート化

19

4

3

2

1

0Gat

e-C

hann

el C

apac

itanc

e [µ

F/cm

2 ]

10.50-0.5Gate Voltage [V]

FGA 800oC 30minL / W = 10 / 10µm

10kHz 100kHz 1MHz

200

150

100

50

0

Ele

ctro

n M

obili

ty [c

m2 /V

sec]

1.510.50Eeff [MV/cm]

L / W = 10 / 10µmNsub = 3 x 1016 cm-3T = 300K

EOT=0.62nmEOT=0.62nm

No frequency dispersion

EOT of 0.62nm and 155 cm2/Vsec at 1MV/cm can be achieved

全シリケート化

20

Si

SiO2

Gate

研究背景 ～High-k 絶縁膜の導入～

20

Gate

Si

High-k

Si

High-k

Gate

同じゲート容量

更なる微細化が可能

SiO2絶縁膜の薄膜化

により、リーク電流が増大

SiO2に代わり、High-k絶縁膜が研究され、導入されている

集積回路の技術は微細化によって発展(高性能、低消費電力)

MOSFETのスケーリングが進むにつれ、ゲート絶縁膜も薄膜化

High-k絶縁膜は比誘電率が高いため厚い膜でも高い容量を得ることが可能に

界面トラップはバンドギャップ中に非常に近い間隔に多くの準位が含まれているため、それぞれの準位を区別することは不可能

空乏領域では時定数の分散があるが、弱反転ではそれは消え、シングルレベルになる

酸化膜や界面の電荷分布が不均一

TaN/HfO2/SiO2/Si 6 x 1010 @E-Ei = -0.3eV

La2O3の課題は界面の耐熱性と吸湿性、Dit = 6 x 1010

バルク中のドナー・アクセプタが関係している?

S D

SiO2

Metal

Si‐substrate

22

2

1.5

1

0.5

0

Cap

acita

nce

[µF/

cm2 ]

-1 -0.5 0 0.5 1Gate Voltage [V]

10kHz 100kHz 1MHz

20 x 20µm2 1.5

1

0.5

0

Cap

acita

nce

[µF/

cm2 ]

-1.5 -1 -0.5 0 0.5Gate Voltage [V]

20 x 20µm2

10kHz 100kHz 1MHz

2

1.5

1

0.5

0

Cap

acita

nce

[µF/

cm2 ]

-1.5 -1 -0.5 0 0.5Gate Voltage [V]

20 x 20µm2

10kHz 100kHz 1MHz

FGA500oC 30min FGA700oC 30min FGA800oC 30min

・高温熱処理を行なうと「コブ」が見えなくなる→⊿Vfbが減少

すべてのLa2O3膜がLa-silicate膜に変換された

熱処理によるCV特性の変化

23

捕獲断面積

捕獲断面積σ‐熱処理温度依存性

捕獲断面積σ

(cm

‐2)

400As 600200 800 1000Annealing temperature [oC]

400As 600200 800 1000Annealing temperature [oC]

400As 600200 800 1000Annealing temperature [oC]

10-11

10-12

10-13

10-14

10-15

fitting

σit

σslow

eextrapolatithn nv τ

σ**1

=

∗= mkTvth /3 )2

exp(kTE

MMn gvci −=

2/3151030.3 TMM vc ×=

)](exp[1Bs

inm uu

nC−−=τ

絶縁膜とシリコンの界面

ランダムに分布している電子

SPM洗浄、HF処理

n & p-Si (100)基板

ドライ酸化によりSiO2を10nm形成

電子線蒸着法によりLa2O3 を3nm堆積

RFスパッタ法によりタングステン(W)を60nm堆積

RFスパッタ法によりSiを1.5nm堆積

in-situ

フォーミングガス雰囲気中で800oC、2秒のアニールRFスパッタ法により窒化チタン(TiN)を堆積

フォトリソグラフィ

反応性イオンエッチングによるゲートパターニング

フォーミングガス雰囲気中で420oC、30分のアニール真空蒸着法によりAl裏面電極を形成

電気特性測定

La2O3

V fb=(φms-Qox/Cox)

27

①La‐silicateとSi基板の界面特性に特有な形状が現れる原因の解釈②欠陥の少ない、良好なLa‐silicate膜を作るための条件の提案