2장 CMOS 인버터
Transcript of 2장 CMOS 인버터
CMOS Digital Intergrated Circuit Design
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22장장 CMOS CMOS 인버터인버터
CMOS Digital Intergrated Circuit Design
2
2.1 2.1 스위치스위치
인버터인버터
그림
2-1. 스위치
인버터의
동작
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2.2 CMOS2.2 CMOS
인버터인버터
그림
2-2. CMOS 인버터
입력 = 0, 출력 = 1
그림
2-3. CMOS 인버터의 출력 값 결정하기
CMOS 인버터의 출력 값 결정
입력 = 1, 출력 = 0
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4
그림
2-4. CMOS 인버터의
VTC1//||
)5(
/1||)(/(|2)4(
/1)/(||2)3(
0)2()1(
PN
TNPNTPDDM
NP
TPDDNPTNoutIH
PN
TNPNTPDDoutIL
OL
DDOH
kkVkkVV
V
kkVVkkVVV
kkVkkVVVV
VVVV
CMOS 인버터의 VTC
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• CMOS 회로
– 낮은
전류구동
능력
때문에
큰
용량성
부하
구동시
문제
발생( > 0.5pF )
– 큰
전류구동
능력이
필요함.(동작속도
저하)
– 큰
CMOS 버퍼
사용, BiCMOS
회로
사용
• CMOS의 장점 : 저전력소비, 고
입력저항, 넓은
잡음여유
• BJT의
장점
: 큰 gm
을 가진높은 전류 구동 능력
• BiCMOS
회로
-
CMOS회로는
논리계산
+ BJT는
출력부하의
구동을
담당
-
CMOS 회로보다
높은
전류구동
능력
-
CMOS 공정보다
복잡함.
2.3 2.3 BiCMOSBiCMOS
인버터인버터
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그림
2-5. 기본적인
BiCMOS 인버터
그림
2-6. 베이스
전하
방지용
저항
R1과
R2
• MOS TR의
높은
입력저항을
유지하고,낮은
gm
이
NPN TR의
높은
β와
곱해져높은
전류구동
능력을
가짐.• 회로의
단점
–
NPN TR이
off 되었을
때베이스에
축적된
전하의방전통로가
없어
동작속도저하
• NPN TR이
off 되었을
때
베이스
전하를방전시키는
저항
R1과 R2
가
추가된
회로• R1
–
Pull-down 저항• VOH
= VDD
– VBE2
• VOL
= 0V
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그림
2-7. 접지대신
출력에
연결된
R2
그림
2-8. 저항
R1과
R2 대신
QR1 , QR2가 사용된 회로
• R2
를
출력
노드에
연결• R2
–
Pull-up 저항• VOH
= VDD, VOL
= 0V
• 저항
대신
NMOS QR1
과 QR2
를 사용• QR1
–
입력이
0V일
때만
On 되어
Q1
이빨리
Off 되도록
도움.• QR2
–
입력이
VDD
일 때만 On되어 Q2
가빨리
Off 되도록
도움.• VOH
= VDD
– VBE2
, VOL
= VBE1
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2.4 CMOS2.4 CMOS
래치업래치업
121
그림
2-9. CMOS 회로의
기생
트랜지스터
그림
2-10. CMOS 래치업
회로
• latch-up : 기생
TR에
의해
VDD
와 VSS
사이에
전류통로를
형성하게
되는
것• 많은
전류가
흐르게
되어
회로
파괴
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• CMOS Latchup- power glitch- alpha particle
• 심각한손상
• SCR 동작특성
• Guard Ringn+(VDD ) : reduce R2p+(VSS ) : reduce R1
그림
2-11. 래치업
회로의
I-V 특성
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2.5 CMOS2.5 CMOS
인버터의인버터의
지연시간지연시간
그림
2-12. 지연
시간
tPHL과
tPLH의 정의
• 신호전파지연시간
-
입력
파형의
천이가
일어난
시점에서
출력파형의
전압이VOH
와 VOL
의
중간지점에
도달한
시점까지의
시간
하강지연시간
상승지연시간
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21
2
21
))43ln()(
)(2
PHLPHLPHL
DD
TNDD
TNDDNPHL
TNDDN
TNPHL
tttV
VVVVk
Ct
VVkCVt
그림
2-13. NMOS에 의한 방전 전류 IDN
하강 지연
tPHL
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21
2
21
)||43ln(|)|(
|)|(2
||
PLHPLHPLH
DD
TPDD
TPDDPPLH
TPDDP
TPPLH
tttV
VVVVk
Ct
VVkVCt
그림
2-14. PMOS에 의한 충전 전류 IDP
상승 지연
tPLH
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• 디지털
회로의
성능
표현
– 전력지연곱(PDP = PDavg
tP
)
• 회로의
평균
전력소비와
평균지연시단을
측정하여
계산
• 단위
= (watts)(sec) = joules
– 논리계산당
소모되는
에너지
• 동일한
제작기술에
대하여
PDP 일정
– 제작기술의
척도
• CMOS 인버터의
PDP ∝
CL
VDD2
2.6 2.6 전력전력
지연지연
곱곱
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2.7 SPICE 2.7 SPICE 시뮬레이션시뮬레이션
그림
2-16. CMOS 인버터의
회로도
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* CMOS inverter
MP 3 2 1 1 pfet
L = 1.0U W = 4.0U
MN 3 2 0 0 nfet
L = 1.0U W = 4.0U
C 3 0 0.03PF
* input 2, output 3, VDD 1, VSS 0
* MOS SPICE parameters
.MODEL nfet
NMOS (LEVEL=2 VTO=0.8 KP=2.0E-5 GAMMA=0.45 PHI=0.6
+ LAMBDA=.02 TOX=200E-10 NSUB=1.0E+16
+ UO=700 VMAX=70000 NSS=0.0 TPG=1.00 RSH=0
+ LD=0.18U XJ=0.6U CGSO=0.9E-10 CGDO=0.9E-10
+ CJ=1.4E-4 MJ=0.6 CJSW=6.5E-10 MJSW=0.3)
.MODEL pfet
PMOS (LEVEL=2 VTO=-0.7 KP=2.0E-5 GAMMA=0.45 PHI=0.6
+ LAMBDA=.04 TOX=200E-10 NSUB=1.5E+16
+ UO=250 VMAX=34600 NSS=0.0 TPG=-1.00 RSH=0
+ LD=0.18U XJ=0.4U CGSO=1.4E-10 CGDO=1.4E-10
+ CJ=2.4E-4 MJ=0.5 CJSW=3.5E-10 MJSW=0.3)
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* Power Source
VDD 1 0 DC 5
* Input Wave Form
VIN 2 0 DC 0 PWL(0ns 0 0.1ns 5 10ns 5 10.1ns 0 20ns 5 30ns 5)
* Perform a Transient Analysis with a Step Size of 0.1ns for 40ns
.TRAN 0.1ns 40ns
.DC VIN 0 5 0.05
* Provide Values and Plots for Vin and Vout
.PRINT TRAN V(2) V(3)
.PLOT TRAN V(2) V(3)
.END
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그림
2-17. CMOS 인버터의
VTC
그림
2-18. CMOS 인버터의 과도 해석