1/47 Mercredi 21 Février 2007Soutenance de thèse de Julien Delorme Méthodologie de modélisation...

Mercredi 21 Février 2007 Soutenance de thèse de Julien Delorme 1/47

Méthodologie de modélisation et d'exploration d'architecture de

réseaux sur puce appliquée aux télécommunications

Julien DelormeIETR groupe CPR

Soutenance de thèse de doctorat de l’Institut National des Sciences Appliquées de Rennes

Projet Européen 4MORE

Amphithéâtre Bonnin, INSA de Rennes Mercredi 21 Février 2007


PLANPLAN

1.Contexte, problématiques

2.Objectifs et Contributions

3.Le flot de conception

4.Applications et résultats

5.Conclusions et perspectives


1. Contexte, problématiques

2. Objectifs et Contributions

3. Le flot de conception

4. Résultats

5. Conclusions et perspectives






1. Problématiques des SoC2. Les médias de communication actuels3. Les limites de ces médias de communication4. Les réseaux sur puce (NoC)5. La problématique de mise en œuvre


L’évolution technologique– Densité d’intégration

Les contraintes du marché– Intégration de plus en plus de standards– Nombre d’applications grandissant– Délais de mise sur le marché (Time to market)

Les contraintes des applications– Gestion de plus grands volumes de données– Besoins en bande passante de plus en plus forts– Flexibilité, faible consommation

Solutions face à ces contraintes– Réutilisation de l’existant (IP: Intellectual Property)– Utilisation de médias de communication performants– Augmentation du niveau d’abstraction– Réalisation d’outils de CAO pour l’aide à la conception

(Logiciel, Application, Architecture)




4. Résultats







4. Résultats


Téléphones cellulaires

multistandards

Principe d’intégration de systèmes complexes sur puce : System On Chip (SoC)

Bibliothèque d’IP

Besoins des SoC:– Réutilisation de l’existant– Accélération des phases de développement– Flexibilité– Performances

Besoins de méthodes et d’outils de conception adaptés

GSM, EDGE,3G

Vidéo

Photo

Agenda

Lecteur mp3

Bluetooth, WiFi

Modem

WAP

Jeux






4. Résultats


Topologie point à point+ Liens dédiés : bande passante non partagée- Pas de reconfiguration des communications- Pas de souplesse d’évolution de l’application

IP0

IP2IP3

IP1

IP4

Topologie Bus+ Souplesse d’évolution de l’application + Niveau de priorité dans les communications- Bande passante partagée et limitée

Mémoire ProcesseurDMA

IP 1 IP 2 IP 3 IP 4 IP 5 IP 6

ARBITRE

DSP

I/O

Mémoire ProcesseurDMA

IP 1 IP 2 IP 3 IP 4 IP 5 IP 6

ARBITRE

DSP

I/O

Topologie Bus hiérarchiques + Souplesse d’évolution et d’extension de l’application+ Bande passante plus grande pour chaque bus- Ordonnancement avant placement sur bus - Latence au niveau du/des pont(s)

MémoireDMA

IP 1 IP 2 IP 3 IP 4

DSP

I/O

Mémoire Processeur

DMA IP 5 IP 6

ARBITRE

PONT

ARBITRE

MémoireDMA

IP 1 IP 2 IP 3 IP 4

DSP

I/O

Mémoire Processeur

DMA IP 5 IP 6

ARBITRE

PONT

ARBITRE






4. Résultats


Niveau application– Débit d’information cumulé grandissant– Augmentation des besoins en performances– Evolution, adaptation

Niveau architecture– Grande scalabilité– Proposition de choix d’architectures plus performantes– Respect des contraintes de temps réel (bande passante, latence)

Niveau conception– Abstraire le problème en le modélisant– Automatiser les phases d’explorations (coûts en temps et source d’erreurs)– Réduire le temps de conception (Time to market)– Déterminer et maximiser les critères pour aboutir plus rapidement à une

solution qui convient

Solutions pour les futurs SoCLes réseaux sur puce

ou NoC






4. Résultats


NI NI

NINI

Unité de traitement




Les routeurs Les interfaces réseau (NI) Les unités de traitement (IP)

ROUTEUR ROUTEUR

ROUTEUR ROUTEUR

Bus unidirectionnelssur 32bits

+Signaux

d’acquittement

Message

FLIT de données

FLIT d’en-tête

PaquetN°1

PaquetN°2

L’architecture d’un réseau sur puce :

Information de contrôle : chemin de routage, taille du paquet,

commande,…


FLIT : Flow control unIT

32 bits de données

1 FLIT de données ou d’en-tête (32 bits)

Données utiles





4. Résultats


Topologie 2D

R

IP

R

IP

R

IP

R

IP

R

IP

R

IP

R

IP

R

IP

R

IP

R

IP

R

IP

R

IP

R

IP

R

IP

R

IP

R

IP

Topologie en octogone Topologie 3D

R IP

R R R

R IP

R IP

R IP

R IP

R IP

IP IP IP

R IP

R R R

R IP

R IP

R IP

R IP

R IP

IP IP IP

Les topologies de réseaux :R

R R

R

IP IP IP IP

R

IP IP IP IP

R

IP IP IP IP

R

IP IP IP IP

Topologie en arbre élargi+ Bonne scalabilité- Goulet d’étranglement sur les routeurs intermédiaires

R

IP

R

IP

R

IP

R

IP

R

IP

R

IP

R

IP

R

IP

Topologie en anneau

+ Facilité de mise en œuvre- Limite de bande passante

+ Latence réduite à 2 routeurs par communication- Structure non entièrement régulière

+ Structure régulière+ Facilité de routage et de mise en œuvre

+ Structure régulière+ Débit cumulé supérieur - Réalisation sur silicium


R R R

R

IP

R

IP

R

IP

R

IP

R

IP

R

IP

R

IP

R

IP

R

IP

R

IP

R

IP

R

IP

IP IP IP





4. Résultats


La qualité de service (QoS : Quality of Service) :

• QoS en BE (Best Effort) : • QoS en GT (Guaranteed Traffic) :

OrdonnancementC1

C2

C3

+ Utilisation maximale des bandes passantes des liens de communication- Latence des communications non prédictible- Débits non garantis

+ Trafic garanti pour chaque communication (TDMA : Time Division Multiple Access)- Sous utilisation des bandes passantes des liens de communication du réseau- Les tables d’ordonnancement augmentent la complexité des routeurs ou des NI

Latence

C1

C2

C3

C1

C3

Table d’allocation

tS1 S2 S3

C1 C3 t






4. Résultats


Les avantages des réseaux sur puce :– Interconnexions : flexibles, extensibles, grand débit cumulé– Pas d’arbitrage central– Deux qualités de service : BE, GT

Les inconvénients des réseaux sur puce :– Latence (fonction du nombre de routeurs traversés)– Besoin de règles pour garantir le trafic (contexte GT)– Risque de contention ou de deadlock – Coût matériel plus important comparé à une approche bus – Complexité de mise en œuvre accrue

Pourquoi le NoC devient incontournable ?– Complexité grandissante des schémas d’interconnexion entre les UT– Nécessité de proposer une qualité de service pour les communications– Répondre aux besoins actuels et futurs des SoC :

Flexibilité Evolutivité Scalabilité






4. Résultats


Besoins :– Modélisation de l’application – Méthodes et outils de décision– Respect des contraintes temps réel

L’espace de conception :– Topologie– Chemins des communications– Taille des paquets– Profondeur de FIFO– Fréquence du NoC

Positionnement des travaux :– Proposition d’un modèle de représentation des blocs de traitement– Outil d’exploration automatisé pour parcourir l’espace de conception– Etendre l’exploration par une émulation sur plate-forme matérielle

Problème d’optimisation :– Approche heuristique pour l’Adéquation Algorithme Architecture– Exploiter au maximum les capacités du NoC– Explorer l’espace de conception pour garantir les contraintes temps réel






4. Résultats







1. Le projet Européen 4MORE2. Les objectifs du projet3. Les contraintes du projet4. Les contraintes de mise en œuvre du NoC5. Nos contributions


Notre contribution dans le cadre du WP4




4. Résultats


4MORE

Enjeux au niveau du projet :

– Spécifier la couche physique en voie montante et voie descendante

– Développer une plate-forme de simulation algorithmique commune

– Comparer les performances des techniques de transmission avancées

– Réaliser une plate-forme matérielle de développement commune Enjeux au niveau recherche :– Détection multi-utilisateurs, interférences multi-cellules, estimation de canal, MIMO

– Réalisation d’un démonstrateur employant un média de communication innovant

Proposition de choix pour les futurs standards de radiocommunication 4G







4. Résultats


Partenaires: CEA-LETI, France Telecom R&D, Mitsubishi Electric ITE-TCL, IETR, DLR, Univ. Madrid, Inst. Télécom. Portugal, STMicroelectronics, Acorde, Univ. Surrey.

P P D D D D D D D D P P D D D D D D D D P P D D D D D D D DS Z

TX TG RX TG TX TG RX TG TX TG RX TG TX TG RX TG

SLOTT

OFDMT

msTSLOT 667.0sTOFDM 8.20

sTG 8.20Trame

P P D D D D D D D D P P D D D D D D D D P P D D D D D D D DS Z

TX TG RX TG TX TG RX TG TX TG RX TG TX TG RX TG

SLOTT

OFDMT

msTSLOT 667.0sTOFDM 8.20

sTG 8.20Trame

Paramètres et services

Débits 50-100Mbps à 3km/h en environnement intérieur

20Mbps à 60km/h en environnement urbain

10Mbps à 300km/h (train)

Fréquence porteuse

5GHz

Services Multimédia





4. Résultats


Emission:

Réception:

Valider les choix d’algorithmes du WP1 dans le

démonstrateur matériel

Utilisation d’un média de communication innovant :

le NoC FAUST

?

Implantation sur matériel


Contraintes de réalisation du démonstrateur final :

RAM CHANNEL CODERBIT

INTERLEAVINGMAPPING

MIMO ENCODER

CDMA

OFDM MODULATION 1

OFDM MODULATION 2

RF IF 2RF IF 1

RAM CHANNEL CODERBIT

INTERLEAVINGMAPPING

MIMO ENCODER

CDMA

OFDM MODULATION 1

OFDM MODULATION 2

RF IF 2RF IF 1

RAM RF IF 1

RAM RF IF 2

OFDM DEM 1

OFDM DEM 2

ROTOR 1

ROTOR 2

CFO 1

CFO 2

MIMO CHANNEL ESTIMATION 1


CDMA

SOFT DEMAPPING

BIT INTERLEAVING

CHANNEL DECODER

MAC LAYER

MIMO DECODER 3

MIMO DECODER 1

MIMO DECODER 2RAM RF IF 1

RAM RF IF 2

OFDM DEM 1

OFDM DEM 2

ROTOR 1

ROTOR 2

CFO 1

CFO 2



CDMA

SOFT DEMAPPING

BIT INTERLEAVING

CHANNEL DECODER

MAC LAYER

MIMO DECODER 3

MIMO DECODER 1

MIMO DECODER 2

MIMO DECODER 3

MIMO DECODER 1

MIMO DECODER 2





4. Résultats


UT UT UT UT UT UT UT

UT

UT UT UT UT

6

NI

7

NI

8

NI

9

NI

10

NI

R R R R

R R R R

R R R R

R R R R

R R R R

R

R

R

R

R

1

NI

2

NI

3

NI

4

NI

5

NI

11

NI

12

NI

13

NI

14

NI

15

NI

16

NI

17

NI

18

NI

19

NI

20

NI

21

NI

22

NI

23

NI

24

NI

25

NI

NI

UT

NI

UT

NI

UT

NI

UT

NI

UT

NI

UT

NI

UT

NI

UT

NI

UT

NI

NI NI NI

UT

NI

UT

NI

NI NI NI NI

UT

NI

NI NI NI NI NI

Enjeux de la mise en œuvre

– Modélisation de l’application

– Trouver une topologie adaptée

– Contraintes de placement

– Faire des choix de chemins de routage des communications

– Dimensionnement des ressources matérielles

Contrainte

Topologie

Vérification des conditions temps-réel


Application





4. Résultats


Application

– Etude des blocs fonctionnels des voies montante et descendante

– Modéliser et caractériser ces unités de traitement

Architecture

– Dimensionner le réseau

– Donner des contraintes de placement

– Proposer des chemins de routage

– Ajuster les paramètres matériels de l’architecture

Etude de l’AAA

– Respect des contraintes temps réel de l’application (cadence symbole OFDM)

– Contexte d’étude pire cas (quantité de données maximale entre blocs)











4. Résultats


1. Présentation du NoC FAUST2. Le flot de conception du modèle SystemC original3. Les limitations de ce flot4. Le flot de conception proposé5. Les modes automatique et semi-automatique6. L’analyse des performances du NoC





4. Résultats


Le NoC FAUST (Flexible Architecture of Unified System for Telecommunication) :

– Développé par le CEA LETI de Grenoble

– Obtention des codes sources (NDA) dans le cadre du projet

– Version en SystemC pour simulation au niveau TLM

– Version en VHDL pour implantation sur FPGA et réalisation d’ASIC

Réalisation de l’implantation matérielle

Validation et exploration au niveau SystemC

Contraintes matérielles


NI

IP

OP

IP

OP

IP OP

IP OP

IP

OP

ArbitreOUEST

SUD

NORD

EST


DATA

SEND

DATA

ACCEPT

DATA

SEND

DATA

ACCEPT

DA

TA

SEN

D

DA

TA

AC

CE

PT

DA

TA

SEN

D

DA

TA

AC

CE

PT

DATA

SEND

DATA

ACCEPT

IP : Input Port (port d’entrée)OP : Output Port (port de sortie)

NI

IP

OP

IP

OP

IP OP

IP OP

IP

OP

ArbitreOUEST

SUD

NORD

EST


DATA

SEND

DATA

ACCEPT

DATA

SEND

DATA

ACCEPT

DATA

SEND

DATA

ACCEPT

DATA

SEND

DATA

ACCEPT

DA

TA

SEN

D

DA

TA

AC

CE

PT

DA

TA

SEN

D

DA

TA

AC

CE

PT

DA

TA

SEN

D

DA

TA

AC

CE

PT

DA

TA

SEN

D

DA

TA

AC

CE

PT

DATA

SEND

DATA

ACCEPT

IP : Input Port (port d’entrée)OP : Output Port (port de sortie)





4. Résultats


Les caractéristiques du réseau :– Mode commutation : Packet switching– Mode de gestion de flux : Wormhole– Qualité de service : Best Effort (BE)– Routage : routage par la source– Nombre de canaux virtuels : 2– Topologie : 2D torus

Nb FLIT à écrire

Nb FLIT à écrire

SORTIENb FLIT à

lire

Nb FLIT à lire

Temps de traitement

(Ncycles)

ENTREE

FIFO 1

FIFO 2

FIFO 1

FIFO 2

BLOC de traitement

NI NI

Modélisation des unités de traitement (bloc fonctionnel) :

Caractéristiques des UT :1. Taille des données en entrée

2. Temps de traitement des données

3. Taille des données produites en sortie


NoC NoC


Interface réseau (NI)

Port d’entrée (IP

)

Port de sortie (O

P)

Read / Write Decoder (RWD)

Configuration Manager (CFM) ITM

FIFO 1

ICC 2

FIFO 2

ICC 1

FIFO

OCC

Crédits

Crédits

Configuration

GO et

INIT_WRITE

Crédits



Port d’entrée (IP

)

Port de sortie (O

P)


Configuration Manager (CFM) ITM

FIFO 1

ICC 2

FIFO 2

ICC 1

FIFO

OCCOCC

Crédits

Crédits

Configuration

GO et

INIT_WRITE

Crédits

Unité de traitementUnité de traitement




4. Résultats


Configuration des ports d’entrée du NI :– Chemin de routage des paquets de crédits– Taille des paquets– Montant total des crédits à recevoir– Enchainement des configurations

Configuration des ports de sortie du NI :– Chemin de routage des paquets de données– Taille des paquets– Montant total des données à émettre

6

NI

7

NI

CPU

NI

9

NI

R R R R

R R R R

R R R R

R R R R

1

NI

2

NI

3

NI

4

NI

11

NI

12

NI

13

NI

14

NI

16

NI

17

NI

18

NI

19

NI

Gestion du réseau par le processeur de contrôle



Fichiers de configurations

Processeur de contrôle

Création des UT

Fichiers de structure

Spécification matérielle des NI

Contraintes de placement sur la matrice

Création des routeurs

Spécifications des routeurs

Création de la matrice 2D du NoC avec UT

Chargement des configurations des NI

Validation des configurations

Lancement des simulations

Matlab

Performances ressources de traitement




4. Résultats



Configuration matérielle du

réseau

Configuration logicielle du

réseau

Pas de généricité





4. Résultats


Les inconvénients du flot de conception initial :

– Spécification des UT dans le code source

– Pas de fichiers de contrainte de placement

– Dimensionnement et routage de la matrice non automatique

– Contexte multi-composants non pris en charge

– Performances des liens des routeurs et des UT

– Méthode AAA pour le placement routage

Manque de souplesse de mise en œuvre Peu de flexibilité dans le flot de conception Modification de topologie longue et source d’erreurs



Mode semi-automatiqueMode automatique

AAA

APGAPGARGARG

Génération matérielle du NoC

Configuration logicielle du NoC



Spécification manuelle des contraintes (Excel)

Performances des routeurs

Performances des UT

Configuration et validation des NI

Structure UT et NoC Placement

ArchitectureArchitecture ApplicationApplication

Emulation sur plateforme FPGA

XML

Ajustement de

paramètres


Mode semi-automatiqueMode automatique

AAA

APGAPGARGARG

Génération matérielle du NoC

Configuration logicielle du NoC



Spécification manuelle des contraintes (Excel)

Performances des routeurs

Performances des UT

Configuration et validation des NI

Structure UT et NoC Placement

ArchitectureArchitecture ApplicationApplicationArchitectureArchitecture ApplicationApplication

Emulation sur plateforme FPGA

XML

Ajustement de

paramètres





4. Résultats


Le diagramme du flot de conception mis en œuvre

Configuration matérielle

Configuration logicielle

Génération des fichiers de contraintes


Apport de généricité

Apport de généricité





4. Résultats


Algorithme de routage du réseau et placement des unités de traitement :

– Prise en charge du mode mono-composant

– Prise en charge du mode multi-composants

Deux modes de fonctionnement mis en œuvre dans le flot de conception :

– Mode automatique : mise en œuvre d’une heuristique d’AAA

– Mode semi-automatique: spécifications manuelles de l’application et de l’architecture dans un classeur Excel

Génération de fichiers de contraintes identiques

Génération de fichiers de résultats post simulations :

– Latences des données dans les UT

– Charges des liens des routeurs

Génération du code VHDL équivalent aux simulations SystemC :

– Accélération des simulations par émulation matérielle sur FPGA






4. Résultats


Le mode automatique :

AAA

Graphe d’applicationGraphe d’architecture

Génération du NoC et lancement des simulations

Fichiers de contraintes


ApplicationArchitecture

3

NI

4

NI

R1 R2

R3 R4

1

NI

2

NI R1

R2

R3

R4

p24p13

p34

p21

p31

p43

p12

p423

NI

4

NI

R1 R2

R3 R4

1

NI

2

NI

3

NI

4

NI

R1 R2

R3 R4

1

NI

2

NI R1

R2

R3

R4

p24p13

p34

p21

p13

p34

p21

p31

p43

p12

p31

p43

p12

p42

C1

C2

C3

C4

b12 v12

b23 v23

b34 v34

b13 v13

T1

T3 T2

T4

C1

C2

C3

C4

b12 v12

b23 v23

b34 v34

b13 v13

T1

T3 T2

T4

T1

T3 T2

T4





4. Résultats


Le mode automatique :– Mise en œuvre d’une heuristique gloutonne dédiée à l’architecture NoC– Travaux basés sur ceux de Jingcao Hu et Radu Marculescu « Exploiting the Routing Flexibility for Energy/Performance Aware Mapping of Regular NoC Architectures » 2003

)(:1

)(:0,

)))(),((,()()(

)()(,

)(,

,

,

,

,

,

nmk

nmk

nmk

jika

jik

ii

ii

pLl

pLlplf

avec

cmapcmapplfablB

CjmapCmapCCjC

TCmapCC

ji

R R R

R R R

R R R

3

NI

4

NI

5

NI

1

NI

2

NI

3

NI

6

NI

CPU

NI

7

NI

jia

jiab,

,th_lien B


UT UT UT UT

UT

UT

Application

Phase 1 : Placement

Phase 2 : Routage

Phase 3 : Bande passante

UT

NI

UT

NI

UT

NI

UT

NI

UT

NI

UT

NI

NI

CPU

NI NIDéfinition de l’heuristique :





4. Résultats


Le mode semi-automatique : Spécifications manuelles des contraintes (architecture, application, placement des UT sur la matrice) classeur Excel

Exemple:Une matrice 8*8 nécessite 282 fichiers


MACRO de génération de fichiers de contraintes

Configuration des ICC et OCCValidation de l’application

Structure des NItopologie du NoC

Architecture Application

• Fichier de structure des NI :

Top.resimu01.strTop.resimu02.strTop.resimu03.str

…

• Fichier de structure du NoC :

noc_architecture.str

• Fichier de spécification des UT connectées aux

routeurs :application_description.str

• Fichier de configuration des ICC et OCC du NoC:TOP.res_simu01_1.cfgTOP.res_simu02_1.cfg

…

• Fichier de commande du ou des processeur(s) de

contrôle :CPU_command_1.cfgCPU_command_2.cfg

…

Spécification des UT + NI

Spécifications des communications + commande CPU


Routage interne Routage externe Routage des I/O

R R R

R R R

R R R

R R R

R R R

R R R

R R R

R R R

R R R

R R R

R R R

R R R

Routage interne Routage externe Routage des I/O

R R R

R R R

R R R

R R R

R R R

R R R

R R R

R R R

R R R

R R R

R R R

R R R

R R R

R R R

R R R

R R R

R R R

R R R

R R R

R R R

R R R

R R R

R R R

R R R

R R R

R R R

R R R




4. Résultats


Le routage automatique du réseau:– Algorithme de routage :

Création de la matrice de routeurs Routage en mode mono ou multi-composants

Phase 1 Phase 2 Phase 3


Colonnes

Lig

nes

Colonnes

Lig

nes Composant 1

Composant 2

Composant 3

Composant 1





4. Résultats


Performance des liens des routeurs du réseau :

– Réseau fonctionnant à une fréquence 100MHz

– Bande passante de 3200Mbit/s

saturation des liens

Performance des ressources de traitement :

– Performance des UT obtenues par l’équation

oti TTTT – Où :

• Ti : latence des données en entrée

• Tt : latence de traitement des données

• To : latence d’émission des données en sortie






4. Résultats







1. Les contextes du projet 4MORE2. L’étude du contexte mono-composant3. L’étude du contexte multi-composants (démonstrateur final)4. Emulation d’un NoC sur plateforme FPGA





4. Résultats


Contribution au projet 4MORE dans le cadre du WP4

Les deux contextes abordés :– Contexte mono-composant– Contexte multi-composants (démonstrateur final)

Les critères d’études: – Topologie– Dimensionnement des ressources matérielles– Chemins de routage– Impact de la fréquence de fonctionnement du réseau– Respect des contraintes temps réel






4. Résultats


Codage canal

Entrelacement

CBS

Encodeur MIMO

Etalement

Modulation OFMD 1 Modulation OFMD 2

RF IF 2

Données

RF IF 1

Pilotes

RAM RF IF 1RAM RF IF 2

TFC1TFC2

Démodulation OFDM 2

Décodeur MIMOEstimateur de canal MIMO

Etalement

CBS-1

Entrelacement

Décodage canal

Egaliseur

Pilotes + données

Légende :

TX RX

Démodulation OFDM 2

donnéesPilotes

RAM

Contexte mono-composant : réalisation finale du SoC

– Intégration des blocs de traitement dans une seule matrice NoC






4. Résultats


Choix de topologie : 23 blocs fonctionnels matrice 46 (24 routeurs)

Critères d’exploration :

– Chemins de données

– Profondeurs des FIFO des NI

– Fréquence de fonctionnement du NoC

– Taille des paquets de données et de crédits






4. Résultats


La voie montante :

– FIFO de 16 FLIT– Paquets de 8 FLIT– Fréquence > 150MHz

La voie descendante :

– FIFO de 16 à 1280 FLIT– Paquets de 8 à 64 FLIT– Fréquence > 150 MHz

Fréquence de fonctionnement supérieure à 150MHzFIFO de grandes tailles (1024 FLIT)Taille de paquets variable






4. Résultats


Contexte multi-composants : validation du démonstrateur final du projet

– Composants imposés: ASIC FAUST (structure et topologie figée)

– Intégration des blocs de traitement dans un contexte multi-composants

Codage canal

Entrelacement

CBS

Encodeur MIMO

Etalement


RF IF 2

Données

RF IF 1

Pilotes

RAM

Codage canal

Entrelacement

CBS

Encodeur MIMO

Etalement


RF IF 2

Données

RF IF 1

Pilotes

RAMRAM

Légende :

TX RX

Légende :

TX RX

RAM RF IF 1RAM RF IF 2

Démodulation OFDMDémodulation OFDM

ROTOR 1ROTOR 2 CFO 1CFO 2

Estimateur de canal MIMO 1

Etalement

CBS-1

Entrelacement

Décodage canal

Pilotes + données Pilotes + données

Décodeur MIMO






4. Résultats


Spécifications de l’ASIC FAUST: – Réalisé par le CEA LETI– Technologie 0.13µm– CPU : ARM946– 8 Millions de portes– 275 I/O– Fmax = 175MHz

RAM IF58 Pads

ETHERNET IF17 Pads

Async/ Sync IF

Async node

NOC2 IF

83 Pads

LIST

NoC

HouseKeeping

LETI

FT R&D

MITSUB-ITE

LETI

OFDMMOD.

ALAM.MOD.

CDMAMOD. MAPP.

BITINTER.

TURBOCODER

RAM CPU RAMEXT.RAMCTRL

AHB

ROTOR EQUAL.CHAN.EST.

CONV.DEC.

ETHERNET

FRAMESYNC.

ODFMDEM.

CDMADEM.

DE-MAPP.

DE-INTER.

DART

EXP

SPort

APort

NOC1 IF

84 PadsSPort

APort

RAC

NoCPerf.

EXP

CONV.CODER

Clk & Test CTRL

RAM IF58 Pads

ETHERNET IF17 Pads

Async/ Sync IF

Async node

NOC2 IF

83 Pads

LIST

NoC

HouseKeeping

LETI

FT R&D

MITSUB-ITE

LETI

OFDMMOD.

ALAM.MOD.

CDMAMOD. MAPP.

BITINTER.

TURBOCODER

RAM CPU RAMEXT.RAMCTRL

AHB

ROTOR EQUAL.CHAN.EST.

CONV.DEC.

ETHERNET

FRAMESYNC.

ODFMDEM.

CDMADEM.

DE-MAPP.

DE-INTER.

DART

EXP

SPort

APort

NOC1 IF

84 PadsSPort

APort

RAC

NoCPerf.

EXP

CONV.CODER

Clk & Test CTRL

FAUST: Flexible Architecture of Unified System for Telecommunication

Choix de topologie :

FAUST

FAUST

FPGA

FPGA






4. Résultats


AS

IC 1

FP

GA

2F

PG

A 1

OFDM MOD

MIMO ENCO

D

CDMA MOD

MAPPING

BIT INTER

CHANNEL COD

NoC PERF

RAM 1

CPURAM

2

EXT RAM CTRL

ROTOR

ETHERNET

FRAME

SYNC

OFDM DEMO

DCDMA

MAPPING

BIT DE

INTER

CHANNEL DEC

OFDM MOD

MIMO ENCO

D

CDMA MOD

MAPPING

BIT INTER

CHANNEL COD

NoC PERF

RAM 1

CPURAM

2

EXT RAM CTRL

ROTOR

ETHERNET

FRAME

SYNC

OFDM DEMO

DCDMA

MAPPING

BIT DE

INTER

CHANNEL DEC

TX BB to RF 1

MIMO CHA

NNEL EST

RX RAM RF 1

MIMO DEC

CFO 1

TX BB TO

RF 2

MIMO CHA

NNEL EST

RX RAM RF 2

CFO2AS

IC 2

AS

IC 1

FP

GA

2F

PG

A 1

OFDM MOD

OFDM MOD

MIMO ENCO

D

MIMO ENCO

D

CDMA MOD

CDMA MOD

MAPPING

MAPPING

BIT INTER

BIT INTER

CHANNEL COD

CHANNEL COD

NoC PERFNoC

PERFRAM

1RAM

1CPUCPU

RAM 2

RAM 2

EXT RAM CTRL

EXT RAM CTRL

ROTOR

ROTOR

ETHERNETETHERNET

FRAME

SYNC

FRAME

SYNC

OFDM DEMO

D

OFDM DEMO

DCDMACDMA

MAPPING

MAPPING

BIT DE

INTER

BIT DE

INTER

CHANNEL DEC

OFDM MOD

OFDM MOD

MIMO ENCO

D

MIMO ENCO

D

CDMA MOD

CDMA MOD

MAPPING

MAPPING

BIT INTER

BIT INTER

CHANNEL COD

NoC PERFNoC

PERFRAM

1RAM

1CPUCPU

RAM 2

RAM 2

EXT RAM CTRL

EXT RAM CTRL

ROTOR

ROTOR

ETHERNETETHERNET

FRAME

SYNC

FRAME

SYNC

OFDM DEMO

D

OFDM DEMO

DCDMA

MAPPING

MAPPING

BIT DE

INTER

BIT DE

INTER

CHANNEL DEC

TX BB to RF 1

MIMO CHA

NNEL EST

RX RAM RF 1

MIMO DEC

TX BB to RF 1

TX BB to RF 1

MIMO CHA

NNEL EST

MIMO CHA

NNEL EST

RX RAM RF 1

RX RAM RF 1

MIMO DEC

MIMO DEC

CFO 1

CFO 1

TX BB TO

RF 2

TX BB TO

RF 2

MIMO CHA

NNEL EST

MIMO CHA

NNEL EST

RX RAM RF 2

RX RAM RF 2

CFO2CFO2AS

IC 2

Structure globale : matrice 88

Critères d’exploration :– Chemins de données– Profondeurs des FIFO des NI des FPGA– Fréquence de fonctionnement du NoC– Congestion des I/O






4. Résultats


La voie montante :– FIFO de 1024 FLIT de FPGA– Fréquence > 90MHz

La voie descendante :– FIFO de 1024 FLIT– UT connectées sur plusieurs routeurs– Fréquence > 120 MHz

Fréquence de fonctionnement supérieure à 130MHzFIFO de grandes tailles (1024 FLIT)Taille de paquets fixe à 8 FLIT





Po

rt d’entrée (IP)

Po

rt de sortie (OP

)FIFO 1

ICC 2

FIFO 2

ICC 1 FIFO

OCC

FSM

C1

R11 R12

C2

R21 R22

C4

R41 R42

C3

R31 R32


Configuration Manager (CFM)

Configuration

GO etINIT_WRITE

Configuration

Configuration

validation

Configuration

validation



Po

rt d’entrée (IP)

Po

rt de sortie (OP

)FIFO 1

ICC 2

FIFO 2

ICC 1 FIFO

OCC

FSM

C1

R11 R12

C2

R21 R22

C4

R41 R42

C3

R31 R32


Configuration Manager (CFM)

Configuration

GO etINIT_WRITE

Configuration

Configuration

validation

Configuration

validation




4. Résultats


Emulation sur plate-forme FPGA

– Architecture générique d’unité de traitement

– Processeur de contrôle : le MicroBlaze

MBWrapper

RX

NI

R R

R R

TX

NI

TX/RX

NI

Modélisatio

n

Identique

Compteurs de génération de trafic MicroBlaze






4. Résultats


MBWrapper

BB

NI

R R

R R

AA

NI

AB

NI

MicroBlaze sendMicroBlaze acceptAA sendAA acceptAB sendAB acceptBB sendBB acceptBA sendAA sendAB sendBB send

Configuration des NI par le Microblaze

Echange de paquets de

données






4. Résultats


Fonction Coût en slices Nombre Total (slices)

Routeur ~1000 4 4000

MicroBlaze ~1000 1 1000

NI+ UT générique ~500 3 1500

Résultat de synthèse : 7000 Slices (Xilinx Virtex4 SX35 : 50% d’occupation) Outils utilisés : EDK 8.1.02, ISE 8.1.03, Modelsim 6.0d et Chipscope Pro 8.1.02

Fréquence maximale : 60MHz (1920Mb/s) Validation des transactions sur le réseau (Chipscope) Wrapper Microblaze NoC avec les ports FSL

Validation de l’architecture générique proposée par une implantation Amélioration du code VHDL pour gagner en surface et en fréquence de fonctionnement Mettre en œuvre la description XML du flot de conception


TX

TX/RX

RX

MicroBlaze


1. Conclusion2. Perspectives




4. Résultats






5.Conclusion et perspectives






4. Résultats


Contributions principales :

– Proposition d’un flot de conception

– Mise en œuvre d’une heuristique de placement routage

– Modèle et architecture générique de représentation des blocs de traitement d’une chaîne algorithmique

– Développement d’un outil de CAO intégrant le flot de conception proposé (SystemC et VHDL)

– Validation des contributions dans le cadre du projet 4MORE

– Validation d’un NoC sur une plate-forme de prototypage (FPGA)

CONCLUSION






4. Résultats


A court terme :

– Optimiser la taille des FIFO des interfaces réseau (réduction des coûts mémoire)

– Optimiser le code VHDL du routeur pour : réduire le coût en surface augmenter la fréquence de fonctionnement

– Mise en œuvre de la description XML dans le flot de conception proposé

– Modélisation en consommation du réseau

– Amélioration du mode automatique A long terme :

– Réalisation d’une interface graphique

– Modéliser d’autres applications orientées contrôle (traitement vidéo ou image)

PERSPECTIVES





4. Résultats



Outil de développement et de test pour l’émulation : Caractéristiques de la plateforme:

– Carte au format PCI (32/64bits)

– Disques SCSI Ultra320

– Contrôleur SCSI Adaptec 39320R

Objectif:

– Emuler un SoC intégrant un NoC

– Transfert des résultats de traitement sur support SCSI

– Post traitement des données sous Matlab

BUS PCI

Carte de prototypage

FPGA

Contrôleur SCSI

Virtex II 4000

RAM


01110

01110

SoC

Interface PCI

…011100101001011011111101

…011100101001011011111101

BUS PCI

RAM

P3 P4P1 P2

DATA

Disque 1 Disque 2 Disque 3 Disque 4

Contrôleur SCSI

Gestion logicielle

Disques durs fonctionnant en mode RAID0

L’interface PCI:– Adaptation de protocole vers le bus PCI– Gestion de la table des pages

La gestion logicielle :– Gestion du double tampon mémoire– Respect des conditions temps réel– Gestion du RAID 0 en multitâche

Impact des trois techniques de RAID 0 mises en œuvre (matériel, logiciel et programmé en C) Impact du nombre de disque durs


Inconvénients :– Mémoire table des pages augmente en fonction de la taille des tampons mémoire– Pas d’autres communications sur le bus

Cas d’études pour 4 disques

Cas d’études pour 6 disques

géré par le contrôleur SCSI

géré par l’interface logicielle

géré par l’OS





4. Résultats


Le mode automatique:– Mise en œuvre d’une heuristique dédiée à l’architecture NoC– Travaux basés sur ceux de Jingcao Hu et Radu Marculescu « Exploiting the Routing Flexibility for Energy/Performance Aware Mapping of Regular NoC Architectures » 2003

APG: Graphe d’application ARG: Graphe d’Architecture

Taille(APG) ≤ Taille(ARG)

C : Ensemble des UT de l’applicationT : Ensemble des tuiles de l’architecture avec une connexion UTB : Bande passante théorique du lien entre routeurs appartenant à T

Algorithme de placement des UT:

)(:1

)(:0,

)))(),((,()()(

)()(,

)(,

,

,

,

,

,

nmk

nmk

nmk

jika

jik

ii

ii

pLl

pLlplf

avec

cmapcmapplfablB

CjmapCmapCCjC

TCmapCC

ji

6

NI

7

NI

CPU

NI

9

NI

R R R R

R R R R

R R R R

R R R R

1

NI

2

NI

3

NI

4

NI

11

NI

12

NI

13

NI

14

NI

16

NI

17

NI

18

NI

19

NI

C1

C2

C3

c3c2c1th_lien bbb B


1/47 Mercredi 21 Février 2007Soutenance de thèse de Julien Delorme Méthodologie de modélisation...

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