十 位元 SAR ADC 設計
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十十十 SAR ADC 十十 謝謝謝
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十 位元 SAR ADC 設計. 謝岳霖. 大綱. SAR ADC 架構及原理 SAR ADC 各區塊設計. SAR ADC 架構及原理. Vin. S/H. comp. vcomp. start. clk. vdac. b1~b10. start. clk. ……. SAR Logic. box. DAC Array. stop. …. b1~b10. 此電路架構是採用一個比較器，一個電容陣列的 DAC 轉換器、一組 SAR Logic 控制電路所組成的 SAR ADC. Vin. S/H. comp. vcomp. start. - PowerPoint PPT Presentation
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十位元 SAR ADC設計謝岳霖
大綱SAR ADC 架構及原理SAR ADC 各區塊設計
SAR ADC 架構及原理
此電路架構是採用一個比較器，一個電容陣列的 DAC 轉換器、一組 SAR Logic 控制電路所組成的 SAR ADC
Vin
DAC Array
vdac
SAR Logic
comp
vcomp
…….
b1~b10
b1~b10
start
stop
boxclk
S/H
…..
clkstart
轉換原理： SAR ADC 在開始的時候會讓 SAR logic 一開始先全部輸出設為 1 接著先將值給 DAC 轉換出 DAC 值 轉出的 DAC 值再與 vin 輸入做比較 再將比較器的輸出結果給 SARlogic 比較十次之後結束比較
Vin
DAC Array
vdac
SAR Logic
comp
vcomp
…….
b1~b10
b1~b10
start
stop
boxclk
S/H
…..
clkstart
SAR ADC 各區塊設計Vin
DAC Array
vdac
SAR Logic
comp
vcomp
…….
b1~b10
b1~b10
start
stop
boxclk
S/H
…..
clkstart
SAR ADC 各區塊包含：sample_hold(S/H) 、比較器、電容式 DAC(DAC Array) 、 SAR Logic 、頻率控制電路 (box)
sample_hold(S/H)
此 sample hold 是採用拔靴式開關做成。
sample_hold(S/H)LAYOUT
sample_hold(S/H) 模擬結果
比較器架構圖
啟動 & 偏壓電路
比較器 layout
啟動&偏壓電路
比較器模擬結果
電容式 DAC 架構圖
b1
b2
b3
b4
b5
b6 b7
b8 b9 b10
vdac
電容式 DAC 模擬結果
電容式 DAC
SAR_logic 架構圖
SAR_logic 模擬結果當 comp 輸入 dc HI 時，輸出結果會如下圖
SAR_logic Layout
10 位元 SAR ADC 完整 Layout圖
