ЭЛЕКТРОНИКИЙН ҮНДЭС Лекц 16 Fl… · Интеграл триггерүүд ....

ЭЛЕКТРОНИКИЙН ҮНДЭС

Лекц 16

МУИС-ийн профессор Э.Дамдинсүрэн

МУИС, МТС Электроникийн үндэс 2

8. Тоон электроник

8.1. Булийн алгебрийн үндэс

8.2. Логик функцыг илэрхийлэх аргууд

8.3. Логик схемийг зохиох

8.4. Логик илэрхийллийг хялбарчлах

8.5. Сумматор

8.6. Дешифратор ба шифратор

8.7. Мультиплексор ба демультиплексор

8.8. Триггер.


8.8. Триггер

Ерөнхий ойлголт

Асинхрон RS триггер

Синхрон RS триггер

Хоѐр тактын триггер

D триггер

JK триггер

Триггерийн хэрэглээ


Ерөнхий ойлголт

Триггер бол дарааллын логик схем

Триггер электроникийн тулгуур элемент

Триггер (Flip-Flop) гэж юу вэ?

– Хоѐр тогтвортой төлөвтэй (релетэй адил)

– Оролтын импульсээр төлөвийг тогтооно

– Төлөвүүд бие биеээсээ үл хамаарна

– Дараагийн импульс эсрэг төлөвт оруулна

Триггер бол хоѐр тогтвортой төлөвтэй, тэдгээрийн

алинд ч хичнээн ч удаан байж чаддаг бөгөөд нэг

төлөвөөс нөгөөд зөвхөн гадны дохионы

үйлчлэлээр шилждэг байгууламж юм.


Үргэлжлэл

Триггер санах ойтой элемент (1 бит)

Ямар ч логик элемент дээр хийж болно

Триггерийн оролт (R,S,K,J,T,D,C)

– Мэдээллийн

– Туслах

Триггерийг нэрлэх. Ж нь: D- триггер

Хураангуйгаар FF гэж бичнэ

Триггер харилцан эсрэг хоѐр гаралттай.


Триггерийн ангилал

Зорилгоо биелүүлэх боломжоор нь

– RS, D, T, JK триггер

Мэдээллийг хүлээн авах аргаар нь

– Асинхрон (тактгүй), Синхрон (такттай)

– Синхрон триггерийг удирдах аргаар нь

Статик ба динамик удирдлагатай

Статик удирдлагатай триггерийг хийх зарчмаар

– Нэг шаттай, хоѐр шаттай.

Интеграл триггерүүд


Асинхрон RS триггер

Схемийн онцлог

Хоѐр оролт

R - reset (арилгах)

S – set (тогтоох)

Эерэг гэдрэг холбоо

Харилцан эсрэг 2

гаралт.

NOR маягийн хоѐр логик элементээр хийх

Q

R

S

Q

Q

Гаралт R Q

Q S Q


Үргэлжлэл

Q R Q

Q S Q

S 1, R 0

1 Q

0 0

S 0, R 1 Q 1 Q 0, Q 0 0 1

S R 0 Q 0 Q Q, Q 0 Q Q

S R 1 Q 1 Q 0, Q 1 Q 0 ?

Q S Q

Q R Q

0

1


Үнэний хүснэгт

tn tn+1

Qn R S Qn+1

0

0

0

0

1

1

1

1

0

0

1

1

0

0

1

1

0

1

0

1

0

1

0

1

0

1

0

-

1

1

0

-

R S Qn+1 Төлөв

0

0

1

1

0

1

0

1

Qn

1

0

-

Хадгалах

Тогтоох

Арилгах

Хориотой

Хураангуй тэмдэг

R

S

Q

Q

FF


Хугацааны диаграмм

R S Qn+1

0

0

1

1

0

1

0

1

Qn

1

0

-

Q

S0

R

1

0

t1 t2 t3 t4 t5 t6 t7 t8 t9 t10


NAND элементээр хийх

1 2 1 2

1 2 1 2

X X Y X X Y

X X Y X X Y

R S Qn+1

0

0

1

1

0

1

0

1

Qn

1

0

-

Qn+1

0

1

0

1

0

0

1

1

-

0

1

Qn

SR

R

SQ

Q

S

R

Өөр элементүүдээр хийж болох уу?


Синхрон RS триггер

Хэлхээнд байгаа хэд хэдэн триггерийн

ажиллагааг зохицуулах шаардлага

Синхрончлох дохио (clock) – тэгш өнцөгт

импульс

Нэмэлт оролт CK

Синхрончлох импульс үгүй үед триггер

ажиллахгүй

Үнэний хүснэгт өмнөхтэй адил


Логик бүтэц, ажиллагааЛогик бүтэц

Томъѐолсон

тэмдэг

R

S

Q

Q

FF

CK

С=0 Дохиог мэдрэхгүй

C=1 Асинхрон RS триггер

S

R

1Q

2QQ

Q

C0

0,11

0,11

1

S=1, R=0 Set

R=1, S=0 Reset

S=R=0 Hold

S=R=1 Disabled


Үнэний хүснэгт, хугацааны диаграмм

C S R Qn+1

0

0

0

0

1

1

1

1

0

0

1

1

0

0

1

1

0

1

0

1

0

1

0

1

Qn

Qn

Qn

Qn

C

S

R

Q0

1

t1 t2 t3 t4 t5

Qn

0

1

-


Дүгнэлт

CK оролтонд синхрончлох дохио (clock)

өгнө

S=R=0 үед синхро дохио триггерийн

төлвийг өөрчилж чадахгүй

Гаралтын төлөв зөвхөн синхро (тактын)

дохио ирэх агшинд өөрчлөгдөнө


Хоѐр тактын синхрон триггер

R

S

Q

Q

FFCK

R

S

Q

Q

FFCK

S

R

C

Q

Q

Үндсэн (Master) Туслах (Slave)

Онцлог:

2 триггер ээлжээр ажиллана

С=1. Үндсэн нээлттэй, туслах хаалттай

С=0. Үндсэн хаалттай, туслах нээлттэй

Синхро импульс дуусахад мэдээлэл триггерийн гаралтанд гарна.


D- триггерБүтэц: Синхрон RS триггер + инвертор

Синхрон триггер, мэдээллийн ганц оролттой, D

СK оролтонд синхрончлох дохиог өгнө

Dn Qn+1

0

1

0

1

S

R

Q

Q

FFCK

D

C

Үнэний хүснэгтээс

триггерийн

ажиллагааны талаар

юу харагдана вэ?

CK

D

Q

Нэрийн учир

Delay

саатуулах

D

CK

Q

Q

FF


JK триггер

Универсаль синхрон байгууламж

СК, J (jump), K (keep) оролтуудтай

J=K=1 байхад өмнөх төлвийн инверс

гарч тодорхойгүй байдал арилсан

J,K оролт хэд ч байж болно

Зөвхөн синхрончлох дохионы урд ба

хойд фронтыг мэдрэнэ

J ба K оролтоор анхны төлөвт оруулна

Харилцан эсрэг 2 гаралттай: Q,Q


Логик бүтэц, ажиллагаа

J=K=0, 2 NAND-ын зарим оролт 0, синхрончлогч импульс триггерийн төлвийг өөрчлөхгүй

J=0, K=1, Q=0. Бас төлөв өөрчлөгдөхгүй

J=0,K=1, Q=1 бол доод NAND ажиллаж төлөв өөрчлөгдөнө

J=1, K=0 бол тогтоох төлөвт шилжиж Q=1 болно

J=K=1 бол аль нэг NAND ажиллаж эсрэг төлөвт орно

R

S Q

Q

FF

J

K

CK

Q

Q

J K Q Mode

0

0

1

1

0

1

0

1 Q

Q Hold

0 Reset

1 Set

Toggle


Хугацааны диаграммХугацааны диаграмм

J

CK

Q

Q

FF

K

Хураангуй тэмдэг

J K Q

0

0

1

1

0

1

0

1

Q

0

1

Q

CK

J

K

Q

t1 t2 t3 t4 t5 t6 t7

Зөвхөн синхро импульсийн

урд фронт ирэхэд төлөвөө

өөрчлөнө


2 тактын JK триггер

Q2=1, K=1, CK=1. B элемент ажиллаж мастерыг reset хийж Q1=0. Энэ хугацаанд slave төлөвөө хадгална. Clock 0 болоход их байх тул slave-ыг reset хийж Q2=0.

Үүний адилаар J=1, Q2=0 үед A элемент ажиллаж Q1=0 улмаар Q2=1 болно.

R

S Q1

Q1

FF

J

K R

S Q2

Q2

FFCK

CK

Master Slave

A

B

1Q


Хугацааны диаграмм

Синхро импульсийн урд фронт ирэхэд мэдээлэл мастер триггерт дамжаад хойд фронт ирэхэд боол триггерт шилжинэ

CK

J

K

Q1

Q2

Q1

CK

(S)

(R)

1 2 3 4 5 6

J K Q

0

0

1

1

0

1

0

1

Q

0

1

Q


Триггерийн хэрэглээ

Санах байгууламжууд

Регистр

Тоолуур

...

ЭЛЕКТРОНИКИЙН ҮНДЭС Лекц 16 Fl… · Интеграл триггерүүд ....

Documents

Transcript of ЭЛЕКТРОНИКИЙН ҮНДЭС Лекц 16 Fl… · Интеграл триггерүүд ....