VLSI Transístores 1
FEUP/DEECSetembro de 2007
Transístores MOSJoão Canas Ferreira
Tópicos deProjecto de Circuitos VLSI
VLSI Transístores 2
Conteúdo
Inclui figuras de:J. Rabaey, A. Chandrakasan, B. Nikolic
Digital Integrated Circuits, 2ª ed, PrenticeHallCopyright 2003 PrenticeHall/Pearson
Transístores MOS: modelos estáticos modelo clássico modelo DSM
Comportamento dinâmico Fenómenos adicionais relevantes
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Objectivos
Compreensão intuitiva da operação do MOSFET (revisão) Introdução das equações básicas de funcionamento (revisão) Introdução de modelos simplificados para análise manual (estática & dinâmica) Análise de efeitos de 2ª ordem (transístores DSM)
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Transístor MOS
Poli-silício Alumínio
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Conceito de tensão de limiar
n+n+
p-substrate
DSG
B
VGS
+
-
DepletionRegion
n-channel
Condução: VGS > VT
NMOS: VB=0, PMOS: VB=VDD
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A tensão de limiarPotencial de Fermi: F=T ln
ni
N A
Zona do canal passa a tipo n (inversão forte) para: V DS=2F
V T=V T0 ∣−2FV SB∣−∣2F∣
= 2q si N A
Cox
Cox=ox
t ox
si : permitividade eléctrica do silício
com o coeficiente de efeito de corpo
efeito de corpo
T=kTq=26mV , 300º K
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Efeito de corpo
Tensão de limiar pode duplicar.
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Característica de um transístor “tradicional”
Relaçãoquadrática
0 0.5 1 1.5 2 2.50
1
2
3
4
5
6x 10
-4
VDS
(V)
I D (
A)
VGS= 2.5 V
VGS= 2.0 V
VGS= 1.5 V
VGS= 1.0 V
Linear(resistiva)
Saturação
VDS = VGS - VT
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Zona linear de funcionamento
n+n+
p-substrate
D
SG
B
VGS
xL
V(x) +–
VDS
ID
MOS transistor and its bias conditions
I D=k ' nWL [V GS−V T V DS−
V DS2
2 ] V GS−V T≤V DS
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Transístor em saturação
n+n+
S
G
VGS
D
VDS > VGS - VT
VGS - VT+-
Pinch-off
V GS−V DS≤V TI D=k ' n
2WLV GS−V T
2
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Relação tensãocorrente (canal longo)
k n=k ' n×WL=factor de ganho de um transístor
λ : parâmetro empírico
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Modelo para análise manual(1ª versão)
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Relação tensãocorrente para dispositivos DSM
Relaçãolinear
-4
VDS (V)0 0.5 1 1.5 2 2.5
0
0.5
1
1.5
2
2.5x 10
I D (
A)
VGS= 2.5 V
VGS= 2.0 V
VGS= 1.5 V
VGS= 1.0 V
Saturaçãoprematura
(DSM= deep submicron)
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Saturação de velocidade
ξ (V/µm)ξc = 1.5
υ n (m
/s)
υsat = 10 5
Mobilidade constante (declive = µ)
Velocidade constante
(campo eléctrico)
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Comparação entre transístores longos e curtosID
Canal longo
Canal curto
VDSV DSAT VGS - V T
VGS = V DD
V DSAT≈Lsat
n
I DSAT=n CoxWL
V GS−V T V DSAT−V DSAT2
Simplificação empírica:
(com erro considerável na zona de transição entre região linear e de saturação de velocidade)
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ID versus VGS
0 0.5 1 1.5 2 2.50
1
2
3
4
5
6x 10
-4
VGS (V)
I D (
A)
0 0.5 1 1.5 2 2.50
0.5
1
1.5
2
2.5x 10
-4
VGS (V)
I D (
A)
quadrática
quadrática
linear
Canal longo Canal curto
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ID versus VDS
-4
VDS (V)0 0.5 1 1.5 2 2.5
0
0.5
1
1.5
2
2.5x 10
I D (
A)
VGS= 2.5 V
VGS= 2.0 V
VGS= 1.5 V
VGS= 1.0 V
0 0.5 1 1.5 2 2.50
1
2
3
4
5
6x 10
-4
VDS (V)
I D (
A)
VGS= 2.5 V
VGS= 2.0 V
VGS= 1.5 V
VGS= 1.0 V
Linear Saturação
VDS = VGS - VT
Canal longo Canal curto
Atenção: As escalas verticais são diferentes.
saturaçãode velocidade
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Modelo unificado para análise manual
S D
G
B
(segunda versão)
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Modelo simples versus SPICE
0 0.5 1 1.5 2 2.50
0.5
1
1.5
2
2.5x 10
-4
VDS
(V)
I D (
A)
Saturação develocidade
Linear
Saturação
VDSAT=VGT
VDS=VDSAT
VDS=VGT
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Transístor PMOS
-2.5 -2 -1.5 -1 -0.5 0-1
-0.8
-0.6
-0.4
-0.2
0x 10
-4
VDS (V)
I D (
A) Todas as variáveis são
negativas
VGS = -1.0V
VGS = -1.5V
VGS = -2.0V
VGS = -2.5V
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Parâmetros para análise manual
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O transístor como interruptor
VGS ≥ VT
R o nS D
Ron é nãolinear, varia com t e depende do ponto de funcionamento
Req=1
t 2−t 1∫t1
t2
Ront dt
Req≈12Ront1Ront 2
Descarga de condensador de VDD a VDD/2
ID
VDS
VGS = VD D
VDD/2 VDD
R0
Rmid
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Inclui figuras de:J. Rabaey, A. Chandrakasan, B. Nikolic
Digital Integrated Circuits, 2ª ed, PrenticeHall
Transístores MOS: modelos estáticos modelo clássico modelo DSM
Comportamento dinâmico Fenómenos adicionais relevantes
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Comportamento dinâmico do transístor
DS
G
B
CGDCGS
CSB CDBCGB
(capacidades parasitas a considerar)
CGS=CGCS+CGS0 CSB = CSdiff
CGD=CGCD+CGD0 CDB = CDdiff
CGB=CGCB
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Capacidade da porta
tox
n+ n+
Vista de corte
L
Óxido de silício
xd xd
L d
Porta de poli-silício
Vista de cima
Porta-substrato(sobreposição)
Fonte
n+
Dreno
n+W
CGS0= CGD0=Cox xd W = Co W
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Capacidade da porta: regimes de operação
S D
G
CGC
S D
G
CGC
S D
G
CGC
Cut-off Resistive Saturation
Regiões mais importantes para circuitos digitais: saturação e corte
Notação: Cgb= CGCB, Cgs= CGCS, Cgd= CGCD, Leff= L
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Capacidade da porta
WLCox
WLCox
2
2WLCox
3
CGC
CGCS
VDS /(VGS-VT)
CGCD
0 1
CGC
CGCS = CGCDCGC B
WLCox
WLCox
2
VG S
Capacidade em função de VGS(com VDS = 0)
Capacidade em função do grau de saturação
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Capacidade de difusão
fundo
Parede lateral
parede lateral
Canal
FonteND
Channel-stop
Substrato
W
xj
L S
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Capacidade de junção
0=T ln N A N D
ni2
VD: tensão aos terminais da junção pn
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Linearização da capacidade de junção
Substituir uma capacidade nãolinear por uma capacidade equivalente,linear, que desloque a mesma quantidade de carga para a variação de tensão de interesse.
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Capacidades de um processo CMOS 0.25 µm
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Digital Integrated Circuits, 2ª ed, PrenticeHall
Transístores MOS: modelos estáticos modelo clássico modelo DSM
Comportamento dinâmico Fenómenos adicionais relevantes
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O transístor submicrométrico
►Variação de tensão de limiar
►Condução "sublimiar"
►Resistências parasitas
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Variação da tensão de limiar
VT
L
limiar para canal longo limiar para VDS baixo
Limiar como função docomprimento (para VDS baixo)
Abaixamento de barreira induzida pelo dreno (DIBL)(para pequeno L)
VDS
VT
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Condução "sublimiar"
Valores típicos para S:60 .. 100 mV/década
O declive inverso S
S é ∆VGS para ID2/ID1 =10
I D~ I 0 eqV GS
nkT , n≥1
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Corrente sublimiar ID vs VGS
I D= I 0 eqV GS
nkT 1−e−
qV DS
kT
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Corrente sublimiar ID vs VDS
VGS de 0 to 0.3V
I D= I 0 eqV GS
nkT 1−e−
qV DS
kT 1V DS
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Regiões de operação: resumo
Inversão forte VGS > VT
Linear (resistiva) VDS < VDSAT
Saturado (corrente constante) VDS ≥ VDSAT
Inversão fraca (sublimiar) VGS ≤ VT
Exponencial em VGS e dependência linear de VDS
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Resistências parasitas de fonte e dreno
W
LD
Drain
Draincontact
Polysilicon gate
DS
G
RS RD
VGS,eff
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