DASAR ELEKTRONIKA

FET BIASINGBAB VI

Oleh: DITYO KURNIAWAN I MADE SUTAMA I GEDE MADE SUGIRI ARNAWA

Jurusan Teknik Elektro Fakultas Teknik Universitas Udayana 2010

BAB 6 FET BIASING

6.1 PENDAHULUAN Dalam Bab 5 kita menemukan bahwa tingkat biasing untuk konfigurasi transistor silikon dapat diperoleh dengan menggunakan persamaan karakteristik VBE? 0,7 V, IC? IB,? Dan IE IC. Hubungan antara variabel input dan output yang disediakan oleh, yang dianggap? tetap di besarnya untuk analisis yang akan dilakukan. Fakta bahwa beta adalah konstanta menetapkan hubungan linear antara IC dan IB. Menggandakan nilai IB akan berlipat ganda tingkat IC, dan sebagainya. Untuk transistor efek medan, hubungan antara jumlah input dan output disebabkan nonlinier dengan istilah persamaan kuadrat di Shockley's. hubungan linier hasil dalam garis lurus bila diplot pada grafik satu variabel dibandingkan dengan yang lain, sementara fungsi nonlinear mengakibatkan kurva sebagai diperoleh untuk karakteristik transfer dari JFET. Hubungan nonlinier antara ID dan VGS dapat menyulitkan matematika pendekatan analisis dc konfigurasi FET. Pendekatan grafis mungkin membatasi solusi untuk akurasi persepuluh-tempat, tetapi merupakan metode cepat untuk amplifier FET paling. Karena pendekatan grafis pada umumnya yang paling populer, analisis bab ini akan memiliki orientasi grafis daripada teknik matematika langsung. Perbedaan lain yang berbeda antara analisis transistor BJT dan FET adalah bahwa pengendalian input variabel untuk transistor BJT adalah tingkat saat ini, sedangkan untuk FET tegangan variabel control. Dalam kedua kasus, variabel kontrol di sisi output adalah tingkat saat ini yang juga mendefinisikan level tegangan penting dari rangkaian output. Jenderal hubungan yang dapat diterapkan pada analisis dc semua FET amplifier adalah :

( 6.1 ) Dan

( 6.2 ) Untuk JFET dan MOSFET deplesi-jenis, persamaan Shockley adalah diterapkan untuk berhubungan jumlah input dan output:

( 6.3 ) Untuk perangkat tambahan MOSFET tipe, persamaan berikut ini berlaku:

( 6.4 ) Sangatlah penting untuk menyadari bahwa semua persamaan di atas adalah untuk perangkat hanya! Mereka tidak mengubah konfigurasi jaringan dengan masing-masing selama perangkat adalah pada daerah aktif. Jaringan hanya mendefinisikan tingkat arus dan tegangan terkait dengan titik operasi melalui set sendiri persamaan. Pada kenyataannya, dc solusi jaringan BJT dan FET adalah solusi persamaan simultan didirikan oleh perangkat dan jaringan. Solusi ini dapat ditentukan menggunakan matematika atau pendekatan fakta-grafis yang akan ditunjukkan oleh beberapa jaringan pertama untuk dianalisis. Namun, seperti disebutkan sebelumnya, pendekatan grafis yang paling populeruntuk jaringan FET dan bekerja dalam buku ini. Beberapa bagian pertama dari bab ini dibatasi untuk JFET dan pendekatan grafis untuk analisis. MOSFET tipe deplesi kemudian akan diperiksa dengan meningkatkan berbagai titik operasi, diikuti oleh peningkatan MOSFET tipe. Akhirnya, masalah yang bersifat desain diselidiki untuk sepenuhnya menguji konsep dan prosedur yang diperkenalkan pada bab ini. 6.2 TETAP-BIAS CONFIGURATION Yang paling sederhana biasing pengaturan untuk n-channel JFET muncul pada Gambar. 6.1. Dirujuk sebagai konfigurasi fixed-bias, ini adalah salah satu dari beberapa yang konfigurasi FET dapat diselesaikan sama langsung baik menggunakan pendekatan matematika atau grafis. Baik metode yang termasuk dalam bagian ini untuk menunjukkan perbedaan antara kedua filsafat dan juga untuk menetapkan fakta bahwa solusi yang sama dapat diperoleh dengan menggunakan metode tersebut. Gambar konfigurasi. 6.1 mencakup tingkat ac Vi dan Vo dan kopling kapasitor (C1 dan C2). Ingat bahwa kapasitor kopling adalah "rangkaian terbuka" untuk dc analisis dan impedansi rendah (dasarnya sirkuit pendek) untuk analisis ac. The RG resistor hadir untuk memastikan bahwa Vi muncul di masukan ke penguat FET untuk analisis ac (Bab 9). Untuk analisis dc,

Dan Penurunan nol volt di RG RG izin mengganti dengan yang setara-pendek, seperti muncul di jaringan Gambar. khusus digambar ulang untuk analisis dc 6.2.

Gambar 6.1 Fixed-bias konfigurasi.

Gambar 6.2 Jaringan untuk analisis dc.

Fakta bahwa terminal negatif baterai dihubungkan langsung ke didefinisikan potensi positif dari VGS jelas mengungkapkan bahwa polaritas VGS secara langsung berlawanan dengan yang VGG. Menerapkan hukum tegangan Kirchhoff ke arah jarum jam dari loop ditunjukkan pada Gambar. 6.2 akan menghasilkan ( 6.5 ) Dan

Karena VGG adalah suplai dc tetap, tegangan VGS tetap besar, mengakibatkan notasi "tetap bias konfigurasi." Tingkat dihasilkan ID drain saat ini sekarang dikendalikan oleh persamaan Shockley's:

Karena VGS adalah kuantitas tetap untuk konfigurasi ini, kebesaran dan tanda dapat hanya diganti menjadi Shockley persamaan dan tingkat dihasilkan ID dihitung. Ini adalah salah satu dari beberapa contoh di mana suatu solusi matematis untuk konfigurasi FET cukup langsung. Analisis grafis akan membutuhkan sebidang Shockley persamaan seperti ditunjukkan pada Gambar. 6.3. Ingat bahwa memilih VGS VP / 2 akan menghasilkan menguras saat IDSS / 4

ketika merencanakan persamaan. Untuk analisis bab ini, tiga titik yang didefinisikan oleh IDSS, VP, dan persimpangan baru saja dijelaskan akan cukup untuk merencanakan kurva.

Gambar 6.3 Alur Shockley's persamaan. Dalam Gambar. 6.4, tingkat tetap VGS telah ditumpangkan sebagai garis vertikal di VGS VGG. Pada setiap titik pada garis vertikal, tingkat VGS adalah VGG "tingkat ID hanya harus ditentukan pada garis vertikal. titik di mana kedua kurva

Gambar 6.4 Mencari solusi untuk konfigurasi fixed-bias. berpotongan adalah solusi umum untuk konfigurasi-sering disebut sebagai diam atau operasi titik. Subskrip Q akan diterapkan untuk mengalirkan arus dan gerbang-untuk-sumber tegangan untuk mengidentifikasi tingkat mereka pada titik-Q. Catatan pada Gambar. 6.4 bahwa Tingkat diam dari ID ditentukan dengan menggambar garis horizontal dari titik-Q untuk ID vertikal sumbu seperti ditunjukkan pada Gambar. 6.4. Adalah penting untuk menyadari bahwa sekali jaringan Gambar. 6.1 dibangun dan beroperasi, tingkat dc dari ID dan VGS yang akan diukur dengan meter dari Gambar. 6,5 adalah nilai-nilai diam didefinisikan oleh Fig. 6.4.

Gambar 6.5 Mengukur diam nilai ID dan VGS. Dan ( 6.6 ) Ingatlah bahwa satu-subscript tegangan lihat tegangan pada satu titik berkenaan dengan tanah. Untuk konfigurasi Gambar. 6.2,

6.7 Menggunakan notasi ganda subscript:

Atau Dan ( 6.8 )

Selain itu, Atau Dan ( 6.9 )

Fakta bahwa VD VDS dan VGS VG cukup jelas dari kenyataan bahwa VS 0 V, tetapi derivasi diatas dimasukan untuk menekankan hubungan yang ada antara notasi subscript ganda dan single-subscript. Sejak konfigurasi membutuhkan dua pasokan dc, penggunaannya terbatas dan tidak akan disertakan dalam akan datang daftar FET konfigurasi yang paling umum. Tentukan berikut ini untuk jaringan dari Gambar. 6.6. CONTOH 6.1

Gambar 6.6 Contoh 6.1 Solusi Matematika Pendekatan :

Pendekatan grafis: Kurva Shockley dihasilkan dan garis vertikal pada VGS 2 V diberikan pada Gambar.6.7. Hal ini tentu sulit untuk membaca di luar tempat kedua tanpa secara signifikan dalam kebijakan untuk mengurangi ukuran gambar,

Gambar 6.7 Grafik solusi untuk jaringan dari Gambar. 6.6. tapi solusi dari 5,6 mA dari grafik Gambar. 6.7 adalah cukup dapat diterima. Oleh karena itu, untuk bagian (a),

Hasil jelas mengkonfirmasi kenyataan bahwa pendekatan matematika dan grafis menghasilkan solusi yang cukup dekat. 6.3 SELF-BIAS CONFIGURATION Konfigurasi diri bias menghilangkan kebutuhan untuk dua pasokan dc. Pengendaligerbang-untuksumber tegangan sekarang ditentukan oleh tegangan melintasi sebuah RS resistor diperkenalkan di leg sumber konfigurasi seperti ditunjukkan pada Gambar. 6.8.

Gambar 6.8 JFET self-bias konfigurasi.

Gambar 6.9 DC Analisis self-bias konfigurasi.

Untuk analisis dc, kapasitor lagi bisa diganti dengan open circuits dan yang RG resistor diganti dengan yang setara hubungan arus pendek sejak IG 0 A. Hasilnya adalah Gambar jaringan. 6.9 untuk analisis dc penting. Arus melalui RS sumber arus IS, tapi IS ID dan Untuk loop tertutup yang ditunjukkan pada Gambar. 6,9, kita menemukan bahwa Dan Atau ( 6.10 )

Catatan dalam hal ini bahwa VGS adalah fungsi dari ID arus keluaran dan tidak tetap besarnya seperti yang terjadi untuk konfigurasi fixed-bias.

Persamaan (6.10) didefinisikan oleh konfigurasi jaringan, dan persamaan Shockley's berkaitan jumlah input dan output dari perangkat. Kedua persamaan berhubungan sama dua variabel, yang memungkinkan baik solusi matematika atau grafis. Solusi matematika dapat diperoleh hanya dengan mengganti Persamaan. (6.10) menjadi Shockley's persamaan sebagai berikut:

Atau Dengan melakukan proses mengkuadratkan menunjukkan dan mengatur ulang persyaratan, persamaan formulir berikut dapat diperoleh: Persamaan kuadrat kemudian dapat diselesaikan untuk solusi yang tepat untuk ID. Urutan di atas mendefinisikan pendekatan matematis. Pendekatan grafis mensyaratkan bahwa pertama-tama kita membentuk karakteristik transfer perangkat seperti ditunjukkan pada Gambar. 6.10. Sejak Persamaan. (6.10) mendefinisikan sebuah garis lurus pada grafik yang sama, mari kita sekarang mengidentifikasi duatitik pada grafik yang ada di garis dan hanya menarik garis lurus antara dua titik. Kondisi yang paling jelas untuk menerapkan adalah ID 0 A karena hasil di IDRS VGS (0 A) RS 0 V. Untuk Persamaan. (6.10), oleh karena itu, satu titik pada lurus garis didefinisikan oleh ID 0 A dan VGS 0 V, seperti muncul pada gambar. 6.10.

Gambar 6.10 Menentukan titik pada garis diri bias.

Poin kedua untuk Persamaan. (6.10) mensyaratkan bahwa tingkat VGS atau ID yang dipilih dan tingkat yang sesuai kuantitas lainnya ditentukan dengan menggunakan Persamaan. (6.10). Yang dihasilkan tingkat ID dan VGS kemudian akan menentukan titik lain pada garis lurus dan izin sebuah gambar yang sebenarnya dari garis lurus. Anggaplah, misalnya, bahwa kita memilih tingkat ID sama dengan satu setengah tingkat kejenuhan. Artinya,

Kemudian

Hasilnya adalah titik kedua untuk plot garis lurus seperti ditunjukkan pada Gambar. 6.11. Lurus baris seperti yang didefinisikan oleh Persamaan. (6.10) kemudian ditarik dan titik diam yang diperoleh di persimpangan plot garis lurus dan kurva karakteristik perangkat.

Gambar 6.11 sketsa yang selfbias baris. Nilai diam dari ID dan VGS kemudian dapat ditentukan dan digunakan untuk mencari jumlah lain yang menarik. Tingkat VDS dapat ditentukan dengan menerapkan hukum tegangan Kirchhoff ke keluaran sirkuit, dengan hasil yang

Dan Tapi Dan Tambahan ( 6.12 ) ( 6.13 ) Dan ( 6.14 ) ( 6.11 )

Contoh 6.2 Tentukan berikut ini untuk jaringan dari Gambar. 6.12.

Gambar 6.12 Contoh 6.2 Solusi (A) tegangan gate-to-sumber ditentukan oleh

Memilih ID 4 mA, kita memperoleh Hasilnya adalah plot Gambar. 6.13 seperti yang didefinisikan oleh jaringan.

Gambar 6.13 sketsa garis selfbias untuk jaringan dari Gambar. 6.12. Jika kita kebetulan memilih ID 8 mA, nilai yang dihasilkan akan VGS 8 V, sebagai ditampilkan pada grafik yang sama. Dalam kedua kasus, garis lurus yang sama akan menghasilkan, jelas menunjukkan bahwa setiap nilai yang tepat ID dapat dipilih sepanjang sesuai VGS nilai yang ditentukan oleh Persamaan. (6.10) yang digunakan. Selain itu, perlu diingat bahwa nilai VGS bisa dipilih dan nilai ID dihitung dengan sama yang dihasilkan plot. Untuk Shockley persamaan , jika kita memilih VGS VP / 2 3 V, kita menemukan bahwa ID IDSS / 4 8 mA / 4 2 mA, dan plot pada Gambar. 6.14 akan mengakibatkan, mewakili karakteristik perangkat. Solusinya adalah diperoleh dengan melapiskan karakteristik jaringan didefinisikan oleh Gambar. 6.13 pada karakteristik perangkat Gambar. 6.14 dan menemukan titik persimpangan dua seperti yang ditunjukkan pada Gambar. 6.15. The operasi yang dihasilkan hasil titik pada nilai diam tegangan gate-to-sumber

Gambar 6.14 sketsa karakteristik perangkat untuk JFET Gambar. 6.12. Gambar 6.15 Menentukan Q-point untuk jaringan Gambar. 6.12. (b) Pada titik diam:

Contoh 6.3 Menemukan titik diam untuk jaringan dari Gambar. 6.12 jika: (A) RS 100. (B) RS 10 k. Solusi Catatan Gambar. 6.16.

Gambar 6.16 Contoh 6.3. (A) Dengan skala ID, Dari Persamaan. (6.10),

(B) Dengan skala VGS,

Dari Persamaan. (6.10),

Secara khusus, perhatikan bagaimana tingkat lebih rendah dari RS membawa garis beban jaringan lebih dekat dengan sumbu ID sementara meningkatkan tingkat RS membawa garis beban lebih dekat dengan sumbu VGS. Tentukan berikut ini untuk konfigurasi umum-pintu gerbang Gambar. 6.17. 6.4 Contoh

Gambar 6.17 Contoh 6.4 Solusi Terminal gerbang beralasan dan lokasi input membangun kesamaan kuat dengan penguat BJT common-base. Meskipun berbeda dalam penampilan dari dasar Gambar struktur. 6,8, jaringan dc Gambar yang dihasilkan. 6,18 memiliki struktur dasar yang sama seperti Gambar. 6.9. Analisis dc itu dapat dilanjutkan dengan cara yang sama seperti yang barubaru ini

contoh. (A) karakteristik transfer dan garis beban muncul di Gambar. 6.19. Dalam hal ini, kedua point untuk sketsa garis beban ditentukan dengan memilih (sewenang-wenang) ID 6 mA dan pemecahan untuk VGS. Artinya,

seperti ditunjukkan pada Gambar. 6.19. Kurva transfer perangkat adalah membuat sketsa menggunakan

Gambar sketsa 6,18 setara dc dari jaringan Gambar. 6.17.

Gambar 6.19 Menentukan Q-point untuk jaringan Gambar. 6.17. dan nilai terkait VGS:

seperti yang ditunjukkan pada Gambar. 6.19. Menggunakan titik Gambar diam yang dihasilkan. 6,19 menghasilkan :

(b) Dari Gambar. 6,19,

6.4 TEGANGAN-Divider biasing Pengaturan tegangan-divider bias diterapkan untuk BJT amplifier transistor juga diterapkan untuk FET amplifier seperti yang ditunjukkan oleh Gambar. 6,20. Pembangunan dasar persis sama, tetapi analisis dc masing-masing sangat berbeda. IG 0 A untuk amplifier FET, tetapi besarnya IB untuk amplifier BJT umum-emitor dapat mempengaruhi dc tingkat arus dan tegangan baik di sirkuit input dan output. Ingat bahwa IB disediakan hubungan antara sirkuit input dan output untuk konfigurasi-pembagi tegangan BJT sementara VGS akan melakukan hal yang sama untuk konfigurasi FET. Jaringan Gambar. 6,20 yang digambar ulang seperti ditunjukkan pada Gambar. 6,21 untuk analisis dc. Perhatikan bahwa semua kapasitor, termasuk CS kapasitor bypass, telah digantikan oleh sebuah open-circuit setara. Selain itu, sumber VDD dipisahkan menjadi dua sumber yang setara dengan izin pemisahan lebih lanjut dari daerah input dan output dari jaringan.

Gambar 6.20 Tegangan-divider pengaturan bias.

Gambar 6.21 Gambar digambar ulang jaringan. 6,20 untuk analisis dc.

sumber alent untuk memungkinkan pemisahan lebih lanjut dari daerah input dan output dari jaringan. Sejak IG 0 A, Kirchhoff s hukum saat ini mengharuskan IR2 IR1 dan seri rangkaian ekivalen muncul di sebelah kiri angka dapat digunakan untuk mencari tingkat VG. The VG tegangan, sama dengan tegangan di R2, dapat ditemukan dengan menggunakan voltagedivider yang aturan sebagai berikut:

(

6.15 )

Menerapkan hukum tegangan Kirchhoff pada arah searah jarum jam untuk loop ditunjukkan Gambar. 6,21 akan menghasilkan

dan Memiliki mempunyai

(

6.16 )\

Hasilnya adalah suatu persamaan yang terus untuk menyertakan dua variabel yang sama muncul di Shockley s persamaan: VGS dan ID. The VG kuantitas dan RS yang ditetapkan oleh pembangunan jaringan. Persamaan (6.16) masih persamaan garis lurus, tetapiasal tidak lagi menjadi titik dalam merencanakan garis. Prosedur untuk merencanakan Eq. (6.16) bukan sulit satu dan akan melanjutkan sebagai berikut. Karena setiap garis lurus membutuhkan dua hal untuk didefinisikan, mari kita menggunakan fakta bahwa di mana saja di horizontal sumbu Gambar. 6,22 ID sekarang 0 mA. Jika karena itu kita pilih ID yang akan 0 mA, kita pada dasarnya menyatakan bahwa kita ada di suatu tempat pada sumbu horisontal. Lokasi yang tepat dapat ditentukan hanya dengan mengganti ID 0 mA ke Persamaan. (6.16) dan menemukan nilai yang dihasilkan VGS sebagai berikut:

Dan ( 6.17 ) Hasilnya menetapkan bahwa setiap kali kita plot Persamaan. (6.16), jika kita memilih ID 0 mA, yang nilai VGS untuk plot akan VG volt. Titik hanya ditentukan muncul pada Gambar. 6,22.

Gambar 6.22 sketsa persamaan konfigurasi jaringan untuk tegangan-pembagi. Untuk jalur lainnya, sekarang mari kita menggunakan fakta bahwa pada setiap titik di vertical sumbu VGS 0 V dan memecahkan untuk nilai yang dihasilkan ID:

Dan

( 6.18 )

Hasilnya menetapkan bahwa setiap kali kita plot Persamaan. (6.16), jika VGS 0 V, tingkat ID ditentukan oleh Persamaan. (6,18). persimpangan ini juga muncul pada gambar. 6,22. Dua titik yang didefinisikan di atas memungkinkan gambar garis lurus untuk mewakili Eq. (6.16). Perpotongan garis lurus dengan kurva transfer di daerah di sebelah kiri sumbu vertikal akan menentukan titik operasi dan yang sesuaitingkat ID dan VGS. Karena persimpangan pada sumbu vertikal ditentukan oleh ID VG / RS dan VG adalah tetap oleh jaringan input, meningkatkan nilai RS akan mengurangi tingkat persimpangan ID seperti ditunjukkan pada Gambar. 6,23. Hal ini cukup jelas dari Gambar. 6,23 bahwa: Meningkatkan nilai hasil nilai diam RS bawah ID dan lebih negatif nilai VGS.

Gambar 6.23 Pengaruh RS pada titik-Q yang dihasilkan. Setelah nilai diam dari IDQ dan VGSQ ditentukan, jaringan sisa analisis dapat dilakukan dengan cara biasa. Artinya, ( 6.19 )

( 6.20 ) ( 6.21 )

( 6.22 )

Tentukan berikut ini untuk jaringan dari Gambar. 6,24.

Contoh 6.5

Gambar 6.24 Contoh 6.5 Solusi (A) Untuk karakteristik transfer, jika ID IDSS / 4 8 mA / 4 2 mA, maka VGSVP / 2 4 V / 2 2 V. kurva yang dihasilkan persamaan yang mewakili Shockley s muncul pada Gambar. 6,25. Persamaan jaringan didefinisikan oleh

Dan

Dimana

Gambar 6.25 Menentukan Q-point untuk jaringan Gambar. 6,24.

Dimana Garis bias yang dihasilkan pada gambar. 6,25 dengan nilai diam dari

muncul

Dan

(e) Meskipun jarang diminta, VDG tegangan dengan mudah dapat ditentukan menggunakan

Meskipun konstruksi dasar dari jaringan dalam contoh berikut ini sangat berbeda dari pengaturan bias tegangan-pembagi, persamaan yang dihasilkan memerlukan solusi

sangat mirip dengan yang baru saja dijelaskan. Perhatikan bahwa jaringan mempekerjakan pasokan di drain dan sumber. contoh 6.6 Tentukan berikut ini untuk jaringan dari Gambar. 6.26.

Gambar 6.26 contoh 6.6

Solusi (A) persamaan untuk VGS dalam hal ID diperoleh dengan menerapkan hukum tegangan Kirchhoff ke bagian input jaringan seperti digambar ulang pada Gambar. 6,27.

Atau Tapi Dan ( 6.23 )Gambar 6.27 Menentukan persamaan jaringan untuk konfigurasi Gambar. 6.26.

Hasilnya adalah sebuah dalam format untuk dapat ditumpangkan pada menggunakan prosedur yang Persamaan. (6.16). Artinya,

persamaan sangat mirip Persamaan. (6.16) yang karakteristik transfer diuraikan untuk untuk contoh ini,

Untuk

Untuk

Poin plot dihasilkan diidentifikasi pada Gambar. 6,28.

Gambar 6.28 Menentukan Q-point untuk jaringan Gambar. 6.26. Karakteristik transfer membuat sketsa menggunakan titik plot didirikan oleh VGS = VP / 2 = - 3 V / 2 = -1.5 V dan ID = IDSS / 4 = 9 mA / 4 = 2,25 mA, seperti juga muncul pada gambar. 6,28. Titik operasi yang dihasilkan menetapkan tingkat diam sebagai berikut:

(b) Menerapkan hukum tegangan Kirchhoff pada sisi output dari Gambar. 6,26 akan menghasilkan Mengganti IS = ID dan mengatur ulang memberikan ( yang selama ini hasil contoh di 6.24 )

6.5 DEPLESI-JENIS MOSFET Kesamaan penampakan antara kurva transfer JFET dan MOSFET epletiontype izin analisis yang sama dari masing-masing dalam domain dc. Perbedaan utama antara kedua adalah kenyataan bahwa penyusutan-jenis MOSFET poin ijin operasi dengan nilai-nilai positif VGS dan tingkat ID yang melebihi IDSS. Bahkan, untuk semua konfigurasi dibahas sejauh ini, analisis adalah sama jika JFET diganti oleh MOSFET tipe deplesi. Satu-satunya bagian yang tidak ditentukan analisis adalah bagaimana plot persamaan Shockley untuk nilai positif VGS. Seberapa jauh ke dalam wilayah nilai-nilai positif dan nilai-nilai VGS ID lebih besar dari IDSS tidak kurva transfer harus memperpanjang? Untuk kebanyakan situasi, rentang yang dibutuhkan akan cukup baik didefinisikan oleh parameter MOSFET dan garis bias dihasilkan jaringan. Beberapa contoh akan mengungkapkan dampak perubahan dalam perangkat analisis yang dihasilkan. Contoh 6.7 tentukan: Untuk MOSFET tipe deplesi-n-channel dari Gambar. 6,29,

Gambar 6.29 contoh 6.7

Solusi (A) Untuk karakteristik transfer, titik plot didefinisikan oleh ID = IDSS / 4 = 6 mA / 4 =1,5 mA dan VGS = VP / 2 = - 3 V / 2 = - 1,5 V. Mengingat tingkat VP dan fakta bahwa persamaan

Shockley's mendefinisikan kurva yang meningkat lebih cepat sebagai VGS menjadi lebih positif, titik plot akan ditentukan di VGS = - 1 V. Mengganti menghasilkan persamaan Shockley's

Kurva transfer sehingga muncul pada Gambar. 6,30. Prosiding seperti yang dijelaskan untuk JFET, kita memiliki:

Gambar 6.30 Menentukan Q-point untuk jaringan Gambar. 6,29. Setting ID = 0 mA menghasilkan

Setting VGS = 0 V menghasilkan

Plot titik dan garis bias mengakibatkan muncul pada Gambar. 6,30. Poin yang dihasilkan operasi:

Contoh 6.8

Ulangi Contoh 6.7 dengan ohm RS = 150.

Solusi (A) plot poin sama untuk kurva transfer seperti ditunjukkan pada Gambar. 6.31. Untuk garis bias,

Gambar 6.31 Contoh 6.8 Setting ID = 0 mA menghasilkan

Setting VGS = 0 V menghasilkan

Garis bias disertakan pada gambar. 6.31. Catatan dalam hal ini bahwa hasil titik diam dalam arus pembuangan yang melebihi IDSS, dengan nilai positif untuk VGS. Hasilnya:

Tentukan berikut ini untuk jaringan dari Gambar. 6.32.

Contoh 6.9

Gambar 6.32 Contoh 6.9 Solusi (A) hasil konfigurasi diri bias dalam

sebagai diperoleh untuk konfigurasi JFET, menetapkan fakta bahwa VGS harus kurang dari nol volt. Karena itu tidak ada persyaratan untuk plot kurva transfer untuk nilai-nilai positif VGS, meskipun dilakukan pada kesempatan ini untuk melengkapi karakteristik transfer. Sebuah titik plot untuk karakteristik transfer untuk VGS < 0 V

dan dan untuk VGS > 0 V, karena VP = - 8 V, kita akan memilih

dan

Kurva transfer sehingga muncul pada Gambar. 6,33. Untuk garis jaringan bias, di VGS = 0 V, ID = 0 mA. Memilih VGS = - 6 V memberikan

Q-point yang dihasilkan:

Gambar 6.33 Menentukan Qpoint untuk jaringan dari Gambar. 6.32.

Contoh untuk mengikuti menggunakan desain yang juga dapat diterapkan pada transistor JFET. Pada kesan pertama tampak agak sederhana, namun pada kenyataannya seringkali menyebabkan kebingungan ketika pertama kali dianalisis karena titik khusus operasi. Contoh 6.10 Tentukan VDS untuk jaringan dari Gambar. 6,34. Solusi Hubungan langsung mengharuskan

antara

terminal

gerbang

dan

sumber

Sejak VGS tetap pada 0 V, drain saat ini harus IDSS (dengan definisi). Di lain kata-kata,

Karena itu tidak ada perlu untuk menggambar kurva transfer dan Gambar 6.34 Contoh 6.10

6.6 PENINGKATAN-JENIS MOSFET karakteristik transfer dari MOSFET jenis peningkatan-sangat berbeda dari yang ditemui untuk MOSFET tipe deplesi JFET dan, menghasilkan grafis sangat berbeda dari bagian solusi sebelumnya. Pertama dan terpenting, ingat bahwa untuk peningkatan MOSFET tipe-n-channel, drain saat ini nol untuk tingkat tegangan gate-to-source kurang dari ambang batas tingkat VGS (Th), seperti ditunjukkan pada Gambar. 6,35. Untuk tingkat VGS lebih besar dari VGS (Th), drain saat ini didefinisikan oleh

Gambar 6,35 MOSFET.

Transfer

karakteristik

dari

suatu

enhancementtype

n-channel

Sejak lembar spesifikasi biasanya memberikan tegangan ambang dan tingkat drain saat ini (ID (di)) dan tingkat yang sesuai dari VGS (on), dua titik didefinisikan mediately seperti ditunjukkan pada Gambar. 6,35. Untuk melengkapi kurva, k konstan Persamaan. (6,25) harus ditentukan dari spesifikasi data sheet dengan menggantikan ke Persamaan. (6,25) dan pemecahan untuk k sebagai berikut:

Dan ( 6.26 ) Setelah k didefinisikan, tingkat lainnya ID dapat ditentukan untuk nilai pilihan VGS. Biasanya, titik antara VGS (Th) dan VGS (on) dan satu saja lebih besar dari VGS (on) akan memberikan sejumlah titik untuk plot Persamaan. (6,25) (catatan ID1 dan ID2 pada gambar.6,35). Komentar biasing Arrangement Sebuah pengaturan biasing populer untuk peningkatan MOSFET tipe disediakan dalam Gambar.6,36. The RG resistor membawa tegangan sesuai besar ke gerbang untuk mendorong MOSFET Sejak IG = 0 mA dan VRG 0 V, jaringan setara dc muncul seperti ditunjukkan pada Gambar "pada.". 6,37. Sebuah hubungan langsung sekarang ada antara drain dan gerbang, mengakibatkan

Dan

( 6.27 )

Gambar 6,36 Komentar biasing pengaturan.

Gambar 6.37 DC setara jaringan Gambar. 6,36.

Untuk sirkuit output,

yang menjadi berikut ini setelah menggantikan Persamaan. (6.27):

Hasilnya adalah suatu persamaan yang berhubungan dengan dua variabel yang sama seperti Persamaan. (6,25), yang memungkinkan plot masing-masing pada set yang sama dari sumbu. Sejak Persamaan. (6,28) adalah sebuah garis lurus, prosedur yang sama dijelaskan sebelumnya dapat digunakan untuk menentukan dua titik yang akan menentukan plot pada grafik. Mengganti ID = 0 mA ke Persamaan. (6.28) memberikan

Mengganti VGS = 0 V ke Persamaan. (6,28), kita memiliki

Gambar 6,38 Menentukan titik Q untuk jaringan dari Gambar. 6,36.

Tentukan IDQ dan VDSQ untuk peningkatan MOSFET-jenis Gambar. 6,39.

Gambar 6.39 Contoh 6.11 Solusi Merencanakan Kurva Transfer: Dua titik didefinisikan langsung seperti ditunjukkan pada Gambar. 6,40. Penyelesaian untuk k:

Untuk VGS = 6 V (antara 3 dan 8 V):

Gambar 6,40 Plotting kurva ransfer MOSFET Gambar. 6,39.

seperti yang ditunjukkan pada Gambar. 6,40. Untuk VGS = 10 V (sedikit lebih besar daripada VGS (Th)):

seperti juga muncul pada gambar. 6,40. Keempat poin cukup untuk plot kurva penuh untuk berbagai kepentingan sebagaimana ditunjukkan pada Gambar. 6,40. Untuk Line Jaringan Bias:

Garis bias yang dihasilkan muncul pada Gambar. 6.41. Pada titik operasi:

Dan

Dengan

Gambar 6.41 Menentukan Q-point untuk jaringan Gambar. 6,39. Tegangan-Divider Pengaturan biasing Sebuah pengaturan biasing kedua populer untuk peningkatan MOSFET tipe-muncul pada Gambar. 6,42. Fakta bahwa IG = 0 mA hasil dalam persamaan berikut untuk VGG sebagai berasal dari penerapan aturanpembagi tegangan:

Gambar 6.42 Tegangan-pembagi biasing pengaturan untuk peningkatan MOSFET saluran.

( 6.31 )

Menerapkan hukum Kirchhoff tegangan sekitar loop ditunjukkan pada Gambar. 6,42 akan menghasilkan

Dan

Atau Untuk daerah keluaran:

Dan Atau Karena karakteristik sebidang ID versus VGS dan Persamaan. (6.32) berkaitan sama dua variabel, kedua kurva dapat diplot pada grafik yang sama dan solusi yang ditentukan pada persimpangan mereka. Setelah IDQ dan VGSQ diketahui, semua kuantitas sisa jaringan seperti VDS, VD, dan VS dapat ditentukan. Tentukan IDQ, VGSQ, dan VDS untuk jaringan dari Gambar. 6,43. Contoh 6.12

Gambar 6.43 Contoh 6.12 Solusi Jaringan:

seperti ditampilkan pada Gambar. 6,44. Ketika VGS = 0 V,

seperti ditampilkan pada Gambar. 6,44.

Gambar 6,44 Menentukan Q-point untuk jaringan Contoh 6.12. Perangkat :

dan

yang diplot pada grafik yang sama (Gambar 6.44). Dari Gambar. 6,44,

6.7 TABEL IKHTISAR Sekarang pengaturan biasing paling populer untuk berbagai FETs telah diperkenalkan, Tabel 6.1 review hasil dasar dan menunjukkan kesamaan dalam pendekatan untuk sejumlah konfigurasi. Ia juga mengungkapkan bahwa analisis umum konfigurasi dc untuk FETs tidak terlalu rumit. Setelah karakteristik pemindahandidirikan, jaringan bias diri-line dapat ditarik dan Q-titik yang ditentukan di persimpangan karakteristik transfer perangkat dan kurva bias jaringan. The Analisis tersisa hanyalah sebuah aplikasi dari hukum dasar analisis rangkaian.

6.8 KOMBINASI JARINGAN Sekarang analisis dc dari berbagai konfigurasi BJT dan FET didirikan,kesempatan untuk menganalisis jaringan dengan kedua jenis perangkat hadiah itu sendiri. fundamental, analisis hanya memerlukan pendekatan yang pertama-tama kita perangkat yang akan memberikan tegangan terminal atau tingkat saat ini. Pintu kemudian biasanya terbuka untuk menghitung jumlah lain dan berkonsentrasi pada yang tersisa tidak diketahui. Ini biasanya masalah terutama menarik karena tantangan untuk menemukan pembukaan dan kemudianmenggunakan hasil dari beberapa bagian masa lalu dan Bab 5 untuk menemukan jumlah penting untuk setiap perangkat. Persamaan dan hubungan yang digunakan adalah hanya yang kita miliki sekarang bekerja pada lebih dari satuperlu ada kesempatan untuk mengembangkan metode-metode baru analisis. Contoh 6.13 Tentukan tingkat VD dan VC untuk jaringan dari Gambar. 6,45.

Gambar 6.45 Contoh 6.13 Solusi Dari pengalaman masa lalu kita sekarang menyadari bahwa VGS biasanya merupakan kuantitas yang penting untuk menentukan atau menulis persamaan untuk ketika menganalisis jaringan JFET. Karena VGS adalah tingkat yang solusi langsung tidak jelas, marilah kita mengalihkan perhatian kita kepada konfigurasi transistor. Konfigurasi tegangan-pembatas adalah satu di mana teknik perkiraan dapat diterapkan (Bre = (180 X 1,6 Kohm) = 288 Kohm 10R2 = 240 Kohm), memungkinkan penentuan VB menggunakan aturan-pembagi tegangan pada circuit.rk masukan dari Gambar. 6,45. Untuk VB

Menggunakan fakta bahwa VBE = 0,7 V menghasilkan

dan kemudian Melanjutkan, kita temukan untuk ini konfigurasi yang dan

Pertanyaan tentang bagaimana menentukan VC tidak begitu jelas. Baik VCE dan VDS adalah jumlah yang tidak diketahui mencegah kita dari membangun hubungan antara VD dan VC atau dari VE ke VD. Pemeriksaan yang lebih teliti terhadap Gambar. 6,45 mengungkapkan bahwa VC terkait dengan VB oleh VGS (asumsi bahwa VRG = 0 V). Karena kita tahu VB jika kita bisa menemukan VGS, VC dapat ditentukan dari Pertanyaan yang kemudian muncul adalah bagaimana menemukan tingkat VGSQ dari nilai diam ID. Kedua terkait dengan persamaan Shockley's:

dan VGSQ bisa ditemukan matematis dengan menyelesaikan untuk VGSQ dan mengganti nilai numerik. Namun, marilah kita beralih ke pendekatan grafis dan hanya bekerja dalam urutan terbalik digunakan dalam bagian sebelumnya. Karakteristik transfer JFET adalah pertama membuat sketsa seperti ditunjukkan pada Gambar. 6,46. Tingkat IDQ kemudian dibentuk oleh garis horisontal seperti ditunjukkan pada gambar yang sama. VGSQ kemudian ditentukan dengan menjatuhkan garis turun dari titik operasi terhadap sumbu horisontal, sehingga Tingkat VC

Gambar 6.46 Menentukan Q-point untuk jaringan Gambar. 6,45.

Contoh 6.14

Tentukan VD untuk jaringan dari Gambar. 6,47.

Gambar 6.67 Contoh 6.14 Solusi Dalam hal ini, tidak ada jalan yang jelas untuk menentukan tingkat tegangan atau saat ini konfigurasi transistor. Namun, berbalik ke diri-bias JFET, persamaan untuk VGS dapat diturunkan dan titik diam yang dihasilkan ditentukan dengan menggunakan teknik grafis. Artinya,

mengakibatkan garis diri bias muncul pada Gambar. 6,48 yang menetapkan titik diam di

Untuk Transistor

Dan

Dan

Gambar 6.48 Menentukan Q-point untuk jaringan Gambar. 6.47. 6.9 DESAIN Proses desain adalah salah satu yang tidak terbatas hanya untuk kondisi dc. Wilayah penerapan, tingkat amplifikasi yang diinginkan, kekuatan sinyal, dan kondisi operasi adalah beberapa kondisi yang masuk ke dalam proses desain total. Namun, kami pertama akan berkonsentrasi pada pembentukan kondisi dc dipilih. Misalnya, jika tingkat VD dan ID yang ditetapkan untuk jaringan dari Gambar. 6,49, tingkat VGSQ dapat ditentukan dari sebidang kurva transfer dan RS kemudian dapat ditentukan dari VGS = - IDRS. Jika VDD yang ditentukan, tingkat RD kemudian dapat dihitung dari RD = (VDD - VD) / ID. Tentu saja, nilai RS dan RD tidak dapat nilai komersial

standar, mengharuskan nilai komersial terdekat digunakan. Namun, dengan toleransi (rentang nilai) biasanya ditetapkan untuk parameter jaringan, sedikit variasi karena pilihan nilai standar jarang akan menyebabkan keprihatinan nyata dalam proses desain. Di atas hanya satu kemungkinan untuk fase desain yang melibatkan jaringan Gambar. 6,49. Ada kemungkinan bahwa hanya VDD dan RD yang ditentukan bersama-sama dengan tingkat VDS. Perangkat untuk dipekerjakan mungkin harus ditentukan bersama dengan tingkat RS. Tampaknya logis bahwa perangkat yang dipilih harus memiliki maksimum VDS lebih besar dari nilai yang ditentukan oleh margin yang aman. Secara umum, adalah desain latihan yang baik bagi amplifier linier untuk memilih operasi poin yang tidak kerumunan tingkat kejenuhan (IDSS) atau cutoff (VP) daerah. Tingkat VGSQ dekat dengan VP / 2 atau IDQ dekat IDSS / 2 tentu titik awal yang wajar dalam desain. Tentu saja, dalam setiap prosedur desain tingkat maksimum ID dan VDS sebagai muncul pada lembar spesifikasi yang tidak harus dianggap sebagai terlampaui. Contoh-contoh untuk mengikuti memiliki desain atau orientasi sintesis di tingkat khusus disediakan dan parameter jaringan seperti RD, RS, VDD, dan sebagainya, harus ditentukan. Dalam hal apapun, pendekatan ini dalam banyak hal kebalikan dari yang dijelaskan dalam bagian sebelumnya. Dalam beberapa kasus, itu hanya masalah penerapan hukum Ohm dalam bentuk yang sesuai. Secara khusus, jika tingkat resistif diminta, hasilnya sering diperoleh hanya dengan menerapkan hukum Ohm dalam bentuk berikut: Ga m bar 6,49 Self-bias konfigurasi harus dirancang.

( 6.34 ) Untuk jaringan Gambar. 6,50, tingkat VDQ dan IDQ ditentukan. Tentukan nilai-nilai yang diperlukan RD dan RS. Apa saja nilai-nilai terdekat komersial standar? Contoh 6.15

Gambar 6.50 Contoh 6.15 Solusi Seperti yang didefinisikan oleh Persamaan. (6,34),

dan Merencanakan kurva transfer Gambar. 6,51 dan menggambar garis horizontal pada IDQ = 2,5 mA akan menghasilkan VGSQ = - 1 V, dan menerapkan VGS = - IDRS akan menetapkan tingkat RS:

Gambar 6.51 Menentukan VGSQ untuk jaringan dari Gambar. 6,50.

Nilai terdekat komersial standar

Contoh 6.16

Untuk konfigurasi bias pembagi tegangan-Gambar. 6,52, jika VD = 12 V dan VGSQ = 2 V, menentukan nilai RS.

Solusi Tingkat VG ditentukan sebagai berikut:

Kemudian

Persamaan untuk VGS kemudian ditulis dan nilai-nilai yang dikenal diganti:

dan

Nilai terdekat komersial standar adalah 3,3 Kohm

Tingkat VDS dan ID yang ditetapkan sebagai VDS = - 12 = VDD dan Contoh 6.17 ID = ID (on) untuk jaringan dari Gambar. 6,53. Tentukan tingkat VDD dan RD.

Gambar 6.53 Contoh 6.17 Solusi Mengingat ID = ID (pada) = 4 mA dan VGS = VGS (on) = 6 V, untuk konfigurasi ini,

dan sehingga Menerapkan Persamaan. (6,34) menghasilkan

Dan yang merupakan nilai komersil standar. 6.10 Mengentaskan Masalah Seberapa sering memiliki jaringan yang telah dibangun dengan hati-hati hanya untuk menemukan bahwa ketika kekuasaan diterapkan, respon benar-benar tak terduga dan gagal untuk mencocokkan perhitungan teoritis. Apa langkah selanjutnya? Apakah hubungan yang buruk? Sebuah salah membaca kode warna untuk elemen resistif? Kesalahan dalam proses konstruksi? Kisaran tampaknya kemungkinan besar dan sering menyebalkan. Proses pemecahan masalah pertama yang dijelaskan dalam analisis konfigurasi transistor BJT harus mempersempit daftar kemungkinan dan mengisolasi bidang masalah mengikuti rencana pasti serangan. Secara umum, proses ini dimulai dengan memeriksa kembali konstruksi jaringan dan terminal. Hal ini biasanya diikuti dengan pengecekan level tegangan antara terminal khusus dan tanah atau antara terminal jaringan. Jarang

adalah tingkat arus yang akan diukur sejak manuver seperti membutuhkan mengganggu struktur jaringan untuk memasukkan meter. Tentu saja, setelah diperoleh level tegangan, level saat ini dapat dihitung dengan menggunakan hukum Ohm. Dalam hal apapun, beberapa gagasan tentang tingkat tegangan atau arus diharapkan harus diketahui untuk pengukuran untuk memiliki kepentingan apapun. Secara total, oleh karena itu, proses troubleshooting bisa dimulai dengan beberapa harapan keberhasilan hanya jika operasi dasar jaringan dipahami bersama dengan beberapa level tegangan atau arus yang diharapkan. Untuk penguat JFET n-channel, itu jelas dipahami bahwa nilai diam dari VGSQ terbatas pada 0 V atau tegangan negatif. Untuk jaringan Gambar. 6,54, VGSQ terbatas pada nilai-nilai negatif dalam kisaran 0 V untuk VP. Jika meter dihubungkan seperti ditunjukkan pada Gambar. 6,54, dengan memimpin positif (biasanya merah) ke pintu gerbang dan memimpin negatif (biasanya hitam) ke sumber, pembacaan yang dihasilkan harus memiliki tanda negatif dan besarnya dari beberapa volt. Tanggapan lain harus dianggap mencurigakan dan perlu diselidiki. Tingkat VDS biasanya antara 25% dan 75% dari VDD. Sebuah pembacaan 0 V untuk VDS jelas menunjukkan bahwa baik rangkaian keluaran memiliki "terbuka" atau JFET adalah internal-pendek antara drain dan source. Jika VD adalah VDD volt, tidak jelas ada penurunan di RD karena kurangnya arus melalui RD dan sambungan harus diperiksa untuk kontinuitas. Jika tingkat VDS sepertinya tidak sesuai, kontinuitas dari rangkaian output dengan mudah dapat diperiksa oleh landasan memimpin negatif dari voltmeter dan mengukur tingkat tegangan dari VDD ke tanah menggunakan memimpin positif. Jika VD = VDD, arus melalui RD mungkin nol, namun ada kontinuitas antara VD dan VDD. Jika VS = VDD, perangkat tidak terbuka antara drain dan sumber, tetapi juga tidak kontinuitas The "pada." melalui VS dikonfirmasi, namun. Dalam hal ini, adalah mungkin bahwa ada hubungan tanah miskin antara RS dan tanah yang mungkin tidak jelas. Hubungan internal antara kawat timbal Anda dan konektor terminal mungkin telah dipisahkan. Kemungkinan lain juga ada, seperti perangkat korsleting dari drain ke sumber, tetapi pemecah masalah hanya akan memiliki untuk mempersempit kemungkinan penyebab kerusakan tersebut. Kelangsungan jaringan juga dapat diperiksa hanya dengan mengukur tegangan di setiap penghambat jaringan (kecuali untuk RG dalam konfigurasi JFET). Sebuah indikasi 0 V segera

mengungkapkan kurangnya arus melalui elemen akibat sirkuit terbuka di jaringan. Unsur paling sensitif dalam konfigurasi BJT dan JFET adalah penguat sendiri. Penerapan tegangan berlebihan selama fase konstruksi atau pengujian atau penggunaan yang tidak benar nilai resistor yang mengakibatkan tingkat arus tinggi dapat merusak perangkat. Jika Anda pertanyaan kondisi amplifier, tes terbaik untuk FET adalah pelacak kurva karena tidak hanya mengungkapkan apakah perangkat ini beroperasi, tetapi juga rangkaian level arus dan tegangan. Beberapa penguji dapat mengungkapkan bahwa perangkat masih fundamental suara tapi tidak mengungkapkan apakah jangkauan operasi sudah sangat berkurang. Perkembangan teknik pemecahan masalah yang baik terutama berasal dari pengalaman dan tingkat kepercayaan dalam apa yang diharapkan dan mengapa. Ada, tentu saja, kali ketika alasan untuk respon yang aneh tampaknya menghilang secara misterius ketika Anda periksa jaringan. Dalam kasus tersebut, yang terbaik adalah tidak bernapas lega dan melanjutkan pembangunan. Penyebab seperti sensitif "membuat atau istirahat" situasi harus ditemukan dan diperbaiki, atau mungkin terulang kembali pada saat yang paling sial 6.11 P-CHANNEL FETs Analisis sejauh ini telah dibatasi hanya untuk FETs n-channel. Untuk FETs p-channel, gambar cermin dari kurva transfer digunakan, dan arah arus dibalik pasti seperti ditunjukkan pada Gambar. 6,55 untuk berbagai jenis FETs. Catatan untuk setiap konfigurasi Gambar. 6,55 bahwa setiap tegangan suplai sekarang gambar tegangan negatif arus dalam arah yang ditunjukkan. Secara khusus, perhatikan bahwa notasi subscript ganda untuk tegangan berlanjut seperti yang didefinisikan untuk perangkat n-channel: VGS, VDS, dan sebagainya. Dalam kasus ini, bagaimanapun, VGS positif (positif atau negatif bagi MOSFET tipe deplesi) dan VDS negatif.

Gambar 6.55 p-channel konfigurasi. Karena kesamaan antara analisis n-channel dan perangkat p-channel,yang benar-benar bisa menganggap perangkat n-channel dan sebaliknya tegangan suplai dan melakukan analisis keseluruhan. Bila hasil yang diperoleh, besarnya kuantitas masing-masing akan benar, meskipun arah arus dan polaritas tegangan harus dibatalkan. Namun, contoh berikut akan menunjukkan bahwa dengan pengalaman yang diperoleh melalui analisis perangkat n-channel, analisis perangkat p-channel yang cukup mudah. Contoh 6.18 Tentukan IDQ, VGSQ, dan VDS untuk p-channel JFET Gambar. 6,56.

Gambar 6.56 Contoh 6.18

Solusi

Menerapkan hukum tegangan Kirchhoff memberikan

Dan Memilih ID = 0 mA menghasilkan

yang muncul dalam Gambar. 6,57. Memilih VGS = 0 V, kita memperoleh

seperti juga muncul pada Gambar. 6,57. Titik diam yang dihasilkan dari Gambar. 6,57

Gambar 6.57 Menentukan titik Q untuk konfigurasi JFET Gambar. 6.56.

Untuk VDS, hukum tegangan Kirchhoff akan menghasilkan

Dan

6.12 JFET UNIVERSAL BIAS KURVA Karena solusi dc dari konfigurasi FET membutuhkan menggambar kurva transfer analisis masingmasing, kurva universal dikembangkan yang dapat digunakan untuk setiap tingkat IDSS dan VP. Kurva universal untuk n-channel JFET atau MOSFET tipe deplesi (untuk nilai negatif VGSQ) diberikan pada Gambar. 6,58. Perhatikan bahwa sumbu horisontal tidak bahwa VGS tetapi tingkat normalisasi didefinisikan oleh VGS / | VP | itu, | VP | menunjukkan bahwa hanya besarnya VP adalah untuk dipekerjakan, bukan tandanya. Untuk sumbu vertikal, skala juga tingkat normalized ID / IDSS. Hasilnya adalah bahwa ketika ID IDSS, rasio adalah 1, dan ketika VGS = VP, rasio VGS / | VP | adalah -1. Perhatikan juga bahwa skala untuk ID / IDSS berada di sebelah kiri bukan di kanan seperti yang dihadapi untuk ID dalam latihan terakhir. Kedua tambahan skala di sebelah kanan perlunya sebuah pengantar. Skala vertikal berlabel m dapat dengan sendirinya menjadi digunakan untuk mencari solusi untuk konfigurasi fixed-bias. Skala lainnya, berlabel M, digunakan secara bersama dengan skala m untuk mencari solusi

Gambar 6,58 Universal JFET kurva bias.

untuk konfigurasi tegangan-pembagi. The scaling untuk m dan M berasal dari pembangunan matematika yang melibatkan persamaan jaringan dan skala normal saja diperkenalkan. Uraian untuk mengikuti tidak akan berkonsentrasi pada mengapa skala m meluas 0-5 di VGS / | VP | = 0.2 M dan skala dari 0 ke 1 pada VGS / | VP | = 0 tetapi lebih pada bagaimana menggunakan yang dihasilkan skala untuk mendapatkan solusi untuk konfigurasi. Persamaan untuk m dan M adalah berikut ini, dengan VG sebagai defind oleh Persamaan. (6.15).\ ( 6.35 )

( 6.36 )

sehingga

Perlu diingat bahwa keindahan dari pendekatan ini adalah penghapusan kebutuhan untuk sketsa kurva transfer untuk setiap analisis, bahwa superposisi dari garis bias adalah banyak lebih mudah, dan bahwa perhitungan lebih sedikit. Penggunaan sumbu m dan M jauh lebih baik dijelaskan dengan contoh-contoh menggunakan skala. Setelah prosedur ini jelas dipahami, analisis bisa sangat cepat, dengan ukuran yang baik akurasi. Contoh 6.19 Tentukan nilai diam dari ID dan VGS untuk jaringan dari Gambar. 6,59. Bab 292

Gambar 6.59 Contoh 6.19 Solusi Menghitung nilai m, kita memperoleh

Garis diri bias didefinisikan oleh RS diplot dengan menggambar garis lurus dari titik asal melalui jalur yang didefinisikan oleh m, = 0,31 seperti ditunjukkan pada Gambar. 6,60. Q-point yang dihasilkan:

Nilai diam dari ID dan VGS kemudian dapat ditentukan sebagai berikut:

dan

Tentukan nilai diam dari ID dan VGS untuk jaringan dari Gambar. 6,61.

Gambar 6.61 contoh 6.20 Solusi Menghitung m memberikan

Menentukan hasil VG

Menemukan M, kita memiliki

Sekarang m dan M diketahui, garis bias dapat diambil pada Gambar. 6,60. Secara khusus, perhatikan bahwa meskipun tingkat IDSS dan VP berbeda untuk dua jaringan, kurva universal yang sama dapat digunakan. Pertama menemukan M pada M sumbu seperti ditunjukkan pada Gambar. 6,60. Kemudian menarik garis horizontal ke sumbu m dan, pada titik persimpangan, tambahkan besarnya m seperti ditunjukkan pada gambar. Menggunakan titik yang dihasilkan pada sumbu m dan persimpangan M, menarik garis lurus untuk berpotongan dengan kurva transfer dan menentukan Q-point: Artinya dan kemudian

6.13 PSPICE WINDOWS JFET Tegangan-Divider Konfigurasi Hasil Contoh 6,20 sekarang akan diverifikasi menggunakan PSpice Windows. Jaringan Gambar. 6,62 dibangun menggunakan metode komputer yang diuraikan dalam babbab sebelumnya. The J2N3819 JFET diperoleh dari perpustakaan EVAL.slb dan, melalui Edit-Model-Model Instance Edit (Text), Vto diatur ke 6V dan Beta, seperti yang didefinisikan oleh Beta = IDSS / | VP | 2 diatur ke 0,222 mA / V2. Setelah OK dilanjutkan dengan mengklik ikon Simulasi (latar belakang kuning dengan dua bentuk gelombang) dan kliring Peraga Pesan, layar PSpiceAD akan menghasilkan Gambar. 6,62. Saluran yang dihasilkan saat ini adalah 4,231 mA dibandingkan dengan tingkat dihitung 4,24 mA, dan VGS adalah 3,504 V 5,077 V 1,573 V versus nilai yang dihitung dari 1,56 VA "kedua perbandingan yang sangat baik.

sewa 4,231 mA dibandingkan dengan tingkat dihitung 4,24 mA, dan VGS adalah 3,504 V 5,077 V 1,573 V versus nilai yang dihitung dari 1,56 VA "kedua perbandingan yang sangat baik. Kombinasi Jaringan Selanjutnya, hasil Contoh 6,13 dengan baik dan transistor JFET akan diverifikasi. Untuk transistor, Model harus diubah untuk memiliki Bf (beta) dari 180 yang sesuai dengan contoh, dan untuk JFET, Vto harus disetel ke 6V dan Beta ke 0,333 mA/V2. The Hasil muncul pada Gambar. 6,63 adalah lagi sebuah perbandingan yang sangat baik dengan tulisan tangan solusi. VD adalah 11,44 V dibandingkan dengan 11,07 V, VC adalah 7,138 V dibandingkan dengan 7,32V, dan VGS adalah 3,758 V dibandingkan dengan 3,7 V.

Peningkatan MOSFET Selanjutnya, prosedur analisis dari Bagian 6.6 akan diverifikasi menggunakan IRF150 yang peningkatan tipe n-channel MOSFET ditemukan di perpustakaan EVAL.slb. Pertama, perangkat karakteristik yang akan diperoleh dengan membangun jaringan Gambar. 6,64.

Mengklik pada ikon Analisis Setup (dengan bar biru di atas di tangan kiri sudut layar), DC dipilih untuk mendapatkan kotak dialog DC. Sumber Tegangan dipilih sebagai Var Dibelai. Jenis, dan Linear dipilih untuk Sapu Type. Karena hanya satu kurva akan diperoleh, tidak ada kebutuhan untuk Sapu Bersarang. The VDD tegangan tegangan-drain akan tetap tetap pada nilai dari 9 V (sekitar tiga kali nilai ambang batas (Vto) dari 2,831 V), sedangkan tegangan VGS gerbang-to-source, yang pada Gambar. 6,64. kasus ini VGG, akan sweep dari 0 hingga 10 V. Nama Oleh karena itu adalah VGG dan Mulai Nilai 0V, 10V Nilai Akhir, dan Penilaian 0.01V. Setelah OK diikuti oleh Close dari Setup Analisis, analisis dapat dilakukan melalui Analisis ikon. Jika secara otomatis menjalankan Probe setelah simulasi yang dipilih di bawah Probe Setup Pilihan Analisa, layar Orcad-MicroSim Probe akan menghasilkan, dengan sumbu horisontal muncul dengan VGG sebagai variabel dan berkisar dari 0 hingga 10 V. Selanjutnya, kotak dialog Tambahkan Jejak dapat diperoleh dengan mengklik ikon

Jejak (merah pola menunjuk pada sumbu) dan ID (M1) yang dipilih untuk mendapatkan drain saat ini versus gerbang-untuk-sumber tegangan. Klik OK, dan sifat akan muncul di layar. Untuk memperluas skala plot menghasilkan 20 V, cukup pilih Plot diikuti oleh XAxis Pengaturan dan menetapkan jangkauan Ditetapkan Pengguna untuk 0 sampai 20 V. Setelah lain OK, dan plot pada Gambar. 6,65 akan menghasilkan, mengungkapkan perangkat agak tinggisaat ini. Label ID dan VGS ditambahkan dengan menggunakan ikon Teks Label dengan huruf A, B, dan C. tangan menarik garis beban akan dijelaskan dalam paragraf untuk mengikuti.

Jaringan Gambar. 6,66 kemudian didirikan untuk memberikan garis beban memperluas dari ID sama dengan 20 V/0.4 50 A turun ke VGS VGG 20 V seperti ditunjukkan pada Gambar. 6.65. simulasi A mengakibatkan tingkat ditampilkan, yang cocok dengan solusi dari Gambar. 6.65.