Een USB 2.0 oscilloscoop
Bossuyt Frederick
De Bock Steven
Duchatelet Sven
Werbrouck Steven
2
Inleiding
1. Probleemstelling
2. Doel van het project
3. Aanpak
4. Overzicht gepresteerd werk
5. Planning
3
Probleemstelling
2 FPGA’s
AD-convertor DA-convertor
signaal in- en uitgang
voeding
4
Probleemstelling
µ-controllerFPGA
PC
AD-convertor
signaal
beeldscherm
sampling
signaalverwerking interface
signaalverwerking +afbeelden resultaat
5
Inleiding
1. Probleemstelling
2. Doel van het project
3. Aanpak
4. Overzicht gepresteerd werk
5. Planning
6
Doel van het project
1 single shot signaal van 20 MHz verwerken korte reactietijden efficiënt gebruik van de FPGA hardware
single shot = 1 keer een beperkt aantal samples inlezen en verwerken
thesisonderwerp = continue signaalverwerking
7
Inleiding
1. Probleemstelling
2. Doel van het project
3. Aanpak
4. Overzicht gepresteerd werk
5. Planning
8
Aanpak
HARDWARE:VHDL
bufferen signaal trigger: rising/falling edge pretrigger samplerate @ runtime
(64/32/16/8/4/2/1 Mbps) eventueel een digitaal
ruisonderdrukkingsfilter
SOFTWARE: C++
1 2 3 4 5
9
Aanpak
Communicatie heel belangrijk!
wanneer wordt data getransporteerd?
hoe wordt de data getransporteerd?
interpretatie van de bits?
10
Inleiding
1. Probleemstelling
2. Doel van het project
3. Aanpak
4. Overzicht gepresteerd werk
5. Planning
11
Overzicht gepresteerd werk: HARDWARE
geheugenstructuur: FIFO testen met binaire teller (= zelf aangemaakte data)
omzetting parallelle naar seriële datastroom: USB = serieel!
solderen van connecties tussen FPGA en µ-controller
BUFFER1
BUFFER2
8bit 8bit
8bit
usb_data
dout
rd_en
ainit
rd_clk
wr_clkwr_en
empty
full
8bit
teller
FIFO
din
13
Overzicht gepresteerd werk: SOFTWARE
14
Inleiding
1. Probleemstelling
2. Doel van het project
3. Aanpak
4. Overzicht gepresteerd werk
5. Planning
15
Planning: HARDWARE
doorvoeren van een volledige test met zelf aangemaakte data
implementeren van interface ADC – FPGA
controlesignalen @ runtime kunnen inlezen
instellingen @ runtime kunnen veranderen
16
Planning: SOFTWARE
Top Related