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ARCHITETTURA DEL ARCHITETTURA DEL COMPUTERCOMPUTER
III Modulo dei dispositivi elettronici del III Modulo dei dispositivi elettronici del Laboratorio di FisicaLaboratorio di Fisica
2VaiAVaiA
CONTROL BUS
DATA BUS
ADDRESS BUS
Trasferimento delle informazioniTrasferimento delle informazioni
L’ADDRESS BUS seleziona la cella di memoria o il dispositivo di I/O
CPU
ROM e RAM
I/O
Il DATA BUS trasporta le informazioni (BYTE) dalla (e verso la) CPU alla (dalla) memoria o ai dispositivi di I/O
Il CONTROL BUS perfeziona la comunicazione precisando il verso e temporizzando la comunicazione
N.B. non esistono comunicazioni dirette fra memoria e dispositivi di I/O
3VaiAVaiA
Trasferimento delle informazioniTrasferimento delle informazioni
L’ indirizzamento della memoria e dei dispositivi di I/O può avvenire in due modi:a- condividendo lo spazio indirizzi e utilizzando un ulteriore segnale del CONTROL
BUS (IO/M) che separa indirizzi di memoria da indirizzi di I/Ob- con la tecnica del MEMORY-MAPPING ovvero della mappatura nello spazio di
memoria dei dispositivi di I/O.In tal modo un indirizzo individua in modo univoco una cella di memoria o un dispositivo di I/O.
L’ evoluzione dei computer ha portato l’ indirizzamento della memoria dai 64K iniziali ai 16M attuali (anzi l’ indirizzamento può essere virtualmente infinito).I dispositivi di I/O più diffusi sono TASTIERA, MONITOR, MEMORIA DI MASSA (Hard e floppy disk, nastri magnetici, dischi ottici..), porte di I/O e dispositivi programmabili come TIMER, USART, DMA, COPROCESSORE MATEMATICO...
CONTROL BUS
DATA BUS
ADDRESS BUS
CPU
ROM e RAM
I/O
4VaiAVaiA
Condizione di bus contention Condizione di bus contention quando sono attivi due trasmettitoriquando sono attivi due trasmettitori
Schema logico di una porta Schema logico di una porta con uscita three-state e con uscita three-state e relativa tabella della veritàrelativa tabella della verità
+Vcc
T1
T2
Trasmettitore 1
+Vcc
T3
T4
Trasmettitore 2
Linea del bus
D
C
I U
D C U
X L Hz
L H L
H H H
5VaiAVaiA
Schema di una porta NOT con uscita tree-Schema di una porta NOT con uscita tree-state, simbolo logico e tabella della veritàstate, simbolo logico e tabella della verità
Q4
Q3
Q2Q1
+Vcc
D
C
U
D
C
U
D C U
X H Hz
H L L
L L H
6VaiAVaiA
linea del bus
Collegamento di più trasmettitori e Collegamento di più trasmettitori e ricevitori ad una linea del busricevitori ad una linea del bus
CT1 CT3CT2
T3T2T1
CR1 CR2 CR3
R1 R2 R3
7VaiAVaiA
Terminazioni di una linea del busTerminazioni di una linea del bus
linea del bus
+Vcc = 5V
390
180
+Vcc = 5V
390
180
TT
RR
8VaiAVaiA
linea del bus
CT1 CT3CT2
T3T2T1
CR1 CR2 CR3
R1 R2 R3
linea del bus
+Vcc = 5V
390
180
+Vcc = 5V
390
180
TT
RR
Per quanto riguarda il problema della prevenzione dei disturbi eventualmente indotti sulla linea da sorgenti di rumore, si adottano i criteri generalmente impiegati nei circuiti digitali, come un’efficiente schermatura, una opportuna dislocazione delle linee di trasmissione rispetto a sorgenti di rumore, l’uso di piani di massa per uno stabile riferimento delle tensioni, ecc.
PREVENZIONE DEI PREVENZIONE DEI DISTURBIDISTURBI
9VaiAVaiA
0 00
Le Le ROMROM ( (RRead ead OOnly nly MMemory)emory)Le ROM hanno nomi che
riflettono il modo utilizzato per scriverne e, quando è possibile, cancellarne il contenuto: PROM, EPROM, E2ROM o EAROM.
La fase di lettura consiste nell’applicare tensione (5V) alla linea orizzontale relativa alla cella che si vuole leggere. In tal modo sulle linee di uscita è possibile leggerne lo stato.
ROM a FUSIBILI
bit 1
bit 1 bit 2
bit 2
microfusibile
word 1
word 2
1 1
100Le PROM (ProgrammableROM) sono memorie programmabili una volta sola, in quanto la programmazione avviene bruciando i fusibili in corrispondenza dei bit che debbono contenere degli zeri.
10VaiAVaiA
È un MOS con un gate immerso in uno strato di SiO2 che fa da isolante. Per mezzo di impulsi di tensione fra source e drain si carica il gate che quindi attirerà degli elettroni.
La cancellazione avviene sottoponendo le EPROM ad un fascio di raggi UV che penetrano nel gate e liberano le cariche. Poiché il gate non è un isolante perfetto, col tempo (10 anni) le cariche usciranno.
Non è possibile comunque la cancellazione individuale di singole celle di memoria. Questo inconveniente è stato eliminato con la creazione delle E2 (Electrically Erasable ROM)
N N
EPROMgate
SiO2
N N
E2
gate
SiO2
EPROMEPROM ( (EElectrically lectrically PProgrammable rogrammable ROMROM))
UV
che invece dei raggi ultravioletti utilizzano un secondo elettrodo immerso nel SiO2.
gate per cancellare
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RAM BipolareRAM BipolareCondizione di memoria (“1” cioè lo stato di T1)
x, y = 0,3 V;
W/R = 0,5 V.
T1 interdetto;
T2 saturo;
(Circola corrente in T2, x, y, ma non nella linea W/R perché è ad un potenziale più alto)
è una condizione stabile
Condizione di memoria (“0”)
T1 saturo; T2 interdetto; x, y = 0,3 V; W/R = 0,5 V.
(Circola corrente in T1, x, y, ma non nella linea W/R perché è ad un potenziale più alto)
linea bit ”1”
linea bit ”0”
W/R W/Rselezione riga (x)
selezione colonna (y)
T1 T2
Vcc (+5V)
S = “1” S= “0”
è una condizione stabile
12VaiAVaiA
RAM BipolareRAM BipolareOperazione di lettura
x, y = 3V T1 e T2 rimangono nello stesso stato; la corrente del transistor T2 circola ora sulla linea W/R.
Individuando quale linea W/R è percorsa da corrente si risale allo stato della memoria (se la linea bit “1” non è percorsa da corrente allora il bit memorizzato è “1”).
Operazione di scrittura (viene scritto uno “0” ovvero si deve interdire T1)
x, y = 3V e la linea W/R del bit “0” a livello alto T2 interdetto mentre T1 conduce per effetto del livello basso di W/R relativo alla linea bit “1”.
linea bit ”1”
linea bit ”0”
W/R W/Rselezione riga (x)
selezione colonna (y)
T1 T2
Vcc (+5V)
S = “1” S = “0”
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RAM NMOSRAM NMOST3 e T4 sono depletion.mos e hanno solo la funzione di resistenze di carico per T1 e T2 che funzionano come un flip-flop.
Condizione di memoria (“1”)T1 = off, T2 = ON, x, y = “0” T5, T6 = “off”
Questa è una condizione stabile che rispetto alle RAM bipolari permette di dissipare meno energia in quanto non circola corrente. Infatti nelle condizioni esposte T3 è off e T4 è on cosicchè su ciascuna linea che va da +5V a massa c’è sempre un transistor off.
linea bit ”1” linea bit ”0”
x, y
T1 off T2 on
5V
T3T4
T5 T6
off
off off
on p
n n
n n
p
5V 0V
14VaiAVaiA
RAM NMOSRAM NMOSCondizioni di lettura
x, y = 1 e le linee bit “0” e bit “1” a potenziale basso circola corrente nella linea bit “1” poiché ha il potenziale a destra di T5 alto.
Condizioni di scrittura
x, y = 1 e linea del bit interessato (bit “1” se si vuole scrivere un “1”, bit “0” se si vuole scrivere uno “0”) alto si porterà alto il potenziale dall’altra parte del transistor con la linea del bit alta.
linea bit ”1” linea bit ”0”
x, y
T1 off T2 on
5V
T3T4
T5 T6
off
off off
on p
n n
n n
p
5V 0V
15VaiAVaiA
RAM DINAMICHERAM DINAMICHE
linee di refresh
0 V 0 V
T1
T4T3 T2
C1 C2
linea di selezione x, y
bit “0”bit “1”
onoff
S = “1” S = “0”
16VaiAVaiA
RAM DINAMICHERAM DINAMICHECondizione di memoria
T1 off, T2 on e x, y = 0 C2 è carico, C1 è scarico.
Questa condizione non è stabile e nel tempo (10 ms) C2 si scarica e T2 diventa off.
Operazione di refresh
x, y = 10 V e bit “0”, bit “1” = 5V T3, T4 vanno in conduzione.
Circola corrente solo verso il condensatore carico (C2), che così si rigenera.
T1 T2
T3 T4
C1 C2
x, y
T1 T2
T3 T4
C1 C2
x, y
5 V
<5 V
5 V
0 V
bit “1” bit “0”
17VaiAVaiA
RAM DINAMICHERAM DINAMICHE
Operazione di lettura
Si procede come per il refresh e si esamina su quale linea bit circola corrente apprezzabile.
Operazione di scrittura (scrivo uno “0” ovvero porto T2 in interdizione)
x, y = 10 V e linea bit “0” = 10 V T1 conduce T2 si interdice.
T1 T2
T3 T4
C1 C2
x, y
5 V
<5 V
5 V
0 V
bit “1” bit “0”
T1 T2
T3 T4
C1 C2
x, y
10 V
bit “1” bit “0”
18VaiAVaiA
Charge Couple DevicesCharge Couple DevicesSono memorie ad alta densità di immagazzinamento, realizzate con materiale semiconduttore. Per queste memorie il tempo di accesso (in questo caso detto anche tempo di latenza) è superiore a quello ad accesso casuale per una singola cella, ma diventa inferiore per leggere l’intera memoria.
Durante la fase di acquisizione il CCD ha i singoli PIXEL in condizione di immagazzinare elettroni grazie ai potenziali dei tre elettrodi che creano una buca di potenziale opportuna.
Q Q
15V 5V10V5V 15V10V
19VaiAVaiA
Charge Couple DevicesCharge Couple DevicesPoiché le celle di memoria sono equivalenti, è possibile procedere allo scorrimento delle cariche immagazzinate nelle singole celle di memoria, utilizzando solo tre segnali che collegano gli elettrodi simili.
Alla fine dell’elemento di linea c’è un amplificatore di carica che legge il contenuto della memoria. L’informazione dell’indirizzo relativo alla cella della quale l’amplificatore di carica sta leggendo il valore è deducibile utilizzando il CLOCK, che temporizza tutto il processo di lettura.
Q Q
15V 5V10V5V 15V10V
20VaiAVaiA
Charge Couple DevicesCharge Couple DevicesLa memoria può essere organizzata in modo bidimensionale, ed in tal caso esisterà una struttura analoga in verticale capace di trasferire il contenuto di un’intera riga nella riga superiore; quindi attraverso un’opportuna operazione di scorrimento orizzontale si procede alla lettura.
Nei CCD per uso televisivo la struttura è duplicata in modo che mentre una parte è in fase di lettura l’altra parte è in fase di memorizzazione
riga n+1
riga n
parte inlettura
parte inmemorizzazione C
CD
tel
evis
ivo
21VaiAVaiA
Organizzazione decodifica delle Organizzazione decodifica delle memoriememorie
Un chip di memoria contiene di solito un certo numero di byte, per cui per comporre una certa estensione di memoria occorre organizzare questi banchi in modo opportuno.
1 Kbyte
AD0
AD9
address bus
data bus
DB 0 DB 7
CSR/W
Questi chip presentano, oltre all’alimentazione e alla massa:
Un set di pin (address bus) per indirizzare le singole celle di memoria;Un set di pin (data bus) come supporto per l’entrata e l’uscita dei dati;Un pin (R/W) per controllare la scrittura o lettura del dato;Un pin (CS) per selezionare il chip.
22VaiAVaiA
Organizzazione decodifica delle Organizzazione decodifica delle memoriememorie
Supponiamo ora di voler organizzare una zona di memoria di 4 Kb
1 Kbyte 1 Kbyte 1 Kbyte 1 Kbyteaddress bus
AD0
AD9
AD0
AD9
AD0
AD9
AD0
AD9
data bus
data bus
data bus
data bus
DB7
DB0
R/W
R/W R/W R/W R/WCS CSCSCS
AD11
AD10
selezione della locazione del chip
AD11 AD9 AD0
selezione del chip
Concettualmente sono necessari 12 bit per l’indirizzamento ed il segnale R/W
23VaiAVaiA
Organizzazione decodifica delle Organizzazione decodifica delle memoriememorie
1 Kbyte 1 Kbyte1 Kbyte 1 Kbyte 1 Kbyte 1 Kbyte 1 Kbyte 1 Kbyteaddress bus
AD0
AD9
DB0
DB7
data bus
E1 E2 E3
+5V
AD10AD11AD12
A0 A1 A2
AD12
selezione della locazione del chip
AD9 AD0
selezione del chip
decoder 820500 01 02 07
24VaiAVaiA
Lettura dei datiLettura dei datiSi suppone che ad un certo istante t0, considerato istante iniziale, venga fornito l’indirizzo di memoria della parola che si desidera leggere.
L’invio di questo indirizzo non rende automaticamente disponibile il dato richiesto: deve essere anche attivato il segnale di abilitazione della memoria CS.
tempo di lettura
CS
DATI VALIDI
tR
tempo di accesso
INDIRIZZO
t0
iniziano le varie attività all’interno della memoria per rendere disponibile all’esterno il dato richiesto.
Questo avverrà dopo un tempo indicato in figura come tempo di ritardo tR.
Dall’attivazione di questo segnale
Considerando che l’operazione di lettura richiede necessariamente anche l’invio dell’indirizzo, si può dire che il minimo tempo necessario per avere il dato a disposizione è quello indicato in figura con il nome di tempo di accesso.
25VaiAVaiA
Lettura dei datiLettura dei dati
Il tempo di accesso può assumere valori variabili da pochi ns fino a qualche s, in base al tipo di memoria utilizzata, ed in particolare della tecnologia impiegata.
tempo di lettura
tempo di accesso
CS
DATI VALIDI
tR
INDIRIZZO
t0
L’operazione di lettura termina non appena è possibile l’invio di un nuovo indirizzo per leggere un altro dato, dopo aver prelevato quello precedente. Da parte di un utilizzatore della memoria, una operazione di lettura richiede un tempo che nella figura è compreso fra le due variazioni dei segnali che forniscono l’indirizzo.
26VaiAVaiA
Scrittura dei datiScrittura dei datiAll’istante iniziale t0 viene fornito l’indirizzo di memoria della parola che si desidera modificare.E’ reso quindi attivo il segnale chip select CS.
CS
tdw
INDIRIZZO
t0
tempo di scrittura
R/W
th
DATI VALIDIDATI
Successivamente si invia il segnale R/W per informare che l’operazione che si desidera compiere è di scrittura.Infine è inviato il dato da scrivere, che deve restare disponibile per un certo tempo per completare l’operazione di scrittura.
Questo tempo può essere spesso diviso in due parti:Un primo intervallo di tempo, indicato in figura con tdw,
intercorrere da quando il dato è valido a quando il segnale R/W è disattivato; un secondo tempo, che può essere indicato come tempo di mantenimento th,
è il tempo minimo che deve
è il tempo minimo durante il quale il dato da scrivere deve essere mantenuto valido dopo che il segnale R/W è stato disattivato.
27VaiAVaiA
Scrittura dei datiScrittura dei dati
Dopo quest’ultimo intervallo di tempo l’indirizzo può assumere un nuovo valore, per iniziare un’altra operazione di scrittura.
L’intervallo di tempo compreso fra due possibili modifiche dell’indirizzo prende il nome di tempo di scrittura.
Si vuole far presente che sono possibili anche altri modi di organizzazione. Ad esempio non è sempre necessario che gli indirizzi siano disponibili per l’intero ciclo di scrittura o lettura: con questo tempo si deve intendere il ritardo che ci deve essere all’istante t0 in cui ha avuto inizio una operazione a quello in cui è possibile iniziarne un’altra.
tempo di scrittura
tdw th
CS
INDIRIZZO
t0
R/W
DATI VALIDIDATI
28VaiAVaiA OSSERVAZIONI
Diapositiva 10: Nel secondo disegno sostituita la scritta EPROM con E2. Diapositive 11, 12, 15: Sostituita nel disegno della RAM Bipolare la Q con la
M, in quanto si è riusciti a trovare il carattere M soprasegnato (Inserisci - Simbolo - MS Reference 1), mentre ciò non è stato possibile per la lettera Q.
Diapositiva 13: Ci sono nel disegno ben tre scritte “T3”: unoa è stata eliminata (quella sopra T2on) mentre quella sopra T1 è stata corretta con T4. In tal modo c’è corrispondenza tra quello che viene detto nel testo ( T3 off e T4 on) e quanto riportato nel disegno.
Diapositiva 16: I due schemini semplificati sono stati completati, per renderli piu aderenti a quanto riportato nel testo, in cui si parla di T3, T4, x, y, bit “0”, bit “1”. Verificare la correttezza delle modifiche apportate. Inoltre nel testo, dopo la frase Condizione di memoria, sono state soppresse le parole: (indicata nello schema sopra).
Diapositiva 17: Vengono riproposti due schemini semplificati. Quello superiore è lo stesso dell’Operazione di refresh della diapositiva precedente; quello inferiore è stato realizzato sulla scorta del testo “Operazione di scrittura…”. Verificarne la correttezza.
Diapositive 18 e 19: Nella figura il terzo valore di tensione è stato corretto da 5 V a 15 V. E’ esatto?
29VaiAVaiA OSSERVAZIONI
Diapositiva 23: E’ corretto il titolo della diapositiva? O è meglio titolarla “Decoder 8205”? Anziché ripetere nel disegno otto volte “Data bus”, tale testo è stato inserito tra le linee DB0 e DB7 .
Diapositive 24, 25 e 26: Piccole correzioni nel testo. Diapositiva 26:Nel testo è stato sostituito W sopralineato con W sottolineato. Diapositiva 27: L’ultima frase del testo, dopo … l’intero ciclo di scrittura o
lettura:… non è affatto chiara (forse manca qualcosa nel testo). Diapositive # >27: Che titolo si deve dare alle diapositive successive alla 27
(ancora da realizzare)?
Verificare tutti i titoli delle diapositive e il sottotitolo della diapositiva titolo.
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