Z13 x zEC12: O que esperar? - por Luiz Carlos Orsoni

Abstract + Agenda Em 14 de Janeiro de 2.015 a IBM anunciou a z13, sucessora da zEC12:

Em termos de Performance, o que se poderá esperar de suas novas “features” e

de seus novos “parâmetros”?

#1=Mais Processadores, Mais Memórias, Mais SubSistemas de Canal,

muito Maior Aggregate Data Rate: Que significará tudo isso?

#2=Menor GHz, porém Mais Instruções em Paralelo e SMT para zIIP e IFL:

Só mais tarde será anunciada para os Processadores Gerais=CPUs

#3=Afinal, o que é SMT = Simultaneous Multi Threading?

O que se espera “ganhar” e o que se pode “perder”?

Experiências em outras Plataformas

#4=Variabilidade: Sempre foi perigoso ignorá-la, será inútil tentar esquecê-la!

Reflete diretamente na Contabilização de Recursos!

#5=Eterno Dilema: O que é Melhor atender?

Todo mundo com o mínimo de Recursos demore o que demorar ou

A maioria, custe o que custar? Não se pode ter ambos!

#6=Conclusões (se é que já se pode concluir algo, sem ter feito BenchMarks...):

As Equações continuam as mesmas, mudaram alguns Coeficientes...

Proibida cópia ou divulgação sem

permissão escrita do CMG Brasil.

z13 x zEC12

#1 = O que foi acrescentado?

#2 = O que foi reduzido?

#3 = SMT = Simultaneous Multi Threading

#4 = Variabilidade???

#5 = O eterno Dilema: Mais ou Menos?

#6 = Conclusões: O que esperar?

Ganhei!

Perdi???



#1 = O que foi acrescentado? Mais CPUs



Mais Memória e mais Caches!

Caches: zEC12 z13 +%

L1I 64K 96K +50%

L1D 96K 128K +33%

L2I 1M 2M +100%

L2D 1M 2M +100%

L3onChip 48M 64M +33%

L4onBook/drw 384M 960M +150%

L4onCEC 1.536M 3.840M +150%

48 / 6 = 64 / 8

384 / 30 < 960 / 42

1536 / 120 < 3840 / 168

HSA 32GB 96GB



Mais Channel SubSystems

z13:

6 Logical Channel SubSystems + 50%

256 CHPIDs por LCSS

1.536 Canais + 50%

4 SubChannel Sets + 33%

16 GB/s FICON Express16S +100%

832 GB/s +117%

zEC12:

4 Logical Channel SubSystems

256 CHPIDs por LCSS

1.024 Canais

3 SubChannel Sets

8 GB/s FICON Express8S

384 GB/s

Log.Part

5x15= 75

1x10= 10

85

4x15= 60

Maior Aggregate Data Rate



A z13 permite:

mais Recursos,

mais Capacidade,

maior Vazão

que a zEC12,

portanto:

É Mais Máquina!

8GB/s 16GB/s



#2 = O que foi reduzido?

CEC GHz Cycle % F D C

z196 5,208 0,192 +4,16 3 4 5

zEC12 5,504 0,182 +10,08 3 3 7

z13 5,0 0,200 +0 6 6 10

Nenhum número único é capaz de expressar

a Performance de um Computador!

In the same footprint, the z13 141-way system can deliver up to 40% more capacity than

the largest 101-way zEC12. The z13 1-way system has approximately 10% more capacity

than the zEC12 1-way. Numerous improvements in the processor chip design, including

new instructions, multithreading, and redesigned and larger caches, contribute to the

additional capacity. Taking advantage of some of the functionality is available only by using

the most recent levels of compilers and JVMs, and operating system support. However,

variations on the observed performance increase are dependent upon the workload type.



z196=3/4/5, zEC12=3/3/7 z13=6/6/10

6

10

6

QUAD

DUPLA DUPLA

dec

DUPLA

bin

CACHEI

+TLB1I

CACHED +TLB1D DAT+TLB2

BHT

PHT

BTB



#3 = Simultaneous Multi Threading

16 RegGer

16 RegFloatPoint

16 RegAccess

16 RegControl

PSW

Prefix

CPUtimer

FloatPointControl

16 RegGer

16 RegFloatPoint

16 RegAccess

16 RegControl

PSW

Prefix

CPUtimer

FloatPointControl

T

H

R

E

A

D

1

T

H

R

E

A

D

2

DUPLA

bin

DUPLA

dec

QUAD

DUPLA

0-10 ...

10-0

CACHED +TLB1D

CACHEI

+TLB1I

DAT+TLB2

BHT

PHT

BTB



Experiências em outras Plataformas

70% 65% 40%



#4 = Variabilidade???

SMF SA22-7630-25 Chapter 11. CPU Time: This topic lists a

few examples of some of the major causes of CPU-time

variation between different runs of the same job or job step.

CPU-Time Variation: There are many reasons why CPU time

varies. Some of the major causes of variation:

• CPUs using a High Speed Buffer (Cache)

• Translation Lookaside Buffer (TLB) affect instruction rate

• Cycle stealing on systems with integrated channels (L4!)

• CPU cannot access central storage if a channel is using it

• Wait time, depending on ECBs been POSTed or not

• DASD space allocation, end-of-extent, STOW, BackUps, etc.

• Temporary I/O errors, Chained Scheduling, Deferred Writes

• Availability of serially reusable resources: locks, latches, etc.

• Queue searching, Page Faults, Monitors, JES SPOOL, etc.

• Lock spins the list goes on…



“Convivência”!!!

“If you think chargeback is fun now, just wait for SMT!”

Bob Rogers in Cheryl Watson TunningLetter 2.014 #2



#5 = O eterno Dilema: Mais ou Menos?

Mais CPUs na LPAR / CEC =

Mais Dispatchable Units rodando em Paralelo

Maior Cu$to (WLC = Software)

Menor “vazão” em cada uma das CPUs =

Maiores TCPU e Elapsed devido a “conflitos”!



#6 - Conclusões:

[Sem ainda ter feito nenhum Benchmark...]

1 – Muita Tecnologia foi acrescentada, aumentando paralelismo

2 – Ficar “de olho” nas Aplicações sensíveis aos GHz!

3 – Preparar-se para o Simultaneous Multi Threading

4 – Continuar convivendo com as Variabilidades!

5 – Permanece o Dilema: Mais $$$ ou Menos $$$?

6 – O que esperar? Ora, os mainframes continuam evoluindo!



Perguntas ? ? ?

Obrigado !

[email protected]

Boas Otimizações! Todos os Manuais e RedBooks: IBM Cursos MFTS00 e MFTS30 : MAFFEI

mailto:[email protected]



Reserva

Z13 x zEC12: O que esperar? - por Luiz Carlos Orsoni

Technology

Transcript of Z13 x zEC12: O que esperar? - por Luiz Carlos Orsoni