Virtex-6 FPGA SelectIO リソース - Xilinx · 2019-10-15 · UG361 (v1.2) 2010 年 1 月 18 日...

Virtex-6 FPGA SelectIO リソース

ユーザーガイド

UG361 (v1.2) 2010 年 1 月 18 日

SelectIO リソースユーザーガイド japan.xilinx.com UG361 (v1.2) 2010 年 1 月 18 日

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改訂履歴

次の表に、この文書の改訂履歴を示します。

日付バージョン改訂内容

2009 年 6 月 24 日 1.0 初版リリース

2009 年 2 月 11 日 1.1 序章に Virtex-6 HXT FPGA のユーザーガイドのリファレンスを追加。 16 ページから一部の DCI カスケード接続の制限を削除。表 1-7、および表 1-20 ～表 1-23 の VCCO における大参照電圧を 2.625V に変更。表 1-22、表 1-25、および表 1-26 にある VREF のパラメータ名を JEDEC 仕様に合うように変更。

LOWPOWER 属性を IBUF_LOW_PWR に変更。 126 ページの図 3-1 および 127 ページの図 3-2 を変更 (DYNOCLKSEL の削除および OCLKB の追加など）。図 3-2 から DYN_OCLK_INV_EN 属性を削除、「動的クロック反転」の説明を変更。「OSERDES のクロッキング手法」の説明を変更。

2010 年 1 月 18 日 1.2 図 1-1 および図 1-3 を修正。 16 ページの DCI カスケード接続のガイドラインへの追加。図 1-76、図 1-77、表 1-28、図 1-78、図 1-79、図 1-80、および図 1-81 の修正。以前の図 1-81 : 「差動 SSTL (1.5V) の DCI 双方向終端」は有効なインプリメンテーションではないため、削除。

第 2 章では、表 2-6 および図 2-15、さらに 96 ページ、 99 ページ、 101 ページ、および 107 ページの IODELAYE1 を 31 タップエレメントに修正。100 ページの表 2-6 における HIGH_PERFORMANCE_MODE のデフォルト値を修正。

図 3-2 および表 3-1 から OCLKB を削除。

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改訂履歴. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

このユーザーガイドについてユーザーガイドの内容 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9その他の資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9その他のリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

第 1 章 : SelectIO リソースI/O タイルの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11SelectIO リソースの概要. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12SelectIO リソースの一般的なガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

Virtex-6 FPGA の I/O バンクの規則 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13出力駆動ソース電圧 (VCCO) ピン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13

Virtex-6 FPGA デジタル制御インピーダンス (DCI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .14概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .14DCI カスケード接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .14ザイリンクスの DCI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16制御インピーダンスドライバ (ソース終端) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .17インピーダンスが 1/2 の制御インピーダンスドライバ (ソース終端) . . . . . . . . . . . . . . .17VCCO の入力終端 (単一終端). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .181/2 VCCO の入力終端 (分割終端). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .191/2 VCCO 終端ドライバ (分割終端). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .20

Virtex-6 デバイスの DCI の I/O 規格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .21DCI 使用例. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .23

Virtex-6 FPGA の SelectIO プリミティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25IBUF および IBUFG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .25OBUF . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .26OBUFT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .26IOBUF . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .26IBUFDS および IBUFGDS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .27OBUFDS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .27OBUFTDS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .27IOBUFDS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28IBUFDS_DIFF_OUT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28IOBUFDS_DIFF_OUT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28Virtex-6 FPGA の SelectIO の属性および制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29

ロケーション制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29IOSTANDARD 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29IBUF_LOW_PWR 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .30出力スルーレートの属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .30出力駆動能力の属性. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .30IBUF、 OBUFT、および IOBUF の PULLUP/PULLDOWN/KEEPER . . . . . . . . . . . . .31差動終端の属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31

Virtex-6 FPGA の I/O リソースを宣言する VHDL/Verilog 構文例 . . . . . . . . . . . . . . . . . . . . .31Virtex-6 でサポートされる I/O 規格のガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

LVCMOS (低電圧コンプリメンタリメタルオキサイドセミコンダクタ) . . . . . . . . . . . . . . .32LVDCI (低電圧デジタル制御インピーダンス) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .34LVDCI_DV2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .35HSLVDCI (高速低電圧デジタル制御インピーダンス). . . . . . . . . . . . . . . . . . . . . . . . . . .36

HSTL (高速トランシーバロジック ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .37HSTL_ I、 HSTL_ III、 HSTL_ I_18、 HSTL_ III_18、 HSTL_I_12. . . . . . . . . . . . . . . .37

目次


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HSTL_ I_DCI、 HSTL_ III_DCI、 HSTL_ I_DCI_18、 HSTL_ III_DCI_18 . . . . . . . . .37HSTL_ II および HSTL_ II_18 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .37HSTL_ II_DCI および HSTL_ II_DCI_18 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .37HSTL_ II_T_DCI および HSTL_ II_T_DCI_18 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .37DIFF_HSTL_ II および DIFF_HSTL_II_18. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .37DIFF_HSTL_II_DCI および DIFF_HSTL_II_DCI_18 . . . . . . . . . . . . . . . . . . . . . . . . . .38DIFF_HSTL_II_T_DCI および DIFF_HSTL_II_T_DCI_18 . . . . . . . . . . . . . . . . . . . . . .38DIFF_HSTL_I および DIFF_HSTL_I_18 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .38DIFF_HSTL_I_DCI および DIFF_HSTL_I_DCI_18. . . . . . . . . . . . . . . . . . . . . . . . . . . .38

HSTL クラス I . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .38差動 HSTL クラス I . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .39HSTL クラス II . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .41差動 HSTL クラス II . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .43HSTL クラス III . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .46HSTL_II_T_DCI (1.5V) 分割テブナン終端 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .47HSTL クラス I (1.8V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .47差動 HSTL クラス I (1.8V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .48HSTL クラス II (1.8V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .50差動 HSTL クラス II (1.8V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .52HSTL クラス III (1.8V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .54HSTL_II_T_DCI_18 (1.8V) 分割テブナン終端 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .55HSTL クラス I (1.2V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .56SSTL (スタブシリーズターミネーテッドロジック ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .56

SSTL2_I、 SSTL18_I . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .56SSTL2_I_DCI、 SSTL18_I_DCI. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .57SSTL2_II、 SSTL18_II、 SSTL_15. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .57SSTL2_II_DCI、 SSTL18_II_DCI、 SSTL_15_DCI . . . . . . . . . . . . . . . . . . . . . . . . . . . .57DIFF_SSTL2_I、 DIFF_SSTL18_I . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .57DIFF_SSTL2_I_DCI、 DIFF_SSTL18_I_DCI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .57DIFF_SSTL2_II、 DIFF_SSTL18_II、 DIFF_SSTL15. . . . . . . . . . . . . . . . . . . . . . . . . . .57DIFF_SSTL2_II_DCI、 DIFF_SSTL18_II_DCI、 DIFF_SSTL15_DCI . . . . . . . . . . . . .57SSTL2_II_T_DCI、 SSTL18_II_T_DCI、 SSTL15_T_DCI. . . . . . . . . . . . . . . . . . . . . . .57

SSTL2 クラス I (2.5V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .58差動 SSTL2 クラス I (2.5V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .59SSTL2 クラス II (2.5V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .61差動 SSTL2 クラス II (2.5V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .63SSTL2_II_T_DCI (2.5V) 分割テブナン終端 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .66SSTL18 クラス (1.8V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .67差動 SSTL クラス I (1.8V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .68SSTL18 クラス II (1.8V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .70差動 SSTL クラス II (1.8V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .73SSTL18_II_T_DCI (1.8V) 分割テブナン終端 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .75SSTL15 (1.5V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .76差動 SSTL (1.5V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .78SSTL15_T_DCI (1.5V) 分割テブナン終端 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .80差動終端の属性 : DIFF_TERM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .80LVDS と拡張モード LVDS (低電圧差動信号) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .80

トランスミッタの終端 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .81レシーバの終端 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .81

HyperTransport™ プロトコル (HT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .82低振幅差動信号 (RSDS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .82BLVDS (バス LVDS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .82差動 LVPECL (低電圧ポジティブエミッタカップルロジック ) . . . . . . . . . . . . . . . . . . . . . . .83

LVPECL トランシーバの終端 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .83同じバンク内で異なる I/O 規格を使用する際の規則 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

第 2 章 : SelectIO ロジックリソース概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89



ILOGIC リソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89組み合わせ入力パス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .90入力 DDR について (IDDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .90

OPPOSITE_EDGE モード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .91SAME_EDGE モード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .91SAME_EDGE_PIPELINED モード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .92

入力 DDR プリミティブ (IDDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .92IDDR の VHDL および Verilog のテンプレート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .93ILOGIC のタイミングモデル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .94

ILOGIC のタイミング特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .94DDR モード ILOGIC のタイミング特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .94

入力 / 出力遅延エレメント (IODELAY1). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96IODELAYE1 プリミティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .97IODELAYE1 ポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .98IODELAYE1 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .100IODELAYE1 モード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .102IODELAYE1 タイミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .106

インクリメント /デクリメント動作後の安定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .108IODELAYE1 の VHDL および Verilog インスタンシエーションテンプレート . . . . .108IODELAYE1 のターンアラウンドタイムの使用モデル . . . . . . . . . . . . . . . . . . . . . . . .109

IDELAYCTRL のまとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .113IDELAYCTRL プリミティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .114IDELAYCTRL ポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .114IDELAYCTRL のタイミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .115IDELAYCTRL の位置 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .115IDELAYCTRL の使用法および設計のガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . .116

OLOGIC リソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116組み合わせ出力データおよびトライステート制御パス . . . . . . . . . . . . . . . . . . . . . . . . .117

出力 DDR のまとめ (ODDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .117OPPOSITE_EDGE モード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .118SAME_EDGE モード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .118クロック転送 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .118

出力 DDR プリミティブ (ODDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .119ODDR の VHDL および Verilog テンプレート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .120OLOGIC のタイミングモデル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .120

タイミング特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .120

第 3 章 : アドバンス SelectIO ロジックリソース概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125入力 Serial-to-Parallel ロジックリソース (ISERDES). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

ISERDES プリミティブ (ISERDESE1). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .127ISERDESE1 ポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .128

レジスタ付き出力 – Q1 ～ Q6. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .128組み合わせ出力 – O . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .129Bitslip 処理 - BITSLIP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .129クロックイネーブル入力 - CE1 および CE2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .129高速クロック入力 - CLK. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .130高速クロック入力 - CLKB . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .130分周クロック入力 - CLKDIV . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .130IOB からのシリアル入力データ - D . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .130IODELAYE1 からのシリアル入力データ - DDLY. . . . . . . . . . . . . . . . . . . . . . . . . . . . .130OSERDESE1 からのシリアル入力データ- OFB . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .130ストローブベースのメモリインターフェイス用の高速クロック - OCLK . . . . . . . . . .131リセット入力- RST . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .131

ISERDESE1 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .131DATA_RATE 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .132DATA_WIDTH 属性. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .132INTERFACE_TYPE 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .132



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NUM_CE 属性. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .133SERDES_MODE 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .133

ISERDESE1 のクロッキング手法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .133NETWORKING インターフェイスタイプ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .133MEMORY インターフェイスタイプ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .134MEMORY_QDR インターフェイスタイプ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .134MEMORY_DDR3 インターフェイスタイプ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .135

ISERDES のビット幅の拡張 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .136Serial-to-Parallel コンバータビット幅拡張のガイドライン . . . . . . . . . . . . . . . . . . . . .136

ISERDES レイテンシ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .137動的クロック反転 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .137OSERDESE1 からの ISERDESE1 フィードバック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .137ISERDESE1 の D および DDLY の使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .138ISERDES タイミングモデルおよびパラメータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .139

タイミング特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .139リセット入力のタイミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .140

ISERDESE1 の VHDL および Verilog インスタンシエーションテンプレート . . . . . . . . . .141BITSLIP サブモジュール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .141

Bitslip の処理. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .141Bitslip タイミングモデルおよびパラメータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .143

出力 Parallel-to-Serial ロジックリソース (OSERDES) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145データ Parallel-to-Serial コンバータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .145トライステート Parallel-to-Serial コンバータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .146

OSERDES プリミティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .146OSERDES ポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .147

データパス出力 - OQ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .148OSERDESE1 からの出力フィードバック - OFB . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .148トライステート制御出力 - TQ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .148トライステート制御出力 - TFB. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .148高速クロック入力 - CLK. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .148分周クロック入力 - CLKDIV . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .148MMCM からの高性能クロック - CLKPERF . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .148遅延 MMCM からの高性能クロック (IODELAYE1 使用) - CLKPERFDELAY . . . . .149パラレルデータ入力 - D1 ～ D6. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .149リセット入力 - RST. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .149出力データクロックイネーブル - OCE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .149書き込みコマンド - WC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .149ODELAY 値 - ODV . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .149出力循環バッファの拡張 - OCBEXTEND . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .149トライステート信号クロックイネーブル - TCE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .150パラレルトライステート入力 - T1 ～ T4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .150

OSERDES 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .150DATA_RATE_OQ 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .150DATA_RATE_TQ 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .150DATA_WIDTH 属性. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .151SERDES_MODE 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .151TRISTATE_WIDTH 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .151ODELAY_USED 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .151INTERFACE_TYPE 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .151

OSERDES のクロッキング手法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .152DEFAULT インターフェイスタイプ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .152MEMORY_DDR3 インターフェイスタイプ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .152

OSERDES のビット幅の拡張 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .153Parallel-to-Serial コンバータのビット幅拡張のガイドライン . . . . . . . . . . . . . . . . . . . .154

出力フィードバックおよび CLKPERF . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .154OSERDES のレイテンシ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .154

DEFAULT インターフェイスタイプのレイテンシ . . . . . . . . . . . . . . . . . . . . . . . . . . . .154OSERDES のタイミングモデルおよびパラメータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .155



2:1 SDR シリアライズ化のタイミング特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1568:1 DDR シリアライズ化のタイミング特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1574:1 DDR トライステートコントローラのシリアライズ化のタイミング特性 . . . . . . . .158リセット出力のタイミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .159

OSERDES の VHDL および Verilog のインスタンシエーションテンプレート . . . . . . . . . .161



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このユーザーガイドについて

このユーザーガイドでは、 Virtex®-6 FPGA SelectIO™ テクノロジについて説明します。

ユーザーガイドの内容

このユーザーガイドは、次の各章から構成されています。

• 第 1 章「SelectIO リソース」

• 第 2 章「SelectIO ロジックリソース」

• 第 3 章「アドバンス SelectIO ロジックリソース」

その他の資料

次の資料も http://japan.xilinx.com/support/documentation/virtex-6.htm からダウンロードできます。

• 『Virtex-6 ファミリ概要』

Virtex-6 ファミリの特徴と製品群の概要を説明しています。

• 『Virtex-6 FPGA データシート : DC 特性およびスイッチ特性』

Virtex-6 ファミリの DC 特性およびスイッチ特性の仕様が記載されています。

• 『Virtex-6 FPGA パッケージおよびピン配置の仕様』

デバイス /パッケージの組み合わせおよび大 I/O 数の表、ピン定義、ピン配置表、ピン配置図、

寸法図面、温度仕様が記載されています。

• 『Virtex-6 FPGA コンフィギュレーションガイド』

この包括的なコンフィギュレーションガイドは、コンフィギュレーションインターフェイス (シリアルと SelectMAP)、ビットストリームの暗号化、バウンダリスキャンおよび JTAG コン

フィギュレーション、リコンフィギュレーションテクニック、SelectMAP インターフェイスお

よび JTAG インターフェイスでのリードバックの各章で構成されています。

• 『Virtex-6 FPGA クロックリソースユーザーガイド』

Virtex-6 の各デバイスで使用可能な MMCM や PLL などのクロッキングリソースについて説

明しています。

• 『Virtex-6 FPGA コンフィギャブルロジックブロックユーザーガイド』

Virtex-6 の各デバイスで使用可能なコンフィギャブルロジックブロック (CLB) の機能につい

て説明しています。



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このユーザーガイドについて

• 『Virtex-6 FPGA メモリリソースユーザーガイド』

ブロック RAM と FIFO の機能について説明しています。

• 『Virtex-6 FPGA GTH トランシーバユーザーガイド』

FF1154 パッケージの XC6VHX250T および XC6VHX380T を除くすべての Virtex-6 HXTFPGA で使用可能な GTH トランシーバについて説明しています。

• 『Virtex-6 FPGA GTX トランシーバユーザーガイド』

XC6VLX760 を除くすべての Virtex-6 FPGA で使用可能な GTX トランシーバについて説明

しています。

• 『Virtex-6 FPGA エンベデッドトライモードイーサネット MAC ユーザーガイド』

XC6VLX760 を除くすべての Virtex-6 FPGA で使用可能な専用トライモードイーサネット MAC (メディアアクセスコントローラ ) について説明しています。

• 『Virtex-6 FPGA DSP48E1 スライスユーザーガイド』

Virtex-6 FPGA の DSP48E1 スライスのアーキテクチャについて説明し、コンフィギュレー

ション例も記載しています。

• 『Virtex-6 FPGA システムモニタユーザーガイド』

すべての Virtex-6 デバイスで有効化された System Monitor 機能について説明しています。

• 『Virtex-6 FPGA PCB デザインガイド』

PCB およびインターフェイスレベルのデザインを決定するためのストラテジに焦点を置い

て、 Virtex-6 デバイスの PCB デザインに関する情報を提供します。

その他のリソース

シリコンやソフトウェア、IP に関するアンサーデータベースを検索したり、テクニカルサポートの

ウェブケースを開く場合は、次のウェブサイトにアクセスしてください。

http://japan.xilinx.com/support


http://japan.xilinx.com/support


第 1 章

SelectIO リソース

I/O タイルの概要

第 1 章、第 2 章、第 3 章では、入力/出力の特性およびロジックリソースについて説明します。

第 1 章「SelectIO リソース」では、出力ドライバ/入力レシーバの電気的振舞について説明し、一般

的なインターフェイスの例を紹介します。第 2 章「SelectIO ロジックリソース」では、入力および

出力レジスタ、DDR (ダブルデータレート ) 動作、プログラマブル入力遅延 (IDELAY) について説

明します。第 3 章「アドバンス SelectIO ロジックリソース」では、データシリアライザ/デシリア

ライザ (SERDES) について説明します。

I/O タイルには IOB が 2 つ、 ILOGIC が 2 つ、 OLOGIC が 2 つ、 IODELAY が 2 つあります。

図 1-1 に、 Virtex-6 FPGA の I/O タイルを示します。

X-Ref Target - Figure 1-1

図 1-1 : Virtex-6 FPGA の I/O タイル

ug361_01_01_011310

IODELAY

IODELAY

ILOGICor

ISERDES

OLOGICor

OSERDES

IOBPad

ILOGICor

ISERDES

OLOGICor

OSERDES

IOBPad



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第 1 章 : SelectIO リソース

SelectIO リソースの概要

すべての Virtex-6 FPGA には、コンフィギュレーション可能な高性能 SelectIO™ ドライバとレシー

バがあり、さまざまなインターフェイス規格に対応しています。充実した機能セットには、出力能

力およびスルーレートのプログラマブル制御、DCI (デジタル制御インピーダンス) を使用するオン

チップ終端があります。

各 IOB には、入力ドライバ、出力ドライバおよびトライステート SelectIO ドライバがあります。こ

れらのドライバは、さまざまな I/O 規格にコンフィギュレーションできます。差動 I/O は、1 つのタ

イルにグループ化された IOB を 2 つ使用します。

• シングルエンド I/O 規格 (LVCMOS、 HSTL、 SSTL)

• 差動 I/O 規格 (LVDS、 HT、 LVPECL、 BLVDS、差動 HSTL および SSTL)

• 差動および VREF に依存する入力は VCCAUX から電源供給される

各 Virtex-6 FPGA の I/O タイルには、 IOB が 2 つ、 ILOGIC ブロックが 2 つ、 OLOGIC ブロック

が 2 つあります。これらについては、第 2 章「SelectIO ロジックリソース」で説明します。

図 1-2 に、 IOB の基本図と内部ロジックおよびデバイスパッドへの接続を示します。

各 IOB は、データ用の入力/出力ロジックリソースおよび IOB 用のトライステート制御を含む

ILOGIC/OLOGIC ペアへ直接接続しています。ILOGIC および OLOGIC は、ISERDES/OSERDESとして設定できます。 ISERDES/OSERDES については、第 3 章「アドバンス SelectIO ロジックリソース」で説明します。


図 1-2 : IOB 基本図

ug361_c1_02_020509

PADOUT

I

T

O

DIFFI_IN

OUTBUFINBUF

PAD



SelectIO リソースの一般的なガイドライン


このセクションでは、 Virtex-6 FPGA の SelectIO リソースを使用して設計する場合の一般的なガイ

ドラインについて説明します。

Virtex-6 FPGA の I/O バンクの規則

Virtex-6 デバイスの場合、中央カラム以外の I/O バンクは 40 個の IOB で構成されています。バン

ク数はデバイスサイズにより異なります。『Virtex-6 ファミリの概要』に、各デバイスタイプ別の総

バンク数が記載されています。 XC6VLX130T には、 15 個の I/O バンクがあります。図 1-3 に、

XC6VLX130T I/O の I/O バンクの配置例を示します。

出力駆動ソース電圧 (VCCO) ピン

Virtex-6 デバイスで使用できる低電圧 I/O 規格の多くは、異なる出力駆動ソース電圧 (VCCO) が必

要になります。したがって、通常 1 つのデバイスで複数の出力駆動ソース電圧を使用できるように

なっています。

1 つの VCCO バンク内では、すべての出力バッファの出力ソース駆動電圧を同じにする必要があり

ます。 VCCO 電圧を使用する入力バッファは、 LVCMOS、 LVDCI、およびその他の DCI 規格です。

また、VCCAUX 電源は VCCO 電源より先に供給する必要があり、常に VCCO と同等またはそれ以上

の電圧に保持されます。


図 1-3 : Virtex-6 FPGA XC6VLX130T の I/O バンク

ug361_1_03_010610

BANK1640 I/O

BANK1540 I/O

BANK1340 I/O

BANK1240 I/O

BANK1440 I/O

BANK2640 I/O

BANK2540 I/O

BANK2340 I/O

BANK2240 I/O

BANK2440 I/O

BANK3640 I/O

BANK3540 I/O

BANK3340 I/O

BANK3240 I/O

BANK3440 I/O



UG361 (v1.2) 2010 年 1 月 18 日


Virtex-6 FPGA デジタル制御インピーダンス (DCI)

概要

FPGA が大規模化し、システムクロックが高速化するにつれ、 PC ボードのデザインおよび製造は

さらに困難になります。エッジレートが高速になっているため、シグナルインテグリティを維持す

ることが重要な課題となります。PC ボードトレースを適切に終端接続して、反射およびリンギング

を防ぐ必要があります。

従来型のトレース終端方法では、出力/入力にレジスタを追加してレシーバ/ドライバインピーダン

スとトレースインピーダンスを整合させます。しかし、デバイスの I/O 数が増加した場合、デバイ

スピン付近にレジスタを追加すると、ボードエリアとコンポーネント数が増加してしまいます。こ

のため、物理的にこの方法を使用することは不可能な場合があります。そこでザイリンクスは、デ

ジタル制御インピーダンス (DCI) テクノロジを開発し、これらの問題を克服してシグナルインテグ

リティを実現しました。

DCI は、出力インピーダンスまたは入力終端を調整し、伝送ラインの特性インピーダンスに正確に

一致させます。また、動作中に I/O のインピーダンスが外部参照抵抗と等しくなるよう調整するた

め、プロセスの変化による I/O インピーダンスの変化が調整されます。温度および電源電圧の変動

に対しても、 I/O のインピーダンスが調整されます。

制御インピーダンスドライバの場合は、ドライバインピーダンスを 2 つの参照抵抗に一致させる

か、参照抵抗の 1/2 の値に一致させることができます。外部の直列終端抵抗は必要ありません。

DCI を使用する場合、トランスミッタまたはレシーバに直列または並列終端を適用します。その結

果、ボード上に終端抵抗を配置する必要がなくなり、ボード配線の複雑さやコンポーネント数を抑

えることができ、スタブ反射をなくすことによりシグナルインテグリティを向上できます。スタブ

での反射は、終端抵抗が伝送ラインの端部から離れ過ぎている場合に発生します。 DCI を使用する

と終端抵抗が出力ドライバまたは入力バッファに可能な限り近く配置されるため、スタブ反射は生

じません。

DCI カスケード接続

以前は、あるバンクで DCI I/O 規格を使用する場合、同じバンク内の VRN および VRP ピンに外部

参照抵抗を接続する必要がありました。この VRN/VRP ピンは、外部参照抵抗と一致するように I/O出力インピーダンスを調整するため、内部 DCI 回路で使用される参照電圧を提供します。図 1-4 に示すように、各 I/O のインピーダンスを制御するため、デジタル制御バスがバンク内全体に分散さ

れています。


図 1-4 : バンク内での DCI 使用

UG361_c1_04_012109

DCI VRN/VRP

From Bank Above

From Bank Below

ToLocalBank




DCI I/O 規格を使用する Virtex-6 FPGA のバンクには、ほかの DCI バンクから DCI インピーダン

ス値を取得するというオプションがあります。DCI をカスケード接続する場合は、そのバンク (マス

タバンク ) の VRN/VRP ピンに外部参照抵抗を付ける必要があります。同じカラム内にあるその他

のバンク (スレーブバンク ) では、 VRN/VRP ピンに外部抵抗がなくてもマスタバンクと同じイン

ピーダンスを持つ DCI 規格を使用できます。カスケード接続されたバンクの DCI インピーダンス

制御は、マスタバンクから受けます。

DCI カスケードを使用する場合、マスタバンクの DCI 制御回路が DCI 制御を作成し、それをカス

ケード接続されたバンクへデイジーチェーンのように渡します。このように、DCI カスケードを使

用する場合は、マスタバンクの VRN/VRP ピンのみ必要です。

また、DCI カスケードを使用する場合は、1 セットの VRN/VRP ピンが複数バンクに対して DCI 参照電圧を供給します。

DCI カスケード接続を使用した場合、次のような利点があります。

• 電圧参照が少ないため、全体の消費電力が削減される。

• スレーブバンクの VRN/VRP ピンをユーザーピンとして使用できる。

図 1-5 に、複数バンクをサポートする DCI カスケード接続を示します。バンク B はマスタバンク

です。X-Ref Target - Figure 1-5

図 1-5 : 複数バンクをサポートする DCI カスケード接続

UG361_01_05_022309

DCI VRN/VRP

Bank A

Bank B

Bank C

ToLocalBank

ToLocalBank

ToLocalBank

To Banks Above (When Cascaded)

To Banks Below(When Cascaded)



UG361 (v1.2) 2010 年 1 月 18 日


DCI カスケード接続を実行する際のガイドラインは次のとおりです。

• マスタバンクとスレーブバンクは、デバイス上の同じカラム (左、中央、右) に配置されている

必要があります。

• マスタバンクとスレーブバンクの VCCO および VREF (該当する場合) の電圧は同一である必

要があります。

• DCI (パススルーバンク ) を使用せずにバンクを介する DCI カスケード接続は、 DCI の設定規

格に準拠する必要はありません。

• DCI I/O のバンク互換性規則は、すべてのマスタおよびスレーブバンクで満たされる必要があ

ります (例 : すべてのマスタおよびスレーブバンクにおいて、単一終端タイプを使用する DCII/O 規格を 1 つのみ使用可能)。DCI カスケード接続を実行した場合、DCI I/O 規格の互換性は 1つのバンクのみに制約されず、すべてのマスタおよびスレーブバンクへと適用が拡張されます。

• DCI カスケード接続は、上記のガイドラインを満たしている限り、カラム全体を対象にでき

ます。

• 隣接するバンクを見つけます。バンクの位置情報は、生成されたパッケージファイル (partgen -v XC6VLX130TFF1156) にある partgen で確認できます。生成されたパッケージ

ファイル (.pkg ) には、XY 座標を使用した I/O 位置情報が含まれています。X は同じコラム内

の複数の I/O を示し、 Y は特定バンク内にある 1 つの I/O の位置を示します。また、バンク番

号も示します。 Y の位置がバンクの境界線を超えて連続している場合は、それらのバンクが隣

接していることを示します。

• DCI カスケード接続は、制約ガイドで説明する DCI_CASCADE 制約を使用して有効にでき

ます。

ザイリンクスの DCIDCI では、バンクごとに兼用の参照ピンを 2 つ使用し、ドライバのインピーダンスまたはそのバン

クのすべての I/O に対する並列終端の値を制御します。N 参照ピン (VRN) は、参照抵抗で VCCO にプルアップし、 P 参照ピン (VRP) は別の参照抵抗でグランドにプルダウンする必要があります。各

参照抵抗の値は、 PC ボードトレースの特性インピーダンスと等しくするか、その 2 倍の値にしま

す。 20 ページの「1/2 VCCO 終端ドライバ (分割終端)」を参照してください。

バンクで DCI I/O 規格が使用されている場合、この 2 つの兼用参照ピンを通常の I/O として使用で

きませんが、バンクでこの規格が使用されていない場合は、これらのピンを通常の I/O ピンとして

使用できます。ピンの詳細は、『Virtex-6 パッケージおよびピン配置の仕様』を参照してください。

DCI では I/O のトランジスタのオン/オフを切り替えることにより、 I/O のインピーダンスを調整し

ます。インピーダンスは、外部参照抵抗に一致するよう調整されます。インピーダンスの調整には、

2 つの段階があります。第 1 段階ではプロセスのばらつきを調整し、これはデバイスのスタートアッ

プシーケンス中に行われます。第 2 段階では温度と電源電圧の変化に対してインピーダンスを調整

し、これは第１段階の直後に開始され、デバイス動作中も継続します。デフォルトでは、第 1 段階

のインピーダンスの調整が終了するまで DONE ピンは High になりません。

DCIRESET プリミティブをインスタンシエートすることによって、第 1 段階のインピーダンス調整

中のコースインピーダンスのキャリブレーションを呼び出すことが可能です。デバイス動作中に、

DCIRESET の RST 入力をトグルすると、DCI ステートマシンがリセットされ、インピーダンス調

節の両段階が連続して実行します。 DCI を使用するすべての IO は、 DCIRESET ブロックから LOCKED 出力がアサートされるまで使用できません。

この機能は、デバイスの電源投入から規定の動作状態になるまでの間に温度/供給電源が大幅に変化

するアプリケーションで有効です。公称の動作温度と電圧のときに、インピーダンス調整の第 1 段階を実行すると、第 2 段階にヘッドルーム (余裕) が確保されます。




制御インピーダンス出力ドライバの場合は、インピーダンスを参照抵抗に一致させるか、参照抵抗

の 1/2 に一致させることができます。オンチップ終端では、終端は常に参照抵抗に一致するよう調

整されます。

DCI では、出力ドライバを次のタイプに設定できます。

1. 制御インピーダンスドライバ (ソース終端)

2. インピーダンスが 1/2 の制御インピーダンスドライバ (ソース終端)

また、入力を次のオンチップ終端タイプに設定できます。

1. VCCO の入力終端 (単一終端)

2. 1/2 VCCO の終端 (分割終端、テブナン等価回路)

双方向伝送では、ラインの両端を方向に関係なく DCI で終端できます。

1. VCCO の終端があるドライバ (単一終端)

2. 1/2 VCCO の終端があるドライバ (分割終端、テブナン等価回路)

また、双方向の Point-to-Point ラインでも、両端にトライステートバッファを使用する制御インピー

ダンスドライバ ( トライステートバッファ付き) を適用できます。

制御インピーダンスドライバ (ソース終端)LVCMOS などの I/O 規格では、駆動されるラインの特性インピーダンスと駆動インピーダンスを

整合させる必要があります。 DCI には制御インピーダンス出力ドライバがあるため、外部にソース

終端を使用しなくても反射を排除できます。インピーダンスは、トレースインピーダンスと同等の

抵抗値である外部参照抵抗により決定します。

制御インピーダンスドライバをサポートする DCI I/O 規格は、LVDCI_15、LVDCI_18、LVDCI_25、HSLVDCI_15、 HSLVDCI_18、および HSLVDCI_25 です。図 1-6 に、 Virtex-6 デバイスの制御ド

ライバを示します。

インピーダンスが 1/2 の制御インピーダンスドライバ (ソース終端)DCI は、参照抵抗の 1/2 インピーダンスのドライバとして機能させることも可能です。参照抵抗が

2 倍になると、これらの抵抗を通る静止電流が 1/2 に減少します。インピーダンスが 1/2 の制御イン

ピーダンスドライバをサポートする DCI I/O 規格は、LVDCI_DV2_15、LVDCI_DV2_18、および

LVDCI_DV2_25 です。


図 1-6 : 制御インピーダンスドライバ

UG361_01_06_022309

IOBR

Virtex-6 FPGADCI

Z0



UG361 (v1.2) 2010 年 1 月 18 日


図 1-7 に、 Virtex-6 デバイス内のインピーダンスが 1/2 の制御ドライバを示します。インピーダン

ス Z0 と整合させるには、参照抵抗 R は 2 x Z0 になります。

VCCO の入力終端 (単一終端)I/O 規格によっては、入力に VCCO の終端が必要な規格があります (図 1-8 参照)。

DCI を使用して入力に VCCO の単一終端が可能です。終端の抵抗値は、参照抵抗によって決定しま

す。GTL 規格および HSTL 規格は、50Ω 参照抵抗で制御されます。単一終端を使用できる DCI I/O規格は、 HSTL_III_DCI および HSTL_III_DCI_18 です。

図 1-9 に、 Virtex-6 デバイスの DCI 単一終端を示します。


図 1-7 : インピーダンスが 1/2 の制御インピーダンスドライバ

UG361_01_07_022309

IOBR/2

Virtex-6 FPGADCI

Z0


図 1-8 : DCI を使用しない VCCO の入力終端


図 1-9 : DCI を使用する入力終端 (単一終端)

R

UG361_01_08_022309

VCCO

VREF

IOB

Z0

Virtex-6 FPGA

R

UG361_01_09_022309

VCCO

VREF

IOB

Z0

Virtex-6 FPGA DCI




1/2 VCCO の入力終端 (分割終端)HSTL クラス I および HSTL クラス II などの I/O 規格は、入力に 1/2 VCCO の終端電圧が必要です

(図 1-10 参照)。

これは、 2 個の抵抗を使用する分割終端と同じ構成です。一方を VCCO に終端し、もう一方はグラ

ンドに終端接続しています。抵抗値は 2R です。DCI を使用すると、1/2 VCCO の分割終端が可能に

なります。終端抵抗値は外部の参照抵抗により決定します。つまり、 VCCO の抵抗値およびグランド

の抵抗値は、それぞれ参照抵抗値の 2 倍になります。HSTL 規格および SSTL 規格には 50Ω の外部

参照抵抗が必要です。表 1-1 に、分割終端をサポートする DCI 入力規格を示します。


図 1-10 : DCI を使用しない 1/2 VCCO の入力終端

表 1-1 : 分割終端をサポートする DCI 入力規格

HSTL_I_DCI DIFF_HSTL_I_DCI SSTL2_I_DCI DIFF_SSTL2_I_DCI

HSTL_I_DCI_18 DIFF_HSTL_I_DCI_18 SSTL2_II_DCI DIFF_SSTL2_II_DCI

HSTL_II_DCI DIFF_HSTL_II_DCI SSTL18_I_DCI DIFF_SSTL18_I_DCI

HSTL_II_DCI_18 DIFF_HSTL_II_DCI_18 SSTL18_II_DCI DIFF_SSTL18_II_DCI

HSTL_II_T_DCI SSTL15_DCI DIFF_SSTL15

HSTL_II_T_DCI_18 SSTL2_II_T_DCI DIFF_SSTL15_DCI

SSTL18_II_T_DCI DIFF_SSTL15_T_DCI

SSTL15_T_DCI

R

UG361_1_10_022309

VCCO/2

VREF

IOB

Z0

Virtex-6 FPGA



UG361 (v1.2) 2010 年 1 月 18 日


図 1-11 に、 Virtex-6 デバイス内での分割終端を示します。

1/2 VCCO 終端ドライバ (分割終端)HSTL クラス II などの I/O 規格は、出力に 1/2 VCCO の終端接続が必要です (図 1-12 参照)。

DCI を使用すると、出力に 1/2 VCCO の分割終端が可能になります。この場合、 DCI は終端のイン

ピーダンスのみを制御し、ドライバは制御しません。HSTL 規格および SSTL 規格には 50Ω の外部

参照抵抗が必要です。表 1-2 に、分割終端をサポートする DCI 出力規格を示します。


図 1-11 : DCI 分割終端を使用する 1/2 VCCO の入力終端

2R

2R

UG361_01_11_022309

VCCO

VREF

IOB

Z0

Virtex-6 FPGA DCI


図 1-12 : DCI を使用しない 1/2 VCCO の終端ドライバ

表 1-2 : 分割終端をサポートする DCI 出力規格

HSTL_II_DCI DIFF_HSTL_II_DCI SSTL2_II_DCI DIFF_SSTL2_II_DCI


R

UG361_01_12_022309

VCCO/2

IOB

Z0

Virtex-6 FPGA




図 1-13 に、 Virtex-6 デバイス内での分割終端ドライバを示します。

Virtex-6 デバイスの DCI の I/O 規格

DCI は、シングルエンド I/O 規格に使用できます。表 1-3 に、 DCI がサポートする規格を示します。

Virtex-6 デバイスで DCI を正しく使用するには、次の規則に従う必要があります。

1. VCCO ピンは、そのバンク内の IOSTANDARD に基づいて、適切な VCCO 電圧に接続してくだ

さい。

2. IOSTANDARD 属性を使用するか、または HDL コードでインスタンシエートして、ソフトウェ

アで正しい DCI の I/O バッファを使用してください。

3. DCI 規格によっては、外部参照抵抗を同じバンク内の多目的ピン (VRN および VRP) に接続す

る必要があります。この場合、この 2 つの多目的ピンは汎用 I/O として使用できません。ピン

位置の詳細は、Virtex-6 のピン配置表を参照してください。VRN ピンは参照抵抗で VCCO にプ

ルアップし、 VRP ピンは参照抵抗でグランドにプルダウンする必要があります。


図 1-13 : DCI 分割終端を使用した 1/2 VCCO の終端ドライバ

2R

2R

UG361_01_13_022309

VCCOIOB

Z0

Virtex-6 FPGA DCI

表 1-3 : Virtex-6 デバイスの DCI の I/O 規格

LVDCI HSTL_I_DCI DIFF_HSTL_I_DCI HSTL_III_DCI SSTL2_I_DCI DIFF_SSTL2_I_DCI

HSLVDCI HSTL_I_DCI_18 DIFF_HSTL_I_DCI_18 HSTL_III_DCI_18 SSTL2_II_DCI DIFF_SSTL2_II_DCI

LVDCI_DV2 HSTL_II_DCI DIFF_HSTL_II_DCI SSTL18_I_DCI DIFF_SSTL18_I_DCI


HSTL_II_T_DCI SSTL15_DCI DIFF_SSTL15_DCI

HSTL_II_T_DCI_18 SSTL2_II_T_DCI DIFF_SSTL15_T_DCI

SSTL18_II_T_DCI

SSTL15_T_DCI



UG361 (v1.2) 2010 年 1 月 18 日


DCI 規格によっては、外部参照抵抗を VRP/VRN ピンに接続する必要のないものもあります。

バンクで使用される I/O 規格がこういった DCI ベースの規格のみの場合、バンク内の VRP および VRN ピンが汎用 I/O として使用できます。

♦ VRP/VRN に参照抵抗が必要ない DCI 出力 HSTL_I_DCIHSTL_III_DCIHSTL_I_DCI_18HSTL_III_DCI_18SSTL2_I_DCISSTL18_I_DCISSTL15_DCI

♦ VRP/VRN に参照抵抗が必要ない DCI 入力

LVDCI_15LVDCI_18LVDCI_25LVDCI_DV2_15LVDCI_DV2_18LVDCI_DV2_25

4. 外部参照抵抗の値は、必要な出力インピーダンスを得られるよう選択します。HSTL_DCI また

は SSTL_DCI I/O 規格を使用する場合は、外部抵抗値を 50Ω にしてください。

5. 参照抵抗値は、仕様範囲内 (20Ω ～ 100Ω) にしてください。

6. 次の DCI I/O バンクの規則に従ってください。

a. 同じバンク内のすべての入力に対して、同じ VREF を使用してください。

b. 同じバンク内のすべての入出力に対して、同じ VCCO を使用してください。

c. 1 つのバンク内では、単一終端タイプの DCI I/O 規格は 1 つのみ使用できます。

d. 1 つのバンク内では、分割終端タイプの DCI I/O 規格は 1 つのみ使用できます。

e. 同じバンク内では、単一終端と分割終端、制御インピーダンスドライバと 1/2 インピーダ

ンスの制御インピーダンスドライバが、それぞれ共存できます。

7. マスタ DCI は、バンク 1 およびバンク 2 では使用できません。

DCI トライステート出力は、次のように動作します。

LVDCI ドライバまたは LVDCI_DV2 ドライバがトライステート状態の場合、ドライバはトライス

テートになります。単一終端または分割終端ドライバがトライステート状態の場合、ドライバはト

ライステートですが、終端抵抗はそのまま維持されます。

次に、各 DCI I/O 規格での注意事項について説明します。




DCI 使用例

• 図 1-14 に、 HSTL_I_DCI、HSTL_II_DCI、および HSTL_III_DCI の I/O 規格の使用例を示し

ます。

• 図 1-15 に、 SSTL2_I_DCI および SSTL2_II_DCI の I/O 規格の使用例を示します。


図 1-14 : HSTL DCI の使用例

R R

2R

2R

R

2R

R 2R

2R

2R 2R

2R

UG361_01_14_022309

Conventional

DCI TransmitConventionalReceive

ConventionalTransmitDCI Receive

DCI TransmitDCI Receive

Bidirectional

ReferenceResistor

Recommended Z0

VRN = VRP = R = Z0

50Ω

VRN = VRP = R = Z0

50Ω

VRN = VRP = R = Z0

50Ω

HSTL_I HSTL_II HSTL_III

N/A N/A

R

R

R

R

Z0

R

R

2R

2R

2R

2R

Z0

Z0

Z0

Z0Z0

Z0Z0

Z0

Z0Z0Z0

Virtex-6 FPGADCI

Virtex-6 FPGADCI

Virtex-6 FPGADCI

Virtex-6 FPGADCI

Virtex-6 FPGADCI

Virtex-6 FPGADCI

Virtex-6 FPGADCI

Virtex-6 FPGADCI

Virtex-6 FPGADCI

Virtex-6 FPGADCI

Virtex-6 FPGADCIVirtex-6 FPGA

DCI

Z0

2R

2R

2R

2R

VCCO/2

VCCO/2

VCCO/2

VCCO/2

VCCO/2 VCCO/2 VCCO

VCCO

VCCOVCCO

VCCOVCCO

VCCO

VCCOVCCOVCCO

VCCOVCCO

Notes:1. Z0 is the recommended PCB trace impedance.



UG361 (v1.2) 2010 年 1 月 18 日



図 1-15 : SSTL DCI の使用例

ug361_c1_15_022309

Conventional

DCI TransmitConventionalReceive

ConventionalTransmitDCI Receive

DCI TransmitDCI Receive

Bidirectional

ReferenceResistor

RecommendedZ0(2)

VRN = VRP = R = Z0

50Ω

VRN = VRP = R = Z0

50Ω

SSTL2_I or SSTL18_I SSTL2_II, SSTL18_II, or SSTL15

N/A

Z0

R

VCCO/2

Z0R/2

R R

VCCO/2 VCCO/2

Z0R/2

R

VCCO/2

Z0R/2

2R

2R

VCCO

Z0R/2

2R

2R

VCCO

2R R

VCCO VCCO/2

2R

Z0

R

VCCO/2

Z0

2R

2R

VCCO

2R

2R

VCCO

Z0

2R

2R

VCCO

Z0

2R

2R

VCCO

2R

2R

VCCO

25Ω(1)

25Ω(1) 25Ω(1)

25Ω(1)

25Ω(1)

25ΩVirtex-6 FPGA

DCIVirtex-6 FPGADCI

Virtex-6 FPGADCI

Virtex-6 FPGADCI

Virtex-6 FPGADCI

Virtex-6 FPGADCI

Virtex-6 FPGADCI

Virtex-6 FPGADCI

Virtex-6 FPGADCI

Virtex-6 FPGADCI

Notes:1. The SSTL-compatible 25Ω or 20Ω series resistor is accounted for in the DCI buffer, and it is not DCI controlled.2. Z0 is the recommended PCB trace impedance.



Virtex-6 FPGA の SelectIO プリミティブ


ザイリンクスは、さまざまなソフトウェアライブラリを提供しており、Virtex-6 FPGA の I/O プリ

ミティブで使用する多様な I/O 規格に対応できます。シングルエンド I/O 規格で使用する 5 つの一

般的なプリミティブ名は次のとおりです。

• IBUF (入力バッファ )

• IBUFG (クロック入力バッファ )

• OBUF (出力バッファ )

• OBUFT ( トライステート出力バッファ )

• IOBUF (入力/出力バッファ )

差動 I/O 規格で使用する 7 つの一般的なプリミティブ名は次のとおりです。

• IBUFDS (入力バッファ )

• IBUFGDS (クロック入力バッファ )

• OBUFDS (出力バッファ )

• OBUFTDS ( トライステート出力バッファ )

• IOBUFDS (入力/出力バッファ )

• IBUFDS_DIFF_OUT (入力バッファ )

• IOBUFDS_DIFF_OUT (入力/出力バッファ )

IBUF および IBUFGVirtex-6 デバイスの入力として使用されている信号には、入力バッファ (IBUF) が必要です。

図 1-16 に、 Virtex-6 FPGA の一般的な IBUF プリミティブを示します。

IBUF プリミティブと IBUFG プリミティブは同一です。入力バッファをクロック入力として使用す

る場合、IBUFG を使用します。ザイリンクスソフトウェアツールを使用すると、 IBUFG がクロッ

ク入力に自動的に配置されます。


図 1-16 : 入力バッファ (IBUF/IBUFG) プリミティブ

ug361_c1_16_022309

IBUF/IBUFG

O (Output)into FPGA

I (Input)From device pad



UG361 (v1.2) 2010 年 1 月 18 日


OBUFVirtex-6 デバイスから外部出力パッドへ信号を送信するには、出力バッファ (OBUF) が必要です。

図 1-17 に、 Virtex-6 FPGA の一般的な OBUF プリミティブを示します。

OBUFT一般的なトライステート出力バッファ OBUFT (図 1-18 を参照) で、通常、トライステート出力また

は双方向 I/O をインプリメントします。

IOBUF入力バッファおよびアクティブ High トライステートピンがあるトライステート出力バッファの両

方を必要とする双方向信号には、 IOBUF プリミティブが必要です。図 1-19 に、 Virtex-6 FPGA の一般的な IOBUF を示します。


図 1-17 : 出力バッファ (OBUF) プリミティブ

ug361_c1_17_022309

OBUF

O (Output)to device pad

I (Input)From FPGA


図 1-18 : トライステート出力バッファ (OBUFT) プリミティブ

ug361_c1_18_022309

OBUFT

O (Output)to device pad

I (Input)From FPGA

T3-state input


図 1-19 : 入力/出力バッファ (IOBUF) プリミティブ

ug361_c1_19_022309

IOBUF

I/O to/from device pad

I (Input)from FPGA

O (Output)to FPGA

T3-state input




IBUFDS および IBUFGDS差動プリミティブの使用方法および規則は、シングルエンド SelectIO プリミティブと類似していま

す。差動 SelectIO プリミティブにはデバイスパッドへ接続するピンが 2 つあり、それらは差動ペア

の P チャネルおよび N チャネルです。 N チャネルピンには接尾辞「B」が付いています。

図 1-20 に、差動入力バッファプリミティブを示します。

OBUFDS図 1-21 に、差動出力バッファプリミティブを示します。

OBUFTDS図 1-22 に、差動トライステート出力バッファプリミティブを示します。


図 1-20 : 差動入力バッファプリミティブ (IBUFDS/IBUFGDS)

ug361_c1_20_022309

+

–

I

IB

O

IBUFDS/IBUFGDS

Inputs fromdevice pads

Output toFPGA


図 1-21 : 差動出力バッファプリミティブ (OBUFDS)

ug361_c1_21_022309

+

– OB

OI

OBUFDS

Input from FPGA

Output toDevice Pads


図 1-22 : 差動トライステート出力バッファプリミティブ (OBUFTDS)

ug361_c1_22_022309

+

– OB

OI

T

OBUFTDS

Input from FPGA

3-state Input

Output toDevice Pads



UG361 (v1.2) 2010 年 1 月 18 日


IOBUFDS図 1-23 に、差動入力/出力バッファプリミティブを示します。

IBUFDS_DIFF_OUT図 1-24 に、差動出力 (OB) を持つ差動入力バッファプリミティブを示します。このプリミティブは、

ザイリンクスデバイスの十分な使用経験を持つ設計者による使用のみを推奨しています。

IOBUFDS_DIFF_OUT図 1-25 に、差動出力 (OB) を持つ差動入力/出力バッファプリミティブを示します。このプリミティ

ブは、DDR2 および DDR3 アプリケーションの十分な使用経験を持つ設計者による使用のみを推奨

しています。


図 1-23 : 差動入力/出力バッファプリミティブ (IOBUFDS)

ug361_c1_23_022309

IOBUFDS

I/O to/fromdevice pad

I (Input)from FPGA

O (Output)to FPGA

T3-state Input

+

–

+

–

IO

IOB


図 1-24 : 差動入力バッファプリミティブ (IBUFDS_DIFF_OUT)

ug361_c1_24_022309

+

– OB

OI

IB

IBUFDS_DIFF_OUT

Input from Device Pad

Output toFPGA




Virtex-6 FPGA の SelectIO の属性および制約

Virtex-6 FPGA の I/O リソースの各機能 (ロケーション制約、入力遅延、出力駆動能力、スルーレー

トなど) は、属性/制約で設定可能です。これらの構文例および VHDL/Verilog のリファレンスデザ

インコードを使用した詳細説明および例は、ザイリンクスのウェブサイトにある『制約ガイド』を

参照してください。これらの PDF ファイルは、次のサイト「ソフトウェアマニュアル」の中から入

手できます。

http://japan.xilinx.com/support/software_manuals.htm

ロケーション制約

ロケーション (LOC) 制約は、インスタンシエートした I/O プリミティブの I/O の位置を指定する場

合に使用します。ロケーション制約の値には、外部端子名 (例 : A8、 M5、 AM6) があります。これ

らの値は、デバイスサイズおよびパッケージサイズによって異なります。

LOC 属性は、 UCF ファイルで次のような構文を使用します。

INST <I/O_BUFFER_INSTANTIATION_NAME> LOC = "<EXTERNAL_PORT_IDENTIFIER>";

例 :

INST MY_IO LOC=R7;

IOSTANDARD 属性

I/O バッファに I/O 規格の値を選択する場合、 IOSTANDARD 属性を使用します。表 1-33 に、使

用できる I/O 規格を示します。 IOSTANDARD 属性は、 UCF ファイルで次のような構文を使用し

ます。

INST <I/O_BUFFER_INSTANTIATION_NAME> IOSTANDARD="<IOSTANDARD VALUE>";

IOSTANDARD 属性のデフォルト値は、シングルエンド I/O では LVCMOS25、差動 I/O では

LVDS_25 です。


図 1-25 : 差動入力/出力バッファプリミティブ (IOBUFDS_DIFF_OUT)

ug361_c1_25_022309

IOBUFDS_DIFF_OUT

To/From Device Pad

I/O

IOB

Input from FPGA

Output to FPGA

3-state input frommaster OLOGIC

O

OB

TM

I

3-state input fromslave OLOGIC

TS


http://japan.xilinx.com/support/software_manuals.htm


UG361 (v1.2) 2010 年 1 月 18 日


IBUF_LOW_PWR 属性

IBUF_LOW_PWR 属性は、次の入力で使用できます。

• IBUF (LVDS)

• VREF ベースの全入力

この属性はデフォルトで有効となります。 IBUF_LOW_PWR 属性を設定するには、 UCF ファイル

で次のような構文を使用します。

INST <I/O_BUFFER_INSTANTIATION_NAME> IBUF_LOW_PWR=[TRUE|FALSE];

出力スルーレートの属性

シングルエンド I/O 出力バッファに適切なスルーレートを選択するため、ざまざまな属性値があり

ます。 LVCMOS 出力バッファ (OBUF、 OBUFT、 IOBUF) の場合、任意のスルーレートの指定に

は SLEW 属性を使用します。

SLEW 属性で指定できる値は次のとおりです。

• SLEW = SLOW (デフォルト )• SLEW = FAST

SLEW 属性を設定するには、 UCF ファイルで次のような構文を使用します。

INST <I/O_BUFFER_INSTANTIATION_NAME> SLEW = "<SLEW_VALUE>";

各出力バッファのスルーレートは、デフォルトで SLOW に設定されています。クリティカルでな

い信号をスイッチする際に発生するバスの過渡電力を小限に抑えるため、このデフォルト値が使

用されます。

出力駆動能力の属性

LVCMOS 出力バッファ (OBUF、OBUFT、IOBUF) の場合、任意の駆動能力 (単位 : mA) を DRIVE属性で指定できます。

DRIVE 属性で指定できる値は次のとおりです。

• DRIVE = 2

• DRIVE = 4

• DRIVE = 6

• DRIVE = 8

• DRIVE = 12 (デフォルト )• DRIVE = 16

• DRIVE = 24

LVCMOS12 では、DRIVE に設定可能な値は 2、4、6、8mA のみで、LVCMOS15 および LVCMOS18では、 2、 4、 6、 8、 12、および 16mA のみです。

DRIVE 属性を設定するには、 UCF ファイルで次のような構文を使用します。

INST <I/O_BUFFER_INSTANTIATION_NAME> DRIVE = "<DRIVE_VALUE>";




IBUF、 OBUFT、および IOBUF の PULLUP/PULLDOWN/KEEPERトライステート出力バッファ (OBUFT) または双方向バッファ (IOBUF) を使用する場合、出力には

弱いプルアップ抵抗、弱いプルダウン抵抗、または弱いキーパ回路のいずれかを使用できます。入

力 (IBUF) バッファの場合には、入力に弱いプルアップ抵抗または弱いプルダウン抵抗を使用でき

ます。バッファの出力ネットに次の制約値を追加してこの機能を使用します。

• PULLUP

• PULLDOWN

• KEEPER

差動終端の属性

差動入力 I/O 規格をサポートする Virtex-6 FPGA 用の差動終端 (DIFF_TERM) 属性があります。こ

の属性を使用してビルトイン 100Ω 終端抵抗の切り替え (オン/オフ) を行います。

DIFF_TERM 属性で設定可能な値は次のとおりです。

• TRUE

• FALSE (デフォルト )

DIFF_TERM 属性を指定するには、インスタンシエートした IBUFDS、 IBUFGDS、IBUFDS_DIFF_OUT、または IOBUFDS_DIFF_OUT プリミティブのジェネリックマップ (VHDL) またはインラインパラメータ (Verilog) で適切な値を設定します。これらのプリミティブ

のインスタンシエーションおよび DIFF_TERM 属性の設定の構文の詳細は、ISE の言語テンプレー

トまたは Virtex-6 FPGA の HDL ライブラリガイドを参照してください。

Virtex-6 FPGA の I/O リソースを宣言する VHDL/Verilog 構文例

Virtex-6 FPGA の I/O リソースを宣言する VHDL および Verilog の例は、『Virtex-6 ライブラリガイド』を参照してください。



UG361 (v1.2) 2010 年 1 月 18 日


Virtex-6 でサポートされる I/O 規格のガイドライン

このセクションでは、 Virtex-6 デバイスで使用できる I/O 規格について説明します。

Virtex-6 FPGA で使用できる I/O 規格のほぼすべてに許容電圧範囲が指定されていますが、このセ

クションでは一般的な電圧値のみを扱います。各仕様の詳細は、EIA (米国電子工業会) の JEDEC のウェブサイト http://www.jedec.org を参照してください。

LVCMOS (低電圧コンプリメンタリメタルオキサイドセミコンダクタ )LVCMOS は幅広く使用されており、 CMOS トランジスタにインプリメントされているスイッチ規

格です。また、 JEDEC (JESD 8-5) で規定されています。 Virtex-6 FPGA でサポートされている

LVCMOS 規格は、 LVCMOS12、 LVCMOS15、 LVCMOS18、および LVCMOS25 です。

図 1-26 および図 1-27 に、 LVCMOS 単一終端テクニックと LVCMOS 双方向終端テクニックを使

用した回路図の例をそれぞれ示します。これらの 2 つの図では、ソースの直列および並列終端トポ

ロジの例を示しています。図 1-26 に、単一方向のソース直列終端トポロジを示します。


図 1-26 : LVCMOS 単一終端

Z0

IOB IOB

LVCMOS LVCMOS

Z0

IOB IOB

LVCMOS LVCMOS

Z0

IOB IOB

LVCMOS LVCMOS

ug361_c1_26_022309

VTT

Note: VTT is any voltage from 0V to VCCO

RP = Z0

RS = Z0 – RD

http://www.jedec.org




図 1-27 に、双方向の並列終端トポロジを示します。

表 1-4 に、 LVCMOS25 I/O 規格に適用できる属性を示します。

表 1-5 に、 LVCMOS18 および LVCMOS15 I/O 規格に適用できる属性を示します。


図 1-27 : LVCMOS 双方向終端

表 1-4 : LVCMOS25 I/O 規格で使用可能な属性

属性プリミティブ

IBUF/IBUFG OBUF/OBUFT IOBUF

IOSTANDARD LVCMOS25 LVCMOS25 LVCMOS25

DRIVE 未使用 2、 4、 6、 8、 12、16、 24

2、 4、 6、 8、 12、16、 24

SLEW 未使用 {FAST、 SLOW} {FAST、 SLOW}

表 1-5 : LVCMOS18 および LVCMOS15 I/O 規格で使用可能な属性



IOSTANDARD LVCMOS18 LVCMOS15

LVCMOS18 LVCMOS15

LVCMOS18 LVCMOS15

DRIVE 未使用 2、 4、 6、 8、 12、 16 2、 4、 6、 8、 12、 16


Z0

IOB IOB

LVCMOS

Z0

IOB IOB

LVCMOS LVCMOS

VTT

Note: VTT is any voltage from 0V to VCCO

RP = Z0

VTT

RP = Z0

ug361_c1_27_022309

LVCMOS



UG361 (v1.2) 2010 年 1 月 18 日


表 1-6 に、 LVCMOS12 I/O 規格に適用できる属性を示します。

LVDCI (低電圧デジタル制御インピーダンス)これらの I/O バッファを使用すると、出力が制御インピーダンスドライバとしてコンフィギュレー

ションされます。LVDCI レシーバは、LVCMOS レシーバと類似しています。LVCMOS などの I/O規格では、駆動インピーダンスを駆動されるラインの特性インピーダンスと整合させる必要があり

ます。Virtex-6 デバイスには制御インピーダンス出力ドライバがあり、外部ソース終端抵抗を使用せ

ずに直列終端を与えることができます。インピーダンスは、共通の外部参照抵抗により決定します

が、その抵抗値はトレースのインピーダンス Z0 と整合します。

図 1-28 および図 1-29 に、制御インピーダンスドライバの単一終端テクニックと双方向終端テク

ニックを使用した回路図の例をそれぞれ示します。制御インピーダンスドライバをサポートする

DCI I/O 規格は、 LVDCI_15、 LVDCI_18、および LVDCI_25 です。

表 1-6 : LVCMOS12 I/O 規格で使用可能な属性



IOSTANDARD LVCMOS12 LVCMOS12 LVCMOS12

DRIVE 未使用 2、 4、 6、 8 2、 4、 6、 8



図 1-28 : 単一終端の制御インピーダンスドライバ


図 1-29 : 双方向終端の制御インピーダンスドライバ

Z0

IOB IOB

LVDCI LVDCI

ug361_c1_28_022309

R0 = RVRN = RVRP = Z0

Z0

IOB IOB

LVDCI LVDCI

ug361_c1_29_022309






LVDCI_DV2 インピーダンスが 1/2 の制御インピーダンスドライバ (ソース終端) では、参照抵抗の 1/2 のイン

ピーダンスドライバを使用できます。これにより、参照抵抗を 2 倍にできるため、 VRN/VRP を介

した静止電流を削減できます。インピーダンスが 1/2 の制御インピーダンスドライバをサポートす

る DCI I/O 規格は、LVDCI_DV2_15、LVDCI_DV2_18、および LVDCI_DV2_25 です。図 1-30 および図 1-31 に、インピーダンスが 1/2 の単一終端の制御ドライバと双方向終端の制御ドライバの回

路図の例をそれぞれ示します。

インピーダンスが 1/2 のドライバを使用する場合、駆動インピーダンスを Z0 と整合させるには、参

照抵抗 R を Z0 の 2 倍にする必要があります。

LVDCI ドライバに駆動能力の設定はありません。駆動インピーダンスが、VRN/VRP 参照抵抗の半

分の場合は、属性名に DV2 が追加されます。



単一終端



双方向終端

Z0

IOB IOB

LVDCI_DV2 LVDCI_DV2

ug361_c1_30_022309

R0 = ½RVRN = ½RVRP = Z0

Z0

IOB IOB

LVDCI_DV2 LVDCI_DV2

ug361_c1_31_022309





UG361 (v1.2) 2010 年 1 月 18 日


表 1-7 に、 LVCMOS、 LVDCI、および LVDCI_DV2 の電圧仕様を示します。

HSLVDCI (高速低電圧デジタル制御インピーダンス)HSLVDCI 規格は、双方向で使用されます。ドライバは、LVDCI と類似しており、入力は HSTL および SSTL と類似しています。 VREF 参照の入力を使用すると、 HSLVDCI は、シングルエンド

LVCMOS タイプのレシーバを使用する場合より優れた入力感度をレシーバで許容できます。

図 1-32 に、HSLVDCI 制御インピーダンスドライバの双方向終端テクニックを使用した回路図の例

を示します。VREF で制御インピーダンスドライバをサポートする DCI I/O 規格は、HSLVDCI_15、HSLVDCI_18、および HSLVDCI_25 です。

出力 DC 電圧仕様については、表 1-7 の「さまざまな参照電圧における LVCMOS、 LVDCI、およ

び LVDCI_DV2 の DC 電圧仕様」の LVDCI VOH および VOL を参照してください。表 1-8 には、

HSLVDCI を使用する場合の入力 DC 電圧仕様を示します。VCCO の有効値は、 1.5V、 1.8V および

2.5V です。特定使用条件での適なノイズマージンを提供するため、 VREF を選択します。

表 1-7 : さまざまな参照電圧における LVCMOS、 LVDCI、および LVDCI_DV2 の DC 電圧仕様

規格+2.5V +1.8V +1.5V +1.2V (2)

小標準大小標準大小標準大小標準大

VCCO [V] 2.3 2.5 2.625 1.7 1.8 1.9 1.4 1.5 1.6 1.1 1.2 1.3

VIH [V] 1.7 – VCCO+0.3 1.105 – VCCO+0.3 0.91 – VCCO+0.3 0.715 – VCCO+0.3

VIL [V] –0.3 – 0.7 –0.3 – 0.665 –0.3 – 0.56 0.3 – 0.455

VOH [V] 1.9 – – 1.25 – – 1.05 – 0.825 – – –

VOL [V] – – 0.4 – – 0.45 – – 0.4 – – 0.325

IIN [µA] – – ± 5 – – ± 5 – – ± 10 – – ± 10

メモ : 1. 低い駆動電流の VOL および VOH は、サンプルテストされています。

2. 有効な DRIVE 属性が 2、 4、 6、および 8 で + 1.2V の場合、 LVCMOS のみサポートされます。


図 1-32 : 双方向終端の HSLVDCI 制御インピーダンスドライバ

Z0

IOB

HSLVDCI

ug361_c1_32_022309



HSLVDCI

IOB

VREF = VCCO/2

+

–




HSTL (高速トランシーバロジック)HSTL 規格は、 IBM が出資した汎用高速 1.5V または 1.8V のバス規格 (EIA/JESD8-6) です。高速

メモリインターフェイスのクロッキングをサポートするため、この規格に差動バージョンが追加さ

れました。Virtex-6 FPGA の I/O は、1.5V と 1.8V の 4 クラスおよびクラス I と II の差動バージョ

ンをサポートします。これらの規格の差動バージョンには、差動増幅入力バッファおよびプッシュ

プル出力バッファが必要です。

HSTL_ I、 HSTL_ III、 HSTL_ I_18、 HSTL_ III_18、 HSTL_I_12HSTL_I は、 1/2 VCCO を並列終端電圧 (VTT) で使用します。 HSTL_III は、 VCCO を並列終端電圧

(VTT) で使用します。 HSTL_I および HSTL_III は、単一方向信号で使用されます。

HSTL_ I_DCI、 HSTL_ III_DCI、 HSTL_ I_DCI_18、 HSTL_ III_DCI_18HSTL_I_DCI では、 VCCO から電源供給されるオンチップ分割テブナン終端を使用し、1/2 VCCO の等価並列終端電圧 (VTT) を生成します。 HSTL_III_DCI は、 VCCO から電源供給されるオンチップ

単一終端を使用します。 HSTL_I_DCI および HSTL_III_DCI は、単一方向信号で使用されます。

HSTL_ II および HSTL_ II_18HSTL_II は、 1/2 VCCO を並列終端電圧 (VTT) で使用します。 HSTL_II は、双方向信号で使用され

ます。

HSTL_ II_DCI および HSTL_ II_DCI_18HSTL_II_DCI では、VCCO から電源供給されるオンチップ分割テブナン終端を使用し、1/2 VCCO の等価終端電圧を生成します。 HSTL_II_DCI は、双方向信号で使用されます。

HSTL_ II_T_DCI および HSTL_ II_T_DCI_18HSTL_ II_T_DCI および HSTL_ II_T_DCI_18 は、VCCO から電源供給されるオンチップ分割テブ

ナン終端を使用します。これらの規格がトライステートの場合は、1/2 VCCO の等価終端電圧を生成

します。トライステートでない場合、これらの 2 つの規格には終端はありません。

DIFF_HSTL_ II および DIFF_HSTL_II_18差動 HSTL クラス II は、 CSE HSTL_II タイプのドライバと差動レシーバをペアで使用します。差

動 HSTL クラス II は、双方向信号で使用されます。また、差動 HSTL は、メモリインターフェイ

スデザインにおいて差動クロックおよび DQS 信号にも使用できます。

表 1-8 : HSLVDCI 入力 DC 電圧仕様

規格小標準大

VREF – VCCO/2 –

VIH VREF + 0.1 – –

VIL – – VREF – 0.1



UG361 (v1.2) 2010 年 1 月 18 日


DIFF_HSTL_II_DCI および DIFF_HSTL_II_DCI_18差動 HSTL クラス II は、コンプリメンタリシングルエンド HSTL_II タイプのドライバと差動レ

シーバをペアで使用し、オンチップ差動終端を含みます。差動 HSTL クラス II は、双方向信号で使

用されます。また、差動 HSTL は、メモリインターフェイスデザインにおいて差動クロックおよび

DQS 信号にも使用できます。

DIFF_HSTL_II_T_DCI および DIFF_HSTL_II_T_DCI_18DIFF_HSTL_II_DCI および DIFF_HSTL_II_DCI_18 規格とほぼ同一でが、ドライバがトライス

テートでない場合、終端はありません。

DIFF_HSTL_I および DIFF_HSTL_I_18差動 HSTL クラス I は、コンプリメンタリシングルエンド HSTL_I タイプのドライバと差動レシー

バをペアで使用します。差動 HSTL クラス I は、単一方向信号で使用されます。

DIFF_HSTL_I_DCI および DIFF_HSTL_I_DCI_18差動 HSTL クラス I は、コンプリメンタリシングルエンド HSTL_I タイプのドライバと差動レシー

バをペアで使用し、オンチップ差動分割テブナン終端を含みます。差動 HSTL クラス I は、単一方

向信号で使用されます。

HSTL クラス I 図 1-33 に、 HSTL クラス I で有効な終端テクニックを使用した回路の例を示します。


図 1-33 : HSTL クラス I の終端

Z0

IOB IOB

HSTL_IHSTL_I

ug361_c1_33_022309

VTT = 0.75V

RP = Z0 = 50Ω

Z0

IOB IOB

HSTL_I_DCI HSTL_I_DCI

VCCO = 1.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VREF = 0.75V

+

–

VREF = 0.75V

+

–

External Termination

DCI




表 1-9 に、 HSTL クラス I の DC 電圧仕様を示します。

差動 HSTL クラス I図 1-34 に、単一終端がある差動 HSTL クラス I (1.5V) で有効な終端テクニックを使用した回路の

例を示します。

表 1-9 : HSTL クラス I の DC 電圧仕様

パラメータ小標準大

VCCO 1.40 1.50 1.60

VREF (2) 0.68 0.75 0.90

VTT – VCCO × 0.5 –

VIH VREF + 0.1 – –

VIL – – VREF – 0.1

VOH VCCO – 0.4 – –

VOL – – 0.4

IOH at VOH (mA) (1) –8 – –

IOL at VOL (mA) (1) 8 – –


2. EIA/JESD8-6 では、「ユーザーが指定する使用条件に適なノイズマージンを確保するには、ユーザーが VREF の値を指定する」と規定されています。


図 1-34 : 差動 HSTL (1.5V) クラス I の単一終端

ug361_c1_34_022309

+

–


Z0

IOB IOB

DIFF_HSTL_I

DIFF_HSTL_I

Z0

DIFF_HSTL_I

VTT = 0.75V

50Ω

VTT = 0.75V

50Ω



UG361 (v1.2) 2010 年 1 月 18 日


図 1-35 に、単一方向 DCI 終端がある差動 HSTL クラス I (1.5V) で有効な終端テクニックを使用し

た回路の例を示します。

表 1-10 に、差動 HSTL クラス I の DC 電圧仕様を示します。


図 1-35 : 差動 HSTL (1.5V) クラス I の DCI の単一終端

表 1-10 : 差動 HSTL クラス I の DC 電圧仕様


VCCO 1.40 1.50 1.60

VTT – VCCO × 0.5 –

VIN (DC) –0.30 – VCCO + 0.30

VDIFF (DC) 0.20 – VCCO + 0.60

VCM (DC) (1) 0.68 – 0.90

VDIFF (AC) 0.40 – VCCO + 0.60

VX (Crossover) (2) 0.68 – 0.90

メモ : 1. 同相電圧 : VCM = VP － ((VP － VN)/2)2. クロスオーバーポイント : VX は、 VP － VN = 0 (AC カップル)

ug361_c1_35_022309

IOB

DIFF_HSTL_I_DCI

DIFF_HSTL_I_DCI

VCCO = 1.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

+

–

DCI

DIFF_HSTL_I_DCI

VCCO = 1.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

IOB

Z0

Z0




HSTL クラス II 図 1-36 に、単一終端がある HSTL クラス II (1.5V) で有効な終端テクニックを使用した回路の例を

示します。


図 1-36 : HSTL (1.5V) クラス II 単一終端

Z0

IOB IOB

HSTL_IIHSTL_II

ug361_c1_36_022309

VTT = 0.75V

RP = Z0 = 50Ω

VTT = 0.75V

RP = Z0 = 50Ω

Z0

IOB IOB

HSTL_II_DCIHSTL_II_DCI

VCCO = 1.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VREF = 0.75V

+

–

VREF = 0.75V

+

–


DCI

VCCO = 1.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω



UG361 (v1.2) 2010 年 1 月 18 日


図 1-37 に、双方向終端がある HSTL クラス II (1.5V) における有効な終端テクニックを使用した回

路の例を示します。

表 1-11 に、 HSTL (1.5V) クラス II の DC 電圧仕様を示します。


図 1-37 : HSTL (1.5V) クラス II 双方向終端

Z0

IOB IOB

HSTL_IIHSTL_II

ug361_c1_37_022309

VTT = 0.75V

RP = Z0 = 50Ω

VTT = 0.75V

RP = Z0 = 50Ω

Z0

IOB IOB

HSTL_II_DCIHSTL_II_DCI

VCCO = 1.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VREF = 0.75V

VREF = 0.75V

+

–

VREF = 0.75V

+

–


DCI

VCCO = 1.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VREF = 0.75V

表 1-11 : HSTL (1.5V) クラス II の DC 電圧仕様


VCCO 1.40 1.50 1.60

VREF (2) 0.68 0.75 0.90

VTT – VCCO × 0.5 –

VIH VREF + 0.1 – –

VIL – – VREF – 0.1

VOH VCCO – 0.4 – –

VOL – – 0.4

VOH で IOH (mA) (1) –16 – –




差動 HSTL クラス II 図 1-38 に、単一終端がある差動 HSTL クラス II (1.5V) で有効な終端テクニックを使用した回路の


VOL で IOL (mA) (1) (3) 16 – –



3. HSTL_II_T_DCI のドライバは HSTL_II_DCI より弱いです。

表 1-11 : HSTL (1.5V) クラス II の DC 電圧仕様 (続き)



図 1-38 : 差動 HSTL (1.5V) クラス II の単一終端

ug361_c1_38_022309

+

–


Z0

IOB IOB

DIFF_HSTL_II

DIFF_HSTL_II

Z0

DIFF_HSTL_II

VTT = 0.75V

50Ω

VTT = 0.75V

50Ω

VTT = 0.75V

50Ω

VTT = 0.75V

50Ω



UG361 (v1.2) 2010 年 1 月 18 日


図 1-39 に、単一方向 DCI 終端がある差動 HSTL クラス II (1.5V) で、有効な終端テクニックを使用

した回路の例を示します。

図 1-40 に、双方向終端がある差動 HSTL クラス II (1.5V) で有効な終端テクニックを使用した回路

の例を示します。


図 1-39 : 差動 HSTL (1.5V) クラス II DCI 単一終端

ug361_c1_39_022309

IOB

DIFF_HSTL_II_DCI

DIFF_HSTL_II_DCI

VCCO = 1.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

+

–

DCI

DIFF_HSTL_II_DCI

VCCO = 1.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

IOB

VCCO = 1.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VCCO = 1.5V

Z0

Z0


図 1-40 : 差動 HSTL (1.5V) クラス II 双方向終端

Z0

IOB IOB

DIFF_HSTL_II DIFF_HSTL_II

+

–

External TerminationVTT = 0.75V

50Ω

DIFF_HSTL_II

ug361_c1_40_022309

Z0

DIFF_HSTL_II

DIFF_HSTL_II DIFF_HSTL_II

+

–

VTT = 0.75V

50Ω

VTT = 0.75V

50Ω

VTT = 0.75V

50Ω




図 1-41 に、双方向 DCI 終端がある、差動 HSTL クラス II (1.5V) における有効な終端テクニック

を使用した回路の例を示します。

表 1-12 に、差動 HSTL クラス II の DC 電圧仕様を示します。


図 1-41 : 差動 HSTL (1.5V) クラス II DCI 双方向終端

Z0

IOB IOB

DIFF_HSTL_II_DCI DIFF_HSTL_II_DCI

VCCO = 1.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

+

–

DCI

VCCO = 1.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

DIFF_HSTL_II_DCI

ug361_c1_41_022309

Z0

DIFF_HSTL_II_DCI

DIFF_HSTL_II_DCI DIFF_HSTL_II_DCIVCCO = 1.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

+

–

VCCO = 1.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

表 1-12 : 差動 HSTL クラス II の DC 電圧仕様


VCCO 1.40 1.50 1.60

VTT – VCCO × 0.5 –

VIN (DC) –0.30 – VCCO + 0.30

VDIFF (DC) 0.20 – VCCO + 0.60

VCM (DC) (1) 0.68 – 0.90

VDIFF (AC) 0.40 – VCCO + 0.60

VX (Crossover) (2) 0.68 – 0.90

メモ : 1. 同相電圧 : VCM = VP － ((VP －VN)/2)2. クロスオーバーポイント : VX は、 VP － VN = 0 (AC カップル)



UG361 (v1.2) 2010 年 1 月 18 日


HSTL クラス III図 1-42 に、 HSTL クラス III で有効な終端テクニックを使用した回路の例を示します。

表 1-13 に、 HSTL クラス III の DC 電圧仕様を示します。


図 1-42 : HSTL クラス III の終端

表 1-13 : HSTL クラス III の DC 電圧仕様


VCCO 1.40 1.50 1.60

VREF (2) – 0.90 –

VTT – VCCO –

VIH VREF + 0.1 – –

VIL – – VREF – 0.1

VOH VCCO – 0.4 – –

VOL – – 0.4

VOH で IOH (mA) (1) –8 – –

VOL で IOL (mA) (1) 24 – –



Z0

IOB IOB

HSTL_IIIHSTL_III

ug361_c1_42_022309

VTT = 1.5V

RP = Z0 = 50Ω

Z0

IOB IOB

HSTL_III_DCI HSTL_III_DCI

VCCO = 1.5V

RVRP = Z0= 50Ω

VREF = 0.9V

+

–

VREF = 0.9V

+

–


DCI




HSTL_II_T_DCI (1.5V) 分割テブナン終端

図 1-43 に、オンチップ分割テブナン終端がある HSTL_II_T_DCI (1.5V) で有効な終端テクニック

を使用した回路の例を示します。このような双方向では、トライステートの場合、終端はドライバ

側ではなくレシーバ側に付きます。

HSTL クラス I (1.8V) 図 1-44 に、 HSTL クラス I (1.8v) で有効な終端テクニックを使用した回路の例を示します。


図 1-43 : HSTL_II_T_DCI (1.5V) 分割テブナン終端

ug361_c1_43_022309

Z0

IOB IOB

HSTL_II_T_DCIHSTL_II_T_DCI

VCCO = 1.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VREF = 0.75V

+

–

DCI

VREF = 0.75V

Not 3-stated 3-stated


図 1-44 : HSTL クラス I (1.8V) 終端

Z0

IOB IOB

HSTL_I_18HSTL_I_18

ug361_c1_44_022309

VTT = 0.9V

RP = Z0 = 50Ω

Z0

IOB IOB

HSTL_I_DCI_18 HSTL_I_DCI_18

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VREF = 0.9V

+

–

VREF = 0.9V

+

–


DCI



UG361 (v1.2) 2010 年 1 月 18 日


表 1-14 に、 HSTL クラス I (1.8V) の DC 電圧仕様を示します。

差動 HSTL クラス I (1.8V) 図 1-45 に、単一終端がある差動 HSTL クラス I (1.8V) で有効な終端テクニックを使用した回路の


表 1-14 : HSTL クラス I (1.8V) の DC 電圧仕様


VCCO 1.7 1.8 1.9

VREF (2) 0.83 0.9 1.08

VTT – VCCO × 0.5 –

VIH VREF + 0.1 – –

VIL – – VREF – 0.1

VOH VCCO – 0.4 – –

VOL – – 0.4

VOH で IOH (mA) (1) –8 – –

VOL で IOL (mA) (1) 8 – –




図 1-45 : 差動 HSTL (1.8V) クラス I の単一終端

ug361_c1_45_022309

+

–


Z0

IOB IOB

DIFF_HSTL_I_18

DIFF_HSTL_I_18

Z0

DIFF_HSTL_I_18

VTT = 0.9V

50Ω

VTT = 0.9V

50Ω




図 1-46 に、単一方向 DCI 終端がある差動 HSTL クラス I (1.8V) で有効な終端テクニックを使用し


表 1-15 に、差動 HSTL クラス I (1.8V) の DC 電圧仕様を示します。


図 1-46 : 差動 HSTL (1.8V) クラス I の DCI の単一終端

表 1-15 : 差動 HSTL クラス I (1.8V) の DC 電圧仕様


VCCO 1.7 1.8 1.9

VTT – VCCO × 0.5 –

VIN (DC) –0.30 – VCCO + 0.30

VDIFF (DC) 0.20 – VCCO + 0.60

VCM (DC) (1) 0.83 – 1.08

VDIFF (AC) 0.40 – VCCO + 0.60

VX (Crossover) (2) 0.83 – 1.08

メモ : 1. 同相電圧 : VCM = VP － ((VP － VN)/2)2. クロスオーバーポイント : VX は、 VP － VN = 0 (AC カップル)

ug361_c1_46_022309

IOB

DIFF_HSTL_I_DCI_18

DIFF_HSTL_I_DCI_18

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

+

–

DCI

DIFF_HSTL_I_DCI_18

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

IOB

Z0

Z0



UG361 (v1.2) 2010 年 1 月 18 日


HSTL クラス II (1.8V) 図 1-47 に、単一終端がある HSTL クラス II (1.8V) で有効な終端テクニックを使用した回路の例を

示します。

図 1-48 に、双方向終端がある HSTL クラス II (1.8V) における有効な終端テクニックを使用した回



図 1-47 : 単一方向の HSTL クラス II (1.8V) 終端

Z0

IOB IOB

HSTL_II_18HSTL_II_18

ug361_c1_47_022309

VTT = 0.9V

RP = Z0 = 50Ω

VTT = 0.9V

RP = Z0 = 50Ω

Z0

IOB IOB

HSTL_II_DCI_18HSTL_II_DCI_18

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VREF = 0.9V

+

–

VREF = 0.9V

+

–


DCI

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω




表 1-16 に、 HSTL クラス II (1.8V) の DC 電圧仕様を示します。


図 1-48 : 双方向の HSTL クラス II (1.8V) 終端

Z0

IOB IOB

HSTL_II_18HSTL_II_18

ug361_c1_48_022309

VTT = 0.9V

RP = Z0 = 50Ω

VTT = 0.9V

RP = Z0 = 50Ω

Z0

IOB IOB

HSTL_II_DCI_18HSTL_II_DCI_18

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VREF = 0.9V

VREF = 0.9V

+

–

VREF = 0.9V

+

–


DCI

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VREF = 0.9V

表 1-16 : HSTL クラス II (1.8V) の DC 電圧仕様


VCCO 1.7 1.8 1.9

VREF (2) – 0.9 –

VTT – VCCO × 0.5 –

VIH VREF + 0.1 – –

VIL – – VREF – 0.1

VOH VCCO – 0.4 – –

VOL – – 0.4

VOH で IOH (mA) (1) –16 – –

VOL で IOL (mA) (1) 16 – –





UG361 (v1.2) 2010 年 1 月 18 日


差動 HSTL クラス II (1.8V) 図 1-49 に、単一終端がある差動 HSTL クラス II (1.8V) で有効な終端テクニックを使用した回路の


図 1-50 に、単一方向 DCI 終端がある差動 HSTL クラス II (1.8V) で、有効な終端テクニックを使用



図 1-49 : 差動 HSTL (1.8V) クラス II の単一終端

ug361_c1_49_022309

+

–


Z0

IOB IOB

DIFF_HSTL_II_18

DIFF_HSTL_II_18

Z0

DIFF_HSTL_II_18

VTT = 0.9V

50Ω

VTT = 0.9V

50Ω

VTT = 0.9V

50Ω

VTT = 0.9V

50Ω


図 1-50 : 差動 HSTL (1.8V) クラス II DCI 単一終端

ug361_c1_50_022309

IOB

DIFF_HSTL_II_DCI_18

DIFF_HSTL_II_DCI_18

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

+

–

DCI

DIFF_HSTL_II_DCI_18

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

IOB

VCCO = 1.8V

2RVRN = 2Z0= 100Ω

2RVRP = 2Z0= 100Ω

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VCCO = 1.8V

Z0

Z0




図 1-51 に、双方向終端がある差動 HSTL クラス II (1.8V) で有効な終端テクニックを使用した回路


図 1-52 に、双方向 DCI 終端がある差動 HSTL クラス II (1.8V) における有効な終端テクニックを

使用した回路の例を示します。


図 1-51 : 差動 HSTL (1.8V) クラス II 双方向終端

Z0

IOB IOB

DIFF_HSTL_II_18 DIFF_HSTL_II_18

+

–


VTT = 0.9V

50Ω

DIFF_HSTL_II_18

ug361_c1_51_022309

Z0

DIFF_HSTL_II_18

DIFF_HSTL_II_18 DIFF_HSTL_II_18

+

–

VTT = 0.9V

50Ω

VTT = 0.9V

50Ω

VTT = 0.9V

50Ω


図 1-52 : 差動 HSTL (1.8V) クラス II DCI 双方向終端

Z0

IOB IOB

DIFF_HSTL_II_DCI_18 DIFF_HSTL_II_DCI_18

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

+

–

DCI

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

DIFF_HSTL_II_DCI_18

ug361_c1_52_022309

Z0

DIFF_HSTL_II_DCI_18

DIFF_HSTL_II_DCI_18 DIFF_HSTL_II_DCI_18VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

+

–

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω



UG361 (v1.2) 2010 年 1 月 18 日


表 1-17 に、差動 HSTL クラス II (1.8V) の DC 電圧仕様を示します。

HSTL クラス III (1.8V)図 1-53 に、 HSTL クラス III (1.8V) における有効な終端テクニックを使用した回路の例を示します。

表 1-17 : 差動 HSTL クラス II (1.8V) の DC 電圧仕様


VCCO 1.7 1.8 1.9

VTT – VCCO × 0.5 –

VIN (DC) –0.30 – VCCO + 0.30

VDIFF (DC) 0.20 – VCCO + 0.60

VCM (DC) (1) 0.83 – 1.08

VDIFF (AC) 0.40 – VCCO + 0.60

VX (Crossover) (2) 0.83 – 1.08

メモ : 1. 同相電圧 : VCM = VP － ((VP －VN)/2)2. クロスオーバーポイント : VX は、 VP － VN = 0 (AC カップル)


図 1-53 : HSTL クラス III (1.8V) 終端

Z0

IOB IOB

HSTL_III_18HSTL_III_18

ug361_c1_53_022309

VTT = 1.8V

RP = Z0 = 50Ω

Z0

IOB IOB

HSTL_III_DCI_18 HSTL_III_DCI_18

VCCO = 1.8V

RVRP = Z0= 50Ω

VREF = 1.1V

+

–

VREF = 1.1V

+

–


DCI




表 1-18 に、 HSTL クラス III (1.8V) の DC 電圧仕様を示します。

HSTL_II_T_DCI_18 (1.8V) 分割テブナン終端

図 1-54 に、オンチップ分割テブナン終端がある HSTL_II_T_DCI_18 (1.8V) で有効な終端テクニッ

クを使用した回路の例を示します。このような双方向では、トライステートの場合、終端はドライ

バ側ではなくレシーバ側に付きます。

表 1-18 : HSTL クラス III (1.8V) の DC 電圧仕様


VCCO 1.7 1.8 1.9

VREF (2) – 1.1 –

VTT – VCCO –

VIH VREF + 0.1 – –

VIL – – VREF – 0.1

VOH VCCO – 0.4 – –

VOL – – 0.4

VOH で IOH (mA) (1) –8 – –

VOL で IOL (mA) (1) 24 – –




図 1-54 : HSTL_II_T_DCI_18 分割テブナン終端

ug361_c1_54_022309

Z0

IOB IOB

HSTL_II_T_DCI_18HSTL_II_T_DCI_18

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VREF = 0.9V

+

–

DCI

VREF = 0.9V




UG361 (v1.2) 2010 年 1 月 18 日


HSTL クラス I (1.2V) 図 1-55 に、HSTL クラス I (1.2V) で有効な終端テクニックを使用した回路の例を示します。これは

単一方向信号で使用されます。

表 1-19 に、 HSTL クラス I (1.2V) の DC 電圧仕様を示します。

SSTL (スタブシリーズターミネーテッドロジック)2.5V の SSTL (SSTL2) および 1.8V の SSTL (SSTL18) は、汎用メモリバスの規格です。SSTL2 規格は JESD8-9B で規定され、 SSTL18 は JEDEC JESD8-15 で規定されています。 SSTL2 規格には

2 つのクラスがあり、クラス I は単一方向信号用で、クラス II は双方向信号用です。Virtex-6 FPGAの I/O は、シングルエンド信号と差動信号には両方の規格を使用できます。この規格には、差動増

幅入力バッファおよびプッシュプル出力バッファが必要です。

SSTL2_I、 SSTL18_Iクラス I 信号は、レシーバの 50Ω 抵抗に対して、VTT (1/2 VCCO) を並列終端電圧で使用します。ト

ランスミッタの出力に直列抵抗 (2.5V のとき 25Ω 、 1.8V のとき 20Ω ) を必ず接続してください。


図 1-55 : HSTL クラス I (1.2V) 終端

表 1-19 : HSTL クラス I (1.2V) の DC 電圧仕様


VCCO 1.14 1.2 1.26

VREF (2) VCCO × 0.48 0.6 VCCO × 0.52

VTT – VCCO × 0.5 –

VIH VREF + 0.08 – –

VIL – – VREF – 0.08

VOH VCCO – .0.315 – –

VOL – – 0.315

VOH で IOH (mA) (1) –6.3 – –

VOL で IOL (mA) (1) 6.3 – –



Z0

IOB IOB

HSTL_I_12HSTL_I_12

ug361_c1_55_022309

VTT = 0.6V

RP = Z0 = 50Ω

VREF = 0.6V

+

–





SSTL2_I_DCI、 SSTL18_I_DCIDCI トランスミッタには、内部直列抵抗 (2.5V のとき 25Ω 、1.8V のとき 20Ω ) があります。DCI レシーバには、VCCO から電源供給される内部分割テブナン終端があり、等価の VTT 電圧および終端

インピーダンスを生成します。

SSTL2_II、 SSTL18_II、 SSTL_15クラス II 信号は、レシーバとトランスミッタにある各 50Ω 抵抗に対して、 VTT (1/2 VCCO) を並列

終端電圧で使用します。トランスミッタ出力に直列抵抗 (2.5V のとき 25Ω 、1.8V のとき 20Ω ) を必

ず接続してください。双方向信号の場合は、 25Ω の直列抵抗をトランシーバのトランスミッタに接

続してください。

SSTL2_II_DCI、 SSTL18_II_DCI、 SSTL_15_DCIDCI 回路には、 VCCO から電源供給される分割テブナン終端と内部直列抵抗 (2.5V のとき 25Ω 、1.8V のとき 20Ω ) があります。単一方向信号の場合、一方のトランスミッタへのみ直列抵抗が与え

られます。双方向信号の場合、両方のトランスミッタに直列抵抗が与えられます。

DIFF_SSTL2_I、 DIFF_SSTL18_I差動 SSTL 2.5V および 1.8V クラス I には、CSE SSTL_I タイプのドライバと差動レシーバのペア

があります。

DIFF_SSTL2_I_DCI、 DIFF_SSTL18_I_DCI差動 SSTL 2.5V および SSTL 1.8V クラス I には、CSE SSTL_II タイプのドライバと差動レシーバ

のペアがあり、オンチップ差動分割テブナン終端を含みます。

DIFF_SSTL2_II、 DIFF_SSTL18_II、 DIFF_SSTL15差動 SSTL 2.5V および SSTL 1.8V クラス II には、 CSE SSTL_II タイプのドライバと差動レシーバ

のペアがあります。双方向信号の場合、直列抵抗は両方のトランスミッタに必ず接続してください。

DIFF_SSTL2_II_DCI、 DIFF_SSTL18_II_DCI、 DIFF_SSTL15_DCI差動 SSTL 2.5V および SSTL 1.8V クラス II には、 CSE SSTL_II タイプのドライバと差動レシーバ

のペアがあり、オンチップ差動終端を含みます。DCI は、単一方向信号および双方向信号の両方の場

合に使用できます。

SSTL2_II_T_DCI、 SSTL18_II_T_DCI、 SSTL15_T_DCISSTL2_II_T_DCI および SSTL18_II_T_DCI は VCCO から電源供給されるオンチップ分割テブナ

ン終端を使用します。これらの規格がトライステートの場合は、1/2 VCCO の等価終端電圧を生成し

ます。トライステートでない場合、この 2 つの規格には並列終端はありませんが、内部直列抵抗

(2.5V のとき 25Ω 、 1.8V のとき 20Ω ) が 1 つあります。



UG361 (v1.2) 2010 年 1 月 18 日


SSTL2 クラス I (2.5V) 図 1-56 に、 SSTL2 クラス I における有効な終端テクニックを使用した回路の例を示します。

表 1-20 に、 SSTL2 クラス I の DC 電圧仕様を示します。


図 1-56 : SSTL2 クラス I 終端

表 1-20 : SSTL2 クラス I の DC 電圧仕様


VCCO 2.3 2.5 2.625

VREF = 0.5 × VCCO 1.13 1.25 1.38

VTT = VREF + N (1) 1.09 1.25 1.42

VIH ≥ VREF + 0.15 1.28 1.4 VCCO + 0.3 (2)

VIL ≤ VREF – 0.15 –0.3 (3) 1.1 1.23

VOH ≥ VREF + 0.61 1.74 1.84 1.94

VOL ≤ VREF – 0.61 (4) 0.56 0.66 0.76

VOH で IOH (mA) –8.1 – –

VOL で IOL (mA) 8.1 – –

メモ : 1. N は -0.04 以上かつ 0.04 以下である必要があります。

2. VIH の大値は、 VCCO + 0.3 です。

3. VIL の小値は、式には従っていません。

4. SSTL2_I_DCI は制御インピーダンスドライバを使用するため、 VOH と VOL は異なります。

Z0

IOB

SSTL2_IRS = 25Ω

IOB

SSTL2_I_DCI

R0 = 25Ω

Z0

IOB

SSTL2_I

ug361_c1_56_022309

VTT = 1.25V

RP = Z0 = 50Ω

Z0

IOB

SSTL2_I_DCI

VCCO = 2.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VREF = 1.25V

+

–

VREF = 1.25V

+

–


DCI




差動 SSTL2 クラス I (2.5V) 図 1-57 に、単一終端がある差動 SSTL2 クラス I (2.5V) で有効な終端テクニックを使用した回路の


図 1-58 に、単一方向 DCI 終端がある差動 SSTL2 クラス I (2.5V) で有効な終端テクニックを使用し



図 1-57 : 差動 SSTL2 クラス I 単一終端


図 1-58 : 差動 SSTL2 (2.5V) クラス I 単一方向 DCI 終端

ug361_c1_57_022309

+

–


Z0

IOB IOB

DIFF_SSTL2_I

DIFF_SSTL2_I

Z0

DIFF_SSTL2_I

VTT = 1.25V

VTT = 1.25V

RP = Z0 = 50Ω

50ΩRS = 25Ω

RS = 25Ω

ug361_c1_58_022309

IOB

DIFF_SSTL2_I_DCI

DIFF_SSTL2_I_DCI

VCCO = 2.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

+

–

DCI

DIFF_SSTL2_I_DCI

VCCO = 2.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

Z0

Z0

R0 = 25Ω

R0 = 25Ω



UG361 (v1.2) 2010 年 1 月 18 日


表 1-21 に、差動 SSTL2 クラス I の DC 電圧仕様を示します。

表 1-21 : 差動 SSTL2 クラス I の DC 電圧仕様


VCCO 2.3 2.5 2.625

入力パラメータ

VTT – VCCO × 0.5 –

VIN (DC) (1) –0.30 – VCCO + 0.30

VID (DC) (2) 0.3 – VCCO + 0.60

VID (AC) 0.62 – VCCO + 0.60

VIX (AC) (3) 0.95 – 1.55

出力パラメータ

VOX (AC) (4) 1.0 – 1.5

メモ : 1. VIN (DC) は、各差動入力の DC 電圧の超過許容範囲を示します。

2. VID (DC) は、スイッチングで必要な入力差動電圧を示します。

3. VIX (AC) は、差動入力信号がクロスする電圧を示します。

4. VOX (AC) は、差動出力信号がクロスする電圧を示します。




SSTL2 クラス II (2.5V) 図 1-59 に、 SSTL2 クラス II で有効な単一終端テクニックを使用した回路の例を示します。


図 1-59 : SSTL2 クラス II の単一終端

Z0

IOB IOB

SSTL2_IISSTL2_II

ug361_c1_59_022309

VTT = 1.25V

RP = Z0 = 50Ω

VTT = 1.25V

RP = Z0 = 50Ω

Z0

IOB IOB

SSTL2_II_DCISSTL2_II_DCI

VCCO = 2.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VREF = 1.25V

+

–

VREF = 1.25V

+

–


DCI

VCCO = 2.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100ΩR0 = 25Ω

25Ω



UG361 (v1.2) 2010 年 1 月 18 日


図 1-60 に、 SSTL2 クラス II で有効な双方向終端テクニックを使用した回路の例を示します。

表 1-22 に、 SSTL2 クラス II の DC 電圧仕様を示します。


図 1-60 : SSTL2 クラス II の双方向終端

Z0

IOB

SSTL2_II

ug361_c1_60_022309

VTT = 1.25V

RP = Z0 = 50Ω

VTT = 1.25V

RP = Z0 = 50Ω

Z0

IOB IOB


VCCO = 2.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VREF = 1.25V

+

–

VREF = 1.25V

+

–


DCI

VCCO = 2.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

IOB

SSTL2_IIRS = 25Ω RS = 25Ω

R0 = 25Ω

VREF = 1.25V

VREF = 1.25V

R0 = 25Ω

表 1-22 : SSTL2 クラス II の DC 電圧仕様


VCCO 2.3 2.5 2.625

VREF 1.13 1.25 1.38

VTT = VREF + N (1) 1.09 1.25 1.42

VIH ≥ VREF + 0.15 1.28 1.40 VCCO + 0.3 (2)

VIL ≤ VREF – 0.15 –0.3 (3) 1.1 1.27

VOH ≥ VREF + 0.81 1.93 2.03 2.13

VOL ≤ VREF – 0.81 (4) 0.36 0.46 0.55

VOH で IOH (mA) –16.2 – –




差動 SSTL2 クラス II (2.5V) 図 1-61 に、単一終端がある差動 SSTL2 クラス II (2.5V) で有効な終端テクニックを使用した回路


VOL で IOL (mA) 16.2 – –




4. SSTL2_I_DCI は制御インピーダンスドライバを使用するため、 VOH と VOL は異なります。

表 1-22 : SSTL2 クラス II の DC 電圧仕様 (続き)



図 1-61 : 差動 SSTL2 クラス II 単一終端

ug361_c1_61_022309

+

–


Z0

IOB IOB

DIFF_SSTL2_II

DIFF_SSTL2_II

Z0

DIFF_SSTL2_II

VTT = 1.25V

VTT = 1.25V

50Ω

50Ω

VTT = 1.25V

VTT = 1.25V

50Ω

50ΩRS = 25Ω

RS = 25Ω



UG361 (v1.2) 2010 年 1 月 18 日


図 1-62 に、単一方向 DCI 終端がある差動 SSTL2 クラス II (2.5V) で有効な終端テクニックを使用


図 1-63 に、双方向終端がある差動 SSTL2 クラス II (2.5V) で有効な終端テクニックを使用した回路



図 1-62 : 差動 SSTL2 (2.5V) クラス II 単一方向 DCI 終端

ug361_c1_62_022309

IOB

DIFF_SSTL2_II_DCI

DIFF_SSTL2_II_DCI

VCCO = 2.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

+

–

DCI

DIFF_SSTL2_II_DCI

VCCO = 2.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

IOB

VCCO = 2.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VCCO = 2.5V

Z0

Z0

R0 = 25Ω

R0 = 25Ω


図 1-63 : 差動 SSTL2 (2.5V) クラス II 双方向終端

Z0

IOB IOB

DIFF_SSTL2_II DIFF_SSTL2_II

+

–

External TerminationVTT = 1.25V

DIFF_SSTL2_II

ug361_c1_63_022309

Z0

DIFF_SSTL2_II


+

–

VTT = 1.25V

50Ω

50Ω

VTT = 1.25V

VTT = 1.25V

50Ω25Ω

25Ω 25Ω

25Ω

50Ω




図 1-64 に、双方向 DCI 終端がある差動 SSTL2 クラス II (2.5V) で有効な終端テクニックを使用し


表 1-23 に、差動 SSTL2 クラス II の DC 電圧仕様を示します。


図 1-64 : 差動 SSTL2 (2.5V) クラス II の DCI 双方向終端

Z0

IOB IOB

DIFF_SSTL2_II_DCI DIFF_SSTL2_II_DCI

VCCO = 2.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

+

–

DCI

VCCO = 2.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

DIFF_SSTL2_II_DCI

ug361_c1_64_022309

Z0

DIFF_SSTL2_II_DCI

DIFF_SSTL2_II_DCI DIFF_SSTL2_II_DCIVCCO = 2.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

+

–

VCCO = 2.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

R0 = 25Ω

R0 = 25Ω

R0 = 25Ω

R0 = 25Ω

表 1-23 : 差動 SSTL2 クラス II の DC 電圧仕様


VCCO 2.3 2.5 2.625


VTT – VCCO × 0.5 –

VIN (DC) (1) –0.30 – VCCO + 0.30

VID (DC) (2) 0.3 – VCCO + 0.60

VID (AC) 0.62 – VCCO + 0.60

VIX (AC) (3) 0.95 – 1.55


VOX (AC) (4) 1.0 – 1.5







UG361 (v1.2) 2010 年 1 月 18 日


SSTL2_II_T_DCI (2.5V) 分割テブナン終端

図 1-65 に、オンチップ分割テブナン終端がある SSTL2_II_T_DCI (2.5V) で有効な終端テクニック

を使用した回路の例を示します。このような双方向 I/O 規格では、トライステートの場合、終端は

ドライバ側ではなくレシーバ側に付きます。


図 1-65 : SSTL2_II_T_DCI (2.5V) 分割テブナン終端

ug361_c1_65_022309

Z0

IOB IOB

SSTL2_II_T_DCISSTL2_II_T_DCI

VCCO = 2.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VREF = 1.25V

+

–

DCI

R0 = 25Ω

VREF = 1.25V

R0 = 25Ω





SSTL18 クラス (1.8V) 図 1-66 に、 SSTL クラス I (1.8V) で有効な終端テクニックを使用した回路の例を示します。


図 1-66 : SSTL18 (1.8V) クラス I 終端

Z0

IOB

SSTL18_I

RS = 20Ω

IOB

SSTL18_I_DCI

R0 = 20Ω

Z0

IOB

SSTL18_I

ug361_c1_66_022309

VTT = 0.9V

50Ω

Z0

IOB

SSTL18_I_DCI

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VREF = 0.9V

+

–

VREF = 0.9V

+

–


DCI



UG361 (v1.2) 2010 年 1 月 18 日


差動 SSTL クラス I (1.8V) 図 1-67 に、単一終端がある差動 SSTL クラス I (1.8V) で有効な終端テクニックを使用した回路の


図 1-68 に、単一方向 DCI 終端がある差動 SSTL クラス I (1.8V) で有効な終端テクニックを使用し



図 1-67 : 差動 SSTL (1.8V) クラス I の単一終端


図 1-68 : 差動 SSTL (1.8V) クラス I の単一 DCI 終端

ug361_c1_67_022309

+

–


Z0

IOB IOB

DIFF_SSTL18_I

DIFF_SSTL18_I

Z0

DIFF_SSTL18_I

VTT = 0.9V

50Ω

VTT = 0.9V

RS = 20Ω

RP = Z0 = 50ΩRS = 20Ω

ug361_c1_68_022309

IOB

DIFF_SSTL18_I_DCI

DIFF_SSTL18_I_DCI

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

+

–

DCI

DIFF_SSTL18_I_DCI

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

IOB

Z0

Z0

R0 = 20Ω

R0 = 20Ω




表 1-24 に、差動 SSTL クラス I (1.8V) の DC 電圧仕様を示します。

表 1-24 : 差動 SSTL (1.8V) クラス I およびクラス II の DC 電圧仕様


VCCO 1.7 1.8 1.9


VTT – VCCO × 0.5 –

VIN (DC) (1) –0.30 – VCCO + 0.30

VID (DC) (3) 0.25 – VCCO + 0.60

VID (AC) 0.50 – VCCO + 0.60

VIX (AC) (4) 0.675 – 1.125


VOX (AC) (5) 0.725 – 1.075








UG361 (v1.2) 2010 年 1 月 18 日


SSTL18 クラス II (1.8V)図 1-69 に、 SSTL クラス II (1.8V) で有効な単一終端テクニックを使用した回路の例を示します。


図 1-69 : SSTL18 (1.8V) クラス II 単一終端

Z0

IOB IOB

SSTL18_IISSTL18_II

ug361_c1_69_022309

VTT = 0.9V

RP = Z0 = 50Ω

VTT = 0.9V

RP = Z0 = 50Ω

Z0

IOB IOB


VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VREF = 0.9V

+

–

VREF = 0.9V

+

–


DCI

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

RS = 20Ω

R0 = 20Ω




図 1-70 に、 SSTL クラス II (1.8V) で有効な双方向終端テクニックを使用した回路の例を示します。


図 1-70 : SSTL (1.8V) クラス II 終端

Z0

IOB

SSTL18_II

ug3661_c1_70_022309

VTT = 0.9V

RP = Z0 = 50Ω

VTT = 0.9V

RP = Z0 = 50Ω

Z0

IOB IOB


VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VREF = 0.9V

+

–

VREF = 0.9V

+

–


DCI

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

IOB

SSTL18_IIRS = 20Ω RS = 20Ω

R0 = 20Ω

VREF = 0.9V

VREF = 0.9V

R0 = 20Ω



UG361 (v1.2) 2010 年 1 月 18 日


表 1-25 および表 1-26 に、 SSTL (1.8V) クラス I およびクラス II の DC 電圧仕様を示します。

表 1-25 : SSTL クラス I (1.8V) の DC 電圧仕様

パラメータクラス I

小標準大

VCCO 1.7 1.8 1.9

VREF 0.833 0.9 0.969

VTT = VREF + N (1) 0.793 0.9 1.009

VIH ≥ VREF + 0.125 0.958 – VCCO + 0.3 (2)

VIL ≤ VREF – 0.125 –0.3 (3) – 0.844

VOH ≥ VTT + 0.47 (4) 1.263 – –

VOL ≤ VTT – 0.47 (4) – – 0.539

VOH で IOH (mA) –6.7 – –

VOL で IOL (mA) 6.7 – –




4. SSTL_I_DCI は、制御インピーダンスドライバを使用するため、 VOH と VOL は異なります。

表 1-26 : SSTL クラス II (1.8V) の DC 電圧仕様

パラメータクラス II

小標準大

VCCO 1.7 1.8 1.9

VREF 0.833 0.9 0.969

VTT = VREF + N (1) 0.793 0.9 1.009

VIH ≥ VREF + 0.125 0.958 – VCCO + 0.3 (2)

VIL ≤ VREF – 0.125 –0.3 (3) – 0.844

VOH ≥ VTT + 0.603 (4) 1.396 – –

VOL ≤ VTT – 0.603 (4) – – 0.406

VOH で IOH (mA) –13.4 – –

VOL で IOL (mA) 13.4 – –




4. SSTL_I_DCI は、制御インピーダンスドライバを使用するため、 VOH と VOL は異なります。




差動 SSTL クラス II (1.8V) 図 1-71 に、単一終端がある差動 SSTL クラス II (1.8V) で有効な終端テクニックを使用した回路の


図 1-72 に、単一 DCI 終端がある差動 SSTL クラス II (1.8V) で有効な終端テクニックを使用した回



図 1-71 : 差動 SSTL (1.8V) クラス II 単一終端

ug361_c1_71_022309

+

–


Z0

IOB IOB

DIFF_SSTL18_II

DIFF_SSTL18_II

Z0

DIFF_SSTL18_II

VTT = 0.9V

50Ω

50Ω

VTT = 0.9V

VTT = 0.9V

50Ω

50Ω

VTT = 0.9V

RS = 20Ω

RS = 20Ω


図 1-72 : 差動 SSTL (1.8V) クラス II 単一 DCI 終端

ug361_c1_72_022309

IOB

DIFF_SSTL18_II_DCI

DIFF_SSTL18_II_DCI

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

+

–

DCI

DIFF_SSTL18_II_DCI

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

IOB

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VCCO = 1.8V

Z0

Z0

R0 = 20Ω

R0 = 20Ω



UG361 (v1.2) 2010 年 1 月 18 日


図 1-73 に、双方向終端がある差動 SSTL クラス II (1.8V) で有効な終端テクニックを使用した回路


図 1-74 に、双方向 DCI 終端がある差動 SSTL クラス II (1.8V) で有効な終端テクニックを使用した

回路の例を示します。


図 1-73 : 差動 SSTL (1.8V) クラス II の双方向終端

Z0

IOB IOB


+

–


VTT = 0.9V

50Ω

VTT = 0.9V

50Ω

DIFF_SSTL18_II

ug361_c1_73_022309

Z0

DIFF_SSTL18_II


+

–

VTT = 0.9V

50Ω

VTT = 0.9V

50Ω20Ω

20Ω

20Ω

20Ω


図 1-74 : 差動 SSTL (1.8V) クラス II の DCI 双方向終端

Z0

IOB IOB

DIFF_SSTL18_II_DCI DIFF_SSTL18_II_DCI

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

+

–

DCI

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

DIFF_SSTL18_II_DCI

ug361_c1_74_022309

Z0

DIFF_SSTL18_II_DCI

DIFF_SSTL18_II_DCI DIFF_SSTL18_II_DCIVCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

+

–

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

R0 = 20Ω

R0 = 20Ω

R0 = 20Ω

R0 = 20Ω




表 1-27 に、差動 SSTL クラス II (1.8V) の DC 電圧仕様を示します。

SSTL18_II_T_DCI (1.8V) 分割テブナン終端

図 1-75 に、オンチップ分割テブナン終端がある SSTL18_II_T_DCI (1.8V) で有効な終端テクニッ

クを使用した回路の例を示します。このような双方向 I/O 規格では、トライステートの場合、終端

はドライバ側ではなくレシーバ側に付きます。

表 1-27 : 差動 SSTL クラス II (1.8V) の DC 電圧仕様


VCCO 1.7 1.8 1.9


VTT – VCCO × 0.5 –

VIN (DC) (1) –0.30 – VCCO + 0.30

VID (DC) (3) 0.25 – VCCO + 0.60

VID (AC) 0.50 – VCCO + 0.60

VIX (AC) (4) 0.675 – 1.125


VOX (AC) (5) 0.725 – 1.075







図 1-75 : SSTL18_II_T_DCI (1.8V) 分割テブナン終端

ug361_c1_75_022309

Z0

IOB IOB

SSTL18_II_T_DCISSTL18_II_T_DCI

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VREF = 0.9V

+

–

DCI Not 3-stated 3-stated

R0 = 20Ω

VREF = 0.9V

R0 = 20Ω



UG361 (v1.2) 2010 年 1 月 18 日


SSTL15 (1.5V)図 1-76 に、 SSTL (1.5V) で有効な単一終端テクニックを使用した回路の例を示します。


図 1-76 : SSTL (1.5V) 単一終端

Z0

IOB IOB

SSTL15SSTL15

ug361_c1_76_011310

VTT = 0.75V

RP = Z0 = 50Ω

Z0

IOB IOB

SSTL15_DCISSTL15_DCI

VCCO = 1.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VREF = 0.75V

+

–

VREF = 0.75V

+

–


DCI




図 1-77 に、 SSTL (1.5V) で有効な双方向終端テクニックを使用した回路の例を示します。

表 1-28 に、 SSTL (1.5V) の DC 電圧仕様を示します。


図 1-77 : SSTL (1.5V) 双方向終端

Z0

IOB

SSTL15

ug361_c1_77_010610

VTT = 0.75V

RP = Z0 = 50Ω

VTT = 0.75V

RP = Z0 = 50Ω

VREF = 0.75V

+

–


IOB

SSTL15

VREF = 0.75V

表 1-28 : SSTL (1.5V) の DC 電圧仕様

パラメータ小標準大単位

VCCO 1.425 1.5 1.575 V

VREF VCCO x 0.49 VCCO x 0.5 VCCO x 0.51 V

VTT VCCO x 0.5 V

VIH (DC) VREF + 0.1 – – V

VIL (DC) – – VREF – 0.1 V

VOH VTT + (VCCO x 0.1) – VCCO x 0.8 V

VOL VCCO x 0.2 – VTT – (VCCO x 0.1) V

IOH (1) – 14.3 – mA

IOL (1) – 14.3 – mA

メモ : 1. 0.5 x VCCO のパッド用に測定された IOH および IOL 値です。 50Ω ドライバの小レベルです。



UG361 (v1.2) 2010 年 1 月 18 日


差動 SSTL (1.5V) 図 1-78 に、単一終端がある差動 SSTL (1.5V) で有効な終端テクニックを使用した回路の例を示し

ます。

図 1-79 に、単一 DCI 終端がある差動 SSTL (1.5V) で有効な終端テクニックを使用した回路の例を

示します。


図 1-78 : 差動 SSTL (1.5V) 単一終端

ug361_c1_78_010610

+

–


Z0

IOB IOB

DIFF_SSTL15

DIFF_SSTL15

Z0

DIFF_SSTL15

VTT = 0.75V

RP = Z0 = 50Ω

RP = Z0 = 50Ω

VTT = 0.75V


図 1-79 : 差動 SSTL (1.5V) 単一 DCI 終端

ug361_c1_79_010610

IOB

DIFF_SSTL15_DCI

DIFF_SSTL15_DCI

VCCO = 1.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

+

–

DCI

DIFF_SSTL15_DCI

VCCO = 1.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

IOB

Z0

Z0




図 1-80 に、双方向終端がある差動 SSTL (1.5V) で有効な終端テクニックを使用した回路の例を示

します。

表 1-29 に、差動 SSTL (1.5V) の DC 電圧仕様を示します。


図 1-80 : 差動 SSTL (1.5V) の双方向終端

Z0

IOB IOB

DIFF_SSTL15 DIFF_SSTL15

+

–


VTT = 0.75V VTT = 0.75V

DIFF_SSTL15

ug361_c1_80_010610

Z0

DIFF_SSTL15

DIFF_SSTL15 DIFF_SSTL15

+

–

VTT = 0.75VVTT = 0.75V

RP = Z0 = 50Ω

RP = Z0 = 50Ω

RP = Z0 = 50Ω

RP = Z0 = 50Ω

表 1-29 : 差動 SSTL (1.5V) の DC 電圧仕様


VCCO 1.425 1.5 1.575

VTT – VCCO × 0.5 –

VIN (DC) (1) –0.3 – VCCO + 0.3

VID (DC) (3) 0.2 – VCCO + 0.4

VID (AC) 0.4 – VCCO + 0.4

VIX (AC) (4) VTT – 0.175 – VTT+ 0.175

VOX (AC) (5) VTT – 0.15 – VTT + 0.15








UG361 (v1.2) 2010 年 1 月 18 日


SSTL15_T_DCI (1.5V) 分割テブナン終端

図 1-81 に、オンチップ分割テブナン終端がある SSTL15_T_DCI (1.5V) で有効な終端テクニックを

使用した回路の例を示します。このような双方向 I/O 規格では、トライステートの場合、終端はド

ライバ側ではなくレシーバ側に付きます。

差動終端の属性 : DIFF_TERM Virtex-6 FPGA の IOB では、入力差動レシーバターミナルに 100Ω の差動終端を使用できます。こ

の属性は、 LVDS_25、 LVDSEXT_25、 HT_25、および RSDS_25 に使用できます。

Virtex-6 デバイスのオンチップ入力差動終端を使用した場合、レシーバでスタブを完全に除去でき

るため、シグナルインテグリティが大幅に向上します。

• DCI 終端より消費電力が低い

• VRP/VRN ピン (DCI) を使用しない

100Ω の有効な差動終端を行うため、 I/O バンクの VCCO を 2.5V ±5% に接続する必要があります。

DIFF_TERM は、入力専用であり、バンク電圧が VCCO = 2.5V の場合のみ使用できます。「差動終

端の属性」 (DIFF_TERM) では、この機能の使用方法について説明しています。

LVDS と拡張モード LVDS (低電圧差動信号)低電圧差動信号 (LVDS) は、多くのシステムアプリケーションで使用されている高性能の高速イン

ターフェイスです。Virtex-6 FPGA の I/O は、LVDS の EIA/TIA 規格に準拠するよう設計されてお

り、システムおよびボードのデザインをより簡単に行うことができます。IOB の LVDS 電流モード

ドライバを使用すると、Point-to-Point アプリケーションで外部ソース終端を使用する必要がなくな

ります。その代わりに、Virtex-6 デバイスでは、拡張モードを選択して柔軟に FPGA の LVDS デザ

インを行うことができます。


図 1-81 : SSTL15_T_DCI (1.5V) 分割テブナン終端

ug361_c1_82_010610

Z0

IOB IOB

SSTL15_T_DCISSTL15_T_DCI

VCCO = 1.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VREF = 0.75V

+

–

+

–

DCI Not 3-stated 3-stated

VREF = 0.75V




この拡張モード LVDS は、駆動力が高くかつ電圧幅が広い (350 ～ 750mV) ため、長距離またはケー

ブル LVDS の伝送に適しています。この拡張モード LVDS ドライバの出力 AC 特性は、EIA/TIA 規格外です。拡張モード LVDS ドライバは、レシーバで EIA/TIA 規格範囲内の LVDS 信号を生成で

きる高い駆動力が必要な場合に使用します。

トランスミッタの終端

Virtex-6 FPGA の LVDS トランスミッタに外部終端は必要ありません。表 1-30 に、Virtex-5 FPGAの LVDS 電流モードドライバに対応する属性を示します。Virtex-6 FPGA の LVDS 電流モードドライバは、真の電流ソースであり、 EIA/TIA に準拠した適切な LVDS 信号を生成します。

レシーバの終端

図 1-82 に、 50Ω 伝送ラインの LVDS レシーバの差動終端の例を示します。

図 1-83 に、 50Ω 伝送ラインの LVDS レシーバの差動終端の例を示します。

表 1-30 に、 Virtex-6 FPGA の LVDS I/O 規格および使用できる属性を示します。


図 1-82 : LVDS_25 のレシーバ終端


図 1-83 : LVDS_25 の DIFF_TERM レシーバ終端

表 1-30 : LVDS I/O 規格で使用できる属性


IBUFDS/IBUFGDS OBUFDS/OBUFTDS

IOSTANDARD LVDS_25, LVDSEXT_25

DIFF_TERM TRUE、 FALSE N/A

ug361_c1_83_022309

+

–


Z0

IOB IOB

LVDS_25 LVDS_25

Z0

RDIFF = 2Z0= 100Ω

ug361_c1_84_022309

Data in

Z0 = 50Ω

Z0 = 50Ω

RDIFF= 100Ω

LVDS_25LVDS_25

+

–

0

0

IOB IOB



UG361 (v1.2) 2010 年 1 月 18 日


HyperTransport™ プロトコル (HT)LDT (Lightning Data Transport) として知られている HyperTransport プロトコルは、高速インター

フェイス用の低電圧規格です。差動信号を基本としたインターフェイスは、 LVDS インターフェイ

スと非常に類似しています。Virtex-6 FPGA の IOB には、HT バッファがあります。表 1-31 に、サ

ポートされる HT I/O 規格および属性を示します。

低振幅差動信号 (RSDS)RSDS は、差動信号を使用する LVDS 高速インターフェイスと類似しています。 Virtex-6 デバイス

での RSDS のインプリメンテーションは、 LVDS と類似しており、Point-to-Point アプリケーション

のみに使用します。表 1-32 に、サポートされる RSDS I/O 規格および属性を示します。

BLVDS (バス LVDS)LVDS は、Point-to-Point アプリケーション用であるため、BLVDS は EIA/TIA 規格に準拠するイン

プリメンテーションではありません。したがって I/O および PCB レイアウトのデザイン規則に注意

深く従う必要があります。双方向 LVDS 用のソフトウェアライブラリにあるプリミティブは、

Virtex-6 FPGA の LVDS 電流モードドライバを使用しません。その代わりに、 CSE 差動ドライバ

を使用します。このため、ソース終端が必要になります。図 1-84 に、 BLVDS トランスミッタ終端

を示します。

表 1-31 : HT I/O 規格で使用できる属性



IOSTANDARD HT_25


表 1-32 : RSDS I/O 規格で使用できる属性



IOSTANDARD RSDS_25



図 1-84 : BLVDS トランスミッタの終端

ug361_c1_85_022309

Z0 = 50Ω

Z0 = 50Ω

RDIV140Ω

RDIFF = 100Ω

RS

165Ω

RS

165Ω

IN

INX

Data in

-

+

BLVDS_25

IOBBLVDS_25

BLVDS_25

IOB




差動 LVPECL (低電圧ポジティブエミッタカップルロジック) LVPECL は、多くのシステムアプリケーションで使用される高速インターフェイスです。 Virtex-6FPGA の I/O は、2.5V LVPECL の EIA/TIA 規格に準拠するよう設計されており、システムおよび

ボードのデザインを容易に実行できます。

LVPECL トランシーバの終端

図 1-85 に、 Virtex-6 FPGA の LVPECL トランスミッタおよびレシーバが必要とする終端を示しま

す。これは、 50Ω 伝送ラインの Virtex-6 FPGA の LVPECL トランスミッタおよびレシーバです。

LVPECL ドライバは 2 つの LVCMOS ドライバで構成されており、3 つの抵抗を結合すると出力終

端回路は LVPECL 出力に準拠します。


図 1-85 : LVPECL トランスミッタの終端

ug361_c1_86_022309

Z0 = 50Ω

Z0 = 50Ω

RDIV187Ω

RDIFF = 100Ω

RS

70Ω

RS

70Ω

IN

INX

Data in

-

+

LVPECL_25

IOBLVPECL_25

LVPECL_25

IOB



UG361 (v1.2) 2010 年 1 月 18 日


同じバンク内で異なる I/O 規格を使用する際の規則

同じバンク内の異なる入力、出力および双方向規格を使用する場合は、次の規則に従ってください。

1. 出力規格のみ使用する場合。 VCCO 要件が同じ出力規格は、同一バンク内で使用できます。

互換性がある例 :

SSTL2_I および LVDCI_25 出力

互換性がない例 :

SSTL2_I (出力 VCCO = 2.5V) および LVCMOS18 (出力 VCCO = 1.8V) 出力

2. 入力規格のみ使用する場合。VCCO および VREF 要件が同じ入力規格は、同一バンク内で使用で

きます。


LVCMOS15 および HSTL_II 入力


LVCMOS15 (入力 VCCO = 1.5V) および LVCMOS18 (入力 VCCO = 1.8V) 入力


HSTL_I_DCI_18 (VREF = 0.9V) および HSTL_I_DCI (VREF = 0.75V) 入力

3. 入力規格と出力規格を使用する場合。 VCCO が同じ要件の入力/出力規格は、同一バンク内で使

用できます。


LVDS_25 出力および HSTL_I 入力


LVDS_25 出力 (出力 VCCO = 2.5V) および HSTL_I_DCI_18 入力 (入力 VCCO = 1.8V)

4. 双方向規格の入力または出力を使用する場合。双方向 I/O 規格の入力または出力を使用する場

合、双方向 I/O 規格が規則 1、 2、 3 を満たしていることを確認してください。

5. DCI I/O 規格を使用する場合のその他の規則

a. 同一バンク内では、 1 つの単一終端タイプ (入力または出力) のみ使用できます。


HSTL_III_DCI_18 入力および HSTL_III_DCI 入力

b. 同一バンク内では、 1 つの分割終端タイプ (入力または出力) のみ使用できます。


HSTL_I_DCI 入力および HSTL_II_DCI 入力

インプリメンテーションツールでは、上記の規則に従って実行されます。




表 1-33 に、 Virtex-6 でサポートされる I/O 規格を示します。

表 1-33 : I/O の互換性

I/O 規格VCCO VREF 終端タイプ

出力入力入力出力入力

LVDS_25

2.5

メモ (1)

N/R N/R N/R

LVDSEXT_25 N/R N/R N/R

HT_25 N/R N/R N/R

RSDS_25 (3) N/R N/R N/R

BLVDS_25 N/R N/R N/R

LVPECL_25 N/R N/R N/R

SSTL2_I 1.25 N/R N/R

SSTL2_II 1.25 N/R N/R

DIFF_SSTL2_I N/R N/R N/R

DIFF_SSTL2_II N/R N/R N/R

LVCMOS25

2.5

N/R N/R N/R

LVDCI_25 N/R 直列 N/R

HSLVDCI_25 VCCO/2 直列 N/R

LVDCI_DV2_25 N/R 直列 N/R

SSTL2_I_DCI 1.25 N/R 分割

SSTL2_II_DCI 1.25 分割分割

SSTL2_II_T_DCI 1.25 N/R 分割

DIFF_SSTL2_I_DCI N/R N/R 分割

DIFF_SSTL2_II_DCI N/R 分割分割

DIFF_SSTL2_II_T_DCI N/R N/R 分割



UG361 (v1.2) 2010 年 1 月 18 日


HSTL_III_18

1.8

メモ (1)

1.08 N/R N/R

HSTL_I_18 0.9 N/R N/R

HSTL_II_18 0.9 N/R N/R

DIFF_HSTL_I_18 N/R N/R N/R

DIFF_HSTL_II_18 N/R N/R N/R

SSTL18_I 0.9 N/R N/R

SSTL18_II 0.9 N/R N/R

DIFF_SSTL18_I N/R N/R N/R

DIFF_SSTL18_II N/R N/R N/R

LVCMOS18

1.8

N/R N/R N/R




HSTL_III_DCI_18 1.08 N/R 単一

HSTL_I_DCI_18 0.9 N/R 分割

HSTL_II_DCI_18 0.9 分割分割

HSTL_II_T_DCI_18 0.9 N/R 分割

DIFF_HSTL_I_DCI_18 N/R N/R 分割

DIFF_HSTL_II_DCI_18 N/R 分割分割

DIFF_HSTL_II_T_DCI_18 N/R N/R 分割

SSTL18_I_DCI 0.9 N/R 分割

SSTL18_II_DCI 0.9 分割分割

SSTL18_II_T_DCI 0.9 N/R 分割

DIFF_SSTL18_I_DCI N/R N/R 分割

DIFF_SSTL18_II_DCI N/R 分割分割

DIFF_SSTL18_II_T_DCI N/R N/R 分割

表 1-33 : I/O の互換性 (続き)






HSTL_III

1.5

メモ (1)

0.9 N/R N/R

HSTL_I 0.75 N/R N/R

HSTL_II 0.75 N/R N/R

DIFF_HSTL_I N/R N/R N/R

DIFF_HSTL_II N/R N/R N/R

LVCMOS15

1.5

N/R N/R N/R




HSTL_III_DCI 0.9 N/R 単一

HSTL_I_DCI 0.75 N/R 分割

HSTL_II_DCI 0.75 分割分割

HSTL_II_T_DCI 0.75 N/R 分割

DIFF_HSTL_I_DCI N/R N/R 分割

DIFF_HSTL_II_DCI N/R 分割分割

DIFF_HSTL_II_T_DCI N/R N/R 分割

SSTL15 0.75 N/R N/R

SSTL15_DCI 0.75 分割分割

SSTL15_T_DCI 0.75 N/R 分割

DIFF_SSTL15 N/R N/R N/R

DIFF_SSTL15_DCI N/R 分割分割

DIFF_SSTL15_T_DCI N/R N/R 分割

LVCMOS121.2 1.2

N/R N/R N/R

HSTL_I_12 0.6 N/R N/R

メモ : 1. 差動入力および VREF を使用する入力は、 VCCAUX から電源供給されます。ただし、 VCCO にクランプダ

イオードがあるため、ピン電圧は、 VCCO を超えてはいけません。

2. N/R = 要件なし

3. RSDS_25 の DC 仕様は LVDS_25 と同一です。 LVDS_25 に関連するすべての情報は、 RSDS_25 に適用できます。

4. IOSTANDARD 属性を使用して I/O 規格を選択します。

表 1-33 : I/O の互換性 (続き)





UG361 (v1.2) 2010 年 1 月 18 日




第 2 章

SelectIO ロジックリソース

概要

この章では、第 1 章「SelectIO リソース」で説明した I/O ドライバおよびレシーバのロジックにつ

いて説明します。

Virtex-6 FPGA には、Virtex-5 FPGA に含まれるすべての基本的な I/O ロジックリソースがありま

す。これらのリソースを次に示します。

• 組み合わせ入力/出力

• トライステート出力制御

• レジスタ付き入力/出力

• レジスタ付きトライステート出力制御

• ダブルデータレート (DDR) 入力/出力

• DDR 出力トライステート制御

• IODELAYE1 は、ユーザーが微細なリゾリューションの遅延を制御できるエレメント

• SAME_EDGE 出力 DDR モード

• SAME_EDGE および SAME_EDGE_PIPELINED 入力 DDR モード

ILOGIC リソース

図 2-1 に ILOGIC ブロックを示します。X-Ref Target - Figure 2-1

図 2-1 : ILOGIC ブロック図

D

DDLY

D Q1

Q2

Q1

O

Q2

CE

CKSR

CE1

CLK

SR

ug361_2_01_012209



UG361 (v1.2) 2010 年 1 月 18 日

第 2 章 : SelectIO ロジックリソース

ILOGIC は次の動作をサポートします。

• エッジトリガ D 型フリップフロップ

• IDDR モード (OPPOSITE_EDGE、 SAME_EDGE、 SAME_EDGE_PIPELINED)。入力 DDRの詳細は、 90 ページの「入力 DDR について (IDDR)」を参照してください。

• レベル認識ラッチ

• 非同期/組み合わせ

すべての ILOGIC ブロックレジスタには、共通のクロックイネーブル信号 (CE1) があり、デフォ

ルトはアクティブ High です。未接続の場合、記憶エレメントのクロックイネーブルはデフォルト

でアクティブです。

すべての ILOGIC ブロックレジスタには、共通の同期または非同期セット / リセット (SR 信号) があ

ります。このセット / リセット入力ピン (SR) を使用して、記憶エレメントを SRVAL 属性が指定する

ステートへ遷移させます。リセットはセットよりも優先されます。

ILOGIC ブロックの各記憶エレメントごとに SRVAL 属性を設定できますが、各記憶エレメントご

とに同期または非同期セット / リセット (SRTYPE) は設定できません。

次のセクションでは、 ILOGIC ブロック内のリソースについて説明します。 ILOGIC リソース間の

接続には、ザイリンクスのソフトウェアを使用します。

組み合わせ入力パス

組み合わせの入力パスは、入力ドライバから FPGA への直接接続に使用します。次のような場合、ソ

フトウェアで自動的にこのパスを使用します。

1. 入力データから FPGA のロジックリソースまでが直接接続である (レジスタなし ) 場合。

2. [Pack I/O Register/Latches into IOBs] がオフに設定されている場合。

入力 DDR について (IDDR)Virtex-6 デバイスには、ILOGIC ブロック内に専用レジスタがあるため、入力ダブルデータレート

(DDR) レジスタをインプリメントできます。この機能を使用するには、 IDDR プリミティブをイン

スタンシエートしてください。

IDDR プリミティブには、クロック入力が 1 つのみあります。立ち下がりエッジデータは、入力ク

ロックをローカルで反転したクロックを使用します。 I/O タイルへ接続するすべてのクロックはマ

ルチプレクスされています。 ILOGIC ブロック間または OLOGIC ブロック間でクロックは共有し

ていません。 IDDR プリミティブでは、次の動作モードを使用できます。

• OPPOSITE_EDGE モード

• SAME_EDGE モード

• SAME_EDGE_PIPELINED モード

SAME_EDGE モードおよび SAME_EDGE_PIPELINED モードは、 Virtex-5 アーキテクチャと同

じモードです。これらのモードを使用すると、 ILOGIC ブロック内で、立ち下がりエッジデータを

立ち上がりエッジドメインへ伝搬できるため、 CLB およびクロックリソースを節約でき、高いパ

フォーマンスが得られます。DDR_CLK_EDGE 属性を使用して、これらのモードをインプリメント

します。次のセクションでは、各モードについて説明します。



ILOGIC リソース

OPPOSITE_EDGE モード

従来型の入力 DDR ソリューションである OPPOSITE_EDGE モードは、 ILOGIC 内のシングル入

力信号で実現されます。データは、クロックの立ち上がりエッジで Q1 から出力され、クロックの立

ち下がりエッジで Q2 から出力されます。この構造は、 Virtex-5 FPGA のインプリメンテーションと

類似しています。図 2-2 に、OPPOSITE_EDGE モードを使用する入力 DDR のタイミング図を示し

ます。

SAME_EDGE モード

SAME_EDGE モードの場合、同一クロックエッジで FPGA ファブリックにデータが出力されま

す。ただし、データペアに 1 クロックサイクル分のずれが生じます。この構造は、 Virtex-5 FPGAインプリメンテーションと類似しています。

図 2-3 に、SAME_EDGE モードを使用する入力 DDR のタイミング図を示します。出力ペア Q1 とQ2 は、(0) と (1) ではないことが確認できます。その代わり、初のペア Q1 と Q2 は、 (0) と (don'tcare) であり、次のクロックでは、 (1) と (2) が出力されます。


図 2-2 : OPPOSITE_EDGE モードの入力 DDR

ug361_c2_02_022309

C

CE

D

Q1

Q2

D0A D1A D2A

D0A D2A D4A D6A D8A D10A D12A

D1A D3A D5A D7A D9A D11A

D3A D4A D5A D6A D7A D8A D9A D10A D11A D12A D13A


図 2-3 : SAME_EDGE モードの入力 DDR タイミング

ug361_c2_03_022309

C

CE

D

Q1

Q2

D1A



D3A D5A D7A D9A D11AD0A D2A D4A D6A D8A D10A

Don't care



UG361 (v1.2) 2010 年 1 月 18 日


SAME_EDGE_PIPELINED モード

SAME_EDGE_PIPELINED モードの場合、同一クロックエッジで FPGA にデータが出力され

ます。

SAME_EDGE モードと異なり、データペアに 1 クロックサイクル分のずれは生じません。

SAME_EDGE モードで生じるずれを調整するには、追加クロックレイテンシが必要です。図 2-4に、SAME_EDGE_PIPELINED モードを使用した場合の入力 DDR のタイミング図を示します。出

力ペア Q1 と Q2 は同時に FPGA に送信されます。

入力 DDR プリミティブ (IDDR)図 2-5 に、 IDDR プリミティブのブロック図を示します。セット / リセットは同時にサポートされて

いません。表 2-1 に、 IDDR ポート信号を示し、表 2-2 には、 IDDR プリミティブのさまざまな属

性とデフォルト値を示します。


図 2-4 : SAME_EDGE_PIPELINED モードの入力 DDR のタイミング図

ug361_c2_04_022309

C

CE

D

Q1

Q2

D0A D1A D2A



D3A D4A D5A D6A D7A D8A D9A D10A D11A D12A D13A


図 2-5 : IDDR プリミティブのブロック図

ug361_c2_05_022309

CCE

D

S

R

Q1

Q2IDDR



ILOGIC リソース

IDDR の VHDL および Verilog のテンプレート

『ライブラリガイド』に、 VHDL および Verilog を使用した IDDR プリミティブのインスタンシ

エーションの例があります。

表 2-1 : IDDR ポート信号

ポート名ファンクション説明

Q1、 Q2 データ出力 IDDR レジスタ出力

C クロック入力ポート C ピンは、クロック入力ピンを示す

CE クロックイネーブル

ポート

イネーブルピンは、 DDR フリップフロップへのデータの

読み込みを制御する。

Low の場合、クロック遷移は無視され、 DDR フリップフ

ロップに新しいデータは読み込まれない。

CE が High になると、 DDR フリップフロップに新しい

データが読み込まれる

D データ入力 (DDR) IOB からの IDDR レジスタ入力

R リセット同期/非同期リセットピン。リセットは High にアサートさ

れる。セットを使用している場合はサポートされない

S セット同期/非同期セットピン。セットは High にアサートされ

る。リセットを使用している場合はサポートされない

表 2-2 : IDDR 属性

属性名説明設定可能な値

DDR_CLK_EDGE クロックエッジに対する IDDR の動作モードを設定

OPPOSITE_EDGE (デフォルト )、SAME_EDGE、SAME_EDGE_PIPELINED

INIT_Q1 Q1 ポートの初期値を設定 0 (デフォルト )、 1

INIT_Q2 Q2 ポートの初期値を設定 0 (デフォルト )、 1

SRTYPE クロック (C) のセット / リセットタイプ

ASYNC (デフォルト )、 SYNC



UG361 (v1.2) 2010 年 1 月 18 日


ILOGIC のタイミングモデル

このセクションでは、 ILOGIC ブロック内のさまざまなリソースのタイミングについて説明します。

ILOGIC のタイミング特性

図 2-6 に、 ILOGIC レジスタのタイミングを示します。 IDELAY を使用する場合、 TIDOCK は、

TIDOCKD に置き換えられます。

クロックイベント 1

• クロックイベント 1 より TICE1CK 時間前に、入力レジスタの CE1 入力の入力クロックイネー

ブル信号が High (有効) になると、入力レジスタでのデータ受信が可能になります。

• クロックイベント 1 より TIDOCK 時間前に、入力レジスタの D 入力の入力信号が High (有効)になると、クロックイベント 1 より TICKQ 時間後に、入力レジスタの Q1 出力に反映されます。


• クロックイベント 4 より TISRCK 時間前に、 SR 信号 (この場合、同期リセットとして設定) がHigh (有効) になると、入力レジスタがリセットされるため、クロックイベント 4 より TICKQ時間後に IOB の IQ 出力に反映されます。

DDR モード ILOGIC のタイミング特性

図 2-7 に、IDDR モードを使用した ILOGIC のタイミング特性を示します。IDELAY を使用する場

合、 TIDOCK は、 TIDOCKD に置き換えられます。この例は、 OPPOSITE_EDGE モードの IDDR を使用したものです。その他のモードを使用する場合は、92 ページの図 2-4 に示す適切なレイテンシ

を追加してください。


図 2-6 : ILOGIC 入力レジスタのタイミング特性

1 2 3 4 5

CLK

D

CE1

SR

Q1

TICKQ TICKQ

TIDOCK

TICE1CK

TISRCK

ug361_c2_06_022309



ILOGIC リソース


• クロックイベント 1 より TICE1CK 時間前に、両方の DDR 入力レジスタの CE1 入力において

入力クロックイネーブル信号が High (有効) になると、入力レジスタへのデータ送信が可能に

なります。2 つの DDR レジスタは、CE1 および D 信号を共有しているため、CLK の立ち上が

りエッジおよび立ち下がりエッジの間でこれらの信号をトグルする場合は注意が必要です。ま

た、両クロックに関連するレジスタセットアップタイムの一致にも注意が必要です。

• クロックイベント 1 (CLK の立ち上がりエッジ) より TIDOCK 時間前に、両方のレジスタの D入力の入力信号が High (有効) になり、クロックイベント 1 より TICKQ 時間後に、入力レジス

タの Q1 出力に反映されます。


• クロックイベント 2 (CLK の立ち下がりエッジ) より TIDOCK 時間前に、両方のレジスタの D入力で入力信号が Low (有効) になり、クロックイベント 2 より TICKQ 時間後に、入力レジス

タ 2 の Q2 出力に反映されます (この場合は変化しない)。


• クロックイベント 9 より TISRCK 時間前に、SR 信号 (この場合、同期リセットとして設定) が、

High (有効) になります。これにより、クロックイベント 9 より TICKQ 時間後に、Q1 がリセッ

トされます。 Q2 は、クロックイベント 10 より TICKQ 時間後にリセットされます。


図 2-7 : IDDR モードを使用した ILOGIC のタイミング特性 (OPPOSITE_EDGE モード )

1 2 3 4 5 6 7 8 9 10 11

TIDOCK

TICE1CK

TISRCK

TICKQ

TICKQ

TICKQ

TIDOCK

CLK

D

CE1

SR(Reset)

Q1

Q2

TICKQ

UG361_c2_07_022309



UG361 (v1.2) 2010 年 1 月 18 日


表 2-3 では、『Virtex-6 FPGA データシート』に記載されている ILOGIC のスイッチング特性の機能

および制御信号について説明します。

メモ : DDLY のタイミング図とパラメータは、 D のタイミング図およびパラメータと同一です。

入力/出力遅延エレメント (IODELAY1)すべての I/O ブロックには、 IODELAYE1 というプログラマブル遅延エレメントが 1 つあります。

IODELAYE1 は、 ILOGIC/ISERDES ブロックおよび OLOGIC/OSERDES ブロックの両方または

いずれか一方と接続できます。 IODELAYE1 は、固定かつ確実なタップ精度を持つ、 31 タップの

ラップアラウンド遅延エレメントです ( 『Virtex-6 FPGA データシート』を参照)。これは、組み合わ

せ入力パス、レジスタ付きの入力パス、組み合わせ出力パス、またはレジスタ付きの出力パスに対

して適用できます。また、ファブリック内で直接アクセス可能です。 IODELAYE1 は、入力される

信号に対して個別に遅延を与えることができます。タップ遅延の精度は、『Virtex-6 FPGA データ

シート』に記載している範囲内から IDELAYCTRL 参照クロックを選択することによって変更しま

す。 IODELAYE1 リソースは、 IDELAY、 ODELAY、または双方向の遅延として機能します。

表 2-3 : ILOGIC のスイッチング特性

シンボル説明

セットアップ/ホールド

TICE1CK/TICKCE1 CLK に対する CE1 ピンのセットアップ/ホールド

TISRCK/TICKSR CLK に対する SR ピンのセットアップ/ホールド

TIDOCK/TIOCKD CLK に対する D ピンのセットアップ/ホールド

組み合わせ

TIDI D ピンから O ピンまでの伝搬遅延、 IDELAY 未使用

シーケンシャル遅延

TIDLO フリップフロップをラッチとして使用する場合の D ピンから Q1 ピンま

での遅延、 IDELAY 未使用

TICKQ CLK から Q 出力までの遅延

TICE1Q フリップフロップをラッチとして使用する場合の CE1 ピンから Q1 ピン

までの伝搬遅延

TRQ SR ピンから OQ/TQ 出力までの遅延

http://japan.xilinx.com/support/documentation/data_sheets/j_ds202.pdf






入力/出力遅延エレメント (IODELAY1)

IODELAYE1 プリミティブ

図 2-8 に、 IODELAYE1 プリミティブを示します。

表 2-4 に、 IODELAYE1 プリミティブで使用可能なポートを示します。


図 2-8 : IODELAYE1 プリミティブ

C DATAOUT

INC

CE

CLKIN

IDATAIN

ODATAIN

T

RST

CINVCTRL

CNTVALUEIN[4:0]

DATAIN

CNTVALUEOUT[4:0]

IODELAYE1

ug361_c2_08_022309

表 2-4 : IODELAYE1 プリミティブポート

ポート名方向幅ファンクション

C 入力 1 VARIABLE または VAR_LOADABLE モードで使用されるクロック入力

T 入力 1 トライステート入力制御ポート。 IODELAYE1 が IDELAY または ODELAY のいずれで使用されるかを動的に決定する

RST 入力 1VARIABLE モードの場合、 IODELAYE1 エレメントをあらかじめプログラムさ

れた値にリセットする。 VAR_LOADABLE モードの場合は、 CNTVALUEIN の値をロードする

CE 入力 1 インクリメント /デクリメント機能をイネーブルにする

INC 入力 1 タップ遅延数をインクリメント /デクリメントする

CINVCTRL 入力 1 クロック (C) 極性を動的に反転する

CNTVALUEIN 入力 5 動的にロード可能なタップ値として FPGA から送信される値

CLKIN 入力 1 IODELAYE1 のクロック入力 (I/O CLKMUX から )

IDATAIN 入力 1 IOB から IODELAYE1 へのデータ入力

DATAIN 入力 1 FPGA から IODELAYE1 へのデータ入力

ODATAIN 入力 1 OSERDES/OLOGIC から IODELAYE1 へのデータ入力

DATAOUT 出力 1 4 つのデータ入力ポート (IDATAIN、 ODATAIN、 DATAIN、および CLKIN) のいずれかからの遅延データ

CNTVALUEOUT 出力 5 タップ値をモニタリングするために FPGA へ渡す値



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IODELAYE1 ポート

IOB からデータ入力 - IDATAIN

IDATAIN 入力は、関連する IOB で駆動されます。IDELAY モードの場合、データは ILOGIC/ISERDESブロックへ、または直接 FPGA ファブリックへ、あるいは DATAOUT ポートを通ってこれら両方に送

信されます。

FPGA OLOGIC/OSERDES からデータ入力 - ODATAIN

ODATAIN 入力は、OLOGIC/OSERDES で駆動されます。ODELAY モードの場合、ODATAIN は、

ODELAY_VALUE で遅延を設定された IOB へ接続している DATAOUT ポートを駆動します。

FPGA からデータ入力 - DATAIN

遅延ラインにアクセス可能な場合、DATAIN 入力は FPGA ロジックで直接駆動されます。データは、

IDELAY_VALUE で遅延を設定された DATAOUT ポートを介して FPGA ロジックへ戻ります。

DATAIN はローカル反転可能です。データは IOB を駆動できません。

クロックバッファからクロック入力 - CLKIN

CLKIN 入力は、クロックバッファ (BUFIO、 BUFG、または BUFR) から駆動されます。クロッ

クは、 IDELAY_VALUE で遅延を設定された DATAOUT ポートを介して FPGA ロジックへ戻り

ます。

データ出力 - DATAOUT

3 つのデータ入力ポートからの遅延データです。DATAOUT は、FPGA ロジック (IDELAY モード )、IOB (ODELAY モード )、あるいは両方 (双方向遅延モード ) へ接続します。双方向モードの場合、 Tポートは IDATAIN パスと ODATAIN パスを動的に切り替えて、 OLOGIC ブロックからのトライス

テート信号 (T) で示される方向に基づいて入力遅延または出力遅延を与えます。

トライステート入力 - T

トライステート入力制御ポートです。双方向動作の場合、この T 信号ピンは OBUFT の T ピンも制

御します。

クロック入力 - C

IODELAYE1 プリミティブのすべての制御入力 (RST、 CE、 INC) は、クロック入力 (C) に同期し

ます。 IODELAY を VARIABLE または VAR_LOADABLE モードに設定した場合、クロックを必

ずこのポートに接続してください。

C はローカル反転可能で、グローバルまたはリージョナルバッファから提供される必要がありま

す。このクロックは、 ISERDES および OSERDES を使用する場合は、SelectIO ロジックリソース

の同じクロックに接続される必要があります。 C は CLKDIV に接続されます。

モジュールリセット - RSTIODELAYE1

VARIABLE モードの場合、 IODELAYE1 のリセット信号 RST は、遅延エレメントを IDELAY_VALUEまたは ODELAY_VALUE 属性で指定した値にリセットされます。これらの属性が指定されていない場

合は、0 にリセットされます。RST 信号は、アクティブ High でリセットし、入力クロック信号 (C) に同

期します。

VAR_LOADABLE モードの場合、 IODELAYE1 のリセット信号 RST は、遅延エレメントを

CNTVALUEIN 属性で指定した値にリセットされます。つまり、 CNTVALUEIN [4:0] の値が新しい

タップ値となり、その結果 IDELAY_VALUE および ODELAY_VALUE 属性は無視されます。




C ピンの極性切り替え - CINVCTRL

CINVCTRL ピンを使用して C ピンの極性を動的に切り替えます。この機能は、グリッチが問題に

ならないアプリケーションで使用します。極性を切り替える場合、 IDELAY 制御ピンを 2 クロック

サイクル間使用しないでください。

制御値の入力 - CNTVALUEIN

CNTVALUEIN ピンは、遅延エレメントの値を動的に切り替える場合に使用します。

制御値の出力 - CNTVALUEOUT

CNTVALUEOUT ピンは、動的に変更された遅延エレメント値をレポートするために使用されま

す。このピンは IODELAYE1 が VAR_LOADABLE モードの場合のみ使用できます。

表 2-5 に制御ピンを示します。

インクリメント /デクリメント信号 - CE、 INC

インクリメント /デクリメント機能は、イネーブル信号 (CE) で制御されます。このインターフェイ

スは IDELAY タイプおよび ODELAY タイプのいずれかまたは両方が VARIABLE または

VAR_LOADABLE モードの場合にのみ利用可能です。

CE が High を維持している間、IDELAY は 1 クロック (C) サイクルごとに TIDELAYRESOLUTION 分インクリメントまたはデクリメントします。 INC のステートにより、 IDELAY のインクリメントま

たはデクリメントが決定されます。INC = 1 のときインクリメント、INC = 0 のときデクリメントし

ます。いずれの場合もクロック (C) に同期します。 CE が Low の場合は、 INC のステートに関係な

く IDELAY を通過する遅延は変更しません。

CE が High になると、次の立ち上がりエッジでインクリメント /デクリメントが開始されます。 CEが Low になると、次の立ち上がりエッジでインクリメント /デクリメントが開始されます。

IODELAYE1 は、ラップアラウンドプログラマブル遅延エレメントです。遅延エレメントの後 (タップ 31) に到達すると、次のインクリメント機能はタップ 0 に戻ります。デクリメント機能につ

いても同様で、タップ 0 に到達するとタップ 31 に戻ります。

表 2-5 : ピンの説明

ピンタイプ値説明

INC 入力 1 タップ遅延数をインクリメント /デクリメントする

CE 入力 1 インクリメント /デクリメント機能をイネーブルにする

RST 入力 1

あらかじめプログラムされた値に遅延エレメントをリ

セットする。値がプログラムされていない場合は、0 にリ

セットする。

VARIABLE モードの場合は、あらかじめプログラムされ

た値に遅延エレメントをリセットする。

VAR_LOADABLE の場合は、遅延エレメントを

CNTVALUEIN 値にリセットする



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IODELAYE1 属性

表 2-6 に、 IODELAYE1 属性を示します。

表 2-6 : IODELAYE1 属性のまとめ

属性値デフォルト

値説明

IDELAY_TYPE 文字列 : DEFAULT、FIXED、

VARIABLE、VAR_LOADABLE

DEFAULT タップ遅延ラインのタイプを設定する。

DEAFAULT : ホールドタイムを 0 にする

FIXED : 固定遅延値を指定する

VARIABLE : 遅延値を動的に調整する

VAR_LOADABLE : タップ値を動的にロードする

ODELAY_TYPE 文字列 :

FIXED、

VARIABLE、VAR_LOADABLE

FIXED タップ遅延ラインのタイプを設定する。

FIXED : 固定遅延値を指定する

VARIABLE : 遅延値を動的に調整する

VAR_LOADABLE : タップ値を動的にロードする

DELAY_SRC 文字列 :

I、 CLKIN、

DATAIN、 IO、 O

I I : IODELAYE1 チェーン入力は IDATAIN

O : IODELAYE1 チェーン入力は ODATAIN

IO : IODELAYE1 チェーン入力は IDATAIN および

ODATAIN (T で制御)

DATAIN : IODELAYE1 チェーン入力は DATAIN

CLKIN : IODELAYE1 チェーン入力は CLKIN

IDELAY_VALUE 整数 : 0 ～ 31 0 固定モードの遅延タップ数を指定する、または

VARIABLE モードの初のタップ数を指定する (入力パス)。

IDELAY_TYPE が VAR_LOADABLE モードに設

定されている場合、この属性値は無視される

ODELAY_VALUE 整数 : 0 ～ 31 0 固定モードの遅延タップ数を指定する、または

VARIABLE モードの初のタップ数を指定する (出力パス)。

IDELAY_TYPE が VAR_LOADABLE モードに設

定されている場合、この属性値は無視される

HIGH_PERFORMANCE_MODE 論理値 : FALSE または TRUE

FALSE TRUE の場合、出力ジッタを軽減する。ザイリンク

スの Power Estimator ツールを使用し、消費電力の

差を計測する

SIGNAL_PATTERN 文字列 :DATA、または

CLOCK

DATA SIGNAL_PATTERN 属性を使用すると、 TimingAnalizer でのタイミング解析にデータまたはクロッ

クパスでの適切な遅延チェーンジッタが含まれる




IDELAY_TYPE 属性

IDELAY_TYPE 属性は、使用する遅延タイプを設定する場合に使用します。属性値は、 DEFAULT、FIXED および VARIABLE です。DEFAULT に設定すると、ホールドタイムが 0 の遅延エレメント

を選択したことになります。 MMCM を使用せずにグローバルクロックでデータ (Pin-to-Pin パラ

メータ) を取得する場合は、DEFAULT 遅延エレメントを使用してマイナスのホールドタイムにしま

す。 DEFAULT 遅延は、バンクごとに使用される唯一の遅延モードで、同一バンクにおいてほかの

遅延モードと組み合わせて使用できません。

IDELAY_TYPE を FIXED に設定すると、 IDELAY_VALUE 属性で設定したタップ数が遅延値と

して固定されます。この値はプリセットされ、コンフィギュレーション後は変更できません。

IDELAY_TYPE 属性を VARIABLE に設定すると、可変モードの遅延エレメントが選択されます。

タップ遅延は、 CE = 1 および INC = 1 と設定してインクリメントを実行します。また、 CE = 1 および INC = 0 と設定してデクリメントを実行します。このインクリメント /デクリメントの動作は、

入力クロック信号 C に同期します。

IDELAY_TYPE を VAR_LOADABLE に設定すると、可変モードのタップ遅延エレメントを動的に変

更し、ロードできます。タップ遅延は、CE = 1 および INC = 1 と設定してインクリメントを実行しま

す。また、CE = 1 および INC = 0 と設定してデクリメントを実行します。このインクリメント /デクリ

メントの動作は、入力クロック信号 C に同期します。このモードの RST ピンは、CNTVALUEIN の値

をロードします。これによって、タップ値が動的に設定されます。

属性設定の有効な組み合わせについては、表 2-12 を参照してください。

IDELAY_VALUE 属性

IDELAY_VALUE 属性を使用してタップ遅延の初期値を指定します。有効な値は、0 から 31 までの整

数です。デフォルト値は 0 です。タップ遅延がリセットされると、タップ遅延の値は、IDELAY_VALUE属性で指定した値に戻ります。VARIABLE モードの場合、この属性によって遅延ラインの初の値が

決定されます。 VAR_LOADABLE モードの場合、この属性値は無視されます。

ODELAY_VALUE 属性

ODELAY_VALUE 属性は、タップ遅延の値を指定します。有効な値は、0 ～ 31 までの整数です。デ

フォルト値は 0 です。タップ遅延がリセットされると、タップ遅延の値は、 ODELAY_VALUE 属性

で指定した値に戻ります。 VAR_LOADABLE モードの場合、この属性値は無視されます。

REFCLK_FREQUENCY 定数 : 全スピードグレード

の場合は 190 ～ 210

-3 スピードグレード

の場合は 290 ～ 310

200 Timing Analyzer がスタティックタイミング解析用

に使用するタップ値 (MHz) を設定する

CINVCTRL_SEL 論理値 : FALSE または

TRUE

FALSE CINVCTRL_SEL ピンをイネーブルにし、 C ピンの

極性を動的に切り替える

表 2-6 : IODELAYE1 属性のまとめ (続き)

属性値デフォルト

値説明



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ODELAY_TYPE 属性

FIXED に設定すると、 ODELAY_VALUE 属性で設定したタップ数が遅延値として固定されます。

この値はあらかじめ設定され、コンフィギュレーション後は変更できません。

VARIABLE に設定すると、 VARIABLE モードの遅延エレメントが選択されます。タップ遅延は、

CE = 1 および INC = 1 と設定してインクリメントを実行します。また、 CE = 1 および INC = 0 と設定してデクリメントを実行します。このインクリメント /デクリメントの動作は、入力クロック信

号 C に同期します。

VAR_LOADABLE に設定すると、VARIABLE モードのタップ遅延エレメントを動的に変更できま

す。タップ遅延は、CE = 1 および INC = 1 と設定してインクリメントを実行します。また、CE = 1および INC = 0 と設定してデクリメントを実行します。このインクリメント /デクリメントの動作

は、入力クロック信号 C に同期します。このモードの RST ピンは、 CNTVALUEIN の値をロード

します。これによって、タップ値が動的に設定されます。このモードの場合、ODELAY_VALUE は無視されます。

属性設定の有効な組み合わせについては、表 2-12 を参照してください。

HIGH_PERFORMANCE_MODE 属性

TRUE の場合、出力ジッタを軽減します。これにより、 IODELAYE1 エレメントの電力消費がわず

かに増加します。 FALSE の場合には、 IODELAY エレメントで消費される電力が少なくなります。

SIGNAL_PATTERN 属性

クロック信号とデータ信号は異なる電気特性を持つため、IODELAYE1 チェーンに累積するジッタ

の量は異なります。この属性を設定すると、タイミングを計算するときに、適切なジッタ量を計算

するため、Timing Analyzer が有効になります。クロック信号は規則的であり、1 や 0 を長期間連続

して出力しませんが、データはランダムであり、 1 や 0 を長期間連続して出力できます。

IODELAYE1 モード

IDELAY として使用する場合、データ入力は IBUF または FPGA ロジックから送信され、出力は

ILOGIC/ISERDES へ送信されます。動作モードは次の 4 つになります。

• ゼロホールドタイム遅延モード (IDELAY_TYPE = DEFAULT)

この動作モードは、Virtex-5 デバイスのゼロホールドタイム遅延機能を使用したデザインと下

位互換性があります。MMCM を使用せずにグローバルクロックでデータ (Pin-to-Pin パラメー

タ) を取得する場合は、この遅延エレメントを使用してマイナスのホールドタイムにします。こ

の遅延モードを使用する場合、IDELAYCTRL プリミティブをインスタンシエートする必要は

ありません。

DEFAULT 遅延モードは、同一バンクで別のコンフィギュレーションの IODELAYE1 と併用で

きません。

• 固定遅延モード (IDELAY_TYPE = FIXED)

固定遅延モードは、コンフィギュレーションのときに IDELAY_VALUE 属性でタップ数をあ

らかじめ設定します。コンフィギュレーション後、この値は変更できません。このモードを使

用する場合は、 IDELAYCTRL プリミティブをインスタンシエートする必要があります。

詳細は、「IDELAYCTRL の使用法および設計のガイドライン」を参照してください。

• 可変遅延モード (IDELAY_TYPE = VARIABLE)

このモードの場合、制御信号 CE および INC を操作することで、コンフィギュレーション後に

遅延値を変更できます。このモードを使用する場合は、必ず IDELAYCTRL プリミティブをイ




ンスタンシエートする必要があります。詳細は、「IDELAYCTRL の使用法および設計のガイド

ライン」を参照してください。表 2-7 に、制御ピンを示します。

• ロード可能な可変遅延モード (IDELAY_TYPE = VAR_LOADABLE)

このモードは、IDELAY_TYPE = VARIABLE と同じ機能を保有し、さらに FPGA ロジックか

ら 5 入力ビット CNTVALUEIN<4:0> を介して IDELAY タップ値をロードできます。 RST 信号がパルスすると、 CNTVALUEIN<4:0> にある値が新しいタップ値となります。このため、

IDELAY_VALUE 属性は無視されます。このモードを使用する場合は、 IDELAYCTRL プリミ

ティブをインスタンシエートする必要があります。詳細は、「IDELAYCTRL の使用法および設

計のガイドライン」を参照してください。表 2-8 に、制御ピンを示します。

ODELAY として使用する場合、データ入力は OLOGIC/OSERDES から送信され、出力は OBUF へ送信されます。動作モードは次の 3 つになります。

• 固定遅延出力モード (ODELAY_TYPE = FIXED)

固定遅延モードの場合、ODELAY_VALUE 属性でタップ数を設定し、遅延値をあらかじめ設定

します。コンフィギュレーション後、この値は変更できません。このモードを使用する場合は、

IDELAYCTRL プリミティブをインスタンシエートする必要があります。


• 可変遅延モード (ODELAY_TYPE = VARIABLE)


遅延値を変更できます。このモードを使用する場合は、 IDELAYCTRL プリミティブをインス

タンシエートする必要があります。詳細は、「IDELAYCTRL の使用法および設計のガイドライ

ン」を参照してください。表 2-9 に、制御ピンを示します。

表 2-7 : 制御ピン (IDELAY_TYPE = VARIABLE の場合)

C RST CE INC TAP の設定

0 x x x 変更なし

1 1 x x IDELAY_VALUE

1 0 0 x 変更なし

1 0 1 1 現在値 +1

1 0 1 0 現在値 –1

1 0 0 0 変更なし

表 2-8 : 制御ピン (IDELAY_TYPE = VAR_LOADABLE の場合)

C RST CE INC CNTVALUEIN CNTVALUEOUT TAP の設定

0 x x x x 変更なし変更なし

1 1 x x CNTVALUEIN CNTVALUEIN CNTVALUEIN

1 0 0 x x 変更なし変更なし

1 0 1 1 x 現在値 +1 現在値 +1

1 0 1 0 x 現在値 –1 現在値–1

1 0 0 0 0 変更なし変更なし



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• ロード可能な可変遅延モード (ODELAY_TYPE = VAR_LOADABLE)

このモードは、 ODELAY_TYPE = VARIABLE と同じ機能を保有し、さらに FPGA ロジック

から 5 入力ビット CNTVALUEIN<4:0> を介して ODELAY タップ値をロードできます。RST信号がパルスすると、CNTVALUEIN<4:0> にある値が新しいタップ値となります。このため、

ODELAY_VALUE 属性は無視されます。このモードを使用する場合は、IDELAYCTRL プリミ

ティブをインスタンシエートする必要があります。詳細は、「IDELAYCTRL の使用法および設

計のガイドライン」を参照してください。表 2-10 に、制御ピンを示します。

双方向遅延として使用される場合、 IOB は双方向モードでコンフィギュレーションされます。

IODELAYE1 が、遅延を与えるパス (入力および出力) を切り替えます。動作モードは次の 4 つにな

ります。

• 固定 IDELAY (IDELAY_TYPE = FIXED) モードおよび

固定 ODELAY (ODELAY_TYPE = FIXED) モード

このモードの場合、コンフィギュレーション時に IDELAY_VALUE および ODELAY_VALUE属性で IDELAY および ODELAY の値を設定します。コンフィギュレーション後、この値は変

更できません。このモードを使用する場合は、 IDELAYCTRL プリミティブをインスタンシ

エートする必要があります。詳細は、「IDELAYCTRL の使用法および設計のガイドライン」を

参照してください。

• 可変 IDELAY (IDELAY_TYPE = VARIABLE) モードおよび

固定 ODELAY (ODELAY_TYPE = FIXED) モード


IDELAY 値のみを動的に変更できます。 IODELAYE1 プリミティブの T ピンのロジックレベ

ルによって、IDELAY または ODELAY のいずれかのモードで使用されるかが動的に決定され

ます。このモードを使用する場合は、 IDELAYCTRL プリミティブをインスタンシエートする

表 2-9 : 制御ピン (ODELAY_TYPE = VARIABLE の場合)

C RST CE INC TAP の設定

0 x x x 変更なし

1 1 x x ODELAY_VALUE

1 0 0 x 変更なし

1 0 1 1 現在値 +1

1 0 1 0 現在値 –1

1 0 0 0 変更なし

表 2-10 : 制御ピン (ODELAY_TYPE = VAR_LOADABLE の場合)

C RST CE INC CNTVALUEIN CNTVALUEOUT TAP の設定

0 x x x x 変更なし変更なし

1 1 x x CNTVALUEIN CNTVALUEIN CNTVALUEIN

1 0 0 x x 変更なし変更なし

1 0 1 1 x 現在値 +1 現在値 +1

1 0 1 0 x 現在値 –1 現在値 –1

1 0 0 0 0 変更なし変更なし




必要があります。


• 可変 ODELAY (ODELAY_TYPE = VARIABLE) モードおよび

固定 IDELAY (IDELAY_TYPE = FIXED) モード


ODELAY 値のみを変更できます。 IODELAYE1 プリミティブの T ピンのロジックレベルに

よって、 IDELAY または ODELAY のいずれかのモードで使用されるかが動的に決定されま

す。このモードを使用する場合は、 IDELAYCTRL プリミティブをインスタンシエートする必

要があります。


• ロード可能な可変 IDELAY (IDELAY_TYPE = VAR_LOADABLE) および

ロード可能な可変 ODELAY (ODELAY_TYPE = VAR_LOADABLE)

ODELAY_TYPE = VARIABLE の機能を保有し、さらに FPGA ロジックから 5 入力ビット

CNTVALUEIN<4:0> を介して IDELAY タップ値および ODELAY タップ値をロードできま

す。RST 信号がパルスすると、CNTVALUEIN<4:0> にある値が新しいタップ値となります。こ

のため、 ODELAY_VALUE 属性は無視されます。表 2-11 に、制御ピンを示します。

表 2-11 : 制御ピン (IDELAY_TYPE = VAR_LOADABLE および ODELAY_TYPE = VAR_LOADABLE の場合)

C T RST CE INC CNTVALUEIN CNTVALUEOUT TAP の設定 DATAOUT

0 0 x x x x 変更なし変更なし ODATAIN

1 0 1 x x CNTVALUEIN CNTVALUEIN CNTVALUEIN ODATAIN

1 0 0 0 x x 変更なし変更なし ODATAIN

1 0 0 1 1 x 現在値 +1 現在値 +1 ODATAIN

1 0 0 1 0 x 現在値 –1 現在値 –1 ODATAIN

1 0 0 0 0 0 変更なし変更なし ODATAIN

0 1 x x x x 変更なし変更なし IDATAIN

1 1 1 x x CNTVALUEIN CNTVALUEIN CNTVALUEIN IDATAIN

1 1 0 0 x x 変更なし変更なし IDATAIN

1 1 0 1 1 x 現在値 +1 現在値 +1 IDATAIN

1 1 0 1 0 x 現在値 –1 現在値 –1 IDATAIN

1 1 0 0 0 0 変更なし変更なし IDATAIN



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表 2-12 に、サポートされる IODELAYE1 のコンフィギュレーションを示します。

IODELAYE1 タイミング

表 2-13 に、 IODELAYE1 のスイッチング特性を示します。

表 2-12 : サポートされる IODELAYE1 のコンフィギュレーション

IODELAYE1 モード

IODELAYE1 の方向

IODELAYE1 エレメントで

使用される入力ピン

ソースデスティネーションサポートされる遅延モード

IDELAY、

単一方向の

入力遅延

I

IDATAIN IBUF

ILOGIC、

ISERDES、またはファブリック

DEFAULT、 FIXED、

VARIABLE、または

VAR_LOADABLE

CLKINBUFIO、 BUFG、

BUFR

FIXED、VARIABLE、または

VAR_LOADABLE

DATAIN ファブリックFIXED、VARIABLE、または

VAR_LOADABLE

ODELAY、

単一方向の

出力遅延

O ODATAINOLOGIC、

OSERDES (OFB または Q)

OBUF または CLKPERFDELAY

FIXED、VARIABLE、または

VAR_LOADABLE

双方向の遅延

I (T = 1 の場合)

IDATAIN IBUFILOGIC、

ISERDES、またはファブリック

I = FIXED、 O = FIXED

I = VARIABLE、O = FIXED

I = FIXED、O = VARIABLEI = VAR_LOADABLEO = VAR_LOADABLE

O (T = 0 の場合)

ODATAINOLOGIC、

OSERDES (OFB または Q)

OBUF または CLKPERFDELAY

表 2-13 : IODELAYE1 のスイッチ特性

シンボル説明

TIDELAYRESOLUTION IDELAY タップの精度

TICECK/TICKCE C に対する CE ピンのセットアップ/ホールド

TIINCCK/TICKINC C に対する INC ピンのセットアップ/ホールド

TIRSTCK/TICKRST C に対する RST ピンのセットアップ/ホールド




図 2-9 に、 IODELAYE1 (IDELAY_TYPE = VARIABLE、 IDELAY_VALUE = 0、および DATAIN_SRC = I) のタイミング図を示します。 IDELAY_VALUE = 0 と仮定します。


C の立ち上がりエッジでリセットが認識され、31 タップチェーンからの出力として DATAOUT 出力にはタップ 0 が選択されます。


C の立ち上がりエッジで CE と INC のパルスが認識されます。これは、インクリメント動作が開始

されたことを示します。この出力は、グリッジなしでタップ 0 からタップ 1 へ変化します。詳細は、

「インクリメント /デクリメント動作後の安定」を参照してください。


CE と INC は、この後アサートされることがないので、インクリメント動作が完了します。この出

力は、 RST、 CE、または INC ピンで変化がない限り、無限にタップ 1 を保持します。

図 2-10 に、 IODELAYE1 のタイミング図を示します。


図 2-9 : IDELAY のタイミング図


図 2-10 : VAR_LOADABLE モードの IODELAYE1 のタイミング図

UG361_c2_09_022309

RST

C

1 2 3

CE

INC

DATAOUT Tap 0 Tap 1

C

RST

INC

CE

CNTVALUEIN

CNTVALUEOUT

DATAOUT

5’b00010 5’b00011 5’b01010

5’b00010 5’b01010

0 1 2 3

Tap 2 Tap 3 Tap 10

UG361_c2_10_012309



UG361 (v1.2) 2010 年 1 月 18 日



RST 信号がパルスされる前であり、タップ値および CNTVALUEOU は無効の値です。


C の立ち上がりエッジでリセットが認識され、 DATAOUT 出力と CNTINVALUE が同等になり、

タップ 2 が選択されます。そして CNTVALUEOUT がアップデートされ新しいタップ値を示します。


C の立ち上がりエッジで CE と INC のパルスが認識されます。これは、インクリメント動作が開始

されたことを示します。この出力は、グリッジなしでタップ 2 からタップ 3 へ変化します。そして

CNTVALUEOUT がアップデートされ新しいタップ値を示します。


C の立ち上がりエッジでリセットが認識され、 DATAOUT 出力と CNTINVALUE が同等になりま

す。 CNTVALUEOUT はタップ設定の値を示します。この出力は、 RST、 CE、または INC ピンで

変化がない限り、無限にタップ 10 を保持します。

インクリメント /デクリメント動作後の安定

図 2-9 は、タップ出力が変化する際の不安定な期間を示します。タップ 0 のデータ値がタップ 1 のデータ値と明らかに異なる場合、出力ステートは必ず変わります。ただし、タップ 0 とタップ 1 のデータ値が同じ場合 (例 : 両方とも 0 または 1)、タップ 0 からタップ 1 への遷移による出力のグリッ

チまたはノイズは生じません。これは、IODELAYE1 タップチェーンでのレシーバデータ信号を想

像すると理解できます。タップ 0 とタップ 1 の両方がレシーバデータアイの中央にある場合、タッ

プ 0 でサンプルされたデータとタップ 1 でサンプルされたデータは同一になります。このような場

合、タップ 0 からタップ 1 への遷移による出力への変化はありません。これを確実にするため、

IODELAYE1 のインクリメント /デクリメント動作はグリッチがないように設計されています。

ユーザーは、IODELAYE1 素子を用いて生のユーザーデータが送信されているとき、リアルタイム

に IODELAYE1 タップの設定を動的に変更できます。この変更によって生のユーザーデータが破

損することはありません。

クロック信号に IODELAYE1 素子が使用される場合にも、グリッチフリー動作は適用されます。

タップ設定を変更しても、出力にグリッチやノイズは生じません。また、クロックパスの IODELAYE1 素子のタップ設定を変更しても、そのクロックで実行されるステートマシンを混乱さ

せることはありません。

IODELAYE1 の VHDL および Verilog インスタンシエーションテンプレート

すべてのプリミティブとサブモジュールの VHDL および Verilog インスタンシエーションテンプ

レートが、『ライブラリガイド』に記載されています。

VHDL 記述の場合、各テンプレートにコンポーネント宣言とアーキテクチャセクションがありま

す。テンプレートの両セクションを VHDL デザインファイルに挿入する必要があります。アーキテ

クチャセクションのポートマップには、デザインの信号名を含めます。




IODELAYE1 のターンアラウンドタイムの使用モデル

双方向モードで IODELAYE1 を使用している場合、ターンアラウンドタイムを考慮する必要があ

ります。図 2-11 に、双方向 IODELAYE1 動作に適用する Virtex-6 FPGA IOB の IODELAYE1 簡略ブロック図を示します。

DELAY_SRC = IO の場合、 IODELAYE1 ブロック内では MUXE および MUXF が ODATAIN または IDATAIN の選択、そして ODELAY_VALUE または IDELAY_VALUE の選択を動的に実行

します。

I/O ピン 1 つにおいて、双方向 IODELAY の機能性を使用する 2 つのケースが重要です。1 つは、出

力 I/O が入力に切り替えられる場合に双方向 IODELAYE1 を使用するケースです。図 2-12 に、

ODDR フリップフロップから送信される TSCONTROL ネットによって設定されることで、入力

モードへ切り替わる IOB および IODELAY を示します。MUX E および MUX F でそれぞれ IOB 入力パスと IDELAY_VALUE が選択されるように制御されます。 OBUF はトライステートです。


図 2-11 : IODELAYE1 ターンアラウンドに関連する基本的なブロックの一部 (関連パス付き)

ug361_c2_11_022309

IOB

IODELAYE1 T

Q1Q2

T2

CLK

CLK

MUX E

DelayChain

ODATAINIDATAIN

MUX F

OBUF PAD

IBUF

D1

T1

D2

ODELAY_VALUE

IDELAY_VALUE

ODDR TSCONTROL

ODATAIN

DATAOUT

ODDR

IDDR



UG361 (v1.2) 2010 年 1 月 18 日



図 2-12 : トライステートが無効の場合での、 IODELAYE1 と入力モードの IOB

ug361_c2_12_022309

IOB

IODELAYE1 T

Q1Q2

T2

CLK

CLK

MUX E

DelayChain

ODATAINIDATAIN

MUX F

OBUF PAD

IBUF

D1

T1

D2

ODELAY_VALUE

IDELAY_VALUE

ODDR TSCONTROL

ODATAIN

DATAOUT

ODDR

IDDR




図 2-13 に、出力 I/O がトライステート制御によって入力へと切り替わる場合の適切な信号タイミン

グを示します。図のスイッチ特性は、『Virtex-6 FPGA データシート』に記述されています。

OBUFT ピンの動作は、 ODDR フリップフロップから送信される TSCONTROL 信号のステートで

制御されます。トライステート制御による OBUF でのデータ受信と、 PAD から IDDR フリップフ

ロップへの送信はパラレルであり、 PAD がトライステート制御で駆動される前または後で有効にな

るクロックエッジに対応した IDDR フリップフロップ入力の終値は、IDELAY_VALUE 値で調整

されます。トライステートが PAD への伝搬を制御し、IODELAYE1 が入力に方向転換した後、IDDRセットアップタイムを決定付ける要素は、IDELAY_VALUE やザイリンクスのスピード仕様で定義

されているタイミングパラメータ、そして ISE ツールで設定されるパラメータに基づきます。


図 2-13 : IOB が出力から入力へ切り替わる際での IODELAYE1 のタイミング図

ug361_c2_13_022309

ODDR CLK

IDDR CLK

Pad to IDDR Setup Time is:

TIOPI + TIODDO_IDATAIN + TIDOCKD

(where TIODDO_IDATAIN is a

function of IDELAY_VALUE)

Previous PADOutput Value

New PADInput Value

TSCONTROL

PAD

ODDR CLK to IDELAY ready

TOCKQ

TIOTP

TIODDO_T

ODDR CLK to 3-statedeassertion time.




UG361 (v1.2) 2010 年 1 月 18 日


2 つ目のケースでは、入力の I/O が出力へ切り替わる際に双方向 IODELAYE1 を使用します。図

2-14 に、ODDR T フリップフロップから送信されるトライステートの TSCONTROL 信号によって

出力モードへ切り替わる IOB と IODELAYE1 を示します。MUX E および MUX F でそれぞれ IOB出力パスと ODELAY_VALUE が選択されるように制御されています。OBUF はトライステートで

はなくなり、 PAD を駆動します。


図 2-14 : トライステートが有効な場合での出力モードの IODELAYE1 および IOB

ug361_c2_14_022309

IOB

IODELAYE1 T

Q1Q2

T2

CLK

CLK

MUX E

DelayChain

ODATAINIDATAIN

MUX F

OBUF PAD

IBUF

D1

T1

D2

ODELAY_VALUE

IDELAY_VALUE

ODDR TSCONTROL

ODATAIN

DATAOUT

ODDR

IDDR




図 2-15 に、入力 I/O がトライステート制御によって出力へと切り替わる場合の適切な信号タイミン

グを示します。図のスイッチ特性は、『Virtex-6 FPGA データシート』に記述されています。

IOB での OBUF のトライステート動作と ODDR フリップフロップから PAD へのタイミングはパ

ラレルです。 PAD がトライステートで駆動される前または後で有効になる ODDR CLK ピンのク

ロックエッジに対応した終出力値は、ODELAY_VALUE の値を設定することで調節できます。ト

ライステートが PAD への伝搬を制御し、 IODELAYE1 が方向転換した後、 IODELAYE1 エレメン

ト (ODELAY_VALUE を設定) を通過する ODDR フリップフロップの Clock-to-Out タイムは、単

に PAD の Clock-to-Out タイムを決定します。

IDELAYCTRL のまとめ

IODELAYE1 または ISERDES プリミティブの IOBDELAY_TYPE 属性が、FIXED、VARIABLE、または VAR_LOADABLE の場合は、IDELAYCTRL モジュールをインスタンシエートする必要が

あります。 IDELAYCTRL モジュールは、領域内の各遅延エレメント (IODELAYE1) を調整し、プ

ロセス、電圧、温度による影響を抑制します (116 ページの図 2-18 参照)。 IDELAYCTRL モジュー

ルは、ユーザー指定の REFCLK を使用して IODELAYE1 を制御します。


図 2-15 : IOB が入力から出力へ切り替わる際での IODELAYE1 のタイミング図

ug361_c2_15_010610

ODDR CLK

DATAOUT

Previous PADinput value

TSCONTROL

PAD

Clock to DATAOUT is variablebased on internal timing theODELAY_VALUE (0-31)

Clock-to-Out withODELAY_VALUE = 0

Clock to PAD being driven or TOCKQ + TIODDO_ODATAIN + TIOOP

TOCKQ

TIOTP

TOCKQ + TIODDO_ODATAIN

Clock-to-Out withODELAY_VALUE = 31




UG361 (v1.2) 2010 年 1 月 18 日


IDELAYCTRL プリミティブ

図 2-16 に、 IDELAYCTRL プリミティブを示します。

IDELAYCTRL ポート

RST - リセット

リセット入力ピン (RST) は、アクティブ High の非同期リセットです。正常に IODELAYE1 を動作

させるため、コンフィギュレーション後 (REFCLK 信号が安定しているとき) に IDELAYCTRL はリセットしなければなりません。このとき、リセットパルス幅 TIDELAYCTRL_RPW が必要です。

IDELAYCTRL は、コンフィギュレーション後にリセットされる必要があります。

REFCLK - リファレンスクロック

リファレンスクロック (REFCLK) は、 IDELAYCTRL が同じ領域内にあるすべての IODELAYE1モジュールを制御するために使用される時間参照用のクロックです。このクロックは、必ずグロー

バルクロックバッファ (BUFGCTRL) で駆動してください。指定した IODELAYE1 精度 (TIDELAYRESOLUTION) を確実にするには、 REFCLK を、「FIDELAYCTRL_REF ± 特定の ppm 範囲

(IDELAYCTRL_REF_PRECISION)」にしてください。REFCLK は、ユーザー指定のソースまたは

MMCM から直接供給され、グローバルクロックバッファに配線する必要があります。

RDY - Ready 信号

Ready (RDY) 信号は、ある特定の領域にある IODELAYE1 モジュールが調整変更されたときにア

サートされます。REFCLK が High または Low を 1 クロック以上継続すると、RDY 信号がディア

サートされます。 RDY 信号が Low にディアサートされると、 IDELAYCTRL モジュールはリセッ

トしなければなりません。インプリメンテーションツールで、 RDY 信号を未接続に (無視) するよ

うに設定できます。図 2-17 に、 RDY および RST のタイミング関係を示します。


図 2-16 : IDELAYCTRL プリミティブ

REFCLK RDY

RST

IDELAYCTRL

ug361_c2_16_022309




IDELAYCTRL のタイミング

表 2-14 に、 IDELAYCTRL のスイッチング特性を示します。

図 2-17 に示すように、 Virtex-6 FPGA の RST はエッジトリガ信号です。

IDELAYCTRL の位置

IDELAYCTRL モジュールは、すべてのクロック領域の I/O カラム内にあります。IDELAYCTRL モジュールは、クロック領域内のすべての IDELAY モジュールを調整します。クロック領域の定義は

『Virtex-6 FPGA クロッキングリソースユーザーガイド』を参照してください。

表 2-14 : IDELAYCTRL のスイッチ特性

シンボル説明

FIDELAYCTRL_REF REFCLK 周波数

IDELAYCTRL_REF_PRECISION REFCLK 精度

TIDELAYCTRLCO_RDY IDELAYCTRL のリセット /スタートアップの準備完了


図 2-17 : RST と RDY のタイミング関係

RST

REFCLK

RDYug361_c2_17_022309

TIDELAYCTRLCO_RDY



UG361 (v1.2) 2010 年 1 月 18 日


図 2-18 に、 IDELAYCTRL モジュールの位置関係を示します。

IDELAYCTRL の使用法および設計のガイドライン

IDELAYCTRL の配置については、制約ガイドを参照してください。

OLOGIC リソース

OLOGIC は、 2 つの主要ブロックで構成されており、 1 つは出力データパスのコンフィギュレー

ション用、もう 1 つはトライステート制御パスのコンフィギュレーション用です。これらの 2 つの

ブロックには、共通クロック (CLK) がありますが、イネーブル信号 (OCE と TCE) は異なります。

両ブロックには個別の SRVAL 属性で制御される非同期および同期セット / リセット (SR 信号) があ

ります。

出力パスおよびトライステートパスは、次のモードで個別にコンフィギュレーションできます。

• エッジトリガ D 型フリップフロップ

• DDR モード (SAME_EDGE または OPPOSITE_EDGE)

• レベル認識ラッチ

• 非同期/組み合わせ


図 2-18 : IDELAYCTRL モジュールの位置関係

Left Edge I/O

Right Edge I/O

Left Center I/O

Right Center I/O

hclkrow

I/O bank(40 I/O)

IDE

LAY

CT

RL

ug361_c2_18_022309



OLOGIC リソース

図 2-19 に、 OLOGIC ブロック内のさまざまなロジックリソースを示します。

このセクションでは、 OLOGIC リソースを使用した場合のさまざまな機能について説明します。

OLOGIC リソース間のすべての接続は、ザイリンクスのソフトウェアを使用して行います。

組み合わせ出力データおよびトライステート制御パス

組み合わせ出力パスを使用し、FPGA から出力ドライバ (または出力ドライバ制御) まで直接接続し

ます。次のような場合に、組み合わせ出力パスを使用できます。

1. FPGA 内のロジックリソースから出力データまたはトライステート制御までがレジスタなし

の直接接続である場合

2. [Pack I/O Register/Latches into IOBs] がオフに設定されている場合

出力 DDR のまとめ (ODDR)Virtex-6 デバイスには、 OLOGIC ブロック内に専用レジスタがあり、出力 DDR レジスタをインプ

リメントできます。この機能は、ODDR プリミティブをインスタンシエートした場合に使用できま

す。 OLOGIC を使用中、 DDR マルチプレクサ処理は自動的に実行されます。マルチプレクサを手

動で制御する必要はありません。この制御はクロックで行われます。

ODDR プリミティブには、クロック入力が 1 つあります。立ち下がりエッジデータは、入力クロッ

クをローカル反転したクロックを使用します。 I/O タイルへ接続するすべてのクロックはマルチプ

レクスされています。 ILOGIC ブロック間または OLOGIC ブロック間でクロックは共有していま

せん。 ODDR プリミティブでは、次の動作モードを使用できます。

• OPPOSITE_EDGE モード

• SAME_EDGE モード

SAME_EDGE モードは、 Virtex-5 アーキテクチャと同一モードです。このモードを使用すると、

ODDR クロックの立ち上がりエッジで、 ODDR プリミティブの両方のデータ入力を同時に取得で

きるようになります。これにより、CLB およびクロックリソースを節約でき、パフォーマンスが向

上します。このモードを実行するには、DDR_CLK_EDGE 属性を使用します。このモードは、トラ

イステート制御もサポートしています。次のセクションで、各モードについて説明します。


図 2-19 : OLOGIC ブロックの図

D1

D2

T1

T2

TCE

CLK

SR

QTQ

CE

CK

SR

ug361_c2_19_022309

D1

D2

D1

D2

OCE

QOQ

CE

CK

SR



UG361 (v1.2) 2010 年 1 月 18 日


OPPOSITE_EDGE モード

OPPOSITE_EDGE モードでは、クロック (CLK) の両エッジを使用し、2 倍のスループットで FPGAファブリックからデータを取得します。この構造は、 Virtex-5 FPGA インプリメンテーションと類

似しています。両出力は、IOB のデータ入力またはトライステート制御入力に転送されます。図 2-20に、 OPPPOSITE_EDGE モードを使用した出力 DDR のタイミング図を示します。

SAME_EDGE モード

この方法を使用した場合、同一クロックエッジで、IOB にデータを送ることができます。同一クロッ

クエッジで IOB にデータを送ることにより、セットアップタイムの違反を回避できます。また、

CLB レジスタを使用する場合に生じるレジスタ間の遅延を小限に抑えることができ、大の DDR周波数で実行できます。図 2-21 に、 SAME_EDGE モードを使用した出力 DDR のタイミング図を

示します。

クロック転送

出力 DDR を使用すると、複製したクロックを出力に転送できます。これは、クロックと DDR データ

を同様の遅延で伝搬する場合、複数クロックの生成、またすべてのクロックロードに独自のクロック

ドライバがある場合での複数クロック生成に大変有効です。この手法を実行する場合は、ODDR プリ

ミティブの D1 入力を High に、D2 入力を Low に接続します。ザイリンクスは、この手法を使用して

FPGA ファブリックから出力ピンへクロックを転送することを推奨しています。


図 2-20 : OPPOSITE_EDGE モードの出力 DDR タイミング

ug361_c2_20_022309

CLK

OCE

OQ

D1

D2

D1A D2A D1B

D1A D1B D1C D1D

D2A D2B D2C D2D

D2B D1C D2C D1D


図 2-21 : SAME_EDGE モードの出力 DDR のタイミング

ug361_c2_21_022309

CLK

OCE

OQ

D1

D2

D1A D2A D1B

D1A D1B D1C D1D

D2A D2B D2C D2D

D2B D1C D2C D1D



OLOGIC リソース

出力 DDR プリミティブ (ODDR)図 2-22 に ODDR プリミティブブロック図を示します。セットおよびリセットは同時にサポートさ

れていません。表 2-15 に ODDR ポート信号、表 2-16 に ODDR プリミティブで使用できる属性お

よびデフォルト値を示します。


図 2-22 : ODDR プリミティブブロック図

表 2-15 : ODDR ポート信号

ポート名ファンクション説明

Q データ出力 (DDR) ODDR レジスタ出力

C クロック入力ポート CLK ピンは、クロック入力ピンを示す

CE クロックイネーブル

ポート

CE は、クロックイネーブルピンを示す。Low にアサート

された場合、このポートはポート Q の出力クロックを無効

にする

D1、 D2 データ入力 ODDR レジスタ入力

R リセット同期/非同期リセットピンリセットピン。リセットは Highにアサートされる。セットを使用しているときはサポート

されない

S セット同期/非同期セットピン。セットは High にアサートされ

る。リセットを使用しているときはサポートされない

表 2-16 : ODDR 属性

属性名説明設定可能な値

DDR_CLK_EDGE クロックエッジの ODDR 動作モードを

設定する OPPOSITE_EDGE (デフォ

ルト )、 SAME_EDGE

INIT Q ポートの初期値を設定 0 (デフォルト )、 1

SRTYPE クロック (C) に対するセット / リセット

タイプ

ASYNC、 SYNC (デフォルト )

ug361_c2_22_022309

C

CE

D1

S

R

Q

D2 ODDR



UG361 (v1.2) 2010 年 1 月 18 日


ODDR の VHDL および Verilog テンプレート

『ライブラリガイド』には、 VHDL および Verilog を使用した ODDR モジュールのインスタンシ

エーションテンプレートがあります。

OLOGIC のタイミングモデル

このセクションでは、 OLOGIC ブロックに関連するすべてのタイミングについて説明します。

表 2-17 に、『Virtex-6 FPGA データシート』に記載されている「OLOGIC のスイッチ特性」の機能

および制御信号を示します。

タイミング特性

図 2-23 に、 OLOGIC 出力レジスタのタイミングを示します。

表 2-17 : OLOGIC のスイッチ特性

シンボル説明


TODCK/TOCKD CLK に対する D1/D2 ピンのセットアップ/ホールド

TOOCECK/TOCKOCE CLK に対する OCE ピンのセットアップ/ホールド

TOSRCK/TOCKSR CLK に対する SR ピンのセットアップ/ホールド

TOTCK/TOCKT CLK に対する T1/T2 ピンのセットアップ/ホールド

TOTCECK/TOCKTCE CLK に対する TCE ピンのセットアップ/ホールド

クロックから出力

TOCKQ CLK から OQ/TQ 出力まで

TRQ SR ピンから OQ/TQ 出力まで


図 2-23 : OLOGIC 出力レジスタのタイミング特性

1 2 3 4 5

CLK

D1

OCE

SR

OQ

TOCKQ

TODCK

TOOCECK

TOSRCK

ug361_c2_23_09




OLOGIC リソース


• クロックイベント 1 より TOOCECK 時間前に、出力クロックイネーブル信号が出力レジスタの

OCE 入力で High (有効) になり、出力レジスタでデータ受信が可能になります。

• クロックイベント 1 より TODCK 時間前に、出力レジスタの D1 入力で出力信号が High (有効)になり、クロックイベント 1 より TOCKQ 時間後に Q 出力に反映されます。


クロックイベント 4 より TOSRCK 時間前に、 SR 信号 (この場合同期リセットとしてコンフィギュ

レーション) が High (有効) になり、出力レジスタをリセットします。クロックイベント 4 より TRQ時間後に Q 出力に反映されます。

図 2-24 に、 OLOGIC ODDR レジスタのタイミングを示します。


• クロックイベント 1 より TOOCECK 時間前に、 ODDR レジスタの OCE 入力で ODDR クロッ

クイネーブル信号が High (有効) になり、データ送信が可能になります。 ODDR レジスタの

OCE 信号が CLK の立ち上がりエッジと立ち下がりエッジをトグルする場合は注意が必要で

す。また、両クロックエッジに対するレジスタセットアップタイムを満たす必要もあります。

• クロックイベント 1 (CLK の立ち上がりエッジ) より TODCK 時間前に、ODDR レジスタの D1入力でデータ信号が High (有効) になり、クロックイベント 1 より TOCKQ 時間後に、OQ 出力

に反映されます。


• クロックイベント 2 (CLK の立ち下がりエッジ) より TODCK 時間前に、ODDR レジスタの D2入力でデータ信号 D2 が High (有効) になり、クロックイベント 2 より TOCKQ 時間後に、OQ出力に反映されます (この場合、 OQ 出力は変更しない)。


図 2-24 : OLOGIC ODDR レジスタのタイミング特性

1 2 3 4 5 6 7 8 9 10 11

TODCK

TOOCECK

TODCK

TOSRCK

TRQ

CLK

D1

D2

OCE

SR

OQTOCKQ

ug361_c2_24_022309



UG361 (v1.2) 2010 年 1 月 18 日



クロックイベント 9 (CLK の立ち上がりエッジ) より TOSRCK 時間前に、 SR 信号 (この場合、同期

リセットとしてコンフィギュレーション) が High (有効) になり、 ODDR レジスタをリセットしま

す。クロックイベント 9 より TRQ 時間後に、 OQ 出力に反映され (この場合、 OQ 出力は変化しな

い)、 ODDR レジスタをリセットします。クロックイベント 10 より TRQ 時間後に、 OQ 出力に反

映されます (この場合、 OQ 出力は変化しない)。

図 2-25 に、 OLOGIC トライステートレジスタのタイミングを示します。


• クロックイベント 1 より TOTCECK 時間前に、トライステートレジスタの TCE 入力でトライ

ステートクロックイネーブル信号が High (有効) になり、トライステートレジスタへのデータ

送信が可能になります。

• クロックイベント 1 より TOTCK 時間前に、トライステートレジスタの T 入力でトライステー

ト信号が High (有効) になり、クロックイベント 1 より TOCKQ 時間前に、パッドが再びハイインピーダンスになります。


• クロックイベント 2 より TOSRCK 時間前に、 SR 信号 (この場合同期リセットとしてコンフィ

ギュレーション) が High (有効) になり、クロックイベント 2 より TRQ 時間後に、トライステー

トレジスタがリセットされます。

図 2-26 に IOB DDR トライステートレジスタタイミングを示します。これは、 OPPOSITE_EDGEモードの DDR を使用した例です。その他のモードの場合は、92 ページの図 2-4 に示す適切なレイテ

ンシを追加してください。


図 2-25 : OLOGIC トライステートレジスタのタイミング特性

1 2 3 4 5

CLK

T1

TCE

SR

TQ

TOCKQ TRQ

TOTCK

TOTCECK

TOSRCK

UG361_c2_25_022309



OLOGIC リソース


• クロックイベント 1 より TOTCECK 時間前に、トライステート ODDR レジスタの TCE 入力で

トライステートクロックイネーブル信号が High (有効) になり、トライステートレジスタへの

データ送信が可能になります。 ODDR レジスタの TCE 信号が CLK の立ち上がりエッジと立

ち下がりエッジをトグルする場合は注意が必要です。また、両クロックエッジに対するレジス

タセットアップタイムを満たす必要もあります。

• クロックイベント 1 (CLK の立ち上がりエッジ) より TOTCK 時間前に、トライステートレジ

スタの T1 入力でトライステート信号 T1 入力が High (有効) になり、クロックイベント 1 より

TOCKQ 時間後に TQ 出力に反映されます。


• クロックイベント 2 (CLK の立ち下がりエッジ) より TOTCK 時間前に、トライステートレジ

スタの T2 入力でトライステート信号 T2 が High (有効) になり、クロックイベント 2 より

TOCKQ 時間後に TQ 出力に反映されます (この場合、 TQ 出力は変化しない)。


• クロックイベント 9 (CLK の立ち上がりエッジ) より TOSRCK 時間前に、 SR 信号 (この場合、

同期リセットとしてコンフィギュレーション) が High (有効) になり、トライステートレジス

タをリセットします。クロックイベント 9 より TRQ 時間後に TQ 出力に反映され (この場合、

TQ 出力は変化しない)、トライステートレジスタをリセットします。クロックイベント 10 より TRQ 時間後に TQ 出力に反映されます (この場合、 TQ 出力は変化しない)。


図 2-26 : OLOGIC ODDR トライステートレジスタのタイミング特性

1 2 3 4 5 6 7 8 9 10 11

TOTCK

TOTCECK

TOTCK

TOSRCK

TRQ

CLK

T1

T2

TCE

SR

TQTOCKQ

ug361_c2_26_022309



UG361 (v1.2) 2010 年 1 月 18 日




第 3 章

アドバンス SelectIO ロジックリソース

概要

このユーザーガイドの第 1 章～第 3 章では、 Virtex-6 FPGA の I/O の機能について説明します。

• 第 1 章では、入力レシーバと出力ドライバの電気的特性および業界規格との互換性について説

明します。

• 第 2 章では、 SDR または DDR データの送受信専用のレジスタ構造について説明します。

• 本章では、次の追加リソースについて説明します。

♦ 入力 Serial-to-Parallel コンバータ (ISERDES) および出力 Parallel-to-Serial コンバータ

(OSERDES) は、非常に高速な I/O データレートをサポートするため、内部ロジックは

大で I/O の 1/10 の速度で動作できます。

♦ Bitslip サブモジュールは、トレーニングパターンを使用してワードの境界を検出し、デー

タとその境界を一致させます。

入力 Serial-to-Parallel ロジックリソース (ISERDES)Virtex-6 FPGA の ISERDES は、高速なソース同期アプリケーションの実現を容易にするために設

計された、特定のクロッキングとロジック機能を備えた Serial-to-Parallel コンバータです。

ISERDES を使用することによって、デシリアライザを FPGA ファブリックで設計する際に、タイ

ミングが一層複雑になることを回避できます。

ISERDES には、次の機能があります。

• 専用デシリアライザ/Serial-to-Parallel コンバータ

ISERDES デシリアライザによって、 FPGA ファブリックでの入力データ周波数と一致させる

必要なく、高速でデータを転送できます。このコンバータは、シングルデータレート (SDR) およびダブルデータレート (DDR) の両方をサポートします。SDR モードでは、Serial-to-Parallelコンバータが 2、 3、 4、 5、 6、 7 または 8 ビット幅のパラレルワードを作成し、 DDR モードで

は、 4、 6、 8 または 10 ビット幅のパラレルワードを作成します。

• Bitslip サブモジュール

Bitslip サブモジュールを使用することによって、 FPGA ファブリックに入るパラレルデータ

ストリームの順序を並べ替えることができます。このサブモジュールは、トレーニングパター

ンがあるトレーニングソース同期インターフェイスに使用できます。

• ストローブベースのメモリインターフェイス専用サポート

ISERDES には、 OCLK 入力ピンを含む専用回路があり、ブロック内でストローブから FPGAクロックドメインへの切り換えを行います。このため、パフォーマンスが向上し、インプリメ

ンテーションが簡潔になります。



UG361 (v1.2) 2010 年 1 月 18 日

第 3 章 : アドバンス SelectIO ロジックリソース

• ネットワーキングインターフェイス専用サポート

• DDR3 インターフェイスの専用サポート

• QDR インターフェイスの専用サポート

図 3-1 に、 ISERDES のブロック図の主要なコンポーネントと機能 (オプションのインバータを含

む) を示します。


図 3-1 : ISERDES ブロック図

DDLY

OFB

D

Serial to ParallelConverter

BITSLIPModule

CEModule

IOBMUXs

CE1

CE2

DYNCLKSEL Q1 - Q6

O

SHIFTOUT1/2

SHIFTIN1/2

RST

BITSLIPug361_3_01_092909

CLKB

CLK

OCLK

DYNCLKDIVSEL

CLKDIV



入力 Serial-to-Parallel ロジックリソース (ISERDES)

ISERDES プリミティブ (ISERDESE1)Virtex-6 デバイスの ISERDES プリミティブは、 ISERDESE1 となります (図 3-2 参照)。

表 3-1 に、 ISERDESE1 プリミティブのポートを示します。


図 3-2 : ISERDESE1 プリミティブ

BITSLIP

CE1

CE2

CLK

CLKB

OCLK

CLKDIV

DYNCLKSEL

DYNCLKDIVSEL

SHIFTIN1

SHIFTIN2

RST

D

DDLY

OFB

SHIFTOUT1

SHIFTOUT2

O

Q5

Q6

Q3

Q4

Q1

Q2

ug361_c3_02_010610

ISERDESE1Primitive

表 3-1 : ISERDESE1 のポート一覧およびその定義

ポート名タイプ幅説明

Q1 – Q6 出力各 1 レジスタ付き出力。「レジスタ付き出力 – Q1 ～ Q6」を参照

O 出力 1 組み合わせ出力。「組み合わせ出力 – O」を参照

SHIFTOUT1 出力 1 データ幅拡張用のキャリー出力。スレーブ IOB の SHIFTIN1 に接続。

「ISERDES のビット幅の拡張」を参照

SHIFTOUT2 出力 1 データ幅拡張用のキャリー出力。スレーブ IOB の SHIFTIN2 に接続。


D 入力 1 IOB からのシリアル入力データ。「IOB からのシリアル入力データ - D」を参照

DDLY 入力 1 IODELAY からのシリアル入力データ。「IODELAYE1 からのシリアル入力デー

タ- DDLY」を参照

CLK 入力 1 高速クロック入力。シリアル入力データストリームをクロック。

「高速クロック入力 - CLK」を参照



UG361 (v1.2) 2010 年 1 月 18 日


ISERDESE1 ポート

レジスタ付き出力 – Q1 ～ Q6出力ポート Q1 から Q6 は、 ISERDESE1 モジュールのレジスタ付き出力です。1 つの ISERDESE1ブロックは大 6 ビットまでサポート可能 (例、1:6 デシリアル化) です。また、6 より大きい ( 大

10) ビット幅のサポートも可能です (詳細は「ISERDES のビット幅の拡張」を参照)。受信される

初のデータビットは、出力 Q の上位に現れます。

図 3-3 に示すように、 OSERDES の入力のビット順序は、 ISERDESE1 ブロックの出力のビット順

序と逆になります。たとえば、FEDCBA の下位ビット A が OSERDESE1 の D1 入力に配置され、

同じビット A が ISERDESE1 ブロックの Q6 から出力されます。つまり、D1 は OSERDESE1 の下位入力、Q6 は ISERDESE1 の下位出力になります。ビット幅の拡張が実行されると、マスタの

OSERDESE1 の D1 が下位入力に、スレーブ ISERDESE1 ブロックの Q4 が下位出力になります。

CLKB 入力 1 MEMORY_QDR モード用のセカンダリ高速クロック入力。 MEMORY_QDR モードでない限り、常に反転 CLK へ接続する。「MEMORY_QDR インターフェ

イスタイプ」を参照

CE1、 CE2 入力各 1 クロックイネーブル入力。「クロックイネーブル入力 - CE1 および CE2」を参照

RST 入力 1 アクティブ High のリセット。「リセット入力- RST」を参照

CLKDIV 入力 1 分周クロック入力。遅延エレメント、デシリアライズされたデータ、Bitslip サブ

モジュールおよび CE ユニットへのクロック入力。

「分周クロック入力 - CLKDIV」を参照

OCLK 入力 1 メモリアプリケーション用の高速クロック入力。「ストローブベースのメモリ

インターフェイス用の高速クロック - OCLK」を参照

BITSLIP 入力 1 Bitslip 処理を開始。「Bitslip 処理 - BITSLIP」を参照

SHIFTIN1 入力 1 データ幅拡張用のキャリー入力。マスタ IOB の SHIFTOUT1 に接続。


SHIFTIN2 入力 1 データ幅拡張用のキャリー入力。マスタ IOB の SHIFTOUT2 に接続。


OFB 入力 1 OLOGIC/OSERDES 出力からのフィードバック。

「OSERDESE1 からの ISERDESE1 フィードバック」を参照

DYNCLKDIVSEL 入力 1 CLKDIV の反転を動的に選択する。「動的クロック反転」を参照

DYNCLKSEL 入力 1 CLK および CLKB の反転を動的に選択する。「動的クロック反転」を参照

表 3-1 : ISERDESE1 のポート一覧およびその定義 (続き)





組み合わせ出力 – O組み合わせ出力ポート (O) は、 ISERDESE1 モジュールのレジスタなし出力です。この出力は、デー

タ入力 (D) から直接接続、または IODELAYE1 を介すデータ入力 (DDLY) から接続されます。

Bitslip 処理 - BITSLIP BITSLIP ピンがアサートされると (アクティブ High)、CLKDIV に同期して Bitslip 処理が実行され

ます。その結果、 Bitslip が実行されるごとに、 Q1 ～ Q6 出力ポートに現れるデータが、バレルシフタのように 1 つシフトします (DDR と SDR では動作が異なります)。詳細は、「BITSLIP サブモ

ジュール」を参照してください。

クロックイネーブル入力 - CE1 および CE2 入力クロックイネーブルモジュールは、各 ISERDESE1 ブロックに 1 つあります (図 3-4 参照)。


図 3-3 : ISERDESE1 ポートの Q1–Q6 出力のビット順序

F EQ D

OSERDESE1 ISERDESE1Data Bits

D1D C B A

A

D2B

D3C

D4D

D5E

D6

Q1

Q2

Q3

Q4

Q5

Q6F

F

E

D

C

B

A

CLKDIV_TX CLK_TX CLK_RX CLKDIV_RX

UG361_c3_03_022309


図 3-4 : 入力クロックイネーブルモジュール

D

ARCE1R

ICE

NUM_CE ICECLKDIV

1 CE1X

2 CE2R0

2 CE1R1

(To ISERDES Input Registers)CE1 Q

RST

CLKDIV

D

ARCE2R

CE2 Q

RST

CLKDIV

UG361_c3_04_022309



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NUM_CE = 1 の場合、 CE2 入力は使用されず、 CE1 入力は、 ISERDESE1 の入力レジスタに直接

接続されるアクティブ High のクロックイネーブルになります。NUM_CE = 2 の場合、CE1 と CE2入力の両方が使用され、CE1 が CLKDIV サイクルの 1/2 の間 ISERDESE1 をイネーブルにし、CE2が残りの 1/2 サイクルの間 ISERDESE1 をイネーブルにします。図 3-4 に示すように、内部クロッ

クイネーブル信号の ICE が CE1 および CE2 入力から派生します。 133 ページの図 3-5 に示すよ

うに、 ICE は FF0、 FF1、 FF2、 FF3 レジスタのクロックイネーブル入力を駆動します。残りのレ

ジスタには、 133 ページの図 3-5 に示すようにクロック入力がありません。

クロックイネーブルモジュールは CLKDIV でクロック入力される 2:1 Serial-to-Parallel コンバー

タとして機能します。ISERDESE1 を DDR モードの 1:4 デシリアル化回路として構成する場合、特

に、双方向メモリインターフェイスではこのクロックイネーブルモジュールが必要となります。属

性 NUM_CE = 2 に設定すると、クロックイネーブルモジュールが有効になり、 CE1 および CE2ポートが共に使用可能になります。 NUM_CE = 1 の場合、 CE1 のみ使用でき、通常のクロックイネーブルとして機能します。

高速クロック入力 - CLK入力シリアルデータストリームでは、高速クロック入力 (CLK) がクロックとして使用されます。

高速クロック入力 - CLKB入力シリアルデータストリームでは、セカンダリ高速クロック入力 (CLKB) がクロックとして使

用されます。 MEMORY_QDR モード以外のモードの場合は、 CLKB を CLK の反転バージョンへ

接続します。 MEMORY_QDR モードの場合は、 CLKB を位相シフトしたクロックへ接続する必要

があります。詳細は、「ISERDESE1 のクロッキング手法」を参照してください。

分周クロック入力 - CLKDIV通常、分周クロック入力 (CLKDIV) は CLK の分周バージョンであり、周波数はデシリアル化の幅

によって異なります。これは、 Serial-to-Parallel コンバータの出力、 Bitslip サブモジュール、およ

び CE モジュールを駆動します。

IOB からのシリアル入力データ - D シリアル入力データポート (D) は、 ISERDESE1 のシリアル (高速) データ入力ポートです。この

ポートは、Virtex-6 FPGA の IOB にのみ接続されます。詳細は、「ISERDESE1 の D および DDLYの使用」を参照してください。

IODELAYE1 からのシリアル入力データ - DDLYシリアル入力データポート (DDLY) は、ISERDESE1 のシリアル (高速) データ入力ポートです。こ

のポートは、 Virtex-6 FPGA の IODELAY にのみ接続されます。詳細は、「ISERDESE1 の D およ

び DDLY の使用」を参照してください。

OSERDESE1 からのシリアル入力データ - OFBシリアル入力データポート (OFB) は、 ISERDESE1 のシリアル (高速) データ入力ポートです。

このポートは、 Virtex-6 FPGA OSERDESE1 の OFB ポートにのみ接続されます。

詳細は、「OSERDESE1 からの ISERDESE1 フィードバック」を参照してください。




ストローブベースのメモリインターフェイス用の高速クロック - OCLK ストローブベースのメモリインターフェイスでは、 OCLK クロック入力がデータ転送を同期しま

す。 OCLK は、 INTERFACE_TYPE が MEMORY に設定されている場合にのみ使用されます。

OCLK クロック入力は、ストローブベースのメモリデータをフリーランニングのクロックドメイ

ンに送信するために使用されます。OCLK は、CLK 入力のストローブと同じ周波数のフリーランニ

ング FPGA クロックです。図 3-5 に、 CLK から OCLK へのドメイン送信を示しています。ドメイ

ン送信のタイミングは、ユーザーが IDELAY などを使用して CLK 入力へのストローブ信号の遅延

を調整します。ドメイン送信のタイミング設定の例では、 MIG ツールを使用しています。

INTERFACE_TYPE が NETWORKING の場合、このポートは使用されません。

リセット入力- RSTリセット入力によって、CLK および CLKDIV ドメインのすべてのデータフリップフロップの出力

が非同期に Low 駆動します。タイミングがクリティカルな CLK ドメインで実行される ISERDESE1 回路では、内部の専用回路を使用して RST 入力をリタイミングし、 CLKDIV ドメイ

ンと同期のリセット信号を生成します。 ISERDESE1 は、CLKDIV ドメインで非同期にリセットさ

れますがリセット解除は同期動作します。このため、同期リセットとして扱われるため、小のパ

ルス (CLKDIV の 1 サイクル分) を要します。

複数の ISERDESE1 ポートを含むインターフェイスを構築する場合、そのインターフェイスのすべ

ての ISERDESE1 ポートが同期する必要があります。 RST 入力の内部リタイミングは、同じリセッ

トパルスを受信する ISERDESE1 ブロックすべてが同時にリセットから解除されるように設計され

ています。 140 ページの図 3-11 に、複数の ISERDESE1 ポートのリセットタイミングを示します。

ISERDESE1 属性

表 3-2 に、適用可能なすべての ISERDESE1 属性および各属性の説明を示します。これらの属性を

UCF、VHDL、または Verilog コードに適用する場合の詳細は、『ISE ソフトウェアマニュアル』を

参照してください。

表 3-2 : ISERDESE1 の属性

属性名説明値デフォルト

値

DATA_RATE 入力されるデータストリームレートを SDRまたは DDR 処理のいずれかに指定。

「DATA_RATE 属性」を参照

文字列 : SDR、 DDR DDR

DATA_WIDTH Serial-to-Parallel コンバータの幅を指定。適

切な値は DATA_RATE 属性で設定した値

(SDR または DDR) によって異なる。

「DATA_WIDTH 属性」を参照

整数 : 2、 3、 4、 5、 6、 7、 8、 10DATA_RATE = DDR の場合、

4、 6、 8、 10DATA_RATE = SDR の場合、

2、 3、 4、 5、 6、 7、 8

4

DYN_CLKDIV_INV_EN TRUE の場合、 DYNCLKDIVINVSEL での

反転を有効にして、CLKDIV での HDL 反転

を無効にする。「動的クロック反転」を参照

論理値 : TRUE、 FALSE

FALSE

DYN_CLK_INV_EN TRUE の場合、 DYNCLKINVSEL での反転

を有効にして、 CLK ピンおよび CLKB ピン

の HDL での反転を無効にする。「動的クロッ

ク反転」を参照


FALSE



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DATA_RATE 属性

DATA_RATE 属性は、入力データストリームがシングルデータレート (SDR) であるか、ダブル

データレート (DDR) であるかを指定します。有効な設定値は SDR および DDR であり、デフォル

トは DDR です。

DATA_WIDTH 属性

DATA_WIDTH 属性は、Serial-to-Parallel コンバータのパラレルデータ出力幅を指定します。有効

な値は INTERFACE_TYPE および DATA_RATE 属性で決定されます。表 3-3 に、サポートされる

データ幅を示します。

DATA_WIDTH を 6 より大きい値に設定した場合は、 2 つの ISERDESE1 をマスタとスレーブとし

て構成する必要があります。詳細は、「ISERDES のビット幅の拡張」を参照してください。MEMORYモードの場合は、ビット幅を拡張できません。

INTERFACE_TYPE 属性

INTERFACE_TYPE 属性は、 ISERDESE1 をメモリモードまたはネットワークモードのいずれに

するかを指定します。有効な設定値は MEMORY、 MEMORY_DDR3、 MEMORY_QDR、または

NETWORKING であり、デフォルトのモードは MEMORY です。

図 3-5 に、 MEMORY モードの ISERDESE1 の内部接続を示します。

INTERFACE_TYPE ISERDESE1 を使用するモードを選択する。

「INTERFACE_TYPE 属性」を参照

文字列 : MEMORY、 MEMORY_DDR3、MEMORY_QDR、または

NETWORKING

MEMORY

NUM_CE クロックイネーブル数を定義する。

「NUM_CE 属性」を参照

整数 : 1 または 2 2

OFB_USED OSERDES OFB ピンから ISERDES OFB ピンへのパスを有効にする。 D 入力ピンを無効

にする


FALSE

SERDES_MODE データ幅を拡張する場合に、 ISERDESE1 モジュールをマスタにするかスレーブにするか

を指定する。

「SERDES_MODE 属性」を参照

文字列 : MASTER または SLAVE MASTER

表 3-2 : ISERDESE1 の属性 (続き)

属性名説明値デフォルト

値

表 3-3 : サポートされるデータ幅

INTERFACE_TYPE DATA_RATE サポートされるデータ幅

NETWORKINGSDR 2、 3、 4、 5、 6、 7、 8

DDR 4、 6、 8、 10

MEMORYMEMORY_DDR3MEMORY_QDR

SDR なし

DDR 4




NUM_CE 属性

NUM_CE 属性は、使用するクロックイネーブル (CE1 および CE2) 数を指定します。設定可能な値

は 1 および 2 であり、デフォルトでは 2 です。

SERDES_MODE 属性

SERDES_MODE 属性は、データ幅を拡張する際に、ISERDESE1 モジュールにマスタまたはスレー

ブのいずれかを指定します。有効な設定値は MASTER および SLAVE で、デフォルト値は

MASTER です。詳細は、「ISERDES のビット幅の拡張」を参照してください。

ISERDESE1 のクロッキング手法

NETWORKING インターフェイスタイプ

シリアルからパラレルへの変換プロセスでは、 CLK と CLKDIV の位相関係が重要です。 CLK とCLKDIV の位相は許容範囲内で揃います (理想)。FPGA には、CLK と CLKDIV の位相関係の要件

を満たすためのクロック配置方法が複数あります。

CLK 入力と CLKDIV 入力の位相は一致する必要があります。たとえば、図 3-6 の CLK 入力と

CLKDIV 入力がユーザーによって ISERDES 入力で反転されると、クロックの配置が有効な BUFIO/BUFR コンフィギュレーションであったとしても、クロックは位相不一致になってしまい

ます。また、このインターフェイスは、DYNCLKINVSEL および DYNCLKDIVINVSEL の使用を

無効にします。


図 3-5 : MEMORY モードの ISERDESE1 の内部接続

Q1D

CLK

ICE

ICE

ICE

ICE

OCLK

CLKDIV

Q2

Q3

Q4

ug361_c3_05_022309

FF0 FF2 FF6

FF1 FF3 FF7

FF4 FF8

FF5 FF9



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ネットワーキングインターフェイスタイプを使用する ISERDESE1 ブロックで有効なクロック配

置は次のとおりです。

• CLK は BUFIO で、 CLKDIV は BUFR で駆動

• CLK は MMCM で、 CLKDIV は同じ MMCM の CLKOUT[0:6] で駆動

MMCM を使用して ISERDESE1 の CLK および CLKDIV を駆動する場合、 ISERDESE1 へ供給す

るバッファタイプを混合使用できません。たとえば、 CLK が BUFG で駆動されている場合は、

CLKDIV も BUFG で駆動される必要があります。

MEMORY インターフェイスタイプ

メモリインターフェイスタイプを使用する ISERDESE1 ブロックで有効なクロック配置は次のと

おりです。

• CLK は BUFIO または BUFG で駆動

• OCLK は MMCM で、 CLKDIV は同じ MMCM の CLKOUT[0:6] で駆動

図 3-6 に、 BUFIO および BUFR を使用したクロック配置を示します。 CLK および CLKDIV 入力

の位相は一致する必要があります。たとえば、図 3-6 の CLK および CLKDIV がユーザーによって

ISERDES 入力で反転されると、クロック配置が有効な BUFIO/BUFR コンフィギュレーションで

あったとしても、クロックは位相不一致になってしまいます。 CLK および OCLK 間には、位相関

係はありません。CLK から OCLK ドメインへの安定したデータ送信を行うには、キャリブレーショ

ンを実行する必要があります。CLK と OCLK 間のデータ送信の詳細については、「ストローブベー

スのメモリインターフェイス用の高速クロック - OCLK」を参照してください。

MEMORY_QDR インターフェイスタイプ

MEMORY_QDR インターフェイスタイプを使用する ISERDESE1 ブロックで有効なクロック配

置は次のとおりです。

• CLK は BUFIO で駆動

• CLKB は、 CLK と同じ領域にある BUFIO で駆動

• CLKDIV は、 CLK と同じソースを使用する BUFR で駆動

図 3-7 に、MEMORY_QDR モードの ISERDESE1 ブロックを使用する場合の有効なクロッキング

手法を示します。QDR メモリは、クロック (CQ) およびクロックバー (CQ#) をデータ (Q0) と共に

転送します。この位相関係を保持するため、専用の BUFIO リソースを使用する必要があります。こ

のクロッキング手法の例では、 MIG ツールを使用しています。


図 3-6 : BUFIO および BUFR を使用したクロック配置

BUFIO

ClockInput

ug361_c3_06_022309

BUFR (÷X)

ISERDESE1

CLK

CLKDIV




MEMORY_DDR3 インターフェイスタイプ

MEMORY_DDR3 モードの場合、 DDR3 メモリ要件があるため、複雑なクロッキング構造となりま

す。 INTERFACE_TYPE 属性は、 MIG ツールを使用する場合のみ使用できます。 MEMORY_DDR3インターフェイスタイプを使用する ISERDESE1 ブロックで有効なクロック配置は次のとおりです。

• CLK は BUFIO または BUFG MMCM の組み合わせで駆動

• CLK は MMCM で、 CLKDIV は同じ MMCM の CLKOUT[0:6] で駆動


図 3-7 : MEMORY_QDR モードの ISERDESE1 ブロックのクロッキング手法

BUFIO

IODELAY

IBUF

BUFR

CQ IOB

Data IOB

1/2

CQ

Q0iserdes_data

clk_cq

BUFIOclk_cq

clk_rd

CLK

D

CLKDIV

Q1-Q4

CLKB

IODELAYISERDES

(MEMORY_QDRMode)

IBUF

CQ# IOB

CQ# IODELAY

IBUF

ug361_c3_07_022309



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ISERDES のビット幅の拡張

2 つの ISERDES モジュールを使用すると、1:6 より大きな Serial-to-Parallel コンバータを作成でき

ます。すべての I/O タイルには、2 つの ISERDES モジュールがあり、一方がマスタ、もう一方がス

レーブです。マスタ ISERDES の SHIFTOUT ポートをスレーブ ISERDES の SHIFTIN ポートに接

続することによって、Serial-to-Parallel コンバータを大で 1:10 (DDR) または 1:8 (SDR) まで拡張

できます。

図 3-8 に、マスタおよびスレーブ ISERDES モジュールを使用した 1:10 DDR Serial-to-Parallel コンバータのブロック図を示します。スレーブ ISERDES 上にあるポート Q3 から Q6 は、パラレルインターフェイスの後の 4 ビットに使用されます。

差動入力の場合、マスタ ISERDES がその差動入力ペアの正の側にある必要があります。入力が差

動入力ではない場合、スレーブ ISERDES に接続された入力バッファは使用できません。

Serial-to-Parallel コンバータビット幅拡張のガイドライン

1. 2 つの ISERDES は隣接したマスタおよびスレーブペアである必要があります。ビット幅の拡

張は MEMORY モードでは使用できないので、 ISERDES モジュールは両方とも

NETWORKING モードにする必要があります。

2. マスタ ISERDES の SERDES_MODE 属性を MASTER に、スレーブ ISERDES の SERDES_MODE 属性を SLAVE に設定します。

3. スレーブの SHIFTIN ポートをマスタの SHIFTOUT ポートに接続します。

4. スレーブは、出力としてポート Q3 ～ Q6 のみを使用します。

5. 図 3-8 では DATA_WIDTH をマスタおよびスレーブの両方に適用します。


図 3-8 : 幅を拡張した ISERDES のブロック図

Q1D

Data Input

Q2Q3Q4

ISERDES(Slave)

SERDES_MODE=SLAVE

Q5Q6

Q1DQ2Q3Q4

ISERDES(Master)

SERDES_MODE=MASTER

Q5Q6

SHIFTOUT1 SHIFTOUT2

SHIFTIN1 SHIFTIN2

Data_internal [0:5]

Data_internal [6:9]

ug361_c3_08_022309




ISERDES レイテンシ

ISERDES インターフェイスタイプが MEMORY の場合、 OCLK ステージを介したレイテンシは

CLKDIV で 1 クロックサイクル分になりますが、ISERDES を介したレイテンシの合計は、CLK および OCLK クロック入力間の位相関係によって異なります。ISERDES インターフェイスタイプが NETWORKING の場合、レイテンシは CLKDIV で 2 クロックサイクル分になります。143 ページ

の図 3-14 および 144 ページの図 3-15 は、ネットワーキングモードのレイテンシを表した図を示し

ています。メモリモードに比べて、ネットワーキングモードで余分にレイテンシの CLKDIV サイ

クルがかかるのは、 Bitslip サブモジュールがあるからです。

MEMORY_QDR および MEMORY_DDR3 のレイテンシは、 CLKDIV で 2 クロックサイクルです。

動的クロック反転

動的クロック反転ピン (DYNCLKSEL および DYNCLKDIVSEL) を DYN_CLK_SEL_EN および

DYN_CLKDIV_SEL_EN と共に使用すると、ユーザーが各クロックソースの極性を動的に切り替

えることが可能になります。この動作は、ISERDESE1 へ入力されるクロックを非同期反転させるた

め、 ISERDESE1 がリセットされるまで不正データが生成される可能性があります。この動作は、

MEMORY_QDR および MEMORY_DDR3 モードでのみサポートされています。

OSERDESE1 からの ISERDESE1 フィードバック

ISERDESE1 および OSERDESE1 の OFB ポートを使用し、 OSERDESE1 に送信されたデータを

ISERDESE1 へフィードバックすることが可能です (図 3-9 参照)。この機能は、OFB_USED = TRUEの場合のみ有効です。正しいフィードバック送信を行うため、 OSERDESE1 および ISERDESE1 では DATA_RATE および DATA_WIDTH の設定を同一にする必要があります。ビット幅拡張モード

で ISERDESE1 および OSERDESE1 を使用している場合は、マスタ OSERDESE1 をマスタ

ISERDESE1 へ接続してください。

ISERDESE1 をフィードバックポートとして使用する場合、このポートは外部データの入力用に使

用できません。



UG361 (v1.2) 2010 年 1 月 18 日


ISERDESE1 の D および DDLY の使用

D ピンおよび DDLY ピンは、 ISERDESE1 の専用入力です。D ピンは IOB へ直接接続し、DDLY ピンは IODELAYE1 へ直接接続します。これによって、ユーザーはレジスタ出力 (Q1-Q6) または組み

合わせ出力 (O) へ遅延ありバージョンと遅延なしバージョンのいずれかの入力を提供できます。

IOBDELAY 属性の値が、出力へ適用される入力を決定します。表 3-4 に、 D と DDLY が両方接続

される場合の IOBDELAY 値の設定を示します。


図 3-9 : OFB ポートを使用する ISERDESE1 と OSERDESE1 の接続

ISERDESE1

OSERDESE1

OFB

OFB

OQ

ug361_c3_09_022309

表 3-4 : IOBDELAY 属性の値

IOBDELAY 値組み合わせ出力 (O) レジスタ付き出力 (Q1-Q6)

NONE D D

IBUF DDLY D

IFD D DDLY

BOTH DDLY DDLY

メモ : 1. ISERDESE1 の D ピンと DDLY ピンが両方とも接続される場合を示しています。




ISERDES タイミングモデルおよびパラメータ

表 3-5 では、『Virtex-6 FPGA データシート』に記載されている ISERDES のスイッチング特性の機

能および制御信号について説明します。

タイミング特性

図 3-10 に示すタイミング図では、モード (SDR/DDR) によってタイミングパラメータ名が異なり

ます。ただし、これらのパラメータ名は 2 つの ISERDES をカスケード接続して 10 ビット幅に拡張

する場合を含み、バス入力幅が異なることによっては変更されません。DDR モードの場合、データ

入力 (D) はすべての CLK エッジ (立ち上がりおよび立ち下がり ) でスイッチします。

表 3-5 : ISERDES のスイッチ特性

シンボル説明

制御ラインのセットアップ/ホールド

TISCCK_BITSLIP/ TISCKC_BITSLIP CLKDIV に対する BITSLIP ピンのセットアップ/ホールド

TISCCK_CE /TISCKC_CE CLK に対する CE ピン (CE1) のセットアップ/ホールド

TISCCK_CE /TISCKC_CE CLKDIV に対する CE ピン (CE2) のセットアップ/ホールド

データラインのセットアップ/ホールド

TISDCK_D / TISCKD_D CLK に対する D ピンのセットアップ/ホールド

CLK に対する D ピンのセットアップ/ホールド

CLK に対する D ピンのセットアップ/ホールド

TISDCK_DDR / TISCKD_DDR CLK に対する DDR モードの D ピンのセットアップ/ホールド

CLK に対する DDR モードの D ピンのセットアップ/ホールド

CLK に対する DDR モードの D ピンのセットアップ/ホールド


TISCKO_Q CLKDIV から Q ピンで出力されるまでの遅延


図 3-10 : ISERDES への入力データのタイミング図

ug361_c3_10_022309

CLK

CE

TISCCK_CE

TISDCK_D

1 2

D




UG361 (v1.2) 2010 年 1 月 18 日



• クロックイベント 1 より TISCCK_CE 時間前に、クロックイネーブル信号が有効 (High) にな

り、 ISERDES でデータをサンプルできる状態になります。


• クロックイベント 2 より TISDCK_D 時間前に、入力データピン (D) が有効になり、入力データ

は次の立ち上がりエッジでサンプルされます。

リセット入力のタイミング


図 3-11 に示すように、リセットパルスは CLKDIV の立ち上がりエッジで生成されます。このパル

スは ISERDES0 と ISERDES1 に到達するまでに 2 つの異なるパスを使用し、それぞれのパスの伝

搬遅延は異なります。この伝搬遅延の違いは図に示されています。各 ISERDES のリセットパルス

を受信する CLK サイクルが異なるように、 ISERDES0 のパスは長く、 ISERDES1 へのパスは短く

なります。CLK と CLKDIV の内部リセットは、RST 入力がアサートされると非同期にリセットさ

れます。


リセットパルスは、CLKDIV の立ち上がりエッジでディアサートされます。2 つの ISERDES の伝

搬遅延の違いにより、 2 つの異なる CLK サイクルで RST 入力のリセットが解除されます。内部リ

タイミングがない場合、ISERDES1 は ISERDES0 より CLK の 1 サイクル分前にリセット解除され

ます。 2 つの ISERDES は非同期です。


図 3-11 : リセットから同期で発生する 2 つの ISERDES

UG361_c3_11_022309

CLKDIV

ISERDES0Signal at

RST InputISERDES1

ISERDES0

ISERDES1

ISERDES0

ISERDES1

CLK

ClockEvent 1

ClockEvent 2

ClockEvent 3

ClockEvent 4

Internal Reset(CLKDIV)

Internal Reset(CLK)





RST 入力のリセット信号解除により、 CLKDIV に対して内部でリタイミングされます。これによ

り、 ISERDES0 と ISERDES1 が同期します。


RST 入力のリセット信号解除により、 CLK に対して内部でリタイミングされます。

ISERDESE1 の VHDL および Verilog インスタンシエーションテンプレート

すべてのプリミティブとサブモジュールの VHDL および Verilog インスタンシエーションテンプ

レートが、ライブラリガイドに記載されています。

VHDL 記述の場合、各テンプレートにコンポーネント宣言セクションとアーキテクチャセクション

があります。

両セクションを VHDL デザインファイルに挿入する必要があります。アーキテクチャセクション

のポートマップには、デザインの信号名を含めます。

BITSLIP サブモジュール

Virtex-6 デバイスにあるすべての ISERDES ブロックには、Bitslip サブモジュールが含まれます。こ

れは、ソース同期のネットワーキングタイプアプリケーションでのワードアライメントに使用さ

れます。 Bitslip は、 ISERDES ブロック内でパラレルデータを並べ替え、デシリアライザで受信さ

れる繰り返しのシリアルパターンすべての組み合わせが FPGA ファブリックに現れるようにしま

す。通常、この繰り返しのシリアルパターンはトレーニングパターンと呼ばれ、多数のネットワー

キングおよびテレコム規格でサポートされています。

Bitslip の処理

ISERDES ブロックの Bitslip ピンをアサートすることによって、パラレルサイドで入力シリアル

データストリームが並べ替えられます。これは、トレーニングパターンが確認されるまで繰り返さ

れます。図 3-12 に、SDR および DDR モードでの Bitslip 処理の結果を示します。ここで示すのは、

データ幅が 8 の場合です。また、Bitslip の処理は CLKDIV に同期します。SDR モードでは、Bitslipの処理ごとに出力パターンが左に 1 つずつシフトします。一方、 DDR モードでは、 Bitslip の処理

ごとに、右への 1 シフトと左への 3 シフトが交互に行われます。ここに示す例では、8 回目の Bitslipの処理で出力パターンが初のパターンに戻ります。尚、ここではシリアルデータが 8 ビットの繰

り返しのパターンであることを前提としています。


図 3-12 : Bitslip の処理例

ug361_c3_12_022309

BitslipOperationsExecuted

OutputPattern (8:1)

00100111010011101001110000111001011100101110010011001001

10010011Initial1234567

Bitslip Operation in SDR Mode

BitslipOperationsExecuted

OutputPattern (8:1)

10010011100111000100111001110010001110011100100111100100

00100111Initial1234567

Bitslip Operation in DDR Mode



UG361 (v1.2) 2010 年 1 月 18 日


図 3-13 に、 Bitslip_ENABLE を TRUE に設定、 1:8 SDR モードで構成された ISERDES を示しま

す。 2 つの ISERDES モジュールがマスタとスレーブとして構成され、データ幅は 8 です。

Bitslip サブモジュールを使用する際のガイドライン

Bitslip サブモジュールは、NETWORKING モードの場合のみ有効です。その他のモードではこのモ

ジュールを使用できません。

Bitslip の処理を開始するには、 BITSLIP ポートを CLKDIV で 1 サイクル間 High にアサートする

必要があります。SDR モードの場合、Bitslip を CLKDIV で 2 サイクル間連続してアサートするこ

とはできません。つまり、2 つの Bitslip をアサートする場合は、その間に Bitslip を低限 CLKDIVで 1 サイクル間ディアサートしなければなりません。 SDR および DDR モードいずれの場合でも、

アサートされた Bitslip 入力を ISERDES がキャプチャしてから、Bitslip が挿入された ISERDES 出力 Q1 ～ Q6 が CLKDIV によってサンプルされるまでの合計レイテンシは CLKDIV の 2 サイクル

分になります。


図 3-13 : Bitslip コンフィギュレーションの回路図 (1:8 SDR モード )

Initial1st

Bitslip2nd

Bitslip3th

Bitslip4th

Bitslip5th

Bitslip6th

Bitslip7th

BitslipBITSLIP_ENABLE = TRUE

BITSLIP_ENABLE = TRUE

BITSLIP

BITSLIP

Bitslip signal from system

8th Bitslip(Back to initial)

Q1D

1001 0011

Q2(Q7)Q3(Q8)Q4

ISERDES(Slave)

SERDES_MODE=SLAVE

IOB

Q5Q6

Q1DQ2Q3Q4

ISERDES(Master)

SERDES_MODE=MASTER

Q5Q6

100100

11

110010

01

111001

00

011100

10

001110

01

100111

00

010011

10

001001

11

100100

11

SHIFTOUT1 SHIFTOUT2

SHIFTIN1 SHIFTIN2

ug361_c3_13_022309

(Repeating Pattern)




Bitslip タイミングモデルおよびパラメータ

このセクションでは、 1:4 DDR コンフィギュレーションの Bitslip コントローラに関連するタイミ

ングモデルについて説明します。データ (D) は、 4 ビットのトレーニングパターン ABCD を繰り

返します。 ISERDES のパラレル出力 Q1 ～ Q4 に現れる ABCD の配列パターンは 4 つ (ABCD、

BCDA、 CDAB、 DABC) あります。ユーザーのダウンストリームロジックでは、これら 4 つの配

列のうち 1 つだけが意味を持ち、 ISERDES の Q1 ～ Q4 出力からデータを読み出すことができま

す。この場合、ABCD は意味を持たせるためのワードアライメントとして考えられます。Bitslip をアサートすると、ユーザーには可能な ABCD 配列パターンがすべて提示され、予測される配列

(ABCD) を選択できるようになります。図 3-14 に、 2 つの Bitslip 動作のタイミングおよび対応す

る ISERDES パラレル出力 Q1 ～ Q4 のリアライメントを示します。


初のワード CDAB が ISERDES の入力サイドのレジスタへサンプルされます。 Bitslip ピンはア

サートされていません。つまり、ワードは再アライメントされずに ISERDES へ送られます。


2 番目のワード CDAB が ISERDES の入力サイドのレジスタへサンプルされます。ここで Bitslipピンがアサートされます。これにより、 Bitslip コントローラによってすべてのビットが内部で 1ビット分右方向へシフトされます。


3 番目のワード CDAB が ISERDES の入力サイドのレジスタへサンプルされます。2 度目の Bitslipピンがアサートされます。これにより、 Bitslip コントローラによってすべてのビットが内部で 3ビット分左方向へシフトされます。

サンプルされた初のワードは、再アライメントされずに CLKDIV の同じエッジで Q1–Q4 から出

力されます。図 3-15 に、このサイクル中に Q1–Q4 で出力された実際の入力ストリームのビットを

示します。


図 3-14 : Bitslip のタイミング図

ug361_c3_14_022309

C D A B C D C DA B C D A B

CLK

BITSLIP

CLKDIV

D

1 2

Bitslip1 Bitslip2

43 5

Q4–Q1 CDAB BCDA ABCD



UG361 (v1.2) 2010 年 1 月 18 日



4 番目のワード CD の初の 2 ビットが ISERDES の入力側のレジスタへサンプルされます。サン

プルされた 2 番目のワードが CLKDIV の同じエッジで、 1 ビット右にシフトされた状態で Q1-Q4に渡されます。図 3-15 の B に、このサイクル中における Q1-Q4 で出力された実際の入力ストリー

ムのビットを示します。

Q1-Q4 の再アライメントされたビットは CLKDIV ドメインの FPGA ロジックへサンプルされま

す。アサートされた Bitslip 入力を ISERDES がキャプチャしてから、再アライメントされた

ISERDES 出力の Q1-Q4 が CLKDIV でサンプルされるまでの合計レイテンシは、CLKDIV の 2 サイクル分になります。


3 ビット左へシフトされた状態でサンプルされた 3 番目のワードが Q1-Q4 に渡されます。図 3-15の C に、このサイクル中に Q1-Q4 で出力された実際の入力ストリームのビットを示します。


図 3-15 : 図 3-14 のデータ入力ストリーム (D) のビット

ug361_c3_15_022309

C(2nd Bitslip, Rotate 3 Bits to Left)Q1–Q4 During Clock Event 5

B(1st Bitslip, Rotate 1 Bit to Right)Q1–Q4 During Clock Event 4




A(No Bitslip)Q1–Q4 During Clock Event 3



出力 Parallel-to-Serial ロジックリソース (OSERDES)

出力 Parallel-to-Serial ロジックリソース (OSERDES)Virtex-6 デバイスの OSERDES は、高速ソース同期インターフェイスの実現を容易にするよう設計

された、特定のクロッキングとロジックリソースを備えた Parallel-to-Serial コンバータです。すべ

ての OSERDES モジュールには、データおよびトライステート制御用の専用シリアライザがありま

す。データシリアライザおよびトライステートシリアライザは共に SDR および DDR モードに設

定できます。大 6:1 までのデータシリアル化が可能です ( 「OSERDES のビット幅の拡張」を使

用した場合は 10:1)。トライステートのシリアライズ化は大 4:1 です。高速メモリアプリケーショ

ンをサポートする専用の DDR3 モードがあります。

図 3-16 に、 OSERDES ブロックのすべての主要なコンポーネントと機能を示します。

データ Parallel-to-Serial コンバータ OSERDES ブロックにあるデータ Parallel-to-Serial コンバータは、パラレルデータの 2 から 6 ビッ

トをファブリックから受信し ( 「OSERDES のビット幅の拡張」を使用する場合は 10:1)、データを

シリアル化して、OQ 出力から IOB に出力します。パラレルデータは、データ入力の下位から

上位の順にシリアル化されます。つまり、D1 入力ピンのデータが OQ ピンに送信される初のデー

タになります。データ Parallel-to-Serial コンバータは、シングルデータレート (SDR) とダブルデー

タレート (DDR) の 2 つのモードで使用できます。


図 3-16 : OSERDES のブロック図

OutputCircularBuffer

3-State Parallel-to-Serial Converter and Circular Buffer

DataParallel-to-Serial

Converter

CLKPERF

CLKPERFDELAY

ODV

WC

TCE

T1-T4

CLK

CLKDIV

RST

OCE

D1

D2

D3

D4

D5

D6

OFB

OCBEXTEND

TFB

TQ

OQ

UG361_c3_16_011710



UG361 (v1.2) 2010 年 1 月 18 日


OSERDES では、 CLK および CLKDIV の 2 つのクロックを使用し、データレートを変換します。

CLK は高速シリアルクロック、CLKDIV は分周パラレルクロックであり、これら 2 つのクロック

位相は一致する必要があります。詳細は、「OSERDES のクロッキング手法」を参照してください。

リセットは、使用する前に OSERDES に適用しておく必要があります。OSERDES には、データフ

ローを制御する内部カウンタが含まれます。リセットと CLKDIV を同期させることができなかっ

た場合は、予測しない出力になります。

トライステート Parallel-to-Serial コンバータ

OSERDES モジュールには、データの Parallel-to-Serial コンバータだけでなく、 IOB のトライス

テート制御の Parallel-to-Serial コンバータがあります。データの変換と異なり、トライステートコンバータでは、パラレルで入力されるトライステート信号の大 4 ビットまでをシリアル変換でき

ます。また、トライステートコンバータはカスケード接続できません。

OSERDES プリミティブ

図 3-17 に OSERDES のプリミティブを示します。


図 3-17 : OSERDESE1 プリミティブ

ug361_3_17_022309

CLK

CLKDIV

CLKPERF

CLKPERFDELAY

D5

D6

D1

D2

D3

D4

ODV

RST

SHIFTIN1

SHIFTIN2

SR

T1

T2

T3

T4

WC

OCE

TCE

OQ

OFB

TQ

TFB

SHIFTOUT1

SHIFTOUT2

OCBEXTEND

OSERDESE1Primitive




OSERDES ポート

表 3-6 に、 OSERDES プリミティブで使用可能なポートを示します。

表 3-6 : OSERDES のポートとその説明


OQ 出力 1 IOB へのデータパス出力。「データパス出力 - OQ」を参照

OFB 出力 1 ISERDESE1 へのデータパス出力フィードバック、 IODELAYE1 を介して CLKPERF へ遅延を与えるパス、または IODELAYE1 へ接続するパスとして使

用する。「出力フィードバックおよび CLKPERF」を参照

TQ 出力 1 IOB へのトライステート制御出力。「トライステート制御出力 - TQ」を参照

TFB 出力 IODELAYE1 へのトライステート制御出力。「トライステート制御出力 - TFB」

を参照

SHIFTOUT1 出力 1 データ幅拡張用のキャリー出力。スレーブ OSERDES の SHIFTOUT1 に接続。

「OSERDES のビット幅の拡張」を参照

SHIFTOUT2 出力 1 データ幅拡張用のキャリー出力。スレーブ OSERDES の SHIFTOUT2 に接続。

「OSERDES のビット幅の拡張」を参照。

OCBEXTEND 出力 1 DDR3 モードで使用される。CLK が CLKPERF または CLKPERFDELAY と一

致するように出力循環バッファがレイテンシを拡張したことを示す。「出力循環

バッファの拡張 - OCBEXTEND」を参照

CLK 入力 1 高速クロック入力。「高速クロック入力 - CLK」を参照

CLKDIV 入力 1 分周クロック入力。遅延エレメント、デシリアライズされたデータ、Bitslip サブ

モジュールおよび CE ユニットへのクロック入力。

「分周クロック入力 - CLKDIV」を参照。

CLKPERF 入力 1 MMCM からの専用高速クロック用に DDR3 モードで使用。

CLKPERFDELAYED 入力 1 IODELAYE1 を介して遅延された後、 MMCM から送信される専用高速

クロック用に DDR3 モードで使用。

D1 ～ D6 入力各 1 パラレルデータ入力。「パラレルデータ入力 - D1 ～ D6」を参照

TCE 入力 1 トライステートクロックイネーブル。「トライステート信号クロックイネーブ

ル - TCE」を参照

OCE 入力 1 出力データクロックイネーブル。「出力データクロックイネーブル - OCE」を

参照

WC 入力 1 出力循環バッファをリセットするために、データ送信からデータ受信へ切り替

えるときに、 DDR3 モードで使用。

ODV 入力 1 ODELAY 遅延値が高速クロック周期の 180° より大きい場合に、DDR3 で使用。

RST 入力 1 アクティブ High のリセット

SHIFTIN1 入力 1 データ幅拡張用のキャリー入力。マスタ OSERDES の SHIFTIN1 に接続。

「OSERDES のビット幅の拡張」を参照



UG361 (v1.2) 2010 年 1 月 18 日


データパス出力 - OQOQ ポートは、 OSERDES モジュールのデータ出力ポートであり、入力ポート D1 のデータが初

に OQ に出力されます。このポートによって、データ Parallel-to-Serial コンバータの出力が IOB のデータ入力に接続されます。OQ ポートは IODELAYE1 を駆動できません (OFB ピンを使用する必

要があります)。

OSERDESE1 からの出力フィードバック- OFBOFB ポートは、 OSERDESE1 のシリアル (高速) データ出力ポートとして使用、または CLKPERFを回避するパスとして使用できます。 ODELAYUSED が 0 の場合は、 OFB ポートを使用してシリ

アルデータを ISERDESE1 へ送信します。詳細は、「出力フィードバックおよび CLKPERF」を参

照してください。

ODELAYUSED が 1 に設定されており OSERDESE1 が MEMORY_DDR3 モードの場合は、OFBによって IODELAYE1 を使用する高性能クロック入力 (CLKPERF) が可能になります。

トライステート制御出力 - TQTQ ポートは、 OSERDES モジュールのトライステート制御出力です。このポートを使用すると、

トライステート Parallel-to-Serial コンバータの出力が IOB の制御/ トライステート入力に接続され

ます。

トライステート制御出力 - TFBTFB ポートは、IODELAY へ接続する OSERDES モジュールのトライステート制御出力です。この

ポートを使用すると、トライステート Parallel-to-Serial コンバータの出力が IODELAY の制御/ トラ

イステート入力に接続されます。

高速クロック入力 - CLKCLK は、 Parallel-to-Serial コンバータのシリアルサイドを駆動します。

分周クロック入力 - CLKDIVこの分周高速クロック入力は、 Parallel-to-Serial コンバータのパラレルサイドを駆動します。これ

は、 CLK ポートに接続されたクロックを分周したものです。

MMCM からの高性能クロック - CLKPERFCLKPERF ポートは、MMCM から OSERDESE1 へ高性能クロックを提供する専用パスです。この

ポートは、 DDR3 アプリケーション用の MEMORY_DDR3 モードでのみ使用できます。詳細は、

「OSERDES のクロッキング手法」を参照してください。

SHIFTIN2 入力 1 データ幅拡張用のキャリー入力。マスタ OSERDES の SHIFTIN2 に接続。

「OSERDES のビット幅の拡張」を参照。

T1 ～ T4 入力各 1 パラレルトライステート入力。「パラレルトライステート入力 - T1 ～ T4」を参照

表 3-6 : OSERDES のポートとその説明 (続き)





遅延 MMCM からの高性能クロック (IODELAYE1 使用) - CLKPERFDELAYCLKPERFDELAY ポートは、IODELAYE1 を介して遅延させ、MMCM から OSERDESE1 へ高性

能クロックを提供する専用パスの一部です。このポートは、 DDR3 アプリケーション用の

MEMORY_DDR3 モードで使用できます。詳細は、「OSERDES のクロッキング手法」を参照して

ください。IODELAYE1 を使用せずに CLKPERF を遅延させる場合は、このポートを CLKPERF と同じソースに接続する必要があります。

パラレルデータ入力 - D1 ～ D6すべての入力パラレルデータは、 D1 ～ D6 ポートから OSERDES に入力されます。これらのポー

トは FPGA ファブリックに接続され、 2 から 6 ビットとして設定できます。 6:1 のシリアル化はそ

の一例です。また、6 より大きい ( 大 10) ビット幅の場合は、2 つ目の OSERDES をスレーブモー

ドで使用してサポートできます。詳細は、「OSERDES のビット幅の拡張」を参照してください。

OSERDES の入力 / 出力におけるビット順序および ISERDESE1 に対応するビット順序について

は、 129 ページの図 3-3 を参照してください。

リセット入力 - RSTリセット入力によって、CLK および CLKDIV ドメインのすべてのデータフリップフロップの出力

が非同期に Low 駆動します。タイミングがクリティカルな CLK ドメインで実行される OSERDES回路では、内部の専用回路を使用して RST 入力をリタイミングし、 CLKDIV ドメインと同期する

リセット信号を生成します。RST 入力をリタイミングする OSERDES 回路があるため、ユーザーは CLKDIV 周波数ドメインでタイミングを満たす (CLKDIV に同期する) RST 入力を駆動するだけ

です。 RST は CLKDIV で 1 クロックサイクル間 ( 小) High 駆動する必要があります。

複数の OSERDES ポートを含むインターフェイスを構築する場合、すべての OSERDES ポートが

同期する必要があります。RST 入力は内部でリタイミングされるように設計されているため、すべ

ての OSERDES ブロックは互いに同期するリセットからの同じリセットパルスを受信します。159ページの図 3-22 に複数の OSERDES ポートのリセットタイミングを示します。

出力データクロックイネーブル - OCEOCE は、データパスのアクティブ High クロックイネーブルです。

書き込みコマンド - WCWC ポートは、MEMORY_DDR3 モードの専用ロジックです。データ書き込みからデータ読み出し

へ切り替えるときに、この書き込みコマンドが発行されます。 WC は、 DDR3 アプリケーション用

の MEMORY_DDR3 モードでのみ使用できます。MEMORY_DDR3 モードを使用しない場合、こ

のポートは GND に接続します。

ODELAY 値 - ODVODVポートは、 MEMORY_DDR3 モードの専用ロジックです。 IODELAYE1 をする CLKPERFDELAY 遅延がクロックの 1/2 周期以上の場合に、ユーザーが ODV を High にアサート

します。 ODV は DDR3 アプリケーション用の MEMORY_DDR3 モードでのみ使用できます。

MEMORY_DDR3 モードを使用しない場合、このポートは GND に接続します。

出力循環バッファの拡張 - OCBEXTENDOCBEXTEND ポートは、 MEMORY_DDR3 モードの専用ロジックであり、出力循環バッファが

OSERDESE1 のレイテンシを拡張したことを示します。



UG361 (v1.2) 2010 年 1 月 18 日


トライステート信号クロックイネーブル - TCETCE は、トライステート制御パスのアクティブ High クロックイネーブルです。

パラレルトライステート入力 - T1 ～ T4すべてのパラレルトライステート信号は、 T1 ～ T4 ポートから OSERDES に入力されます。これ

らのポートは FPGA ファブリックに接続され、1、2 または 4 ビットとしてコンフィギュレーション

できます。

OSERDES 属性

表 3-7 に、 OSERDES プリミティブで使用可能な属性を示します。この表には、デフォルト値も記

載します。

DATA_RATE_OQ 属性

DATA_RATE_OQ 属性は、データレートがシングルデータレート (SDR) であるか、ダブルデー

タレート (DDR) であるかを指定します。有効な設定値は SDR および DDR であり、デフォルトは

DDR です。

DATA_RATE_TQ 属性

DATA_RATE_TQ 属性は、トライステート制御のレートがシングルデータレート (SDR) である

か、ダブルデータレート (DDR) であるかを指定します。有効な設定値は SDR および DDR であり、

デフォルトは DDR です。

表 3-7 : OSERDES 属性の一覧

属性説明値デフォルト値

DATA_RATE_OQ CLK に対して、データ (OQ) をすべてのク

ロックエッジで変化させるか、立ち上がり

エッジごとに変化させるかを指定

文字列 : SDR または DDR DDR

DATA_RATE_TQ クロックに対して、トライステート (TQ) をすべてのクロックエッジで変化させるか、立

ち上がりエッジごとに変化させるか、または

バッファとして構成するかを指定

文字列 : BUF、 SDR または DDR DDR

DATA_WIDTH Parallel-to-Serial データコンバータの幅を

指定。指定可能な値は DATA_RATE_OQ の設定値によって異なる

整数 : 2、3、4、5、6、7、8、または 10

有効な組み合わせは OSERDESE1 属性 (表 3-7) を参照

4

SERDES_MODE ビット幅を拡張する場合に OSERDES モ

ジュールをマスタにするかスレーブにする

かを指定

文字列 : MASTER または SLAVE MASTER

TRISTATE_WIDTH Parallel-to-Serial トライステートコンバー

タの幅を指定

整数 : 1 または 4

有効な組み合わせは OSERDESE1 属性 (表 3-7) を参照

4

ODELAY_USED

INTERFACE_TYPE OSERDESE1 で使用するモードを選択する文字列 : DEFAULT または MEMORY_DDR3

DEFAULT




DATA_WIDTH 属性

DATA_WIDTH 属性は、Parallel-to-Serial コンバータのパラレルデータ入力幅を指定します。有効

な値は DATA_RATE_OQ 属性によって異なります。 DATA_RATE_OQ を SDR に設定した場合、

DATA_WIDTH 属性は 2、 3、 4、 5、 6、 7、および 8 のいずれかに指定できます。

一方、 DATA_RATE_OQ を DDR に設定すると、 4、 6、 8、または 10 のいずれかに指定できます。

DATA_WIDTH を 6 より大きな値に設定した場合には、OSERDES のペアをマスタとスレーブとし

て構成してください。詳細は、「OSERDES のビット幅の拡張」を参照してください。

SERDES_MODE 属性

SERDES_MODE 属性は、データ幅を拡張する場合に、 OSERDES モジュールをマスタまたはス

レーブのいずれかに指定します。有効な値は MASTER および SLAVE であり、デフォルト値は

MASTER です。詳細は、「OSERDES のビット幅の拡張」を参照してください。

TRISTATE_WIDTH 属性

TRISTATE_WIDTH 属性は、トライステート制御 Parallel-to-Serial コンバータのパラレルトライ

ステート入力幅を指定します。有効な値は DATA_RATE_TQ 属性によって決定されます。

DATA_RATE_TQ を SDR または BUF に設定する場合、指定できる TRISTATE_WIDTH 属性値は

1 のみです。一方、 DATA_RATE_TQ を DDR に設定した場合、 4 に指定できます。

TRISTATE_WIDTH は 4 より大きい値に指定できません。DATA_WIDTH が 4 より大きい場合は、

TRISTATE_WIDTH を 1 に指定してください。

ODELAY_USED 属性

ODELAY_USED 属性は、 DDR3 モードでのみ使用し、 ODELAY を使用する場合に出力循環バッ

ファの正しいモード設定をサポートします。 DDR3 モード以外の場合は、デザインで ODELAY が使用されている場合でも ODELAY_USED 属性を 0 に設定します。

INTERFACE_TYPE 属性

INTERFACE_TYPE 属性は、 OSERDESE1 のモードを定義します。 DEFAULT モードは、 Virtex-5 FPFA デザインの場合と同じ機能性です。表 3-8 に、サポートされるデータ幅および CLK と

CLKDV のクロックレートを示します。

表 3-8 : データ Parallel-to-Serial コンバータにおける CLK/CLKDIV の関係

出力が SDR モードでの

入力データ幅

出力が DDR モードでの

入力データ幅CLK CLKDIV

2 4 2X X

3 6 3X X

4 8 4X X

5 10 5X X

6 – 6X X

7 – 7X X

8 – 8X X



UG361 (v1.2) 2010 年 1 月 18 日


MEMORY_DDR3 モードを使用すると、 DDR3 アプリケーションをサポートする新機能を利用で

きます。 MEMORY_DDR3 モードは、 MIG ツールでのみサポートされています。

表 3-9 に、 OSERDESE1 の属性設定および組み合わせを示します。

OSERDES のクロッキング手法

DEFAULT インターフェイスタイプ

パラレルからシリアルへの変換プロセスでは、 CLK と CLKDIV の位相関係が重要です。 CLK とCLKDIV の位相は許容範囲内で一致することが理想的です。

FPGA には CLK および CLKDIV の位相関係の要件を満たすためのクロック配置方法が複数あり

ます。 OSERDES に有効なクロック配置は次の場合のみです。

• CLK は BUFIO で、 CLKDIV は BUFR で駆動

• CLK および CLKDIV は同じ MMCM の CLKOUT[0:6] で駆動

MMCM を使用して ISERDESE1 の CLK および CLKDIV を駆動する場合、 ISERDESE1 へ供給す

るバッファタイプを混合使用できません。たとえば、 CLK が BUFG で駆動されている場合は、

CLKDIV も BUFG で駆動される必要があります。

MEMORY_DDR3 インターフェイスタイプ

MEMORY_DDR3 の場合、 OSERDESE1 へのクロック入力は 4 つ (CLK、 CLKDIV、 CLKPERF、および CLKPERFDELAY) あります。 CLK と CLKDIV の位相は、 MMCM から BUFG を介して

一致することが理想的です (DEFAUL モードと同様)。DDR3 アプリケーションでは、小限の伝播

ロスとデータビット遅延が要求されるため、OSERDES に CLKPERF および CLKPERFDELAY が追加されます。 CLKPERF は MMCM から直接接続されます ( 『Virtex-6 FPGA クロッキングユー

ザーガイド』の「高性能パス」を参照)。CLKPERFDELAY は、専用 IODELAYE1 を介して遅延し、

各 OSERDEDE1 にデータオフセットを与えます。

• CLK および CLKDIV は同じ MMCM からの CLKOUT[0:6] で駆動

• CLKPERF は、 MMCM の高性能パスで駆動

• CLKPERFDELAY は、 IODELAYE1 を介した CLKPERF の遅延バージョン、または CLKPERF で駆動

これらのクロック設定および位相一致設定を正しく行うには特別な配慮が必要です。このモードは、

MIG ツールでのみサポートされています。

表 3-9 : OSERDESE1 属性の組み合わせ

INTERFACE_TYPE DATA_RATE_OQ DATA_RATE_TQ DATA_WIDTH TRISTATE_WIDTH

DEFAULT

SDR SDR 1、 2、 3、 4、 5、 6、7、 8

1

DDRDDR 4 4

SDR 2、 6、 8、 10 1

MEMORY_DDR3 DDR DDR 4 4

メモ : 1. ODELAY_USED は、 MEMORY_DDR3 モードで IODELAYE1 を使用する場合のみ「1」に設定します。




OSERDES のビット幅の拡張

インターフェイスタイプが DEFAULT の場合のみ、2 つの OSERDES モジュールを使用して 6:1 より大きな Parallel-to-Serial コンバータを作成できます。すべての I/O タイルには、2 つの OSERDESモジュールがあり、一方がマスタ、もう一方がスレーブです。マスタ OSERDES の SHIFTIN ポー

トをスレーブ OSERDES の SHIFTOUT ポートに接続することによって、 Parallel-to-Serial コン

バータを大 10:1 (DDR) または 8:1 (SDR) まで拡張できます。差動出力の場合、マスタ OSERDESがその差動入力ペアの正の側にある必要があります。出力が差動出力ではない場合、スレーブ

OSERDES に接続された出力バッファは使用できません。

OSERDES でビット幅を拡張した場合、補助的なシングルエンドの規格 (DIFF_HSTL および

DIFF_SSTL など) が使用できません。これは、I/O タイルの両方の OLOGIC ブロックが補助のシン

グルエンドの規格で使用されて、信号の両方を送信するために、ビット幅の拡張に使用できる

OLOGIC ブロックがなくなってしまうからです。

図 3-18 に、マスタおよびスレーブ OSERDES モジュールを使用した 10:1 DDR Parallel-to-Serial コンバータのブロック図を示します。ポート Q3 ～ Q6 は、スレーブ OSERDES 上にあるパラレルインターフェイスの後の 4 ビット (LSB から MSB) に使用されます。

表 3-10 に SDR および DDR モードで拡張できるデータ幅を示します。


図 3-18 : ビット幅を拡張した OSERDES のブロック図

表 3-10 : OSERDES SDR/DDR のデータ幅拡張

SDR データ幅 2、 3、 4、 5、 6、 7、 8

DDR データ幅 4、 6、 8、 10

OQ

Data Inputs[0:5]

Data Inputs[6:9]

OSERDES(Slave)

SERDES_MODE=SLAVE

OQ

OSERDES(Master)

SERDES_MODE = MASTER

D1D2D3D4D5D6

D1D2D3D4D5D6

SHIFTIN1 SHIFTIN2

SHIFTOUT1 SHIFTOUT2

Data Out

ug361_c3_16_022309



UG361 (v1.2) 2010 年 1 月 18 日


Parallel-to-Serial コンバータのビット幅拡張のガイドライン

1. 2 つの OSERDES モジュールは隣接したマスタおよびスレーブペアである必要があります。

2. マスタ OSERDES の SERDES_MODE 属性を MASTER に、スレーブ OSERDES の SERDES_MODE 属性を SLAVE に設定します。詳細は、「SERDES_MODE 属性」を参照して

ください。

3. マスタの SHIFTIN ポートをスレーブの SHIFTOUT ポートに接続します。

4. スレーブは、入力としてポート D3 ～ D6 のみを使用します。

5. マスタおよびスレーブの DATA_WIDTH は同一です。詳細は、「DATA_WIDTH 属性」を参照

してください。

6. INTERFACE_TYPE を DEFAULT に設定します。

表 3-11 に、データ幅拡張に使用されるスレーブ入力を示します。

出力フィードバックおよび CLKPERFOSERDESE1 の OFB ピンには、次の 3 つの機能があります。

• ISERDESE1 OFB ピンへのフィードバックパス。詳細は、「OSERDESE1 からの ISERDESE1フィードバック」を参照

• IODELAYE1 への接続パスとなる。 OSERDESE1 の出力は OFB ピンを介して IODELAYE1へ配線され、遅延を与えることができる

• IODELAYE1 を介して高性能入力の CLKPERF パスへ遅延を与える。ODELAY_VALUE が 1に設定され、 OSERDESE1 が MEMORY_DDR3 モードの場合は、 OFB ポートを使用して

CLKPERF 入力を IODELAYE1 へ配線し、また CLKPERFDELAY 入力へ戻すことができる

OSERDES のレイテンシ

DEFAULT インターフェイスタイプのレイテンシ

OSERDES ブロックの入力から出力へのレイテンシは、 DATA_RATE 属性および DATA_WIDTH属性によって異なります。レイテンシは、 (a) CLKDIV の立ち上がりエッジで、 OSERDES への入

力 D1-D6 のデータに対してクロック入力があるとき (b) シリアルデータストリームの初のビッ

トが OQ に出力されたとき、の 2 つのイベント間の時間で定義されます。表 3-12 に OSERDES のレイテンシ値を示します。

表 3-11 : データ幅拡張に使用されるスレーブ入力

データ幅使用されるスレーブ入力

7 D3

8 D3–D4

10 D3–D6




OSERDES のタイミングモデルおよびパラメータ

ここでは、OSERDES プリミティブに関連するタイミングモデルについて説明します。表 3-13 に、

『Virtex-6 FPGA データシート』に記載されている OSERDES のスイッチング特性の機能および制

御信号を示します。

表 3-12 : OSERDES のレイテンシ

DATA_RATE DATA_WIDTH レイテンシ

SDR

2:1 1 CLK サイクル







DDR





表 3-13 : OSERDES のスイッチング特性

シンボル説明


TOSDCK_D/TOSCKD_D CLKDIV に対する D 入力のセットアップ/ホールド

TOSDCK_T/TOSCKD_T CLK に対する T 入力のセットアップ/ホールド

TOSDCK_T/TOSCKD_T CLKDIV に対する T 入力のセットアップ/ホールド

TOSCCK_OCE/TOSCKC_OCE CLK に対する OCE 入力のセットアップ/ホールド

TOSCCK_TCE/TOSCKC_TCE CLK に対する TCE 入力のセットアップ/ホールド


TOSCKO_OQ CLK から OQ への Clock-to-Out 遅延

TOSCKO_TQ CLK から TQ への Clock-to-Out 遅延

組み合わせ

TOSCO_OQ 非同期リセットから OQ までの遅延

TOSCO_TQ 非同期リセットから TQ までの遅延





UG361 (v1.2) 2010 年 1 月 18 日


2:1 SDR シリアライズ化のタイミング特性

図 3-19 に 2:1 SDR データをシリアル化する場合のタイミング図を示します


CLKDIV の立ち上がりエッジで、ワード AB が FPGA ロジックから OSERDES の D1 と D2 入力

へ、一定の伝搬遅延後に駆動されます。


CLKDIV の立ち上がりエッジで、ワード AB が FPGA ロジックから OSERDES の D1 と D2 入力

へサンプルされます。


AB が OSERDES へサンプルされた後の 1 CLK サイクルのOQ にデータビット A が出力されま

す。このレイテンシは、表 3-12 の 2:1 SDR モードの 1 クロックサイクルの OSERDES レイテン

シと同じです。


図 3-19 : 2:1 SDR モードの OSERDES のデータフローとレイテンシ

UG361_c3_19_022309

D2 B D

CLKDIV

CLK

A B C D E FOQ

D1 A C

F

E

ClockEvent 1

ClockEvent 2

ClockEvent 3




8:1 DDR シリアライズ化のタイミング特性図 3-20 に、8:1 DDR データシリアライズ化のタイミング図を示します。2:1 SDR の例とは異なり、8:1シリアライズ化には 2 つの OSERDES が必要です。この 2 つの OSERDES は接続し、「OSERDES のビット幅の拡張」で説明する方法で設定します。8 ビットのうち 6 ビットは、マスタ OSERDES の D1–D6 へ接続され、残りの 2 ビットはスレーブ OSERDES の D3–D4 へ接続されます。


CLKDIV の立ち上がりエッジで、ワード ABCDEFGH が FPGA ロジックからマスタ OSERDES のD1-D6 入力とスレーブ OSERDES の D3-D4 へ、伝搬遅延後に駆動されます。


CLKDIV の立ち上がりエッジで、ワード ABCDEFGH が FPGA ロジックからマスタ OSERDESの D1-D6 入力とスレーブ OSERDES の D3-D4 へサンプルされます。


ABCDEFGH が OSERDES へサンプルされた 4 CLK サイクル後、OQ にデータビット A が出力さ

れます。このレイテンシは、表 3-12 の 8:1 DDR モードの 4 クロックサイクルの OSERDES レイ

テンシと同一です。


図 3-20 : 8:1 DDR モードの OSERDES のデータフローとレイテンシ

ClockEvent 1

UG361_c3_20_022309

Master.D1

Master.D2

Master.D3

Master.D4

Master.D5

Master.D6

Slave.D3

Slave.D4

A I

B J

C K

D L

E M

F N

G O

H P

CLKDIV

CLK

A B C D E F G H IOQ

ClockEvent 2

ClockEvent 3

ClockEvent 4



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2 つ目のワード IJKLMNOP が D1-D6 および D3-D4 入力からそれぞれマスタとスレーブの OSERDES にサンプルされます。


クロックイベント 3 と 4 の間に、 ABCDEFGH すべてが OQ に順番に送信され、合計で 8 ビット

が 1 CLKDIV サイクルで送信されます。

IJKLMNOP が OSERDES にサンプルされてから 4 クロック後に、データビット I が OQ に出力さ

れます。このレイテンシは、表 3-12 の 8:1 DDR モードの 4 クロックサイクルの OSERDES レイ

テンシと同じです。

4:1 DDR トライステートコントローラのシリアライズ化のタイミング特性

図 3-21 に、トライステートコントローラの動作を示します。 4:1 DDR の例は、 IOB が頻繁にトラ

イステートになる双方向システムです。


図 3-21 : 4:1 DDR モードの OSERDES のデータフローとレイテンシ

ClockEvent 1

UG361_c3_21_022309

D1 A E I

B F J

C G K

D

1 0 1

1 0 1

1 11

1

A B C D E F G H

E F H

I J K L

0 1

H L

D2

D3

D4

CLKDIV

CLK

T1

T2

T3

T4

OQ

TQ

OBUFT.O

ClockEvent 2





T1、T2、および T4 が Low 駆動してトライステート状態が開放されます。シリアライズ化パスの T1－T2 と OSERDES の D1–D4 は同一 (レイテンシを含む) です。したがってクロックイベント 1 では、常にビット EFGH が T1–T4 ピンに現われる 0010 と一致します。


EFGH が OSERDES へサンプルされてから 1 CLK 後に、ビット E が OQ に現われます。このレイ

テンシは、表 3-12 に示すとおり 1 CLK サイクル (4:1 DDR モードの場合) です。

クロックイベント 1 では、 0010 が OSERDES トライステートブロックへサンプルされてから 1 CLK 後に T1 のトライステートビット 0 が TQ に現われます。このレイテンシは、表 3-12 に示

すとおり 1 CLK サイクル (4:1 DDR モードの場合) です。

リセット出力のタイミング

動作モードに関わらず、リセットは OSERDESE1 へ適用されます。図 3-22 に、INTERFACE_TYPEが DEFAULT に設定されている場合のリセットタイミングを示します。


リセットパルスは、 CLKDIV の立ち上がりエッジで生成されます。このパルスは OSERDES0 および OSERDES1 に到達するまでに 2 通りのルートを通る必要があるため、それぞれのパスの伝搬

遅延は異なります。伝搬遅延は、図 3-22 で示されています。各 OSERDES がリセットパルスを受

信する CLK サイクルが異なるように、 OSERDES0 のパスは長く、 OSERDES1 へのパスは短くな

ります。 CLK と CLKDIV の内部リセットは、 RST 入力がアサートされると非同期にリセットさ

れます。


図 3-22 : リセット同期からの 2 つの OSERDESE1 (INTERFACE_TYPE = DEFAULT の場合)

UG361_c3_22_022309

CLKDIV

OSERDES0Signal at

RST InputOSERDES1

OSERDES0

OSERDES1

OSERDES0

OSERDES1

CLK

ClockEvent 1

ClockEvent 2

ClockEvent 3

ClockEvent 4

Internal Reset(CLKDIV)

Internal Reset(CLK)



UG361 (v1.2) 2010 年 1 月 18 日



リセットパルスは、 CLKDIV の立ち上がりエッジでディアサートされます。 2 つの OSERDES の伝搬遅延の違いにより、 RST 入力のリセット解除は異なる CLK サイクルで実行されます。内部リ

タイミングがない場合、OSERDES1 が OSERDES0 の 1 CLK サイクル前にリセットを終了します。

OSERDES は両方とも非同期です。


RST 入力でのリセット信号の解除は、CLKDIV に対して内部でリタイミングされます。これによっ

て、 OSERDES0 と OSERDES1 が同期します。


RST 入力でのリセット信号の解除が CLK に対して内部でリタイミングされます。

図 3-23 に、 INTERFACE_TYPE が MEMORY_DDR3 に設定されている場合のリセットタイミン

グを示します。


リセットパルスは、CLKDIV の立ち上がりエッジで生成されます。このパルスは OSERDES0 およ

び OSERDES1 に到達するまでに 2 通りのルートを通る必要があるため、それぞれのパスの伝搬遅

延は異なります。伝搬遅延の違いは図 3-23 に示しています。各 OSERDES がリセットパルスを受

信する CLK サイクルが異なるように、 OSERDES0 のパスは長く、 OSERDES1 へのパスは短くな

ります。CLK と CLKDIV の内部リセットは、RST 入力がアサートされると非同期にリセットされ

ます。


図 3-23 : リセット同期からの 2 つの OSERDESE1 (INTERFACE_TYPE = MEMORY_DDR3 の場合)

CLKPERF

CLK

CLKDIV

ClockEvent 1

ClockEvent 2

ClockEvent 3

ClockEvent 4

UG361_c3_23_012309





リセットパルスは、 CLKDIV の立ち上がりエッジでディアサートされます。 2 つの OSERDES の伝搬遅延の違いにより、 RST 入力のリセット解除は異なる CLK サイクルで実行されます。内部リ

タイミングがない場合、OSERDES1 が OSERDES0 の 1 CLK サイクル前にリセットを終了します。

OSERDES は両方とも非同期です。


RST 入力でのリセット信号の解除は、クロックイベント 2 から CLKDIV で 6 クロックサイクル後

に内部でリタイミングされます。これによって、 OSERDES0 と OSERDES1 が同期して出力循環

バッファがリタイミングされます。


RST 入力でのリセット信号の解除が CLK に対して内部でリタイミングされます。

OSERDES の VHDL および Verilog のインスタンシエーションテンプレート

『ライブラリガイド』に、VHDL および Verilog を使用した OSERDESE1 モジュールのインスタン

シエーションテンプレートがあります。



UG361 (v1.2) 2010 年 1 月 18 日



Virtex-6 FPGA SelectIO リソース - Xilinx · 2019-10-15 · UG361 (v1.2) 2010 年 1 月 18 日...

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