Vanr.prof.dr.Lejla Banjanović- Mehmedović

Sekvencijalna kolaSekvencijalna kola

Lečevi i flip-flopovi

Vanr.prof.dr.Lejla Banjanović-Mehmedović

Standardne digitalne komponente

(moduli)

� Sekvencijalne komponente� Memorijski elementi, kao što su leč kola i flip-flopovi.

� Izlazne vrijednosti zavise ne samo od tekućih već i od

Copyright: Lejla Banjanovic-Mehmedovic

� Izlazne vrijednosti zavise ne samo od tekućih već i od prethodnih ulaznih vrijednosti

� Registarske komponente (šift, brojački registri)� Memorijske strukture (RAM, FIFO, stek) � Upravljačke jedinice

PLS_9

Sekvencijalna kola� Sekvencijalne mreže su digitalna kola koja posjeduju

osobinu pamćenja (memorisanja).

� Digitalno kolo pamti određene informacije o stanju samog kola u prošlosti i o upravljačkim signalima dovedenim u kola u prošlosti i o upravljačkim signalima dovedenim u prošlosti. Izlazni signali sekvencijalne mreže se formiraju na osnovu zapamćene informacije i novih vrijednosti logičkih nivoa na ulazima.

� Sekvencijalne mreže se nazivaju i logičkim automatima.

PLS_9 Copyright: Lejla Banjanovic-Mehmedovic

Elementarne memorije� Memoriju sekvencijalnih mreža sačinjavaju:

� latch-evi

� flip-flop-ovi.

� Ova kola pamte informaciju veličine jednog bita i sami � Ova kola pamte informaciju veličine jednog bita i sami po sebi predstavljaju sekvencijalnu mrežu.

� Informacija se pamti korištenjem povratne sprege. Upisana informacija se pamti sve dok je napon napajanja prisutan.

� Kod pojedinih memorijskih elemenata se primenjuje okidanje na nivo (eng. Level sensitive),dok kod drugih ivično okidanje (eng. Edge triggered –promjena ivice)


SR Latch kola� Jednobitna memorijska kola koja se okidaju na nivo se nazivaju

latch kolima. Dva osnovna kola koja obavljaju ovu funkciju se dobijaju ukrštenim povezivanjem logičkih kola i nazivamo ih SR latch kolima.


SR latch kolo sa ukrštenim povezivanjem logičkih kola: (a) NILI kolima, (b) NI kolima.

SR Latch kola� Kolo posjeduje dva stabilna stanja zahvljajujući ukrštenom

povezivanju: � setovano stanje kada su vrijednosti izlaza

� resetovano stanje za obrnute vrijednosti izlaza.

1, 0Q Q= =

� resetovano stanje za obrnute vrijednosti izlaza.

� SR latch kolo konstruisano NILI kolima se setuje logičkom jedinicom dovedenom na S ulaz i resetuje se logičkom jedinicom na R ulazu. Za vrijeme setovanja ili resetovanja drugi ulaz koji se ne koristi mora da bude na logičkoj nuli. Kada se ne koriste ove operacije, potrebno je oba ulaza držati na logičkoj nuli i tada se vrijednosti izlaza ne mjenjaju.


SR Latch kola

� Vremenski trenutak t9-t10

Qa=QB=0, jer je R=S=1 (nedozvoljena


(nedozvoljena kombinacija).

� U t10 i R i S se mjenjaju na 0, Qa i QB su 1, pa vrlo brzo 0. Oscilacije između ove dvije vrijednosti, ne prediktabilno ponašanje, osnovni problem ovog rješenja!

SR Latch kola� Slučaj kada se na oba ulaza dovode logičke jedinice, naziva se

nedozvoljenom kombinacijom. Privremeno oba izlaza postaju logičke nule ali je neizvjesno koji će izlaz ostati na nuli poslije povratka ulaznih vrijednosti na nule.

� Ukoliko se vrijednosti ulaza u različitim trenucima vraćaju na nule tada � Ukoliko se vrijednosti ulaza u različitim trenucima vraćaju na nule tada će onaj ulaz odrediti stanje izlaza koji se zadnji vratio na nulu. Ako se vrijednosti ulaza mjenjaju istovremeno, onda kašnjenja logičkih kapija odlučuju o stanju izlaza.

� Upravljanje SR latch kolima konstruisanih od NI kola se vrši pomoću niskih logičkih nivoa. U ovom slučaju će nule koje se istovremeno pojavljuju na ulazima, prouzrokovati neizvjesnost u funkcionisanju i zato je neophodno ove situacije izbjegavati kod NI kola.


Gated latch� Gated latch - bazni leč koji uključuje ulazna logička kola i kontrolni

ulazni signal, posjeduje set i reset sposobnosti pod kontrolom.

� Promjene stanja SR latch kola se po potrebi mogu sinhronizovati pomoću jednog upravljačkog signala (Enable).

� Kontrolni ulaz = clock.� Kontrolni ulaz = clock.

� Leč ostaje u postojećem stanju kada kontrolni ulaz je jednak 0.

� Stanje mu se mjenja kada je kontrolni signal jednak 1.

� Gated SR latch – koristi S i R ulaze da setuje latch na 1 ili resetuje na 0.

� Gated D latch - koristi D ulaz da bi doveo leč u stanje koje ima istu logičku vrijednost kao D ulaz.


Gated SR Latch


� Vremenski trenutak t9-t10

Qa=QB=0, jer je R=S=1 (nedozvoljena kombinacija).

� Oscilacija između 1 i 0 odmah čim Clk pređe sa 1 na 0.

Gated SR latch sa NAND logičkim

kolima� Svi Nand-ovi

� Obrnut redoslijed S i R, ista tabela istine

� Zahtjeva manje tranzistora nego kolo sa AND gejtovimagejtovima


Gated SR Latch kola� Sve dok je upravljački signal (signal dozvole) na logičkoj

nuli, izlazi ulaznih NI kola su na logičkim jedinicama i vrijednosti koji su upisane u latch kolo se ne mogu mjenjati.

� U trenutku promjene signala Enable na visoki logički nivo, � U trenutku promjene signala Enable na visoki logički nivo, ulazna NI kola postaju aktivna i propuštaju ulazne S i R signale koji prouzrokuju odgovarajuću promjenu stanja.


Gated D Latch kola� Nedozvoljene kombinacije

ulaznih signala je moguće izbjeći dodavanjem invertora prethodnom kolu.

� Korisna u praksi kod sabirača(oduzimača)

� Čim Clk ide na 0, stanje leča je ”zamrznuto”, sve dok slijedeći put Clk signal ne dosegne 1. Koliko dugo je Clk na 1, Q izlaz slijedi D ulaz!


D Latch kola� Uloga invertora je da zaštiti kolo od zabranjene

kombinacije (kada su istovremeno prisutni set i resetsignali na ulazima).

� Ovo kolo se naziva D latch kolo jer posjeduje samo jedan� Ovo kolo se naziva D latch kolo jer posjeduje samo jedanulaz za podatak (Data). Ulaz Data nema uticaja na izlazkada je signal dozvole odsutan, dok u suprotnom slučajusignal sa ulaza (sa malim kašnjenjem) prelazi na izlaz.

� Signal koji je prisutan na izlazu u trenutku silazne ivicesignala dozvole ostaje važeći sve dok signal dozvole nepostane ponovo aktivan.


Efekti kašnjenja� Region kritičnog

vremena:

� Setup time - minimalno vrijeme koje D signal mora biti stabilan prije negativne


Setup and hold times

biti stabilan prije negativne ivice Clk signala

� Hold time - minimalno vrijeme koje D signal mora biti stabilan poslije negativne ivice Clk signala

� Ovise o tehnologiji� CMOS: tsu =3ns, th=2ns.

Verilog kod D leča


Flip-flop-ovi� Flip-flop-ovi su elementarne memorije koje se okidaju

na ivicu upravljačkog signala.

� Edge-triggered flip-flop – reaguje samo na ulazne vrijednosti kada je prisutna aktivna ivica klok signala.vrijednosti kada je prisutna aktivna ivica klok signala.

� Upis podatka se vrši na uzlaznu ili na silaznu ivicu upravljačkog signala, zavisno od realizacije kola.

� Podatak koji se upisuje je zadat ulaznim signalom ili ulaznim signalima. U odnosu na izvedbu ulaza, postoje nekoliko tipova flip-flop-ova.


D-Flip-flopD flip-flop - u izvjesnom srodstvu sa D latch kolom.

D flip-flop: (a) šematska oznaka, (b) kombinaciona tabela, (c) vremenski dijagrami.


D-Flip-flop� Kod svake uzlazne ivice takt signala (na dijagramu je

to označeno isprekidanom linijom) se upisuje vrijednost ulaza D u izlaz Q.

� Strelica na šematskoj oznaci uvjek označava ulaz za � Strelica na šematskoj oznaci uvjek označava ulaz za takt signal (clk).


Verilog kod D flip-flopa


Master-slave flip-flop� Master-slave flip-flop - građen od 2 gated latcha.

� Master je aktivan tokom polovice klok ciklusa, slave tokom druge polovice.

� Izlaz flip-flopa se mjenja na ivicu klok upravljačkog � Izlaz flip-flopa se mjenja na ivicu klok upravljačkog signala, aktivirajući prelaz na slave fazu. Može biti trigerovan na ivicu ili na nivo: � Ako je master gated D latch onda se ponaša kao edge-

triggered flip-flop.

� Ako je master gated SR latch, onda je flip-flop senzitivan na nivo.


D master-slave veza� D flip-flop se može realizovati pomoću kaskadne veze dva D

latch kola (master-slave veza).


A positive-edge-triggered D flip-flop.

A negative-edge-triggered D flip-flop.

D master-slave veza� Sve dok je takt signal na visokom logičkom nivou, izlaz Q

prvog latch kola (master) neprekidno preuzima vrijednost ulaza D ali je istovremeno drugo latch kolo u zatvorenom stanju jer je signal dozvole doveden preko jednog invertora.stanju jer je signal dozvole doveden preko jednog invertora.

� Poslije silazne ivice takt signala prvo latch kolo se zatvara (zadržava stanje koje je bilo aktivno pri silaznoj ivici takt signala), dok drugo (slave) latch kolo postaje transparentno.

� Posmatrajući spolja može se reći da upis u flip-flop se vrši na silaznoj ivici takt signala.


Komparacija različitih vrsta D memorijskih

elemenata


Comparison of level-sensitive and edge-triggered D storage elements

Komparacija različitih vrsta D

memorijskih elemenata

� Na ulazu, D ulaz mjenja svoje vrijednosti više od jednom tokom polovice klok ciklusa.

� Gated D latch slijedi D ulaz, za vrijem kad je clock na 1.

� Positive-edge triggered flip-flop odgovara samo � Positive-edge triggered flip-flop odgovara samo vrijednosti D kada se clock mjenja sa 0 na 1.

� Negative-edge-triggered flip-flop odgovara samo vrijednosti D kada se clock mjenja sa 1 na 0.


D flip-flop sa asinhronim reset ulazom

� Obično se dva ili četiri flip-flop-a smještaju u zajedničko kučište kod MSI tehnologije.

� Pored sinhronizacionih ulaza redovno ovi flip-flop-ovi sadrže i asinhrone set i/ili reset ulaze. sadrže i asinhrone set i/ili reset ulaze.


D flip-flop sa asinhronim reset ulazom:(a) šematska oznaka, (b) kombinaciona tabela.

D flip-flop sa asinhronim reset ulazom

� Reset ulaz je nezavisan od takt signala.

� U prikazanom primjeru mali krug na Reset ulazu na šematskoj oznaci ukazuje na osobinu da se proces resetovanja aktivira niskim logičkim nivoom.resetovanja aktivira niskim logičkim nivoom.


D flip-flop sa asinhronim reset-om


D flip-flop sa sinhronim reset-om


RS flip-flop� RS flip-flop se može smatrati kao verzija RS latch kola koja se okida

ivicom takt signala.

� Stanje izlaza RS flip-flop-a, slično odgovarajućem latch kolu, je nepredvidljivo u onim slučajevima kada su istovremeno prisutne logičke jedinice na oba ulaza.logičke jedinice na oba ulaza.


a) Šematska oznaka RS flip-flop-a, b) njegova kombinaciona tabela, c) vremenski odziv

JK flip-flop� JK flip flop-ovi invertuju vrijednosti svojih izlaza pri

svakoj uzlaznoj ivici takt signala u slučaju istovremeno prisutnih logičkih jedinica na oba ulaza.


(a) Šematska oznaka JK flip-flop-a, (b) njegova kombinaciona tabela, (c) vremenski dijagrami

JK flip-flop


JK flip-flop

� Kombunuje ponašanja SR i T flip-flop-ova na koristan način.

� Ponaša se kao SR flip-flop, pri čemu je J = S i K = R, za sve ulaze izuzev J = K = 1. sve ulaze izuzev J = K = 1.

� Za zadnji slučaj, koji mora biti izbjegnut kod SR flip-flopa, JK flip-flop se ponaša u ovom stanju poput T flip-flop-a.


JK flip-flopmodule jkff(J, K, clk, Q); input J, K, clk; output Q; reg Q; reg Qm; always @(posedge clk) always @(posedge clk) if(J == 1 && K == 0) Qm <= 1; else if(J == 0 && K == 1) Qm <= 0; else if(J == 1 && K == 1) Qm <= ~Qm; assign Q <= Qm; endmodule

Copyright: Lejla Banjanovic-MehmedovicPLS_9

T flip-flop� T flip-flop posjeduje samo jedan ulaz za podatke i zato

se njegova kombinaciona tabela sastoji samo od dva reda.

� Ako je na ulazu T logička jedinica onda se vrijednost izlaza invertuje pri svakoj uzlaznoj ivici takt signala, dok za invertuje pri svakoj uzlaznoj ivici takt signala, dok za logičku nulu vrijednost izlaza ostaje nepromjenjena.


(a) Šematska oznaka T flip-flop-a i (b) njegova kombinaciona tabela

T flip-flop� Bitan za implementaciju

brojača


Transformacija flip-flop-ova


Transformacija flip-flop-ova: (a) Transformacija RS flip-flop-a u JK flip-flop,(b) transformacija D flip-flop-a u J-K flip flop, (c) transformacija D flip-flop-a u T flip-flop, (d) transformacija JK flip-flop-a u T flip-flop.

Vanr.prof.dr.Lejla Banjanović- Mehmedović

Documents

Transcript of Vanr.prof.dr.Lejla Banjanović- Mehmedović