UltraScale アーキテクチャ GTY トഊランシーバー …...UltraScale アーキテクチャ...

UltraScale アーキテクチャ GTY トランシーバー

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UG578 (v1.3) 2017 年 9 月 20 日

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改訂履歴

次の表に、この文書の改訂履歴を示します。

日付バージョン内容

2017 年 9 月 20 日 1.3 第 1 章: 図 1-2 に NE PMA フープバックパスを追加。

第 2 章: UltraScale+ FPGA での GTY トランシーバーに対する新しい制約事項で 24 ページの「機能の説明」を更新。「複数の外部基準クロックを使用する場合」および「機能の説明」に注記 (重要) を追加。表 2-14 に記載の SDM0DATA[24:0]/SDM1DATA[24:0] の説明を更新。表 2-15 に PPF0_CFG/PPF1_CFG を追加。「Dynamic Frac-N (UltraScale+ FPGA のみ)」で、 CLK をクロックに置き換え。表 2-21 の GTRESETSEL および GTTXRESETSEL に関する説明を更新。表 2-25 および表 2-29 の GTPOWERGOOD に関する説明を更新。表 2-29 で、 RXCKCALDONE の方向と説明を更新。「コンフィギュレーションの完了に応答する GTY トランシーバー TX のリセット」と「コンフィギュレーションの完了に応答する GTY トランシーバー RX のリセット」の条件を更新。

第 3 章: 図 3-1 に NE PMA フープバックパスを追加。図 3-26 から S_TXSYNCDONE を削除。「マルチレーン自動モードで TX および RX バッファーバイパスの両方を使用した場合の TXUSRCLK と RXUSRCLK の共有」に、入力 RX データストリームに関する箇条書きを追加。図 3-30 の後に注記 7 を追加。表 3-35 で、 TXDIFFCTRL[4:0] および TXMAINCURSOR[6:0] の説明を更新し、 UltraScale+ FPGA のみに TXDIFFCTRL[4:0] を追加。表 3-36 に XSWBST_EN、 TXSWBST_BST、 TXSWBST_MAG、 TXFE_CFG0、TXFE_CFG1、 TXFE_CFG2、 TXFE_CFG3 を追加。

第 4 章: 図 4-1 に NE PMA フープバックパスを追加。「OOB および電気的アイドル使用モード」を追加。「SATA の場合のリセットおよび CDR の設定」を更新。表 4-13 の後に注記 7 を追加。表 4-15 の RX_PROGDIV_CFG の説明を更新。表 4-24 の RXPRBSERR の説明を更新。表 4-26 の RX_PRBS_ERR_CNT の説明を更新。図 4-31 からステート D を削除。表 4-30 で、 RXCTRL0[15:0] の方向を入力から出力に変更。

第 5 章: 「終端抵抗キャリブレーション回路」の第 1 段落を更新。「アナログ電源ピン」で PSG の辺を指定。図 5-8 の後に注記 2 を追加。表 5-5 の MGTAVTTRCAL および MGTRREF の推奨事項を更新。

第 6 章: 表 6-2 の PCIE_PLL_SEL_MODE_GEN4 の説明を更新。

付録 B: 表 B-2 で DRP アドレス 000Bh を追加し、アドレス 003Eh、0063h、00C6h を更新。

付録 C: 表 C-2 で DRP アドレス 0003h、000Ah、000Bh、0059h を追加し、0250h を更新。

UltraScale アーキテクチャ GTY トランシーバー 2UG578 (v1.3) 2017 年 9 月 20 日 japan.xilinx.com

https://japan.xilinx.com

https://japan.xilinx.com/about/feedback.html?docType=User_Guides&docId=UG578&Title=UltraScale%20%26%2312450%3B%26%2312540%3B%26%2312461%3B%26%2312486%3B%26%2312463%3B%26%2312481%3B%26%2312515%3B%20GTY%20%26%2312488%3B%26%2312521%3B%26%2312531%3B%26%2312471%3B%26%2312540%3B%26%2312496%3B%26%2312540%3B%20%26%2312518%3B%26%2312540%3B%26%2312470%3B%26%2312540%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=1.3&docPage=2

2016 年 12 月 21 日 1.2 第 1 章: 「GTYE3/4_COMMON の属性」および「GTYE3/4_CHANNEL の属性」の 1 文目を更新。表 1-2 および表 1-3 に SIM_DEVICE を追加。 24 ページの「機能の説明」の 2 番目の段落を更新。「複数の外部基準クロックを使用する場合」の後に段落を追加。

第 2 章: 19 ページの「入力モード」および図 2-1 の MGTAVCC に関する説明を更新。図 2-8 の GTREFCLK11 接続を更新。表 2-8 の GTNORTHREFCLK00/01/10/11 と GTSOUTHREFCLK00/01/10/11 の説明で、クワッド PLL1 を MGTREFCLK1、クワッド PLL0 を MGTREFCLK0 に変更。表 2-10 の CPLLLOCKEN の説明を更新。 42 ページの「機能の説明」でラインレートを 16.375Gb/s から 28.1Gb/s へ更新。表 2-12 のタイトルに VCO を追加。表 2-15 から SDM0DATA1_0/SDM1DATA1_0 および SDM0DATA1_1/SDM1DATA1_1 を削除。「Dynamic Frac-N (UltraScale FPGA のみ)」の見出しを変更。図 2-14 の後の段落で、 SDM[0/1]DATA の幅を 25 ビットに変更。表 2-17 に行を追加。「Dynamic Frac-N (UltraScale+ FPGA のみ)」を追加。「コンフィギュレーションの完了に応答する GTY トランシーバー TX のリセット」で、デフォルトでシングルモードに設定されるリセットモードの手順 3 を更新。「近端 PMA ループバックへの、または近端 PMA ループバックからの遷移」の行を表 2-28 から表 2-33 へ移動。表 2-37 の後に、消費電力の削減に関する段落を追加。図 2-28 の後の近端および遠端 PMA ループバックの箇条書きを更新。表 2-40 および表 2-41 の DRPADDR の幅を 16 ビットから 10 ビットに更新。表 2-42 で、 DMONITOROUT の説明を更新し、 DMONITOROUTCLK を追加。「IBERT でのデジタルモニター出力のキャプチャ」を追加。

第 3 章: 表 3-1 の後の段落を更新。「TX 非同期ギアボックスのビット順およびバイト順」を追加。表 3-20 の TXSYNCMODE の説明を更新。表 3-22 に注記を追加。「マルチレーン自動モードで TX および RX バッファーバイパスの両方を使用した場合の TXUSRCLK と RXUSRCLK の共有」を追加。表 3-25 の TXPRBSFORCEERR の説明を更新。表 3-33 で、TXPIPPMEN クロックドメインを非同期から TXUSRCLK2 へ変更、および TXPIPPMSEL の説明を更新。表 3-35 で、 TXBUFDIFFCTRL[2:0] のデフォルト値を 3’b100 から 3’b000 へ変更。表 3-37 と表 3-39 で、 TXPD[1:0] のクロックドメインを更新。

第 4 章: 表 4-6 で、 RXELECIDLE の説明にサポートされる大ラインレートに関する文を追加し、 RXCDRHOLD と RXCDROVRDEN の項目を追加。「SATA の場合のリセットおよび CDR の設定」を追加。表 4-18 で、バス幅 80、 128、および 160 における BER フロア 10–6 の大 ES_PRESCALE を更新。表 4-20 の ES_HORZ_OFFSET の説明を更新。「マルチレーン自動モードで TX および RX バッファーバイパスの両方を使用した場合の TXUSRCLK と RXUSRCLK の共有」を追加。表 4-34 に注記を追加。

第 5 章: 表 5-1 で MGTAVCC の説明に公称電圧を追加。図 5-1 で UltraScale および UltraScale+ FPGA の MGTAVCC を更新。「アナログ電源ピン」に、 PSG への電源供給に関する規則を追加。図 5-3 および図 5-4 の前の段落を更新。図 5-6 で UltraScale FPGA および UltraScale+ FPGA を更新。 316 ページの「概要」で UltraScale および UltraScale+ FPGA の MGTAVCC を更新。表 5-5 で、 MGTREFCLK0P/N と MGTREFCLK1P/N のチェック内容、および MGTAVCC[N] の公称電圧を更新。

第 6 章: 表 6-1 に RXSTATUS[2:0] を追加。

付録 B: 表 B-1 で DRP アドレス 0099h を追加し、00A8h および 00A9h を削除。表 B-2 の DRP アドレスを更新。

付録 C: 表 C-1 で、 DRP アドレス 001Eh を更新、 001Fh、 002Dh、 008Fh、 0099h、009Fh、 025Fh を追加、 00A8h、 00A9h を削除。表 C-2 で、 DRP アドレス 0011h、008Fh、 00Fbh を更新、 0009h、 006Fh、 0090h、 0263h、 0269h を追加。





2015 年 11 月 24 日 1.1 ドキュメントタイトルから「Advance 仕様」を削除。資料全体に UltraScale+ FPGA を追加。

第 1 章: 「UltraScale アーキテクチャの概要」を更新。「機能」、表 1-1、および「旧世代

FPGA との主な違い」に記載のラインレートを更新。表 1-1 で、 15 タップの DFE に更新。

図 1-1 および図 1-3 に、 GTYE4_CHANNEL、 GTYE4_COMMON、 IBUFDS_GTE4、およ

び OBUFDS_GTE4 プリミティブを追加。図 1-2 のパターンジェネレーター接続を更新。

「ポートおよび属性」を追加。

第 2 章: 文書全体で IBUFDS_GTE4、 OBUFDS_GTE4、および OBUFDS_GTE4_ADV プリ

ミティブを追加。見出し「出力モード」を追加。見出し「OBUFDS_GTE3/4」および

「OBUFDS_GTE3/4_ADV」を更新。 24 ページの「機能の説明」の 2 番目の段落を更新。

図 2-4 および図 2-5 の前の段落を更新。「外部基準クロックを 1 つ使用する場合」および

「複数の外部基準クロックを使用する場合」を追加。表 2-7 に記載の

CPLLREFCLKSEL[2:0] の説明を更新。表 2-8 に記載の QPLL0REFCLKSEL[2:0] および

QPLL1REFCLKSEL[2:0] の説明を更新。表 2-8: 「GTYE3_CHANNEL クロックの属性」お

よび表 2-10: 「GTYE3_COMMON クロックの属性」を削除。表 2-10 に記載の CPLLRESET

の説明を更新、注記を追加。表 2-11 で、 SIM_CPLLREFCLK_SEL を削除、 CPLL_CFG3

タイプを追加、 CPLL_INIT_CFG1 が UltraScale FPGA にのみ適用可能であることを記載。

式 2-3 および式 2-5 を更新。表 2-15 から

SIM_QPLL0REFCLK_SEL/SIM_QPLL1REFCLK_SEL を削除。「複数のレーンおよびク

ワッドのリセット」を追加。「CPLL リセット」および図 2-10 に記載の CPLLRESET を

CPLLPD に変更。 42 ページの「機能の説明」の第 2 および第 3 パラグラフを更新。

図 2-13 に記載の VCO ブロックを更新。式 2-3 を更新。表 2-13 で、 N の有効な設定を更

新、 RATE、 SDMDATA、および SDMWIDTH 係数を追加。表 2-14 に、

QPLL0FBDIV[7:0]/QPLL1FBDIV[7:0]、 SDM0TOGGLE/SDM1TOGGLE、

SDM0FINALOUT[3:0]/SDM1FINALOUT[3:0]、および

SDM0TESTDATA[14:0]/SDM1TESTDATA[14:0] を追加。表 2-15 で、 BIAS_CFG_RSVD タ

イプを更新、 QPLL[0/1]CLKOUT_RATE、 QPLL0CLKOUT_RATEPPF0_CFG、

QPLL[0/1]CLKOUT_RATE、 QPLL[0/1]_PCI_EN、および QPLL0_RATE_SW_USE_DRP を

追加、 QPLL[0/1]_FBDIV について有効な分周器の設定を更新、 SDM[0/1]DATA1_0、

SDM[0/1]DATA1_1、 SDM[0/1]_DATA_PIN_SEL および SDM[0/1]_WIDTH_PIN_SEL が

UltraScale FPGA にのみ適用可能であることを記載。 48 ページの「使用モード」を追加。

表 2-21 で、 GTRESETSEL が UltraScale FPGA にのみ適用可能であることを記載、

GTTXRESETSEL および GTRXRESETSEL を追加。表 2-22 に記載の CPLLRESET の説明

を更新、 CPLLPD および表の注記を追加。表 2-19: 「CPLL リセットの属性」を削除。

表 2-25 に、 TXDCCDONE、 TXDCCFORCESTART、および TXDCCRESET を追加。

表 2-26 に TX_DCC_LOOP_RST_CFG を追加。図 2-21 を更新。「RX レートの変更」の 2 段

落目に RXRATEMODE の設定を追加。表 2-28 の「リセットするコンポーネント」と「推

奨リセット」の欄を更新、 2 つの新しい状況を追加。表 2-29 に、 RXCKCALDONE、

RXCKCALRESET、および RXCKCALSTART[6:0] を追加。表 2-30 に、

CKCAL1_CFG_0/1/2/3、 CKCAL2_CFG_0/1/2/3/4、 RXCKCAL1_[IQ/I/Q]_LOOP_RST_CFG、

RXCKCAL2_[DX/D/S/X]_LOOP_RST_CFG、および SRSTMODE を追加。図 2-26 を更新。

表 2-33 の「リセットするコンポーネント」と「推奨リセット」の欄を更新。「RX レート

の変更」の初の段落を更新。

「複数のレーンおよびクワッドの電源投入/切断」を追加。「PLL のパワーダウン」に

CPLL のパワーダウンの推奨事項を追加。 79 ページの「機能の説明」で、近端 PCS ルー

プバックに関する箇条書きに記載されている RXREC を RXDES に変更、近端 PMA ルー

プバックに関する箇条書きの説明を更新、遠端ループバックに関する箇条書きに TX 位

相インターポレーター PPM コントローラーについての説明を追加。





2015 年 11 月 24 日 1.1

(続き )

表 2-39 を追加。表 2-40 で、 DRPEN および DRPRDY の説明を更新、 DRPADDR[15:0]、

PCSRSVDIN[2]、および DRPRST を追加。表 2-41 で、 DRPADDR[15:0] を追加、 DRPEN

および DRPRDY の説明を更新。「デジタルモニター」を追加。

第 3 章: 図 3-1、図 3-14、および図 3-17 のパターンジェネレーター接続を更新。表 3-4

で、 TXDATAEXTENDRSVD のクロックドメインを TXUSRCLK2 から非同期に変更。

図 3-2 と図 3-3 の後に続く注記 1、および図 3-4 と図 3-5 の後に続く注記 2 に

BUFG_GT_SYNC を追加。図 3-3 の前の説明で、真ん中の GTY トランシーバーの選択に

関する記載を追加。表 3-7 に記載の TXCTRL1[15:0] および TXCTRL0[15:0] の説明を更新。

「TX 同期ギアボックスの使用」で、 GEARBOX_MODE[0] の設定を更新、データ保留につ

いての文章を削除。図 3-9 および図 3-10 を更新。 116 ページの手順 3 に、

TXHEADER[5:3] および TXDATA[127:64] に関する文章を追加。「CAUI インターフェイ

ス」および図 3-11 から 4 バイトギアボックスを削除。「TX 非同期ギアボックスの有効

化」の GEARBOX_MODE[0] の設定を更新。「データパスレイテンシの読み出し」を追

加。 TXUSRCLK のジッターの影響を表 3-17 に追加。表 3-19 に TX_FIFO_BYP_EN を追

加。 129 ページの「機能の説明」を更新。図 3-18 を追加。表 3-20 で、 TXPHDLYRESET

の説明で TXUSRCLK を TXOUTCLK に変更、 TXDLYSRESET、 TXPHDLYTSTCLK、

TXDLYHOLD、 TXDLYUPDOWN、 TXPHALIGNDONE、 TXSYNCMODE、

TXSYNCALLIN、 TXSYNCIN、 TXSYNCOUT、および TXSYNCDONE の説明を更新、

TXDLYHOLD および TXDLYUPDOWN のクロックドメインを非同期に変更。表 3-21 で、

TX_FIFO_BYP_EN を追加、 TX_XCLK_SEL、 TXSYNC_MULTILANE、

TXSYNC_SKIP_DA、および TXSYNC_OVRD の説明を更新。「マルチレーン手動モード

で TX バッファーバイパスを使用」で、初の段落から重複文を削除、マスターの箇条

書きを更新。表 3-23 および図 3-28 の後に続く段落二記載の方形波のテストパターンの

リストを拡大。表 3-25 で、 TXPRBSSEL[3:0] の説明に記載されている内部データ幅と方

形波の周期を更新。「TX パターンジェネレーターの使用」を追加。 BUFG_GT_SYNC を

図 3-30 の後の注記 6 に追加。「TX プログラマブル分周器」で、サポートされる分周器の

値と、 10 の箇条書きを更新。表 3-30 で、 TX_PROGDIV_CFG の説明を更新、

TX_PROGDIV_RATE を追加。表 3-31 の TXRATEMODE の説明を更新。表 3-32 の

TX_PROGCLK_SEL の説明を更新。 155 ページの「機能の説明」を更新。表 3-32 の前に、

内部 25MHz クロックの説明を追加。表 3-33 で、 TXPIPPMEN、 TXPIPPMOVRDEN、

TXPIPPMSEL、および TXPIPPMSTEPSIZE[4:0] のクロックドメインを非同期に変更、

TXPIPPMOVRDEN および TXPIPPMSEL の説明を更新。表 3-34 で、 UltraScale+ FPGA に

ついて TXPI_CFG0/1 のタイプを更新、 TXPI_PPM を追加、 TXPI_CFG2/3/4/5 および

TXPI_PPMCLK_SEL が UltraScale FPGA にのみ適用可能であることを記載。表 3-34 の後

に Verilog コードの例を追加。表 3-35 で、 TXBUFDIFFCTRL[2:0]、 TXDEEMPH、および

TXDIFFCTRL[4:0] のクロックドメインを非同期に変更、 TXDEEMPH[1:0] を追加、

TXDIFFCTRL[4:0] の説明を更新、 TXBUFDIFFCTRL[2:0]、 TXDEEMPH、および

TXDIFFPD が UltraScale FPGA にのみ適用可能であることを記載、 TXPOSTCURSORINV、

TXPRECURSORINV、 TXQPIBIASEN、 TXQPISENN、 TXQPISENP、

TXQPISTRONGPDOWN、および TXQPIWEAKPUP を削除。表 3-36 で、

TX_DEEMPH2[5:0] および TX_DEEMPH3[5:0] を追加、 TX_EIDLE_ASSERT_DELAY の説明

を更新、 TX_QPI_STATUS_EN を削除、 TXDRVBIAS_P、 TXDRVBIAS_N、 TX_DCD_CFG、

および TX_DCD_EN が UltraScale FPGA にのみ適用可能であることを記載。

表 3-39 の XPDELECIDLEMODE のクロックドメインを非同期に変更。表 3-40 に記載の

SATA_BURST_SEQ_LEN[3:0] の説明を更新。





2015 年 11 月 24 日 1.1

(続き )

第 4 章: 図 4-2 で、 RX_CM_SEL[1:0] からの GND 接続を削除。表 4-1 で、

RXTERMINATION を追加、 RXQPISENN、 RXQPISENP、および RXQPIEN を削除。表 4-2

に記載の RX_CM_SEL[1:0] および RX_CM_TRIM[3:0] の説明を更新。表 4-4 および表 4-5

の使用法を更新。表 4-5: 「使用モード 3 — RX 終端」および図 4-5: 「使用モード 3」を削除。

表 4-5 に注記を追加。表 4-6 に記載の TXSYSCLKSEL の説明を更新。表 4-7 で、

SAS_MIN_COM、 SAS_MIN_INIT、 SAS_MIN_WAKE、 SAS_MIN_BURST、

SAS_MAX_BURST、 SAS_MAX_COM、 SAS_MAX_INIT、および SAS_MAX_WAKE の属

性が UltraScale FPGA にのみ適用可能であることを記載。図 4-12 の KH と KL の順序を並べ

替え。図 4-13 を更新。表 4-9 で、すべてのポートのクロックドメインを非同期に変更、

RXDFEXYDEN を削除、 RXMONITOROUT[7:0]、 RXAFECFOKEN、 FREQOS、

RXDFECFOKFCNUM[3:0]、 RXDFECFOKFEN、 RXDFECFOKFPULSE、

{RXDFECFOKHOLD, RXDFECFOKOVREN}、および {RXDFEKHHOLD,

RXDFEKHOVRDEN} を追加、全体の説明を更新。表 4-10 で、 DFE と LPM のモード間で

属性が共有されるという趣旨の文を RX_DFE_KL_LPM_KH_CFG1[2:0]、

RX_DFE_KL_LPM_KL_CFG1[2:0]、および RX_DFE_AGC_CFG1[2:0] の説明に追加、

ADAPT_CFG2、 CTLE3_OCAP_EXT_CTRL、 CTLE3_OCAP_EXT_EN、

RXDFE_KH_CFG0/1/2/3、 RXDFE_UT_CFG2、および RX_EN_CTLE_RCAL_B の属性を追

加、 RX_CTLE3_LPF、 RX_EN_HI_LR、 RX_SUM_RES_CTRL、 RX_DFE_AGC_CFG0[1:0]、

DFE_D_X_REL_POS、および DFE_VCM_COMP_EN が UltraScale FPGA にのみ適用可能で

あることを記載。「GTY 使用モード」および「GTY トランシーバー : 実行時の LPM および

DFE モードの切り替え」を更新。表 4-11 で、 RXCDRRESETRSV が UltraScale FPGA にのみ

適用可能であることを記載、 INCPCTRL、 CDRSTEPSX、 CDRSTEPSQ、および

CDRSTEPDIR を追加。表 4-12 で、 RXCDR_CFG2_GEN2、 RXCDR_CFG3_GEN2、

RXCDR_CFG2_GEN4、 RXCDR_CFG3_GEN4、 RXCDR_LOCK_CFG3、

RXCDR_LOCK_CFG4、 RX_WIDEMODE_CDR_GEN3、 RX_WIDEMODE_CDR_GEN4、

RX_XMODE_SEL、および SAMPLE_CLK_PHASE を追加、RXPI_CFG2/3/4/5/6 が UltraScale

FPGA にのみ適用可能であることを記載。「RX CDR を基準クロックにロックする」を追

加。 BUFG_GT_SYNC を図 4-16 の後の注記 6 に追加。表 4-15 の RX_PROGDIV_CFG のタ

イプと有効な設定を更新。表 4-16 の RXRATEMODE の説明を更新。表 4-17 の前に、内部

25MHz クロックの説明を追加。「アイスキャンの原理」を更新。「アイスキャンのアーキ

テクチャ」で、図 4-19 の後の説明を拡大、式 4-2、式 4-3、および表 4-18 を追加。表 4-19

の前の段落の、 COE ステータスレジスタを DRP 読み出し専用レジスタに置き換え。

表 4-19 で、 EYESCANTRIGGER ドメインを RXUSRCLK2 から非同期に変更、

EYESCANMODE が UltraScale FPGA にのみ適用可能であることを記載。表 4-20 で、

ES_PRESCALE の大プリスケール値を更新、 ES_QUALIFIER、 ES_SDATA_MASK、

ES_ERRDET_EN、 USE_PCS_CLK_PHASE_SEL、 ES_CLK_PHASE_SEL、および

RX_EYESCAN_VS_RANGE の説明を更新、 ISCAN_CK_PH_SEL2 を追加、

ES_EYE_SCAN_EN および ES_ERRDET_EN のタイプを 1 ビットバイナリからブール型に

変更。小文字の属性を表 4-20 から新しい表 4-21 に移動させて別に記載。

RX_PRBS_ERR_CNT 属性を表 4-25 から新しい表 4-26 に移動させて別に記載。図 4-22 の

シリアルデータストリームの方向を逆に変更。図 4-23 の見出しを変更。「カンマアライ

メントの有効化」および「アライメントステータス信号」に記載の「も近接した境界」

を「シンボルの境界」に変更。「手動アライメント」の初の段落を更新。図 4-28 および

図 4-29 で、 RXUSRCLK2 の 2 サイクル対応できるように RXSLIDE パルス幅を拡張。

図 4-29 の前の段落を更新。表 4-28 で、 RXSLIDE_MODE の説明を更新、

COMMA_ALIGN_LATENCY を新しい表 4-29 に移動させて別に記載。「8B/10B のビットお

よびバイト順序」で、 RXDISPERR および RXCHARISK をそれぞれ RXCTRL1 と

RXCTRL0 に変更。





2015 年 11 月 24 日 1.1

(続き )

「8B/10B デコーダーの有効化/無効化」の RX_DATA_WIDTH の設定を更新。図 4-32 とそ

の図の前の段落を更新。表 4-32 で、 RXPHDLYPD、 RXPHOVRDEN、および RXDLYEN

の説明を更新、 RXDDIEN、 RXPHMONITOR、および RXPHSLIPMONITOR ポートを削

除。表 4-33 で、 RXPHBEACON_CFG、 RXPHSAMP_CFG、および RXPHSLIP_CFG を追

加、 RXPH_CFG および RXDLY_TAP_CFG を削除、 RX_XCLK_SEL、 RXPHDLY_CFG、

および RX_DDI_SEL の説明を更新。「マルチレーン手動モードで RX バッファーバイパ

スを使用」のマスターの箇条書きを更新。図 4-36 から M_RXDDIEN および S_RXDDIEN

を削除。表 4-35 で、 RX エラスティックバッファーを更新、 RXUSRCLK のジッターの影

響に関する行を追加。表 4-37 で、 RX_XCLK_SEL、 RX_DEFER_RESET_BUF_EN、

RXBUF_RESET_ON_CB_CHANGE、 RXBUF_RESET_ON_COMMAALIGN、および

RXBUF_RESET_ON_EIDLE の説明を更新。表 4-39 の RX8B10BEN の説明を更新。表 4-40

で、 RX_INT_DATAWIDTH の重複を削除、 RX_DATAWIDTH の説明を更新、

PCIE3_CLK_COR_EMPTY_THRSH、 PCIE3_CLK_COR_FULL_THRSH、

PCIE3_CLK_COR_MAX_LAT、 PCIE3_CLK_COR_MIN_LAT、および

PCIE3_CLK_COR_THRSH_TIMER を追加。「クロックコレクションシーケンスの設定」

の 3 番目と 4 番目の段落を更新。「RX チャネルボンディング」の初の段落を更新。

表 4-42 に記載の RXCHANISALIGNED の説明を更新。表 4-43 で、 PCS_PCIE_EN を削除、

CHAN_BOND_MAX_SKEW、 CHAN_BOND_KEEP_ALIGN、

CHAN_BOND_SEQ_1_1/2/3/4、 CHAN_BOND_SEQ_1_ENABLE、

CHAN_BOND_SEQ_2_1/2/3/4、 CHAN_BOND_SEQ_2_ENABLE、

FTS_DESKEW_SEQ_ENABLE、および FTS_LANE_DESKEW_CFG の説明を更新。表 4-44

に記載の RXDATAVALID、 RXHEADER、および RXHEADERVALID の説明を更新。

図 4-48 の前の段落を更新。図 4-49 とその見出しを変更。表 4-47 に記載の

RXGEARBOXSLIP、 RXHEADER[5:0]、および RXHEADERVALID[1:0] の説明を更新。

表 4-47 の見出しを修正。「RX 非同期ギアボックスの有効化」を更新。図 4-60 に

RXHEADER[1:0] を追加。「データパスレイテンシの読み出し」を追加。

第 5 章: 表 5-1 の MGTREFCLK0P/N および MGTREFCLK1P/N に関する方向および説明の

列を更新。「終端抵抗キャリブレーション回路」の初の段落を更新。「アナログ電源ピ

ン」に表 5-2 および表 5-3 を追加。「基準クロック出力バッファー」および「複数のレー

ンの電源投入/切断およびリセット」を追加。表 5-4 と表 5-5 のキャパシタ耐性を ±10% に

更新。表 5-5 の MGTREFCLK0P/N、 MGTREFCLK1P/N、および MGTHRXP/N[3:0] に関す

る推奨事項を更新。

第 6 章: 新たに章を追加。

付録 B: 表 B-1 に DRP アドレス 0019h を追加。表 B-2 で、 DRP アドレス 0035h、

0036h、 008Ch (RX_DFE_KL_LPM_KL_CFG0 と RX_DFE_KL_LPM_KL_CFG1)、 0099h

(GEARBOX_MODE、 TXPI_VREFSEL)、 009Ah、 009Bh (RX_DFELPM_CFG0)、 009Ch

(RXPI_CFG5)、 00ACh (RX_CLK_SLIP_OVRD)、 00BAh (DDI_CTRL)、 00BBh

(TXGBOX_FIFO_INIT_RD_ADDR、 TX_SAMPLE_PERIOD、

RXGBOX_FIFO_INIT_RD_ADDR、 RX_SAMPLE_PERIOD)、 00CDh (RX_DDI_SEL)、

00E0h (CTLE3_OCAP_EXT_CTRL)、 00FAh (RX_VREG_CTRL、 RX_VREG_PDB)、

0103h (RX_PROGDIV_RATE)、0105h (TX_PROGDIV_RATE)、007Fh ～ 0083h、 0150h

～ 015Fh、および 00D5h ～ 00D9h を追加、 0028h、 002Ah、 003Eh、および 00C6h を

更新。

付録 C: 新しい付録を追加。

付録 D: 「参考資料」を更新。

2014 年 06 月 23 日 1.0 初版





目次

改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

第 1 章: トランシーバーおよびツールの概要UltraScale アーキテクチャの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11UltraScale FPGAs Transceivers Wizard. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

インプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

第 2 章: 共有機能基準クロックの入力/出力の構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

基準クロックの選択および分配 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

チャネル PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

クワッド PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

リセットおよび初期化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

パワーダウン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

ループバック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

ダイナミックリコンフィギュレーションポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

デジタルモニター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

第 3 章: トランスミッタートランスミッター (TX) の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

TX インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96

TX 8B/10B エンコーダー. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

TX 同期ギアボックス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

TX 非同期ギアボックス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120

TX バッファー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126

TX バッファーのバイパス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129

TX パターンジェネレーター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144

TX 極性制御 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147

TX のファブリッククロック出力制御 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148

TX 位相インターポレーター PPM コントローラー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155

コンフィギュレーション可能な TX ドライバー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158

PCI Express デザイン用の TX レシーバー検出機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169

TX の OOB 信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172

第 4 章: レシーバーレシーバー (RX) の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174

RX アナログフロントエンド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175

RX の OOB 信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181

RX イコライザー (DFE および LPM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188




RX CDR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200

RX のファブリッククロック出力制御. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205

RX のマージン解析 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212

RX 極性制御 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226

RX パターンチェッカー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227

RX バイトおよびワードアライメント . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229

RX 8B/10B デコーダー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240

RX バッファーのバイパス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245

RX エラスティックバッファー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 258

RX クロックコレクション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264

RX チャネルボンディング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 272

RX 同期ギアボックス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 283

RX 非同期ギアボックス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 294

RX インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302

第 5 章: ボードデザインのガイドライン概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307

ピンの説明およびデザインのガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307

基準クロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 312

GTY トランシーバーの基準クロックのチェック項目 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314

基準クロックのインターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314

電源およびフィルタリング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 316

電源分配ネットワーク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319

PCB デザインのチェックリスト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320

第 6 章: 使用モデルPCI Express アーキテクチャ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323

付録 A: 8B/10B の符号

付録 B: UltraScale FPGA の GTY トランシーバーの DRP アドレスマップGTYE3_COMMON プリミティブの DRP アドレスマップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336

GTYE3_CHANNEL プリミティブの DRP アドレスマップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 357

付録 C: UltraScale+ FPGA の GTY トランシーバーの DRP アドレスマップGTYE4_COMMON プリミティブの DRP アドレスマップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 380

GTYE4_CHANNEL プリミティブの DRP アドレスマップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402

付録 D: その他のリソースおよび法的通知ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 427

ソリューションセンター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 427

Xilinx Documentation Navigator およびデザインハブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 427

参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 428

法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 429




第 1 章

トランシーバーおよびツールの概要

UltraScale アーキテクチャの概要

ザイリンクス UltraScale™ アーキテクチャは、チップ上での効率的な配線とデータ処理だけでなく、スマートプロ

セッシングによって数百ギガビット /秒レベルのシステム性能を可能にする業界初の ASIC クラス All Programmable

アーキテクチャです。 UltraScale アーキテクチャデバイスは、次世代配線、 ASIC 方式のクロッキング、 3D-on-3D

IC、マルチプロセッサ SoC (MPSoC) テクノロジ、新しい消費電力低減機能など、業界先端をいく革新的な技術に

よって高帯域幅、高使用率の幅広いシステム要件に対応します。これらのデバイスは多数の構築ブロックが共通と

なっているため、異なるプロセスノード間や製品ファミリ間での拡張性に優れ、複数のプラットフォームに渡るシ

ステムレベルでの投資を可能にします。

Virtex® UltraScale+™ デバイスは、も高いシリアル I/O 帯域幅と信号処理帯域幅、大のオンチップメモリ集積度

など、 FinFET ノードで高の性能と統合性を提供します。業界で高性能を誇る FPGA ファミリの Virtex

UltraScale+ デバイスは、 1Tb/s を超えるネットワークやデータセンターから、完全統合型レーダー /早期警告システ

ムにいたるまで、広範なアプリケーションに適です。

Virtex UltraScale デバイスは、シリアル I/O 帯域幅およびロジック容量などにおいて、 20nm で高の性能と統合性を

提供します。 20nm プロセスノードで業界唯一のハイエンド FPGA となるこのデバイスは、 400G ネットワークから

大規模 ASIC のプロトタイピングやエミュレーションなどのアプリケーションに適です。

Kintex® UltraScale+ デバイスは、トランシーバー、メモリインターフェイスラインレート、 100G コネクティビティ

コアなどのハイエンド機能を備えることでもコスト効率の高いソリューションを可能にし、 FinFET ノードでも

優れた価格/性能/ワットのバランスを提供します。この新のミッドレンジファミリは、パケット処理と DSP を多

用する機能に適であると同時に、ワイヤレス MIMO 技術、 Nx100G ネットワーク、データセンターなど広範なア

プリケーションにも対応します。

Kintex UltraScale は、 20nm で高の価格/性能/ワットのバランスを提供するデバイスで、ミッドレンジデバイスとし

て高の信号処理帯域幅、次世代トランシーバー、適な対コスト性能をもたらす低コストパッケージを提供しま

す。このファミリは、 100G ネットワークやデータセンターアプリケーションでのパケット処理だけでなく、次世

代の医療用画像処理、 8k4k ビデオ、ヘテロジニアスなワイヤレスインフラなどで必要とされる DSP 性能を重視する

アプリケーションにも適です。

Zynq® UltraScale+ MPSoC デバイスは、 64 ビットのプロセッサスケーラビリティを実現しつつ、リアルタイム制御と

ソフトエンジンおよびハードエンジンを兼ね備えており、グラフィックス、ビデオ、波形、およびパケットの処理

に対応します。高度な解析が可能な ARM® ベースのシステムとタスクのアクセラレーションが可能なオンチッププ

ログラマブルロジックが統合されているため、 5G ワイヤレス、次世代 ADAS、インダストリアル IoT など広範なア

プリケーションにおいて無限の可能性を引き出すことができます。

このユーザーガイドでは、 UltraScale アーキテクチャの GTY トランシーバーについて説明します。 UltraScale アーキ

テクチャに関するその他の資料は、ザイリンクスのウェブサイト (japan.xilinx.com/ultrascale) から入手可能です。



japan.xilinx.com/ultrascale


第 1 章: トランシーバーおよびツールの概要

機能

UltraScale アーキテクチャの GTY トランシーバーは電力効率に優れ、UltraScale FPGA で 500Mb/s から 30.5Gb/s まで、

UltraScale+ FPGA で 500Mb/s から 32.75Gb/s までのラインレートをサポートします。また、柔軟なコンフィギュレー

ションが可能であり UltraScale アーキテクチャのプログラマブルロジックリソースと密接に統合されています。

表 1-1 に、さまざまなアプリケーションに対応するトランシーバーの機能をグループ別に示します。

表 1-1: GTY トランシーバーの機能

グループ機能

PCS 異なるラインレート要件をサポートする 2 バイト、 4 バイト、 8 バイトの内部データパス

8B/10B エンコードおよびデコード

64B/66B と 64B/67B をサポート

PCI Express® Gen3 128B/130B エンコードおよびデコード

カンマ検出およびバイト /ワードアライメント

PRBS ジェネレーターおよびチェッカー

TX 位相 FIFO

クロックコレクション/チャネルボンディング用の RX エラスティック FIFO

バッファーバイパスでの固定レイテンシをサポート

プログラマブルロジックインターフェイス

100Gb Attachment Unit Interface (CAUI) をサポート

マルチレーンモードでのバッファーバイパスをネイティブサポート

外部 VCXO (電圧制御クリスタルオシレーター ) の代替になる TX 位相インターポレーター PPM

コントローラー

PMA 高ジッター性能を実現する、共有 LC タンク型 PLL (位相ロックループ) を各クワッドに 2 つずつ

備える

クロッキングに優れた柔軟性を与えるリング PLL を各チャネルにそれぞれ 1 つずつ備える

低消費電力モード (LPM) と呼ばれる電力効率の優れた適応型リニアイコライザーモード、自動

適応可

15 タップの判定帰還イコライザー (DFE)、自動適応可

TX プリエンファシス

プログラマブル送信出力

PCI Express デザイン用のビーコン信号

SATA デザインに対応する COM 信号を含む OOB 信号伝送

UltraScale FPGA で大 30.5Gb/s、 UltraScale+ FPGA で大 32.75Gb/s のラインレートをサポート





GTY トランシーバーは、次の使用モードをサポートします。

• PCI Express、リビジョン 1.1/2.0/3.0

• SFF-8431 (SFP+)

• 10GBASE-R/KR

• Interlaken

• 10Gb Attachment Unit Interface (XAUI)、Reduced Pin eXtended Attachment Unit Interface (RXAUI)、100Gb Attachment

Unit Interface (CAUI)、 40Gb Attachment Unit Interface (XLAUI)

• Common Packet Radio Interface (CPRI™)、 Open Base Station Architecture Initiative (OBSAI)

• OC-48/192

• Optical-channel Transport Unit (OTU): OTU-1、 OTU-2、 OTU-3、 OTU-4

• Serial RapidIO (SRIO)

• Serial Advanced Technology Attachment (SATA)、 Serial Attached SCSI (SAS)

• Serial Digital Interface (SDI)

旧世代 FPGA との主な違い

• 大 30.5Gb/s のラインレートをサポート

• 64B/66B と 64B/67B ギアボックスをサポート

• PRBS ジェネレーターおよびチェッカー

• PCIe Gen3 をサポートするデータパスを追加

• クロッキング機能を強化してインターコネクトロジックでの 64B/66B タイププロトコルを柔軟にサポート

UltraScale アーキテクチャデバイスのファンクションブロックに関するその他の情報は、次の資料を参照してくだ

さい。

• 『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570) [参照 1] は、デバイスコンフィ

ギュレーションについて説明しています。

• 『UltraScale アークテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 2] は、 I/O リソースについて説明

しています。

• 『UltraScale アーキテクチャクロッキングリソースユーザーガイド』 (UG572) [参照 3] は、ミックスドモードク

ロックマネージャー (MMCM) およびクロッキングについて説明しています。





図 1-1 に、 4 つの GTYE3/4_CHANNEL プリミティブと 1 つの GTYE3/4_COMMON プリミティブを含むクワッドを示します。

注記: UltraScale FPGA の GTY トランシーバープリミティブは GTYE3_COMMON および GTYE3_CHANNEL、UltraScale+ FPGA の GTH トランシーバープリミティブは GTYE4_COMMON および GTYE4_CHANNEL と呼ばれています。

1 つの GTYE3/4_COMMON プリミティブと 4 つの GTYE3/4_CHANNEL プリミティブでクラスター化されたグループ

をクワッド (Q) といいます。

X-Ref Target - Figure 1-1

図 1-1: GTY トランシーバーのクワッドコンフィギュレーション

TX

RX Recoveredclock routeddirectly fromthe PMA

CPLL

QPLL1

TX

RX

CPLL

TX

RX

CPLL

TX

RX

CPLL

REFCLKDistribution

GTYE3/4_CHANNEL

GTYE3/4_CHANNEL

GTYE3/4_CHANNEL

GTYE3/4_CHANNEL

GTYE3/4_COMMON

QPLL0

IBUFDS_GTE3/4 /OBUFDS_GTE3/4

IBUFDS_GTE3/4 /OBUFDS_GTE3/4

X19573-081417





GTYE3/4_COMMON プリミティブには、 2 つの LC タンク型 PLL (QPLL0 および QPLL1) があります。

GTYE3/4_CHANNEL は、 LC タンク型 PLL を使用するアプリケーションの場合のみインスタンシエートする必要が

あります。

各 GTYE3/4_CHANNEL プリミティブは、チャネル PLL (CPLL)、トランスミッター、レシーバーをそれぞれ 1 つ備

えています。

図 1-2 に、 GTYE3/4_CHANNEL プリミティブのトポロジを示します。

RX/TX クロック分周器へクロックを供給するチャネルクロッキングアーキテクチャの詳細は、 38 ページの図 2-11

を参照してください。


図 1-2: GTYE3/4_CHANNEL プリミティブのトポロジ

PISO

TXPre/PostEmp

TXOOB and

PCIe

TX Clock Dividers

Polarity SATAOOB

PCIe Beacon

PhaseAdjustFIFO

TX PIPE Control

TX Sync Gearbox

8B/10BEncoder TX

Interface

To RX Parallel Data(Near-End PCSLoopback)

From RX Parallel Data (Far-End PMA

Loopback)

From RX Parallel Data (Far-End PCS

Loopback)

TXDriver

TX Phase Interpolator

TX PhaseInterpolatorController

TX PMA TX PCS

TX AsyncGearbox

128B/130BEncoder

PatternGenerator

SIPO

DFE

RX OOB

RXEQ

RXClock

Dividers

Polarity

PRBSChecker

CommaDetect

andAlign

RX Sync Gearbox

RXInterface

From Channel Clocking

Architecture

RXElasticBuffer

RX Async Gearbox

RX PIPEControl

RX StatusControl

PCIe RX Buffer

Block Detect Align

128B/130B Decoder

8B/10BDecoder

From Channel Clocking

Architecture

To RX EQ(Near-End PMALoopback)

X19574-082217





UltraScale FPGAs Transceivers WizardUltraScale FPGAs Transceivers Wizard (以降ウィザードと呼ぶ) は、 UltraScale FPGA の GTYE3_COMMON および

GTYE3_CHANNEL プリミティブと、 UltraScale+ FPGA の GTYE4_COMMON および GTYE4_CHANNEL プリミティ

ブをインスタンシエートする際のラッパー生成に使用できます。このウィザードは、 IP カタログの [IOInterfaces] カ

テゴリにあります。

推奨: これを使用する前に、必ず新の IP アップデートをダウンロードしてください。ウィザードの使用方法は、

『UltraScale FPGA Transceivers Wizard 製品ガイド』 (PG182) [参照 4] を参照してください。

シミュレーション

機能の説明

GTYE3/4_CHANNEL プリミティブと GTYE3/4_COMMON プリミティブを使用するシミュレーションの場合、シ

ミュレーション環境およびテストベンチについて特定の要件があります。使用ハードウェア記述言語 (HDL) に基づ

いてサポートされるシミュレータの環境設定方法は、新版の『Vivado Design Suite ユーザーガイド : ロジックシ

ミュレーション』 (UG900) [参照 5] を参照してください。

GTYE3_CHANNEL プリミティブと GTYE3_COMMON プリミティブを使用するデザインのシミュレーションの要件

は次のとおりです。

• シミュレータが SecureIP モデルをサポートしている。

つまり、モデル化されたブロックのインプリメンテーションに使用される Verilog HDL の暗号化バージョンをサ

ポートする必要があります。 SecureIP は、 IP 暗号化方式です。 SecureIP モデルをサポートするには、 Verilog

LRM—IEEE Std 1364-2005 暗号化に準拠するシミュレータが必要です。

• VHDL シミュレーション用の混合言語シミュレータ。

SecureIP モデルは基本的に Verilog を使用します。これらを VHDL デザインで使用する場合は、混合言語シミュ

レータが必要です。シミュレータは、 VHDL および Verilog を同時にシミュレーションすることが要求されます。

• GTY トランシーバーの SecureIP モデルがインストールされている。

• SecureIP の使用に対応するようにシミュレータが適切に設定されている (初期化ファイル、環境変数)。

• シミュレータの精度が適切に設定されている (Verilog)。





ポートおよび属性

GTYE3/4_COMMON および GTYE3/4_CHANNEL プリミティブには、シミュレーション専用のポートはありません。

GTYE3/4_COMMON の属性

GTYE3/4_COMMON プリミティブにはシミュレーション専用の属性があります。これらの属性は合成に影響しませ

ん。表 1-2 に、シミュレーションでのみ使用される GTYE3/4_COMMON プリミティブの属性を示します。これらの

属性名は SIM_ で始まります。

GTYE3/4_CHANNEL の属性

GTYE3/4_CHANNEL プリミティブにはシミュレーション専用の属性があります。これらの属性は合成に影響しませ

ん。表 1-3 に、シミュレーションでのみ使用される GTYE3/4_CHANNEL プリミティブの属性を示します。これらの

属性名は SIM_ で始まります。

表 1-2: GTYE3/4_COMMON のシミュレーション専用属性

属性タイプ説明

SIM_MODE 文字列この属性は、シミュレーションモードを選択します。デフォルトは

FAST です。

SIM_RESET_SPEEDUP 文字列 TRUE (デフォルト ) の場合は、近似のリセットシーケンスを使用して

シミュレーションのリセット時間を短縮します。これは、リセット時

間やシミュレーション時間を高速化する際に使用します。 FALSE の場

合は、モデルがハードウェアリセット動作を細部にわたってエミュ

レートします。 TX または RX バッファーバイパス機能の使用時に、

SIM_RESET_SPEEDUP を FAST_ALIGN に設定してシミュレーション

時間を短縮できます。

SIM_VERSION 整数 UltraScale FPGA のみ:

シリコンのリビジョンと一致させるため、シミュレーションバージョ

ンを選択します。デフォルトは 2 です。

SIM_DEVICE 文字列 UltraScale+ FPGA のみ:

シリコンのリビジョンと一致させるため、シミュレーションバージョ

ンを選択します。デフォルトは ULTRASCALE_PLUS です。

表 1-3: GTYE3/4_CHANNEL のシミュレーション専用属性


SIM_MODE 文字列この属性は、シミュレーションモードを選択します。デフォル

トは FAST です。

SIM_RESET_SPEEDUP 文字列 TRUE (デフォルト ) の場合は、近似のリセットシーケンスを使

用してシミュレーションのリセット時間を短縮します。これは、

リセット時間やシミュレーション時間を高速化する際に使用し

ます。 FALSE の場合は、モデルがハードウェアリセット動作を

細部にわたってエミュレートします。 TX または RX バッファー

バイパス機能の使用時に、 SIM_RESET_SPEEDUP を

FAST_ALIGN に設定してシミュレーション時間を短縮できます。





インプリメンテーション

機能の説明

通常、 GTY トランシーバークワッドの位置は設計プロセスの初期段階で指定します。クロックリソースを適切に使

用し、ボード設計時のシグナルインテグリティの解析を容易にするため、インプリメンテーションフローでは XDC

ファイル内で配置制約を使用することによってこの指定を円滑に行います。

各 GTY トランシーバーチャネルと共通プリミティブの位置は、列番号とその列内での位置を表す XY 座標を使用し

て指定します。 X0Y0 座標のトランシーバーは、与えられたデバイス /パッケージの組み合わせで、一番下に位置す

るバンクのも下に配置されます。

GTY トランシーバーを使用するデザインの XDC ファイルの生成方法は 2 とおりありますが、 UltraScale FPGAs

Transceivers Wizard の使用を推奨します。このウィザードでトランシーバーをコンフィギュレーションし、 GTY トラ

ンシーバーの配置情報のプレースホルダーを含む XDC ファイルテンプレートを自動的に生成します。この方法で生

成された XDC ファイルは編集可能で、パラメーターや配置情報をアプリケーション用にカスタマイズできます。

XDC ファイルを生成するもう 1 つの方法は手書きによるものです。この方法で作成する場合、トランシーバーの動

作を制御するコンフィギュレーション属性およびタイル位置のパラメーターの両方を入力する必要があります。

GTY トランシーバーのコンフィギュレーションに必要なすべてのパラメーターを確実に入力するよう、十分に注意

してください。

LC タンク型 PLL が必要なアプリケーションでは、 GTYE3/4_COMMON プリミティブを、図 1-3 に示すようにインス

タンシエートする必要があります。

SIM_RECEIVER_DETECT_PASS ブール型 UltraScale FPGA のみ:

TRUE または FALSE に設定可能であり、シミュレーションにお

いて未接続のレシーバーを使用するか、接続されたレシーバー

を使用するか指定します。

SIM_TX_EIDLE_DRIVE_LEVEL 文字列 UltraScale FPGA のみ:

0、 1、 X、または Z に設定可能であり、外部プルアップ抵抗を

使用して、電気的アイドル状態のシミュレーションや受信検出

が可能です。デフォルトは 0 です。

SIM_VERSION 整数 UltraScale FPGA のみ:

シリコンのリビジョンと一致させるため、シミュレーション

バージョンを選択します。デフォルトは 2 です。

SIM_DEVICE 文字列 UltraScale+ FPGA のみ:

シリコンのリビジョンと一致させるため、シミュレーション

バージョンを選択します。デフォルトは ULTRASCALE_PLUS

です。

表 1-3: GTYE3/4_CHANNEL のシミュレーション専用属性 (続き)






各チャネルにはチャネル PLL (CPLL) が 1 つ含まれます。したがって、 GTYE3/4_COMMON プリミティブをインスタ

ンシエートする必要がなく、基準クロックを直接 GTYE3/4_CHANNEL プリミティブに接続できます。


図 1-3: 4 つのチャネルのコンフィギュレーション (GTYE3/4_COMMON の QPLL から基準クロックが供給される)

GTYE3/4_COMMON

IBUFDS_GTE3/4

2

GTYE3/4_CHANNEL

QPLL0

QPLL1

CPLL

TX

RX

GTYE3/4_CHANNEL

CPLL

TX

RX

GTYE3/4_CHANNEL

CPLL

TX

RX

GTYE3/4_CHANNEL

CPLL

TX

RX

X19575-090817




第 2 章

共有機能

基準クロックの入力/出力の構造

機能の説明

GTY トランシーバーの基準クロックの構造は、入力および出力の 2 つの動作モードをサポートします。入力モード

の場合、クワッド PLL またはチャネル PLL の駆動に使用する専用の基準クロック I/O ピンにユーザーデザインから

クロックを供給します。出力モードの場合、同じクワッド内にある 4 つのチャネルのいずれから出力されるリカバ

リクロック (RXRECCLKOUT) が専用の基準クロック I/O ピンに接続されます。その後、この出力クロックは別の場

所で基準クロック入力として使用できます。実行中に動作モードは変更することはできません。

入力モード

図 2-1 に、基準クロックの入力モードの構造を示します。入力は、 4/5 MGTAVCC (UltraScale FPGA の場合) または

MGTAVCC (UltraScale+ FPGA の場合) に接続された 50Ω で内部終端されています。基準クロックは、 UltraScale

FPGA の場合は IBUFDS_GTE3、 UltraScale+ FPGA の場合は IBUFDS_GTE4 ソフトウェアプリミティブにインスタン

シエートされています。基準クロックの入力を制御するポートおよび属性は、 IBUFDS_GTE3/4 プリミティブへ接続

されています。

図 2-1 に、基準クロック入力バッファーの内部構造を示します。


図 2-1: 基準クロック入力の構造

Nominal50Ω UltraScale FPGAs:

4/5 MGTAVCCUltraScale+ FPGAs:MGTAVCC

IBUFDS_GTE3/4

GTREFCLKP0/1

GTREFCLKN0/1

MGTAVCC

I

IB

CEB/2

1'b0

Reserved

O

ODIV2

REFCLK_HROW_CK_SEL

To GTREFCLK0/1 ofGTYE3/4_CHANNEL orGTYE3/4_COMMON

ToHROW

2'b00

2'b012'b10

2'b11

Nominal50Ω

X19576-081417




第 2 章: 共有機能


表 2-1 に、 IBUFDS_GTE3/4 ソフトウェアプリミティブの基準クロック入力ポートを示します。

表 2-2 に、基準クロック入力を構成する IBUFDS_GTE3/4 ソフトウェアプリミティブの属性を示します。

出力モード

基準クロック出力モードは、 OBUFDS_GTE3 および OBUFDS_GTE3_ADV (UltraScale FPGA の場合)、または

OBUFDS_GTE4 および OBUFDS_GTE4_ADV (UltraScale+ FPGA の場合) の 2 つのソフトウェアプリミティブのいずれ

か一方を用いて利用できます。どちらのプリミティブを使用するかはアプリケーションで決定します。

RXRECCLKOUT が常に同じチャネルから生成される場合は、 OBUFDS_GTE3/4 を使用してください。

RXRECCLKOUT を供給するチャネルが動作中に変更可能な場合は、 OBUFDS_GTE3/4_ADV を使用します。

OBUFDS_GTE3/4_ADV プリミティブの使用時は、 GTYE3/4_COMMON プリミティブもインスタンシエートします。

OBUFDS_GTE3/4 プリミティブの使用時は、 GTYE3/4_COMMON をインスタンシエートする必要はありません。

表 2-1: 基準クロック入力ポート (IBUFDS_GTE3/4)

ポート方向クロックドメイン説明

CEB 入力 N/A クロックバッファー用のアクティブ Low の非同期クロックイ

ネーブル信号です。この信号が High になると、クロックバッ

ファーへの電力供給が停止します。

I 入力

(パッド )

N/A GTREFCLK0P および GTREFCLK1P へマップされる、基準クロッ

ク入力ポートです。

IB 入力

(パッド )

N/A GTREFCLK0N および GTREFCLK1N へマップされる、基準クロッ

ク入力ポートです。

O 出力 N/A GTYE3/4_COMMON または GTYE3/4_CHANNEL ソフトウェアプ

リミティブの GTREFCLK[0/1] 信号を駆動します。詳細は、 24 ペー

ジの「基準クロックの選択および分配」を参照してください。

ODIV2 出力 N/A この出力は、 O 信号または O を 2 分周した信号を出力するように

設定できます。また、 HROW 配線を介して BUFG_GT を駆動でき

ます。詳細は、 24 ページの「基準クロックの選択および分配」を

参照してください。

表 2-2: 基準クロック入力の属性 (IBUFDS_GTE3/4)


REFCLK_EN_TX_PATH 1 ビットバイナリ予約。常に 1'b0 に設定する必要があります。

REFCLK_HROW_CK_SEL 2 ビットバイナリ ODIV2 出力を設定します。

2'b00: ODIV2 = O

2'b01: ODIV2 = O を 2 分周した信号

2'b10: ODIV2 = 1'b0

2'b11: 予約

REFCLK_ICNTL_RX 2 ビットバイナリ予約。ウィザードの推奨値を使用してください。





OBUFDS_GTE3/4

図 2-2 に、 OBUFDS_GTE3/4 プリミティブを用いた、基準クロックの出力モードの構造を示します。基準クロックの

出力を制御するポートおよび属性は、 OBUFDS_GTE3/4 プリミティブへ接続されています。


表 2-3 に、 OBUFDS_GTE3/4 ソフトウェアプリミティブのポートを示します。

表 2-4 に、基準クロック出力を構成する OBUFDS_GTE3/4 ソフトウェアプリミティブの属性を示します。


図 2-2: OBUFDS_GTE3/4 を用いた基準クロック出力の使用モデル

表 2-3: 基準クロック出力ポート (OBUFDS_GTE3/4)


CEB 入力 N/A クロックバッファー用のアクティブ Low の非同期クロックイネー

ブル信号です。この信号が High になると、クロックバッファーへ

の電力供給が停止します。

I 入力 N/A リカバリクロック入力です。同じクワッド内にある 4 つの GTYE3/

4_CHANNEL のうちの 1 つの出力ポート RXRECCLKOUT に接続し

ます。

O 出力 N/A GTREFCLK0P および GTREFCLK1P へマップされる、基準クロッ

ク出力ポートです。

OB 出力 N/A GTREFCLK0N および GTREFCLK1N へマップされる、基準クロッ

ク出力ポートです。

表 2-4: 基準クロック出力の属性 (OBUFDS_GTE3/4)



REFCLK_ICNTL_TX 5 ビットバイナリ予約。ウィザードの推奨値を使用してください。

OBUFDS_GTE3/4

O

OB

MGTAVCC

CEB

I

FromRXRECCLKOUT ofGTYE3/4_CHANNEL

GTREFCLKP0/1

GTREFCLKN0/1

X19577-081417





OBUFDS_GTE3/4_ADV

図 2-3 に、 OBUFDS_GTE3/4_ADV プリミティブを用いた、基準クロックの出力モードの構造を示します。基準ク

ロックの出力を制御するポートおよび属性は、 OBUFDS_GTE3/4_ADV および GTYE3/4_COMMON ソフトウェアプ

リミティブへ接続されています。 GTYE3/4_COMMON の RXRECCLK0_SEL ポートおよび RXRECCLK1_SEL ポート

は、同じクワッド内にある 4 つの異なるチャネルから出力される RXRECCLKOUT のいずれかを選択するマルチプレ

クサーを制御します。


図 2-3: OBUFDS_GTE3/4_ADV を用いた基準クロック出力の使用モデル

RXRECCLKOUT

GTYE3/4_CHANNEL 0

RXRECCLKOUT

GTYE3/4_CHANNEL 1

RXRECCLKOUT

GTYE3/4_CHANNEL 2

RXRECCLKOUT

GTYE3/4_CHANNEL 3OBUFDS_GTE3/4_ADV

O

OB

MGTAVCC

GTREFCLKP1

GTREFCLKN1

OBUFDS_GTE3/4_ADV

O

OB

MGTAVCC

CEB

I[0]

GTREFCLKP0

GTREFCLKN0

2'b00

2'b01

2'b10

2'b11

I[1]

I[2]

I[3]I

GTYE3/4_COMMON

RXRECCLK0_SEL

RXRECCLK1_SEL

RXRECCLK_SEL

I[0]2'b00

2'b01

2'b10

2'b11

I[1]

I[2]

I[3]

RXRECCLK_SEL

CEB

X19578-081817






表 2-5 に、 OBUFDS_GTE3/4_ADV ソフトウェアプリミティブのポートを示します。

表 2-6 に、基準クロック出力を構成する OBUFDS_GTE3/4_ADV ソフトウェアプリミティブの属性を示します。

表 2-5: 基準クロック出力ポート (OBUFDS_GTE3/4_ADV)


CEB 入力 N/A クロックバッファー用のアクティブ Low の非同期ク

ロックイネーブル信号です。この信号が High になる

と、クロックバッファーへの電力供給が停止します。

I[3:0] 入力 N/A リカバリクロック入力バスです。

チャネル 0 へマップする GTYE3/4_CHANNEL の

RXRECCLKOUT に I[0] を接続します。







O 出力 N/A GTREFCLK0P および GTREFCLK1P へマップされる、

基準クロック出力ポートです。

OB 出力 N/A GTREFCLK0N および GTREFCLK1N へマップされる、

基準クロック出力ポートです。

RXRECCLK_SEL[1:0] 入力非同期リカバリクロック入力用の選択を制御します。 GTYE3/

4_COMMON からの RXRECCLK0_SEL[1:0] 出力または

RXRECCLK1_SEL[1:0] 出力のいずれかに接続します。

O、 OB が GTREFCLK0P/N にマップされている場合、

RXRECCLK0_SEL を使用します。

O、 OB が GTREFCLK1P/N にマップされている場合、

RXRECCLK1_SEL を使用します。

表 2-6: 基準クロック出力の属性 (OBUFDS_GTE3/4_ADV)



REFCLK_ICNTL_TX 5 ビットバイナリ予約。ウィザードの推奨値を使用してください。





基準クロックの選択および分配

機能の説明

UltraScale デバイスの GTY トランシーバーには複数の基準クロック入力オプションがあります。クロックの選択や

可用性は 7 シリーズ FPGA GTX/GTH トランシーバーと同じですが、 UltraScale デバイスの GTH トランシーバーの基

準クロックアーキテクチャは、 2 つの LC タンク型 PLL (QPLL) と 1 つのリングオシレーター (CPLL) 型 PLL をサ

ポートします。

構造的には、クワッド (Q) と呼ばれるグループの中に 4 つの GTYE3/4_CHANNEL プリミティブ、 1 つの GTYE3/

4_COMMON プリミティブ、 2 つの専用の外部基準クロックピンペア、および専用の基準クロック配線が含まれて

います。 GTYE3/4_CHANNEL プリミティブは、各トランシーバーにインスタンシエートされる必要があります。

高性能 QPLL が必要な場合は、 GTYE3/4_COMMON プリミティブのインスタンシエートも必要です。クワッド

(Q(n)) の基準クロックは一般に、 GTNORTHREFCLK を介して下にある大で 2 つのクワッド (Q(n–1) または Q(n-2))

から、または GTSOUTHREFCLK を介して上にある大で 2 つのクワッド (Q(n+1) または Q(n+2)) からも供給できま

す。スタックドシリコンインターコネクト (SSI) テクノロジをサポートするデバイスの場合、 GTNORTHREFCLK お

よび GTSOUTREFCLK ポートを介する基準クロックの共有は、デバイス自身の SLR (Super Logic Region) 内に制限さ

れています。 SSI テクノロジの詳細は、『UltraScale および UltraScale+ デバイスデータシート』 [参照 6] を参照してく

ださい。

UltraScale FPGA の場合、ラインレートが 16.375Gb/s を超えるチャネルに別のクワッドから基準クロックを供給しな

いようにする必要があります。同じクワッド内にある 2 つのローカル基準クロックピンペアのいずれか一方を使用

することを推奨します。 16.375Gb/s を超えるラインレートで別のクワッドから基準クロックを供給する場合は、十

分なリンクマージンを確保できるかどうかをユーザーが確認する必要があります。ラインレートが 16.375Gb/s を超

える場合、 QPLL0 は GTREFCLK00 を使用し、 QPLL1 は GTREFCLK01 を使用する必要があります。

UltraScale+ FPGA の場合、ラインレートが 16.375Gb/s から 28.21Gb/s までのチャネルに 1 つ上または下のクワッドか

ら基準クロックを供給できます。共有する基準クロックを供給するクワッドは、そのクワッド内にある 2 つの専用

基準クロック入力ピンペアのいずれか一方を柔軟に使用できます。 28.21Gb/s を超えるラインレートでは、基準ク

ロックを共有できないので、 QPLL0 は GTREFCLK00 を使用し、 QPLL1 は GTREFCLK01 を使用する必要がありま

す。

基準クロックの特徴は次のとおりです。

• 上下方向へクロック配線

• QPLL または CPLL へ柔軟にクロックを入力

• QPLL または CPLL の基準クロックを静的または動的に選択可能

クワッドアーキテクチャには、 4 つの GTY トランシーバー、 2 つの専用基準クロックピンペア、および専用の上下

方向の基準クロック配線があります。クワッド内の各 GTY トランシーバーには、 6 つのクロック入力があります。

• 2 つのローカル基準クロックピンペア、 GTREFCLK0 または GTREFCLK1

• 上にあるクワッドから受ける 2 つの基準クロックピンペア (GTSOUTHREFCLK0 または GTSOUTHREFCLK1)

• 下にあるクワッドから受ける 2 つの基準クロックピンペア (GTNORTHREFCLK0 または GTNORTHREFCLK1)





上にある 2 つのクワッド Q(n+1) および Q(n+2) から供給できるクロックソースは全部で 4 つありますが、下方向のク

ロック入力は 2 つしかないため、上のクワッドから Q(n) に対して同時に物理接続できる基準クロックピンペアは

2 つまでです。また、上のクワッド Q(n+1) がさらに 2 つ上のクワッド Q(n+3) から基準クロックピンペアを受けてい

る場合、上にあるクワッドから受けることのできる基準クロックピンペアの数は 4 つから 2 つまたは 3 つに減少し

ます。これは、各クワッドに接続している下方向の基準クロック配線トラックが合計で 2 つしかないためです。

下のクワッドから基準クロックを供給する場合も同じ規則が適用されます。下にある 2 つのクワッド Q(n-1) および

Q(n-2) から供給できるクロックソースは全部で 4 つありますが、上方向のクロック入力は 2 つしかないため、下の

クワッドから Q(n) に対して同時に物理接続できる基準クロックピンペアは 2 つまでです。また、下のクワッド

Q(n-1) がさらに 2 つ下のクワッド Q(n-3) から基準クロックピンペアを受けている場合、下にあるクワッドから受け

ることのできる基準クロックピンペアの数は 4 つから 2 つまたは 3 つに減少します。これは、各クワッドに接続し

ている上方向の基準クロック配線トラックも合計で 2 つしかないためです。たとえば、 Q(n-1) の基準クロックを両

方とも Q(n-3) から供給している場合、 Q(n) に下のクワッドから基準クロックピンを供給できるのは Q(n-1) のみで

す。Q(n-3) から Q(n-1) へ 2 つの基準クロックを供給するために 2 つの配線トラックが既に使用されているため、Q(n)

は Q(n-2) の基準クロックピンにはアクセスできません。

図 2-4 に、単一 GTYE3/4_COMMON プリミティブ内にある基準クロックのマルチプレクサー構造図を示します。

このマルチプレクサーへ複数の基準クロックソースを接続する場合には、 QPLL0REFCLKSEL および

QPLL1REFCLKSEL ポートが必要です。通常は、単一基準クロックの使用がも一般的です。この場合、基準ク

ロックを GTREFCLK00 および GTREFCLK01 ポートに接続し、 QPLL0REFCLKSEL および QPLL1REFCLKSEL ポー

トを 3'b001 に接続します。複雑なマルチプレクサーおよび関連配線の処理は、ザイリンクスのソフトウェアツー

ルで実行されます。


図 2-4: QPLL の基準クロック選択マルチプレクサー

GTREFCLK00GTREFCLK10

GTNORTHREFCLK00GTNORTHREFCLK10GTSOUTHREFCLK00GTSOUTHREFCLK10

GTGREFCLK0


GTNORTHREFCLK01GTNORTHREFCLK11GTSOUTHREFCLK01GTSOUTHREFCLK11

GTGREFCLK1

QPLL0REFCLKSEL[2:0]

01234567

QPLL0 QPLL0OUTCLK

QPLL0OUTREFCLK

GTYE3/4_COMMON

QPLL1REFCLKSEL[2:0]

01234567

QPLL1 QPLL1OUTCLK

QPLL1OUTREFCLK

X19579-090817





同様に、図 2-5 に、単一 GTYE3/4_CHANNEL プリミティブ内にある基準クロックのマルチプレクサー構造図を示し

ます。このマルチプレクサーへ複数の基準クロックソースを接続する場合には、 CPLLREFCLKSEL ポートが必要で

す。通常は、単一基準クロックの使用がも一般的です。この場合、基準クロックを GTREFCLK0 ポートに接続し、

CPLLREFCLKSEL ポートを 3'b001 に接続します。複雑なマルチプレクサーおよび関連配線の処理は、ザイリンク

スのソフトウェアツールで実行されます。


図 2-5: CPLL の基準クロック選択マルチプレクサー

GTREFCLK0

GTREFCLK1

GTNORTHREFCLK0

GTNORTHREFCLK1

GTSOUTHREFCLK0

GTSOUTHREFCLK1

GTGREFCLK

CPLLREFCLKSEL[2:0]

0

1

2

3

4

5

6

7

CPLL

GTYE3/4_CHANNEL

CPLLOutputCLK

X19580-081417





外部基準クロックを 1 つ使用する場合

各クワッドには、外部クロックソースへ接続可能な専用の差動基準クロック入力ピンが 2 つあります

(MGTREFCLK0 [P/N] または MGTREFCLK1[P/N])。1 つの外部基準クロックを使用するモデルでは、 IBUFDS_GTE3/4

をインスタンシエートして専用の差動基準クロックソースのうち 1 つを利用する必要があります。図 2-6 に、シン

グルクワッド内にある複数のトランシーバーへ接続される 1 つの外部基準クロックを示します。ユーザーデザイン

では、GTY トランシーバーの場合は IBUFDS_GTE3/4 出力 (O) を GTYE3/4_COMMON および GTYE3/4_CHANNEL プ

リミティブの GTREFCLK0 ポートへ接続します。

注記: 図 2-6 に示す IBUFDS_GTE3/4 の図は、簡略化されたものです。出力ポート ODIV2 はフローティングのままに

しておき、入力ポート CEB はロジック 0 に設定します。

図 2-7 に、複数のクワッド内にある複数のトランシーバーへ接続される 1 つの外部基準クロックを示します。ユー

ザーデザインでは、 GTY トランシーバーの場合は IBUDFS_GTE3/4 出力 (O) を GTYE3/4_COMMON および GTYE3/

4_CHANNEL プリミティブの GTREFCLK0 ポートへ接続します。その場合、ザイリンクスのインプリメンテーショ

ンツールは、上/下側配線およびピンスワップに対して、必要に応じて、 1 つのクワッドから別のクワッドに基準ク

ロックを配線するために必要な調整を行います。


図 2-6: シングルクワッドにある複数のトランシーバーを使用する 1 つの外部基準クロック

Q(n)

IBUFDS_GTE3/4

I

IBO

MGTREFCLKP

MGTREFCLKN

GTYE3/4_CHANNEL

GTREFCLK0

GTREFCLK1

GTYE3/4_CHANNEL

GTREFCLK0

GTREFCLK1

GTYE3/4_CHANNEL

GTREFCLK0

GTREFCLK1

GTYE3/4_COMMON

GTREFCLK00

GTREFCLK10

GTYE3/4_CHANNEL

GTREFCLK0

GTREFCLK1

GTREFCLK01

GTREFCLK11

X19598-081417








図 2-7: 複数クワッドにある複数のトランシーバーを使用する 1 つの外部基準クロック

Q(n)

IBUFDS_GTE3/4

IIB OMGTREFCLKP

MGTREFCLKN

GTYE3/4_CHANNELGTREFCLK0GTREFCLK1



GTYE3/4_COMMONGTREFCLK00GTREFCLK10


Q(n-2)GTYE3/4_CHANNELGTREFCLK0GTREFCLK1





Q(n+2)GTYE3/4_CHANNELGTREFCLK0GTREFCLK1








X19599-081417





基準クロックを共有する場合、このようなコンフィギュレーションで発生するジッターを高速デザインのジッター

マージン要件内に抑えるには、次の規則に従う必要があります。

• ソースとなっているクワッドの上にあるクワッド数は大 2 つまで。

• ソースとなっているクワッドの下にあるクワッド数は大 2 つまで。

• 外部クロックピンペア (MGTREFCLKN/MGTERFCLKP) をクロックソースとするクワッドの合計数は大 5 つ

まで ( 大 20 トランシーバーまで)。

1 組のクロックピンペアでは、大 20 のトランシーバーへクロックを供給できます。 21 以上のトランシーバーを使

用するデザインでは、複数の外部クロックピンを使用してジッター制御の規則を確実に満たすようにしてください。

複数のクロックピンを使用する場合、これらのピンは外部バッファーを使用して同じオシレーターから駆動できます。

複数の外部基準クロックを使用する場合

各クワッドには、外部クロックソースへ接続可能な専用の差動基準クロック入力ピンが 2 つあります

(MGTREFCLK0[P/N] または MGTERFCLK1[P/N])。複数の外部基準クロックを使用する場合は、専用基準クロック

リソースを使用するために、専用基準クロックピンペアを対応する IBUDFS_GTE3 プリミティブにインスタンシ

エートする必要があります。

1 つ目の外部基準クロック (MGTREFCLK0[P/N]) は、 GTY トランシーバーの場合は IBUFDS_GTE3/4 出力 (O) を

GTYE3/4_COMMON および GTYE3/4_CHANNEL プリミティブの GTERFCLK0 ポートへ接続します。 2 つ目の外部基

準クロック (MGTERFCLK1[P/N]) も同様に、 GTY トランシーバーの場合は IBUFDS_GTE3/4 出力 (O) を GTYE3/

4_COMMON および GTYE3/4_CHANNEL プリミティブの GTREFCLK1 ポートへ接続します。

各クワッドの QPLL および各トランシーバーの CPLL は、シングルクワッドの MGTREFCLK0[P/N] または

MGTERCLK1[P/N] のいずれかをソースとします (図 2-8)。ユーザーは、 QPLL0/1REFCLKSEL[2:0] および

CPLLREFCLKSEL[2:0] をそれぞれの値に設定し、基準クロックのソースを選択できます。







基準クロックの選択は柔軟性に優れているため、クワッド内の各トランシーバーは、上下にある 2 つのクワッドの

専用基準クロックを使用することが可能です。図 2-9 および図 2-10 では、 GTNORTHREFCLK と GTSOUTHREFCLK

ポートを使用して、あるクワッドのトランシーバーが別のクワッドの専用基準クロックへアクセスする例を示しま

す。 GTY の各トランシーバー PLL に対して複数の基準クロックオプションがある場合、ユーザーデザインではデ

ザイン要件に応じて QPLL0/1REFCLKSEL[2:0] および CPLLREFCLKSEL[2:0] を設定する必要があります。


図 2-8: シングルクワッドにある複数の基準クロックを使用する複数の GTY トランシーバー

Q(n)

IBUFDS_GTE3/4

I

IBO

MGTREFCLK0P

MGTREFCLK0N

GTYE3/4_CHANNEL

GTREFCLK0

GTREFCLK1

GTYE3/4_CHANNEL

GTREFCLK0

GTREFCLK1

GTYE3/4_CHANNEL

GTREFCLK0

GTREFCLK1

GTYE3/4_COMMON

GTREFCLK00

GTREFCLK10

GTYE3/4_CHANNEL

GTREFCLK0

GTREFCLK1

IBUFDS_GTE3/4

I

IBO

MGTREFCLK1P

MGTREFCLK1N

GTREFCLK01

GTREFCLK11

X19600-081817





図 2-9 について説明します。

1. CPLLREFCLKSEL[2:0] を使用して GTREFCLK0/1、 GTNORTHREFCLK0/1、および GTSOUTHREFCLK0/1 を選

択します。

2. IBUFDS_GTE3/4 の図は簡略化されたものです。出力ポート ODIV2 はフローティングのままにしておき、入力

ポート CEB はロジック 0 に設定します。


図 2-9: 異なるクワッドにある複数の基準クロックで CPLL を使用する複数の GTY トランシーバー

Q(n)

IBUFDS_GTE3/4

I

IBO

MGTREFCLK0P

MGTREFCLK0N

IBUFDS_GTE3/4

I

IBO

MGTREFCLK1P

MGTREFCLK1N

Q(n-1)

IBUFDS_GTE3/4

I

IBO

MGTREFCLK0P

MGTREFCLK0N

IBUFDS_GTE3/4

I

IBO

MGTREFCLK1P

MGTREFCLK1N

GTREFCLK0GTREFCLK1

GTSOUTHREFCLK0GTSOUTHREFCLK1

GTYE3/4_CHANNEL

GTNORTHREFCLK0GTNORTHREFCLK1

GTREFCLK0GTREFCLK1


GTYE3/4_CHANNEL


X19601-081817






1. QPLL0REFCLKSEL[2:0] を使用して GTREFCLK00/10、 GTNORTHREFCLK00/10、および GTSOUTHREFCLK00/

10 を選択します。 QPLL1REFCLKSEL[2:0] を使用して GTREFCLK01/11、 GTNORTHREFCLK01/11、および

GTSOUTHREFCLK01/11 を選択します。

2. IBUFDS_GTE3/4 の図は簡略化されたものです。出力ポート ODIV2 はフローティングのままにしておき、入力

ポート CEB はロジック 0 に設定します。


図 2-10: 異なるクワッドにある複数の基準クロックで QPLL を使用する複数の GTY トランシーバー

Q(n)

IBUFDS_GTE3/4

I

IBO

MGTREFCLK0P

MGTREFCLK0N

IBUFDS_GTE3/4

I

IBO

MGTREFCLK1P

MGTREFCLK1N

Q(n-1)

IBUFDS_GTE3/4

I

IBO

MGTREFCLK0P

MGTREFCLK0N

IBUFDS_GTE3/4

I

IBO

MGTREFCLK1P

MGTREFCLK1N



GTYE3/4_COMMON





GTYE3/4_COMMON


GTREFCLK00

GTREFCLK11




GTNORTHREFCLK00

GTNORTHREFCLK11

X19610-081817





基準クロックを共有する場合、このようなコンフィギュレーションで発生するジッターを高速デザインのジッター

マージン要件内に抑えるには、次の規則に従う必要があります。

• ソースとなっているクワッドの上にあるクワッド数は大 2 つまで。

• ソースとなっているクワッドの下にあるクワッド数は大 2 つまで。

• 外部クロックピンペア (MGTREFCLKN/MGTREFCLKP) をクロックソースとするクワッドの合計数は大 5 つ

まで ( 大 20 トランシーバーまで)。

1 組のクロックピンペアでは、大 20 のトランシーバーへクロックを供給できます。 21 以上のトランシーバーを使

用するデザインでは、複数の外部クロックピンを使用してジッター制御の規則を確実に満たすようにしてください。

複数のクロックピンを使用する場合、これらのピンは外部バッファーを使用して同じオシレーターから駆動できます。

基準クロックソースを動的に変更する必要があるマルチレートデザインの場合は、 QPLL0/1REFCLKSEL ポートお

よび CPLLREFCLKSEL ポートを使用してソースを動的に選択します。選択後、ユーザーデザインではアクティブ

High の CPLLPD および QPLL0/1RESET ポートで CPLL と QPLL をリセットし、続けて初期化プロセスを実行する必

要があります (52 ページの「リセットおよび初期化」参照)。

トランシーバーからのクロック出力 TXOUTCLK および RXOUTCLK は BUFG_GT バッファーを使用する必要があり

ます。クロック出力をファブリックに接続する場合も BUFG_GT を使用する必要があります。 IBUFDS クロックを

ファブリックに接続する必要がある場合、 BUFG_GT を経由する必要があります。 GTREFCLKMONITOR、

REFCLKOUTMONITOR0/1 などのクロックモニター信号は BUFG_GT にアクセスできません。クロッキングリソー

スの詳細は、『UltraScale アーキテクチャクロッキングリソースユーザーガイド』 (UG572) [参照 3] を参照してくだ

さい。

重要: デバイスコンフィギュレーション時には、 MGTREFCLK[0/1]P および MGTREFCLK[0/1]N からの入力を使用す

る IBUFDS_GTE3/4 からのクロック出力は、次を満たす場合にのみ使用できます。

• GTPOWERGOOD 信号が既に High にアサートされている。

• GTPOWERGOOD が High にアサートされてから少なくとも 250µs 経過している。

UltraScale+ FPGA の場合、 Production リリースの UltraScale FPGAs Transceiver Wizard で GTPOWERGOOD 信号を遅延

させることによってこの要件に対応します。






表 2-7 および表 2-8 に、GTYE3/4_CHANNEL および GTYE3/4_COMMON プリミティブのクロックポートと属性を示

します。

表 2-7: GTYE3/4_CHANNEL のクロックポート

ポート方向クロックドメイン

説明

CPLLREFCLKSEL[2:0] 入力非同期チャネル PLL の入力基準クロックを動的に選択するための

入力です。チャネル PLL の基準クロック選択マルチプレク

サーへクロックソース 1 つのみを接続する場合は、この入

力を 3'b001 に設定して GTREFCLK0 へ接続してください。

基準クロック入力の変更後は、チャネル PLL をリセットす

る必要があります。

000: 予約

001: GTREFCLK0 を選択


011: GTNORTHREFCLK0 を選択


101: GTSOUTHREFCLK0 を選択


111: GTGREFCLK を選択

GTGREFCLK 入力クロックインターコネクト内部のロジックで生成される基準クロッ

クです。内部テスト専用です。

GTNORTHREFCLK0 入力クロック下のクワッドから上方向へのクロックです。

GTNORTHREFCLK1 入力クロック下のクワッドから上方向へのクロックです。

GTREFCLK0 入力クロック IBUFDS_GTE3/4 で駆動されるチャネル PLL 用の外部クロッ

クです。詳細は、 314 ページの「GTY トランシーバーの基

準クロックのチェック項目」を参照してください。

GTREFCLK1 入力クロック IBUFDS_GTE3/4 で駆動されるチャネル PLL 用の外部クロッ

クです。詳細は、 314 ページの「GTY トランシーバーの基

準クロックのチェック項目」を参照してください。

GTSOUTHREFCLK0 入力クロック上のクワッドから下方向へのクロックです。

GTSOUTHREFCLK1 入力クロック上のクワッドから下方向へのクロックです。

QPLL0CLK 入力クロック高性能クワッド PLL からのクロック入力です。高性能ク

ワッド PLL を使用して TX や RX チャネルを駆動する場合

は、 GTYE3/4_COMMON プリミティブからの

QPLL0OUTCLK を、このポートへ接続する必要があります。

QPLL1CLK 入力クロック高性能クワッド PLL からのクロック入力です。高性能ク

ワッド PLL を使用して TX や RX チャネルを駆動する場合

は、 GTYE3/4_COMMON プリミティブからの

QPLL1OUTCLK を、このポートへ接続する必要があります。

QPLL0REFCLK 入力クロックこのポートは、 GTYE3_COMMON の QPLL0OUTREFCLK

ポートへ接続します。





QPLL1REFCLK 入力クロックこのポートは、 GTYE3_COMMON の QPLL1OUTREFCLK


RXSYSCLKSEL[1:0] 入力非同期 RXOUTCLK を駆動する PLL 基準クロックソースを選択し

ます。

00 = CPLL

10 = QPLL0

11 = QPLL1

TXSYSCLKSEL[1:0] 入力非同期 TXOUTCLK を駆動する PLL 基準クロックソースを選択し

ます。

00 = CPLL

10 = QPLL0

11 = QPLL1

TXPLLCLKSEL[1:0] 入力非同期 TX データパスを駆動する PLL を選択します。

00 = CPLL

10 = QPLL1

11 = QPLL0

RXPLLCLKSEL[1:0] 入力非同期 RX データパスを駆動する PLL を選択します。

00 = CPLL

10 = QPLL1

11 = QPLL0

GTREFCLKMONITOR 出力クロック CPLL の基準クロック選択マルチプレクサーの出力です。

表 2-7: GTYE3/4_CHANNEL のクロックポート (続き)


説明





表 2-8: GTYE3/4_COMMON のクロックポート


説明

QPLL0REFCLKSEL[2:0] 入力非同期クワッド PLL0 の入力基準クロックを動的に選択するた

めの入力です。クワッド PLL の基準クロック選択マル

チプレクサーへクロックソース 1 つのみを接続する場

合は、 3'b001 に設定して GTREFCLK00 へ接続してく

ださい。

基準クロック入力の変更後は、クワッド PLL をリセット

する必要があります。

000: 予約







111: GTGREFCLK0 を選択

QPLL1REFCLKSEL[2:0] 入力非同期クワッド PLL1 の入力基準クロックを動的に選択するた

めの入力です。クワッド PLL の基準クロック選択マル

チプレクサーへクロックソース 1 つのみを接続する場

合は、 3'b001 に設定して GTREFCLK01 へ接続してく

ださい。

基準クロック入力の変更後は、クワッド PLL をリセット


000: 予約







111: GTGREFCLK1 を選択

GTNORTHREFCLK00

GTNORTHREFCLK01

入力クロック下の MGTREFCLK0 から上方向へのクロックです。

GTNORTHREFCLK10

GTNORTHREFCLK11

入力クロック下の MGTREFCLK1 から上方向へのクロックです。

GTREFCLK00

GTREFCLK10

入力クロック IBUFDS_GTE3/4 で駆動されるクワッド PLL0 用の外部

からのジッター安定クロックです。

GTREFCLK01

GTREFCLK11

入力クロック IBUFDS_GTE3/4 で駆動されるクワッド PLL1 用の外部

からのジッター安定クロックです。





チャネル PLL

機能の説明

各 GTY トランシーバーチャネルには、リング型のチャネル PLL (CPLL) が 1 つ含まれています。図 2-11 に、チャネ

ルプリミティブ内のクロッキングアーキテクチャを示します。 TX クロック分周器および RX クロック分周器は、そ

れぞれ個別に QPLL0/1 または CPLL からのクロックを選択できるため、 TX データパスと RX データパスは異なる基

準クロック入力を使用する非同期周波数で動作できます。

重要: UltraScale+ FPGA で CPLL を使用する場合は、 Production リリースのウィザードを使用する必要があります。

GTSOUTHREFCLK00

GTSOUTHREFCLK01

入力クロック上の MGTREFCLK0 から下方向へのクロックです。

GTSOUTHREFCLK10

GTSOUTHREFCLK11

入力クロック上の MGTREFCLK1 から下方向へのクロックです。

QPLL0OUTCLK 出力クロック高性能クワッド PLL0 のクロック出力です。トランス

ミッターまたはレシーバーで高性能クワッド PLL0 ク

ロックソースが必要な場合は、このポートを GTYE3/

4_CHANNEL の QPLL0CLK ポートに接続します。

QPLL1OUTCLK 出力クロック高性能クワッド PLL1 のクロック出力です。トランス

ミッターまたはレシーバーで高性能クワッド PLL0 ク

ロックソースが必要な場合は、このポートを GTYE3/

4_CHANNEL の QPLL1CLK ポートに接続します。

QPLL0OUTREFCLK 出力クロックこのポートは、 GTYE3/4_CHANNEL の QPLL0REFCLK


QPLL1OUTREFCLK 出力クロックこのポートは、 GTYE3/4_CHANNEL の QPLL1REFCLK


REFCLKOUTMONITOR0 出力クロック QPLL0 基準クロック選択マルチプレクサーの出力です。

REFCLKOUTMONITOR1 出力クロック QPLL1 基準クロック選択マルチプレクサーの出力です。

表 2-8: GTYE3/4_COMMON のクロックポート (続き)


説明





CPLL 入力クロックの選択については、 24 ページの「基準クロックの選択および分配」で説明しています。 CPLL 出

力は TX および RX クロック分周器ブロックへ接続し、これらのブロックでは PMA ブロックや PCS ブロックで使用

されるシリアルおよびパラレルクロックの生成が制御されます。 TX データパスおよび RX データパスが同じ VCO

周波数の整数倍のラインレートで動作する場合、 CPLL をこれらのデータパス間で共有できます。

図 2-12 に、 CPLL アーキテクチャの詳細を示します。入力クロックは、位相周波数検出器へ接続する前に M で分周

できます。 VCO の逓倍率および CPLL 出力周波数は、フィードバック分周器 (N1 および N2) で決定されます。ロッ

ク検出 (Lock Indicator) ブロックは、基準クロックの周波数と VCO フィードバッククロックの周波数を比較して、

PLL のロック条件を判断します。

GTY トランシーバーの PLL の公称動作範囲は 2.0GHz ～ 6.25GHz です。実際の CPLL の動作範囲はデバイスのス

ピードグレードにより異なります。詳細は、各デバイスのデータシート [参照 6] を参照してください。 UltraScale

FPGAs Transceivers Wizard がアプリケーション要件に応じて適切な CPLL 設定値を選択します。

CPLL 出力周波数 (GHz) は式 2-1 から求められます。

式 2-1

ラインレート (Gb/s) は式 2-2 から求められます。 D は、チャネル内の TX/RX クロック分周器の値を表します。

式 2-2


図 2-11: チャネルプリミティブ内のクロッキングアーキテクチャ


図 2-12: CPLL のブロック図

CPLLTX

ClockDividers

RXClock

Dividers

TX PCS

TX PMA

RX PCS

RX PMARE

FCLK

Dis

tribu

tion

from QPLL0/1

X19581-081817

PhaseFrequencyDetector

ChargePump VCOLoop

Filter

LockIndicator

PLLCLKIN

/ M

PLLLOCKED

PLLCLKOUT

/ N1/ N2

X19582-081817

fPL LClkout fPL LClkinN1 N2×

M-----------------×=

fL ineRatefPL LClkout 2×

D----------------------------=





表 2-9 に、分周器の有効な設定値を示します。


表 2-10 および表 2-11 に、 CPLL のポートおよび属性を示します。

表 2-9: CPLL 分周器の設定

係数属性有効値

M CPLL_REFCLK_DIV 1、 2

N2 CPLL_FBDIV 1、 2、 3、 4、 5

N1 CPLL_FBDIV_45 4、 5

DRXOUT_DIV

TXOUT_DIV1、 2、 4、 8、 16(1)、 32(1)

1. TX/RXOUT_DIV = 16 および 32 は、 CPLL の使用時はサポートされません。

表 2-10: CPLL のポート


CPLLLOCKDETCLK 入力クロック CPLL へのフィードバック信号や基準クロック信

号を検出するための安定した基準クロックです。

CPLL へ入力される基準クロックまたは CPLL か

ら生成される出力クロック (TXOUTCLK など) を

使用してこのクロックは駆動できません。

このクロックは CPLLFBCLKLOST および

CPLLREFCLKLOST ポートの使用時にのみ必要で

す。 CPLL のロック検出、リセットおよびパワー

ダウン機能への影響はありません。

CPLLLOCKEN 入力非同期 CPLL のロック検出を有効にします。 CPLL を使用

中は常に High に接続する必要があります。 CPLL

を使用していない場合は、このポートを Low に接

続すると CPLLLOCK が誤って出力されるのを防

ぐことができます。

CPLLPD 入力非同期電力節約のために CPLL の電源を切断するアク

ティブ High 信号です。





CPLLREFCLKSEL 入力非同期 CPLL の入力基準クロックを動的に選択するため

の入力です。 CPLL の基準クロック選択マルチプ

レクサーへクロックソース 1 つのみを接続する場

合は、この入力を 3'b001 に接続してください。

基準クロック入力の変更後は、 CPLL をリセット


000: 予約








CPLLRESET 入力非同期予約。CPLLPD を使用して CPLL をリセットします。

CPLLFBCLKLOST 出力 CPLLLOCKDETCLK High の場合、 CPLL フィードバック分周器から

CPLL の位相周波数検出器へのフィードバックク

ロックが失われたことを示します。

CPLLLOCK 出力非同期アクティブ High の場合、この PLL 周波数ロック

信号は、 PLL 周波数があらかじめ判断した耐性範

囲内であることを示します。この条件が満たされ

るまで、トランシーバーおよびそのクロック出力

は信頼できません。

CPLLREFCLKLOST 出力 CPLLLOCKDETCLK High の場合、 CPLL の位相周波数検出器への基準

クロックが失われたことを示します。

注記:1. GTY トランシーバーを PCIe モードに設定する場合、 CPLLRESET と CPLLPD を一緒に接続します。

表 2-11: CPLL の属性


CPLL_CFG0 16 ビットの 16 進数予約。 CPLL のコンフィギュレーション設定です。ウィザードの

推奨値を使用してください。

CPLL_CFG1 16 ビットの 16 進数予約。 CPLL のコンフィギュレーション設定です。

ウィザードの推奨値を使用してください。

CPLL_CFG2 16 ビットの 16 進数予約。 CPLL のコンフィギュレーション設定です。


CPLL_CFG3 UltraScale FPGA:

6 ビットの 16 進数

UltraScale+ FPGA:


予約。 CPLL のコンフィギュレーション設定です。


表 2-10: CPLL のポート (続き)






使用モード

CPLL 設定を動的に変更する

CPLL 設定を動的に変更する際のイベントシーケンスを次に示します。 CPLL の変更に関連する情報のみが記載され

ています。

1. 準備が整ったら (すべての有効なデータが転送または受信された状態)、表 2-11 にリストされている属性を

CPLLREFCLKSEL および/または DRP ポートで変更します。

2. 55 ページの「CPLL リセット」で説明されているリセットガイドラインに従います。

3. CPLL がロックされたら、 GTTXRESET および/または GTRXRESET をアサートし、 60 ページの「GTTXRESET

パルスに応答する GTY トランシーバー TX のリセット」と 70 ページの「GTRXRESET パルスに応答する GTY

トランシーバー RX のリセット」で説明されているガイドラインに従います。

4. トランシーバーの動作を続けます。

CPLL_FBDIV 整数 38 ページの図 2-11 に示す、 CPLL のフィードバック分周器 N2 の

設定です。有効な値は、 1、 2、 3、 4、および 5 です。

CPLL_FBDIV_45 整数 38 ページの図 2-11 に示す、 CPLL の基準クロック分周器 N1 の設

定です。有効な値は、 4 および 5 です。

CPLL_INIT_CFG0 16 ビットの 16 進数予約。ウィザードの推奨値を使用してください。

CPLL_INIT_CFG1 8 ビットの 16 進数 UltraScale FPGA のみ:

予約。ウィザードの推奨値を使用してください。

CPLL_LOCK_CFG 16 ビットの 16 進数予約。ウィザードの推奨値を使用してください。

CPLL_REFCLK_DIV 整数 38 ページの図 2-11 に示す、CPLL の基準クロック分周器 M の設定

です。有効な値は、 1 および 2 です。

RXOUT_DIV(1)整数 38 ページの図 2-11 に示す、 RX データパス用の CPLL/QPLL の出

力クロック分周器 D の設定です。有効な値は、 1、 2、 4、 8、 16、

および 32 です。

TXOUT_DIV(1)整数 38 ページの図 2-11 に示す、 TX データパス用の CPLL/QPLL の出

力クロック分周器 D の設定です。有効な値は、 1、 2、 4、 8、 16、

および 32 です。

SATA_CPLL_CFG 文字列予約。 SATA アプリケーション用の設定です。ウィザードの推奨

値を使用してください。

注記:1. TXOUT_DIV/RXOUT_DIV = 16 および 32 は、 CPLL の使用時はサポートされません。

表 2-11: CPLL の属性 (続き)






クワッド PLL

機能の説明

各クワッドには、クワッド PLL と呼ばれる 2 つの LC タンク型 PLL (QPLL0 および QPLL1) があります。いずれの

QPLL も、同じクワッド内のシリアルトランシーバーチャネルと共有できますが、別のクワッドのチャネルとは共

有できません。チャネルが CPLL の動作範囲以上のラインレートで動作する場合は、 QPLL0/1 を使用する必要があ

ります。 GTYE3/4_COMMON プリミティブは GTY QPLL0/1 の両方を含み、 QPLL のどちらかを使用する場合インス

タンシエートする必要があります。

QPLL0/1 入力基準クロックの選択については、 24 ページの「基準クロックの選択および分配」で説明します。チャ

ネルの動作レートが 16.375Gb/s を超える場合、 QPLL0 は GTREFCLK0 を使用し、 QPLL1 は GTREFCLK1 を使用する

必要があります。 QPLL0/1 出力は、同じクワッド内の各シリアルトランシーバーチャネルの TX および RX クロッ

ク分周器ブロックへ接続し、これらのブロックでは PMA ブロックや PCS ブロックで使用されるシリアルおよびパラ

レルクロックの生成が制御されます。 38 ページの図 2-11 に、チャネルプリミティブ内のクロッキングアーキテク

チャを示します。

図 2-13 に、 QPLL0/1 アーキテクチャの詳細を示します。入力クロックは、位相周波数検出器へ接続する前に M で分

周できます。 VCO の逓倍率はフィードバック分周器 N で決定されます。ラインレートが 28.1Gb/s 未満の場合、 N と

小数部を組み合わせた実効分周率のフラクショナル N 分周器がサポートされます。 QPLL0/1 出力の周波数は、

QPLL[0/1]CLKOUT_RATE の設定によって決定されます。 QPLL[0/1]CLKOUT_RATE を Half に設定すると、出力周波

数は VCO 周波数の 1/2 です。 FULL に設定すると、出力周波数は VCO 周波数と同じ値になります。ロック検出

(Lock Indicator) ブロックは、基準クロックの周波数と VCO フィードバッククロックの周波数を比較して、 PLL の

ロック条件を判断します。

QPLL0/1 の VCO は、 2 つの異なる周波数帯域内で動作します。表 2-12 に、これらの帯域における公称周波数範囲を

示します。詳細は、『UltraScale および UltraScale+ デバイスデータシート』 [参照 6] を参照してください。

ウィザードがアプリケーション要件に応じて適切な QPLL 設定値を選択します。


図 2-13: QPLL0/1 の詳細図

表 2-12: QPLL0/1 の公称 VCO 動作範囲

QPLL 周波数 (GHz)

QPLL0 9.8-16.375

QPLL1 8.0-13.0

PhaseFrequencyDetector

ChargePump

/Fractional-N

LoopFilter

LockIndicator

PLLCLKIN

/M

PLLLOCKED

PLLCLKOUT/2VCO

X19583-081817





PLL 出力周波数 (GHz) は式 2-3 から求められます。ラインレートが 28.1Gb/s を超える場合、小数部はバイパスされ

ます。

式 2-3

ラインレート (Gb/s) は式 2-4 から求められます。 D は、チャネル内の TX/RX クロック分周器の値を表します。 D の

有効な設定値は、 39 ページの表 2-9 を参照してください。

式 2-4

式 2-3 に示したフィードバック分周器の小数部を求める方法を、式 2-5 に示します。

式 2-5

表 2-13 に、分周器の有効な設定値を示します。


表 2-14 および 46 ページの表 2-15 に、 QPLL のポートおよび属性を示します。

表 2-13: QPLL0/1 分周器の設定

係数属性有効値

MQPLL0_REFCLK_DIV

QPLL1_REFCLK_DIV1、 2、 3、 4

NQPLL0_FBDIV

QPLL1_FBDIV16-160

DRXOUT_DIV

TXOUT_DIV1、 2、 4、 8、 16、 32

QPLL_CLKOUTRATEQPLL0CLKOUT_RATE

QPLL1CLKOUT_RATE1 (Full)、 2 (Half)

SDMDATASDM0DATA

SDM1DATA0 – (224 – 1)

SDMWIDTHSDM0WIDTH

SDM1WIDTH16、 20、 24

fPL LClkout fPL LClkinN.Frac tionalPart

M QPLL _CLKOUTRATE×---------------------------------------------------------×=

fL ineRatefPL LClkout 2×

D----------------------------=

Frac tionalPart SDMDATA2S DMWIDTH------------------------=

表 2-14: QPLL0/1 のポート


QPLLDMONITOR0[7:0]/

QPLLDMONITOR1[7:0]出力非同期予約。

QPLL0CLKRSVD0/

QPLL1CLKRSVD0入力 – 予約。 1'b0 に接続されています。

QPLL0CLKRSVD1/

QPLL1CLKRSVD1入力 – 予約。 1'b0 に接続されています。

QPLL0FBCLKLOST/

QPLL1FBCLKLOST出力 QPLL0LOCKDETCLK/

QPLL1LOCKDETCLKHigh の場合、 QPLL0/1 フィードバック分周器から

QPLL0/1 の位相周波数検出器へのフィードバック

クロックが失われたことを示します。





QPLL0LOCK/QPLL1LOCK 出力非同期アクティブ High の場合、この QPLL0/1 周波数ロッ

ク信号は、 QPLL0/1 周波数があらかじめ判断した

耐性範囲内であることを示します。この条件が満

たされるまで、トランシーバーおよびそのクロッ

ク出力は信頼できません。

QPLL0LOCKDETCLK/

QPLL1LOCKDETCLK入力クロック QPLL0/1 へのフィードバック信号や基準クロック

信号を検出するための安定した基準クロックです。

このクロックは、 QPLL0/1 への入力基準クロック

または QPLL0/1 から生成される出力クロック

(TXOUTCLK など) を使用して駆動できません。

このクロックは QPLL0FBCLKLOST/

QPLL1FBCLKLOST および QPLL0REFCLKLOST/

QPLL1REFCLKLOST ポートの使用時にのみ必要で

す。 QPLL0/1 のロック検出、リセットおよびパ

ワーダウン機能への影響はありません。

同じクロックを使用して QPLL0LOCKDETCLK お

よび QPLL1LOCKDETCLK の両方を駆動できます。

QPLL0LOCKEN/

QPLL1LOCKEN入力非同期 QPLL0/1 のロック検出回路を有効にします。

常に High に接続する必要があります。

QPLL0OUTCLK/

QPLL1OUTCLK出力 N/A QPLL0/1 出力クロックです。 GTYE3/4_CHANNEL

プリミティブで、 QPLL0OUTCLK を QPLL0CLK

に、 QPLL1OUTCLK を QPLL1CLK に接続します。

QPLL0OUTREFCLK/

QPLL1OUTREFCLK出力 N/A QPLL0/1 基準出力クロックです。 GTYE3/

4_CHANNEL プリミティブで、QPLL0OUTREFCLK

を QPLL0REFCLK に、 QPLL1OUTREFCLK を

QPLL1REFCLK に接続します。

QPLL0PD/QPLL1PD 入力非同期電力節約のために QPLL0/1 の電源を切断するアク

ティブ High 信号です。

QPLL0REFCLKLOST/

QPLL1REFCLKLOST出力 QPLL0LOCKDETCLK/

QPLL1LOCKDETCLKHigh の場合、 QPLL0/1 の位相周波数検出器への基

準クロックが失われたことを示します。

表 2-14: QPLL0/1 のポート (続き)






QPLL0REFCLKSEL[2:0]/

QPLL1REFCLKSEL[2:0]入力非同期 QPLL0/1 の入力基準クロックを動的に選択するため

の入力です。 QPLL0/1 の基準クロック選択マルチプ

レクサーへクロックソース 1 つのみを接続する場

合は、この入力を 3'b001 に接続してください。

基準クロック入力の変更後は、QPLL0/1 をリセット


000: 予約








QPLL0RESET/QPLL1RESET 入力非同期アクティブ High であり、 QPLL0/1 内の分周器のほ

かに、 QPLL0/1 ロック検出とステータスブロック

もリセットします。

QPLLRSVD1[7:0] 入力 – 予約。ウィザードの推奨値を使用してください。




REFCLKOUTMONITOR0/

REFCLKOUTMONITOR1出力 N/A QPLL0/1 基準クロック選択マルチプレクサーの

出力です。

BGBYPASSB 入力非同期予約。 1'b1 に設定する必要があります。

この値は変更しないでください。

BGMONITORENB 入力非同期予約。 1'b1 に設定する必要があります。


BGPDB 入力非同期予約。 1'b1 に設定する必要があります。


BGRCALOVRD[4:0] 入力非同期予約。 5'b11111 に設定する必要があります。


BGRCALOVRDENB 入力非同期予約。 1'b1 に設定する必要があります。


RCALENB 入力非同期予約。 1'b1 に設定する必要があります。


PMARSVD0[7:0] 入力非同期予約。

PMARSVD1[7:0] 入力非同期予約。

SDM0RESET/

SDM1RESET入力非同期 QPLL0/1 内部のシグマデルタ型フラクショナル分

周器をリセットするアクティブ High のポートです。







SDM0DATA[24:0]/

SDM1DATA[24:0]入力非同期フィードバック分周器の小数部の分子を設定する

ための入力です。ビット [24] は使用しません。

SDM0WIDTH[1:0]/

SDM1WIDTH[1:0]入力非同期フィードバック分周器の小数部の分母を設定する

ための入力です。

00: 24

01: 20

10: 16

11: 予約

UltraScale+ FPGA のみ

QPLL0FBDIV[7:0]/

QPLL1FBDIV[7:0]入力非同期予約。 8'b00000000 に設定します。

SDM0TOGGLE/

SDM1TOGGLE入力非同期予約。 1'b0 に設定します。

SDM0FINALOUT[3:0]/

SDM1FINALOUT[3:0]出力非同期予約。

SDM0TESTDATA[14:0]/

SDM1TESTDATA[14:0]出力非同期予約。



表 2-15: QPLL0/1 の属性


BIAS_CFG0 16 ビットの 16 進数予約。ウィザードの推奨値を使用してください。





BIAS_CFG_RSVD UltraScale FPGA:

10 ビットバイナリ

UltraScale+ FPGA:



COMMON_CFG0 16 ビットの 16 進数予約。ウィザードの推奨値を使用してください。

COMMON_CFG1 16 ビットの 16 進数予約。ウィザードの推奨値を使用してください。

POR_CFG 16 ビットの 16 進数予約。ウィザードの推奨値を使用してください。

QPLL0_CFG0/

QPLL1_CFG016 ビットの 16 進数予約。ウィザードの推奨値を使用してください。

QPLL0_CFG1/


QPLL0_CFG1_G3/

QPLL1_CFG1_G316 ビットの 16 進数予約。ウィザードの推奨値を使用してください。

QPLL0_CFG2/QPLL1_CFG2 16 ビットの 16 進数予約。ウィザードの推奨値を使用してください。





QPLL0_CFG2_G3/

QPLL1_CFG2_G316 ビットの 16 進数予約。ウィザードの推奨値を使用してください。

QPLL0_CFG3/


QPLL0_CFG4/


QPLL0CLKOUT_RATE

QPLL1CLKOUT_RATE文字列ラインレートが 16.375Gb/s を超える場合は FULL に設定し、

それ以外の場合は HALF に設定します。

QPLL0_CP/

QPLL1_CP10 ビットバイナリ予約。ウィザードの推奨値を使用してください。

QPLL0_CP_G3/

QPLL1_CP_G310 ビットバイナリ予約。ウィザードの推奨値を使用してください。

QPLL0_FBDIV/

QPLL1_FBDIV

整数 42 ページの図 2-13 に示す、 QPLL0/1 のフィードバック分周器

N の設定です。有効な分周期の設定値は 16 ～ 160 です。

QPLL0_FBDIV_G3/

QPLL1_FBDIV_G3整数予約。ウィザードの推奨値を使用してください。

QPLL0_INIT_CFG0/

QPLL1_INIT_CFG016 ビットの 16 進数予約。ウィザードの推奨値を使用してください。

QPLL0_INIT_CFG1/

QPLL1_INIT_CFG18 ビットの 16 進数予約。ウィザードの推奨値を使用してください。

QPLL0_LOCK_CFG/

QPLL1_LOCK_CFG16 ビットの 16 進数予約。ウィザードの推奨値を使用してください。

QPLL0_LOCK_CFG_G3/

QPLL1_LOCK_CFG_G316 ビットの 16 進数予約。ウィザードの推奨値を使用してください。

QPLL0_LPF/

QPLL1_LPF10 ビットバイナリ予約。ウィザードの推奨値を使用してください。

QPLL0_LPF_G3/

QPLL1_LPF_G3

10 ビットバイナリ予約。ウィザードの推奨値を使用してください。

QPLL0_REFCLK_DIV/

QPLL1_REFCLK_DIV整数 42 ページの図 2-13 に示す、 QPLL0/1 の基準クロック分周器 M

の設定です。有効な値は、 1、 2、 3、および 4 です。

QPLL0_SDM_CFG0/

QPLL1_SDM_CFG016 ビットバイナリ予約。ウィザードの推奨値を使用してください。

QPLL0_SDM_CFG1/


QPLL0_SDM_CFG2/


RSVD_ATTR0 16 ビットの 16 進数予約。ウィザードの推奨値を使用してください。




表 2-15: QPLL0/1 の属性 (続き)






使用モード

QPLL 設定を動的に変更する

QPLL 設定を動的に変更する際のイベントシーケンスを次に示します。 QPLL の変更に関連する情報のみが記載され

ています。

1. 準備が整ったら (すべての有効なデータが転送または受信された状態)、表 2-15 にリストされている属性を

QPLL[0/1]REFCLKSEL および/または DRP ポートで変更します。

2. 「QPLL0/1 のリセット」で説明されているリセットガイドラインに従います。

3. QPLL がロックされたら、 GTTXRESET および/または GTRXRESET をアサートし、 60 ページの「GTTXRESET

パルスに応答する GTY トランシーバー TX のリセット」と 70 ページの「GTRXRESET パルスに応答する GTY

トランシーバー RX のリセット」で説明されているガイドラインに従います。

4. トランシーバーの動作を続けます。

クワッドにある複数の PLL または TXPIPPM を使用する

UltraScale FPGA のみが搭載する GTY トランシーバーの場合、クワッドで 2 つ以上の PLL または TXPIPPM コント

ローラーを使用しているときは表 2-16 に示すガイドラインすべてに従ってください。

SDM0INITSEED0_0/

SDM1INITSEED0_016 ビットバイナリ予約。ウィザードの推奨値を使用してください。

SDM0INITSEED0_1/

SDM1INITSEED0_19 ビットバイナリ予約。ウィザードの推奨値を使用してください。

SDM0_DATA_PIN_SEL/

SDM1_DATA_PIN_SEL1 ビットバイナリ UltraScale FPGA のみ:


SDM0_WIDTH_PIN_SEL/

SDM1_WIDTH_PIN_SEL1 ビットバイナリ UltraScale FPGA のみ:


RXOUT_DIV 整数 38 ページの図 2-11 に示す、 RX データパス用の QPLL0/QPLL1/

CPLL の出力クロック分周器 D の設定です。有効な値は、 1、

2、 4、 8、 16、および 32 です。

TXOUT_DIV 整数 38 ページの図 2-11 に示す、 TX データパス用の QPLL0/QPLL1/

CPLL の出力クロック分周器 D の設定です。有効な値は、 1、

2、 4、 8、 16、および 32 です。

PPF0_CFG/

PPF1_CFG16 ビットの 16 進数予約。ウィザードの推奨値を使用してください。


QPLL0CLKOUT_RATE/

QPLL1CLKOUT_RATE文字列予約。ウィザードの推奨値を使用してください。

QPLL0_PCI_EN/QPLL1_PCI_EN 1 ビットバイナリ予約。ウィザードの推奨値を使用してください。

QPLL0_RATE_SW_USE_DRP 1 ビットバイナリ予約。ウィザードの推奨値を使用してください。

表 2-15: QPLL0/1 の属性 (続き)






表 2-16: 補助的な QPLL ガイドライン

条件 TX レーン 0 TX レーン 1 TX レーン 2 TX レーン 3

QPLL0 VCO 周波数 < 12GHz

QPLL0 を除く PLL が

TX レーン 0 にクロック

を供給している場合、

その VCO 周波数は

QPLL0 VCO 周波数およ

びその高調波成分から

1000PPM 以上離れた値

の必要があります。

TX レーン 0 へのク

ロック供給に QPLL0

が使用される場合、

TXPIPPM を TX レーン

0 で有効にできません。

TXPIPPM はレーン 2

および 3 で使用してく

ださい。

TXPIPPM の機能が 4 つ

すべてのレーンで必要

であり、個別の PPM

制御が不要な場合は、

Dynamic Frac-N の使用

を検討してください。









TX レーン 1 へのク

ロック供給に QPLL0

が使用される場合、

TXPIPPM を TX レーン

1 で有効にできません。

TXPIPPM は TX レーン

2 および 3 で使用して

ください。







N/A N/A

QPLL1 VCO 周波数 < 10.3GHz

N/A N/A QPLL1 を除く PLL が








QPLL1 が TX レーン 2

にクロックを供給して

いる場合、 TXPIPPM

を TX レーン 2 で有効

にできません。



ださい。















QPLL1 が TX レーン 3

にクロックを供給して

いる場合、 TXPIPPM

を TX レーン 3 で有効

にできません。



ださい。











Dynamic Frac-N (UltraScale FPGA のみ)

通常、 SDM[0/1]DATA はスタティックフラクショナル N 分周器を生成するように固定して設定されていますが、

SDM[0/1]DATA の値を絶えず更新して TXPIPPM と同じ機能を実現できます。図 2-14 に、 Dynamic Frac-N が必要な場

合の GTY トランシーバーの使用方法を示します。 Dynamic Frac-N は QPLL を使用して動作するため、特定の QPLL

へ接続されたレーンに対する個別の PPM 制御はありません。 QPLL0 および QPLL1 が共に Dynamic Frac-N を使用し

ていれば、 2 つの独立したレーンを実現できます。

SDM[0/1]DATA は 25 ビットポートです。高いジッターの発生を回避するために、トグルする SDM[0/1]DATA ビット

の数を下位 18 ビットに制限する必要があります。 Center_frac-N は、トラッキング範囲全体で SDM[0/1]DATA の上位

7 ビットがトグルしないような値を選択する必要があります。表 2-17 に、有効な境界をすべて示します。境界がト

ラッキング範囲内に含まれないようにしてください。


図 2-14: Dynamic Frac-N の例

QPLL

Channel

PD LPF

Reference ClockCenter_fracN

offset

TXUSRCLK TXOUTCLK

Interconnect LogicBUFG_GT

Reference Recovered

Clock SDM[0/1]DATA

GTY Quad

X19611-081517

表 2-17: SDM M*(218/224) 境界のリスト

0 0.125 0.25 0.375 0.5 0.625 0.75 0.875

0.015625 0.140625 0.265625 0.390625 0.515625 0.640625 0.765625 0.890625

0.03125 0.15625 0.28125 0.40625 0.53125 0.65625 0.78125 0.90625

0.046875 0.171875 0.296875 0.421875 0.546875 0.671875 0.796875 0.921875

0.0625 0.1875 0.3125 0.4375 0.5625 0.6875 0.8125 0.9375

0.078125 0.203125 0.328125 0.453125 0.578125 0.703125 0.828125 0.953125

0.09375 0.21875 0.34375 0.46875 0.59375 0.71875 0.84375 0.96875

0.109375 0.234375 0.359375 0.484375 0.609375 0.734375 0.859375 0.984375





トラッキング範囲は Max_frac-N ～ Min_Frac-N です。表 2-18 に、 Dynamic Frac-N の有効および無効なコンフィギュ

レーションの例を示します。

Dynamic Frac-N (UltraScale+ FPGA のみ)

通常、 SDM*DATA はスタティックフラクショナル N 分周器を生成するように固定して設定されていますが、

SDM*DATA の値を絶えず更新して TXPIPPM と同じ機能を実現できます。図 2-14 に、 UltraScale+ FPGA で Dynamic

Frac-N が必要な場合の GTY トランシーバーの使用方法を示します。 Dynamic Frac-N は QPLL を使用して動作するた

め、特定の QPLL へ接続されたレーンに対する個別の PPM 制御はありません。QPLL0 および QPLL1 が共に Dynamic

Frac-N を使用していれば、 2 つの独立したレーンを実現できます。

Dynamic Frac-N では、ユーザーがストローブ (SDM*TOGGLE) パルスを操作し、これによってファブリックからトラ

ンシーバーへの SDM*DATA 転送を制御します。ここでは、 SDM*TOGGLE および SDM*DATA を駆動するロジック

のクロックソースを SYSTEM クロックと仮定します。

注記: 記号「*」は 0 または 1 を表します。たとえば SDM*DATA は SDM0DATA または SDM1DATA です。

図 2-15 と図 2-16 に、 QPLL FBCLK と SYSTEM クロックの周波数の関係が異なる場合の動作を示します。

表 2-18: Dynamic Frac-N のコンフィギュレーションの例

データレート (Gb/s)

REFCLK(MHz) PPM FBDIV Center Frac-N Max_Frac-N Min_Frac-N 有効な

コンフィギュレーション

9.956 248 ±100 40 0.14516129 0.14917581 0.14114677 あり

9.956 248.1 ±100 40 0.12898025 0.13299315 0.12496735 いいえ、範囲に 0.125

が含まれています。


図 2-15: FBCLK が SYSTEM クロックより高速な場合

T1 T2 T3

D2

FBCLK

SYSTEM Clock

Input to SDM*DATA

SDM*TOGGLET1

D0 D1

X19826-090517


図 2-16: FBCLK が SYSTEM クロックより低速な場合

T1T2 T3

D2Input to

SDM*DATA

SDM*TOGGLE

T1

D0 D1

FBCLK

SYSTEM Clock

X19827-090517





図 2-15 と図 2-16 のどちらにも、主要なタイミング要件として T1、 T2、 T3 の 3 つを示しています。これらのタイミ

ング要件について、表 2-19 で説明します。

リセットおよび初期化

GTY トランシーバーは、デバイスに電源を投入してコンフィギュレーションが完了後、使用する前に初期化が必要

です。 GTY のトランスミッター (TX) とレシーバー (RX) は、図 2-17 に示すように個別に並行して初期化できます。

GTY トランシーバー TX/RX の初期化には 2 つの手順があります。

1. TX/RX を駆動する PLL を初期化

2. TX と RX のデータパスを初期化 (PMA + PCS)

GTY トランシーバーの TX および RX は、 QPLL または CPLL のいずれかからクロック信号を受信できます。 TX/RX

で使用される PLL (QPLL/CPLL) は、 TX/RX を初期化する前に初期化する必要があります。 TX/RX で使用されるすべ

ての PLL は個別にリセットされ、そのリセット動作は、すべての TX/RX リセット動作から完全に独立しています。

TX と RX のデータパスの初期化は、関連する PLL がロックされた後にのみ実行してください。

表 2-19: タイミング要件

期間要件注釈

T1 ≥ 1 システムクロックサイクル SDM*TOGGLE をアサートする前に、少なくともこの長さだけ

SDM*DATA が安定しており有効である必要があります。期間 T1 は少な

くともシステムクロックの 1 サイクルの長さが必要です。この期間中、

SDM*TOGGLE は Low にする必要があります。

T2 ≥ 3 FBCLK サイクル少なくともこの長さだけ SDM*TOGGLE を High に維持する必要がありま

す。期間 T2 は少なくとも FBCLK の 3 サイクルの長さが必要です。 T2 の

期間中、 SDM*DATA が変化しないようにする必要があります。

T3 ≥ 3 FBCLK サイクル少なくともこの長さだけ SDM*TOGGLE を Low に維持する必要がありま

す。期間 T3 は少なくとも FBCLK の 3 サイクルの長さが必要です。 T3 の

期間中、 SDM*DATA が変化しないようにする必要があります。 T3 には

T1 は含まれません。

注記:1. 記号「*」は 0 または 1 を表します。たとえば SDM*DATA は SDM0DATA または SDM1DATA です。

2. USRCLK または DRPCLK を SYSTEM クロックとして使用できます。





GTY トランシーバーの TX および RX は、ステートマシンを使用して初期化プロセスを制御します。このステート

マシンは、複数のリセット領域に分割されています。これにより、リセットステートマシンは、 PMA を先にリセッ

トして、 TXUSERRDY または RXUSERRDY がアサートされた後に PCS をリセットするシーケンスでリセットプロ

セスを制御できます。また、通常動作時に必要に応じて、 PMA、 PCS、またはそれらの中にあるファンクションブ

ロックを個別にリセットすることも可能です。

GTY トランシーバーには、初期化リセットおよびコンポーネントリセットの 2 種類のリセット方法があります。

• 初期化リセット : このリセットは、 GTY トランシーバーを完全に初期化する場合に使用します。デバイスへの

電源投入およびコンフィギュレーションが完了した後に実行してください。通常動作時は、 GTTXRESET や

GTRXRESET を使用し、必要に応じて GTY トランシーバーの TX および RX を再初期化することも可能です。

GTTXRESET は、 GTY トランシーバー TX 用の初期化リセットポートです。 GTRXRESET は、 GTY トランシー

バー RX 用の初期化リセットポートです。

• コンポーネントリセット : このリセットは、 GTY トランシーバーの通常動作時、特殊なケースおよび特殊なサ

ブセクションをリセットする場合に使用されます。 TX のコンポーネントリセットポートは、 TXPMARESET お

よび TXPCSRESET です。 RX のコンポーネントリセットポートは、 RXPMARESET、 RXDFELPMRESET、

EYESCANRESET、 RXPCSRESET、 RXBUFRESET、および RXOOBRESET です。

初期化リセットとコンポーネントリセットの主なリセット範囲については、 GTY トランシーバー TX の場合は

表 2-27 を、 GTY トランシーバー RX の場合は表 2-31 および表 2-32 を参照してください。

このセクションで説明するすべてのリセットポートは、 High 駆動時に内部リセットステータスマシンを開始しま

す。これらのリセットポートが Low 駆動されるまで、内部リセットステートマシンはリセット状態を保持します。

これらのリセットはすべて非同期です。これらの非同期リセットのパルス幅ガイドラインは、特記のない限り、基

準クロックの 1 周期分です。

注記: リセットポートは、パワーダウンの目的では使用できません。パワーダウンの正しい使用については、

76 ページの「パワーダウン」を参照してください。


図 2-17: GTY トランシーバーの初期化の概要

AfterConfiguration

Associated PLL(QPLL/CPLL) Used by TX Initialization

TX Initialization By GTTXRESET

TXRESETDONE RXRESETDONE

RX Initialization By GTRXRESET

Associated PLL (QPLL/CPLL) Used by RX Initialization

X19584-081417





複数のレーンおよびクワッドのリセット

1 つまたは複数のクワッド内にある複数のレーンをリセットすると、電源レギュレータ回路に影響を与えます

(317 ページの「複数のレーンの電源投入/切断およびリセット」を参照)。

リセットモード

GTY トランシーバー RX のリセットは、シーケンシャルモードおよびシングルモードの 2 つのモードで実行できま

す。 UltraScale FPGA では、 GTY トランシーバー TX のリセットはシーケンシャルモードでしか実行できません。

• シーケンシャルモード : リセットステートマシンは、初期化リセットまたはコンポーネントリセットの入力信

号が High になると開始し、GTY トランシーバー TX の場合は図 2-20、GTY トランシーバー RX の場合は図 2-25

に示すリセットステートマシンで、要求されたリセットステートからすべてのステートへ遷移して完了しま

す。このモードのリセットフローが完了すると、 (TX/RX) RESETDONE 信号が Low から High に遷移します。

• シングルモード : リセットステートマシンは、属性で設定された定義済みの時間内に要求されたリセットのみ

を個別に実行します。図 2-25 (GTY トランシーバー RX) に示す要求されたステート以外のリセットステートへ

は遷移しません。あらゆるコンポーネントリセットが要求対象となるため、 PMA、 PCS、あるいはそれらの中

にあるファンクションブロックをリセットできます。このモードのリセットフローが完了すると、

RXRESETDONE 信号が Low から High に遷移します。

GTY トランシーバーの初期化リセットには、必ずシーケンシャルモードを使用してください。シーケンシャルモー

ドでのみ動作可能な TX リセットを除くすべてのコンポーネントリセットは、シーケンシャルモードまたはシング

ルモードのいずれかで実行できます。

GTY トランシーバーでは、GTRESETSEL を使用してシーケンシャルリセットモード /シングルリセットモードを選

択します。表 2-20 に、 GTY トランシーバー TX および GTY トランシーバー RX の両方に適用されるコンフィギュ

レーションの詳細を示します。これらのリセットモードは、 CPLL や QPLL のリセットには影響を与えません。

GTY トランシーバー TX や GTY トランシーバー RX は、通常動作時にシーケンシャルモードまたはシングルモード

(GTY トランシーバー RX のみ) のアプリケーションでリセットできるため、 GTY トランシーバーの一部のみを柔軟

にリセットできます。シーケンシャルモードまたはシングルモードのいずれかを使用している場合、 RESETOVRD

信号は必ず Low 駆動します (表 2-20 参照)。 RESETOVRD および GTRESETSEL は、リセットがアサートされる前に

300 ～ 500ns の値に設定する必要があります。

表 2-20: GTY トランシーバーのリセットモード動作

動作モード RESETOVRD GTRESETSEL

シーケンシャルモード 0 0

シングルモード 0 1





CPLL リセット

CPLL は、使用前にリセットが必要です。図 2-18 に示すように、 CPLLPD は CPLL をリセットする入力信号です。

CPLLLOCK は、リセットプロセスの完了を示す出力信号です。この非同期 CPLLPD 信号のパルス幅は、 2µs 以上で

ある必要があります。 CPLL がロックされるまでの時間は、帯域幅の設定やクロック周波数などの影響を受けます。

表 2-21: GTY トランシーバーリセットモードのポート


GTRESETSEL 入力非同期 UltraScale FPGA のみ:

リセットモードのイネーブルポートです。

Low: シーケンシャルモード (推奨)

High: シングルモード (RX のみ)

RESETOVRD 入力非同期予約。グランドに接続してください。

GTTXRESETSEL 入力非同期 UltraScale+ FPGA のみ:

TX 用のリセットモードのイネーブルポートです。


High: シングルモード

GTRXRESETSEL 入力非同期 UltraScale+ FPGA のみ:

RX 用のリセットモードのイネーブルポートです。


High: シングルモード


図 2-18: CPLL リセットのタイミング図

表 2-22: CPLL リセットのポート


CPLLRESET 入力非同期予約。 CPLLPD を使用して CPLL をリセットします。

CPLLPD 入力非同期 CPLL のリセットを開始するため、このポートは High 駆動さ

れた後ディアサートされます。

CPLLLOCK 出力非同期アクティブ High の場合、この CPLL 周波数ロック信号は、

CPLL 周波数があらかじめ定義した耐性範囲内であることを示

します。この条件が満たされるまで、 GTY トランシーバーお

よびそのクロック出力は信頼できません。

CPLLLOCKEN 入力非同期アクティブ High の場合、 CPLL のロック検出を有効にします。

注記:1. GTY トランシーバーを PCIe モードに設定する場合、 CPLLRESET と CPLLPD を一緒に接続します。

CPLLPD

CPLLLOCK

CPLL Lock Time

2 μs

X19585-081417





QPLL0/1 のリセット

QPLL0/1 は、使用前にリセットが必要です。各 GTY トランシーバークワッドには、それぞれの QPLL リセット用に

3 つの専用ポートがあります。図 2-19 に示すように、 QPLL0/1RESET は QPLL0/1 をリセットする入力信号です。

QPLL0/1LOCK は、リセットプロセスの完了を示す出力信号です。この非同期 QPLL0/1RESET 信号のパルス幅のガ

イドラインは、基準クロックの 1 周期分です。内部 GTY トランシーバー回路で生成される実際の QPLL0/1 リセット

信号は、 QPLL0/1RESET の High パルス時間よりも大幅に長くなります。 QPLL0/1 がロックされるまでの時間は、帯

域幅の設定やクロック周波数などの影響を受けます。


図 2-19: QPLL0/1 リセットのタイミング図

表 2-23: QPLL0/1 リセットポート


QPLL0RESET/

QPLL1RESET入力非同期 QPLL0/1 のリセットを開始するため、このポートは High 駆

動された後ディアサートされます。

QPLL0LOCK/

QPLL1LOCK出力非同期アクティブ High の場合、この QPLL0/1 周波数ロック信号は、

QPLL0/1 周波数があらかじめ判断した耐性範囲内であること

を示します。この条件が満たされるまで、 GTY トランシー

バーおよびそのクロック出力は信頼できません。

QPLL0LOCKEN/

QPLL1LOCKEN入力非同期アクティブ High の場合、 QPLL0/1 のロック検出を有効にし

ます。

表 2-24: QPLL リセットの属性


QPLL0RESET_TIME/

QPLL1RESET_TIME

(QPLL0_INIT_CFG[9:0]/

QPLL1_INIT_CFG[9:0])

10 ビットバイナリ予約。内部 QPLL0/1 リセットを適用する時間です。この値は、

必ず 0 以外に設定する必要があります。ウィザードの推奨値を使

用してください。

QPLL0/1RESET

QPLL0/1LOCK

QPLL0/1 Lock Time

QPLL0/1RESET_TIME

Internal QPLL0/1 Reset Signal

X19586-090817





TX の初期化およびリセット

GTY トランシーバー TX は、リセットステートマシンを使用してリセットプロセスを制御します。この GTY トラ

ンシーバー TX は、 2 つのリセット領域 (TX PMA および TX PCS) に分割されています。これらの領域が分割される

ことで、 TX の初期化およびリセットがシーケンシャルモードでのみ可能となります (図 2-20 参照)。

TX の初期化には、 GTTXRESET をシーケンシャルモードで使用する必要があります。 GTTXRESET 入力を High 駆

動すると、完全非同期の TX リセットを自動的にトリガーできます。リセットステートマシンは、図 2-20 に示すリ

セットシーケンスを実行して、 TX PMA および TX PCS をすべてリセットします。通常動作時は、必要に応じて

シーケンシャルモードを使用することで TXPMARESET を High 駆動し、TXRESETDONE 信号が Low から High へ遷

移するまでリセットステートマシンの遷移を続けて TX をリセットできます。

TXUSERRDY が High になるまで TX リセットステートマシンは PCS をリセットしません。 TXUSRCLK/

TXUSRCLK2 を含め、アプリケーションで使用するすべてのクロックが安定してから TXUSERRDY を High 駆動して

ください。


図 2-20: GTY トランシーバー TX のリセット時のステートマシンシーケンス

WAIT Until GTTXRESET From High to Low

TXPMARESETProcess

TXPCSRESETProcess

TXRESETDONEHigh

WAIT Until TXPMARESET

From High to Low

WAIT Until TXPCSRESET

From High to Low

GTTXRESETHigh

TXPMARESETHigh

TXPCSRESETHigh

Sequence Mode & TXUSERRDY

X19587-090817






表 2-25 に、 TX 初期化プロセスで必要なポートを示します。

表 2-25: TX の初期化およびリセットポート


GTTXRESET 入力非同期 TX のリセットシーケンスを開始するため、このポートは High 駆動

された後ディアサートされます。リセットシーケンスに必要な時

間を設定します。

TXPMARESET 入力非同期 TX PMA のリセットに使用します。 TX PMA のリセットシーケンス

を開始するため、このポートは High 駆動された後ディアサートさ

れます。シーケンシャルモードの場合、このポートを High 駆動す

ると TX PMA と TX PCS の両方がリセットされます。

TXPCSRESET 入力非同期 TX PCS のリセットに使用します。 PCS のリセットシーケンスを開

始するため、このポートは High 駆動された後ディアサートされま

す。シーケンシャルモードの場合、このポートを High 駆動すると

TX PCS のみリセットされます。

TXUSERRDY 入力非同期このポートは、 TXUSRCLK および TXUSRCLK2 が安定すると、ア

プリケーションによって High 駆動されます。

TXRESETDONE 出力 TXUSRCLK2 GTY トランシーバー TX がリセットを完了して使用可能になるとア

クティブ High になります。 GTTXRESET が High 駆動すると、この

ポートは Low に遷移し、 GTY トランシーバー TX で TXUSERRDY

信号の High 駆動が検出されるまで High になりません。

CFGRESET 入力非同期予約。ウィザードの推奨値を使用してください。

TXPMARESETDONE 出力非同期 TX PMA リセットが完了すると、アクティブ High になります。

GTTXRESET または TXPMARESET がアサートされると、 Low に駆

動されます。

PCSRSVDOUT 出力非同期予約。

RESETEXCEPTION 出力非同期予約。

GTPOWERGOOD 出力非同期パワーグッドステータス信号。この信号が High にアサートされて

から 250µs 経過した後、 IBUFDS_GTE3/4 からのクロック出力が使

用可能です。


TXDCCDONE 出力非同期予約。

TXDCCFORCESTART 出力非同期予約。

TXDCCRESET 出力非同期予約。





表 2-26 に、 GTY トランシーバー TX の初期化プロセスで必要な属性を示します。通常、 TX PMA または TX PCS の

リセットに要する時間は、ラインレートによって異なります。 PMA リセット時間および PCS リセット時間を制御す

る属性には、ユーザー指定可能な TXPMARESET_TIME および TXPCSRESET_TIME があります。

コンフィギュレーションの完了に応答する GTY トランシーバー TX のリセット

図 2-20 に示す TX リセットシーケンスは、 GSR 信号に続いて自動的に開始されることはありません。次の条件を満

たす必要があります。

1. シーケンシャルモードを使用するために、 GTRESETSEL (UltraScale FPGA の場合) または GTTXRESETSEL

(UltraScale+ FPGA の場合) が Low に設定されている。

2. GTTXRESET が使用されている。

3. TXRESETDONE が High になる前、リセットプロセス全体で TXPMARESET および TXPCSRESET が常に Low 駆

動している。

4. 関連する PLL がロックされるまで、 GTTXRESET は Low 駆動できない。

5. GTPOWERGOOD が High であることを確認してから C/QPLLRESET および GTTXRESET を解放する。

リセットモードがデフォルトでシングルモードになると、次を実行する必要があります。

1. リセットモードをシーケンシャルモードに変更します。

2. さらに 300 ～ 500ns 間待機します。

3. 図 2-21 に示すリセットシーケンスに続いて、 QPLLRESET、 CPLLPD、および GTTXRESET をアサートします。

推奨: 図 2-21 で示すように、 CPLL または QPLL のいずれかからの PLLLOCK 信号を使用して、 GTTXRESET を High

から Low へ遷移させてください。TX リセットステートマシンは、GTTXRESET の High が検出されてリセットシー

ケンスを開始し、 Low になるまで待機します。

表 2-26: TX の初期化およびリセット属性


TXPMARESET_TIME 5 ビット

バイナリ

予約。 TX PMA リセットを適用する時間です。ウィザードの推奨値を

使用してください。 GTTXRESET または TXPMARESET を使用してリ

セットプロセスを開始する場合は、 0 以外の値に設定してください。

TXPCSRESET_TIME 5 ビット

バイナリ

予約。 TX PCS リセットを適用する時間です。ウィザードの推奨値を

使用してください。 TXPCSRESET を使用してリセットプロセスを開

始する場合は、 0 以外の値に設定してください。

TX_PMA_POWER_SAVE 1 ビット

バイナリ


TX_DCC_LOOP_RST_CFG 16 ビットの

16 進数

UltraScale+ FPGA のみ:






GTTXRESET パルスに応答する GTY トランシーバー TX のリセット

GTY トランシーバーでは、 GTTXRESET 信号をアクティブ High 駆動することで、 TX 全体を随時リセットできます。

TXPMARESET_TIME および TXPCSRESET_TIME は、あらかじめ設定できますが、 GTTXRESET を適用する前に

DRP ポートを使用して適切なリセット時間に変更することも可能です。 GTTXRESET を使用する際は、次の条件を

満たす必要があります。

1. シーケンシャルモードを使用するため、 GTRESETSEL が Low 駆動している。

2. TXRESETDONE が High に遷移するまでのリセットプロセス中は、 TXPMARESET および TXPCSRESET が常に

Low 駆動している。

3. 関連する PLL がロックされている。

4. 非同期 GTTXRESET 信号のパルス幅のガイドラインは、基準クロックの 1 周期分である。


図 2-21: コンフィギュレーション後の GTY トランスミッターの初期化

CPLLPD/QPLL0/1RESET

CPLLLOCK/QPLL0/1LOCK

GTTXRESET

TXUSERRDY

TXRESETDONE

TX RESET FSM IDLEWAIT TXPMARESET TXPCSRESET

TXPMARESET_TIME TXPCSRESET_TIME

GTPOWERGOOD

X19588-090817


図 2-22: GTTXRESET パルスによる GTY トランスミッターのリセット

GTTXRESET

TXUSERRDY

TXRESETDONE

TX RESET FSM IDLE IDLEWAIT TXPMARESET TXPCSRESET


X19589-081417





GTY トランシーバー TX コンポーネントのリセット

TX PMA と TX PCS は個別にリセットできます。 TXPMARESET または TXPCSRESET が実行されている間、

GTTXRESET は常に Low 駆動します。

TXPMARESET が High から Low へ遷移すると、 PMA リセットプロセスが開始します。 TXPMARESET が実行されて

いる間、TXPCSRESET は常に Low 駆動します。シーケンシャルモード (図 2-23 参照) の場合、TXUSERRDY が High

のとき、 PMA リセットの完了後に PCS リセットが自動的に開始されます。

TXUSERRDY が High の場合、 TXPCSRESET が High から Low へ遷移すると、 PCS リセットプロセスが開始します。

PCS のリセットが実行されている間、 TXPMARESET は常に Low 駆動します。シーケンシャルモードの場合、リ

セットステートマシンは PCS のみをリセットします (図 2-24 参照)。

表 2-27 では、シーケンシャルモードにおける GTY トランシーバー TX で利用できるすべてのリセットとそれらの対

象となるコンポーネントを示します。シーケンシャルモードで TXPMARESET を使用した場合、 TX リセットス

テートマシン以外のすべてのコンポーネントがリセットされます。


図 2-23: シーケンシャルモードの TXPMARESET

TXPMARESET

TXUSERRDY

TXRESETDONE

TX RESET FSM IDLE IDLEWAIT TXPMARESET TXPCSRESET


X19590-081417


図 2-24: シーケンシャルモードの TXPCSRESET

TXPCSRESET

TXUSERRDY

TXRESETDONE

TX RESET FSM IDLE IDLEWAIT TXPCSRESET

TXPCSRESET_TIME

X19591-081417





表 2-28 に、状況に応じたリセット方法を示します。

表 2-27: TX 初期化リセットおよびコンポーネントリセットの範囲 (シーケンシャルモードの場合)

ファンクションブロック GTTXRESET TXPMARESET TXPCSRESET

TX PCS

TX インターコネクトロジック

インターフェイス✓ ✓ ✓

TX 8B/10B エンコーダー ✓ ✓ ✓

TX ギアボックス ✓ ✓ ✓

TX バッファー ✓ ✓ ✓

TX パターンジェネレーター ✓ ✓ ✓

TX 極性制御 ✓ ✓ ✓

TX の OOB 信号 ✓ ✓ ✓

TX リセット FSM ✓

TX PMA

TX コンフィギュレーションドライバー ✓ ✓

PCI Express デザイン用の TX レシーバー

検出機能✓ ✓

TX PISO ✓ ✓

表 2-28: 一般的な状況で推奨されるリセット方法

状況リセットするコンポーネント推奨リセット (1)

電源投入およびコンフィギュレーション後使用されている CPLL/QPLL

TX 全体

CPLLPD、 QPLL0/1RESET、GTTXRESET

使用されている CPLL/QPLL への基準クロック

の電源投入後

使用されている CPLL/QPLL

TX 全体


使用されている CPLL/QPLL への基準クロック

変更後


TX 全体


使用されている PLL に対する CPLLPD または

QPLLPD のアサート /ディアサート後


TX 全体


TXPD[1:0] のアサート /ディアサート後 TX 全体 GTTXRESET

TX レートの変更 TX 全体属性を変更する必要がある

場合は、 LLPD、 QPLL0/

1RESET、および

GTTXRESET が必要です。

TX リセットシーケンスは

TXRATE によって自動的に

実行されます。 D 出力分周器

を変更する必要があること

以外に変更がない場合は

TXRATE を使用できます。

詳細は、 63 ページの「TX

レートの変更」を参照して

ください。





電源投入およびコンフィギュレーション後

コンフィギュレーション後、使用されている PLL と GTY TX 全体をリセットする必要があります。 59 ページの「コ

ンフィギュレーションの完了に応答する GTY トランシーバー TX のリセット」を参照してください。

使用されている CPLL/QPLL への基準クロックの電源投入後

コンフィギュレーション後に基準クロックが変更した、または GTY トランシーバーに電源が投入された場合、 PLL

のリセットが完全に終了した後に GTTXRESET をトグルする必要があります。

使用されている CPLL/QPLL への基準クロックの変更後

PLL への基準クロック入力の変更時には、新たな周波数に対して確実にロックするよう、 PLL をリセットする必要

があります。 PLL のリセットが完全に終了したら、 GTTXRESET をトグルします。

使用されている PLL に対する C/QPLLPD のアサート /ディアサート

電源切断後に使用されている CPLL または QPLL が通常動作に戻った場合、 PLL をリセットする必要があります。

PLL のリセットが完全に終了したら、 GTTXRESET をトグルします。

TXPD[1:0] のアサート /ディアサート後

TXPD 信号がディアサートされたら、 GTTXRESET をトグルする必要があります。

TX レートの変更

レートの変更時、属性設定の変更も必要な場合があります。異なるラインレートへ切り替える際には、すべての属

性がカバーされるように、 UltraScale FPGAs Transceivers Wizard から指定のラインレートでラッパーを生成し、すべ

ての属性を比較して差分を取ってから DRP を介して対応する値を書き込むことをザイリンクスは推奨しています。

PLL 属性が DRP を介して変更される場合は、使用している PLL を初にリセットしてロック許可してから、

GTTXRESET ポートのトグルによって TX をリセットする必要があります。 D 出力分周器のみを変更する必要がある

場合、 TXRATE ポートを使用してレートの変更を開始できます。

TXRATE ポートを使用してレートが変更され、 TXRATEMODE が 1'b0 に設定されている場合には、必要なリセッ

トシーケンスが自動的に実行されます。レートの変更と必要なリセットシーケンスの両方が適用されて完了する

と、 TXRATEDONE がアサートされます。

TX バッファーが有効の場合、レートの変更後に TX バッファーが自動的にリセットするように

TXBUF_RESET_ON_RATE_CHANGE 属性を TRUE に設定する必要があります。 TX バッファーをバイパスする場合

は、 TXRATEDONE のアサート後にアライメントを反復実行します。

TX パラレルクロックソースのリセット TX PCS TXPCSRESET

遠端 PMA ループバックへの、または遠端 PMA

ループバックからの遷移

TX 全体 GTTXRESET

注記:1. 推奨するリセット方法を使用すると、 GTY トランシーバーのほかのコンポーネントへの影響が小になります。

表 2-28: 一般的な状況で推奨されるリセット方法 (続き)






TX パラレルクロックソースのリセット

正常動作を行うには、 TXUSRCLK および TXUSRCLK2 を駆動するクロックが安定している必要があります。クロッ

クソースが再度ロックされた後に、 TXPCSRESET をトグルします。

TX バッファーをバイパスする場合は、リセットの完了後にアライメントを反復実行します。

RX の初期化およびリセット

GTY トランシーバー RX は、リセットステートマシンを使用してリセットプロセスを制御します。 GTY トラン

シーバー RX は複雑なため、 TX よりも多くのリセット領域があります。これらの領域が分割されることで、シーケ

ンシャルモードまたはシングルモードのいずれかで RX の初期化およびリセットを実行できます (図 2-25 参照)。

1. シーケンシャルモードの RX

GTY トランシーバー RX を初期化する場合は、 GTRXRESET をシーケンシャルモードで使用する必要がありま

す。 GTRXRESET 入力を High 駆動すると、完全非同期の RX リセットを自動的にトリガーできます。リセット

ステートマシンは、図 2-25 に示すリセットシーケンスを実行して、 RX PMA および RX PCS をすべてリセット

します。通常動作中、シーケンシャルモードを使用することで RXPMARESET、 RXDFELPMRESET、

EYESCANRESET、 RXPCSRESET、および RXBUFRESET のいずれかを High 駆動し、 RXRESETDONE が Low か

ら High へ遷移するまでリセットステートマシンの遷移を続けてリセットできます。

2. シングルモードの RX

GTY トランシーバー RX がシングルモードの場合は、ほかのリセット領域へ影響を与えずにリセットシーケン

スの RXPMARESET、 RXDFELPMRESET、 EYESCANRESET、 RXPCSRESET、および RXBUFRESET を個別に

実行できます。

シーケンシャルモードまたはシングルモードのいずれの場合でも、 RXUSERRDY が High になるまで RX リセット

ステートマシンは PCS をリセットしません。 RXUSRCLK および RXUSRCLK2 を含め、アプリケーションで使用す

るすべてのクロックが安定してから RXUSERRDY を High 駆動してください。






図 2-25: GTY トランシーバー RX のリセット時のステートマシンシーケンス

WAIT untilRXPMARESET

from High to Low

RXPMARESETProcess

WAIT until GTRXRESET

from High to Low

RXPMARESET DoneWhen

RXRESETDONE High

WAIT untilRXDFELPMRESET

from High to Low

RXDFELPMRESETProcess

RXDFELPMRESET Done when

RXRESETDONE High

WAIT untilEYESCANRESETfrom High to Low

EYESCANRESETProcess

EYESCANRESETDone when

RXRESETDONE High

WAIT untilRXPCSRESET

from High to Low

RXPCSRESETProcess

RXPCSRESET DoneWhen

RXRESETDONE High

WAIT untilRXBUFRESET

from High to Low

RXBUFRESETProcess

RXRESETDONEHigh

RXBUFRESET DoneWhen

RXRESETDONE High

RXPMARESETHigh

GTRXRESETHigh

RXDFELPMRESETHigh

EYESCANRESETHigh

RXPCSRESETHigh

Single Mode

RXBUFRESETHigh

Sequence Mode & RXUSERRDY

Single Mode

Single Mode

Single Mode

Single Mode

X19592-081817






表 2-29 に、 GTY トランシーバー RX の初期化プロセスで必要なポートを示します。

表 2-29: RX の初期化およびリセットポート


GTRXRESET 入力非同期チャネルの RX リセットシーケンスを開始するため、このポート

は High 駆動された後ディアサートされます。

RXOSCALRESET 入力非同期予約。ウィザードの推奨値を使用してください。

RSOSINTDONE 出力非同期予約。

RXPMARESET 入力非同期 RX PMA のリセットシーケンスを開始するため、このポートは

High 駆動された後ディアサートされます。シングルモードの場

合、 RXPMARESET を High 駆動すると RX PMA ブロックのみがリ

セットされます (CDR および DFE はリセットされない)。シーケン

シャルモードの場合、RXPMARESET を High 駆動すると、図 2-25

の RX リセットプロセスが RXPMARESET から開始され、その後

RXCDRPHASERESET、 RXCDRFREQRESET、 RXDFELPMRESET、

EYESCANRESET、 RXPCSRESET、 RXBUFRESET という順でリ

セットが実行されます。シーケンシャルモードでリセット対象と

なる部分は、表 2-31 を参照してください。

RXCDRRESET 入力非同期予約。 Low に接続してください。

RXCDRFREQRESET 入力非同期予約。 Low に接続してください。

RXDFELPMRESET 入力非同期 DFE のリセットシーケンスを開始するため、このポートは High 駆

動された後ディアサートされます。シングルモードの場合、

RXDFELPMRESET を High 駆動すると RRX DFE 回路のみがリセッ

トされます。シーケンシャルモードの場合、 RXDFELPMRESET

を High 駆動すると、図 2-25 の RX リセットプロセスが

RXDFELPMRESET から開始され、その後 EYESCANRESET、

RXPCSRESET、 RXBUFRESET という順でリセットが実行されま

す。シーケンシャルモードでリセット対象となる部分は、表 2-31


EYESCANRESET 入力非同期 EYESCAN のリセットシーケンスを開始するため、このポートは

High 駆動された後ディアサートされます。シングルモードの場

合、 EYESCANRESET を High 駆動すると RX アイスキャン回路の

みがリセットされます。シーケンシャルモードの場合、

EYESCANRESET を High 駆動すると、図 2-25 の RX リセットプロ

セスが EYESCANRESET から開始され、その後 RXPCSRESET、

RXBUFRESET という順でリセットが実行されます。シーケン

シャルモードでリセット対象となる部分は、表 2-31 を参照してく

ださい。





RXPCSRESET 入力非同期 PCS のリセットシーケンスを開始するため、このポートは High 駆

動された後ディアサートされます。シングルモードの場合、

RXPCSRESET を High 駆動すると RX PCS 回路のみがリセットされ

ます。シーケンシャルモードの場合、 RXPCSRESET を High 駆動す

ると、図 2-25 の RX リセットプロセスが RXPCSRESET から開始さ

れ、その後 RXBUFRESET が実行されます。シーケンシャルモード

でリセット対象となる部分は、表 2-31 を参照してください。

いずれのモードの場合でも、 RXPCSRESET は、 RXUSERRDY が

High に遷移するまでリセットプロセスを開始しません。

RXBUFRESET 入力非同期 RX エラスティックバッファーのリセットシーケンスを開始する

ため、このポートは High 駆動された後ディアサートされます。

シングルモードまたはシーケンシャルモードのいずれかでこの

ポートを High 駆動すると RX エラスティックバッファーのみがリ

セットされます。

RXUSERRDY 入力非同期このポートは、 RXUSRCLK および RXUSRCLK2 が安定すると、

アプリケーションによって High 駆動されます。

RXRESETDONE 出力 RXUSRCLK2 アサートされると、 GTY トランシーバー RX がリセットを完了し

て使用可能になったことを示す、アクティブ High になります。

シーケンシャルモードでは、 GTRXRESET が High の場合に Low

駆動します。また、 RXUSERRDY が High に遷移するまで High 駆

動しません。シングルモードでは、 RX リセットがアサートされ

た場合に Low 駆動します。この信号は、すべての RX リセットが

ディアサートされ、 RXUSERRDY がアサートされるまでアサート

されません。

RXPMARESETDONE 出力非同期 RX PMA リセットが完了すると、アクティブ High になります。

GTRXRESET または RXPMARESET がアサートされると、 Low に

駆動します。

RXOOBRESET 入力非同期 OOB の個別リセットに使用します。 OOB 機能を使用しない場合、

つまり OOB 信号のリセットが不要な場合は Low に接続してくだ

さい。

RXOOBRESET は、図 2-25 に示す GTY トランシーバー RX のリ

セットステートマシンのシーケンスとは独立したものです。

また、シーケンシャルモードやシングルモードは適用されません。

RXOOBRESET を実行した場合、 RXRESETDONE の Low-High 遷

移および High-Low 遷移はありません。

RESETEXCEPTION 出力非同期予約。

GTPOWERGOOD 出力非同期パワーグッドステータス信号。この信号が High にアサートされ

てから 250µs 経過した後、 IBUFDS_GTE3/4 からのクロック出力が

使用可能です。


RXCKCALDONE 出力非同期予約。

RXCKCALRESET 入力非同期予約。

RXCKCALSTART[6:0] 入力非同期予約。 7'b0000000 に接続されています。

表 2-29: RX の初期化およびリセットポート (続き)






表 2-30 に、 GTY トランシーバー RX の初期化プロセスで必要な属性を示します。通常、 RX データパス上の各リ

セットに要する時間は、ラインレートや関数によって異なります。表 2-30 に示すユーザー指定の属性を使用して、

各リセット時間を設定します。

表 2-30: RX の初期化およびリセット属性


RXOSCALRESET_TIME 5 ビットバイナリ予約。ウィザードの推奨値を使用してください。 GTRXRESET

を使用してリセットプロセスを開始する場合は、 0 以外の値に

設定してください。

RXOSCALRESET_TIMEOUT 5 ビットバイナリ予約。ウィザードの推奨値を使用してください。通常動作時は

0 に設定します。

RXPMARESET_TIME 5 ビットバイナリ予約。 RX PMA リセットを適用する時間です。ウィザードの推

奨値を使用してください。 GTRXRESET または RXPMARESET

を使用してリセットプロセスを開始する場合は、 0 以外の値に


RXCDRPHRESET_TIME 5 ビットバイナリ予約。 RX CDR 位相リセットを適用する時間です。

RXCDRRESET を使用してリセットプロセスを開始する場合は、

0 以外の値に設定してください。

RXCDRFREQRESET_TIME 5 ビットバイナリ予約。 RX CDRFREQ リセットを適用する時間です。ウィザード

の推奨値を使用してください。 RXCDRFREQRESET を使用して

リセットプロセスを開始する場合は、 0 以外の値に設定してくだ

さい。

RXDFELPMRESET_TIME 7 ビットバイナリ予約。 RX DFE リセットを適用する時間です。ウィザードの推

奨値を使用してください。 RXDFELPMRESET を使用してリセッ

トプロセスを開始する場合は、 0 以外の値に設定してください。

RXISCANRESET_TIME 5 ビットバイナリ予約。 RX EYESCAN リセットを適用する時間です。ウィザードの

推奨値を使用してください。 RXISCANRESET_TIME を使用して

リセットプロセスを開始する場合は、 0 以外の値に設定してくだ

さい。

RXPCSRESET_TIME 5 ビットバイナリ予約。 RX PCS リセットを適用する時間です。ウィザードの推奨

値を使用してください。 RXPCSRESET を使用してリセットプロ

セスを開始する場合は、 0 以外の値に設定してください。

RXBUFRESET_TIME 5 ビットバイナリ予約。 RX BUFFER リセットを適用する時間です。ウィザードの

推奨値を使用してください。RXBUFRESET を使用してリセット

プロセスを開始する場合は、 0 以外の値に設定してください。

RX_PMA_POWER_SAVE 1 ビットバイナリ予約。ウィザードの推奨値を使用してください。


CKCAL1_CFG_0 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。











コンフィギュレーションの完了に応答する GTY トランシーバー RX のリセット

図 2-25 に示す RX リセットシーケンスは、グローバル GSR 信号に続いて自動的に開始されることはありません。

次の条件を満たす必要があります。


2. GTRXRESET が使用されている。

3. RXRESETDONE が High に遷移するまでのリセットプロセス全体で、 RXPMARESET、 RXCDRRESET、

RXCDRFREQRESET、 RXDFELPMRESET、 EYESCANRESET、 RXPCSRESET、および RXBUFRESET を含むす

べてのシングルリセット入力が常に Low に維持されている。

4. 関連する PLL がロックされるまで、 GTRXRESET は Low 駆動できない。

5. GTPOWERGOOD が High であることを確認してから C/QPLLRESET および GTRXRESET を解放する。

リセットモードがデフォルトでシングルモードになると、次を実行する必要があります。

1. リセットモードをシーケンシャルモードに変更します。

2. さらに 300 ～ 500ns 間待機します。

3. 図 2-26 に示すリセットシーケンスに続いて、CPLLRESET または QPLL0/1RESET および GTRXRESET をアサー

トします。

推奨: 図 2-26 で示すように、 CPLL または QPLL のいずれかからの PLLLOCK 信号を使用して、 GTRXRESET を High

から Low へ遷移させてください。 RX リセットステートマシンは、 GTRXRESET の High が検出されてリセット

シーケンスを開始し、 Low に遷移するまで待機します。



RXCKCAL1_IQ_LOOP_RST_CFG 16 ビットの 16 進数予約。ウィザードの推奨値を使用してください。

RXCKCAL1_I_LOOP_RST_CFG 16 ビットの 16 進数予約。ウィザードの推奨値を使用してください。

RXCKCAL1_Q_LOOP_RST_CFG 16 ビットの 16 進数予約。ウィザードの推奨値を使用してください。

RXCKCAL2_DX_LOOP_RST_CFG 16 ビットの 16 進数予約。ウィザードの推奨値を使用してください。

RXCKCAL2_D_LOOP_RST_CFG 16 ビットの 16 進数予約。ウィザードの推奨値を使用してください。

RXCKCAL2_S_LOOP_RST_CFG 16 ビットの 16 進数予約。ウィザードの推奨値を使用してください。

RXCKCAL2_X_LOOP_RST_CFG 16 ビットの 16 進数予約。ウィザードの推奨値を使用してください。

SRSTMODE 1 ビットバイナリ予約。ウィザードの推奨値を使用してください。

表 2-30: RX の初期化およびリセット属性 (続き)






GTRXRESET パルスに応答する GTY トランシーバー RX のリセット

GTY トランシーバーでは、 GTRXRESET 信号を High 駆動することで、 RX 全体を随時リセットできます。表 2-29 に

リストされたすべての RX リセット属性は、あらかじめ設定できますが、 GTRXRESET を適用する前に DRP ポート

を使用して適切なリセット時間に変更することも可能です。 GTRXRESET を使用する際は、次の条件を満たす必要

があります。


2. RXRESETDONE が High に遷移するまでのリセットプロセス中は、 RXPMARESET、 RXCDRRESET、

RXCDRFREQRESET、 RXDFELPMRESET、 EYESCANRESET、 RXPCSRESET、および RXBUFRESET を含む

図 2-25 の左側にあるすべてのリセット入力が常に Low を保持している。

3. 関連する PLL がロックされている。

ヒント : 非同期 GTRXRESET 信号のパルス幅のガイドラインは、基準クロックの 1 周期分です。


図 2-26: コンフィギュレーション後の GTY レシーバー

CPLLPD/QPLL0/1RESET

CPLLLOCK/QPLL0/1LOCK

GTRXRESET

RXUSERRDY

RXRESETDONE

RX RESET FSM WAIT RXOSCALRESET RXPMARESET RXCDRRESET RXDFERESET RXEYESCANRESET RXPCSRESET RXBUFRESET

RXBUFRESET_TIMETXPCSRESET_TIME RXCDRFREQRESET_TIME RXISCANRESET_TIMERXCDRPHRESET_TIME RXDFELPMRESET_TIME RXPCSRESET_TIME

IDLERXCDRFREQRESET

GTPOWERGOOD

TXPMARESET_TIME

X19593-081417


図 2-27: GTRXRESET パルスによる GTY レシーバーのリセット

GTRXRESET

RXUSERRDY

RXRESETDONE

RX RESET FSM IDLE WAIT RXPMARESET RXCDRRESET RXDFELPMRESET RXISCANRESET RXPCSRESET RXBUFRESET

RXBUFRESET_TIMERXPMARESET_TIME RXCDRFREQRESET_TIME RXISCANRESET_TIMERXCDRPHRESET_TIME RXDFELPMRESET_TIME RXPCSRESET_TIME

IDLERXCDRFREQRESET

X19594-081417





GTY トランシーバー RX コンポーネントのリセット

GTY トランシーバー RX コンポーネントのリセットには、シーケンシャルモードまたはシングルモードのいずれか

を使用できます。これらのリセットは、主に特別な場合に使用され、特定のサブセクションのリセットが必要な場

合にのみ実行します。表 2-31 および表 2-32 では、 GTY トランシーバー RX で利用できるすべてのリセットとそれら

の対象となるコンポーネントをモード別 (シーケンシャルモード /シングルモード ) に示します。これらのリセットは

すべて非同期です。

表 2-31: RX コンポーネントリセットの範囲 (シーケンシャルモードの場合)

ファンクションブロックGTRX

リセット

RXPMAリセット

RXDFEリセット

EYESCANリセット

RXPCSリセット

RXBUFリセット

RX PCS

RX インターコネクト

ロジックインターフェイス✓ ✓ ✓ ✓ ✓

RX ギアボックス ✓ ✓ ✓ ✓ ✓

RX ステータス制御 ✓ ✓ ✓ ✓ ✓

RX エラスティック

バッファーの遅延調整機能✓ ✓ ✓ ✓ ✓

RX 8B/10B エンコーダー ✓ ✓ ✓ ✓ ✓

RX カンマ検出および

アライメント✓ ✓ ✓ ✓ ✓

RX 極性 ✓ ✓ ✓ ✓ ✓

PRBS チェッカー ✓ ✓ ✓ ✓ ✓


バッファー✓ ✓ ✓ ✓ ✓ ✓

RX リセット FSM ✓

RX PMA

RX アナログフロントエンド ✓ ✓

RX の OOB 信号 ✓ ✓

RX SIPO ✓ ✓

RX CDR 位相パス ✓ ✓

RX CDR 周波数パス ✓ ✓

RX DFE ✓ ✓ ✓

RX EYESCAN ✓ ✓ ✓ ✓





表 2-33 に、状況に応じたリセット方法を示します。

表 2-32: RX コンポーネントリセットの範囲 (シングルモードの場合)

ファンクションブロックGTRX

リセット

RXPMAリセット

RXDFEリセット

EYESCANリセット

RXPCSリセット

RXBUFリセット

RXOOBリセット

RX PCS

RX インターコネクト

ロジックインターフェイス✓

RX ギアボックス ✓

RX ステータス制御 ✓

RX 遅延調整機能 ✓

RX 8B/10B エンコーダー ✓

RX カンマ検出および

アライメント✓

RX 極性 ✓

PRBS チェッカー ✓


バッファー✓

RX リセット FSM

RX PMA

RX アナログフロントエンド ✓

RX の OOB 信号 ✓ ✓

RX SIPO ✓

RX CDR 位相パス

RX CDR 周波数パス

RX DFE ✓

RX EYESCAN ✓

表 2-33: 一般的な状況で推奨されるリセット方法


電源投入およびコンフィギュレーション後使用されている

CPLL/QPLL、 RX 全体

CPLLPD、 QPLL0/1RESET、GTRXRESET

使用されている CPLL/QPLL への基準

クロックの電源投入後

使用されている



使用されている CPLL/QPLL への基準

クロック変更後




使用されている PLL に対する CPLLPD ま

たは QPLLPD のアサート /ディアサート後




RXPD[1:0] のアサート /ディアサート後 RX 全体 GTRXRESET





RX レートの変更 RX 全体 PLL の設定が変更される場合、

CPLLPD、 QPLL0/1RESET が必要です。

RX CDR または PLL の設定が変更され

る場合は、 GTRXRESET が必要です。

リセットシーケンスは RXRATE によっ

て自動的に実行されます。 RX CDR ま

たは PLL の設定を変更しない場合は

RXRATE を使用できます。詳細は、

74 ページの「RX レートの変更」を参

照してください。

RX パラレルクロックソースのリセット RX PCS RXPCSRESET

リモート側の電源投入後 RX 全体 GTRXRESET

電気的アイドル状態 RX 全体適切な属性の設定で自動的に処理される

RXN/RXP の接続後(2) RX 全体 GTRXRESET

リカバリクロックの安定後 RX エラスティック

バッファー

RXBUFRESET

RXBUFFER エラーの後 RX エラスティック

バッファー

RXBUFRESET

リアルタイムでチャネルボンディング

モードを変更後


バッファー

RXBUF_RESET_ON_CB_CHANGE を

TRUE に設定し、チャネルボンディン

グモードが変更されると RX エラス

ティックバッファーが自動的にリセッ

トされる

PRBS エラー後 PRBS エラーカウンター PRBSCNTRESET

カンマリアライメント後 RX エラスティック

バッファー (オプション)

RXBUF_RESET_ON_COMMAALIGN を

TRUE に設定し、カンマリアライメン

トが実行されると RX エラスティック

バッファーが自動的にリセットされる

近端 PMA ループバックへの、または近端

PMA ループバックからの遷移

RX 全体 79 ページの「ループバック」を参照し

てください。

注記:1. 推奨するリセット方法を使用すると、 GTY トランシーバーのほかのコンポーネントへの影響が小になります。

2. RXN/RXP の同時接続を前提としています。

表 2-33: 一般的な状況で推奨されるリセット方法 (続き)






電源投入およびコンフィギュレーション後

コンフィギュレーション後、使用されている PLL と GTY TX 全体をリセットする必要があります。 69 ページの「コ

ンフィギュレーションの完了に応答する GTY トランシーバー RX のリセット」を参照してください。

使用されている CPLL/QPLL0/1 への基準クロックの電源投入後

コンフィギュレーション後に基準クロックが変更した、または GTY トランシーバーに電源が投入された場合、 PLL

のリセットが完全に終了した後に GTRXRESET をトグルする必要があります。

使用されている CPLL/QPLL0/1 への基準クロックの変更後

PLL への基準クロック入力の変更時には、新たな周波数に対して確実にロックするよう、 PLL をリセットする必要

があります。 PLL のリセットが完全に終了したら、 GTRXRESET をトグルします。

使用されている PLL に対する CPLLPD または QPLL0/1PD のアサート /ディアサート後

電源切断後に使用されている CPLL または QPLL が通常動作に戻った場合、 PLL をリセットする必要があります。

PLL のリセットが完全に終了したら、 GTRXRESET をトグルします。

RXPD[1:0] のアサート /ディアサート後

RXPD 信号がディアサートされた後は、 GTRXRESET 信号をアサートされる必要があります。

RX レートの変更

ほとんどの場合、出力分周器の変更に加え、 RX レートを変更する際も DRP を介して RX CDR ループフィルターの

設定を変更する必要があります。 CDR ループフィルターの設定変更以外にも、異なるレートに合わせて属性を変更

する必要があるかもしれません。異なるラインレートへ切り替る際には、すべての属性がカバーされるように、指

定のラインレートでUltraScale FPGAs Transceivers Wizard からラッパーを生成し、すべての属性を比較して差分を

取ってから DRP を介して対応する値を書き込むことをザイリンクスは推奨しています。 DRP によって RX CDR ルー

プフィルターを適切に設定し、 RXOUT_DIV 属性およびその他必要な属性を更新したうえで、 GTRXRESET ポート

をトグルすることで RX をリセットする必要があります。 PLL 属性が DRP を介して変更される場合は、使用してい

る PLL をリセットしてロックしてから、 RX をリセットする必要があります。

DRP による CDR ループフィルターの更新が不要の場合、レートは、 RXRATEMODE が 1'b0 に設定されているとき

に RXRATE ポートを使用すると変更できます。その場合、必要なリセットシーケンスが自動的に実行されます。

レート変更と必要なリセットシーケンスの両方が適用されて完了すると、 RXRATE に応答して RXRATEDONE がア

サートされます。

RX バッファーが有効の場合、レートの変更後に RX バッファーが自動的にリセットするように

RXBUF_RESET_ON_RATE_CHANGE 属性を TRUE に設定する必要があります。 RX バッファーをバイパスする場合

は、 RXRATEDONE のアサート後にアライメントを反復実行します。

RX パラレルクロックソースのリセット

適切な動作を実現するには、 RXUSRCLK および RXUSRCLK2 を駆動するクロックが安定している必要があります。

クロックソースが再度ロックされた後に、 RXPCSRESET をトグルします。 RX バッファーをバイパスする場合は、

リセットの完了後にアライメントを反復実行します。





リモート側の電源投入後

入力データのソースの電源が、そのデータを受信して動作を開始した GTY トランシーバーより後に投入された場合

は、 RX 側をリセットし、入力データに対して確実にロックする必要があります。

電気的アイドルリセット

OOB および電気的アイドルをサポートするプロトコルについては、トランシーバーへの RX 入力の差動電圧が OOB

または電気的アイドルレベルまで降下するとき、電気的アイドルに関連する属性が適切な値に設定されると RX

CDR が自動的に制御されます。ウィザードの推奨値を使用してください。

RXN/RXP の接続後

GTY トランシーバーへの RX データが接続および接続解除可能なコネクタから入力されている場合、データソース

が接続されたときに入力データに対して適切にロックするよう、 RX 側をリセットする必要があります。

リカバリクロックの安定後

クロッキング手法の設計によっては、 CDR が入力データに対してロックされる前に、 RX のリセットシーケンスを

完了させることができます。この場合、リカバリクロックは、 RXRESETDONE がアサートされると安定しなくなる

可能性があります。

RX バッファーの使用時は、リカバリクロックが安定した後に RXBUFRESET をトリガーする必要があります。 RX

バッファーのバイパス使用時は、リカバリクロックが安定するまでアライメントを開始できません。

CDR のデータへのロックに関する基準は、『UltraScale および UltraScale+ デバイスデータシート』 [参照 6] を参照し

てください。

RX バッファーエラー後

RX エラスティックバッファーのオーバーフローまたはアンダーフローが発生した場合、適切に動作させるため、

RXBUFRESET を使用して RX エラスティックバッファーをリセットする必要があります。

実行中におけるチャネルボンディングモードの変更後

RXBUF_RESET_ON_CB_CHANGE を TRUE に設定すると、 RXCHANBONDMASTER、 RXCHANBONDSLAVE、また

は RXCHANBONDLEVELRX が変更された後、エラスティックバッファーが自動的にリセットされます。

PRBS エラー後

PRBSCNTRESET がアサートされると PRBS エラーカウンターがリセットされます。

カンマリアライメント後

RXBUF_RESET_ON_COMMAALIGN を TRUE に設定すると、カンマリアライメント中に RX エラスティックバッ

ファーを自動的にリセットできます。





パワーダウン

機能の説明

GTY トランシーバーは、さまざまなパワーダウンモードをサポートします。これらのモードでは、一般的なパワー

マネージメント機能と PCI Express® および SATA 規格で定められたパワーマネージメント機能を使用できます。

GTY トランシーバーには異なるレベルの電力制御があります。各方向のチャネルは、それぞれ TXPD および RXPD

を使用して個別に電源を切断できます。 QPLL0/1PD ポートが直接クワッド PLL0/1 へ接続されている場合は、

CPLLPD ポートでチャネル PLL の電源を切断できます。


表 2-34 に、パワーダウンのポートを示します。

表 2-34: パワーダウン用のポート


CPLLPD 入力非同期アクティブ High の場合、チャネル PLL の電源

を切断します。

QPLL0PD/QPLL1PD 入力非同期アクティブ High の場合、クワッド PLL0/1 の

電源を切断します。

RXPD[1:0] 入力非同期 PCI Express PIPE プロトコルエンコードに応じて

RX レーンの電源を切断します。

00: P0 (通常動作)

01: P0s (短いリカバリ時間の電源切断)

10: P1 (長いリカバリ時間の電源切断)

11: P2 (電力がも低い状態)

TXPD[1:0] 入力 TXUSRCLK2

(TXPDELECIDLEMODE

によって非同期になる )

PCI Express PIPE プロトコルエンコードに応じて

TX レーンの電源を切断します。

00: P0 (通常動作)


10: P1 (長いリカバリ時間の電源切断、受信検

出はオンのまま)


これらのパワーダウンステート間の移行時間は

属性で制御できます。

TXPDELECIDLEMODE 入力非同期 TXELECIDLE および TXPD が同期信号または非

同期信号のいずれで処理されるかを決定します。

TXPHDLYPD 入力非同期 TX の位相および遅延調整回路の電源切断に使

用します。 TX バッファーバイパスモードで

1'b0 に設定されます。

0: TX の位相および遅延調整回路に電源を投入

1: TX の位相および遅延調整回路の電源を切断





表 2-35 に、パワーダウンの属性を示します。

一般的なパワーダウン機能

GTY トランシーバーは、多様なアプリケーションで使用可能なパワーダウン機能を提供します。表 2-36 に、これら

の機能の基本概要を示します。

RXPHDLYPD 入力非同期 RX の位相および遅延調整回路の電源切断に使

用します。 RX バッファーバイパスモードで

1'b0 に設定されます。

0: RX の位相および遅延調整回路に電源を投入

1: RX の位相および遅延調整回路の電源を切断

表 2-35: パワーダウンの属性


PD_TRANS_TIME_FROM_P2 12 ビットの 16 進数 PCIe 動作用の P2 ステートから別のパワーダウンモードへ

の移行時間を設定します。ウィザードの推奨値を使用し

てください。

PD_TRANS_TIME_NONE_P2 8 ビットの 16 進数 PCIe 動作の P2 ステート以外のモード間の移行時間を設定

します。ウィザードの推奨値を使用してください。

PD_TRANS_TIME_TO_P2 8 ビットの 16 進数 PCIe 動作用の P2 ステートへの移行時間を設定します。


TRANS_TIME_RATE 8 ビットの 16 進数 PCIe プロトコル (Gen2/Gen1 データレート ) を含むすべて

の規格において [TX/RX]RATE ピンを使用してラインレー

トを変更する際の移行時間 (変更完了までの時間) を指定

します。ウィザードの推奨値を使用してください。

RX_CLKMUX_EN 1 ビットバイナリウィザードの推奨値を使用してください。

TX_CLKMUX_EN 1 ビットバイナリウィザードの推奨値を使用してください。

表 2-36: 基本的なパワーダウン機能の概要

機能制御ポート影響

クワッド PLL0 の制御/

クワッド PLL1 の制御

QPLL0/1PD クワッド PLL0/1 への電力供給を切断します。

チャネル PLL の制御 CPLLPD チャネル PLL への電力供給を切断します。

TX の電力制御 TXPD[1:0] GTY トランシーバーの TX 側が影響を受けます。

RX の電力制御 RXPD[1:0] GTY トランシーバーの RX 側が影響を受けます。

表 2-34: パワーダウン用のポート (続き)






複数のレーンおよびクワッドの電源投入/切断

1 つまたは複数のクワッド内にある複数のレーンの電源を投入/切断すると、電源レギュレータ回路に影響を与えま

す (317 ページの「複数のレーンの電源投入/切断およびリセット」を参照)。

PLL のパワーダウン

PLL0/1 のパワーダウンモードをアクティブにするには、アクティブ High の QPLL0/1PD 信号をアサートします。

同様に、チャネル PLL のパワーダウンモードをアクティブにするには、アクティブ High の CPLLPD 信号をアサー

トします。 QPLL0/1PD または CPLLPD のいずれかがアサートされると、対応する PLL の電力が切断されます。つま

り、 PLL から派生するすべてのクロックが停止します。

対応する PLL ロック信号 (クワッド PLL0/1 の QPLL0/1LOCK 信号、クワッド PLL0/1 の GTY トランシーバーの

CPLLLOCK 信号、または各チャネルの CPLLLOCK 信号のいずれか) がアサートされると、この省電力モードから通

常モードへ回復します。初のコンフィギュレーションおよび電源投入時、基準クロックのエッジが検出されるま

で、 CPLL の電源は、 CPLLPD ポートを使用して切断しておくことをザイリンクスでは推奨しています。

TX および RX のパワーダウン

PCI Express を使用しないデザインで、 TX および RX パワーダウン信号を使用する場合は、 TXPD および RXPD を個

別に使用できます。これらのインターフェイスが PCI Express 以外のアプリケーションで使用される場合、表 2-37 に

示す 2 つの電力ステートのみがサポートされます。このパワーダウン方法を使用する場合は、次の要件を満たす必

要があります。

• TXPD[1] と TXPD[0] が接続されている

• RXPD[1] と RXPD[0] が接続されている

• TXDETECTRX が Low に固定されている

• TXELECIDLE が TXPD[1] および TXPD[0] に固定されている

TXPD および RXPD ポートを High にアサートし、TX_CLKMUX_EN および RX_CLKMUX_EN を 1'b0 に設定すると

消費電力を削減できます。

表 2-37: PCI Express デザイン以外の動作における TX および RX 電力ステート

TXPD[1:0] または RXPD[1:0] 説明

0 通常モード。トランシーバーの TX または RX はデータの送信/受信が可能な状態です。

11 パワーダウンモード。トランシーバーの TX または RX はアイドル状態です。





ループバック

機能の説明

ループバックモードは、トラフィックストリームが折り返してソースに戻るようにデータパスを構成するもので

す。通常は、特定のトラフィックパターンが送信され、エラーがないかをチェックするために比較されます。

図 2-28 に、 4 つのループバックモードを備えたループバックテストのコンフィギュレーションを示します。

ループバックテストモードは、大きく次の 2 つに分類されます。

• 近端ループバックモードの場合、送信データがトラフィックジェネレーターにも近接しているトランシー

バーに戻ります。 UltraScale FPGA の GTY トランシーバーでは、シリアルデータは TX 差動出力ペアでも利用で

きます。

• 遠端ループバックモードの場合、受信データがリンクのも遠い位置にあるトランシーバーに戻ります。

UltraScale FPGA の GTY トランシーバーでは、受信データは、通常動作と同じように RXDATA インターフェイ

スに現れます。

ループバックテストは、開発段階またはシステム展開後に故障隔離のために実施できます。テストには、アプリ

ケーショントラフィックパターンあるいは擬似ランダムビットシーケンスのどちらのトラフィックパターンも使

用可能です。各 GTY トランシーバーに PRBS ジェネレーターおよびチェッカーが内蔵されています。

GTY トランシーバーは、テスト用にいくつかのループバックモードを備えています。


図 2-28: ループバックテストの概略図

Traffic Checker

Traffic Generator

Test Logic Near-End GTY Far-End GTY

Link Near-End Test Structures Link Far-End Test Structures

RX-PCS

RX-PCS

TX-PCS

TX-PCS

TX-PMA

TX-PMA

RX-PMA

RX-PMA

2 3 41

X19595-081417





• 近端 PCS ループバック (図 2-28 のパス ①)

近端 PCS ループバックが正しく機能するようにするには、 RX エラスティックバッファーを有効にし、

RX_XCLK_SEL を RXDES に設定する必要があります。近端 PCS ループバックでは、 RX XCLK ドメインには

TX PMA パラレルクロック (TX XCLK) によってクロックが供給されます。インターコネクトロジックにクロッ

クを供給するために RXOUTCLK が用いられ、通常動作時に RXOUTCLKSEL が RXOUTCLKPMA に設定されて

いる場合、 GTY トランシーバーを近端 PCS ループバックに配置する際にこれら 2 つのうちの 1 つを変更する必


° RXOUTCLKPCS を選択するように RXOUTCLKSEL を設定する、または

° RXCDRHOLD = 1'b1 に設定する

• 近端 PMA ループバック (図 2-28 のパス ②)

25Gb/s を下回るラインレートの場合、近端 PMA ループバックへ/からの遷移後に GTRXRESET を使用できます。

25Gb/s 以上のラインレートの場合、近端 PMA ループバックへ的確に遷移するために次のシーケンスに従う必


a. ループバックモードではない (LOOPBACK = 3’b000) ときに、GTRXRESET を使用して GTY レシーバーを

リセットします。

b. ループバックモードを近端 PMA ループバック (LOOPBACK = 3’b010) に変更します。

c. RXPMARESET を使用して GTY レシーバーをリセットします。

d. ループバックなしの通常動作に戻るには、ルークバックポート制御を 3’b000 に戻し、 GTRXRESET また

は RXPMARESET でレシーバーをリセットします。

• 遠端 PMA ループバック (図 2-28 のパス ③)

遠端 PMA ループバックが正しく機能するようにするには、 TX バッファーを有効にし、 TX_XCLK_SEL を

TXOUT に設定する必要があります。遠端 PMA ループバックでは、 TX バッファーの書き込み側には RX PMA

パラレルクロック (RX XCLK) によってクロックが供給されます。 TXPIPPMEN および TXPIPPMSEL ポートを

1'b0 に設定して、 TX 位相インターポレーター PPM コントローラーを無効にする必要があります。遠端 PMA

ループバックへ/からの遷移後に GTTXRESET が必要です。遠端 PMA ループバックを使用する場合、 TX 非同期

ギアボックスを同時には使用できないため、 TXGEARBOX_EN を 1'b0 に設定する必要があります。

• 遠端 PCS ループバック (図 2-28 のパス ④)

クロックコレクション機能を使用しない場合、遠端 PCS ループバックのトランシーバーは、ループバックデー

タを供給するトランシーバーで使用されている同じ基準クロックを用いる必要があります。クロックコレク

ションの使用に関係なく、 TXUSRCLK および RXUSRCLK ポートは同じクロックリソース (BUFG_GT) によっ

て駆動する必要があります。チャネルの両方またはどちらかのギアボックスが有効の場合は、遠端 PCS ループ

バックはサポートされません。






表 2-38 に、ループバック用のポートを示します。

UltraScale FPGA にはループバック用の属性はありません。表 2-39 に、 UltraScale+ FPGA のループバックの属性を示

します。

ダイナミックリコンフィギュレーションポート

機能の説明

ダイナミックリコンフィギュレーションポート (DRP) を使用することで、動作中に GTYE3/4_CHANNEL および

GTYE3/4_COMMON プリミティブのパラメーターを変更できます。 DRP はプロセッサとの併用が容易な同期イン

ターフェイスで、 1 つのアドレスバス (DRPADDR) とプリミティブへのコンフィギュレーションデータの読み出し

(DRPDO) 用および書き込み (DRPDI) 用に別々のデータバスを備えています。イネーブル信号 (DRPEN)、読み出し /

書き込み信号 (DRPWE)、および Ready/Valid 信号 (DRPRDY) は、読み出しおよび書き込み動作の制御信号であり、

処理の完了や有効なデータの有無を示します。

表 2-38: ループバック用のポート


LOOPBACK[2:0] 入力非同期 000: 通常動作

001: 近端 PCS ループバック

010: 近端 PMA ループバック

011: 予約

100: 遠端 PMA ループバック

101: 予約

110: 遠端 PCS ループバック

表 2-39: ループバックの属性


LPBK_BIAS_CTRL 3 ビットバイナリ予約。ウィザードの推奨値を使用してください。

LPBK_EN_RCAL_B 1 ビットバイナリ予約。ウィザードの推奨値を使用してください。

LPBK_EXT_RCAL 4 ビットバイナリ予約。ウィザードの推奨値を使用してください。

LPBK_IND_CTRL0 3 ビットバイナリ予約。ウィザードの推奨値を使用してください。



LPBK_RG_CTRL 4 ビットバイナリ予約。ウィザードの推奨値を使用してください。






表 2-40 に、 GTYE3/4_CHANNEL の DRP ポートを示します。

表 2-40: GTYE3/4_CHANNEL の DRP ポート


DRPADDR[9:0] 入力 DRPCLK DRP アドレスバス

DRPCLK 入力 N/A DRP インターフェイスクロック

DRPEN 入力 DRPCLK DRP のイネーブル信号

0: 読み出しまたは書き込み処理が無効

1: 読み出しまたは書き込み処理が有効

書き込み処理の場合、 DRPWE および DRPEN を

DRPCLK の 1 サイクル間のみ High に駆動する必要があ

ります。正しい動作については、図 2-29 を参照してくだ

さい。

読み出し処理の場合、 DRPEN を DRPCLK の 1 サイクル

間のみ High に駆動する必要があります。正しい動作に

ついては、図 2-30 を参照してください。

DRPDI[15:0] 入力 DRPCLK インターコネクトロジックからトランシーバーへコン

フィギュレーションデータを書き込むためのデータバ

スです。

DRPRDY 出力 DRPCLK DRP 書き込み処理が完了し、読み出しデータが有効であ

ることを示します。

読み出し /書き込みレジスタへの書き込みまたは読み出し

処理の場合、 DRP トランザクションの初期化後、

DRPRDY を DRPCLK の 6 サイクル間アサートします。

読み出し専用レジスタでは、 DRPRDY のアサートに必要

な DRPCLK サイクル数は、 DRPCLK 周波数と USRCLK

周波数の関係で決まります。読み出し専用レジスタで

は、 DRP トランザクションの初期化後 DRPCLK の 500

サイクル以内に DRPRDY が検出されない場合、ポート

PCSRSVDIN[2] を使用して DRP インターフェイスをリ

セットします。

DRPDO[15:0] 出力 DRPCLK GTY トランシーバーからインターコネクトロジックリ

ソースへコンフィギュレーションデータを読み出すため

のデータバスです。

DRPWE 入力 DRPCLK DRP の書き込みイネーブル

0: DRPEN が 1 のときに読み出し処理を実行

1: DRPEN が 1 のときに書き込み処理を実行

書き込み処理の場合、 DRPWE および DRPEN を

DRPCLK の 1 サイクル間のみ High に駆動する必要があ

ります。正しい動作については、図 2-29 を参照してくだ

さい。





表 2-41 に、 GTYE3/4_COMMON の DRP ポートを示します。

PCSRSVDIN[2] 入力非同期 UltraScale FPGA のみ

DRP リセット。 XCLK がトグルしていない間 (たとえば、

基準クロックのリセット時または変更時) に読み出し専

用レジスタを読み出すと、 DRP で DRPRDY 信号が返さ

れず、それ以降の DRP トランザクションが妨げられま

す。そのような場合、さらに DRP トランザクションを

開始する前に、 PCSRSVDIN[2] をパルスして DRP イン

ターフェイスをリセットする必要があります。

DRPRST 入力 DRPCLK UltraScale+ FPGA のみ

DRP リセット。 XCLK がトグルしていない間 (たとえば、

基準クロックのリセット時または変更時) に読み出し専

用レジスタを読み出すと、 DRP で DRPRDY 信号が返さ

れず、それ以降の DRP トランザクションが妨げられま

す。そのような場合、さらに DRP トランザクションを

開始する前に、DRPRST をパルスして DRP インターフェ

イスをリセットする必要があります。

表 2-41: GTYE3/4_COMMON の DRP ポート


DRPADDR[9:0] 入力 DRPCLK DRP アドレスバス

DRPCLK 入力 N/A DRP インターフェイスクロック

DRPEN 入力 DRPCLK DRP のイネーブル信号

0: 読み出しまたは書き込み処理が無効

1: 読み出しまたは書き込み処理が有効

書き込み処理の場合、DRPWE および DRPEN を DRPCLK の

1 サイクル間のみ High に駆動する必要があります。正しい

動作については、図 2-29 を参照してください。

読み出し処理の場合、 DRPEN を DRPCLK の 1 サイクル間の

み High に駆動する必要があります。正しい動作については、

図 2-30 を参照してください。

DRPDI[15:0] 入力 DRPCLK インターコネクトロジックからトランシーバーへコンフィ

ギュレーションデータを書き込むためのデータバスです。

DRPRDY 出力 DRPCLK DRP 書き込み処理が完了し、読み出しデータが有効である

ことを示します。読み出し /書き込みレジスタへの書き込み

または読み出し処理の場合、 DRP トランザクションの初期

化後、 DRPRDY を DRPCLK の 6 ～ 7 サイクル間アサートし

ます。

表 2-40: GTYE3/4_CHANNEL の DRP ポート (続き)






使用モデル

書き込み

図 2-29 に、 DRP の書き込み処理のタイミングを示します。 DRPRDY がアサートされると、新たな DRP 動作を開始

できます。

DRPDO[15:0] 出力 DRPCLK GTY トランシーバーからインターコネクトロジックリソー

スへコンフィギュレーションデータを読み出すためのデー

タバスです。

DRPWE 入力 DRPCLK DRP の書き込みイネーブル

0: DRPEN が 1 のときに読み出し処理を実行

1: DRPEN が 1 のときに書き込み処理を実行

書き込み処理の場合、DRPWE および DRPEN を DRPCLK の

1 サイクル間のみ High に駆動する必要があります。正しい

動作については、図 2-29 を参照してください。


図 2-29: DRP の書き込みタイミング

表 2-41: GTYE3/4_COMMON の DRP ポート (続き)


DRPCLK

DRPEN

DRPRDY

DRPWE

DRPADDR

DRPDI

DRPDO

ADR

DAT

X19596-081417





読み出し

図 2-30 に、 DRP の読み出し処理のタイミングを示します。 DRPRDY がアサートされると、新たな DRP 動作を開始

できます。

デジタルモニター

機能の説明

2 つのレシーバーモード (LPM および DFE) は、リンクの適化に適応アルゴリズムを使用します。デジタルモニ

ターでは、これらの適応ループの現在のステートを視覚的に監視できます。デジタルモニターの動作にはクロック

が必要です。これには DRPCLK または RXUSRCLK2 を使用できます。 RXDFE_CFG1 属性または RXLPM_CFG 属性

で、 DMONITOROUT ポートでモニターされる適応ループを選択します。選択したループの現在のコードは、出力

ポート DMONITOROUT に含まれます。 1 つのループには、 3 つの定常ステート (min、 max、または dithering) があり

ます。


図 2-30: DRP の読み出しタイミング

DRPCLK

DRPEN

DRPRDY

DRPWE

DRPADDR

DRPDI

DRPDO

ADR

DATX19597-081417






表 2-42 に、 GTY のデジタルモニターのポートを示します。

表 2-43 に、 GTY のデジタルモニターの属性を示します。

表 2-42: デジタルモニターのポート


DMONITOROUT[16:0] 出力非同期/ローカル

クロック

UltraScale FPGA のみ

デジタルモニター出力バス

[16] - 内部クロック

[6:0] - RXDFEOS、 RXDFEVP、 RXDFEUT、 RXLPMOS

[6:2] - RXDFEKL、 RXLPMKH、 RXLPMKL

[5:0] - RXDFETAP2、 RXDFETAP3

[4:0] - RXDFEAGC、 RXDFETAP4、 RXDFETAP5、

RXDFETAP6、 RXDFETAP7、 RXDFETAP8、 RXDFETAP9、

RXDFETAPA、 RXDFETAPB、 RXDFETAPC、

RXDFETAPD、 RXDFETAPE、 RXDFETAPF、 RXLPMAGC

DMONITOROUT[15:0] 出力非同期/ローカル

クロック


デジタルモニター出力バス

[6:0] - RXDFEOS、 RXDFEVP、 RXDFEUT、 RXLPMOS

[6:2] - RXDFEKL、 RXDFEKH、 RXLPMKH、 RXLPMKL、

RXDFEAGC、 RXDFETAP4、 RXDFETAP5、 RXDFETAP6、

RXDFETAP7、 RXDFETAP8、 RXDFETAP9、

RXDFETAPA、 RXDFETAPB、 RXDFETAPC、

RXDFETAPD、 RXDFETAPE、 RXDFETAPF、 RXLPMAGC

[6:1] - RXDFETAP2、 RXDFETAP3

DMONITORCLK 入力非同期デジタルモニターのクロック

DMONFIFORESET 入力 DMONITORCLK 予約。 GND に接続します。

DMONITOROUTCLK 出力非同期 UltraScale+ FPGA のみ

適応ループからの内部クロックです。

表 2-43: デジタルモニターの属性

ポートタイプ説明

ADAPT_CFG1[15:0] 16 進数 [15]: 適応ループをモニターする場合、 1'b1 に設定。

[14:0]: 予約。





RXDFE_CFG1[15:0] 16 進数 [15:6]: 予約。

[5]: DFE 適応ループをモニターする場合、 1'b1 に設定。それ以外は、 1'b0 に設定。

[4:0]: DFE 適応ループを選択。

表 2-43: デジタルモニターの属性 (続き)


RXDFE_CFG1[4:0] UltraScale+

RXDFE_CFG1[4:0] UltraScale DFE 適応のラインの選択

コードマッピングの範囲

5'b00000 5'b00000 RXDFEOS: ベースラインワンダーの

キャンセレーション。 2 つのニュー

トラルによる 7 ビット符号化。

7'd0: 小 (負)

7'd63: ニュートラル


7'd127: 大 (正)

5'b00001 5'b00001 RXDFEKL: DFE 低周波数ゲイン 5'd0: 小

5'd31: 大

5'b00010 N/A RXDFEKH: DFE 高周波数ゲイン 5'd0: 小

5'd31: 大

5'b00011 5'b00010 RXDFEVP: DFE の電圧ピーク 7'd0: 小

7'd127: 大

5'b00100 5'b00011 RXDFEUT: DFE タップ 1 7'd0: 小

7'd127: 大

5'b00101 5'b00100 RXDFEAGC: DFE AGC 周波数ゲイン 5'd0: 小

5'd31: 大

5'b00110 5'b00101 RXDFETAP2 の場合は DFE タップ 2 6'd0: 小

6'd63: 大

5'b00111 5'b00110 RXDFETAP3 の場合は DFE タップ 3。

2 つのニュートラルによる 6 ビット

符号化。

6'd0: 小 (負)



6'd63: 大 (正)



符号化。

5'd0: 小 (負)



5'd31: 大 (正)



符号化。

5'd0: 小 (負)



5'd31: 大 (正)



符号化。

5'd0: 小 (負)



5'd31: 大 (正)



符号化。

5'd0: 小 (負)



5'd31: 大 (正)



符号化。

5'd0: 小 (負)



5'd31: 大 (正)





RXDFE_CFG1[15:0]

(続き )

16 進数 [4:0]: DFE 適応ループを選択 (続き ):



RXDFE_CFG1[4:0] UltraScale+

RXDFE_CFG1[4:0] UltraScale DFE 適応のラインの選択

コードマッピングの範囲

5'b01101 5'b01100 RXDFETAP9: DFE タップ 9。 2 つの

ニュートラルによる 5 ビット符号化。

5'd0: 小 (負)



5'd31: 大 (正)

5'b01110 5'b01101 RXDFETAPA: DFE タップ A。 2 つの


5'd0: 小 (負)



5'd31: 大 (正)

5'b01111 5'b01110 RXDFETAPB: DFE タップ B。 2 つの


5'd0: 小 (負)



5'd31: 大 (正)

5'b10000 5'b01111 RXDFETAPC: DFE タップ C。 2 つの


5'd0: 小 (負)



5'd31: 大 (正)

5'b10001 5'b10000 RXDFETAPD: DFE タップ D。 2 つの


5'd0: 小 (負)



5'd31: 大 (正)

5'b10010 5'b10001 RXDFETAPE: DFE タップ E。 2 つの


5'd0: 小 (負)



5'd31: 大 (正)

5'b10011 5'b10010 RXDFETAPF: DFE タップ F。 2 つの


5'd0: 小 (負)



5'd31: 大 (正)





使用モード

DMONITOR からループ値を読み出すには DMONITORCLK 入力ポートにクロックが必要となり、 DRP を介して適応

ループの選択を変更し、 DMONITOROUT 出力をモニターします。 DRP ポートを介して DMONITOR_CFG1、

RXLPM_CFG、 RXDFE_CFG1、および ADAPT_CFG1 の各属性を設定し、デジタルモニターを有効化して、モニ

ターに適したループを選択します。各属性の DRP 位置は次のとおりです。

0x003A[15:8] = DMONITOR_CFG1[7:0]

0x0032[15:0] = RXLPM_CFG[15:0]

0x0054[15:0] = RXDFE_CFG1[15:0]

0x0092[15:0] = ADAPT_CFG1[15:0]

デジタルモニターの出力は、 DMONITOROUT ポートで確認できます。デジタルモニターからの信号は LSB に揃え

られ、非同期です。

RXLPM_CFG[15:0] 16 進数 [15:6]: 予約。

[5]: LPM 適応ループをモニターする場合、 1'b1 に設定。それ以外は、 1'b0 に設定。

[4:3]: LPM 適応ループを選択。

[2:0]: 予約。

DMONITOR_CFG1[7:0] 16 進数 [7:1]: 予約。

[0]: デジタルモニターを有効化。



RXLPM_CFG[4:3] LPM 適応のラインの選択コードマッピング

の範囲

2'b00 RXLPMKH: LPM 高周波数ゲイン 5'd0: 小

5'd31: 大

2'b01 RXLPMKL: LPM 低周波数ゲイン 5'd0: 小

5'd31: 大

2'b10 RXLPMOS: ベースラインワンダーの

キャンセレーション。 2 つのニュート

ラルによる 7 ビット符号化。

7'd0: 小 (負)



7'd127: 大 (正)

2'b11 RXLPMAGC: LPM AGC 周波数ゲイン 5'd0: 小

5'd31: 大





デジタルモニター出力のキャプチャ

DMONITOROUT 信号は、 RXUSRCLK2 と比較すると緩やかに変化します。ここでは、 DMONIOTROUT 出力のキャ

プチャ方法の 1 つを説明します。

reg [7:0] compare1, compare2, dmonitorout_sync;

always@ (posedge RXUSRCLK2) begin if (reset) begin compare1 <= 8'd0; compare2 <= 8'd0; dmonitorout_sync <= 8'd0; end else begin compare1 <= DMONITOROUT[7:0]; compare2 <= compare1;

if (compare1 == compare2) dmonitorout_sync <= compare2; else dmonitorout_sync <= dmonitorout_sync; end //elseend //always

情報が正常にキャプチャされる方法はいずれも有効です。

ソフトウェアでのデジタルモニター出力のキャプチャ

「デジタルモニター出力のキャプチャ」の Verilog コードで記述された dmonitorout_sync をホストプロセッサメモリ

にマップして、デジタルモニターの出力をキャプチャできます。チャネル DRP ポートをホストプロセッサメモリ

にマップすると、監視対象の適応ループを選択できます。次に C コードの実例を示します。 drpread ファンクション

と drpwrite ファンクションは、 84 ページの「使用モデル」で説明した DRP の動作です。 captureDMON ファンクショ

ンは、「デジタルモニター出力のキャプチャ」の Verilog コードで記述されている dmonitorout_sync レジスタを読み出

します。

//////////////////////////////////////////// Function Prototype//////////////////////////////////////////

void drpwrite(unsigned int drpaddress, unsigned int drpvalue);

usigned int drpread(unsigned int drpaddress);

unsigned int captureDMON(unsigned int msb, unsigned int lsb);

/////////////////////////////////////////////////// Initialize Digital Monitor /////////////////////////////////////////////////

// Enable Digital Monitor// Read/Modify/Write DMONITOR_CFG1[0]temp = drpread(0x003A);drpwrite(0x003A, (temp & 0xFEFF) | 0x0100);





/////////////////////////////////////////////////// Read Digital Monitor as often as required/////////////////////////////////////////////////

while(!done) {

/////////////////////////////////////////////////// LPM Mode Only/////////////////////////////////////////////////

// DFE monitor disabledrpwrite(0x0054, 0x0000);

// Read/Modify/Write ADAPT_CFG1[15]temp = drpread(0x0092);drpwrite(0x0092, (temp & 0x7FFF) | 0x8000);

// LPM Mode Only: RXLPMHFdrpwrite(0x0032, 0x0010);captureDMON(6, 2);

// LPM Mode Only: RXLPMLFdrpwrite(0x0032, 0x0014);captureDMON(6, 2);

// LPM Mode Only: RXLPMOSdrpwrite(0x0032, 0x0018);captureDMON(6, 0);

// LPM Mode Only: RXLPMAGCdrpwrite(0x0032, 0x001C);captureDMON(4, 0);

/////////////////////////////////////////////////// DFE Mode Only/////////////////////////////////////////////////

//LPM monitor disabledrpwrite(0x0032, 0x0000);

// Read/Modify/Write ADAPT_CFG1[15]temp = drpread(0x0092);drpwrite(0x0092, (temp & 0x7FFF) | 0x8000);

// DFE Mode Only: RXDFEOSdrpwrite(0x0054, 0x0020);captureDMON(6, 0);

// DFE Mode Only: RXDFEKLdrpwrite(0x0054, 0x0021);captureDMON(6, 2);

// DFE Mode Only: RXDFEVPdrpwrite(0x0054, 0x0022);captureDMON(6, 0);

// DFE Mode Only: RXDFEUTdrpwrite(0x0054, 0x0023);captureDMON(6, 0);





// DFE Mode Only: RXDFEAGCdrpwrite(0x0054, 0x0024);captureDMON(4, 0);

// DFE Mode Only: RXDFETAP2drpwrite(0x0054, 0x0025);captureDMON(5, 0);





// DFE Mode Only: RXDFETAP7drpwrite(0x0054, 0x002A);captureDMON(4, 0);

// DFE Mode Only: RXDFETAP8drpwrite(0x0054, 0x002B);captureDMON(4, 0);

// DFE Mode Only: RXDFETAP9drpwrite(0x0054, 0x002C);captureDMON(4, 0);

// DFE Mode Only: RXDFETAPAdrpwrite(0x0054, 0x002D);captureDMON(4, 0);

// DFE Mode Only: RXDFETAPBdrpwrite(0x0054, 0x002E);captureDMON(4, 0);

// DFE Mode Only: RXDFETAPCdrpwrite(0x0054, 0x002F);captureDMON(4, 0);

// DFE Mode Only: RXDFETAPDdrpwrite(0x0054, 0x0030);captureDMON(4, 0);





// DFE Mode Only: RXDFETAPEdrpwrite(0x0054, 0x0031);captureDMON(4, 0);

// DFE Mode Only: RXDFETAPFdrpwrite(0x0054, 0x0032);captureDMON(4, 0);

}

Interpreting the Digital Monitor Output

RXDFEOS[6:0] = DMONITOROUT[6:0]7'd0 = - Full Scale7'd63,7'd64 = 07'd127 = + Full Scale

RXDFEKL[4:0] = DMONITOROUT[6:2]5'd0 = 05'd31 = Full Scale

RXDFEVP[6:0] = RXDFEUT[6:0] = DMONITOROUT[6:0]7'd0 = 07'd127 = Full Scale

RXDFEAGC[4:0] = DMONITOROUT[4:0]5'd0 = 05'd31 = Full Scale

RXDFETAP2[5:0] = DMONITOROUT[5:0]6'd0 = 06'd63 = Full Scale

RXDFETAP3[5:0] = DMONITOROUT[5:0]7'd0 = - Full Scale7'd31,7'd32 = 07'd63 = + Full Scale

RXDFETAP4[4:0] = RXDFETAP5[4:0] = RXDFETAP6[4:0] = RXDFETAP7[4:0] = RXDFETAP8[4:0] = RXDFETAP9[4:0] = RXDFETAPA[4:0] = RXDFETAPB[4:0] = RXDFETAPC[4:0] = RXDFETAPD[4:0] = RXDFETAPE[4:0] = RXDFETAPF[4:0] = DMONITOROUT[4:0]7'd0 = - Full Scale7'd15,7'd16 = 07'd31 = + Full Scale

RXLPMKH [4:0] = RXLPMKL [4:0] = DMONITOROUT[6:2]5'd0 = 05'd31 = Full Scale

RXLPMOS[6:0] = DMONITOROUT[6:0]7'd0 = - Full Scale7'd63,7'd64 = 07'd127 = + Full Scale

RXLPMAGC[4:0] = DMONITOROUT[4:0]5'd0 = 05'd31 = Full Scale





IBERT でのデジタルモニター出力のキャプチャ

ウィザードで生成したサンプルデザインではなく IBERT を使用する場合、 IBERT 内部の MicroBlaze™ プロセッサに

よってトランシーバー内のすべてのループが繰り返し実行されるため、デジタルモニターからの特定の DFE または

LPM ループを手動でリードバックするには、まずこの MicroBlaze プロセッサを停止する必要があります。また、

DFE/LPM ループを IBERT を使用して手動で読み出す場合は、次のように属性を設定する必要があります。

• ADAPT_CFG0[8] = 0









第 3 章

トランスミッター

トランスミッター (TX) の概要

機能の説明

この章では、トランスミッター (TX) にある各ファンクションブロックのコンフィギュレーションおよび使用方法に

ついて説明します。各トランシーバーには、 PCS と PMA で構成される独立したトランスミッターが含まれます。

図 3-1 に、トランスミッターのブロック図を示します。デバイスロジックからのパラレルデータは、 TX インター

フェイスを介して入力されて PCS および PMA を通り、高速シリアルデータとして TX ドライバーから出力されます。

GTY トランシーバー TX は、次のようなエレメントで構成されています。

1. 96 ページの「TX インターフェイス」

2. 106 ページの「TX 8B/10B エンコーダー」

3. 110 ページの「TX 同期ギアボックス」

4. 126 ページの「TX バッファー」


図 3-1: GTY トランシーバー TX のブロック図

PISO

TXPre/PostEmp

TXOOBandPCIe

TXClock

Dividers

Polarity SATAOOB

PCIeBeacon

PhaseAdjustFIFO

TX AsyncGearbox

TX PIPEControl

TX SyncGearbox

8B/10BEncoder

TXInterface

PatternGenerator

128B/130BEncoder

From ChannelClocking

Architecture

To RX Parallel Data

(Near-End PCS Loopback)

From RX Parallel Data(Far-End PMA Loopback)

From RX Parallel Data(Far-End PCS Loopback)

TXDriver

TX PMA TX PCS

TX PhaseInterpolator


To RX EQ(Near-End

PMA Loopback)

X19612-082217




第 3 章: トランスミッター

5. 129 ページの「TX バッファーのバイパス」

6. 144 ページの「TX パターンジェネレーター」

7. 147 ページの「TX 極性制御」

8. 148 ページの「TX のファブリッククロック出力制御」

9. 155 ページの「TX 位相インターポレーター PPM コントローラー」

10. 158 ページの「コンフィギュレーション可能な TX ドライバー」

11. 169 ページの「PCI Express デザイン用の TX レシーバー検出機能」

12. 172 ページの「TX の OOB 信号」

TX インターフェイス

機能の説明

TX インターフェイスは、 GTY トランシーバーの TX データパスへの入り口です。アプリケーションは、

TXUSRCLK2 の立ち上がりエッジで TXDATA ポートにデータを書き込むことで GTY トランシーバーにデータを送信

します。ポート幅は、 2、 4、 8 または 16 バイト幅から選択できます。実際のポート幅は、 TX_DATA_WIDTH 属性と

TX_INT_DATAWIDTH 属性そして TX8B10BEN ポートの設定に依存します。有効なポート幅は、 16、 20、 32、 40、

64、 80、 128 および 160 ビットです。インターフェイスでのパラレルクロック (TXUSRCLK2) のレートは、 TX ライ

ンレート、 TXDATA ポート幅、 8B/10B エンコードが有効か無効かによって異なります。 2 番目のパラレルクロック

(TXUSRCLK) は、トランスミッターの内部 PCS ロジックに使用する必要があります。ここでは、パラレルクロック

がどのように駆動されるかを示し、それらが正しく動作するための制約について説明します。高速トランスミッ

ターデータレートの場合、指定動作範囲内で TXUSRCLK2 レートを実現するには 8 バイトインターフェイスが必要

です。

インターフェイス幅の設定

GTY トランシーバーには、 2 バイト、 4 バイトおよび 8 バイトの内部データパスがあり、 TX_INT_DATAWIDTH 属性

で設定できます。インターフェイス幅は、 TX_DATA_WIDTH 属性で設定できます。 8B/10B エンコーダーが有効の場

合、 TX_DATA_WIDTH 属性は 20 ビット、 40 ビット、または 80 ビットで設定される必要があります。この場合、 TX

インターフェイスは TXDATA ポートのみを使用します。たとえば、インターフェイス幅が 16 の場合、

TXDATA[15:0] が使用されます。 8B/10B エンコーダーをバイパスする場合、 TX_DATA_WIDTH 属性は 16 ビット、 20

ビット、 32 ビット、 40 ビット、 64 ビット、 80 ビット、 128 ビットまたは 160 ビットで設定できます。





表 3-1 に、 TX データパスのインターフェイス幅がどのように決定されるかを示します。 8B/10B エンコードについて

は、 106 ページの「TX 8B/10B エンコーダー」で詳しく説明します。

8B/10B エンコーダーがバイパスされる場合、 TX_DATA_WIDTH は 20、 40、 80 または 160 となり、 TXCTRL1 および

TXCTRL0 ポートを使用して TXDATA ポートを 16 から 20 ビットへ、 32 から 40 ビットへ、 64 から 80 ビットへ、ま

たは 128 から 160 ビットへ拡張します。表 3-2 に、 8B/10B エンコーダーが無効の場合の転送データを示します。

TX_DATA_WIDTH = 16、 32、または 64 の場合、 TXCTRL1/0 ポートは無視され、表 3-2 と同じ順番 (ただし

TXCTRL1/0 ビットはなし ) でデータが送信されます。 TX ギアボックスを使用する場合のデータ転送順は、 110 ペー

ジの「TX 同期ギアボックス」を参照してください。

表 3-1: TX インターフェイスのデータパス設定

TX8B10BEN TX_DATA_WIDTH TX_INT_DATAWIDTH インターフェイス幅内部データ幅

1

20 0 16 20

40 0 32 20

40 1 32 40

80 1 64 40

0

16 0 16 16

20 0 20 20

32 0 32 16

32 1 32 32

40 0 40 20

40 1 40 40

64 1 64 32

64 2 64 64

80 1 80 40

80 2 80 80

128 2 128 64

160 2 160 80





TXUSRCLK および TXUSRCLK2 の生成

TX インターフェイスには、 TXUSRCLK および TXUSRCLK2 の 2 つのパラレルクロックがあります。 TXUSRCLK

は、 GTY トランスミッターの PCS ロジック用の内部クロックです。 TXUSRCLK で必要なレートは、 GTYE3/

4_CHANNEL プリミティブの内部データパス幅および GTY トランシーバー TX のラインレートによって決まりま

す。 TX 非同期ギアボックスを使用する場合を除き、 TXUSRCLK の必要なレートは式 3-1 で求めることができます。

4 バイトの内部データパスで TX 非同期ギアボックスを使用する場合の TXUSRCLK の必要なレートは、式 3-2 で求

めることができます。 8 バイトの内部データパスの場合の必要なレートは、式 3-3 で求めます。

式 3-1

式 3-2

式 3-3

表 3-2: 8B/10B エンコーダーがバイパスされている場合の転送データ

< < < 右から左へデータ転送 (LSB から MSB) < < <

39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

受信

デー

タ

TX

CT

RL

1[3]

TX

CT

RL

0[3]

TX

DA

TA[3

1:24

]

TX

CT

RL

1[2]

TX

CT

RL

0[2]

TX

DA

TA[3

2:16

]

TX

CT

RL

1[1]

TX

CT

RL

0[1]

TX

DA

TA[1

5:8]

TX

CT

RL

1[0]

TX

CT

RL

0[0]

TX

DA

TA[7

:0]


79 78 77 76 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 48 47 46 45 44 43 42 41 40

受信

デー

タ

TX

CT

RL

1[7]

TX

CT

RL

0[7]

TX

DA

TA[6

3:56

]

TX

CT

RL

1[6]

TX

CT

RL

0[6]

TX

DA

TA[5

5:48

]

TX

CT

RL

1[5]

TX

CT

RL

0[5]

TX

DA

TA[4

7:40

]

TX

CT

RL

1[4]

TX

CT

RL

0[4]

TX

DA

TA[3

9:32

]


119 118 117 116 115 114 113 112 111 110 109 108 107 106 105 104 103 102 101 100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80

受信

デー

タ

TX

CT

RL

1[11

]

TX

CT

RL

0[11

]

TX

DA

TA[9

5:88

]

TX

CT

RL

1[10

]

TX

CT

RL

0[10

]

TX

DA

TA[8

7:80

]

TX

CT

RL

1[9]

TX

CT

RL

0[9]

TX

DA

TA[7

9:72

]

TX

CT

RL

1[8]

TX

CT

RL

0[8]

TX

DA

TA[7

1:64

]


159 158 157 156 155 154 153 152 151 150 149 148 147 146 145 144 143 142 141 140 139 138 137 136 135 134 133 132 131 130 129 128 127 126 125 124 123 122 121 120

受信

デー

タ

TX

CT

RL

1[15

]

TX

CT

RL

0[15

]

TX

DA

TA[1

27:1

20]

TX

CT

RL

1[14

]

TX

CT

RL

0[14

]

TX

DA

TA[1

19:1

12]

TX

CT

RL

1[13

]

TX

CT

RL

0[13

]

TX

DA

TA[1

11:1

04]

TX

CT

RL

1[12

]

TX

CT

RL

0[12

]

TX

DA

TA[1

03:9

6]

TXUSRCLK Rate L ine RateInternal Datapath Width-------------------------------------------------------=

TXUSRCLK Rate L ine Rate33

----------------------=

TXUSRCLK Rate L ine Rate66

----------------------=





TXUSRCLK2 は、 GTY トランシーバーの TX 側に入る信号すべてを同期化するためのプライマリクロックです。

GTY トランシーバーの TX 側に入力される信号のほとんどは、 TXUSRCLK2 の立ち上がりエッジで取り込まれます。

TXUSRCLK2 と TXUSRCLK は、 TX_DATA_WIDTH と TX_INT_DATAWIDTH の設定に基づく固定されたレート関係

があります。表 3-3 に、 TX_DATA_WIDTH と TX_INT_DATAWIDTH 値に対する TXUSRCLK2 と TXUSRCLK の関係

を示します。上記のラインレートには、 4 バイトまたは 8 バイトの内部データパスの使用が求められます。各ス

ピードグレードの詳細は、『UltraScale および UltraScale+ デバイスデータシート』 [参照 6] を参照してください。

TXUSRCLK と TXUSRCLK2 の関係には、次のような規則があります。

• TXUSRCLK および TXUSRCLK2 は、クロックスキューを可能な限り小限に抑えた状態で、立ち上がりエッ

ジで揃える必要があります。そのため、スキューが小さいクロックリソース (BUFG_GT) を使用して

TXUSRCLK および TXUSRCLK2 を駆動する必要があります。

• TXUSRCLK、 TXUSRCLK2、およびトランスミッターの基準クロック周波数が異なる場合でも、同じオシレー

ターをクロックソースとして使用する必要があります。つまり、 TXUSRCLK および TXUSRCLK2 は、トラン

スミッターの基準クロックを逓倍または分周した周波数クロックにする必要があります。

表 3-3: TXUSRCLK2 と TXUSRCLK の周波数関係

インターフェイス幅 TX_DATA_WIDTH TX_INT_DATAWIDTH TXUSRCLK2 の周波数

2 バイト 16、 20 0 FTXUSRCLK2 = FTXUSRCLK

4 バイト 32、 40 0 FTXUSRCLK2 = FTXUSRCLK/2










表 3-4 に、 TX インターフェイスのポートを示します。

表 3-5 に、 TX インターフェイスの属性を示します。

表 3-4: TX インターフェイスのポート


TXCTRL0[15:0]/

TXCTRL1[15:0]入力 TXUSRCLK2 8B/10B エンコードが無効のときは、 20、 40、 80、または

160 ビット TX インターフェイスのデータバスの拡張に

使用されます。

TXDATA[127:0] 入力 TXUSRCLK2 データ送信用のバスです。ポート幅は

TX_DATA_WIDTH で決まります。

TX_DATA_WIDTH = 16、 20:

TXDATA[15:0] = 16 ビット幅







20 ビット、 40 ビット、 80 ビットまたは 160 ビットのバ

スが必要な場合は、 8B/10B エンコーダーの TXCTRL0

および TXCTRL1 ポートと TXDATA ポートを結合しま

す。 98 ページの表 3-2 を参照してください。

TXDATAEXTENDRSVD 入力非同期予約。

TXUSRCLK 入力クロック内部 TX PCS データパスのクロックの提供に使用します。

TXUSRCLK2 入力クロックインターコネクトロジックと TX インターフェイスの同

期に使用します。このクロックは、 TXUSRCLK の立ち

上がりエッジに揃う必要があります。

表 3-5: TX インターフェイスの属性


TX_DATA_WIDTH 整数 TXDATA ポートのビット幅を設定します。 8B/10B エンコーダーが

有効の場合、 TX_DATA_WIDTH は 20 ビット、 40 ビット、または

80 ビットに設定される必要があります。有効な設定値は 16、 20、

32、 40、 64、 80、 128、および 160 です。詳細は、 96 ページの「イ

ンターフェイス幅の設定」を参照してください。

TX_INT_DATAWIDTH 整数内部データパス幅を指定します。

0: 2 バイトの内部データパス

1: 4 バイトの内部データパスラインレートが 8.1875Gb/s よりも

高い場合は 1 に設定

2: 8 バイトの内部データパス。ラインレートが 16.375Gb/s より

も高い場合は 2 に設定





TXOUTCLK を使用して TX インターフェイスを駆動

TXUSRCLK および TXUSRCLK2 の周波数によって、 UltraScale アーキテクチャのクロックリソースを使用して TX

インターフェイスのパラレルクロックを駆動する方法は異なります。図 3-2 ～図 3-5 に、 TX インターフェイスのパ

ラレルクロックの駆動に使用するいくつかのクロックリソースを示します。これらの例では、 148 ページの図 3-30

に示すとおり、 TXOUTCLK が PMA から派生しており、 TXOUTCLKSEL = 3'b010 と設定することで

TXOUTCLKPMA パスを選択しています。

• 入力基準クロック周波数および必要なラインレートに応じて、分周設定が正しく行われている BUFG_GT と適

切な TXOUTCLKSEL ポート設定が必要です。 UltraScale FPGAs Transceivers Wizard は、通常異なるデザイン要件

に基づいてサンプルデザインを作成します。

• TX バッファーがバイパスされる使用モデルの場合、クロックリソースに制約が追加されます。詳細は、

129 ページの「TX バッファーのバイパス」を参照してください。

TX_FABINT_USRCLK_FLOP 1 ビット

バイナリ

ポート信号を TXUSRCLK2 ドメインで取得した後、 TXUSRCLK ド

メインでも取得するかどうかを指定します。この属性は、 TX 内部

データパス幅が TX インターフェイス幅と等しい場合のみ適用さ

れ、それ以外の場合は無視されます。ウィザードの推奨値を使用


0: TXUSRCLK フリップフロップをバイパス

1: TXUSRCLK フリップフロップを使用

表 3-5: TX インターフェイスの属性 (続き)






2 バイト、 4 バイト、または 8 バイトモードで TXOUTCLK を使用して GTY トランシーバー TX を駆動

シングルレーンのコンフィギュレーションで 2 バイトモード (TX_DATA_WIDTH = 16 または 20 および

TX_INT_DATAWIDTH = 0) または 4 バイトモード (TX_DATA_WIDTH = 32 または 40 および TX_INT_DATAWIDTH =

1) または 8 バイトモード (TX_DATA_WIDTH = 64 または 80 および TX_INT_DATAWIDTH = 2) の場合、 TXOUTCLK

を使用して TXUSRCLK および TXUSRCLK2 を駆動します (図 3-2 参照)。いずれの場合も、TXUSRCLK2 の周波数は

TXUSRCLK と同じ値です。


1. クロックリソース (BUFG_GT、 BUFG_GT_SYNC など) の配置制約および制限の詳細は、『UltraScale アーキテク

チャクロッキングリソースユーザーガイド』 (UG572) [参照 3] を参照してください。

2. FTXUSRCLK2 = FTXUSRCLK です。


図 3-2: シングルレーン - TXOUTCLK を使用して TXUSRCLK および TXUSRCLK2 を駆動 (2 バイト、 4 バイト、または 8 バイトモード )

BUFG_GT1

TXOUTCLK

TXUSRCLK22

TXUSRCLK2

TXDATA (TX_DATA_WIDTH = 16 / 20 / 32 / 40 / 64 / 80 bits)

Design in UltraScale

ArchitectureUltraScaleDevices GTY Transceiver

X19613-081517





図 3-3 に、同じ設定を適用したマルチレーンのコンフィギュレーションを示します。マルチレーンコンフィギュレー

ションでは、真中の GTY トランシーバーを TXOUTCLK のソースとして選択する必要があります。たとえば、 3 つの

隣接するクワッドで構成される 12 個の GTY トランシーバーのマルチレーンコンフィギュレーションでは、真中のク

ワッドにある中央の GTY トランシーバーのいずれかを TXOUTCLK のソースとして選択する必要があります。




2. FTXUSRCLK2 = FTXUSRCLK です。


図 3-3: マルチレーン - TXOUTCLK を使用して TXUSRCLK2 を駆動 (2 バイト、 4 バイト、または 8 バイトモード )

BUFG_GT1

UltraScaleDevices

GTYTransceiver

TXOUTCLK

TXUSRCLK22

TXUSRCLK2


Design inUltraScale

Architecture

UltraScaleDevices

GTYTransceiver

TXUSRCLK22

TXUSRCLK2


X19623-081717





4 バイト、 8 バイト、または 16 バイトモードで TXOUTCLK を使用して GTY トランシーバー TX を駆動

4 バイトモード (TX_DATA_WIDTH = 32 または 40 および TX_INT_DATAWIDTH = 0) または 8 バイトモード

(TX_DATA_WIDTH = 64 または 80 および TX_INT_DATAWIDTH = 1) または 16 バイトモード (TX_DATA_WIDTH =

128 または 160 および TX_INT_DATAWIDTH = 2) の場合、TXOUTCLK を使用して TXUSRCLK2 を駆動します (図 3-4

参照)。いずれの場合も、 TXUSRCLK2 の周波数は TXUSRCLK の半分です。


1. FTXUSRCLK2 = FTXUSRCLK/2 です。




図 3-4: シングルレーン - TXOUTCLK を使用して TXUSRCLK2 を駆動 (4 バイト、 8 バイト、または 16 バイトモード )

UltraScale DevicesGTY Transceiver

TXOUTCLK

TXUSRCLK1

TXUSRCLK21

TXDATA (32 / 40 / 64 / 80 / 128 / 160 bits) Design inUltraScale

Architecture

BUFG_GT

BUFG_GT

÷2

÷1

X19624-082117





図 3-5 に、同じ設定を適用したマルチレーンのコンフィギュレーションを示します。


1. FTXUSRCLK2 = FTXUSRCLK/2 です。




図 3-5: マルチレーン - TXOUTCLK を使用して TXUSRCLK2 を駆動 (4 バイト、 8 バイト、または 16 バイトモード )


TXOUTCLK

TXUSRCLK21

TXUSRCLK1

TXUSRCLK21

TXUSRCLK1


Design inUltraScale

Architecture



BUFG_GT

BUFG_GT

÷2

÷1

X19625-081717





TX 8B/10B エンコーダー

機能の説明

多数のプロトコルが出力されるデータに 8B/10B エンコーダーを使用します。 8B/10B は業界標準のエンコード方式

で、 DC バランスおよび確かなディスパリティを達成するために 1 バイトごとに 2 ビットを付加することでクロック

を回復できます。 GTY トランシーバーは 8B/10B エンコーダーを備えており、デバイスのリソースを使用することな

く TX データをエンコードします。 8B/10B エンコーダーを有効にした場合は、 TX パスのレイテンシが増加します。

エンコードが不要な場合は、 8B/10B エンコーダーを無効に (バイパス) できます。

8B/10B のビットおよびバイト順序

8B/10B エンコードではビット a0 を初に送信する必要があり、 GTY トランシーバーでは常にも右にあるビット

が初に送信されます。このため、 8B/10B エンコーダーを通過したビット順序は、付録 A 「8B/10B の符号」に示

す順序の逆になります。 GTY トランシーバーの 8B/10B エンコーダーは、 8B/10B と一致するよう自動的にビット順

序を反転します。図 3-6 に、 TX_DATA_WIDTH = 20、 40、および 80 の場合の GTY トランシーバーによるデータ転

送を示します。 8B/10B エンコーダーは、 TX_DATA_WIDTH = 160 をサポートしません。 TX_INT_DATAWIDTH = 0

(2 バイトの内部データパス) または 1 (4 バイトの内部データパス) に設定する必要があります。 TXDATA で使用され

るビットの数と対応するバイトの順序は、 TX_DATA_WIDTH によって異なります。

• TX_DATA_WIDTH = 20 の場合は、 TXDATA[15:0] のみを使用



8B/10B エンコーダーがバイパスされ、 TX_DATA_WIDTH が 10 の倍数に設定されている場合は、次のフォーマット

で 10 ビットのキャラクターが TX データインターフェイスへ送られます。

• 対応する TXCTRL1 は 9 番目のビットを示す

• 対応する TXCTRL0 は 8 番目のビットを示す

• 対応する TXDATA バイトは [7:0] ビットを示す

K 符号

8B/10B テーブルには、機能制御で頻繁に使用される特殊文字 (K 符号) が含まれます。 TXCTRL2 ポートを使用して、

TXDATA 上のデータが K 符号か通常データかを判断します。 TXCTRL2 ビットが High に遷移すると、 8B/10B エン

コーダーは K 符号の有効性を確認するため、受信した TXDATA バイトを確認します。





ランニングディスパリティ

8B/10B コーディングは DC バランスを保つための手法です。つまり、送信された 1 と 0 の割合を長期間にわたって

正確に 50% にする必要があります。このため、エンコーダーは送信された -1 と 0 の数の差を常に計算し、送信した

各キャラクターの後で +1 または -1 の差を算出します。この差をランニングディスパリティといいます。


図 3-6: 8B/10B のビットおよびバイト順序

H1 G1 F1 E1 D1 C1 B1 A1

8B/10B

H0 G0 F0 E0 D0 C0 B0 A0

j1 h1 g1 f1 i1 e1 d1 c1 b1 a1 j0 h0 g0 f0 i0 e0 d0 c0 b0 a0

j3 h3 g3 f3 i3 e3 d3 c3 b3 a3 j2 h2 g2 f2 i2 e2 d2 c2 b2 a2 j1 h1 g1 f1 i1 e1 d1 c1 b1 a1 j0 h0 g0 f0 i0 e0 d0 c0 b0 a0

TX_DATA_WIDTH = 20

TX_DATA_WIDTH = 40

TX_DATA_WIDTH = 80

8B/10B

8B/10B

TXDATA

TXDATA

MSB

MSB LSB

MSB LSB

LSB

TransmittedLast

TransmittedFirst

TransmittedLast

TransmittedFirst

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

H1 G1 F1 E1 D1 C1 B1 A1 H0 G0 F0 E0 D0 C0 B0 A0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0


31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

TXDATA H1 G1 F1 E1 D1 C1 B1 A1 H0 G0 F0 E0 D0 C0 B0 A0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0


31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

TXDATA H5 G5 F5 E5 D5 C5 B5 A5 H4 G4 F4 E4 D4 C4 B4 A4

47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 32


63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 48



TransmittedFirst

TransmittedLast

X19626-081717





ディスパリティを使用して制御情報を送信するプロトコルに対応するために、ランニングディスパリティは 8B/10B

エンコーダーで生成されるだけでなく、 TXCTRL1 および TXCTRL0 (表 3-6 参照) で直接制御することも可能です。

たとえば、反転したディスパリティと共に送信されたアイドルキャラクターを使用し、クロックコレクションを開

始する場合もあります。


表 3-7 に、 TX 8B/10B エンコーダーで必要なポートを示します。

注記: TX エンコーダーの属性はありません。

表 3-6: TXCTRL1 および TXCTRL0 および出力されるディスパリティ値

TXCTRL1 TXCTRL0 出力されるディスパリティ値

0 0 8B/10B エンコーダーで計算されます。

0 1 TXDATA のエンコード時に、ランニングディスパリティを反転します。

1 0TXDATA のエンコード時に、強制的に負のランニングディスパリティを送信

します。

1 1TXDATA のエンコード時に、強制的に正のランニングディスパリティを送信

します。

表 3-7: TX 8B/10B エンコーダーのポート


説明

TX8B10BBYPASS[7:0] 入力 TXUSRCLK2 このアクティブ High ポートは、バイトインターリーブされたデータが

バイト単位で 8B/10B をバイパスできるようにします。このバイト単位

のバイパスモードを使用するには、 TX8B10BEN を High にします。

TX8B10BBYPASS [7] は TXDATA[63:56] に対応








TXBYPASS8B10B[x] = 1、バイト x のエンコーダーをバイパスする

TXBYPASS8B10B[x] = 0、バイト x のエンコーダーを使用する

TX8B10BEN 入力 TXUSRCLK2 8B/10B エンコーダーを有効にするには、 TX8B10BEN を High に設定

します。 8B/10B エンコーダーが有効の場合、 TX_DATA_WIDTH は

20、 40、または 80 に設定されます。

0: 8B/10B エンコーダーをバイパス。このオプションでレイテンシ

が削減される

1: 8B/10B エンコーダーを使用





TXCTRL1[15:0] 入力 TXUSRCLK2 TXDATA のエンコード時、 TXCTRL0 を使用して強制的に正または

負のランニングディスパリティを送信する場合は、このポートを

High に設定します。通常のランニングディスパリティを使用する場

合は、 Low に設定します。詳細は、表 3-6 を参照してください。 TX

8B/10B エンコーダーが有効の場合、 TXCTRL1[15:8] は未使用です。

TXCTRL1[7] は TXDATA[63:56] に対応








TXCTRL0[15:0] 入力 TXUSRCLK2 TXCTRL1 と共に使用してランニングディスパリティを制御します。

詳細は、表 3-6 を参照してください。 TX 8B/10B エンコーダーが有効

の場合、 TXCTRL0[15:8] は未使用です。









TXCTRL2[7:0] 入力 TXUSRCLK2 TXDATA の対応するデータバイトが有効な K 符号である場合、High

になります。









TXDATA からの対応するデータバイトが 8B/10B エンコーダーを

バイパスするように設定されている場合は、 Low 駆動します。

表 3-7: TX 8B/10B エンコーダーのポート (続き)


説明





8B/10B エンコーダーの有効/無効

8B/10B エンコーダーを有効にするには TX8B10BEN を High に駆動する必要があります。 TX 8B/10B エンコーダー

は、バイトインターリーブされたデータがバイト単位でエンコーダーをバイパスできるようにします。 TX8B10BEN

が Low 駆動の場合、すべてのエンコーダーが無効となり、 TXDATA からのデータがエンコードされません。

TX8B10BEN が High の場合、 TX8B10BBYPASS からのビットを High 駆動することで、 TXDATA からの対応バイト

チャネルが 8B/10B エンコードをバイパスできます。エンコーダーを無効にしたときの TXDATA ポートの動作は、

TX インターフェイスで説明しています。

TX 同期ギアボックス

機能の説明

一部の高速データレートプロトコルは、64B/66B エンコードを使用して 8B/10B エンコードのオーバーヘッドを削減

しながらエンコード手法の利点を利用します。 TX 同期ギアボックスが、 64B/66B と 64B/67B のヘッダーおよびペイ

ロードの結合をサポートします。 Interlaken インターフェイスプロトコルの仕様書では、 64B/67B エンコード手法を

使用しています。詳細は、 Interlaken の仕様書を参照してください。

TX 同期ギアボックスは、 2 バイト、 4 バイト、 8 バイト、および 16 バイトのインターフェイスをサポートします。

データのスクランブルはインターコネクトロジックで実行されます。一般的な同期ギアボックスモードに加えて

CAUI インターフェイスモードもサポートされます。


表 3-8 に、 TX 同期ギアボックスのポートを示します。

表 3-8: TX 同期ギアボックスのポート

ポート名方向クロックドメイン説明

TXHEADER[5:0] 入力 TXUSRCLK2 ヘッダーを提供する入力ポートです。

2 バイト、 4 バイト、および 8 バイトのインターフェイ

スで通常モードの場合、 64B/66B ギアボックスには

TXHEADER[1:0] が使用され、 64B/67B ギアボックスに

は TXHEADER[2:0] が使用されます。 64B/67B ギアボッ

クス 16 バイトインターフェイスの場合、 64B/66B ギア

ボックスには TXHEADER[1:0] と TXHEADER[4:3] が使

用され、 64B/67B ギアボックスには TXHEADER[2:0] と

TXHEADER[5:3] が使用されます。

CAUI インターフェイスモードでは、 TXHEADER[2:0]

はデータストリーム A 用に使用され、

TXHEADER[5:3] はデータストリーム B 用に使用され

ます。





表 3-9 に、 TX 同期ギアボックスの属性を示します。

TX 同期ギアボックスの有効化

TX 同期ギアボックスを有効にするには、 TXGEARBOX_EN を TRUE に設定する必要があります。

GEARBOX_MODE 属性のビット 4 は 0 に設定します。ビット 3 およびビット 1 は未使用のため、 0 に設定します。

ビット 2 は、通常インターフェイスまたは CAUI インターフェイスのいずれを使用するかを指定します。ビット 0

は、 64B/67B ギアボックスまたは 64B/66B ギアボックスのいずれを使用するかを指定します。 GTY トランシーバー

の TX ギアボックスと RX ギアボックスは同じモードを使用します。

TXSEQUENCE[6:0] 入力 TXUSRCLK2 TX ギアボックスが使用される際、インターコネクト

ロジックのシーケンスカウンター用に使用される入力

ポートです。ビット [5:0] は 64B/66B ギアボックス用に

使用され、ビット [6:0] は 64B/67B ギアボックス用に使

用されます。 CAUI インターフェイスモードでは、こ

のポートは両方の PCS レーン (PCSL) で共有されます。

表 3-9: TX 同期ギアボックスの属性


GEARBOX_MODE 5 ビットバイナリ TX および RX ギアボックスモードを示します。

• ビット 4:

0: 同期ギアボックスを選択

1: 非同期ギアボックスを選択

• ビット 3:

未使用。 0 に設定。

• ビット 2:

0: 通常モード。

1: CAUI インターフェイスモード

• ビット 1:


• ビット 0:

0: Interlaken 用の 64B/67B ギアボックスボード (同期ギアボックスの

場合にのみ有効)

1: 64B/66B ギアボックス

TXGEARBOX_EN 文字列 TRUE の場合、 TX 同期ギアボックスまたは TX 非同期ギアボックスが

有効になります。どちらの TX ギアボックスを有効にするかは、

GEARBOX_MODE 属性で設定します。

表 3-8: TX 同期ギアボックスのポート (続き)






TX 同期ギアボックスのビット順およびバイト順

図 3-7 に、 4 バイトインターフェイス (TX_DATA_WIDTH = 32 (4 バイト )、 TX_INT_DATAWIDTH = 1 (4 バイト ) を通常モード (GEARBOX_MODE[2] = 1'b0) で使用した場合の 64B/66B エンコードで、 TX ギアボックスへ入力されるデータおよび TX ギアボックスから出力されるデータの初の 4 サイクルを例示します。入力は 2 ビットのヘッダーと 32 ビットのデータで構成されています。初のサイクルで、ヘッダーと 30 ビットのデータが TX ギアボックスから出力されます。 2 番目のサイクルでは、前のサイクルの TXDATA で残った 2 ビットのデータが、現在の TXDATA からの 30 ビットデータと共に TX ギアボックスから出力されます。 3 番目のサイクルでは、 TX ギアボックスの出力に、初の 66 ビットブロックからの残りの 2 ビットデータ、 2 番目の 66 ビットブロックのヘッダー、および 2 番目の 66 ビットブロックからの 28 ビットデータが含まれます。


1. IEEE802.3ae の命名規則に従って、 H1、 H0 はそれぞれ TxB0、 TxB1 に対応し、以降も同様です。


図 3-7: 通常モードにおける TX ギアボックスのビット順 (GEARBOX_MODE[2] = 1'b0)

H1 H0 D31 D30 D5 D4 D3 D2………………………

TransmittedFirst

TransmittedLast

H1 H0 D31 D30 D5 D4 D3 D2……………………… D1 D0

TXDATATXHEADER

Output of the TXGearboxCycle 0

D1 D0 D31 D30 D5 D4 D3 D2………………………

D31 D30 D5 D4 D3 D2……………………… D1 D0

TXDATA


D1 D0 H1 H0 D7 D6 D5 D4………………………

H1 H0 D31 D30 D5 D4 D3 D2……………………… D1 D0

TXDATATXHEADER


D3 D2 D1 D0 D7 D6 D5 D4………………………

D31 D30 D5 D4 D3 D2……………………… D1 D0

TXDATA


TransmittedFirst

TransmittedLast

TransmittedFirst

TransmittedLast

TransmittedFirst

TransmittedLast

X19627-082117





TX 同期ギアボックスの使用

TX 同期ギアボックスには、インターコネクトロジックにインプリメントされる外部シーケンスカウンターを使用

する必要があります。 TX ギアボックスは、インターコネクトロジックに対して 2 バイト、 4 バイト、 8 バイト、 16

バイトのインターフェイスをサポートします。

外部シーケンスカウンター動作 (図 3-8) は、通常モード (GEARBOX_MODE[2] = 1'b0) では TXSEQUENCE[6:0]、

TXDATA[127:0]、および TXHEADER[5:0] 入力を使用します。 CAUI インターフェイスが使用されている場合

(GEARBOX_MODE[2] = 1'b1)、 TXHEADER[5:3] も使用されます。 TXSEQUENCE 入力ポートを駆動するには、ユー

ザーロジックにバイナリカウンターが必要です。 64B/66B エンコードの場合、カウンターは 0 から 32 までインクリ

メントし、また 0 から開始します。 64B/67B エンコードの場合、カウンターは 0 から 66 までインクリメントし、ま

た 0 から開始します。 64B/66B エンコードを使用する場合は、 TXSQUENCE [6] をロジック 0 に接続し、未接続の

TXHEADER ビットをロジック 0 へ接続します。 CAUI インターフェイスが使用され、 64B/66B エンコードが選択され

ている (GEARBOX_MODE[2] = 1'b1、 GEARBOX_MODE[0] = 1'b1) 場合、 TXHEADER[5] はロジック 0 に接続する

必要があります。シーケンスカウンターのインクリメント範囲 ({0 ～ 32}、 {0 ～ 66}) は、 2 バイト、 4 バイト、 8 バ

イト、 16 バイトのインターフェイスのいずれの場合も同じです。ただし、 TX_DATA_WIDTH が

TX_INT_DATAWIDTH と同じ場合 (たとえば、 4 バイトインターコネクトロジックインターフェイス

(TX_DATA_WIDTH = 32) と 4 バイト内部データ幅 (TX_INT_DATAWIDTH= 1) のモードを使用するとき )、カウンター

は TXUSRCLK2 の 2 サイクルに 1 回のみインクリメントします。


図 3-8: 外部シーケンスカウンター動作モードの TX 同期ギアボックス、通常モード (GEARBOX_MODE[2] = 1'b0)

TX Gearbox(in GTY Transceiver)

Design in Interconnect Logic

Data Source

Sequence Counter(0–32 or 0–66)

TXHEADER[5:0]

TXDATA[15:0], TXDATA[31:0],TXDATA[63:0], or TXDATA[127:0]

TXSEQUENCE[6:0]

Pause

X19628-082117





64B/66B および 64B/67B エンコードの特性および TX 同期ギアボックスによって、さまざまなシーケンスカウンター

値でユーザーデータが保留 (ポーズ) されます。 TX_DATA_WIDTH および TX_INT_DATAWIDTH が同じモードでは、

データは TXUSRCLK2 の 2 サイクル間保留され、TX_DATA_WIDTH 値が TX_INT_DATAWIDTH の 2 倍のモードでは

TXUSRCLK2 の 1 サイクル間保留されます。そして次の TXUSRCLK2 サイクルでデータ転送が再開されます。

表 3-10 および表 3-11 に、 TXSEQUENCE のデータ保留位置をモード別に示します。

表 3-10: 通常モード (GEARBOX_MODE[2] = 1'b0) での 64B/66B エンコード使用時における TXSEQUENCE のデータ保留サイクルとその位置

TX_DATA_WIDTH TX_INT_DATAWIDTH TXSEQUENCE のデータ保留サイクル

TXSEQUENCE のデータ保留位置

128

(16 バイト )

2

(8 バイト )

1 X

TXUSRCLK232

64

(8 バイト )

2

(8 バイト )

2 X

TXUSRCLK232

64

(8 バイト )

1

(4 バイト )

1 X

TXUSRCLK232

32

(4 バイト )

1

(4 バイト )

2 X

TXUSRCLK232

32

(4 バイト )

0

(2 バイト )

1 X

TXUSRCLK231

16

(2 バイト )

0

(2 バイト )

2 X

TXUSRCLK231

表 3-11: 通常モード (GEARBOX_MODE[2] = 1'b0) での 64B/67B エンコード使用時における TXSEQUENCE のデータ保留サイクルとその位置


TXSEQUENCE のデータ保留位置

128

(16 バイト )

2

(8 バイト )

1 X

TXUSRCLK222、 44、 66

64

(8 バイト )

2

(8 バイト )

2 X


64

(8 バイト )

1

(4 バイト )

1 X


32

(4 バイト )

1

(4 バイト )

2 X


32

(4 バイト )

0

(2 バイト )

1 X


16

(2 バイト )

0

(2 バイト )

2 X






図 3-9 に、通常モード (GEARBOX_MODE[2] = 1'b0) で 64B/66B エンコードを実行する際に外部シーケンスカウン

ターモードでカウンター値が 32 のときにデータ保留が生じるプロセスを示します。ここでは、 4 バイトの内部デー

タ幅で 8 バイトインターコネクトロジックインターフェイスを使用しています。

図 3-10 に、通常モード (GEARBOX_MODE[2] = 1'b0) で 64B/67B エンコードを実行する際に外部シーケンスカウン

ターモードでカウンター値が 44 のときにデータ保留が生じるプロセスを示します。ここでは、 2 バイトの内部デー

タ幅で 2 バイトインターコネクトロジックインターフェイスを使用しています。

通常モード (GEARBOX_MODE[2] = 1'b0) で 2 バイトの内部データ幅 (TX_INT_DATAWIDTH = 0) を使用する場合、

外部シーケンスカウンターモードの 64/67 データ転送シーケンスは次のとおりです。

1. GTTXRESET を適用し、リセットサイクルが完了するまで待機します。

2. リセット中、 TXSEQUENCE に 7'h00 を、 TXHEADER にヘッダー情報を、 TXDATA に初期データを適用しま

す。データ転送可能な状態になるまでこのステートは無限に保持できます。

3. カウント 0 のとき、 TXDATA にデータを、 TXHEADER にヘッダー情報を適用します。 2 バイトインターフェイ

ス (TX_DATA_WIDTH = 16) の場合、カウント 0 が保持されているため、 TXDATA に 2 つ目の 2 バイトデータを

提供します。


図 3-9: 通常モード (GEARBOX_MODE[2] = 1'b0)、シーケンスカウンター値が 32 でデータを保留

1

29 30 31 32 0 1 2 3 4 5 6 7 8

1

Pause for one TXUSRCLK2 cycle.Data is ignored.

2

TXUSRCLK2

Unused

TXHEADER[1:0]

TXSEQUENCE[5:0]

TXDATA[63:0] Da Db Dc Dd De Df Dg Dh Di Dj Dk Dl

X19629-082117


図 3-10: 通常モード (GEARBOX_MODE[2] = 1'b0)、シーケンスカウンター値が 44 でデータを保留

1

42 43 44 45 46

Da

2

TXUSRCLK2

Pause for two TXUSRCLK2 cycles.Data is ignored.

Unused

TXHEADER[2:0]

TXSEQUENCE[6:0]

TXDATA[15:0] Db Dc Dd De Df Dg

X19630-090517





4. TXDATA でデータが駆動されると、シーケンスカウンターは 1 にインクリメントします。

5. カウント値が 1 の間に 4 バイトデータを適用後、カウンターは 2 にインクリメントします。 TXDATA にデータ

を、 TXHEADER にヘッダー情報を適用します。

6. カウント値が 21 のとき、データパイプラインが停止します。

7. カウント値が 22 のとき、 TXDATA にデータを駆動します。






外部シーケンスカウンターモードの 64/67 データ転送シーケンスは次のように実行されます。


2. リセット中、 TXSEQUENCE に 7'h00 を、 TXHEADER にヘッダー情報を、 TXDATA に初期データを適用しま

す。データ転送可能な状態になるまでこのステートは無限に保持できます。



提供します。

4. 8 バイトデータの適用後、カウンターは 1 にインクリメントします。 TXDATA にデータを、 TXHEADER にヘッ

ダー情報を駆動します。







外部シーケンスカウンターモードで 64/67 データ転送シーケンスは次のように実行されます。


2. リセット中、 TXSEQUENCE に 6'h00 を、 TXHEADER に適切なヘッダーデータを、 TXDATA に初期データを

適用します。データ転送可能な状態になるまでこのステートは無限に保持できます。

3. 8 バイトインターフェイス (TX_DATA_WIDTH = 64) の場合、カウント 0 で TXDATA[63:0] にデータを、

TXHEADER[2:0] にヘッダー情報を駆動します。カウント値が 22 になるまで、各 TXUSRCLK2 サイクルで

TXDATA[63:0] と TXHEADER[2:0] にデータとヘッダー情報の駆動を継続します。 16 バイトインターフェイス

(TX_DATA_WIDTH = 128) の場合、 TXDATA[63:0]、 TXDATA[127:64]、 TXHEADER[2:0]、 TXHEADER[5:3] に

データを適用します。 TXHEADER[2:0] は TXDATA[63:0] と関連し、 TXHEADER[5:3] は TXDATA[127:64] と関連

します。TXHEADER[2:0] と TXDATA[63:0] よりも先に TXHEADER[5:3] と TXDATA[127:64] がシリアライズされ

て送信されます。


5. カウント値が 23 のとき、 TXDATA へのデータ駆動および TXHEADER へのヘッダー情報の駆動を再開します。






7. カウント値が 45 のとき、 TXDATA へのデータ駆動および TXHEADER へのヘッダー情報の駆動を再開します。



外部シーケンスカウンターモードの 64/66 データ転送シーケンスは次のように実行されます。






提供します。

4. TXDATA でデータが駆動されると、シーケンスカウンターは 1 にインクリメントします。

5. カウント値が 1 の間に 4 バイトデータを適用後、カウンターは 2 にインクリメントします。 TXDATA にデータ

を、 TXHEADER にヘッダー情報を駆動します。




外部シーケンスカウンターモードの 64/66 データ転送シーケンスは次のとおりです。




3. カウント 0 のとき、 TXDATA にデータを、 TXHEADER にヘッダー情報を駆動します。 4 バイトインターフェイ


提供します。

4. 8 バイトデータの適用後、カウンターは 1 にインクリメントします。 TXDATA にデータを、 TXHEADER にヘッ

ダー情報を駆動します。



外部シーケンスカウンターモードで 64/66 データ転送シーケンスは次のように実行されます。




3. 8 バイトインターフェイス (TX_DATA_WIDTH = 64) の場合、カウント 0 で TXDATA[63:0] にデータを、

TXHEADER[1:0] にヘッダー情報を駆動します。カウント値が 32 になるまで、各 TXUSRCLK2 サイクルで

TXDATA[63:0] と TXHEADER[1:0] にデータとヘッダー情報の駆動を継続します。 16 バイトインターフェイス

(TX_DATA_WIDTH = 128) の場合、 TXDATA[63:0]、 TXDATA[127:64]、 TXHEADER[1:0]、 TXHEADER[4:3] に

データを適用します。 TXHEADER[1:0] は TXDATA[63:0] と関連し、 TXHEADER[4:3] は TXDATA[127:64] と関連

します。TXHEADER[1:0] と TXDATA[63:0] よりも先に TXHEADER[4:3] と TXDATA[127:64] がシリアライズされ

て送信されます。






CAUI インターフェイス

CAUI インターフェイスには、トランシーバーに接続される 2 つのデータインターフェイス (データストリーム A お

よびデータストリーム B) が必要です。 64B/66B または 64B/67B ギアボックスモードがサポートされます。 CAUI イ

ンターフェイスモードは、 GEARBOX_MODE[2] 属性を 1'b1 に設定することで有効になります。 CAUI インター

フェイスモードでは、データ幅の設定として、 TX_INT_DATAWIDTH = 1 (4 バイト ) および TX_DATA_WIDTH = 64

(8 バイト ) または 32 (4 バイト ) のみが認められています。

TX 同期ギアボックスの上位には、 CAUI インターフェイスで使用される次のコンポーネントがあります。

° 64B/66B 2 バイトギアボックスのインスタンスが 2 つ

° 64B/67B 2 バイトギアボックスのインスタンスが 2 つ

CAUI インターフェイスをサポートするために、 GTY トランシーバーには 2 バイトギアボックスのインスタンスが

2 つあります。 2 つのデータストリームを結合するために、 Bit Mux ブロックの 2 つのインスタンス (64B/66B モード

および 64B/67B モードそれぞれに 1 つずつ) も追加されています。入力 TXHEADER[2:0] はデータストリーム A の

ヘッダービットに使用されます。入力ポート [TXHEADER[5:3] はデータストリーム B のヘッダービットに使用され

ます。

図 3-11 に、 GTY トランシーバーの CAUI インターフェイス (TX パス) を示します。


図 3-11: CAUI インターフェイス (TX データパス)

8-Byte to 4-ByteConverter

TX GearboxSynchronizer

TX Interface TX Gearbox Block

64/66 – 4-Byte Gearbox

64/67 – 4-Byte Gearbox

64/66 – 2-Byte Gearbox A

64/66 – 2-Byte Gearbox B

64/67 – 2-Byte Gearbox A

64/67 – 2-Byte Gearbox B

BitMUX

BitMUX

GTYE3/4_CHANNEL

TXDATAto PMA

TXDATA[63:0]

TXHEADER[2:0]

[31:0][1:0]

[31:0][2:0]

[15:0][1:0]

[15:0][2:0]

[31:16][4:3]

[31:16][5:3]

TXHEADER[5:3]

TXSEQUENCE

X19631-081717





CAUI モードであり、かつ PCSL データ幅がそれぞれ 32 ビットの場合 (TX_DATA_WIDTH = 64 (8 バイト ))、データス

トリーム A およびデータストリーム B がそれぞれ対応するギアボックスに達するように、データは 8-4 バイトコン

バーターによって分割されます (図 3-12 および図 3-13 参照)。

Bit Mux ブロックは 2 つのビットストリーム (2 つの 16 ビット入力) をインターリーブして 2 倍の幅となる結合ビット

ストリームを 1 つ作成します。 Bit Mux 機能は、 IEEE 規格 802.3ba-2010 の 83.5.2 節で記述されています。

TX_INT_DATAWIDTH = 1 (4 バイト ) が CAUI インターフェイスモードで使用されていますが、 2 つの 2 バイトギア

ボックスを使用してその機能性を実現します (図 3-11 参照)。これら 2 バイトギアボックスの機能性は、 113 ページ

の「TX 同期ギアボックスの使用」で説明した、 TX_INT_DATAWIDTH = 0 (2 バイト ) の場合と同じです。表 3-12 お

よび表 3-13 に、 TXSEQUENCE のデータ保留位置をモード別に示します。


図 3-12: 8-4 バイトコンバーター (TX_DATA_WIDTH = 64 (8 バイト )、 TX_INT_DATAWIDTH = 1 (4 バイト )、GEARBOX_MODE[2] = 1'b1) への入力


図 3-13: 8-4 バイトコンバーター (TX_DATA_WIDTH = 64 (8 バイト )、 TX_INT_DATAWIDTH = 1 (4 バイト )、GEARBOX_MODE[2] = 1'b1) の出力

TXUSRCLK2

D0TXDATA[63:56]

TXDATA[47:40]

TXDATA[39:32]

TXDATA[31:24]

TXDATA[23:16]

TXDATA[15:8]

TXDATA[7:0]

TXDATA[55:48] D1

D2

D3

D4

D5

D6

D7

D8

D9

D10

D11

D12

D13

D14

D15

D16

D17

D18

D19

D20

D21

D22

D23

X19632-081717

TXUSRCLK

D0TXDATA[31:24]

TXDATA[23:16]

TXDATA[15:8]

TXDATA[7:0]

D2 D8 D10 D16 D18

D1 D3 D9 D11 D17 D19

D4 D6 D12 D14 D20 D22

D5 D7 D13 D15 D21 D23

X19633-082117





TX 非同期ギアボックス

機能の説明

一部の高速データレートプロトコルは、64B/66B エンコードを使用して 8B/10B エンコードのオーバーヘッドを削減

しながらエンコード手法の利点を利用します。 TX 非同期ギアボックスが、 64B/66B のヘッダーおよびペイロードの

結合をサポートします。 64B/67B は TX 非同期ギアボックスでサポートされていません。

TX 非同期ギアボックスは、インターコネクトロジックに接続される 4 バイト、 8 バイト、および 16 バイト TX デー

タインターフェイスをサポートし、 4 バイトまたは 8 バイトの内部データパスを使用する必要があります。データ

のスクランブルはインターコネクトロジックで実行されます。一般的な非同期ギアボックスモードに加えて CAUI

インターフェイスモードもサポートされます。 CAUI インターフェイスは、 8 バイト TX データインターフェイスで

インターコネクトロジックに接続し、 4 バイトの内部データパスを使用する場合のみサポートされます。表 3-14 に、

非同期ギアボックスで有効なデータ幅の組み合わせを示します。

表 3-12: 64B/66B エンコード使用時の TXSEQUENCE のデータ保留サイクルとその位置、 CAUI インターフェイスモードを使用 (GEARBOX_MODE[2] = 1'b1)


TXSEQUENCE のデータ保留位置(1)

64

(8 バイト )

1

(4 バイト )

1 x TXUSRCLK2 31

32

(4 バイト )

1

(4 バイト )

2 x TXUSRCLK2 31

注記:1. TX シーケンスのデータ保留位置は 31 ですが、 TX_INT_DATAWIDTH = 0 (2 バイト ) の場合の 64B/66B エンコードに対応する外

部シーケンスカウンター動作のシーケンスについて 117 ページで説明されているとおりに正しく動作するように、外部シーケ

ンスカウンターは 0 ～ 32 サイクル間を周期的に繰り返す必要があります。

表 3-13: 64B/67B エンコード使用時の TXSEQUENCE のデータ保留サイクルとその位置、 CAUI インターフェイスモードを使用 (GEARBOX_MODE[2] = 1'b1)


TXSEQUENCE のデータ保留位置(1)

64

(8 バイト )

1

(4 バイト )

1 x TXUSRCLK2 21、 44、 65

32

(4 バイト )

1

(4 バイト )

2 x TXUSRCLK2 21、 44、 65

注記:1. TX シーケンスのデータ保留位置は 65 ですが、 TX_INT_DATAWIDTH = 0 (2 バイト ) の場合の 64B/67B エンコードに対応する外

部シーケンスカウンター動作のシーケンスについて 115 ページで説明されているとおりに正しく動作するように、外部シーケ

ンスカウンターは 0 ～ 66 サイクル間を周期的に繰り返す必要があります。





TX 同期ギアボックスでは、さまざまなシーケンスカウンター値でデータの転送を保留するように要求されますが、

TX 非同期ギアボックスでは各 TXUSRCLK2 サイクルでデータを継続して転送可能です。 TX 非同期ギアボックスは

周波数および位相が異なる 2 つのクロックドメインをブリッジするため、この非同期ギアボックス使用時は TX

バッファーバイパスはサポートされません。また、 TX 非同期ギアボックスは TX バッファーに並列して配置されま

す。図 3-14 に、 TX 非同期ギアボックスの位置を示します。 4 バイトの内部データパス (TX_INT_DATAWIDTH = 1)

を選択した場合、 32 ビットのデータが常に、各 TX XCLK サイクルで TX 非同期ギアボックスによって出力されま

す。 34 ビットデータ (2 ビットのヘッダーと 32 ビットのペイロード ) および 32 ビットデータ (32 ビットのペイロー

ド ) が交互に、各 TXUSRCLK サイクルで TX 非同期ギアボックスに入力されます。 8 バイトの内部データパスの場

合、 64 ビットデータが常に、各 TX XCLK サイクルで TX 非同期ギアボックスによって出力されます。 66 ビット

データ (2 ビットのヘッダーと 64 ビットのペイロード ) が、各 TXUSRCLK サイクルで TX 非同期ギアボックスに入力

されます。

通常モードでは、 TX 非同期ギアボックスを介したデータパスのレイテンシが内部で計測され、 DRP を用いて読み出

し専用レジスタを読み出すことでその計測されたレイテンシにアクセスできます。 TX 非同期ギアボックスは、 TX

プログラマブル分周器と併用されます。 TXOUTCLKSEL を 3'b101 に設定し、 TXUSRCLK および TXUSRCLK2 の

クロック周波数を適切に生成できる分周値を選択する必要があります。

表 3-14: TX 非同期ギアボックスで有効なデータ幅の組み合わせ

インターフェイスモード

内部データパス幅

インターフェイス幅

XCLK (MHz) TXUSRCLK (MHz) TXUSRCLK2 (MHz)

通常モード 32 32 TX ラインレート /32 TX ラインレート /33 TX ラインレート /33

32 64 TX ラインレート /32 TX ラインレート /33 TX ラインレート /66



CAUI モード 32 64 TX ラインレート /32 TX ラインレート /33 TX ラインレート /66


図 3-14: TX クロックドメインの例 (TX_INT_DATAWIDTH = 1 (4 バイト ) および TX_DATA_WIDTH = 64)

PISO

TXPre/PostEmp

TXOOBandPCIe

TXClockDividers

Polarity SATAOOB

PCIeBeacon

PhaseAdjustFIFO

TX AsyncGearbox

TX PIPEControl

TX SyncGearbox

8B/10BEncoder

TXInterface

PatternGenerator

128B/130BEncoder

From ChannelClocking Architecture

To RX Parallel Data(Near-End PCS Loopback)

From RX Parallel Data (Far-End PMA Loopback)


TXDriver

TX PMA TX PCS



TX Serial Clock PMA Parallel Clock (XCLK) PCS Parallel Clock (TXUSRCLK)Device Parallel

Clock(TXUSRCLK2)

64 Data + 2Header

bits 34, 32 bits

32 b

its

X19634-090617






表 3-15 に、 TX 非同期ギアボックスのポートを示します。

表 3-15: TX 非同期ギアボックスのポート


TXHEADER[5:0] 入力 TXUSRCLK2 ヘッダーを提供する入力ポートです。 TXHEADER[1:0] は通

常モードで使用され、 CAUI インターフェイスモードでは

データストリーム A 用ヘッダーを提供するために使用されま

す。 CAUI インターフェイスモードでは、 TXHEADER[4:3] を

使用してデータストリーム B 用のヘッダーを提供します。

16 バイトインターフェイスで通常モードを使用する場合、

TXHEADER[1:0] と TXHEADER[4:3] を使用してヘッダー情報

を提供します。

TXSEQUENCE[0] 入力 TXUSRCLK2 どの TXUSRCLK2 サイクルでヘッダーをインターフェイスに

提供するかを示します。 TXSEQUENCE[0] = 1'b0 の場合のサ

イクルでは、ヘッダーが TXHEADER に現れます。

インターコネクトロジックに接続される 64 ビット (8 バイト )

または 128 ビット (16 バイト ) TXDATA インターフェイスを使

用した場合、 TXSEQUENCE[0] を 1'b0 に接続します。

インターコネクトロジックに接続される 32 ビット (4 バイト )

TXDATA インターフェイスを使用した場合、各 TXUSRCLK2

サイクルで TXSEQUENCE[0] をトグルします。

TXBUFSTATUS[1:0] 出力 TXUSRCLK2 TXBUFSTATUS は TX バッファーまたは TX 非同期ギアボック

スのステータスを提供します。 TX 非同期ギアボックス使用

時のポートのステータスは次のとおりです。

ビット 1:

0: TX 非同期ギアボックスの FIFO オーバーフローなし

1: TX 非同期ギアボックスの FIFO オーバーフローが発生

ビット 0:

0: TX 非同期ギアボックスの FIFO アンダーフローなし

1: TX 非同期ギアボックスの FIFO アンダーフローが発生

ポートは High になると、 TX 非同期ギアボックスがリセット

されるまで High が保持されます。

TXLATCLK 入力クロック TX 非同期ギアボックスのレイテンシ計算用にクロックを提

供するために使用される入力ポートです。





表 3-16 に、 TX 非同期ギアボックスのポートを示します。

表 3-16: TX 非同期ギアボックスのポート


GEARBOX_MODE 5 ビットバイナリ TX および RX ギアボックスの動作モードを選択します。

ビット 4:



ビット 3


ビット 2:

0: 通常モード


ビット 1:


ビット 0:

0: 64B/67B ギアボックスボード (同期ギアボックスの場合にの

み有効)


TXGEARBOX_EN 文字列 TRUE の場合、 TX 同期ギアボックスまたは TX 非同期ギアボック

スが有効になります。どちらの TX ギアボックスを有効にするか

は、 GEARBOX_MODE 属性で設定します。 FALSE の場合、 TX 同

期ギアボックスおよび TX 非同期ギアボックスが無効になります。

TXGBOX_FIFO_INIT_RD_ADDR 整数初期化読み出しアドレスです。予約。 UltraScale FPGAs

Transceivers Wizard からの推奨値を使用してください。

TX_SAMPLE_PERIOD 3 ビットバイナリレイテンシの計算で平均化処理が行われる TXLATCLK サイクル

の数です。

• 3'b000: 256

• 3'b001: 512

• 3'b010: 1024

• 3'b011: 2048

• 3'b100: 4096

• 3'b101: 8192 (デフォルト )

• 3'b110: 16384

• 3'b111: 32768

TXGBOX_FIFO_LATENCY 16 ビットバイナリ TX_SAMPLE_PERIOD サイクル間平均化処理が行われた TX 非同

期ギアボックスから、 UI 単位で計測されたレイテンシです。

レイテンシは、 1/8UI 単位で報告されます。

TXGBOX_FIFO_LATENCY 読み出し専用レジスタへは、 DRP を

介してアクセスします。このレジスタのアドレスは 0x263 です。





TX 非同期ギアボックスの有効化

TX 非同期ギアボックスを有効にするには、 TXGEARBOX_EN を TRUE に設定する必要があります。非同期ギアボッ

クスを選択するには、 GEARBOX_MODE[4] を 1'b1 に設定します。 GEARBOX_MODE[1] および

GEARBOX_MODE[3] は未使用のため、 1'b0 に設定します。 GEARBOX_MODE[2] は、通常インターフェイスまた

は CAUI インターフェイスのいずれを使用するかを指定します。 TX 非同期ギアボックスは 64B/66B しかサポートし

ないため、 GEARBOX_MODE[0] を 1'b1 に設定します。

TX 非同期ギアボックスのビット順およびバイト順

TX 非同期ギアボックスのビット順は TX 同期ギアボックスの場合と同じです。詳細は、図 3-7 を参照してください。

TX 非同期ギアボックスの使用

図 3-15 に示すとおり、通常モード (GEARBOX_MODE[2] = 1'b0) では、 TX 非同期ギアボックスは

TXSEQUENCE[0]、 TXDATA[63:0]、および TXHEADER[1:0] 入力を使用します。

16 バイト TXDATA インターフェイス (TX_DATA_WIDTH = 128) を使用した場合、各 TXUSRCLK2 サイクルで 2 ビッ

トのヘッダー 2 つと 64 ビットのペイロード 2 つが TXHEADER および TXDATA に提供されます。ヘッダーは

TXHEADER[4:3] と TXHEADER[1:0] に提供されます。データペイロードは TXDATA[127:64] と TXDATA[63:0] に提

供されます。 TXHEADER[4:3] と対応する TXDATA[127:64] が初に送信され、次に TXHEADER[1:0] と

TXDATA[63:0] が送信されます。 128 ビット (16 バイト ) TXDATA インターフェイスを使用する場合、

TXSEQUENCE[0] は Low に接続されます。

8 バイト TXDATA インターフェイス (TX_DATA_WIDTH = 64) を使用した場合、各 TXUSRCLK2 サイクルで 2 ビット

のヘッダーおよび 64 ビットのペイロードが TXHEADER[1:0] および TXDATA[63:0] に提供されます。 64 ビット (8 バ

イト ) TXDATAT インターフェイスを使用した場合、各 TXUSRCLK2 サイクルで 2 ビットヘッダーが提供されるた

め、 XSEQUENCE[0] が Low に接続されます。

4 バイト TXDATA インターフェイス (TX_DATA_WIDTH = 32) を使用した場合、 1 サイクルおきに 2 ビットヘッダー

が TXHEADER[1:0] に提供され、各 TXUSRCLK2 サイクルで 64 ビットペイロードの半分が TXDATA[31:0] に提供さ

れます。 TXHEADER[1:0] が使用される同じ TXUSRCLK2 サイクル間は、 TXSEQUENCE[0] は Low にアサートする

必要があります。


図 3-15: 通常モード (GEARBOX_MODE[2] = 1'b0) における TX 非同期ギアボックス

TX Asynchronous Gearbox(in GTY Transceiver)


Data Source

Tied Low if Using 8-byte or 16-byte TXDATA Interface

Toggle Every TXUSRCLK2 Cycle if Using 4-byte TXDATA Interface

TXHEADER[4:0]

TXDATA[31:0], TXDATA[63:0],or TXDATA[127:0]

TXSEQUENCE[0]

X19635-082117





データパスレイテンシの読み出し

TX 非同期ギアボックス FIFO を通る際に生じるデータパスレイテンシは、TX_XCLK に非同期の TXLATCLK を使用

して統計的に計算されます。 TX_SAMPLE_PERIOD は、平均化処理が行われる TXLATCLK サイクル数を決定しま

す。 TXGBOX_FIFO_LATENCY で測定されるレイテンシの値は、 TX_SAMPLE_PERIOD で定義されたサンプリング

周期ごとに更新されます。レイテンシの測定は、 CAUI モードではサポートされていません。

次の設定を使用して、レイテンシを読み出します。

• 通常モードで、 TX 非同期ギアボックスを有効化します。

• TX_SAMPLE_PERIOD を設定します。平均化処理の周期が長いほど、レイテンシ値は正確になります。

• TXGBOX_FIFO_LATENCY を読み出します。値は、 1/8UI 単位です。

• 実際のレイテンシは、 TXGBOX_FIFO_LATENCY と固定値を合わせたものです。



よびデータストリーム B) が必要です。 CAUI インターフェイスモードは、 GEARBOX_MODE[2] 属性を 1'b1 に設

定することで有効になります。 CAUI インターフェイスモードであり、 TX 非同期ギアボックスが選択されている場

合、データ幅の設定として、 TX_INT_DATAWIDTH = 1 (4 バイト ) および TX_DATA_WIDTH = 64 (8 バイト ) のみが認

められています。

図 3-16 に示すとおり、 CAUI モード (GEARBOX_MODE[2] = 1'b1) では、 TX 非同期ギアボックスは

TXSEQUENCE[0]、 TXDATA[63:0]、および TXHEADER[4:0] 入力を使用します。 TX_DATA_WIDTH = 32 (4 バイト ) の

場合、各データストリームに対する CAUI インターフェイスの使用法は、通常モードで説明されている内容と同じ

です。


図 3-16: CAUI モード (GEARBOX_MODE[2] = 1'b1) における TX 非同期ギアボックス

TX Asynchronous Gearbox(in GTY Transceiver)

Data SourcePCSL – Datastream A

Toggle every TXUSRCLK2 cycle

TXHEADER[1:0]

TXDATA[31:0]

Data SourcePCSL – Datastream B

TXDATA[63:32]

TXSEQUENCE[0]


TXHEADER[4:3]

X19636-090817





TX バッファー

機能の説明

GTY トランシーバー TX のデータパスには、 PCS で使用される 2 つの内部パラレルクロックドメイン (PMA パラレ

ルクロック (XCLK) ドメインおよび TXUSRCLK ドメイン) があります。データ送信する場合、XCLK と TXUSRCLK

のレートを一致させ、 2 つのドメイン間の位相差をなくす必要があります。図 3-17 に、 XCLK ドメインおよび

TXUSRCLK ドメインを示します。

GTY トランスミッターには TX バッファーおよび TX 位相アライメント回路が含まれ、XCLK および TXUSRCLK ドメ

イン間の位相差を調整します。 TX 位相アライメント回路は、 TX バッファーがバイパスされる場合に使用します

(129 ページの「TX バッファーのバイパス」参照)。すべての TX データパスは、 TX バッファーまたは TX 位相アライ

メント回路のいずれかを使用する必要があります。表 3-17 に、バッファーと位相アライメントの比較を示します。


図 3-17: TX クロックドメイン

PISO

TXPre/PostEmp

TXOOBAndPCIe

TXClockDividers

Polarity SATAOOB

PCIeBeacon

PhaseAdjustFIFO

TX AsyncGearbox

TX PIPEControl

TX SyncGearbox

8B/10BEncoder

TXInterface

PatternGenerator

128B/130BEncoder





TXDriver

TX PMA TX PCS



TX Serial Clock PMA Parallel Clock (XCLK) PCS Parallel Clock (TXUSRCLK)Device

ParallelClock(TXUSCLK2)

X19637-082117






表 3-18 に、 TX バッファーのポートを示します。

表 3-17: TX バッファーと位相アライメントの比較

TX バッファー TX 位相アライメント

使いやすさ可能な限り TX バッファーを

デフォルトで使用することを

推奨。動作が堅牢で扱いやすい。

追加ロジックやクロックソースに追加制約が必

要な高度な機能。TXUSRCLK を駆動するための

TXOUTCLK のソースとして、 TXOUTCLKSEL

が GTY トランシーバーの基準クロックを選択す

る必要がある。

レイテンシ低いレイテンシが求められる

場合は、 TX バッファーをバイ

パスする必要がある。

位相アライメント回路では、 TX データパス上で

使用するレジスタ数が少ないため、より低く確

定的なレイテンシとなる。

TX レーン間のスキュー調整位相アライメント回路を使用して GTY トラン

シーバー間のレーンスキューを削減できる。

関連するすべての GTY トランシーバー間のライ

ンレートを同一にする必要がある。

TXUSRCLK のジッターの

影響

TXUSRCLK のジッターの影響

は受けない。

TXUSRCLK のジッターの影響を受けます。

表 3-18: TX バッファーのポート


TXBUFSTATUS[1:0] 出力 TXUSRCLK2 TX バッファーのステータスです。

TXBUFSTATUS[1]: TX バッファーのオーバーフロー /アン

ダーフローを示します。 TXBUFSTATUS[1] は High になる

と、 TX バッファーがリセットされるまで High が保持され

ます。

1: TX FIFO のオーバーフロー /アンダーフロー

0: TX FIFO のオーバーフロー /アンダーフローエラーなし

TXBUFSTATUS[0]: TX バッファーのフルの程度を示します。

1: TX FIFO は 1/2 以上

0: TX FIFO は 1/2 未満





表 3-19 に、 TX バッファーの属性を示します。

TX バッファーの使用

TXBUFSTATUS がオーバーフローまたはアンダーフローを示した場合は、随時 TX バッファーをリセットします。

TX バッファーのリセットには、 GTTXRESET や TXPCSRESET を使用する方法、または

TXBUF_RESET_ON_RATE_CHANGE = TRUE のときにレートを変更する際の GTY トランシーバーで内部生成される

TX バッファーリセットを使用する方法があります (57 ページの「TX の初期化およびリセット」参照)。

GTTXRESET をアサートすることで、 GTY トランシーバーのトランスミッター全体をリセットするシーケンスがト

リガーされます。 XCLK および TXUSRCLK ドメイン間の位相差を調整する TX バッファーを有効にするために、次

の設定を使用します。

• TXBUF_EN = TRUE

• TX_XCLK_SEL = TXOUT

表 3-19: TX バッファーの属性


TXBUF_EN ブール型 TX バッファーの使用の有無を示します。

TRUE: TX バッファーを使用 (デフォルト )

FALSE: TX バッファーをバイパス (アドバンス機能)

TX_XCLK_SEL 文字列 PMA パラレルクロックドメイン (XCLK) を駆動する

クロックを選択します。

TXOUT: XCLK のソースとして TXOUTCLK を選択。

TX バッファーを使用する場合に指定。

TXUSR: XCLK のソースとして TXUSRCLK を選択。

TX バッファーをバイパスする場合に指定。

TXBUF_RESET_ON_RATE_CHANGE ブール型レート変更時に GTY トランシーバー内部で生成される

TX バッファーのリセット機能を示します。

TRUE: レート変更時の自動 TX バッファーリセット

機能は有効

FALSE: レート変更時の自動 TX バッファーリセット

機能は無効

TXFIFO_ADDR_CFG 文字列 Low: 標準レイテンシモード (デフォルト )

High: 位相マージン拡張モード

TX_FIFO_BYP_EN 1 ビット

バイナリ

予約。 TX バッファーを使用する場合は、 1'b0 に設定






TX バッファーのバイパス

機能の説明

TX バッファーがバイパスされる場合、PMA パラレルクロックドメイン (XCLK) と TXUSRCLK ドメイン間の位相差

調整を行うために TX 位相アライメント回路が使用されます。また、温度や電圧の変化に対応するために

TXUSRCLK を継続的に調整して、 TX 遅延の調整も行います。 TX の位相と遅延の調整は、 GTY トランシーバーで

自動実行できますが、手動で制御することも可能です。バッファーと位相アライメントの比較は、 127 ページの

表 3-17 を参照してください。図 3-18 に、 TX バッファーのバイパスが可能な TX 位相アライメントを示します。

TX 位相アライメントが実行される前は、PMA パラレルクロックドメイン (XCLK) と TXUSRCLK ドメイン間に保証

された位相関係はありません。

バッファーのバイパスは、追加ロジックやクロックソースに追加制約が必要な高度な機能です。 TXUSRCLK レート

(式 3-1) が 325MHz よりも大きい場合にインターフェイスのマージンを改善するソリューションについては、寄の

販売代理店にお問い合わせください。


図 3-18: TX バッファーのバイパス

PISO

TXPre/PostEmp

TXOOBand

PCIe

TXClock

Dividers

Polarity SATAOOB

PCIeBeacon

PhaseAdjustFIFO

TX AsyncGearbox

TX PIPEControl

TX SyncGearbox

8B/10BEncoder

TXInterface

PatternGenerator

128B/130BEncoder





TXDriver

TX PMA TX PCS



TX Serial Clock

PMA Parallel Clock (XCLK)

PCS Parallel Clock (TXUSRCLK)Device Parallel

Clock(TXUSCLK2)

32 b

its

34, 32 bits

X19651-090617






表 3-20 に、 TX バッファーをバイパスする場合のポートを示します。

表 3-20: TX バッファーをバイパスする場合のポート


TXPHDLYRESET 入力非同期 TXOUTCLK を遅延調整タップの中央に強制的に配置

するための、 TX 位相アライメントのハードリセット

です。遅延調整タップは、全範囲が ±4ns、低範囲が

±2ns です。このハードリセットは、その他すべての

TX バッファーバイパス入力ポートが Low に設定され

ている場合に、 GTY トランシーバーが TX の位相およ

び遅延調整を自動的に開始するために使用されます。

TXDLYSRESET は、位相および遅延調整のためだけに

使用することを推奨します。

TXPHALIGN 入力非同期 TX 位相アライメントを設定します。自動調整モード

を使用する場合は Low に設定します。

TXPHALIGNEN 入力非同期手動モードの TX 位相アライメントを有効にします。

自動モードを使用する場合は Low に設定します。

TXPHDLYPD 入力非同期 TX の位相および遅延調整回路の電源切断に使用しま

す。 a) TX バッファーバイパスが使用されていない場

合、 b) TXPD がアサートされている場合、あるいは

c) TXOUTCLKSEL が 3'b011 または 3'b100 に設定さ

れているにもかかわらず基準クロックが接続されてい

ない場合は、 High に接続してください。 TX バッ

ファーをバイパスする場合の通常動作では Low に接続


0: TX の位相および遅延調整回路に電源を投入

1: TX の位相および遅延調整回路の電源を切断

TXPHINIT 入力非同期 TX の位相アライメントを初期化します。予約。自動

調整モードを使用する場合は Low に設定します。

TXPHOVRDEN 入力非同期 TX の位相アライメントカウンターのオーバーライドを

有効にします。使用しない場合は Low に設定します。

0: 通常動作

1: TXPH_CFG[10:0] の値で TX 位相アライメントカ

ウンターをオーバーライド





TXDLYSRESET 入力非同期 TXOUTCLK を遅延調整タップの中央に徐々にシフト

させるための TX 遅延調整ソフトリセットです。遅延

調整タップは、全範囲が ±4ns、低範囲が ±2ns です。

このソフトリセットは、その他すべての TX バッ

ファーバイパス入力ポートが Low に設定されている場

合に、 GTY トランシーバーが TX の位相および遅延調

整を自動的に開始するために使用されます。

TXPHDLYRESET と GTTXRESET によって TXOUTCLK

が遅延調整タップの中央に強制的にシフトされ、 1 ク

ロックサイクル間で急激に位相シフトする可能性があ

ります。 TXOUTCLK を急激に位相シフトさせること

なく位相調整を再開させるには、 TXPMARESET の後

に TXDLYSRESET を使用してトランスミッターをリ

セットする必要があります。

TXDLYBYPASS 入力非同期 TX の遅延調整をバイパスする場合に使用します。

0: TX の遅延調整回路を使用。

1: TX の遅延調整回路をバイパス。

TXDLYEN 入力非同期手動モードの TX 遅延調整を有効にします。自動モー

ドを使用する場合は Low に設定します。

TXDLYOVRDEN 入力非同期 TX の遅延調整カウンターのオーバーライドを有効に

します。使用しない場合は Low に設定します。

0: 通常動作

1: TXDLY_CFG[14:6] の値で TX 遅延調整カウンター

をオーバーライド

TXPHDLYTSTCLK 入力非同期 TX の位相および遅延調整回路のテストクロックです。

TXDLYHOLD および TXDLYUPDOWN と共に使用され

ます。内部テスト専用に予約されています。ウィザー

ドの推奨値を使用してください。

TXDLYHOLD 入力非同期 TX の遅延調整をホールドします。 TXPHDLY_CFG0[1]

= 1 に設定して TX 位相および遅延調整機能をバイパス

する場合に、ホールドオーバーライドとして使用しま

す。内部テスト専用に予約されています。ウィザード

の推奨値を使用してください。

TXDLYUPDOWN 入力非同期 TX 遅延調整のアップ/ダウンを行います。

TXPHDLY_CFG0[1] = 1 に設定して TX 位相および遅延

調整機能をバイパスする場合に、アップ/ダウンオー

バーライドとして使用します。使用しない場合は Low

に設定します。内部テスト専用に予約されています。


TXPHALIGNDONE 出力非同期 TXPHALIGNDONE の各立ち上がりエッジは、 TX の位

相アライメントまたは遅延調整が完了したことを示し

ます。詳細は動作モード (シングルレーンまたはマル

チレーン) によって異なります。

表 3-20: TX バッファーをバイパスする場合のポート (続き)






TXPHINITDONE 出力非同期 TX の位相アライメント初期化が完了したことを示し

ます。

TXDLYSRESETDONE 出力非同期 TX の遅延調整ソフトリセットが完了したことを示し

ます。

TXSYNCMODE 入力非同期シングルレーン自動モードかマルチレーン自動モード

かに応じて正しく設定する必要があります。マルチ

レーン自動モードの場合:

0: TX バッファーバイパススレーブレーン

1: TX バッファーバイパスマスターレーン

シングルレーン自動モードの場合、TXSYNCMODE は

High に設定します。

TXSYNCALLIN 入力非同期マルチレーン自動モードで使用します。図 3-25 を参照


TXSYNCIN 入力非同期マルチレーン自動モードで使用します。図 3-25 を参照


TXSYNCOUT 出力非同期マルチレーン自動モードで使用します。図 3-25 を参照


TXSYNCDONE 出力非同期マルチレーン自動モードで使用します。図 3-25 を参照


表 3-21: TX バッファーバイパス属性


TXBUF_EN ブール型 TX バッファーの使用の有無を示します。

TRUE: TX バッファーを使用 (デフォルト )

FALSE: TX バッファーをバイパス (アドバンス機能)

TX_XCLK_SEL 文字列 PMA に隣接する PCS ロジックを駆動する際に使用するクロック

ソースを選択します。

TXOUT: XCLK のソースとして PISO パラレルクロックを選択。

TX バッファーを使用するときに使用。

TXUSR: XCLK のソースとして TXUSRCLK を選択。 TX バッ

ファーをバイパスする場合に指定。

TXPH_CFG 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。

TXPH_MONITOR_SEL 5 ビットバイナリ予約。ウィザードの推奨値を使用してください。

TXPHDLY_CFG0/

TXPHDLY_CFG116 ビットバイナリ TX の位相および遅延調整回路のコンフィギュレーションです。


TXDLY_CFG 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。

TXDLY_LCFG 9 ビットバイナリ予約。ウィザードの推奨値を使用してください。

TXDLY_TAP_CFG 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。

TXSYNC_MULTILANE 1 ビットバイナリ予約。ウィザードの推奨値を使用してください。

TXSYNC_SKIP_DA 1 ビットバイナリ予約。ウィザードの推奨値を使用してください。

表 3-20: TX バッファーをバイパスする場合のポート (続き)






TX バッファーバイパスの使用モード

TX 位相アライメントは、 1 つのチャネル (シングルレーン) または 1 つの TXOUTCLK (マルチレーン) を共有する

チャネルグループに対して実行可能です。使用モードについては、表 3-22 を参照してください。

シングルレーン自動モードで TX バッファーバイパスを使用

TX バッファーをバイパスするには、 GTY トランシーバーを次のように設定します。

• TXBUF_EN = FALSE

• TX_XCLK_SEL = TXUSR

• TXOUTCLKSEL = 3'b011、 3'b100、または 3'b101 ― TXOUTCLK のソースとして GTY トランシーバーの基

準クロックを選択します。

GTY トランシーバーの基準クロック選択で、 TXOUTCLK を TXUSRCLK のソースとして使用します。 TXOUTCLK

および選択した GTY トランシーバーの基準クロックを、確実に必要な周波数で動作させる必要があります。

TX バッファーをバイパスする場合は、次の条件の後に必ず TX 位相アライメントプロセスを実行します。

• GTY トランシーバー TX のリセットまたは電源投入

• CPLL/QPLL のリセットまたは電源投入

• GTY トランシーバーの基準クロックソースまたは周波数の変更

• TX ラインレートの変更

TXSYNC_OVRD 1 ビットバイナリ予約。ウィザードの推奨値を使用してください。

LOOPBACK_CFG 1 ビットバイナリ予約。ウィザードの推奨値を使用してください。

TX_FIFO_BYP_EN 1 ビットバイナリ予約。ウィザードの推奨値を使用してください。

表 3-22: TX バッファーバイパスの使用モード

TX バッファーのバイパス GTY トランシーバー

シングルレーン自動または手動

マルチレーン自動または手動

注記:1. SSI テクノロジデバイスでは、 TX_INT_DATAWIDTH = TX_DATA_WDITH と設定すると、

SLR 境界をまたぐマルチレーン TX バッファーのバイパスがサポートされます。

表 3-21: TX バッファーバイパス属性 (続き)






図 3-19 に、温度や電圧の変化に対応して TXUSRCLK を調整するのに必要な、自動 TX 位相アライメントと TX 遅延

調整を示します。


1. 図 3-19 はイベントシーケンスを表しており、正確な縮尺ではありません。

2. GTY トランスミッターのリセットや TX のレート変更などの後、 XCLK と TXUSRCLKTX の位相を揃えるため

に、 TX 位相アライメントが実行される必要があります。 TX 位相および遅延調整は、 TXDLYSRESET のアサー

トで開始されます。

3. TXDLYSRESETDONE が High になるまで待機します。 TXDLYSRESETDONE は少なくとも 100ns 間アサートさ

れたままとなります。

4. TXPHALIGNDONE の 2 番目の立ち上がりエッジが検出されると、 TX 位相アライメントが完了したことを示し

ます。 TXPHALIGNDONE の初のアサートでは、小パルス幅は 100ns です。 TXPHALIGNDONE の 2 番目の

立ち上がりエッジでは、この信号は、別のアライメントが開始されるまでアサートされた状態を維持する必要

があります。

5. GTTXRESET のアサート /ディアサートは、 TXPHALIGNDONE が図 3-19 に示すシーケンスに従わない場合に必

要です。

6. 温度や電圧の変化に対応するために TXUSRCLK を継続的に調整して、 TX 遅延を調整します。

シングルレーン手動モードで TX バッファーバイパスを使用




• TXOUTCLKSEL = 3'b011、 3'b100、または 3'b101 ― TXOUTCLK のソースとして GTY トランシーバーの基

準クロックを選択します。




• GTY トランシーバー TX のリセットまたは電源投入





図 3-19: TX バッファーバイパス — シングルレーン自動モード

TXDLYSRESET

TXDLYSRESETDONE

TXPHALIGNDONE

X19638-081717





図 3-20 に、温度や電圧の変化に対応して TXUSRCLK を調整するのに必要な、手動 TX 位相アライメントと TX 遅延




2. TXSYNC_OVRD 属性を 1'b1 に設定します。

3. すべてのレーンの TXPHDLYRESET および TXDLYBYPASS を Low に設定します。

4. TXPHALIGNEN を High に設定します。

5. TXDLYSRESET をアサートします。TXDLYSRESETDONE がアサートされるまでこの信号を High に保持します。

6. TXDLYSRESETDONE がアサートされた後に TXDLYSRESET をディアサートします。

7. TXDLYSRESET がディアサートされたら、 TXPHINIT をアサートします。 TXPHINITDONE の立ち上がりエッジ

が確認されるまでこの信号を High に保持します。

8. TXPHINIT をディアサートします。

9. TXPHALIGN をアサートします。 TXPHALIGNDONE の立ち上がりエッジが確認されるまでこの信号を High に

保持します。

10. TXPHALIGN をディアサートします。

11. TXDLYEN をアサートします。これにより、 TXPHALIGNDONE がディアサートされます。

12. TXPHALIGNDONE の立ち上がりエッジが確認されるまで TXDLYEN を保持します。



図 3-20: TX バッファーバイパス例 — シングルレーン手動モード

TXPHDLYRESET

TXDLYBYPASS

TXPHALIGNEN

TXDLYSRESET

TXDLYSRESETDONE

TXPHINIT

TXPHINITDONE

TXPHALIGN

TXDLYEN

TXPHALIGNDONE

X19639-081717





TX 位相アライメント回路を使用した TX レーン間スキューの小化

位相アライメント回路は、 GTY トランシーバー間のレーンスキューの削減もできます。図 3-21 に、複数の GTY ト

ランシーバーの XCLK ドメインを共通クロックソースに揃えることによって、 TX 位相アライメント回路がレーン

スキューを削減する方法を示します。また、図 3-21 では、共通クロックへの位相アライメント前後の GTY トラン

シーバーレーンを複数示しています。 TX 位相アライメント前は、すべての XCLK に任意の位相差があります。

ただし、調整後の位相差は共通クロックのスキューのみであるため、データパスのレイテンシが一致している限り、

すべてのデータが同時に送信されます。 TX 位相アライメント回路を有効にする際は、すべての GTY トランシー

バーの TXUSRCLK および TXUSRCLK2 のソースが同一であり、このクロックが BUFG_GT などの低スキューク

ロックリソースを使用して配線されている必要があります。


図 3-21: TX 位相アライメント回路を使用した TX レーン間スキューの小化

GTY TXLane 0

GTY TXLane 0

GTY TXLane 1

GTY TXLane 1

Skew

Before TX Phase Alignment After TX Phase Alignment

Reduced SkewParallel clocksare independent

Parallel clocks are phase aligned to thesame clock edge

X19640-081717





マルチレーン手動モードで TX バッファーバイパスを使用

このセクションでは、マルチレーン TX バッファーバイパスのアライメントを手動で実行するために必要な手順を

説明します。

• マスター : マルチレーンのアプリケーションでは、 TXOUTCLK のソースレーンがバッファーバイパスマス

ターです。マルチレーンアプリケーションでは、真中の GTY トランシーバーを TXOUTCLK のソースとして

選択する必要があります。たとえば、 3 つの隣接するクワッドで構成される 12 個の GTY トランシーバーのマル

チレーンアプリケーションでは真中のクワッドにある中央の GTY トランシーバーのいずれかを TXOUTCLK の

ソースとして選択する必要があります。

• スレーブ: バッファーバイパスマスターの TXOUTCLK から生成される、同じ TXUSRCLK/TXUSRCLK2 を共有

するすべてのレーンがスレーブです。

図 3-22 に、バッファーバイパスマスターおよびスレーブレーンの例を示します。




• TXOUTCLKSEL = 3'b011 または 3'b100 または 3'b101 ― TXOUTCLK のソースとして GTY トランシーバー

の基準クロックを選択します。


図 3-22: バッファーバイパスマスターおよびスレーブレーンの例

BUFG_GT

Slave

GTY TXLane 3

TXUSRCLKTXUSRCLK2

Master

GTY TXLane 2

TXUSRCLK

TXOUTCLK

TXUSRCLK2

Slave

GTY TXLane 1

TXUSRCLKTXUSRCLK2

Slave

GTY TXLane 0

TXUSRCLKTXUSRCLK2

X19641-081717








• GTY トランスミッターのリセットまたは電源投入

• CPLL、 QPLL、あるいはその両方のリセットまたは電源投入



図 3-23 に、手動による TX の位相および遅延調整を示します。



2. M_* はマスターレーンに関連するポートを示します。

3. S_* はスレーブレーンに関連するポートを示します。

4. TXSYNC_OVRD 属性を 1'b1 に設定します。

5. すべてのレーンの TXPHDLYRESET および TXDLYBYPASS を Low に設定します。

6. すべてのレーンの TXPHALIGNEN を High に設定します。

7. すべてのレーンの TXDLYSRESET をアサートします。各レーンの TXDLYSRESETDONE がアサートされるまで

この信号を High に保持します。


図 3-23: 手動モードでの TX の位相および遅延調整

M_TXPHDLYRESET

M_TXDLYBYPASS

M_TXPHALIGNEN

M_TXDLYSRESET

M_TXDLYSRESETDONE

M_TXPHINIT

M_TXPHINITDONE

M_TXPHALIGN

M_TXDLYEN

M_TXPHALIGNDONE

S_TXPHDLYRESET

S_TXDLYBYPASS

S_TXPHALIGNEN

S_TXDLYSRESET

S_TXDLYSRESETDONE

S_TXPHINIT

S_TXPHINITDONE

S_TXPHALIGN

S_TXDLYEN

S_TXPHALIGNDONE

X19642-081717





8. TXDLYSRESETDONE がアサートされるレーンの TXDLYSRESET をディアサートします。

9. すべてのレーンの TXDLYSRESET がディアサートされる場合、マスターレーンの TXPHINIT をアサートしま

す。マスターレーンの TXPHINITDONE の立ち上がりエッジが確認されるまでこの信号を High に保持します。

10. マスターレーンの TXPHINIT をディアサートします。

11. マスターレーンの TXPHALIGN をアサートします。マスターレーンの TXPHALIGNDONE の立ち上がりエッジ

が確認されるまでこの信号を High に保持します。

12. マスターレーンの TXPHALIGN をディアサートします。

13. マスターレーンの TXDLYEN をアサートします。これにより、 TXPHALIGNDONE がディアサートされます。

14. マスターレーンの TXPHALIGNDONE の立ち上がりエッジが確認されるまでこのレーンの TXDLYEN を High に

保持します。

15. マスターレーンの TXDLYEN をディアサートします。

16. すべてのスレーブレーンの TXPHINIT をアサートします。各スレーブレーンの TXPHINITDONE の立ち上がり

エッジが確認されるまでこの信号を High に保持します。

17. TXPHINITDONE がアサートされるレーンの TXPHINIT をディアサートします。

18. すべてのスレーブレーンの TXPHINIT がディアサートされる場合、これらのレーンの TXPHALIGN をアサート

します。各スレーブレーンの TXPHALIGNDONE の立ち上がりエッジが確認されるまでこの信号を High に保持

します。

19. TXPHALIGNDONE がアサートされるレーンの TXPHALIGN をディアサートします。

20. すべてのスレーブレーンの TXPHALIGN がディアサートされる場合、マスターレーンの TXDLYEN をアサート

します。これにより、マスターレーンの TXPHALIGNDONE がディアサートされます。

21. マスターレーンの TXPHALIGNDONE が再度アサートされるまで待機します。マルチレーンインターフェイス

の位相および遅延調整が完了します。温度および電圧の変化に対応するため、マスターレーンの TXDLYEN を

引き続き High に保持します。





マルチレーン自動モードで TX バッファーバイパスを使用

GTY トランシーバーの場合、マルチレーンのアプリケーションで TX バッファーのバイパスが必要なときは、位相

アライメントを手動または自動で実行できます。このセクションでは、マルチレーン TX バッファーバイパスのア

ライメントを自動で実行するために必要な手順を説明します。

• マスター : マルチレーンのアプリケーションでは、 TXOUTCLK のソースレーンがバッファーバイパスマス

ターです。

• スレーブ: バッファーバイパスマスターの TXOUTCLK から生成される、同じ TXUSRCLK/TXUSRCLK2 を共有



TX バッファーをバイパスするには、次のように設定します。



• TXOUTCLKSEL = 3'b011 または 3'b100 または 3'b101 ― TXOUTCLK のソースとして GTY トランシーバー

の基準クロックを選択します。



BUFG_GT

Slave

GTY TXLane 3

TXUSRCLKTXUSRCLK2

Master

GTY TXLane 2

TXUSRCLK

TXOUTCLK

TXUSRCLK2

Slave

GTY TXLane 1

TXUSRCLKTXUSRCLK2

Slave

GTY TXLane 0

TXUSRCLKTXUSRCLK2

X19641-081717








• GTY トランスミッターのリセットまたは電源投入

• PLL のリセットまたは電源投入



マルチレーン自動モードで TX バッファーバイパスをセットアップするには、属性を次のように設定します。

• TXSYNC_MULTILANE = 1

• TXSYNC_OVRD = 0

図 3-25 のようにポートを設定します。


図 3-25: TX バッファーバイパス、マルチレーン、自動モードポート接続

MasterTXSYNCMODE

TXSYNCALLIN

TXSYNCIN TXSYNCOUT

TXSYNCDONE

TXPHALIGNDONE

1’b1

1’b0

TXDLYSRESET

SlaveTXSYNCMODE

TXSYNCALLIN

TXSYNCIN TXSYNCOUT

TXSYNCDONE

TXPHALIGNDONE

TXDLYSRESET

X19643-081717





図 3-26 に、 TX の位相および遅延の自動調整を示します。





4. GTY トランスミッターのリセットや TX のレート変更などの後、 XCLK と TXUSRCLKTX の位相を揃えるため

に、 TX 位相アライメントが実行される必要があります。 TX 位相および遅延調整は、 TXDLYSRESET のアサー

トで開始されます。

5. TXDLYSRESETDONE が High になるまで待機します。 TXDLYSRESETDONE は少なくとも 100ns 間アサートさ


6. マスターレーンの TXSYNCDONE がアサートされると、アライメントが完了します。この信号は、アライメン

トが再開されるまでアサートされたままとなります。

7. マスターレーンの TXSYNCDONE がアサートされると、マスターレーンの TXPHALIGNDONE によってアライ

メントの完了および継続が示されます。



図 3-26: マルチレーン自動モードでの TX バッファーバイパスの例

M_TXDLYSRESET

M_TXDLYSRESETDONE

M_TXPHALIGNDONE

M_TXSYNCOUT

M_TXSYNCDONE

S_TXDLYSRESET

S_TXDLYSRESETDONE

S_TXPHALIGNDONE

S_TXSYNCOUT

X19644-082117





マルチレーン自動モードで TX および RX バッファーバイパスの両方を使用した場合の TXUSRCLK と RXUSRCLK の共有

GTY トランシーバーでは、 TX および RX バッファーバイパスの両方を必要とするマルチレーンアプリケーション

の場合、 TXUSRCLK と RXUSRCLK を共有できます。このセクションでは、このために必要な要件について説明し

ます。

• グローバルマスター : TX および RX バッファーバイパスの両方を使用するマルチレーンのアプリケーション

では、 TXOUTCLK のソースレーンがバッファーバイパスマスターです。

• スレーブ: バッファーバイパスマスターの TXOUTCLK から生成される、同じ TXUSRCLK/TXUSRCLK2/

RXUSRCLK/RXUSRCLK2 を共有するすべてのレーンがスレーブです。スレーブレーンはいずれも遅延調整を

スキップする必要があります。 RX マスターチャネルも RXSYNC_SKIP_DA = 1'b1 に設定してスレーブ動作と

し、遅延調整をスキップする必要があります。

• 入力 RX データストリームは、 TX と同じクロックドメイン上にある必要があります。

図 3-27 に、 TXUSRCLK/TXUSRCLK2 と RXUSRCLK の共有例を示します。


図 3-27: TXUSRCLK/RXUSRCLK の共有の例

GTY TXLane 3

Slave

TXUSRCLKTXUSRCLK2

GTY TXLane 2

Global Master

TXUSRCLKTXUSRCLK2

GTY TXLane 1

Slave

TXUSRCLKTXUSRCLK2

GTY TXLane 0

Slave

TXUSRCLKTXUSRCLK2

GTY RXLane 3

Slave

RXUSRCLKRXUSRCLK2

GTY RXLane 2

Slave

RXUSRCLKRXUSRCLK2

GTY RXLane 1

Slave

GTY RXLane 0

Slave

RXUSRCLKRXUSRCLK2

RXUSRCLKRXUSRCLK2

TXOUTCLKBUFG_GT

X19652-081717






1. 位相調整は、 140 ページの「マルチレーン自動モードで TX バッファーバイパスを使用」で定義した手順に

従って実行します。

2. RX 位相調整を開始する前に TX 位相調整が完了している必要があります。

3. 遅延調整を実行できるのは TX グローバルマスターチャネルだけです。

4. 自動モードでは、スレーブ TX チャネルと RX チャネルをすべてスレーブ動作とし、遅延調整をスキップする必


5. RX マスターチャネルも RXSYNC_SKIP_DA = 1'b1 に設定してスレーブ動作とし、遅延調整をスキップする必


TX パターンジェネレーター

機能の説明

擬似乱数ビットシーケンス (PRBS) は、一般に、高速リンクにおけるシグナルインテグリティの検証に使用されま

す。これらのシーケンスには規則性がないように見えますが、リンク品質の計測に使用される特定のプロパティが

あります。GTY トランシーバーのパターンジェネレーターブロックは、表 3-23 に示す業界標準規格の PRBS パター

ンを生成できます。

PRBS パターンのほかに、 GTY トランシーバーは、内部データ幅に応じた 16UI、 20UI、 32UI、 40UI、 64UI、または

80UI 方形波のテストパターンや 2UI 方形波のテストパターンおよび PCI Express® 準拠のテストパターンもサポート

しています。クロッキングパターンは、スペクトラム解析でよく実行される PLL ランダムジッターの測定に使用さ

れます。

表 3-23: サポートされる PRBS パターン

属性名多項式シーケンス長説明

PRBS-7 1 + X6 + X7 27 - 1 ビット 8B/10B を使用するチャネルの検証に使用します。

PRBS-9 1 + X5 + X9 29 - 1 ビット「ITU-T Recommendation O.150、 Section 5.1」

PRBS-9 は、SFP+ に推奨されているテストパターンの 1 つです。


主にジッター測定に使用されるパターンであり、 Agilent 社の

DCA-J サンプリングオシロスコープが処理できる長パターン

です。


8B/10B 以外のエンコード方式に使用され、 SONET 仕様で推奨

されているテストパターンの 1 つです。


8B/10B 以外のエンコード方式に使用され、 10 ギガビットイー

サネットに推奨されている PRBS テストパターンです。「IEEE

802.3ae-2002」を参照してください。





リンク接続の検証やジッター耐性テスト用にエラー挿入ブロックがあります。 PRBS パターンの反転バージョンが必

要な場合は、 TXPOLARITY 信号を使用して極性を制御します。

表 3-24: PCI Express 準拠パターン

シンボル K28.5 D21.5 K28.5 D10.2

ディスパリティ 0 1 1 0

パターン 0011111010 1010101010 1100000101 0101010101


図 3-28: 20-UI 方形波


図 3-29: TX パターンジェネレーターブロック

20 UI

X19645-081717

ErrorInsertions Polarity

Inversion

PRBS-7

PRBS-9

PRBS-15

PRBS-23

PRBS-31

PCI Express Compliance Pattern

Square Wave with 2 UI period

Square Wave with 16 UI, 20 UI,32 UI, 40 UI, 64 UI, or 80 UI period

TXDATAX19646-081717






表 3-25 に、パターンジェネレーターのポートを示します。

表 3-26 に、パターンジェネレーターの属性を示します。

TX パターンジェネレーターの使用

1 つを除くすべての使用モードで、 TXPRBSSEL ポートの値を変更して必要なパターンを選択することで、 TX パ

ターンジェネレーターを有効化できます。 TX 非同期ギアボックスが有効の場合、次に示す追加手順を実行して TX

パターンジェネレーターを有効にする必要があります。

1. TXPCSRESET をアサートして PCS をリセット状態にします。

2. DRP を介して TXGEARBOX_EN 属性を 1'b0 に設定し、 TXBUF_EN 属性を 1'b1 に設定します。

表 3-25: パターンジェネレーターのポート


TXPRBSSEL[3:0] 入力 TXUSRCLK2 トランスミッター PRBS ジェネレーターのテストパターン

を制御します。

4'b0000: 標準動作モード (テストパターン生成はオフ)

4'b0001: PRBS-7

4'b0010: PRBS-9

4'b0011: PRBS-15

4'b0100: PRBS-23

4'b0101: PRBS-31

4'b1000: PCI Express 準拠パターン。内部データ幅が 20

ビット、 40 ビット、および 80 ビットのモードのときに

のみ有効。

4'b1001: 2UI の方形波 (0 と 1 を交互に配列)

4'b1010: 16UI、 20UI、 32UI、 40UI、 64UI、または

80 UI の方形波 (内部データ幅に基づく )

TXPRBSFORCEERR 入力 TXUSRCLK2 このポートを High に駆動している間、すべての

TXUSRCLK2 クロックサイクルで 1 つのエラーが PRBS ト

ランスミッターに挿入されます。このポートをアサートし

ている間、出力データパターンにはすべての TXUSRCLK2

クロックサイクルで 1 つのエラーが含まれます。

TXPRBSSEL が 4'b0000 に設定されている場合は、

TXDATA への影響はありません。

表 3-26: パターンジェネレーターの属性


RXPRBS_ERR_LOOPBACK 1 ビットバイナリ 1 の場合、 RXPRBSERR ビットが同じ GTY トランシーバーの

TXPRBSFORCEERR へ内部ループバックします。これによっ

て、データクロック乗せ換えの交差を懸念せずに、同期および

非同期ジッター耐性テストが可能になります。

0 の場合、 TXPRBSFORCEERR が TX PRBS に対応します。





3. TXOUTCLKSEL ポートを 3'b010 (TXOUTCLKPMA) に設定します。

4. TXPRBSSEL ポートを必要なパターンに設定します。

5. TXPCSRESET をディアサートして PCS をリセット状態から解放し、 TXRESETDONE がアサートされるのを待

機します。

TX 非同期ギアボックスモードに戻すには、次に示すように、上記の変更の逆を実行する必要があります。

1. TXPCSRESET をアサートして PCS をリセット状態にします。

2. DRP を介して TXGEARBOX_EN 属性を 1'b1 に設定し、 TXBUF_EN 属性を 1'b0 に設定します。

3. TXOUTCLKSEL ポートを 3'b101 (TXPROGDIVCLK) に設定します。

4. TXPRBSSEL ポートを 4'b0000 に設定します。

5. TXPCSRESET をディアサートして PCS をリセット状態から解放し、 TXRESETDONE がアサートされるのを待

機します。

TX 極性制御

機能の説明

TXP と TXN の差動トレースが PCB 上で誤って逆になっていると、 GTY トランシーバー TX によって送信される差

動データが反転します。これを回避するために、シリアライズして送信する前にパラレルデータを反転することで、

差動ペアの反転極性をオフセットします。 TX の極性は、インターコネクトロジックインターフェイスの

TXPOLARITY 入力で制御できます。出力データの極性を反転させるには、この TXPOLARITY ポートを High に駆動



表 3-27 に、 TX の極性制御で使用するポートを示します。

TX 極性制御の使用

TXP および TXN の極性を入れ替える必要がある場合は、 TXPOLARITY を High に接続してください。

表 3-27: TX 極性制御ポート


TXPOLARITY 入力 TXUSRCLK2 出力データの極性の反転に使用します。

0: 反転しない。 TXP は正、 TXN は負。

1: 反転する。 TXP は負、 TXN は正。





TX のファブリッククロック出力制御

機能の説明

TX クロック分周制御ブロックは、 2 つのコンポーネント (シリアルおよびパラレルクロック分周制御とセレクター

制御) で構成されています。図 3-30 に、クロック分周器とセレクターの詳細図を示します。


1. TXOUTCLKPCS および TXOUTCLKFABRIC は冗長出力であるため、新規デザインには TXOUTCLK を使用して

ください。

2. TXOUTCLK は、 BUFG_GT を介するインターコネクトロジッククロックのソースとして使用されます。


図 3-30: TX シリアルおよびパラレルクロック分周器

TX DATA

TXOUTCLKPCS

TXOUTCLKTXOUTCLKPCS

TXOUTCLKPMA

‘1’

TXPLLREFCLK_DIV1

TXPLLREFCLK_DIV2

TXPROGDIVCLK

TXOUTCLKSELTXOUTCLKFABRIC

000

001

010

011

101

100

PISO

CPLL

REFCLK Distribution

PhaseInterp

DelayAligner

TX PolarityControl

÷D{1,2,4,816,32}

TX PMA

GTYE3/4_CHANNEL (GTY Transceiver Primitive)

0

10

00

01

10

11

REFCLK Sel

00

11QPLL1REFCLK

10

00 1

TXP/N

QPLL1CLK

QPLL0REFCLK

MGTREFCLK[0/1]N

TXSYSCLKSEL

TX_PROGCLK_SEL

REFCLK_HROW_CK_SEL

QPLL0CLK

TXDLYBYPASS

÷{2,4,8}

TX PROG.DIV

÷{4,5}

÷2

TX DATA FromUpstream PCS Blocks

TX PCS

Output toGTYE3/4_COMMON andGTYE3/4_CHANNEL

Output Clock to BUFG_GT

O

ODIV2

IBUFDS_GTE3/4MGTREFCLK[0/1]P

TXPLLCLKSEL

X19647-082117





3. GTYE3/4_CHANNEL プリミティブには、 CPLL が 1 つだけあります。適用できる場合は、 GTYE3/4_COMMON

の QPLL も使用できます。

4. 1/2、 1/4 または 1/8 分周ブロックの選択は、 GTYE3/4_CHANNEL プリミティブの TX_INT_DATAWIDTH 属性で

制御されます。

TX_INT_DATAWIDTH = 0 (2 バイトの内部データパス) とすると 1/2 が選択され、

TX_INT_DATAWIDTH = 1 (4 バイトの内部データパス) とすると 1/4 が選択され、

TX_INT_DATAWIDTH = 2 (8 バイトの内部データパス) とすると 1/8 が選択されます。

5. 1/4 または 1/5 分周ブロックの選択は、 GTYE3/4_CHANNEL プリミティブの TX_DATA_WIDTH 属性で制御され

ます。 TX_DATA_WIDTH = 16、 32、 64、または 128 の場合は、 1/4 が選択されます。 TX_DATA_WIDTH = 20、

40、 80、または 160 の場合は、 1/5 が選択されます。

6. クロックリソース (BUFG_GT および BUFG_GT_SYNC など) の配置制約および制限の詳細は、『UltraScale アー

キテクチャクロッキングリソースユーザーガイド』 (UG572) [参照 3] を参照してください。

7. IBUFDS_GTE3/4 からのクロック出力は、GTPOWERGOOD が High にアサートされてから 250µs 経過した後に使

用可能になります。 UltraScale+ FPGA の場合、 UltraScale FPGAs Transceivers Wizard バージョン 1.7 以降で

GTPOWERGOOD に自動的にクロックゲーティングを適用することでこの要件を満たします。

シリアルクロック分周器

各トランスミッター PMA モジュールには、 PLL からのクロックを分周して低ラインレートをサポートする分周器

(D) があります。このシリアルクロック分周器は、ラインレートが一定のアプリケーションに対してあらかじめ設

定できます。また、複数のラインレートを使用するアプリケーションでは、動的に変更することも可能です。

ラインレートが一定のアプリケーションで D 分周器を使用する場合は、 TXOUT_DIV 属性を適切な値に設定し、

TXRATE ポートを 3'b000 に接続する必要があります。詳細は、表 3-28 の「属性を使用する固定設定」を参照して

ください。

複数ラインレートのアプリケーションで D 分周器を使用する場合は、 TXRATE を使用して D の値を動的に選択しま

す。 TXOUT_DIV 属性と TXRATE ポートは、デバイス設定時に同じ D 値を設定する必要があります。デバイス設定

後に、 TXRATE を使用して D 値を動的に変更します。詳細は、表 3-28 の「ポートを使用する動的設定」を参照して

ください。

シリアル分周器の制御については、表 3-28 を参照してください。各スピードグレードのラインレート範囲は、

『UltraScale および UltraScale+ デバイスデータシート』 [参照 6] を参照してください。

表 3-28: TX PLL 出力分周器の設定

分周器 (D) の値属性を使用する固定設定ポートを使用する動的制御

1TXOUT_DIV = 1

TXRATE = 3'b000

TXOUT_DIV = Ignored

TXRATE = 3'b001

2TXOUT_DIV = 2

TXRATE = 3'b000

TXOUT_DIV = Ignored

TXRATE = 3'b010

4TXOUT_DIV = 4

TXRATE = 3'b000

TXOUT_DIV = Ignored

TXRATE = 3'b011

8TXOUT_DIV = 8

TXRATE = 3'b000

TXOUT_DIV = Ignored

TXRATE = 3'b100





パラレルクロック分周器およびセレクター

TX クロック分周器制御ブロックからのパラレルクロック出力は、ラインレートの要件に応じて、インターコネク

トロジッククロックとして使用できます。

インターコネクトロジックの推奨クロックは、いずれかの GTY トランシーバーから出力される TXOUTCLK です。

また、 MGTREFCLK を直接インターコネクトロジックへ接続してインターコネクトロジッククロックとして使用

することも可能です。 TXOUTCLK には、出力レーンのスキュー調整や固定データパス遅延のために TX バッファー

をバイパスするアプリケーションで使用される出力遅延制御があるため、一般的なアプリケーションで使用されま

す。詳細は、 129 ページの「TX バッファーのバイパス」を参照してください。

TXOUTCLKSEL ポートで入力セレクターを制御し、 TXOUTCLK ポートから次のようなクロックを出力できます。

• TXOUTCLKSEL = 3'b001: TXOUTCLKPCS パスは PCS ブロックで余分な遅延を招くため、推奨されていません。

• TXOUTCLKSEL = 3'b010: TXOUTCLKPMA は TX 位相インターポレーターの後に分周された PLL クロックで

あり、 TX PCS ブロックで使用されます。このクロックは、関連するリセット信号によって PLL がリセットさ

れるとき中断されます。

• TXOUTCLKSEL = 3'b011 または 3'b100: TXPLLREFCLK_DIV1 または TXPLLREFCLK_DIV2 は、 CPLL また

は QPLL (TXSYSCLKSEL の設定に基づく ) へ入力される基準クロックです。 TXPLLREFCLK は、一般的な使用

で推奨されるクロックであり、 TX バッファーをバイパスするファブリックで必要なクロックです。

• TXOUTCLKSEL = 3'b101: TXPRODIVCLK は TX プログラマブル分周器の後に分周された PLL クロックです。

詳細は、「TX プログラマブル分周器」を参照してください。

TX プログラマブル分周器

図 3-30 に示す TX プログラマブル分周器は、パラレル出力クロックを生成するために PLL 出力クロックの 1 つを使

用します。トランシーバー PLL 、 TX プログラマブル分周器、および BUFG_GT を使用することにより、

TXOUTCLK (TXOUTCLKSEL = 101) をインターコネクトロジックのクロックソースとして利用できます。サポート

される分周器の値は、 0.0、 4.0、 5.0、 8.0、 10.0、 16.0、 16.5、 20.0、 32.0、 33.0、 40.0、 64.0、 66.0、 80.0、および

100.0 です。

TX_PROGCLK_SEL で制御される高速クロックのマルチプレクサーは、アプリケーションの要件に基づいて設定さ

れます。

• 00: ポスト TX 位相インターポレーター (PI) のクロックパスは、 TX PI で作成された PPM オフセットを用いて

パラレルクロックを生成する目的で使用することができます。この場合、 1 つのトランシーバー PLL がデータ

パスおよびクロック生成パスで共有されます。チャネルまたはソース PLL がリセットされると、クロック信号

に割り込みが発生します。このパスを使用するには、属性を POSTPI に設定します。

16TXOUT_DIV = 16

TXRATE = 3'b000

TXOUT_DIV = Ignored

TXRATE = 3'b101

32TXOUT_DIV = 32

TXRATE = 3'b000

TXOUT_DIV = Ignored

TXRATE = 3'b110

表 3-28: TX PLL 出力分周器の設定 (続き)






• 01: プリ TX PI クロックパスは、小レイテンシまたは固定レイテンシが要件となるアプリケーションをサ

ポートするためにシステムクロックを生成する目的で使用することができます。この場合、 1 つのトランシー

バー PLL がデータパスおよびクロック生成パスで共有されます。チャネルがリセットされた場合にのみ、ク

ロック信号に割り込みが発生します。このパスを使用するには、属性を PREPI に設定します。

• 10: リコンフィギュレーション中に QPLL クロックに割り込みが発生する可能性があるアプリケーションでは、

バイパスデータパスを用いることで、インターコネクトロジックに対して安定したパラレルクロックが生成さ

れるように CPLL を柔軟に使用できるようになります。このパスを使用するには、属性を CPLL に設定します。

表 3-29 および表 3-30 に、プログラマブル分周器のポートおよび属性をそれぞれ示します。

表 3-29: TX プログラマブル分周器のポート


TXPROGDIVRESET 入力非同期アクティブ High の場合、分周器のほかに、

TXPRGDIVRESETDONE ステータス信号もリセッ

トします。入力クロックソースに割り込みが発生

する場合は常に、リセットを実行します。

TXPRGDIVRESETDONE 出力非同期入力クロックが安定していてリセットが実行され、

そのリセットが完了して出力クロックが安定して

いる場合、アクティブ High になります。

表 3-30: TX プログラマブル分周器の属性


TX_PROGDIV_CFG 実数 TX プログラマブル分周器の値を設定します。有効な設定値は、

0.0、 4.0、 5.0、 8.0、 10.0、 16.0、 16.5、 20.0、 32.0、 33.0、 40.0、

64.0、 66.0、 80.0、および 100.0 です。 TX_PROGDIV_CFG と

TX_PROGDIV_RATE を組み合わせたものが、 TX プログラマブル

分周器全体の分周値となります。 TX_PROGDIV_CFG を 0.0 に設

定すると、分周器の電源が切断されます。

TX_PROGDIV_RATE 16 ビットバイナリ [15:1]: 予約

[0]: 前置分周器の値を選択します。

1'b1: /1

1'b0: /2

TX_DIVRESET_TIME 5 ビットバイナリ予約。 TX プログラマブル分周器リセットを適用する時間です。

ウィザードの推奨値を使用してください。 TXPROGDIVRESET

を使用してリセットプロセスを開始する場合は、 0 以外の値に設

定してください。






表 3-31 に、 TX のファブリッククロック出力制御で使用するポートを示します。

表 3-31: TX のファブリッククロック出力制御のポート


TXOUTCLKSEL[2:0] 入力非同期マルチプレクサーのセレクト信号を制御します (図 3-30

参照)。

3'b000: 固定 1

3'b001: TXOUTCLKPCS パス

3'b010: TXOUTCLKPMA パス

3'b011: TXPLLREFCLK_DIV1 パス

3'b100: TXPLLREFCLK_DIV2 パス

3'b101: TXPROGDIVCLK

その他: 予約。

TXRATE[2:0] 入力 TXUSRCLK2 TX シリアルクロック分周器 D (表 3-28 参照) の設定を動的

に制御し、 TXOUT_DIV 属性と組み合わせて使用します。

3'b000: TXOUT_DIV 分周器の値を使用

3'b001: 分周値 D は 1

3'b010: 分周値 D は 2

3'b011: 分周値 D は 4

3'b100: 分周値 D は 8

3'b101: 分周値 D は 16

3'b110: 分周値 D は 32

TXOUTCLKFABRIC 出力クロックテスト用に予約されている冗長出力です。

TXOUTCLKSEL = 3'b011 に設定された TXOUTCLK を

代わりに使用してください。

TXOUTCLK 出力クロックインターコネクトロジックで使用される推奨クロックで

す。 TXOUTCLK の入力セレクターとなり、 PLL 入力基準

クロックがインターコネクトロジックへ接続できます。

TXOUTCLKPCS 出力クロック冗長出力です。 TXOUTCLKSEL = 3'b001 に設定された

TXOUTCLK を代わりに使用してください。

TXRATEDONE 出力 TXUSRCLK2 TXRATE でレート変更が開始されると、 TXRATEDONE

ポートが TXUSRCLK2 の 1 サイクル間 High にアサート

されます。 TXRATE ポートでレート変更されてから、

TXRATEDONE がアサートされるまでの時間は、

TRANS_TIME_RATE 属性で定義されます。





トランシーバーには、設定の基準クロックから派生した 25MHz の内部クロックがあります。 25MHz クロックは、リ

セット、パワーマネージメント、レート変更、 OOB、ビーコンなどのさまざまなトランシーバー動作のシンクロナ

イザーやタイマーとして使用されます。 [TX/RX]_CLK25_DIV を設定して、 25MHz または可能な限りこれに近い値を

実現します。 SATA OOB については、この内部クロックを 25MHz に設定する必要があります。表 3-32 に、 TX の

ファブリッククロック出力制御で使用する属性を示します。

TXDLYBYPASS 入力非同期 TX の遅延調整をバイパスする場合に使用します。

0: TX の遅延調整回路を使用。 TX バッファーをバイパ

スする場合は、 1'b0 に設定

1: TX の遅延調整回路をバイパス。 TX バッファーを使

用する場合は、 1'b1 に設定

TXRATEMODE 入力非同期 TX PMA 内の D 出力分周器を TXRATE で非同期に制御す

るかどうかを指定します。

0: 同期。 1'b0 に設定されている場合は、 TXRATE

ポートの変化に応じて自動的にリセットシーケンス

が実行される。

1 つめは非同期

表 3-31: TX のファブリッククロック出力制御のポート (続き)


表 3-32: TX のファブリッククロック出力制御の属性


TRANS_TIME_RATE 8 ビットの

16 進数

予約。ウィザードの推奨値を使用してください。レート変更さ

れてから PHYSTATUS および TXRATEDONE がアサートされる

までの時間を定義します。

TXBUF_RESET_ON_RATE_CHANGE ブール型 TRUE の場合、 TXRATE でレートが変更されると TX バッ

ファーが自動的にリセットされる機能が有効になります。

TXOUT_DIV 整数 TX シリアルクロック分周器の設定を制御します。 TXRATE =

3'b000 の場合のみ有効です。それ以外の場合は、 TXRATE で

制御されます。有効な値は、 1、 2、 4、 8、 16、および 32 です。

TX_PROGCLK_SEL 文字列 POSTPI: POSTPI に設定し、 TX 位相インターポレーターの後の

クロックパスを選択

PREPI: PREPI に設定し、 TX 位相インターポレーターの前のク

ロックパスを選択

CPLL: CPLL に設定し、 CPLL からのクロックパスを選択





TX_CLK25_DIV 整数トランスミッター内の一部ロジックで使用する内部クロックを

生成するために、 TXPLLREFCLK_DIV1 を分周する分周器を設

定します。

1: TXPLLREFCLK_DIV1 ≤ 25MHz

2: 25MHz ≤ TXPLLREFCLK_DIV1 ≤ 50MHz































表 3-32: TX のファブリッククロック出力制御の属性 (続き)






TX 位相インターポレーター PPM コントローラー

機能の説明

TX 位相インターポレーター PPM (TXPIPPM) コントローラーモジュールは、 TX 位相インターポレーター (TX PI) の

動的制御をサポートします。 TX PCS 内に含まれるこのモジュールは、 TX インターフェイスから入力されて、 TX

PMA へ出力します。 TX PMA で細かいデータ制御が必要なアプリケーションがあります。 PLL からの出力クロック

は TX PI によって制御され、これは TX 位相インターポレーター PPM コントローラーモジュールで制御されます。

インターコネクトロジックが、 PCS 内の TX 位相インターポレーター PPM コントローラーモジュールを使用して、

TX PMA 内の TX PI を制御します。 TX 位相インターポレーター PPM コントローラーモジュールがサポートされる

ラインレートは、大で 16.375Gb/s です。


表 3-33 に、 TX 位相インターポレーター PPM で使用されるポートを示します。

表 3-33: TX 位相インターポレーター PPM コントローラーのポート


TXPIPPMEN 入力 TXUSRCLK2 1'b0: TX 位相インターポレーター PPM コントローラー

ブロックは無効。 TX PI は PI コードで更新されず、前の

PI コードを保持。

1'b1: TX 位相インターポレーター PPM コントローラー

ブロックは有効。TX PI は、各 TXPI_SYNFREQ_PPM[2:0]

サイクルごとに PI コードで更新されない。

TXPIPPMOVRDEN 入力非同期 1'b0: 通常動作

1'b1: TX PMA の TX PI へ出力する PI コードの直接制御

は有効。 TXPI_PPM_CFG[6:0] と共に使用して、 PI コード

の値をプログラムする。

TXPIPPMSEL 入力非同期 TX PI PPM コントローラーを使用する場合は、 1'b1 に設

定します。それ以外では、ウィザードのデフォルト値を

使用します。

TXPIPPMPD 入力非同期 1'b0: TX 位相インターポレーター PPM コントローラー

モジュールの電源を切断しない

1'b1: TX 位相インターポレーター PPM コントローラー

モジュールの電源を切断

TXPIPPMSTEPSIZE[4:0] 入力非同期 TXPIPPMSTEPSIZE[4]:

1'b1: PI コードをインクリメント

1'b0: PI コードをデクリメント

TXPIPPMSTEPSIZE[3:0] でインクリメント /デクリメント

の値を指定します。設定値は 0 ～ 15 です。





表 3-34 で、 TX 位相インターポレーター PPM コントローラーの属性を説明します。

表 3-34: TX 位相インターポレーター PPM コントローラーの属性


TXPI_SYNFREQ_PPM[2:0] 3 ビットバイナリ TX PI に対する PI コードの更新頻度を指定します。

(TXPI_SYNFREQ_PPM[2:0] + 1) サイクルごとに更新されます。

3'b000 を除くすべての値は有効です。この属性には、ウィザード

のデフォルト値を使用してください。

TXPI_PPM_CFG[7:0] 8 ビットバイナリ TXPIPPMOVRDEN = 1'b1 の場合、この属性の下位 7 ビットは、

TX PI へ出力される 128 の値のいずれかでプログラムする必要があ

ります。TX PI が新たに 7 ビットの TXPI_PPM_CFG[6:0] 値を取得す

るように、上位ビット (MSB) でパルスします (High にアサートし

てから Low へ遷移)。

TXPI_CFG0 UltraScale FPGA:


UltraScale+ FPGA:



TXPI_CFG1 UltraScale FPGA:


UltraScale+ FPGA:



TXPI_CFG2 2 ビットバイナリ UltraScale FPGA のみ:








TXPI_INVSTROBE_SEL 1 ビットバイナリ予約。 1'b0 に接続されています。

TXPI_GRAY_SEL 1 ビットバイナリ 1'b0: TXPIPPMSTEPSIZE[3:0] はバイナリでエンコードされる。

1'b1: TXPIPPMSTEPSIZE[3:0] はグレイコードでエンコードされる。

TXPI_PPMCLK_SEL 文字列 UltraScale FPGA のみ:

予約。

TXPI_PPM 1 ビットバイナリ UltraScale+ FPGA のみ:

PCS の TXPIPPM コントローラーに対するリセット信号のゲート制

御可能にします。





Verilog コードの例

// This is an example of using TXPIPPM to match TARGET_CLK to TXUSRCLK2// TARGET_CLK is running at the same frequency as TXUSRCLK2

reg [3:0] TARGET_CLK_SAMPLE; //multiple samples of TARGET_CLK to provide filteringreg {1:0] wait_count;reg TXPIPPMSTEP_DIR;reg TXPIPPMEN_REG;

reg [2:0] sm_clkalign;parameter IDLE = 3'h1;parameter HOLD_TXPIPPMEN = 3'h2;parameter SM_PAUSE = 3'h4;

assign TXPIPPMSTEPSIZE[4] = TXPIPPMSTEP_DIR;assign TXPIPPMSTEPSIZE[3:0] = 4'b0001;assign TXPIPPMEN = TXPIPPMEN_REG;

always @ (posedge TXUSRCLK2 or posedge reset) beginif (reset) beginTARGET_CLK_SAMPLE <= 4'b1010;

end else begin

TARGET_CLK_SAMPLE <= {TARGET_CLK, TARGET_CLK_SAMPLE [3:1]}; endend

always @ (posedge TXUSRCLK2 or posedge reset)if (reset) beginsm_clkalign <= IDLE;TXPIPPMSTEP_DIR <= 1'b0;TXPIPPMEN_REG <= 1'b0;wait_count <= 2'b00

endelse begincase (sm_clkalign)IDLE:beginif (TARGET_CLK_SAMPLE == 4'b0000 | TARGET_CLK_SAMPLE == 4'b1111) beginTXPIPPMSTEP_DIR <= TARGET_CLK_SAMPLE;TXPIPPMEN_REG <= 1'b1;sm_clkalign <= HOLD_TXPIPPMEN;

endelse beginTXPIPPMEN_REG <= 1'b0;sm_clkalign <= IDLE;

endend

//TXPIPPMEN needs to be held for 2 cyclesHOLD_TXPIPPMEN:beginTXPIPPMEN_REG <= 1'b1;wait_count <= 2'b00;sm_clkalign <= SM_PAUSE

end

//wait 4 cycles before checking filtered TARGET_CLK locationSM_PAUSE:beginTXPIPPMEN_REG <= 1'b0;wait_count <= wait_count + 2'b01;





if (wait_count == 2'b11)sm_clkalign <= IDLE;

elsesm_clkalign <= SM_PAUSE;

end

default:beginsm_clkalign <= IDLE;TXPIPPMSTEP_DIR <= 1'b0;TXPIPPMEN_REG <= 1'b0;wait_count <= 2'b00

endendcase

endend

コンフィギュレーション可能な TX ドライバー

機能の説明

GTY トランシーバー TX ドライバーは、高速電流モードの差動出力バッファーです。このドライバーは、シグナル

インテグリティを大にすることを目的として次の機能を備えています。

• 差動電圧制御

• プリカーソルおよびポストカーソル対応のプリエンファシス

• 調整された終端抵抗


図 3-31: コンフィギュレーション可能な TX ドライバーのブロック図

PISO

Pre-Driver

TX Serial Clock =Data Rate/2

TXDIFFCTRL[4:0]

TXPRECURSOR[4:0]

MGTAVTT

MGTYTXP

MGTYTXN

TXPOSTCURSOR[4:0]

Pre-EmphasisPad Driver

MainPad Driver

Post-EmphasisPad Driver

Pre-Driver

Pre-Driver

5050

X19648-082117






表 3-35 に、コンフィギュレーション可能な TX ドライバーのポートを示します。

表 3-35: コンフィギュレーション可能な TX ドライバーのポート


説明

TXBUFDIFFCTRL[2:0] 入力非同期 UltraScale FPGA のみ:

プリドライバーの強度を制御します。デフォルトは 3'b000 (公称値)

です。


TXDEEMPH 入力非同期 UltraScale FPGA のみ:

PCI Express PIPE 3.0 インターフェイス用の TX デエンファシスを制御

します。この信号は、属性を使用して TXPREEMPHASIS に内部マッ

プされます。

0: 6.0dB デエンファシス (TX_DEEMPH0[5:0] 属性)


TXDEEMPH[1:0] 入力非同期 UltraScale+ FPGA のみ:

PCI Express PIPE 3.0 インターフェイス用の TX デエンファシスを制御

します。この信号は、属性を使用して TXPREEMPHASIS に内部マッ

プされます。







TXDIFFCTRL[4:0] 入力非同期 UltraScale FPGA のみ:

ドライバーの強度を指定します。デフォルト値はユーザーが指定しま

す。次に示す値の単位は、 mVPPD です。

表 3-35: コンフィギュレーション可能な TX ドライバーのポート (続き)


説明

[4:0] UltraScale FPGA

5'b00000 191

5'b00001 223

5'b00010 254

5'b00011 286

5'b00100 315

5'b00101 347

5'b00110 378

5'b00111 408

5'b01000 439

5'b01001 470

5'b01010 499

5'b01011 529

5'b01100 556

5'b01101 585

5'b01110 613

5'b01111 640

5'b10000 669

5'b10001 695

5'b10010 720

5'b10011 744

5'b10100 766

5'b10101 788

5'b10110 809

5'b10111 828

5'b11000 846

5'b11001 863

5'b11010 878

5'b11011 892

5'b11100 903

5'b11101 914

5'b11110 924

5'b11111 933

注記:1. Peak-to-Peak 差動電圧は、 TXPOSTCURSOR = 5'b00000 および

TXPRECURSOR = 5'b00000 の場合に定義されます。

2. UltraScale FPGA の場合、上記の出力幅を得るには、ウィザードのデザイ

ン設定を使用し、ウィザードの推奨値を変更しないようにする必要があ

ります。





TXDIFFCTRL[4:0] 入力非同期 UltraScale+ FPGA のみ:

ドライバーの強度を指定します。デフォルト値はユーザーが指定しま

す。次に示す値の単位は、 mVPPD です。



説明

[4:0] UltraScale+ FPGA

5'b00000 390

5'b00001 430

5'b00010 450

5'b00011 470

5'b00100 490

5'b00101 530

5'b00110 550

5'b00111 570

5'b01000 590

5'b01001 630

5'b01010 650

5'b01011 670

5'b01100 690

5'b01101 730

5'b01110 740

5'b01111 760

5'b10000 780

5'b10001 820

5'b10010 840

5'b10011 850

5'b10100 870

5'b10101 900

5'b10110 920

5'b10111 930

5'b11000 950

5'b11001 970

5'b11010 980

5'b11011 990

5'b11100 1000

5'b11101 1020

5'b11110 1030

5'b11111 1040

注記:1. Peak-to-Peak 差動電圧は、 TXPOSTCURSOR = 5'b00000 および

TXPRECURSOR = 5'b00000 の場合に定義されます。

2. UltraScale+ FPGA の場合、上記の出力幅を得るには、ウィザードのデザ

イン設定を使用し、ウィザードの推奨値を変更しないようにする必要

があります。





TXELECIDLE 入力 TXUSRCLK2 High の場合、強制的に MGTYTXP および MGTYTXN を同相モードに

して、電気的アイドル信号を生成します。

TXINHIBIT 入力 TXUSRCLK2 High の場合、 TXDATA の転送を停止して強制的に MGTYTXP を 0 に、

MGTYTXN を 1 にします。

TXMAINCURSOR[6:0] 入力非同期 TX_MAINCURSOR_SEL 属性が 1'b1 に設定されている場合、メイン

カーソルの係数を直接設定できます。

UltraScale FPGA のみ:

51 – TXPOSTCURSOR 係数ユニット – TXPRECURSOR 係数ユニット

≤ TXMAINCURSOR 係数ユニット

≤ 80 – TXPOSTCURSOR 係数ユニット – TXPRECURSOR 係数ユニット

51 未満または 80 を超える設定値は無効であり、使用できません。

必要な TX 出力幅を得るには、TXDIFFCTRL と TXMAINCURSOR を

同時に使用する必要があります。


必要な TX 出力幅を得るには、 TXDIFFCTRL と

TXMAINCURSOR[6:2] を同時に使用する必要があります。

UltraScale+ FPGA の GTY トランシーバーでは、

TXMAINCURSOR[1:0] は使用されません。

TXMARGIN[2:0] 入力非同期 PCI Express PIPE 3.0 インターフェイス用の TX マージンを制御します。

これらの信号は、属性を使用して TXDIFFCTRL/TXBUFDIFFCTRL へ

マップされます。



説明

[2:0] 全範囲低範囲全範囲の属性低範囲の属性

000 800 ～ 1200 400 ～ 1200 TX_MARGIN_FULL_0 TX_MARGIN_LOW_0





101

デフォルトの「DIRECT」モード110

111





TXPOSTCURSOR[4:0] 入力非同期 UltraScale FPGA のみ:

トランスミッターのポストカーソル TX プリエンファシスを指定しま

す。デフォルト値はユーザーが指定します。次に示す値 (dB) は標準値

です。

注記: TXPOSTCURSOR の値は、 TXPRECURSOR = 5'b00000

エンファシス = 20log10(Vhigh/Vlow) = |20log10 (Vlow/Vhigh)| の場合に定義

されます。



説明

[4:0] エンファシス (dB) |係数ユニット |

5'b00000 0.00 0

5'b00001 0.22 1

5'b00010 0.45 2

5'b00011 0.68 3

5'b00100 0.92 4

5'b00101 1.16 5

5'b00110 1.41 6

5'b00111 1.67 7

5'b01000 1.94 8

5'b01001 2.21 9

5'b01010 2.50 10

5'b01011 2.79 11

5'b01100 3.10 12

5'b01101 3.41 13

5'b01110 3.74 14

5'b01111 4.08 15

5'b10000 4.44 16

5'b10001 4.81 17

5'b10010 5.19 18

5'b10011 5.60 19

5'b10100 6.02 20

5'b10101 6.47 21

5'b10110 6.94 22

5'b10111 7.43 23

5'b11000 7.96 24

5'b11001 8.52 25

5'b11010 9.12 26

5'b11011 9.76 27

5'b11100 10.46 28

5'b11101 11.21 29

5'b11110 12.04 30

5'b11111 12.96 31





TXPOSTCURSOR[4:0] 入力非同期 UltraScale+ FPGA のみ:

トランスミッターのポストカーソル TX プリエンファシスを指定しま

す。デフォルト値はユーザーが指定します。次に示す値 (dB) は標準値

です。

注記: TXPOSTCURSOR の値は、 TXPRECURSOR = 5'b00000

エンファシス = 20log10(Vhigh/Vlow) = |20log10 (Vlow/Vhigh)| の場合に定義

されます。



説明


5'b00000 0.00 0

5'b00001 0.20 1

5'b00010 0.32 2

5'b00011 0.74 3

5'b00100 0.82 4

5'b00101 1.19 5

5'b00110 1.32 6

5'b00111 1.77 7

5'b01000 1.91 8

5'b01001 2.28 9

5'b01010 2.32 10

5'b01011 2.98 11

5'b01100 3.14 12

5'b01101 3.62 13

5'b01110 3.73 14

5'b01111 3.99 15

5'b10000 4.16 16

5'b10001 4.76 17

5'b10010 5.05 18

5'b10011 5.57 19

5'b10100 5.81 20

5'b10101 6.69 21

5'b10110 7.07 22

5'b10111 7.43 23

5'b11000 7.84 24

5'b11001 8.77 25

5'b11010 9.14 26

5'b11011 10.08 27

5'b11100 10.51 28

5'b11101 11.63 29

5'b11110 12.29 30

5'b11111 13.67 31





TXPRECURSOR[4:0] 入力非同期 UltraScale FPGA のみ:

トランスミッタープリカーソルの TX プリエンファシスレベルを制御

します。デフォルト値はユーザーが指定します。次に示す値 (dB) は標

準値です。

注記: TXPRECURSOR の値は、 TXPOSTCURSOR = 5'b00000

エンファシス = 20log10(Vhigh/Vlow) = |20log10 (Vlow/Vhigh)| の場合に定

義されます。



説明


5'b00000 0.00 0

5'b00001 0.22 1

5'b00010 0.45 2

5'b00011 0.68 3

5'b00100 0.92 4

5'b00101 1.16 5

5'b00110 1.41 6

5'b00111 1.67 7

5'b01000 1.94 8

5'b01001 2.21 9

5'b01010 2.50 10

5'b01011 2.79 11

5'b01100 3.10 12

5'b01101 3.41 13

5'b01110 3.74 14

5'b01111 4.08 15

5'b10000 4.44 16

5'b10001 4.81 17

5'b10010 5.19 18

5'b10011 5.60 19

5'b10100 6.02 20

5'b10101 6.02 20

5'b10110 6.02 20

5'b10111 6.02 20

5'b11000 6.02 20

5'b11001 6.02 20

5'b11010 6.02 20

5'b11011 6.02 20

5'b11100 6.02 20

5'b11101 6.02 20

5'b11110 6.02 20

5'b11111 6.02 20





TXPRECURSOR[4:0] 入力非同期 UltraScale+ FPGA のみ:

トランスミッタープリカーソルの TX プリエンファシスレベルを制御

します。デフォルト値はユーザーが指定します。次に示す値 (dB) は標

準値です。

注記: TXPRECURSOR の値は、 TXPOSTCURSOR = 5'b00000

エンファシス = 20log10(Vhigh/Vlow) = |20log10 (Vlow/Vhigh)| の場合に定

義されます。

MGTYTXP

MGTYTXN出力

(パッド )

TX シリアル

クロック

互いの差動コンポーネントで差動トランスミッター出力ペアを構成し

ます。これらのポートはパッドを表しています。位置制約を適用して

(17 ページの「インプリメンテーション」参照)、デザインのに上位

に指定する必要があります。



説明


5'b00000 0.01 0

5'b00001 0.20 1

5'b00010 0.32 2

5'b00011 0.73 3

5'b00100 0.81 4

5'b00101 1.17 5

5'b00110 1.30 6

5'b00111 1.74 7

5'b01000 1.87 8

5'b01001 2.24 9

5'b01010 2.28 10

5'b01011 2.93 11

5'b01100 3.08 12

5'b01101 3.55 13

5'b01110 3.66 14

5'b01111 3.90 15

5'b10000 4.07 16

5'b10001 4.66 17

5'b10010 4.94 18

5'b10011 5.44 19

5'b10100 5.67 20

5'b10101 5.67 20

5'b10110 5.67 20

5'b10111 5.67 20

5'b11000 5.67 20

5'b11001 5.67 20

5'b11010 5.67 20

5'b11011 5.67 20

5'b11100 5.67 20

5'b11101 5.67 20

5'b11110 5.67 20

5'b11111 5.67 20





表 3-36 に、コンフィギュレーション可能な TX ドライバーの属性を示します。

TXSWING 入力非同期 PCI Express PIPE 3.0 インターフェイス用の TX 振幅を制御します。

この信号は、 TXDIFFCTRL/TXBUFDIFFCTRL に内部マップされます。

0: 全振幅

1: 小振幅

TXDIFFPD 入力非同期 UltraScale FPGA のみ:

予約。

TXPISOPD 入力非同期予約。



説明

表 3-36: コンフィギュレーション可能な TX ドライバーの属性


TXSWBST_EN 整数 UltraScale+ FPGA のみ:


TXSWBST_BST 整数 UltraScale+ FPGA のみ:


TXSWBST_MAG 整数 UltraScale+ FPGA のみ:


TXFE_CFG0 16 ビット

バイナリ




バイナリ




バイナリ




バイナリ



TX_DEEMPH0[5:0] 6 ビット

バイナリ

TXDEEMPH = 0 のときにマップする必要がある TXPOSTCURSOR[4:0] の

値を示します。 TX_DEEMPH0[4:0] = TXPOSTCURSOR[4:0] です。



バイナリ

TXDEEMPH = 1 のときにマップする必要がある TXPOSTCURSOR[4:0] の

値を示します。 TX_DEEMPH1[4:0] = TXPOSTCURSOR[4:0] です。



バイナリ


トランスミッターを 5Gb/s で 0db デエンファシスに設定します。


バイナリ


TXDEEMPH = 2'b11 の場合に、予約された TX の新たなデエンファシス

設定を示します。





TX_DRIVE_MODE 文字列 TX ドライバーを制御するピンに、PCI Express PIPE 3.0 ピンまたは TX ド

ライブ制御ピンのいずれを使用するか選択します。デフォルトは

DIRECT です。

DIRECT: TXBUFDIFFCRL、 TXDIFFCTRL、 TXPOSTCURSOR、

TXPRECURSOR、および TXMAINCURSOR (TX_MAINCURSOR_SEL

= 1'b1 の場合) で TX ドライバーを設定。

PIPE: TXDEEMPH、 TXMARGIN、 TXSWING、 TXPRECURSOR、お

よび TXMAINCURSOR (TX_MAINCURSOR_SEL = 1'b1 の場合) で TX

ドライバーを設定。

PIPEGEN3 の場合は TXMARGIN、 TXSWING、 TXPOSTCURSOR、

TXPRECURSOR、および TXMAINCURSOR (TX_MAINCURSOR_SEL

= 1'b1 の場合) で TX ドライバーを設定。

TX_MAINCURSOR_SEL 1 ビット

バイナリ

メインカーソルの個別制御を可能にします。

1'b0: TXMAINCURSOR の係数は、「80 – TXPOSTCURSOR 係数 –

TXPRECURSOR 係数」という計算式で自動的に決定

1'b1: TXMAINCURSOR の係数は、 TXMAINCURSOR ピンを使用し

て、「ピンの説明」に記載されている指定範囲内で個別に設定可能

TX_MARGIN_FULL_0[6:0] 7 ビット

バイナリ

TXMARGIN = 000 および TXSWING = 0 のときにマップする必要がある

TXBUFDIFFCTRL[2:0] および TXDIFFCTRL[3:0] の値を示します。

TX_MARGIN_FULL_0 = TXBUFDIFFCTRL[2:0]、TXDIFFCTRL[3:0] です。


バイナリ





バイナリ





バイナリ





バイナリ




TX_MARGIN_LOW_0[6:0] 7 ビット

バイナリ



TX_MARGIN_LOW_0 = TXBUFDIFFCTRL[2:0]、TXDIFFCTRL[3:0] です。


バイナリ





バイナリ




表 3-36: コンフィギュレーション可能な TX ドライバーの属性 (続き)






PCI Express デザイン用の TX レシーバー検出機能

機能の説明

PCI Express 仕様には、リンク上のトランスミッターによるレシーバー検出を可能にする機能が含まれます。レシー

バーがあるかどうかは、 TXP/TXN の立ち上がり時間に基づいて決定されます。図 3-32 に、レシーバー検出に使用さ

れる回路モデルを示します。レシーバー検出を実行するには、 GTY トランシーバーを P1 パワーダウンステートにす

る必要があります。さらに、レシーバー検出にはトランスミッターとレシーバー間に外部カップリングキャパシタが

必要で、レシーバーは終端する必要があります。 Gen1、 Gen2、または Gen3 アプリケーションにおける外部カップリ

ングキャパシタの実際値については、『PCI Express Base Specification』を参照してください。レシーバー検出シーケン

スは、 TXDETECTRX をアサートすると開始します。それに応じて、レシーバー検出ロジックが TXN および TXP を

(VDD - VSWING/2) に駆動し、その後それらをリリースします。一定時間 (プログラム可能なインターバル) 経過後、

TXN および TXP のレベルがしきい値電圧と比較されます。シーケンスの後に、 PHYSTATUS が 1 サイクル間 High

にアサートされ、レシーバー検出ステータスが RXSTATUS に反映されます。


バイナリ





バイナリ




TX_EIDLE_ASSERT_DELAY 3 ビット

バイナリ

TXELECIDLE のアサートから TXP/N が電気的アイドルに遷移するまでの

プログラム可能な遅延です。ウィザードの推奨値を使用してください。

TX_EIDLE_DEASSERT_DELAY 3 ビット

バイナリ

TXELECIDLE のディアサートから TXP/N が電気的アイドルから遷移す

るまでのプログラム可能な遅延です。ウィザードの推奨値を使用してく

ださい。

TX_LOOPBACK_DRIVE_HIZ 1 ビット

バイナリ



TXDRVBIAS_P 3 ビット

バイナリ


TXDRVBIAS_N 3 ビット

バイナリ


TX_DCD_CFG 6 ビット

バイナリ


TX_DCD_EN 1 ビット

バイナリ


表 3-36: コンフィギュレーション可能な TX ドライバーの属性 (続き)






注記: Gen1、 Gen2、または Gen3 アプリケーションにおける外部カップリングキャパシタの実際値については、『PCI

Express Base Specification』を参照してください。


表 3-37 に、 TX レシーバー検出で使用するポートを示します。


図 3-32: レシーバー検出回路モデル

表 3-37: TX レシーバー検出のポート


TXDETECTRX 入力 TXUSRCLK2 レシーバー検出動作の開始を GTY トランシーバーへ伝

えるために使用します。

0: 通常動作

1: レシーバー検出


(TXPDELECIDLEMODE


GTY トランシーバーの TX および RX の電源投入/電源切

断を指定します。 PCI Express モードでは、 TXPD と

RXPD を同じソースに接続してください。レシーバー検

出を実行する場合は、これらの信号を P1 省電力ステー

トに設定します。

00: P0 (通常動作)

01: P0 (短いリカバリ時間の省電力ステート )

10: P1 (長いリカバリ時間の省電力ステート )

11: P2 (消費電力が小の省電力モード )

RXPD[1:0] 入力非同期

PHYSTATUS 出力 RXUSRCLK2 PCI Express モードで、パワーマネージメントステート

の遷移、レート変更、レシーバー検出などの GTY トラ

ンシーバーの機能が完了したことを示します。レシー

バー検出で、この信号が High の場合、レシーバー検出動

作が完了したことを示します。

CCH: < 3 nF

CAC RTERMR: 40Ω – 60Ω

VTERMR

RTERMT: 40Ω – 60Ω

VDD

TXDETECTRX

GTY TransceiverComponents

ChannelComponents

Far-End ReceiverComponents

TXP

X19649-082117





PCI Express 用の TX レシーバー検出機能を使用

P1 電力ステートのとき、 GTY トランシーバーは、接続先にレシーバーがあるかどうかを判断するため、レシーバー

検出機能を実行できます。図 3-33 に、 PCI Express モードのレシーバー検出動作を示します。

注記: 図 3-33 は、レシーバーが検出された場合のイベントシーケンスを表しており、正確な縮尺ではありません。


1. TXDETECTRX のアサートでレシーバー検出動作が開始される前に、 GTY トランシーバーは [TX/RX]PD = 2'd2

の P1 電力ステートに遷移します。

2. PHYSTATUS = 1'd1 になるまで待機し、同じ PCLK サイクルで RXSTATUS を読み出します。 PCI Express の場合、

PCLK は [TX/RX]USRCLK となります。 RXSTATUS = 3'd3 の場合は、レシーバーがあることを示し、 RXSTATUS

= 3'd0 の場合は、レシーバーがないことを示します。そして、 TXDETECTRX をディアサートしてレシーバー検

出動作を終了します。

RXSTATUS[2:0] 出力 RXUSRCLK2 レシーバー検出で、 PHYSTATUS が High にアサートされ

ると、この信号が読み出されます。レシーバー検出で

は、次のエンコードのみが有効です。

000: レシーバーがない

011: レシーバーがある

表 3-38: TX レシーバー検出の属性


TX_RXDETECT_CFG 14 ビットバイナリ予約。ウィザードの推奨値を使用してください。

TX_RXDETECT_REF 3 ビットバイナリ予約。ウィザードの推奨値を使用してください。


図 3-33: PCI Express のレシーバー検出

表 3-37: TX レシーバー検出のポート (続き)


CLK

[TX/RX]PD

TXDETECTRX

PHYSTATUS

RXSTATUS

2’d2

3’d0 3’d3 3’d0

X19650-081717





TX の OOB 信号

機能の説明

GTY トランシーバーは、 SATA (Serial ATA) や SAS (Serial Attach SCSI) 仕様で定義されている OOB (Out-of-Band) シー

ケンスの作成および PCI Express 仕様に準拠するビーコン信号の生成をサポートします。


表 3-39 に、 OOB 信号に関連するポートを示します。

表 3-39: TX OOB 信号のポート


TXCOMFINISH 出力 TXUSRCLK2 後の SAS または SATA COM ビーコン信号の送

信が完了したことを示します。

TXCOMINIT 入力 TXUSRCLK2 SATA/SAS の COMINIT シーケンス送信を開始し

ます。

TXCOMSAS 入力 TXUSRCLK2 SAS の COMSAS シーケンス送信を開始します。

TXCOMWAKE 入力 TXUSRCLK2 SATA/SAS の COMWAKE シーケンス送信を開始

します。

TXPDELECIDLEMODE 入力非同期 TXELECIDLE および TXPOWERDOWN が同期信

号または非同期信号のいずれで処理されるかを決

定します。

1: 非同期

0: 同期


(TXPDELECIDLEMODE


PCI Express エンコードに応じて TX レーンの電源

を切断します。

00: P0 (通常動作)


10: P1 (長いリカバリ時間の電源切断、受信検

出はオンのまま)


これらのパワーダウンステート間の移行時間は

属性 (PD_TRANS_TIME_FROM_P2、

PD_TRANS_TIME_NONE_P2、

PD_TRANS_TIME_TO_P2) で制御できます。





表 3-40 に、 OOB 信号に関連する属性を示します。

表 3-40: TX OOB 信号の属性


SATA_CPLL_CFG 文字列 SAS/SATA に関連する CPLL 設定のコンフィギュレーション

ビットです。

VCO_3000MHZ = フルレートモード

VCO_1500MHZ = 1/2 レートモード

VCO_750MHZ = 1/4 レートモード

SATA_BURST_SEQ_LEN[3:0] 4 ビットバイナリ SAS/SATA の COM シーケンスで必要なバースト数 N+1 です。

ここで、 N は SATA_BURST_SEQ_LEN の値です。

TX_IDLE_DATA_ZERO 1 ビットバイナリこの属性を有効にすると、電気的アイドル期間中、 PMA に

送信されるデータはすべて 0 となります。ウィザードの推奨





第 4 章

レシーバー

レシーバー (RX) の概要

機能の説明

この章では、レシーバーにある各ファンクションブロックのコンフィギュレーションおよび使用方法について説明

します。各 GTY トランシーバーには、 PCS と PMA で構成される独立したレシーバーが含まれます。図 4-1 に、

GTY トランシーバー RX のブロック図を示します。ボード上のトレースからの高速シリアルデータは、 GTY トラン

シーバー RX の PMA から PCS に入り、終的にインターコネクトロジックに送信されます。 RX/TX クロック分周

器へクロックを供給するチャネルクロッキングアーキテクチャの詳細は、 38 ページの図 2-11 を参照してください。


図 4-1: GTY トランシーバー RX のブロック図

SIPO

DFE

RX OOB

RXEQ

RXClock

Dividers

Polarity

PRBSChecker

CommaDetect

andAlign

8B/10BDecoder RX

ElasticBuffer RX Sync

Gearbox

RXInterface

RX StatusControl

RX PIPEControl


Architecture

From TX ParallelData (Near-EndPCS Loopback)

To TX ParallelData (Far-End

PMA Loopback)

To TX Parallel Data (Far-End PCS

Loopback)

RX AsyncGearbox

PCIe RXBuffer

BlockDetectAlign

128B/130B Decoder

From TX SerialData (Near-EndPMA Loopback)

X19653-082217




第 4 章: レシーバー

GTY トランシーバー RX は、次のようなエレメントで構成されています。

1. 175 ページの「RX アナログフロントエンド」

2. 181 ページの「RX の OOB 信号」

3. 188 ページの「RX イコライザー (DFE および LPM)」

4. 200 ページの「RX CDR」

5. 205 ページの「RX のファブリッククロック出力制御」

6. 212 ページの「RX のマージン解析」

7. 226 ページの「RX 極性制御」

8. 227 ページの「RX パターンチェッカー」

9. 229 ページの「RX バイトおよびワードアライメント」

10. 240 ページの「RX 8B/10B デコーダー」

11. 245 ページの「RX バッファーのバイパス」

12. 258 ページの「RX エラスティックバッファー」

13. 264 ページの「RX クロックコレクション」

14. 272 ページの「RX チャネルボンディング」

15. 283 ページの「RX 同期ギアボックス」

16. 302 ページの「RX インターフェイス」

RX アナログフロントエンド

機能の説明

RX アナログフロントエンド (AFE) は、高速電流モードの差動入力バッファー (図 4-1 参照) であり、次の機能があ

ります。

• 設定可能な RX 終端電圧

• 調整された終端抵抗






表 4-1 に、 RX AFE のポートを示します。


図 4-2: RX アナログフロントエンド

表 4-1: RX AFE のポート


GTYRXN、 GTYRXP 入力

(パッド )

RX シリアル

クロック

互いの差動コンポーネントで差動レシーバー入力ペア

を構成します。これらのポートはパッドを示します。

位置制約を適用して (17 ページの「インプリメンテー

ション」参照)、デザインの上位に指定する必要があ

ります。

RXTERMINATION 入力非同期 UltraScale+ FPGA のみ:


+–

+–

UltraScale DeviceBoardACJTAG RX

ACJTAG RX

50Ω

50Ω MGTAVTT Programmable

FLOAT

MGTAVTT

MGTAVTT

~100 nF

~100 nF

RX_CM_SEL[1:0]GTY Transceivers: RX_CM_TRIM[3:0]

X19654-082117





表 4-2 に、 RX AFE の属性を示します。

表 4-2: RX AFE の属性


RX_CM_SEL[1:0] 2 ビットバイナリ RX 終端電圧を指定します。

2'b00 – AVTT

2'b01 – 予約

2'b10 – フローティング

2'b11 – プログラマブル

RX_CM_TRIM[3:0] 4 ビットバイナリプログラマブルモードで同相電圧を指定します。

4’b0000 – 100mV

4’b0001 – 200mV

4’b0010 – 250mV

4’b0011 – 330mV

4’b0100 – 350mV

4’b0101 – 400mV

4’b0110 – 500mV

4’b0111 – 550mV

4’b1000 – 600mV

4’b1001 – 700mV

4’b1010 – 800mV

4’b1011 – 850mV

4’b1100 – 900mV

4’b1101 – 950mV

4’b1110 – 1000mV

4’b1111 – 1100mV

TERM_RCAL_CFG 15 ビットバイナリビット [14:0]

内部終端キャリブレーション回路を制御します。予約。


TERM_RCAL_OVRD 3 ビットバイナリビット [2:0]:

MGTRREF ピンに接続された 100Ω の外部精密抵抗を使用する

か、 TERM_RCAL_CFG [14:0] で定義された値を使用するかを選

択します。予約。ウィザードの推奨値を使用してください。

RX_CM_BUF_CFG 4 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RX_CM_BUF_PD 1 ビットバイナリ予約。ウィザードの推奨値を使用してください。





GTY 使用モード — RX 終端

表 4-3: 使用モード 1 — RX 終端

使用モード外部 AC カップリング終端電圧 (mV) 推奨されるプロトコルおよび使用法

1 オン 800

属性設定

• RX_CM_SEL[1:0] = 2'b11

• RX_CM_TRIM[3:0] = 4'b1010


図 4-3: 使用モード 1

+–

~100 nF

50Ω

50Ω

Programmable

~100 nF

UltraScale DeviceBOARD

ACJTAG RX

MGTAVTT

MGTAVTT

GTY: RX_CM_SEL = 2'b11

GTY: RX_CM_TRIM[3:0]varies from 4'b000 - 4'b1111800 mV = 4’b1010

ACJTAG RX

X19655-082117






使用モード外部 AC カップリング終端電圧使用法

2 オフフローティング

属性設定

• RX_CM_SEL[1:0] = 2'b10

RX 入力同相電圧: 0.7V ～ 0.9V



50Ω FLOAT

50Ω


ACJTAG RX

ACJTAG RX

MGTAVTT

MGTAVTT

GTY: RX_CM_SEL = 2'b10

X19656-082117






使用モード外部 AC カップリング終端電圧使用法

4 オフ MGTAVTT

属性設定

• RX_CM_SEL[1:0] = 2'b00

RX 入力同相電圧: 0.7V ～ 0.9V

注記:1. この使用モードは、 Kintex UltraScale デバイスではサポートされていません。



+–50Ω

50Ω


ACJTAG RX

ACJTAG RX

MGTAVTT

MGTAVTT

MGTAVTT

GTY: RX_CM_SEL [1:0] = 2'b00

X19657-082117





RX の OOB 信号

機能の説明

GTY レシーバーは、SATA (Serial ATA) や SAS (Serial Attach SCSI) 仕様で定義されている OOB (Out-of-Band) シーケンスの

デコードおよび PCI Express 仕様に準拠するビーコン信号の生成をサポートします。 SATA/SAS OOB 信号に対する GTY

トランシーバーレシーバーのサポート機能は、OOB 信号ステートのデコードに必要なアナログ回路と SATA/SAS COM

シーケンスの OOB 信号のバーストデータをデコードするためのステートマシンで構成されています。

GTY レシーバーは、『PHY Interface for the PCI Express (PIPE) Specification』で定義されているインターフェイス信号

を使用することにより、 PCI Express 準拠のビーコン信号もサポートします。ビーコン信号のシーケンスは、イン

ターコネクトロジックでデコードされます。


表 4-6 に、 OOB 信号に関連するポートを示します。

表 4-6: RX OOB 信号のポート


RXOOBRESET 入力非同期予約。 GND に接続します。

RXELECIDLEMODE[1:0] 入力非同期 RXELECIDLE の動作を制御する入力信号です。

2'b00 = OOB 信号検出回路のステータスを示します。この設定

は、 OOB を利用する PCIe、 SATA/SAS、およびプロトコル/アプ

リケーション向けに使用します。このような場合、 OOB 回路に

電源を投入しておく必要があります。

2'b11 = 静的な 1'b0 を出力します。この設定は OOB 以外のプ

ロトコルに使用します。

RXELECIDLE 出力非同期この出力は OOB 信号検出のステータスを示し、 OOB を使用する

PCIe、 SATA/SAS、およびプロトコル/アプリケーションでのみ有

効です。このような場合、 OOB 回路に電源を投入しておく必要が

あります。 RXELECIDLE のみを使用してデータを検出する場合に

サポートされる大ラインレートは 2.5Gb/s です。

0 = レシーバーでアクティビティが検出された

1 = アクティビティは検出されない

OOB 以外のプロトコルでは、 RXELECIDLEMODE[1:0] を 2’b11

に設定する必要があります。 RXELECIDLE は静的な 1’b0 を出力

します。この場合は、信号検出のステータスは示されません。

RXCOMINITDET 出力 RXUSRCLK2 SATA/SAS の COMINIT シーケンス受信を開始します。

RXCOMSASDET 出力 RXUSRCLK2 SAS の COMSAS シーケンス受信を開始します。

RXCOMWAKEDET 出力 RXUSRCLK2 SATA/SAS の COMWAKE シーケンス受信を開始します。





表 4-7 に、 OOB 信号に関連する属性を示します。

TXSYSCLKSEL 入力非同期このポートを用いて RX の基準クロックをチャネル PLL または共

通 PLL から選択します。

2'b00 = CPLLREFCLK

2'b10 = QPLLREFCLK0

2'b11 = QPLLREFCLK1

RXCDRHOLD 入力非同期 SATA プロトコルの場合のみ:

電気的アイドル初期化状態の間、 RXCDRHOLD を 1'b1 に設定し

て CDR が RX でノイズを拾わないようにする必要があります。

詳細は、 186 ページの「SATA の場合のリセットおよび CDR の設

定」を参照してください。

RXCDROVRDEN 入力非同期 SATA プロトコルの場合のみ:

電気的アイドル初期化状態の間、 RXCDROVRDEN を 1'b0 に設定

して CDR が RX でノイズを拾わないようにする必要があります。

詳細は、 186 ページの「SATA の場合のリセットおよび CDR の設

定」を参照してください。

表 4-6: RX OOB 信号のポート (続き)


表 4-7: RX OOB 信号の属性


OOB_PWRUP 1 ビットバイナリ OOB の電源投入。 OOB 回路の未使用時に回路への電源を切断するオプ

ションもあります。

1'b0 = 回路の電源を切断する

1'b1 = 回路の電源を投入する (OOB を使用する PCIe、 SATA/SAS、

プロトコル/アプリケーション)

OOBDIVCTL[1:0] 2 ビットバイナリ OOB クロックの分周を制御します。

11 = 8

10 = 4

01 = 2

00 = 1 (No Change)

RXELECIDLE_CFG[2:0] 3 ビットバイナリ予約。ウィザードからのデフォルト値を使用してください。

RXOOB_CLK_CFG 1 ビットバイナリ 1'b0 = sysclk を選択する

1'b1 = ポート sigvalidclk を選択する

RXOOB_CFG[8:0] 9 ビットバイナリ OOB ブロックのコンフィギュレーションを示します。ウィザードからの

デフォルト値を使用してください。

SATA_BURST_VAL[2:0] 3 ビットバイナリ SAS/SATA の COM の一致を宣言するために必要なバースト数です。

デフォルト値は 3'b100 です。

SATA_EIDLE_VAL[2:0] 3 ビットバイナリ SAS/SATA の COM の一致を宣言するために必要なアイドル数です。

デフォルト値は 3'b100 です。





GTY 使用モード

OOB を使用するには、次の RX 終端の条件を適用する必要があります。

• AC カップリングの場合: 終端電圧は 800mV 以上にする

• DC カップリングの場合: 終端電圧は 900mV 以上にする

図 4-6 に、 OOB クロッキング回路の構造を示します。 sysclk ソースを制御するポートは TXSYSCLKSEL です。この

ポートを 1'b0 に設定するとチャネル PLL からの基準クロックを選択し、1'b1 に設定すると共通 PLL からの基準ク

ロックを選択します。


SAS_MIN_COM 整数 1-63。 SAS/SATA の COM FSM に対するバースト範囲の下限値です。

デフォルト値は 36 です。

SATA_MIN_INIT 整数 1-63。 SAS の COMSAS シーケンス中におけるアイドルカウントの下限値

です。デフォルト値は 12 です。

SATA_MIN_WAKE 整数 1-63。SAS/SATA の COMINIT/COMRESET シーケンス中におけるアイドル

カウントの下限値です。デフォルト値は 4 です。

SATA_MAX_BURST 整数 1-63。 SAS/SATA の COM FSM に対するバースト範囲の上限値です。


SATA_MIN_BURST 整数 1-61。 SAS/SATA の COM FSM に対するバースト範囲の下限値です。


SAS_MAX_COM 整数 1-127。 SAS の COMSAS シーケンス中におけるアイドルカウントの上限

値です。デフォルト値は 64 です。

SATA_MAX_INIT 整数 1-63。SAS/SATA の COMINIT/COMRESET シーケンス中におけるアイドル

カウントの上限値です。デフォルト値は 21 です。

SATA_MAX_WAKE 整数 1-63。 SAS/SATA の COMWAKE シーケンス中におけるアイドルカウント

の上限値です。デフォルト値は 7 です。

表 4-7: RX OOB 信号の属性 (続き)



図 4-6: OOB 検出回路のクロッキング方法

/N OOB Block

Ref Clock Sourcefrom CPLL

Ref Clock SourceFrom QPLL

TXSYSCLKSEL

OOBDIVCTL[1:0]

SIGVALIDCLK

RXOOB_CLK_CFG

Attribute

Attribute

0

1

0

1

Port

Port

X19658-082117





OOB および電気的アイドル使用モード

2.5Gb/s 以下のラインレートで動作する OOB については、図 4-7 のフローチャートを参照して OOB クロックの周波

数 f を決定します。

OOB を正常に動作させるために、式 4-1 の要件を満たす必要があります。

式 4-1

2.5Gb/s よりも高いラインレートで動作する OOB は高度な機能です。 PCIe のような特定プロトコルの高ラインレー

トでの動作を次で説明しています。


図 4-7: 2.5Gb/s 以下のラインレートを用いるプロトコルのフローチャート

表 4-8: 2.5Gb/s よりも高いレートで動作する OOB のガイドライン

プロトコル動作

PCIe Gen1/Gen2 電気的アイドル状態へ遷移する場合および電気的アイドル状態から遷移する場合のフロー

チャートは、図 4-8 を参照してください。

PCIe Gen3 電気的アイドル状態へ遷移する場合および電気的アイドル状態から遷移する場合のフロー

チャートは、図 4-9 および図 4-10 を参照してください。

For Line Rate ≤ 2.5 Gb/s

f ≤ Line Rate / (3 x Runlength)

Is RXELECIDLEAsserted?

RX is in Electrical Idle

RX is Not in Electrical Idle

Yes

No

X19731-082217

F ラインレート 3 Runlength×( )⁄≤






図 4-8: PCIe Gen1/Gen2 において RX が電気的アイドル状態に/から遷移する場合のフローチャート


図 4-9: PCIe Gen3 において RX が電気的アイドル状態に遷移する場合のフローチャート

PCIe Gen1/Gen2

RX is Not in Electrical Idle



Yes No

X19732-082217

PCIe Gen3



Yes

No

Is EIOSDetected?

Yes

No

X19733-082217





SATA の場合のリセットおよび CDR の設定

SATA プロトコルでは、電気的アイドル状態でデバイスを初期化する必要があります。この状態では RX にデータが

駆動されず、 CDR が RX トレースでノイズを拾う可能性があります。したがって、 RXELECIDLE = 1'b1 の間に

CDR がノイズを拾わないように、この期間中 RXCDRHOLD は 1'b1 に設定されている必要があります。

SATA プロトコルには、レート変更中に完了しなければならないリセットのタイミング要件もあります。この要件を

満たすには、 RXPMARESET を使用してトランシーバーをリセットする必要があります。詳細は、図 4-11 のタイミ

ング図を参照してください。


図 4-10: PCIe Gen3 において RX が電気的アイドル状態から遷移する場合のフローチャート

PCIe Gen3

Valid EIEOS?

RX is Out of Electrical Idle

Yes

No

Is RXELECIDLEDeasserted?

Yes

No

X19734-082217






1. OOB シーケンスの間、 RXCDRHOLD を 1'b1 に維持します。

2. RXCDRHOLD のディアサート後のレート変更には、 RXPMARESET を使用する必要があります。

3. RXPMARESET の開始後、少なくとも 40us の間 RXUSRRDY を保持する必要があります。

4. RXPMARESET の後に RXRESETDONE がアサートされ、トランシーバーのリセットが完了したことを通知します。

上記の手順は、この手順と同じ方法で RXELECIDLE および RXOOB を利用するプロトコルにも使用できます。

RXPMARESET を使用するリセットシーケンスは、 SAS などの、レート変更のタイミング要件が厳しいプロトコル

でも利用できます。


図 4-11: CDR 設定およびレート変更のリセットシーケンス

Configuration DONE

CPLLPD

CPLLLOCK

GTRXRESET

RXELECIDLE

RXCDRHOLD

RXPMARESET

RXUSRRDY

Hold RXCDRHOLD during OOB Sequence

RXRESETDONE

Minimum of 40 μs

X19730-082217





RX イコライザー (DFE および LPM)

機能の説明

シリアルリンクの BER (ビットエラー率) 性能は、トランスミッター、伝送媒体、およびレシーバーの機能そのもの

です。伝送媒体またはチャネルの帯域幅は制限されているため、これを通って進む信号には劣化や歪みが発生します。

消費電力と性能間のシステムレベルのトレードオフに応じて GTY レシーバーに利用可能な 2 つの種類の適応フィル

ターがあります。チャネルの損失を低減するように消費電力を適化するため、 GTY レシーバーには低消費電力モー

ド (LPM) という電力効率に優れたアダプティブモードがあります (図 4-12 参照)。損失の大きいチャネルにイコライ

ゼーションを適用する場合は、 DFE モードを利用できます。 GTY トランシーバーは、図 4-13 を参照してください。

DFE は、リニアイコライザーを使用した場合よりも、フィルターパラメーターの近似調整が可能なため、転送チャ

ネルの損失をさらに補正できます。ただし、 DFE では転送ビットのプリカーソルを除去できず、ポストカーソルの

調整にのみ対応しています。リニアイコライザーはプリカーソルおよびポストカーソルのゲインに対応可能です。

GTY RX の DFE モードは離散時間に対応するハイパス (広域) フィルターです。 DFE のタップ値は、適応アルゴリズ

ムで設定されるこのフィルターの係数です。


図 4-12: LPM モード

SIPO

LPMAdaptationController

FixedGainAGC

KHData to PCS

KL,KH

RX Data Path: LPM Mode

Term

inat

ion

p

n

Linear EQ

KL

X19659-082217






図 4-13: GTY DFE モード

DFEKL SIPO

+

H2

+ UT

H3

H4

H5

Data to PCS

RX Data Path: GTY DFE Mode

MMSEAdaptionController

Term

inat

ion

p

n

DFEKL, AGC, UT, H2-HB

VP

LinearEQ

H6

H7

H8

H9

HA

HB

AGC

HC

HD

HE

HF

X19660-091117






表 4-9 に、 RX イコライザーのポートを示します。

表 4-9: RX イコライザーのポート


RXLPMEN 入力非同期 RX データパス

0: DFE

1: LPM

RXDFELPMRESET 入力非同期 LPM および DFE データパスをリセットしま

す。適応 (値) を初期化するため、モードを切

り替えた後にトグルする必要あります。

{RXOSHOLD, RXOSOVRDEN} 入力非同期 {HOLD,OVRDEN} DFE

2'b00: OS のオフセットキャンセレーショ

ンループを適応

2'b10: 現在の適応値を固定

2'bx1: XDFE_OS_CFG1[7:1] 属性に応じて

OS 値を上書き


{RXLPMLFHOLD, RXLPMLFKLOVRDEN} 入力非同期 {HOLD,OVRDEN} RX LPM

2'b00: KL の周波数低減ループを適応


2'bx1: RXDFELPM_KL_CFG0[15:9] 属性に

応じて KL 値を上書き


{RXLPMHFHOLD, RXLPMHFOVRDEN} 入力非同期 {HOLD,OVRDEN} RX LPM

2'b00: KH の周波数増加ループを適応


2'bx1: RXLPM_KH_CFG0[15:9] 属性に応じ

て KH 値を上書き


{RXDFEAGCHOLD, RXDFEAGCOVRDEN} 入力非同期 {HOLD,OVRDEN} RX DFE

2'b00: 自動ゲイン制御 (AGC) ループを適応

2'b10: 現在の AGC 適応値を固定

2'bx1: RXDFE_GC_CFG2[4:0] 属性に応じ

て AGC 値を上書き


{RXDFELFHOLD, RXDFELFOVRDEN} 入力非同期 {HOLD,OVRDEN} RX DFE

2'b00: KL の周波数低減ループを適応

2'b10: 現在の KL 適応値を固定

2'bx1: RXDFELPM_KL_CFG0[15:9] 属性に

応じて KL 値を上書き






{RXDFEUTHOLD, RXDFEUTOVRDEN} 入力非同期 {HOLD,OVRDEN} RX DFE

2'b00: UT の展開されていないしきい値

ループを適応

2'b10: 現在の UT 適応値を固定

2'bx1: RXDFE_UT_CFG0[15:9] 属性に応じ

て UT 値を上書き


{RXDFEVPHOLD, RXDFEVPOVRDEN} 入力非同期 {HOLD,OVRDEN} RX DFE

2'b00: VP 電圧ピークループを適応

2'b10: 現在の VP 適応値を固定

2'bx1: RXDFE_VP_CFG0[15:9] 属性に応じ

て VP 値を上書き


{RXDFETAP2HOLD, RXDFETAP2OVRDEN} 入力非同期 {HOLD,OVRDEN} RX DFE

2'b00: TAP2 ループを適応

2'b10: 現在の TAP2 適応値を固定

2'bx1: RXDFE_H2_CFG0[14:9] 属性に応じ

て TAP2 値を上書き




















RXMONITORSEL[1:0] 入力非同期予約。ウィザードの推奨値を使用してください。

RXMONITOROUT[6:0] 出力非同期 UltraScale FPGA のみ:

予約。

表 4-9: RX イコライザーのポート (続き)






RXMONITOROUT[7:0] 出力非同期 UltraScale+ FPGA のみ:

予約。




2'bx1: 予約済み属性

RXDFE_H6_CFG0[13:9] に応じて TAP6 値を

上書き




2'b10: 現在値を固定



上書き







上書き







上書き






RXDFE_HA_CFG0[13:9] に応じて TAP10 値

を上書き












RXDFE_HB_CFG0[13:9] に応じて TAP11 値

を上書き






RXDFE_HC_CFG0[13:9] に応じて TAP12 値

を上書き






RXDFE_HD_CFG0[13:9] に応じて TAP13 値

を上書き






RXDFE_HE_CFG0[13:9] に応じて TAP14 値

を上書き






RXDFE_HF_CFG0[13:9] に応じて TAP15 値

を上書き


RXDFEAGCCTRL[1:0] 入力非同期 UltraScale FPGA のみ:

RX DFE: 予約。ウィザードの推奨値を使用し

てください。







RXOSINTEN 入力非同期 UltraScale FPGA のみ:

RX LPM および DFE: 予約。ウィザードの推奨


RXAFECFOKEN 入力非同期 UltraScale+ FPGA のみ:


RXOSINTCFG[3:0] 入力非同期 UltraScale FPGA のみ:



RXOSINTOVRDEN 入力非同期 UltraScale FPGA のみ:



RXOSINTSTROBE 入力非同期 UltraScale FPGA のみ:



RXOSINTSTROBESTARTED 入力非同期 RX LPM および DFE: 予約。ウィザードの推奨


{RXOSINTHOLD,RXOSINTTESTOVRDEN} 入力非同期 UltraScale FPGA のみ:

{HOLD,OVRDEN}

2'b00: 予約。ウィザードの推奨値を使用し

てください。

2'b10: 予約。ウィザードの推奨値を使用し

てください。

2'bx1: 予約。ウィザードの推奨値を使用し

てください。

RXDFEVSEN 入力非同期 UltraScale FPGA のみ:


RXDFEXYDEN 入力非同期予約。ウィザードの推奨値を使用してください。

RXOSINTDONE 出力非同期予約。

RXOSINTSTARTED 出力非同期予約。

RXOSINTSTROBEDONE 出力非同期予約。

{RXLPMOSHOLD, RXLPMOSOVRDEN} 入力非同期 {HOLD, OVRDEN} RX LPM

2'b00: OS のオフセットキャンセレーショ

ンループを適応


2'bx1: RXLPM_OS_CFG1[6:0] 属性に応じ

て OS 値を上書き。ウィザードの推奨値を

使用してください。







表 4-10 に、 RX イコライザーの属性を示します。

{RXLPMGCHOLD, RXLPMGCOVRDEN} 入力非同期 {HOLD, OVRDEN} RX LPM

2'b00: ゲイン制御ループを適応


2'bx1: RXLPM_GC_CFG[12:8] 属性に応じ

て GC 値を上書き。ウィザードの推奨値を



FREQOS 入力非同期予約。ウィザードの推奨値を使用してください。

RXDFECFOKFCNUM[3:0] 入力非同期予約。ウィザードの推奨値を使用してください。

RXDFECFOKFEN 入力非同期予約。ウィザードの推奨値を使用してください。

RXDFECFOKFPULSE 入力非同期予約。ウィザードの推奨値を使用してください。

{RXDFECFOKHOLD, RXDFECFOKOVREN} 入力非同期 {HOLD,OVRDEN} RX DFE

2'b00: CFOK を適応

2'b10: 現在の CFOK 適応値を固定

2'bx1: RXCFOK_CFG1[15:10] 属性に応じて

KL 値を上書き。ウィザードの推奨値を使用


{RXDFEKHHOLD, RXDFEKHOVRDEN} 入力非同期 {HOLD,OVRDEN} RX DFE

2'b00: KH の周波数増加ループを適応

2'b10: 現在の KH 適応値を固定

2'bx1: RXDFE_KH_CFG1[15:9] 属性に応じ

て KH 値を上書き。ウィザードの推奨値を




表 4-10: RX イコライザーの属性


RX_AFE_CM_EN 1 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RX_BIAS_CFG0 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RX_CTLE3_LPF 8 ビットバイナリ UltraScale FPGA のみ:


RX_EN_HI_LR 1 ビットバイナリ UltraScale FPGA のみ:


RX_SUM_DFETAPREP_EN 1 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RX_SUM_IREF_TUNE 4 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RX_SUM_RES_CTRL 2 ビットバイナリ UltraScale FPGA のみ:


RX_SUM_VCMTUNE 4 ビットバイナリ予約。ウィザードの推奨値を使用してください。





RX_SUM_VCM_OVWR 1 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RX_SUM_VREF_TUNE 3 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RX_TUNE_AFE_OS 2 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RXLPM_OS_CFG0[15:0] 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RXLPM_OS_CFG1[15:0] 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RXDFE_OS_CFG0[15:0] 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RXDFE_OS_CFG1[15:0] 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RXDFELPM_KL_CFG0[15:0] 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。



RXLPM_KH_CFG0[15:0] 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RXLPM_KH_CFG01[15:0] 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RXDFE_H2_CFG0[15:0] 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。
















RXDFE_HA_CFG0[15:0] 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RXDFE_HA_CFG1[15:0] 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RXDFE_HB_CFG0[15:0] 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RXDFE_HB_CFG1[15:0] 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RXDFE_HC_CFG0[15:0] 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RXDFE_HC_CFG1[15:0] 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RXDFE_HD_CFG0[15:0] 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RXDFE_HD_CFG1[15:0] 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。

表 4-10: RX イコライザーの属性 (続き)






RXDFE_HE_CFG0[15:0] 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RXDFE_HE_CFG1[15:0] 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RXDFE_HF_CFG0[15:0] 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RXDFE_HF_CFG1[15:0] 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RXDFE_UT_CFG0[15:0] 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RXDFE_UT_CFG1[15:0] 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RXDFE_VP_CFG0[15:0] 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RXDFE_VP_CFG1[15:0] 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RX_DFE_LPM_HOLD_DURING_EIDLE 1 ビットバイナリ 1'b0: デフォルト設定。

1'b1: PCI Express 動作で、電気的アイドル状態の終了後

に内部レジスタから DFE のコンテンツを回復する。

電気的アイドルの条件が検出されると、 DFE 回路をリ

セット状態に保持します。

注記: 信号減衰が大きいチャネル (ナイキスト周波数で

通常 15dB を超えるチャネル損失) では、 CJPAT/CJTPAT

の 101010 シーケンスのように高速変化するデータパ

ターンは電気的アイドルをトリガーする可能性がある

ため、 RX_DFE_LPM_HOLD_DURING_EIDLE を 1'b0

に設定することを推奨します。

RX_DFELPM_KLKH_AGC_STUP_EN 1 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RX_DFELPM_CFG0[3:0] 4 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RX_DFELPM_CFG1 1 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RX_DFE_KL_LPM_KH_CFG0[1:0] 2 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RX_DFE_KL_LPM_KH_CFG1[2:0] 3 ビットバイナリ予約。この属性は、 DFE モードおよび LPM モードで共

有されます。ウィザードの推奨値を使用してください。

RX_DFE_KL_LPM_KH_CFG2[3:0] 4 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RX_DFE_KL_LPM_KL_CFG0[1:0] 2 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RX_DFE_KL_LPM_KL_CFG1[2:0] UltraScale FPGA:


UltraScale+ FPGA:


予約。この属性は、 DFE モードおよび LPM モードで共


RX_DFE_AGC_CFG0[1:0] 2 ビットバイナリ UltraScale FPGA のみ:


RX_DFE_AGC_CFG1[2:0] 3 ビットバイナリ予約。この属性は、 DFE モードおよび LPM モードで共


ADAPT_CFG0[15:0] 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。

ADAPT_CFG1[15:0] 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RX_BIAS_CFG[15:0] 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。







DFE_D_X_REL_POS 1 ビットバイナリ UltraScale FPGA のみ:


DFE_VCM_COMP_EN 1 ビットバイナリ UltraScale FPGA のみ:


RXCFOK_CFG0 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。



RXDFE_CFG0 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RXDFE_CFG1 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RXDFE_GC_CFG0 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。




ADAPT_CFG2 16 ビットの 16 進数予約。ウィザードの推奨値を使用してください。

CTLE3_OCAP_EXT_CTRL 3 ビットバイナリ予約。ウィザードの推奨値を使用してください。

CTLE3_OCAP_EXT_EN 1 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RXDFE_KH_CFG0 16 ビットの 16 進数予約。ウィザードの推奨値を使用してください。




RXDFE_UT_CFG2 16 ビットの 16 進数予約。ウィザードの推奨値を使用してください。

RX_EN_CTLE_RCAL_B 1 ビットバイナリ予約。ウィザードの推奨値を使用してください。







GTY 使用モード

LPM モードまたは DFE モードを選択する

LPM 使用モード

LPM モードは、ナイキスト周波数でチャネル損失が 14dB 以下の、信号の到達距離が短く、低反射チャネルのアプ

リケーションに使用することを推奨します。 LPM は、ランダムではないデータパターンを使用するアプリケーショ

ンに適しています。図 4-12 に示すように、 LPM モードでは AGC が固定されています。一般に、低損失のチャネル (

ナイキスト周波数で 14dB 未満) では、 TX エンファシスを使用せず、 RX 適応でリンクのすべてのイコライゼーショ

ンを処理することを推奨します。

LPM モードは、データのスクランブルを使用せずに適切な適応処理が可能です。 LPM モードの 8B/10B アプリケー

ションでは、データのスクランブルありまたはなしの繰り返しパターン (アイドルパターン) は、適応実行中に利用

できます。

DEF 使用モード

DFE モードは、高反射チャネルで、ナイキスト周波数でチャネル損失が 8dB 以上と高く、信号の到達距離が中長距

離のアプリケーションに使用することを推奨します。 DFE モードの使用は、ノイズやクロストークを増加させるこ

となくチャネルにイコライゼーションを適用させるのに適しています。したがって、 DFE モードの使用は、クロス

トークが問題となっている場合やシングルビット応答の解析で反射が確認された場合に適です。 DEF を使用する

必要のある一部の低損失のアプリケーションでは、 AGC が固定されています。デフォルトのウィザード設定を使用


DFE モードについては、 8B/10B アプリケーションまたはデータのスクランブルが適用されていない場合に使用する

際は注意が必要です。データに適切に対応できるように、 DFE モードでの自動適応には、入力データがランダムで

ある必要があります。たとえば、 XAUI アプリケーションでは、ユーザーペイロードデータはスクランブルされて

おらず、 8B/10B エンコードされています。ユーザーペイロードは一般にランダムとなりますが、データの周波数成

分は本質的にエンコードによって制限されており、繰り返しパターンが発生しないようにプロトコルで規定されて

いません。これらの繰り返しパターンが原因で、自動適応アルゴリズムが理想的なイコライゼーションの設定から

かけ離れたものになる可能性があります。 PRBS7 (または高次多項式) に類似した特性を持つパターンは十分にラン

ダムであるため、自動適応は正しいイコライゼーションの設定を適切に選択できます。

GTY トランシーバー : 実行時の LPM および DFE モードの切り替え

マルチレートアプリケーションでは、 LPM と DFE の切り替えが要求される可能性があります。 LPM モードと DFE

モードを切り替えるには、次の手順を実行します。

1. DFE から LPM に切り替えるには、 RXLPMEN = 1 に設定します。

2. 一部の属性は、データレートと挿入損失により変わります。そのため、同じデータレートの DFE および LPM

ラッパーを生成し、すべての属性を比較して違いを確認した後、 2 つのモード間で切り替えるときにそれぞれの

値を書き込むことを推奨します。

3. RXPMARESET をパルスしてレシーバーの PMA をリセットします。

RXPMARESET の詳細は、 64 ページの「RX の初期化およびリセット」を参照してください。





RX CDR

機能の説明

各 GTYE3/4_CHANNEL トランシーバーの RX にあるクロックデータリカバリ (CDR) 回路は、入力データストリー

ムからリカバリクロックとリカバリデータを抽出します。図 4-14 に、 CDR ブロックのアーキテクチャの詳細を示

します。わかりやすいようにクロックパスを破線で示しています。

GTYE3/4_CHANNEL トランシーバーでは、位相ローテーターを搭載した CDR アーキテクチャを採用しています。

入力されたデータは、初にレシーバーのイコライゼーションステージを通過します。平均化されたデータは、

エッジサンプラーおよびデータサンプラーでキャプチャされます。データサンプラーでキャプチャされたデータ

は、 CDR ステートマシンを通過してダウンストリームのトランシーバーブロックへ転送されます。

CDR ステートマシンは、エッジサンプラーとデータサンプラーの両方のデータを使用して入力データストリーム

の位相を判断し、位相補間 (PI) を制御します。エッジサンプラーの位相はデータストリームが変更する部分に位置

し、データサンプラーの位相はデータアイの中央に位置します。


図 4-14: CDR の詳細図

Linear EQ DFE EdgeSampler CDR FSM

DataSampler

PI(X)

PI(D)

PLL

DEMUX

DEMUX RX DATA

Recovered Clock

RXP/N

X19661-081717


図 4-15: CDR サンプラーの位置

E0 E1 E2

D0 D1X19662-081717





CPLL または QPLL が位相インターポレーターに基本クロックを提供し、位相補間が高精度で等間隔のサンプリング

位相を生成することによって、 CDR ステートマシンの細かい位相制御が可能になります。 CDR ステートマシンは、

ローカル PLL 基準クロックから周波数オフセットがある入力データストリームをトラッキングできます。 CDR ス

テートマシンは、ローカル PLL 基準クロックから周波数オフセットがある入力データストリームをトラッキングで

きます。


表 4-11 に、 CDR のポートを示します。

表 4-11: CDR のポート


RXCDRFREQRESET 入力非同期 CDR の周波数検出器をリセットします。

RXCDRHOLD 入力非同期 CDR 制御ループを停止状態に保持します。

RXCDROVRDEN 入力非同期予約。

RXCDRRESET 入力非同期予約。 Low に接続してください。

RXCDRRESETRSV 入力非同期 UltraScale FPGA のみ:

予約。

RXRATE[2:0] 入力 RXUSRCLK2 GTY トランシーバー RX で有効な PLL 分周器の値を自動

的に変更するダイナミックピンです。これらのポート

は、 PCI Express やその他の規格で使用されます。

000: RXOUT_DIV 属性を使用

001: 1 で分周

010: 2 で分周

011: 4 で分周

100: 8 で分周

101: 16 で分周

110: 32 で分周

111: 1 で分周

RXBUF_RESET_ON_RATE_CHANGE 属性が、オプション

の自動リセット機能を有効にします。

RXCDRLOCK 出力非同期予約。

RXCDRPHDONE 出力非同期予約。


INCPCTRL 入力非同期ウィザードの推奨値を使用してください。

CDRSTEPSX 入力非同期ウィザードの推奨値を使用してください。

CDRSTEPSQ 入力非同期ウィザードの推奨値を使用してください。

CDRSTEPDIR 入力非同期ウィザードの推奨値を使用してください。





表 4-12 に、 CDR 関連の属性を示します。

表 4-12: CDR の属性


RXCDR_CFG2_GEN2 10 ビットの 16 進数 UltraScale+ FPGA のみ


RXCDR_CFG3_GEN2 6 ビットの 16 進数 UltraScale+ FPGA のみ


RXCDR_CFG0_GEN3 16 ビットの 16 進数 CDR のコンフィギュレーション。ウィザードの推奨












RXCDR_CFG0 16 ビットの 16 進数 CDR のコンフィギュレーション。ウィザードの推奨












RXCDR_LOCK_CFG0 16 ビットの 16 進数 CDR のコンフィギュレーション。ウィザードの推奨










RXCDR_HOLD_DURING_EIDLE バイナリ 1'b0: デフォルト設定

1'b1: CDR は、 PCI Express 動作における電気的アイ

ドル状態のオプションリセットシーケンス中に内部

ステートを保持できる

注記: 信号減衰が大きいチャネル (ナイキスト周波数

で通常 15dB を超えるチャネル損失) では、

CJPAT/CJTPAT の 101010 シーケンスのように高速

変化するデータパターンは電気的アイドルをトリ

ガーする可能性があるため、

RXCDR_HOLD_DURING_EIDLE を 1'b0 に設定す

ることを推奨します。

RXCDR_FR_RESET_ON_EIDLE バイナリ 1'b0: デフォルト設定

1'b1: PCI Express 動作における電気的アイドル状態

のオプションリセットシーケンス中に CDR 周波数

の自動リセット機能を有効にする






RXCDR_FR_RESET_ON_EIDLE を 1'b0 に設定する

ことを推奨します。

RXCDR_PH_RESET_ON_EIDLE バイナリ 1'b0: デフォルト設定

1'b1: PCI Express 動作における電気的アイドル状態

のオプションリセットシーケンス中に CDR 位相の

自動リセット機能を有効にする






RXCDR_PH_RESET_ON_EIDLE を 1'b0 に設定する

ことを推奨します。

RXPI_CFG0 UltraScale FPGA:


UltraScale+ FPGA:



RXPI_CFG1 UltraScale FPGA:


UltraScale+ FPGA:



表 4-12: CDR の属性 (続き)






RX CDR を基準クロックにロックする

CDR を基準にロックするには、 RXCDRHOLD を 1’b1 に、 RXCDROVRDEN を 1’b0 に設定します。

RXPI_CFG2 2 ビットバイナリ UltraScale FPGA のみ:




RXPI_CFG4 バイナリ UltraScale FPGA のみ:


RXPI_CFG5 バイナリ UltraScale FPGA のみ:




RX_WIDEMODE_CDR 1 ビットバイナリ予約。ウィザードの推奨値を使用してください。

CDR_SWAP_MODE_EN 1 ビットバイナリ予約。ウィザードの推奨値を使用してください。










RX_WIDEMODE_CDR_GEN3 2 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RX_WIDEMODE_CDR_GEN4 2 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RX_XMODE_SEL 1 ビットバイナリ予約。ウィザードの推奨値を使用してください。

SAMPLE_CLK_PHASE 1 ビットバイナリ予約。ウィザードの推奨値を使用してください。

表 4-12: CDR の属性 (続き)






RX のファブリッククロック出力制御

機能の説明

RX クロック分周制御ブロックは、 2 つのコンポーネント (シリアルクロック分周制御、パラレルクロック分周制御

とセレクター制御) で構成されています。図 4-16 に、クロック分周器とセレクターの詳細図を示します。


1. RXOUTCLKPCS および RXOUTCLKFABRIC は冗長出力であるため、新規デザインには RXOUTCLK を使用して

ください。

2. RXOUTCLK は、 BUFG_GT を介するインターコネクトロジッククロックのソースとして使用されます。


図 4-16: RX シリアルおよびパラレルクロック分周器

RX DATA

RXOUTCLKPCS

RXOUTCLK

RXOUTCLKPCS

RXOUTCLKPMA

‘1’

RXPLLREFCLK_DIV1

RXPLLREFCLK_DIV2

RXPROGDIVCLK

RXOUTCLKSELRXOUTCLKFABRIC

000

001

010

011

101

100

SIPO

CPLL

REFCLK Distribution

CDR

PhaseInterp.

DelayAligner

RX PolarityControl

÷D{1,2,4,816,32}

RX PMA

GTYE3/4_CHANNEL (GTY Transceiver Primitive)

0

10 11

REFCLK Sel

00

11QPLL1REFCLK

10

00 1

RXP/N

QPLL1CLK

QPLL0REFCLK

MGT REFCLK[0/1]N

RXSYSCLKSEL

RXRECCLKOUT

REFCLK_HROW_CK_SEL

QPLL0CLK

RXDLYBYPASS

÷{2,4,8}

RX PROG.DIV

÷{4,5}

÷2

RX DATA toDownstream PCS Blocks

RX PCS

Output toGTYE3/4_COMMON andGTYE3/4_CHANNEL

Output Clock to BUFG_GT

O

ODIV2

IBUFDS_GTE3/4MGT REFCLK[0/1]P

RXPLLCLKSEL

X19663-081717





3. GTYE3/4_CHANNEL プリミティブには、 CPLL が 1 つだけあります。適用できる場合は、 GTYE3/4_COMMON

の QPLL も使用できます。

4. 1/4 または 1/5 分周ブロックの選択は、 GTYE3/4_CHANNEL プリミティブの RX_DATA_WIDTH 属性で制御され

ます。 RX_DATA_WIDTH = 16、 32、 64、または 128 の場合は、 1/4 が選択されます。 RX_DATA_WIDTH = 20、

40、 80、または 160 の場合は、 1/5 が選択されます。

5. 1/2、 1/4 または 1/8 分周ブロックの選択は、 GTYE3/4_CHANNEL プリミティブの RX_INT_DATAWIDTH 属性で

制御されます。

RX_INT_DATAWIDTH = 0 (2 バイトの内部データパス) とすると 1/2 が選択されます。

RX_INT_DATAWIDTH = 1 (4 バイトの内部データパス) とすると 1/4 が選択され、

RX_INT_DATAWIDTH = 2 (8 バイトの内部データパス) とすると 1/8 が選択されます。

6. クロックリソース (BUFG_GT および BUFG_GT_SYNC など) の配置制約および制限の詳細は、『UltraScale アー

キテクチャクロッキングリソースユーザーガイド』 (UG572) [参照 3] を参照してください。

7. IBUFDS_GTE3/4 からのクロック出力は、GTPOWERGOOD が High にアサートされてから 250µs 経過した後に使

用可能になります。 UltraScale+ FPGA の場合、 UltraScale FPGAs Transceivers Wizard バージョン 1.7 以降で

GTPOWERGOOD に自動的にクロックゲーティングを適用することでこの要件を満たします。

シリアルクロック分周器

各トランスミッター PMA モジュールには、 PLL からのクロックを分周して低ラインレートをサポートする分周器

(D) があります。このシリアルクロック分周器は、ラインレートが一定のアプリケーションに対してあらかじめ設

定できます。また、複数のラインレートを使用するアプリケーションでは、動的に変更することも可能です。シリ

アル分周器の制御については、表 4-13 を参照してください。各スピードグレードのラインレート範囲は、

『UltraScale および UltraScale+ デバイスデータシート』 [参照 6] を参照してください。

ラインレートが一定のアプリケーションで D 分周器を使用する場合は、 RXOUT_DIV 属性を適切な値に設定し、

RXRATE ポートを 3'b000 に接続する必要があります。詳細は、表 4-13 の「属性を使用する固定設定」を参照して

ください。

複数ラインレートを使用するアプリケーションで分周器 (D) を使用する場合は、 RXRATE ポートを使用して D 値を

動的に選択します。 RXOUT_DIV 属性と RXRATE ポートは、デバイス設定時に同じ D 値を設定する必要がありま

す。デバイスコンフィギュレーション完了後に、 RXRATE ポートを使用して D 値を動的に変更します。詳細は、

表 4-13 の「ポートを使用する動的設定」を参照してください。

表 4-13: RX PLL 出力分周器の設定


1RXOUT_DIV = 1

RXRATE = 3'b000

RXOUT_DIV = Ignored

RXRATE = 3'b001

2RXOUT_DIV = 2

RXRATE = 3'b000

RXOUT_DIV = Ignored

RXRATE = 3'b010

4RXOUT_DIV = 4

RXRATE = 3'b000

RXOUT_DIV = Ignored

RXRATE = 3'b011

8RXOUT_DIV = 8

RXRATE = 3'b000

RXOUT_DIV = Ignored

RXRATE = 3'b100





パラレルクロック分周器およびセレクター

RX クロック分周器制御ブロックからのパラレルクロック出力は、ラインレートおよびプロトコルの要件に応じて、

インターコネクトロジッククロックとして使用できます。

インターコネクトロジックの推奨クロックは、いずれかの GTY トランシーバーから出力される RXOUTCLK です。

また、 MGTREFCLK を直接インターコネクトロジックへ接続してインターコネクトロジッククロックとして使用

することも可能です。 RXOUTCLK は、固定データパス遅延のために RX バッファーをバイパスするアプリケーショ

ンで使用される出力遅延制御がある通常アプリケーションで使用されます。詳細は、 245 ページの「RX バッファー

のバイパス」を参照してください。

RXOUTCLKSEL ポートで入力セレクターを制御し、 RXOUTCLK ポートから次のようなクロックを出力できます。

• RXOUTCLKSEL = 3'b001: PCS ブロックで余分な遅延を招くため、推奨されていません。

• RXOUTCLKSEL = 3'b010: RXOUTCLKPMA は、インターコネクトロジックで用いられるリカバリクロックで

す。このクロックは、クロック補正機能がないプロトコルで使用され、データに同期するクロックやリカバリ

クロックが必要な場合、またはダウンストリームインターコネクトロジックへクロックを提供する場合に使用

されます。また、 RX PCS ブロックにも使用されます。このクロックは、関連するリセット信号によって PLL

または CDR がリセットされるとき中断されます。

• RXOUTCLKSEL = 3'b011 または 3'b100: RXPLLREFCLK_DIV1 または RXPLLREFCLK_DIV2 は、 CPLL また

は QPLL (RXSYSCLKSEL の設定に依存) へ入力される基準クロックです。インターコネクトロジックへリカバ

リクロックを出力する必要がない場合は、 RXPLLREFCLK_DIV1 または RXPLLREFCLK_DIV2 をシステムク

ロックとして使用できます。ただし、通常は TXOUTCLK をシステムクロックとして使用します。

RX プログラマブル分周器

図 4-16 に示す RX プログラマブル分周器は、パラレル出力クロックを生成するために CDR からのリカバリクロック

を使用します。リカバリクロック、 RX プログラマブル分周器、および BUFG_GT を用いることにより、インターコ

ネクトロジックの PLL または MMCM リソースを使用する代わりに RXOUTCLK (RXOUTCLKSEL = 101) をインター

コネクトロジックのクロックソースとして利用できます。プログラマブル分周器の出力クロックは、出力に設定さ

れているトランシーバー基準クロックピンに送出することもできます。サポートされる分周器の値は、 4、 5、 8、

10、 16、 16.5、 20、 32、 33、 40、 64、 66、 80、 100、 128、 132、 160、および 200 です。表 4-14 および表 4-15 に、プ

ログラマブル分周器のポートおよび属性をそれぞれ示します。

16RXOUT_DIV = 16

RXRATE = 3'b000

RXOUT_DIV = Ignored

RXRATE = 3'b101

32RXOUT_DIV = 32

RXRATE = 3'b000

RXOUT_DIV = Ignored

RXRATE = 3'b110

表 4-13: RX PLL 出力分周器の設定 (続き)






表 4-14: RX プログラマブル分周器のポート


RXPROGDIVRESET 入力非同期アクティブ High の場合、分周器のほかに、

RXPRGDIVRESETDONE ステータス信号もリセット

します。入力クロックソースに割り込みが発生する

場合は常に、リセットを実行します。

RXPRGDIVRESETDONE 出力非同期入力クロックが安定していてリセットが実行され、

そのリセットが完了して出力クロックが安定してい

る場合、アクティブ High になります。

表 4-15: RX プログラマブル分周器の属性


RX_PROGDIV_CFG 実数 RX プログラマブル分周器の値を設定します。有効な設定値は、

0.0、 4.0、 5.0、 8.0、 10.0、 16.0、 16.5、 20.0、 32.0、 33.0、 40.0、

64.0、 66.0、 80.0、および 100.0 です。 RX_PROGDIV_CFG と

RX_PROGDIV_RATE を組み合わせたものが、 RX プログラマブル

分周器全体の分周値となります。 RX_PROGDIV_CFG を 0.0 に設

定すると、分周器の電源が切断されます。

RX_DIVRESET_TIME 5 ビットバイナリ予約。 RX プログラマブル分周器リセットを適用する時間です。

ウィザードの推奨値を使用してください。 RXPROGDIVRESET を

使用してリセットプロセスを開始する場合は、 0 以外の値に設定


RX_PROGDIV_RATE 16 ビットバイナリ [15:1]: 予約

[0]: 前置分周器の値を選択します。

1'b1: /1

1'b0: /2






表 4-16 に、 RX のファブリッククロック出力制御で使用するポートを示します。

表 4-16: RX のファブリッククロック出力制御のポート


RXOUTCLKSEL[2:0] 入力非同期マルチプレクサーのセレクト信号を制御します (図 4-16 参照)。

3'b000: 固定 1

3'b001: RXOUTCLKPCS パス

3'b010: RXOUTCLKPMA パス

3'b011: RXPLLREFCLK_DIV1 パス

3'b100: RXPLLREFCLK_DIV2 パス

3'b101: RXPROGDIVCLK パス

その他: 予約

RXRATE[2:0] 入力 RXUSRCLK2 RX シリアルクロック分周器 D の設定を動的に制御し (表 4-13

参照)、 RXOUT_DIV 属性と組み合わせて使用されます。

3'b000: RXOUT_DIV 分周器の値を使用

3'b001: 分周値 D は 1

3'b010: 分周値 D は 2

3'b011: 分周値 D は 4

3'b100: 分周値 D は 8

3'b101: 分周値 D は 16

3'b110: 分周値 D は 32

RXOUTCLKFABRIC 出力クロックテスト用に予約されている冗長出力です。 RXOUTCLKSEL =

3'b011 に設定された RXOUTCLK を代わりに使用してくだ

さい。

RXOUTCLK 出力クロックインターコネクトロジックで使用される推奨クロックです。

RXOUTCLK の入力セレクターとなり、 PLL 入力基準クロック

がインターコネクトロジックへ接続できます。

RXOUTCLKPCS 出力クロック冗長出力です。 RXOUTCLKSEL = 3'b001 に設定された

RXOUTCLK を代わりに使用してください。

RXRATEDONE 出力 RXUSRCLK2 RXRATE ポートが変更されると、この RXRATEDONE ポート

が RXUSRCLK2 クロックの 1 サイクル間アサートされます。

TRANS_TIME_RATE 属性で、RXRATE ポートが変更されてから

RXRATEDONE がアサートされるまでの時間が定義されます。





トランシーバーには、 [TX/RX]_CLK25_DIV の設定による基準クロックから派生した 25MHz の内部クロックがあり

ます。 25MHz クロックは、リセット、パワーマネージメント、レート変更、 OOB、ビーコンなどのさまざまなトラ

ンシーバー動作のシンクロナイザーやタイマーとして使用されます。 [TX/RX]_CLK25_DIV を設定して、 25MHz ま

たは可能な限りこれに近い値を実現します。 SATA OOB については、この内部クロックを 25MHz に設定する必要が

あります。表 4-17 に、 RX のファブリッククロック出力制御で使用する属性を示します。

RXDLYBYPASS 入力非同期 RX の遅延調整をバイパスする場合に使用します。

0: RX の遅延調整回路を使用。 RX バッファーがバイパスさ

れる場合は、 1'b0 に設定。

1: RX の遅延調整回路をバイパス。 RX バッファーを使用す

る場合は、 1'b1 に設定。

RXRATEMODE 入力非同期 RX PMA 内の D 出力分周器を RXRATE で非同期に制御するか

どうかを指定します。

0: 同期。 1'b0 に設定されている場合は、 RXRATE ポートの

変化に応じて自動的にリセットシーケンスが実行される。

1: 非同期

表 4-16: RX のファブリッククロック出力制御のポート (続き)


表 4-17: RX のファブリッククロック出力制御の属性


TRANS_TIME_RATE 8 ビットの

16 進数

予約。ウィザードの推奨値を使用してください。レートが変

更されてから PHYSTATUS および RXRATEDONE がアサート

されるまでの時間を定義します。

RXBUF_RESET_ON_RATE_CHANGE ブール型 TRUE の場合、 RXRATE でレートが変更されると RX バッ

ファーが自動的にリセットされる機能が有効になります。

RXOUT_DIV 整数 RX シリアルクロック分周器の設定を制御します。 RXRATE

= 3'b000 の場合のみ有効です。それ以外の場合は、

RXRATE で制御されます。有効な値は、 1、 2、 4、 8、 16、お

よび 32 です。

RXPMACLK_SEL 文字列予約。ウィザードの推奨値を使用してください。





RX_CLK25_DIV 整数レシーバー内の一部ロジックで使用する内部クロックを生成

するために、 RXPLLREFCLK_DIV1 を分周する分周器を設定

します。

1: RXPLLREFCLK_DIV1 ≤ 25MHz

2: 25MHz ≤ RXPLLREFCLK_DIV1 ≤ 50MHz































表 4-17: RX のファブリッククロック出力制御の属性 (続き)






RX のマージン解析

機能の説明

ラインレートが増加してチャネル減衰が悪化すると、これらを補正するために RX イコライザーを多用する必要が

あります。このとき、遠端のリンク状態はレシーバーピンでのアイダイアグラムでは判断できないため、システム

デバッグに新たな課題が生じます。高ラインレートの場合、 PCB 上の受信アイパターンは、 RX イコライザーが有

効の場合であっても完全に閉じた状態になってしまいます。

GTY トランシーバー RX アイスキャンには、イコライザー後の受信アイマージンを測定および可視化する機能があ

ります。これによって、新たな方法でイコライゼーション設定の効果を診断できるようになりました。


図 4-17: オフセットファンクションとして BER を計算するためのオフセットサンプルとデータサンプル - 統計的アイ (Statistical Eye)

X19664-091117





アイスキャンの原理

アイスキャンアーキテクチャにより、次のようなアイマージンの解析が可能です。

• 統計アイの表示: アイスキャンブロックは一定期間に渡ってすべてのデータエラーを継続してカウントできる

ため、 BER の計算およびアイダイアグラムの生成が可能です (図 4-17 の右側参照)。

• 波形の表示: エラーの原因となりやすいことがわかっているデータパターン (またはほかの一意のパターン) が

あれば、アイスキャンブロックはそのパターンのビットあたりの電圧レベルを統計的に判断し、リカバリパ

ターンのアナログ波形を生成できます。

• スコープの表示: アイスキャンブロックは収集したデータを後処理して、標準的なスコープ表示 (導関数に基づ

く表示) を生成できます (図 4-17 の左側参照)。

• 診断モード : プログラム可能なさまざまなトリガー条件のもとで、データバスの内容が瞬時にキャプチャされて

読み出し可能です。これを用いて、 DFE 動作に起因するバーストエラーのパターンなどが検証できます。

RX イコライザー後にサンプリングを行うことによって、 RXDATA は平均化された差動波形から復元されます。サン

プリングの水平方向の位置は CDR 機能で決定され、垂直方向の位置は微分 0 です。これを「データサンプル」とし

て表します (図 4-17 参照)。

アイスキャン機能を有効にするには、データのサンプルポイントからプログラマブル (水平および垂直方向) オフ

セットを備えたサンプラーがもう 1 つ必要です。これを「オフセットサンプル」として表します (図 4-17 参照)。

シングルアイスキャンの測定は、データサンプルの値 (サンプル数) とオフセットサンプルがデータサンプルに一

致しない時間 (エラー数) の累算によって成立します。プログラムされた垂直方向と水平方向のオフセット位置の

ビットエラー率 (BER) は、サンプル数に対するエラー数の比率です。サンプル数の範囲は、何万単位から 1014 (100

兆) 以上まで可能です。

水平方向および垂直方向オフセットの全範囲に対して、この BER 測定を繰り返すことで、図 4-17 に示すような BER

マップが生成されます。これは一般的に統計アイ (Statistical Eye) と呼ばれ、カラーマップは log10 (BER) を表してい

ます。この画像のアイは、オシロスコープのアイよりも明らかに小さくなっています (図 4-17 参照)。これは、サン

プル数が大幅に少なくオシロスコープで測ることのできない低頻度のジッターやノイズによって縮小されているた

めです。

この機能は、受信されるデータパターンに制限をかけることがなく、 RX 設定の変更も必要ないため、アプリケー

ションデータが受信中でもエラーを生じさせることなく実行できます。さらに、属性を読み書きする機能のみ必要

で、インターコネクトロジックを使用する必要はありません。





アイスキャンのアーキテクチャ

図 4-18 に示す灰色のブロックは、 PMA アーキテクチャのアイスキャンをサポートする部分です。水平方向オフ

セット (HORZ_OFFSET) によって、データサンプルに関連するオフセットサンプルのサンプリング時間を短縮また

は遅延させます。垂直方向オフセット (VERT_OFFSET) によって、平均化された波形が比較される差動電圧のしきい

値を大きくまたは小さくします。データサンプルは Rdata バスに、オフセットサンプルは Sdata バスにデシリアライ

ズされます。

DFE モード (RXLPMEN=0) の場合、初の DFE タップ値はループ展開されていないため、 2 つの独立したアイス

キャン計測が必要です。つまり、 +UT と –UT での計測で、垂直方向および水平方向オフセットにおける TOTAL

BER を測定します。


図 4-18: アイスキャンをサポートする PMA アーキテクチャ

DAC

Capture FFRX Input

Unrolled Tap

Equalization

Error-detection,Screening

De-serializationPCSInterface

Capture FF

Capture FF

+

+

-

DAC PI PI

UT_SIGN (±1)

VERT_OFFSET Rec Clock HORZ_OFFSET

Rdata

Sdata

X19665-081717





図 4-19 に、 PCS アーキテクチャのアイスキャンをサポートする部分を示します。 80 ビットの Rdata バスにはデータ

サンプルが含まれます。 80 ビットの Sdata バスの各ビットは、対応するデータサンプルとオフセットサンプルが同

一でない場合かつそのときに限り 1 です (220 ページの表 4-20 の ES_ERRDET_EN 参照)。

図 4-19 では、サンプルカウンターおよびエラーカウンターが、検証されたビットの総数と確認されたエラーの総数

をカウントします (このサンプル数に 2^(1+ ES_PRESCALE) と int_datawidth を乗じます。式 4-2 および式 4-3 を参照し

てください)。ステートマシンは FIFO 内の Rdata と Sdata 値の記録、およびサンプルカウンターとエラーカウンター

内のカウント数の累算を管理します。図 4-19 に示すさまざまなブロックの機能は次のとおりです。

• FIFO は直近の 2 サイクル分 ( 大 160 ビット ) の Rdata および Sdata を保持します。このデータは、次の目的で

使用されます。

° Sdata の検証によってエラー検出をサポートする

° Rdata の検証によって目的のデータパターンの検出をサポートする

° 外部検証用にデータのスナップショットを提供する。ステートマシンは一部の条件下で FIFO の動作を停

止させる可能性があり、 FIFO の内容はその後に DRP インターフェイスを介してインターコネクトロジッ

クに対して読み出し可能になります。


図 4-19: アイスキャンをサポートする PCS アーキテクチャ

Rdata

ES_VERT_OFFSET

ES_QUALIFIER

ES_QUAL_MASK

ES_PRESCALE

es_sample_count

es_error_count

es_rdata

es_sdata

es_control_status

ES_CONTROL

ES_ERRDET_EN

ES_EYE_SCAN_EN

ES_SDATA_MASK

ES_HORZ_OFFSETFilter

CountQualifierFIFO

SdataFIFO

Prescaler

DRPInterface

PMAInterface Error

Counter

StateMachine

SampleCounter

X19666-091117





• カウントクオリファイアは Rdata FIFO の内容と ES_QUALIFIER とを比較します。出力が High になると一致を

示し、サンプルカウンター (プリスケーラを介する ) およびエラーカウンターの値が増加します。 High の

ES_QUAL_MASK ビットは、 Rdata の一部のビットを比較から除外します。ビットがすべて High の場合、 Rdata

のビットは一致する必要がなく、カウンターの動作は常に有効になります。一部の ES_QUAL_MASK ビットを

Low に設定すると、 Rdata の対応するビットが ES_QUALIFIER の指定パターンと一致するまでカウンターの動

作が禁止されます。 0 ～ 159 のすべての k について条件 (Rdata_FIFO[k] EQUALS ES_QUALIFIER[k]) OR

ES_QUAL_MASK[k] が満たされている場合、カウントクオリファイアの出力が High になります。統計アイの

表示では、 ES_QUAL_MASK は {160{1’b1}} に設定されています。波形の表示では、一部の ES_QUAL_MASK

ビットを 0 に設定して、カウンターの動作に制約を与える、または検証用に Rdata および Sdata をキャプチャす

るトリガーを定義することができます。

• プリスケーラはカウントクオリファイア出力信号を受信して一部の High の値の約数をサンプルカウンターに

渡し、サンプルカウンターの各増分がカウントクオリファイアから受信した High 出力の倍数に対応するよう

にします。 ES_PRESCALE は、サンプルカウンターの各増分 (2ES_PRESCALE+1) によって示される、 High のカウ

ントクオリファイアの出力数を 2 ～ 4,294,967,296 の範囲で定義します。

• サンプルカウンターは、カウントクオリファイアでビットエラーのカウントが有効になるサイクルの合計数

(ES_PRESCALE を乗じた値) をカウントします。

• エラーカウンターは、それまでのエラーカウントを累算します。統計アイ表示用にビットエラーの合計数をカ

ウントするには、 ES_SDATA_MASK[159:80] = {80{1’b1}} と設定する必要があります。この場合、エラーカウ

ンターは Sdata[79:0] 内のビットエラー (1 ビットのデータ ) の合計数をカウントします。 High の

ES_SDATA_MASK ビットは、 Sdata の一部のビットを除外できます。一般に、統計アイ表示は、 80 ビットの

データの場合は ES_SDATA_MASK[159:0] = {80{1’b1}、 80{1’b0}} を使用します (表 4-20 参照)。前のサイクルで

カウントされた Sdata[79:0] の以前の値が Sdata[159:80] に含まれるため、 Sdata[159:80] 内のエラービットはカウ

ントされません。あるサイクルでカウントされたビットエラーの数は、 Sdata_FIFO[k] AND NOT

ES_SDATA_MASK[k] 条件が満たされている場合の 0 ～ 79 の k の値の数です。

アイスキャンデータ (波形表示など) のその他の使用については、ES_SDATA_MASK[159:0] の 1 ビットが 0 に設

定されます。エラーカウンターは、 ES_SDATA_MASK[k] = 0 の場合のビット k について、 Rdata_FIFO[k] 内のエ

ラーの数をカウントします (つまり、 Sdata_FIFO[k] = 1)。または、 ES_ERRDET_EN が FALSE の場合、エラーカ

ウンターは、オフセットデータ Sdata_FIFO[k] が 1 のときの合計時間を (その値が不正かどうかにかかわらず) カ

ウントします。 ES_SDATA_MASK[159:0] の 1 ビットが 0 のとき、または ES_SDATA_MASK[159:80] の少なくと

も 1 ビットが 0 のとき、カウントクオリファイアの出力が High で、 Sdata_FIFO[k] AND NOT

ES_SDATA_MASK[k] 条件が満たされている場合にエラーカウンターは 1 つずつ増分します。

ES_SDATA_MASK[159:80] のいずれかのビットが 0 の場合、エラーカウンターは、ビットエラーの合計数単位

ではなく 1 つずつでしか増分しません。合計数単位で増分すると、 1 サイクル内で検出されます。

• ステートマシンは、エラーをカウントするまたは Rdata および Sdata 用に目的のスナップショットをキャプチャ

するといったアイスキャンブロックの動作を制御します。 Run および Arm の 2 つの動作モードがあります。

° Run モード (図 4-20 の左側のループ) は、統計アイ表示、波形表示、およびスコープ表示用の統計データの

収集をサポートします。このモードは、サンプルカウンターおよびエラーカウンターの動作を既述のとお

り開始し、これらが飽和状態になった ( 大値に達した) 場合、または DRP 動作が Run モードを終了した場

合に動作を停止します。

° Arm モード (図 4-20 の右側のループ) は、 (FIFO の動作を無効にすることによって) DRP インターフェイス

を介して読み出し可能な Rdata および Sdata のスナップショットのキャプチャをサポートします。たとえ

ば、 Arm モードを使用すると、アイマージンの低下につながるデータパターンを判断できます。その後、

これらのパターンから今後の解析用に波形表示を生成します。ステートマシンは、次の場合に Rdata およ

び Sdata FIFO の動作を停止するように設定可能です。

- エラーが発生する (Sdata_FIFO[159:0] のどこか、 ES_SDATA_MASK[159:0] によるマスクの対象)。

- Rdata が指定パターンと一致する (ES_QUALIFIER および ES_QUAL_MASK によって定義)。





- インターコネクト入力 EYESCANTRIGGER が High になることでトリガーを発生させる。

- ES_CONTROL への属性の書き込みによってトリガーが強制される。

図 4-20 に、アイスキャンのステートマシンにおけるステートの遷移を示します。

ES_CONTROL[1:0] は、 arm および run をそれぞれ実行する信号です。 WAIT ステートから始まり、 run は BER 計測

ループ (左側) を、 arm は診断ループ (右側) を開始します。

RESET ステートはエラーおよびサンプルのカウンターをゼロにし、その後 run または arm がアクティブかどうかに

よって COUNT ステートまたは ARMED ステートへ遷移します。

COUNT ステートでは、サンプルおよびエラーがカウンターに累算されます。いずれかのカウンターが飽和状態にな

ると、それら両方が停止し、 END ステートに遷移します。この遷移は、 es_control_status[3:0] をポーリングすること

で検出されます。ビット 0 (done) は、 END、 READ、および WAIT ステートでのみアクティブに設定されます。ビッ

ト [3:1] は、ステートマシンの現在のステートを示します。

END ステートは、 run が 0 に設定し直されると WAIT ステートへ遷移します。 es_sample_count[15:0] および

es_error_count[15:0] は、 END または WAIT ステートのいずれかで読み出すことができます。


図 4-20: アイスキャンのステートマシン

runorarm

arm and sample_count_zero and error_count_zero

run and sample_count_zero

and error_count_zero

WAIT(000)

RESET(001)

COUNT(011)

ARMED(101)

trigger event or (arm = 0 and trig[2:0] = 000)

arm = 0run = 0

sample_count_sat or error_count_sat or

run = 0

END(010)

READ(100)

X19667-081717





LPM モードでは、 BER が次のように計算されます。

式 4-2

DFE モードでは、 2 つのエラー累算が必要です (1 つは RX_EYESCAN_VS_UT_SIGN= 0 を使用、 1 つは

RX_EYESCAN_VS_UT_SIGN = 1 を使用)。その後、ビットエラー率が次のように計算されます。

式 4-3

これらのエラー累算の解と再現性を保持して信頼性の高い BER 値を得るには、優れた再現性への必要性と必要以上

に時間をかけないこととをバランスにかけながら、累算ごとに ES_PRESCALE を動的に調整する必要があります。

つまり、 1 つの累算上でのエラーが 1 または 2 つの場合、繰り返しの累算におけるエラーは 0 または 3 つまたは 5 つ

となる可能性があり、著しく BER が変わります。しかし、ある累算でのエラーが 30 で別の累算では 27 または 35 で

あれば、 BER は大して変わりません。表 4-18 に、特定の BER を確実にするために必要な大 ES_PRESCALE をバ

ス幅別に示します。

ARMED ステートでは、 FIFO (Rdata および Sdata の連続するサイクル) は、トリガーイベントが発生すると停止しま

す。このトリガーイベントは、カウントクオリファイアのパルス、エラーカウンターに反映されるビットすべての

論理和、 DRP データ入力による手動トリガー、またはポートを介した手動トリガーのいずれかで発生します。これ

ら 4 つのオプションのうち 1 つを trig[3:0] = ES_CONTROL[5:2] で選択します。

READ ステートでは、 Rdata の後の 2 サイクル間を DRP 読み出し専用レジスタ (es_rdata[159:0]) から、 Sdata の後

の 2 サイクル間を DRP 読み出し専用レジスタ (es_sdata[159:0]) から読み出すことができます。

BER es_error_countes_sample_count 2 1 ES_PRESCALE+( ) int_datawidth××-----------------------------------------------------------------------------------------------------------=

BER es_error_count0es_sample_count0 2 1 ES_PRESCALE0+( ) int_datawidth××----------------------------------------------------------------------------------------------------------------

es_error_count1es_sample_count1 2 1 ES_PRESCALE1+( ) int_datawidth××----------------------------------------------------------------------------------------------------------------

+

=

表 4-18: 特定のバス幅における BER を確認するために必要な大 ES_PRESCALE

バス幅BER フロア (99.5% コンフィデンス)

10–6 10–7 10–8 10–9 10–10 10–11 10–12 10–13 10–14 10–15

16 2 5 8 12 15 18 22 25 28 32

20 1 5 8 11 15 18 21 25 28 31

32 1 4 7 11 14 17 21 24 27 31

40 0 4 7 10 14 17 20 24 27 30

64 0 3 6 10 13 16 20 23 26 30

80 0 3 6 9 13 16 19 23 26 29

128 0 2 5 9 12 15 19 22 25 29

160 0 2 5 8 12 15 18 22 25 28






表 4-19 に、 RX アイスキャン機能に関連するポートを示します。

表 4-19: RX マージン解析のポート

ポート方向ドメイン説明

EYESCANDATAERROR 出力非同期 COUNT または ARMED ステートのときに (マスクされていない)

エラーが発生すると、REC_CLK の 1 サイクル間 High になります。

EYESCANTRIGGER 入力非同期トリガーイベントを発生させます。下記の ES_CONTROL[4] を参


RXRATE 入力 RXUSRCLK2 GTY トランシーバー RX で有効な PLL 分周器の値を自動的に変更

するダイナミックピンです。これらのポートは、 PCI Express やそ

の他の規格で使用されます。

000: RXOUT_DIV 属性を使用

001: 1 で分周

010: 2 で分周

011: 4 で分周

100: 8 で分周

101: 16 で分周

110: 32 で分周

111: 1 で分周

RXBUF_RESET_ON_RATE_CHANGE 属性が、オプションの自動

リセット機能を有効にします。

RXLPMEN 入力非同期 1'b1 に設定すると、適応型リニアイコライザーの LPM モードが

有効になります。 1'b0 に設定すると、高性能 DFE モードが有効に

なります。

EYESCANMODE 入力非同期 UltraScale FPGA のみ:

予約。





表 4-20 に、 RX アイスキャンの属性を示します。小文字の属性名は R/O を示します。

表 4-20: RX マージン解析の属性


ES_HORZ_OFFSET 12 ビットの

16 進数

スキャンサンプルの水平方向 (位相) オフセットを制御します。

[10:0]: 位相オフセット (2 の補数)。データアイの中央 (0UI) は、すべてのデータ

レートの 11'd0 のカウント値に相当する。次の表に、各データレートの小カ

ウント値 (-0.5UI) および大カウント値 (+0.5UI) を説明する。

Rate min count [dec(bin)] eye center [dec(bin)] max count [dec(bin)]Full -32 (11'b11111100000) +0(11'b00000000000) +32(11'b00000100000)Half -64 (11'b11111000000) +0(11'b00000000000) +64(11'b00001000000)Qrtr -128 (11'b11110000000) +0(11'b00000000000) +128(11'b00010000000)Octal -256 (11'b11100000000) +0(11'b00000000000) +256(11'b00100000000)Hex -512 (11'b11000000000) +0(11'b00000000000) +512(11'b01000000000)

[11]: 位相の統一。 RXPLLREFCLK_DIV1 ラインレートが 10Gb/s 以下の場合、

このビットを 1'b0 に設定します。ラインレートが 10Gb/s を超える場合、この

ビットを 1'b1 に設定します。

ES_PRESCALE 5 ビット

バイナリ

サンプルカウント値のプリスケーリングを制御し、 16 ビットレジスタの範囲内

の妥当な精度でサンプルカウント値およびエラーカウント値の両方を保持しま

す。プリスケール値は 2(1 + レジスタ値) であるため、小プリスケール値は 2(1+0) =

2、および大プリスケール値は 2(1+31) = 4,294,967,296 です。

ES_SDATA_MASK9、

ES_SDATA_MASK8、

ES_SDATA_MASK7、

ES_SDATA_MASK6、

ES_SDATA_MASK5、

ES_SDATA_MASK4、

ES_SDATA_MASK3、

ES_SDATA_MASK2、

ES_SDATA_MASK1、ES_SDATA_MASK0

16 ビットの

16 進数

これら 10 の 16 ビット単位で 160 ビットの ES_SDATA_MASK を構成します。

(たとえば、 ES_SDATA_MASK4[15:0] はビット [79:64] を保持します。 ) 80 ビット

Sdata バスの大 2 サイクル分をマスクします。バイナリビット 1 で対応するバ

スビットがマスクされ、バイナリビット 0 でマスクされないままとなります。

統計アイの表示に対応する場合、エラーカウンターは、 Sdata バスの直近のサイ

クルでマスクされていない 1 の総数を累積します (ES_SDATA_MASK[79:0] でマ

スクされる )。波形の表示に対応する場合、エラーカウンターは、 Sdata バスの以

前のサイクルでマスクされていない 1 の 0 以外の各値に対して 1 ずつインクリメ

ントします (ES_SDATA_MASK[159:80] でマスクされる )。

この属性および ES_QUAL_MASK は、 80 ビットよりも小さいバス幅の未使用

ビットもマスクする必要があります。統計アイの表示では、この属性は次の値

をファンクションのバス幅と見なします。

80 ビット幅: ES_SDATA_MASK = {80'b1, 80'b0}

64 ビット幅: ES_SDATA_MASK = {80'b1, 64'b0, 16'b1}





波形の表示には計測シーケンスが必要で、各計測のシングルビットのみがマス

クされません。





ES_QUALIFIER9、

ES_QUALIFIER8、

ES_QUALIFIER7、

ES_QUALIFIER6、

ES_QUALIFIER5、

ES_QUALIFIER4、

ES_QUALIFIER3、

ES_QUALIFIER2、

ES_QUALIFIER1、ES_QUALIFIER0

16 ビットの

16 進数

これら 10 の 16 ビット単位で 160 ビットの ES_QUALIFIER を構成します。 (たと

えば、 ES_QUALIFIER9[15:0] はビット [159:144] を保持します。 ) アイスキャン

では、入力データのどの位置でも、大 80 ビットの連続ビット長のパターンに

基づいて BER 測定が可能です。データ、つまりクオリファイアパターンは揃え

られないため、パターンの位置をバレルシフト検索によって検出する必要があ

ります。たとえば、 20 ビットデータ幅の 10'b0011111010 パターン (8B/10B

コードの K28.5) を検索する場合、次のような計測シーケンスが必要です。

ここでは、正確なアライメントでの 0 以外のサンプル数を検索しています。

ES_QUALIFIER = {{130{1'b?}}, 10'b0011111010, {20{1’b?}}}

ES_QUALIFIER = {{129{1'b?}}, 10'b0011111010, {21{1'b?}}}

ES_QUALIFIER = {{128{1'b?}}, 10'b0011111010, {22{1'b?}}}

…など ( 「?」は、マスクされる「Don’t Care」ビットを示す)

クオリファイアパターンは、バス幅 (80、 64、 40、 32、 20、または 16) の有効な

ビットに対してのみシフトされます。 RX_INT_DATAWIDTH の説明を参照して

ください。

ES_QUAL_MASK9、

ES_QUAL_MASK8、

ES_QUAL_MASK7、

ES_QUAL_MASK6、

ES_QUAL_MASK5、

ES_QUAL_MASK4、

ES_QUAL_MASK3、

ES_QUAL_MASK2、

ES_QUAL_MASK1、ES_QUAL_MASK0

16 ビットの

16 進数

これら 10 の 16 ビット単位で 160 ビットの ES_QUAL_MASK を構成します。

(たとえば、 ES_QUAL_MASK4[15:0] はビット [79:64] を保持します。 ) クオリ

ファイアパターンに含まれないビットをマスクします。たとえば、上記で例と

して挙げた K28.5 に対応する値は次のとおりです。

ES_QUAL_MASK = {{130{1'b1}}, {10{1'b0}}, {20{1'b1}}}

ES_QUAL_MASK = {{129{1'b1}}, {10{1'b0}}, {21{1'b1}}}

ES_QUAL_MASK = {{128{1'b1}}, {10{1'b0}}, {22{1'b1}}}

…など

ES_EYE_SCAN_EN ブール型アイスキャンを使用するときは、常に 1 とします。このビットを 0 に設定する

と、アイスキャン回路の電源が切断され、アイスキャンのステートが強制的に

WAIT となります。アイスキャン機能を再度有効にするには、このビットを再度

アサートして PMA リセットをアサート /ディアサートする必要があります。

ES_ERRDET_EN ブール型 1: Sdata バスの各ビットは、対応するオフセットデータサンプルが復元された

データサンプルと一致しない場合かつその場合に限り、 1 となる。これは、統計

アイの表示に使用される。

0: Sdata バスの各ビットは、復元されたデータサンプルである。したがって、エ

ラーが発生しない場合、 Sdata バスは Rdata バスと同一となる。これは、波形の

表示に使用される。

表 4-20: RX マージン解析の属性 (続き)






ES_CONTROL 6 ビット

バイナリ

[0]: 実行

このビットをアサートすると、 WAIT ステートが RESET ステートに遷移し、

BER 測定シーケンスが開始する。

[1]: ARM

このビットをアサートすると、 WAIT ステートが RESET ステートに遷移し、

診断シーケンスが開始する。ディアサートすると、下記の [5:2] ビットステー

トのうちの 1 つが満たされていない場合、ARMED ステートが READ ステート

へ遷移する。

[5:2]:

0001: ARMED ステートでは、エラーが検出されると (つまり、マスクされて

いない 1 が Sdata バスに 1 つ存在する )、トリガーイベント (READ ステートへ

の遷移) を発生させる。

0010: ARMED ステートでは、クオリファイアパターンが Rdata で検出される

と、トリガーイベント (READ ステートへの遷移) を発生させる。

0100: ARMED ステートでは、 eye_scan_trigger ポートが High になると、トリ

ガーイベント (READ ステートへの遷移) を発生させる。

1000: ARMED ステートでは、ただちにトリガーイベント (READ ステートへ

の遷移) を発生させる。

RX_DATA_WIDTH 整数 RXDATA ポートのビット幅を設定します。 8B/10B エンコーダーが有効の場合、

RX_DATA_WIDTH は 20 ビット、 40 ビット、または 80 ビットに設定される必要

があります。有効な設定値は 16、 20、 32、 40、 64、 80、 128、および 160 です。

詳細は、 302 ページの「インターフェイス幅の設定」を参照してください。

USE_PCS_CLK_PHASE_SEL 1 ビット

バイナリ


ES_CLK_PHASE_SEL 1 ビット

バイナリ


ISCAN_CK_PH_SEL2 1 ビット

バイナリ








RX_INT_DATAWIDTH 整数 2: 64 または 80 ビットインターフェイス

1: 32 または 40 ビットインターフェイス

0: 16 または 20 ビットインターフェイス

(表 4-53 の RX_INT_DATAWIDTH の説明参照)

Rdata および Sdata バスの有効データ幅は、 2(1–RX_INT_DATAWIDTH) で分周される

RX インターコネクトロジックデータ幅です (RX_DATA_WIDTH 参照)。

考えられるその他のバス幅の場合、以前および現在の有効な Rdata および Sdata

ビットが ES_SDATA_MASK、 ES_QUALIFIER、 ES_QUAL_MASK、 es_rdata、お

よび es_sdata の次のインデックスに対応します。

valid data width previous data current data 16 [159:144] [79:64] 20 [159:140] [79:60] 32 [159:128] [79:48] 40 [159:120] [79:40] 64 [159:96] [79:16] 80 [159:80] [79: 0]

RXOUT_DIV 整数 38 ページの図 2-11 に示す、 RX データパス用の QPLL/CPLL の出力クロック分周

器 D の設定です。表 2-11 および表 2-15 を参照してください。

有効な値は、 1、 2、 4、 8、 16、および 32 です。

RXRATE ポートが 3'b000 に設定されている場合にのみ、分周器を設定します。

ES_PMA_CFG 1 ビット

バイナリ

UltraScale FPGA のみ:

予約。

RX_EYESCAN_VS_UT_SIGN 1 ビット

バイナリ

1 ビットバイナリの UT 符号です。

0: ラップされていない正のしきい値

1: ラップされていない負のしきい値

7 シリーズデバイスの ES_VERT_OFFSET[8] に相当します。

RX_EYESCAN_VS_NEG_DIR 1 ビット

バイナリ

1 ビットバイナリのオフセット符号です。

1: 負

0: 正

7 シリーズデバイスの ES_VERT_OFFSET[7] に相当します。

RX_EYESCAN_VS_CODE 7 ビット

バイナリ

7 ビットバイナリのオフセットレベルです (ラップされていないしきい値 ±UT

で、中央に調節)7 シリーズデバイスの ES_VERT_OFFSET[6:0] に相当します。

RX_EYESCAN_VS_RANGE 2 ビット

バイナリ

次のようにアイスキャンの測定要素を設定します。

00: 1.6mV/カウント (デフォルト )

01: 2.0mV/カウント



EYE_SCAN_SWAP_EN 1 ビット

バイナリ








表 4-21: RX マージン解析の DRP 読み出し専用レジスタ


es_control_status 4 ビット

バイナリ

[0]: 完了。 WAIT、 END、または READ ステートの場合にのみ High にアサートさ

れる。

[3:1]: ステートマシンの現在のステートを示す。

WAIT 000

RESET 001

COUN 011

END 010

ARMED 101

READ 100

es_rdata_byte9、

es_rdata_byte8、

es_rdata_byte7、

es_rdata_byte6、

es_rdata_byte5、

es_rdata_byte4、

es_rdata_byte3、

es_rdata_byte2、

es_rdata_byte1、es_rdata_byte0

16 ビット

バイナリ

これら 10 の 16 ビット単位で 160 ビットの es_rdata を構成します。 (たとえば、

es_rdata_byte9[15:0] はビット [159:144] を保持します。 ) ARMED ステートでトリ

ガーイベントが発生すると、 es_rdata[79:0] は Rdata バスの現在のステート、

es_rdata[159:80] は Rdata バスの前のステートを表します。

es_sdata_byte9、

es_rdata_byte8、

es_rdata_byte7、

es_rdata_byte6、

es_rdata_byte5、

es_sdata_byte4、

es_sdata_byte3、

es_sdata_byte2、

es_sdata_byte1、es_sdata_byte0

16 ビット

バイナリ

これら 10 の 16 ビット単位で 160 ビットの es_sdata を構成します。 (たとえば、

es_sdata_byte9[15:0] はビット [159:144] を保持します。 ) ARMED ステートでトリ

ガーイベントが発生すると、 es_sdata[79:0] は Sdata バスの現在のステート、

es_sdata[159:80] は Sdata バスの前のステートを表します。

es_error_count 16 ビットの

16 進数

END および WAIT ステートでは、前の BER 測定の終的なエラー数を含みます。

es_sample_count 16 ビットの

16 進数

END および WAIT ステートでは、前の BER 測定の終的なサンプル数を含み

ます。





表 4-22: アイスキャン読み取り専用 (R) レジスタの DRP アドレスマップ

DRP アドレス 16 進数 (GTY トランシーバー ) DRP ビット R/W 属性名属性ビット

251 15:0 R es_error_count 15:0

252 15:0 R es_sample_count 15:0

253 3:0 R es_control_status 3:0

28C 15:0 R es_rdata_byte9 159:144

28B 15:0 R es_rdata_byte8 143:128

28A 15:0 R es_rdata_byte7 127:112

289 15:0 R es_rdata_byte6 111:96

288 15:0 R es_rdata_byte5 95:80

254 15:0 R es_rdata_byte4 79:64

255 15:0 R es_rdata_byte3 63:48

256 15:0 R es_rdata_byte2 47:32

257 15:0 R es_rdata_byte1 31:16

258 15:0 R es_rdata_byte0 15:0

287 15:0 R es_sdata_byte9 159:144

286 15:0 R es_sdata_byte8 143:128

285 15:0 R es_sdata_byte7 127:112

284 15:0 R es_sdata_byte6 111:96

283 15:0 R es_sdata_byte5 95:80

259 15:0 R es_sdata_byte4 79:64

25A 15:0 R es_sdata_byte3 63:48

25B 15:0 R es_sdata_byte2 47:32

25C 15:0 R es_sdata_byte1 31:16

25D 15:0 R es_sdata_byte0 15:0





RX 極性制御

機能の説明

RXP と RXN の差動トレースが PCB 上で誤って逆になっていると、 GTY トランシーバー RX によって受信される差

動データが反転します。 GTY トランシーバー RX では、差動ペアの反転極性をオフセットするために、 SIPO 後に

PCS のパラレルバイトで反転させることができます。極性制御機能は RXPOLARITY 入力を使用し、インターコネ

クトロジックインターフェイスからこれを High 駆動することによって極性を反転させます。


表 4-23 に、 RX の極性制御で使用するポートを示します。

RX 極性制御の使用

RXP および RXN の極性を入れ替える必要がある場合は、 RXPOLARITY を High に接続してください。

表 4-23: RX 極性制御ポート


RXPOLARITY 入力 RXUSRCLK2 RXPOLARITY ポートを使用して、入力データの

極性を反転します。

0: 反転しない。 RXP は正、 RXN は負

1: 反転する。 RXP は負、 RXN は正





RX パターンチェッカー

機能の説明

GTY トランシーバーレシーバーには、 PRBS チェッカーが内蔵されています (図 4-21 参照)。このチェッカーは、 5 つ

の業界標準 PRBS パターンのうち 1 つをチェックするように設定できます。チェッカーは自己同期タイプで、カンマ

アライメントまたはデコード実行前の入力データに対して実行されます。この機能を使用して、チャネルのシグナル

インテグリティを検証できます。


表 4-24 に、パターンチェッカーのポートを示します。


図 4-21: RX パターンチェッカーブロック

表 4-24: パターンチェッカーのポート


RXPRBSCNTRESET 入力 RXUSRCLK2 PRBS エラーカウンターをリセットします。

RXPRBSSEL[3:0] 入力 RXUSRCLK2 レシーバーの PRBS チェッカーのテストパターンを制御し

ます。有効な設定は次のとおりです。

4'b000: 標準動作モード (PRBS チェッカーはオフ)

4’b0001: PRBS-7

4’b0010: PRBS-9

4’b0011: PRBS-15

4’b0100: PRBS-23

4’b0101: PRBS-31

パターンの変更後、 RX パターンチェッカーが取得した

リンクを再度確立できるように、 RX のリセット

(GTRXRESET、 RXPMARESET、または RXPCSRESET)

もしくは PRBS エラーカウンターのリセット

(RXPRBSCNTRESET) を実行します。 PRBS 以外のパター

ンに対してチェックは実行されません。

PolarityInversion SIPO

ErrorCounter(32 bits)

PRBS-31 Pattern Checker



PRBS-7 Pattern CheckerRX_PRBS_ERR_CNT

RXPRBSERR

RXDATARXPRBSSEL

Error


X19668-081717





表 4-25 および表 4-26 に、パターンチェッカーの属性を示します。

RXPRBSERR 出力 RXUSRCLK2 PRBS エラーが発生したことを示すステータス出力です。

正確なビットエラー数は RX_PRBS_ERR_CNT 読み出すと

わかります。

RXPRBSLOCKED 出力 RXUSRCLK2 リセット後の RXPRBS_LINKACQ_CNT XCLK サイクル間、

RX PRBS チェッカーがエラーのない状態を確認したこと

を示します。いったん High にアサートされると、 RX パ

ターンチェッカーが RX のリセット (シーケンシャルモー

ドの GTRXRESET、 RXPMARESET、または

RXPCSRESET) もしくは PRBS エラーカウンターのリセッ

ト (RXPRBSCNTRESET) によってリセットされるまで、

RXPRBSLOCKED はディアサートされません。

表 4-25: パターンチェッカーの属性


RXPRBS_ERR_LOOPBACK 1 ビットバイナリ 1 に設定された場合、 RXPRBSERR ビットが同じ GTY トラン

シーバーの TXPRBSFORCEERR へ内部ループバックされます。

これによって、データクロック乗せ換えの交差を懸念せずに、

同期および非同期ジッター耐性テストが可能になります。

0 に設定すると、TXPRBSFORCEERR が TX PRBS に対応します。

RXPRBS_LINKACQ_CNT 整数 RX パターンチェッカーのリンク取得カウントです。出力ポー

ト RXPRBSLOCKED と併用します。 RX PRBS チェッカーに

よって、PRBS データが RXPRBS_LINKACQ_CNT XCLK サイク

ル間エラーのない状態であることが確認されたら、

RXPRBSLOCKED は High にアサートされます。有効な範囲は 15 ～ 255 です。

表 4-26: パターンチェッカーの DRP 読み出し専用レジスタ


RX_PRBS_ERR_CNT 32 ビットバイナリ PRBS エラーカウンターです。このカウンターは RXPRBSCNTRESET のアサートでリセットされます。入力デー

タでシングルビットエラーが発生すると、このエラーカウン

ターが 1 つずつインクリメントします。このため、入力データ

で複数ビットエラーが発生すると、シングルビットエラーが

カウントされます。カウンターは、ビットエラーの実際の数の

分だけインクリメントします。 RXPRBSLOCKED が High にア

サートされると、カウントが開始します。カウンターは 32'hFFFFFFFF で飽和状態になります。このエラーカウン

ターへは、 DRP インターフェイスを介してのみアクセスできま

す。 DRP は各動作で 16 ビットデータしか出力しないため、完

全な 32 ビット値を読み出すには 2 つの DRP トランザクション

を完了させる必要があります。

エラーカウンターを正しく読み出すには、アドレス 0x25E の下位 16 ビットを初に読み出した後、アドレス 0x25F の上位 16 ビットを読み出します。この読み出しシーケンスに従う必要

があります。

表 4-24: パターンチェッカーのポート (続き)






RX バイトおよびワードアライメント

機能の説明

シリアルデータをパラレルデータとして使用できるようにするには、データをシンボルの境界に揃える必要があり

ます。このアライメントを実行するため、トランスミッターは通常カンマと呼ばれる識別可能なシーケンスを送信

します。レシーバーは、入力データ内でカンマを検索します。レシーバーでカンマが検出されると、カンマがバイ

ト境界に移動して、受信したパラレルワードが送信されたパラレルワードと一致します。

図 4-22 に、 10 ビットカンマへのアライメントを示します。 RX が受信したアラインされていないビットは右側にあ

ります。カンマを含むシリアルデータは、中央でハイライトされています。バイトアラインされた RX パラレルデータは左側にあります。

図 4-23 では、 TX パラレルデータを左側に示し、 RX が受信するカンマアライメント後の識別可能なパラレルデー

タを右側に示します。


図 4-22: カンマアライメントの詳細図 (10 ビットカンマへのアライメント )

10010

Alignment BlockFinds Comma

Transmitted First

Stream of Serial Data

10110110010101001000101010101011001101100001001 0011010111 0011001110 0101111100

All Subsequent DataAligned to Correct

Byte BoundaryX19669-091117


図 4-23: カンマアライメントのパラレルデータ (SHOW_REALIGN_COMMA = TRUE)

TX Parallel Data RX Parallel Data

Time

Non-alignedData

Comma

Data1

Data2

Data0

Comma

Data1

Data2

X19670-081717





カンマアライメントの有効化

カンマアライメントブロックを有効にするには、 RXCOMMADETEN ポートを High に駆動します。

RXCOMMADETEN を Low に駆動すると、ブロックがバイパスされてレイテンシが小になります。

カンマパターンの設定

ブロックが入力データストリーム内で検索するカンマパターンを設定するには、 ALIGN_MCOMMA_VALUE、

ALIGN_PCOMMA_VALUE、および ALIGN_COMMA_ENABLE 属性を使用します。カンマの長さは、

RX_DATA_WIDTH で決定されます (306 ページの表 4-53 参照)。図 4-24 では、 ALIGN_COMMA_ENABLE によって、

各カンマの値が部分的にパターン一致可能になっています。

図 4-25 に、 ALIGN_COMMA_DOUBLE = TRUE の場合でのカンマパターンの組み合わせを示します。

図 4-26 に、 ALIGN_COMMA_ENABLE でカンマを結合して構成した、ワイルドカードを含む 20 ビットのカンマパ

ターンを示します。 ALIGN_COMMA_DOUBLE が TRUE の場合、 MCOMMA パターンと PCOMMA パターンが組み

合わせられ、ブロックでは連続した 2 つのカンマが検索されます。カンマ内のビット数は RX_DATA_WIDTH で決定

されます。 16 ビットまたは 20 ビットのいずれかのカンマアライメントモードを利用できます。 2 つの連続カンマ

は、受信データ内に ALIGN_PCOMMA_VALUE で定義された PCOMMA があり、その後にすぐ

ALIGN_MCOMMA_VALUE で定義された MCOMMA がある場合にのみ検出されます (2 つのカンマパターン間に余

分なビットは含まれない)。


図 4-24: カンマパターンのマスク


図 4-25: 拡張されたカンマパターン定義

0 1 0 11111 0 0

x x x 11111 0 0

0 0 0 1111111

ALIGN_MCOMMA_VALUEor

ALIGN_PCOMMA_VALUEPattern Required forComma Detection

(x = don’t care)

ALIGN_COMMA_ENABLE

X19671-081717

ALIGN_MCOMMA_VALUE ALIGN_PCOMMA_VALUE

X19672-081717





カンマアライメントの有効化

カンマアライメントが有効なときにカンマが検出される限り、それらはシンボルの境界に揃えられます。

MCOMMA パターンに揃えるには、 RXMCOMMAALIGNEN を High に駆動し、 PCOMMA パターンに揃えるには、

RXPCOMMAALIGNEN を High に駆動します。いずれかのパターンに揃える場合は、両方のイネーブルポートを駆

動します。 ALIGN_COMMA_DOUBLE が TRUE の場合、 2 つのイネーブルポートは常に同じ値を駆動する必要があ

ります。

アライメントステータス信号

MCOMMA または PCOMMA アライメントが有効の間、ブロックはカンマパターン一致機能により、シンボルの境

界に再び揃えられます。アライメントが適切に完了すると、ブロックでは RXBYTEISALIGNED が High に保持され

ます。この時点で、 RXMCOMMAALIGNEN および RXPCOMMAALIGNEN を Low に駆動してアライメント機能をオ

フにすると、回路アライメントの状態を維持できます。 RXBYTEISALIGNED を High にするには、 PCOMMA に対す

る RXPCOMMAALIGNEN を TRUE に設定する必要があります。同様に、 RXBYTEISALIGNED を High にするには、

MCOMMA に対する RXMCOMMAALIGNEN を TRUE に設定する必要があります。カンマは、 RXBYTEISALIGNED

が High の間に到達可能です。カンマが境界に揃えられて到達する場合、変更はありません。カンマがずれた位置に

到達すると、ブロックでは、再びカンマが揃うまで RXBYTEISALIGNED がディアサートされます。到達したカンマ

に対してアライメントが有効のままのとき、ブロックは自動的に新しいカンマをも近接した境界に揃えて、

RXUSRCLK2 の 1 サイクル間、 RXBYTEREALIGN を High に駆動します。

5Gb/s よりも高いラインレートで動作し、システムに過剰なノイズが発生するアプリケーションでは、有効なデー

タが存在しない場合に、バイトアラインブロックによってデータが間違ったバイト境界に揃えられ、

RXBYTEISALIGNED 信号が不正にアサートされます。このようなアプリケーションでは、 RXBYTEISALIGNED 信

号 (インジケーター ) およびデータの有効性を確認するためにシステムレベルチェックの準備が整っている必要があ

ります。

PCIe および SATA のような RX OOB ブロックを使用するシステムでは、有効なバイト境界にロックして

RXBYTEISALIGNED 信号をアサートした後、バイトアラインブロックはバイト境界に変更がなくても

RXBYTEISALIGNED 信号をディアサートする可能性があります。このようなアプリケーションでは、

RXBYTEISALIGNED は、初のアサート後、バイト境界が変更された際の有効なインジケーターとして利用できま

せん。


図 4-26: 拡張したカンマパターンのマスク

0010100010

xx10100001

0011111111

0010100001

0011111111

xx10100010

0011111111

ALIGN_MCOMMA_VALUEand

ALIGN_PCOMMA_VALUE(ALIGN_COMMA_DOUBLE = TRUE) Pattern Required for

Comma Detection(x = don’t care)

ALIGN_COMMA_ENABLEX19673-081717





アライメントの境界

アライメントで有効な境界は、 ALIGN_COMMA_WORD および RX_INT_DATAWIDTH で定義されます。有効な境界

の間隔は RX_DATA_WIDTH で指定され、有効な境界位置の数は RXDATA インターフェイスのバイト数によって決

定されます (X_DATA_WIDTH および RX_INT_DATAWIDTH の設定は、 302 ページの表 4-49 参照)。図 4-27 に、選択

可能な境界を示します。


図 4-27: カンマアライメントの境界

ALIGN_COM M A_W ORD

16/20 (2-byte)

Possible RX Alignments(Grey = Com m a Can Appear on Byte)

16/20 (2-byte)

16/20 (2-byte)

0 (2-byte)

0 (2-byte)

0 (2-byte)

1

2

4 Invalid Configuration

32/40 (4-byte)

32/40 (4-byte)

32/40 (4-byte)

0 (2-byte)

0 (2-byte)

0 (2-byte)

1

2

4

Byte0Byte1

Byte0Byte1

32/40 (4-byte)

32/40 (4-byte)

32/40 (4-byte)

1 (4-byte)

1 (4-byte)

1 (4-byte)

1

2

4

64/80 (8-byte)

64/80 (8-byte)

64/80 (8-byte)

1 (4-byte)

1 (4-byte)

1 (4-byte)

1

2

4 Byte4Byte5Byte6Byte7

Byte0Byte1Byte2Byte3










RX_DATA_W IDTH RX_INT_DATAW IDTH

Invalid Configuration

X19674-091117





手動アライメント

RXSLIDE は、パラレルデータアライメントの設定に使用する自動カンマアライメントの代替手段です。 RXSLIDE

が RXUSRCLK2 の 2 サイクル間 High 駆動する間、パラレルデータが 1 ビットシフトします。 RXSLIDE は、使用さ

れる前に少なくとも RXUSRCLK2 の 32 サイクル間 Low 駆動する必要があります。

図 4-28 に、 RXSLIDE_MODE = PCS の RXSLIDE を使用した手動アライメント実行前と実行後の波形を示します。

RXSLIDE_MODE = PCS が使用される場合、 RXSLIDE パルスが連続して出力されるときのビットシフト位置の値も

また、 ALIGN_COMMA_WORD、 RX_DATA_WIDTH、および RX_INT_DATAWIDTH で設定したカンマアライメン

トバウンダリによって決定されます。たとえば、 RX_DATA_WIDTH が 20 ビットで ALIGN_COMMA_WORD が 1 の

場合、 9 番目のスライド動作後のスライド位置は 0 に戻ります。同様の RX_DATA_WIDTH 設定で

ALIGN_COMMA_WORD が 2 の場合、 19 番目のスライド動作後にスライド位置が 0 に戻ります。このため

RXSLIDE_MODE = PCS では、RX_INT_DATAWIDTH = 1 (4 バイト ) および ALIGN_COMMA_WORD = 4 の場合に大

で 40 ビットのスライドが可能になります。


1. RXDATA でのスライド開始からスライド完了までのレイテンシは、データパスのアクティブ RX PCS ブロック

数によって異なります。


図 4-28: RXSLIDE を使用した手動データアライメント (RX_DATA_WIDTH = 20 ビット、 RXSLIDE_MODE = PCS)

RXUSRCLK2

RXSLIDE

RXDATA

TXDATA 00000000001001111100

00000000000010011111 0000000000100111110000000000000100111110

Slide results on RXDATA after several cycles of latency

through the PCS path

A minimum of 32 RXUSRCLK2 cyclesare required between two RXSLIDE pulses

X19675-081717





図 4-29 に、 RXSLIDE_MODE = PMA の RXSLIDE を使用した手動アライメント実行前と実行後の波形を示します。

このモードでは、 RXSLIDE パルスが出力されるたびにデータが 1 ビット分右方向へシフトされますが、後のデー

タがバスに送信される前に、ビットが左方向にシフトした中間データも一部存在することがあります。

RXSLIDE_MODE = PMA が使用される場合、 RX のリカバリクロックの位相 (RXOUTCLKSEL = 3'b010 の場合は

RXOUTCLK、 RX_XCLK_SEL = 「RXDES」の場合は XCLK) は、代替 RXSLIDE パルスごとに 2UI 分シフトします。


1. RXDATA でのスライド開始からスライド完了までのレイテンシは、データパスのアクティブ RX PCS ブロック

数によって異なります。


図 4-29: RXSLIDE を使用した手動データアライメント (RX_DATA_WIDTH = 20 ビット、 RXSLIDE_MODE = PMA)

RXUSRCLK2

RXSLIDE

RXDATA

TXDATA 00000000001001111100

00000000000010011111 10000000000001001111 1100000000000010011100000000000100111110

Intermediate Data

Slide results on RXDATA after several cycles of latency through

the PCS path

A minimum of 32 RXUSRCLK2cycles are required between two

RXSLIDE pulses

X19676-081717






表 4-27 に、 RX バイトおよびワードアライメントのポートを示します。

表 4-27: RX バイトおよびワードアライメントのポート


RXBYTEISALIGNED 出力 RXUSRCLK2 カンマ検出およびリアライメント回路からの信号であり、

パラレルデータストリームが、カンマ検出に従ってバイ

ト境界に適切に揃えられているときに High になります。

0: パラレルデータストリームがバイト境界に揃えられ

ていない

1: パラレルデータストリームがバイト境界に揃えられ

ている

RXBYTEISALIGNED がアサートされてから揃えられた

データが RX インターフェイスで使用できるようになる

までには、数サイクルが必要です。

RXPCOMMAALIGNEN = TRUE のときは、

RXBYTEISALIGNED が正のカンマアライメントに対応

し、 RXMCOMMAALIGNEN = TRUE のときは、

RXBYTEISALIGNED が負のカンマアライメントに対応し

ます。

231 ページの「アライメントステータス信号」に、この

信号が正しい動作にならない条件をいくつか説明します。

RXBYTEREALIGN 出力 RXUSRCLK2 カンマ検出およびリアライメント回路からの信号で、カ

ンマ検出によって、シリアルデータストリーム内のバイ

トアライメントが変更したことを示します。

0: バイトアライメントに変更なし

1: バイトアライメントに変更あり

アライメントが起こるとデータの損失や重複が生じる場

合があり、データエラー (および、 8B/10B デコーダーの

使用時はディスパリティエラー ) が発生する可能性があ

ります。

RXCOMMADET 出力 RXUSRCLK2 カンマアライメントブロックでカンマが検出されると、ア

サートされます。この信号は、 RX インターフェイスでカ

ンマが使用可能となる数サイクル前にアサートされます。

0: カンマは未検出

1: カンマを検出

RXCOMMADETEN 入力 RXUSRCLK2 カンマ検出およびアライメント回路の使用を制御します。

0: カンマ検出およびアライメント回路をバイパス

1: カンマ検出およびアライメント回路を使用

カンマおよびアライメント回路をバイパスする場合、 RX

データパスのレイテンシが削減されます。





RXPCOMMAALIGNEN 入力 RXUSRCLK2 正のカンマが検出されると、バイト境界が揃えられます。

0: 無効

1: 有効

RXMCOMMAALIGNEN 入力 RXUSRCLK2 負のカンマが検出されると、バイト境界が揃えられます。

0: 無効

1: 有効

RXSLIDE 入力 RXUSRCLK2 RXSLIDE は、カンマアライメントの手動制御を行う場合

に使用します。 RXSLIDE がアサートされると、バイトア

ライメント機能によって 1 ビット調整されます。つまり、

この信号がインターコネクトロジックによるバイトアラ

イメントの決定や制御を許可します。 RXSLIDE がアサー

トされるたびに 1 回調整されます。 RXSLIDE は、少なく

とも RXUSRCLK2 の 2 サイクルのパルス幅だけアサート


再調整のため再びアサートする場合は、 RXSLIDE を少な

くとも RXUSRCLK2 の 32 サイクル間 Low 駆動する必要

があります。

RXSLIDE のアサートは、通常のカンマアライメント動作

より優先されます。

正しく動作させるには、次の設定を行う必要があります。

RXPCOMMAALIGNEN = 0

RXMCOMMAALIGNEN = 0

RXCOMMADETEN = 1

SHOW_REALIGN_COMMA = FALSE

表 4-27: RX バイトおよびワードアライメントのポート (続き)






表 4-28 および表 4-29 に、 RX バイトおよびワードアライメントの属性を示します。

表 4-28: RX バイトおよびワードアライメントの属性


ALIGN_COMMA_WORD 整数マルチバイトのデータパスで検出されたカンマのアライメント

を制御します。

1: 2 バイトインターフェイスの場合は 2 バイト、4 バイトイン

ターフェイスの場合は 4 バイト、 8 バイトインターフェイスの

場合は 8 バイトにカンマを揃える。

カンマは、 RXDATA の偶数バイトまたは奇数バイトのいずれ

かに揃えることができる。

2: カンマを偶数バイトにのみ揃える。揃えられたカンマは、

2 バイトインターフェイスの場合は RXDATA[9:0]、 4 バイト

インターフェイスの場合は RXDATA[9:0]/RXDATA[29:20]、

8 バイトインターフェイスの場合は

RXDATA[9:0]/RXDATA[29:20]/RX[49:40]/RX[69:60] の偶数バイ

トに確実に揃えられる。

4: カンマを 4 バイト境界に揃える。この設定は、

RX_INT_DATAWIDTH = 0 では利用不可。揃えられたカンマ

は、 4 バイトインターフェイスの場合は RXDATA[9:0]、 8 バイ

トインターフェイスの場合は RXDATA[9:0]/RXDATA[49:40] に

確実に揃えられる。

ALIGN_COMMA_WORD、 RX_DATA_WIDTH、および

RX_INT_DATAWIDTH の異なる設定で利用できるカンマアラ

イメントバウンダリの詳細は、 232 ページの図 4-27 を参照し

てください。

カンマを偶数位置および奇数位置に送信するプロトコルでは、

ALIGN_COMMA_WORD を 1 に設定します。

ALIGN_COMMA_ENABLE 10 ビット

バイナリ

MCOMMA/PCOMMA で入力データに一致する必要があるビッ

ト、および任意の値で問題ないビットを設定します。

10 ビットのマスクビットで、デフォルト値は 1111111111 で

す。マスクにあり、 0 にリセットされるいずれのビットによって

も、 MCOMMA または PCOMMA 内の対応するビットが事実上

Don't Care ビットになります。

ALIGN_COMMA_DOUBLE ブール型正または負のカンマのいずれかのみでカンマ一致を定義するか、

あるいはシーケンスに両方が必要かを指定します。

FALSE: 正のカンマ (PCOMMA) および負のカンマ (MCOMMA)

を別々に扱う。いずれかが一致することでカンマ検出および

アライメントが実行される。

TRUE: 正のカンマの直後に負のカンマがあると、カンマが一

致する。一致パターンは 20 または 16 ビット

(RX_DATA_WIDTH で定義) である。

ALIGN_COMMA_DOUBLE が TRUE の場合、

ALIGN_PCOMMA_DET は ALIGN_MCOMMA_DET と同一、

RXPCOMMAALIGNEN は RXMCOMMAALIGNEN と同一とな

る必要がある。





ALIGN_MCOMMA_VALUE 10 ビット

バイナリ

RXCOMMADET を High 駆動させてパラレルデータを揃えるた

めに負のカンマを定義します。データ受信は右から左の順

(ALIGN_MCOMMA_VALUE [0] が初に受信) です。デフォルト

値は、 10'b1010000011 (K28.5) です。この設定による、

8B/10B エンコードまたはデコードへの影響はありません。

ALIGN_MCOMMA_DET ブール型負のカンマが検出されたときに RXCOMMADET をアサートする

か否かを制御します。

FALSE: 負のカンマが検出されたとき、 RXCOMMADET を

アサートしない

TRUE: 負のカンマが検出されたとき、 RXCOMMADET を

アサートする (この設定によるカンマアライメントへの影響は

ない)

ALIGN_PCOMMA_VALUE 10 ビット

バイナリ

RXCOMMADET を High 駆動させてパラレルデータを揃えるた

めに正のカンマを定義します。データ受信は右から左の順

(ALIGN_PCOMMA_VALUE [0] が初に受信) です。デフォルト

値は、 10'b0101111100 (K28.5) です。この設定による、

8B/10B エンコードまたはデコードへの影響はありません。

ALIGN_PCOMMA_DET ブール型正のカンマが検出されたときに RXCOMMADET をアサートする

か否かを制御します。

FALSE: 正のカンマが検出されると、 RXCOMMADET をアサー

トしない

TRUE: 正のカンマが検出されると、 RXCOMMADET をアサー

トする (この設定によるカンマアライメントへの影響はない)

SHOW_REALIGN_COMMA ブール型リアライメントのため、 RX へカンマパターンを送信するかを定

義します。

FALSE: RX のリアライメントを実行させるカンマを送信しない。

この設定により、 RX データパスのレイテンシを削減できる。

TRUE: RX のリアライメントを実行させるカンマを送信する。

ALIGN_COMMA_DOUBLE = TRUE の場合、または手動アライ

メントを使用する場合は SHOW_REALIGN_COMMA = TRUE

を使用しないようにします。

表 4-28: RX バイトおよびワードアライメントの属性 (続き)






RXSLIDE_MODE 文字列 RXSLIDE モードを指定します。

OFF: デフォルト設定。 RXSLIDE 機能は使用されない。

PCS: PCS を使用して、ビットスリップ機能を実行する。

RXSLIDE が RXUSRCLK2 の 1 サイクル間 High 駆動する間、


RX_INT_DATAWIDTH で設定したカンマアライメントバウン

ダリ内でパラレルデータ (RXDATA) が 1 ビット分左方向へシ

フトする。このモードの場合、 RXOUTCLK のソースが RX

PMA であっても、クロックの位相は変わらない。このオプ

ションを使用する場合は、 SHOW_REALIGN_COMMA を

FALSE に設定する必要がある。

PMA: PMA を使用して、ビットスリップ機能を実行する。

RXSLIDE が RXUSRCLK2 の 1 サイクル間 High 駆動する間、

パラレルデータ (RXDATA) が 1 ビット分右へシフトする。

RXOUTCLK のソースが RX PMA の場合、クロックの位相が変

更される可能性がある。このモードでは、 PCS モードよりも

レイテンシ変動を小限に抑えた小レイテンシが得られる。

このオプションを使用する場合は、

SHOW_REALIGN_COMMA を FALSE に設定する必要がある。

AUTO: 自動化された PMA モード。 RXDATA のモニタリング

や RXSLIDE パルスの送信を行うためのインターコネクトロ

ジックを使用しないため、 RXSLIDE は無視される。 RXSLIDE

は無視される。 PCIe® アプリケーションでは、 FTS レーンのス

キュー調整用にこの設定が使用される。このオプションを使

用する場合は、 SHOW_ALIGN_COMMA を FALSE に設定する

必要がある。

RX マルチレーンバッファーがバイパスされるときは、

RXSLIDE_MODE は AUTO または PMA に設定できません。

PMA または AUTO のいずれかのモードで RXSLIDE_MODE を使

用する場合、 RXOUTCLK を利用して RXUSRCLK/RXUSRCLK2

へクロックを供給し、 RXOUTCLKSEL を RXOUTCLKPMA に設

定する必要があります。

RXSLIDE_AUTO_WAIT 整数再びアライメントチェックを行う前に、 PCS が何サイクル間

(RXUSRCLK クロックサイクルに基づく ) PMA の自動スライドを

待機すべきかを定義します。有効な値は、 0 ～ 15 です。デフォ

ルト値は 7 です。ウィザードの推奨値を使用してください。

RX_SIG_VALID_DLY 整数予約。ウィザードの推奨値を使用してください。

COMMA_ALIGN_LATENCY 7 ビット

バイナリ

ロックされているカンマ位置に基づいて入力データをアライン

するバイトアラインブロックが使用する現在のアライメントで

す。このレジスタへは DRP を介してのみアクセス可能です。

表 4-29: RX バイトよびワードアライメントの DRP 読み出し専用レジスタ


COMMA_ALIGN_LATENCY 7 ビット

バイナリ

ロックされているカンマ位置に基づいて入力データをアライン

するバイトアラインブロックが使用する現在のアライメントで

す。このレジスタへは DRP を介してのみアクセス可能です。

表 4-28: RX バイトおよびワードアライメントの属性 (続き)






RX 8B/10B デコーダー

機能の説明

RX で受信するデータが 8B/10B エンコードされる場合は、デコードが必要です。 GTY トランシーバーには、 TX 側

に 8B/10B エンコーダーが 1 つ、そして RX 側に 8B/10B デコーダーが 1 つ内蔵されています。デコーダーには、デー

タパス上に 4 つの 1 バイト 8B/10B デコーダーモジュールが含まれているため、デバイスリソースを使用せずにデー

タをデコードできます。 RX 8B/10B デコーダーの機能は次のとおりです。

1. 2 バイト、 4 バイト、および 8 バイトのインターコネクトロジックインターフェイス動作をサポート

2. 正しいディスパリティが得られるように、ランニングディスパリティのデイジーチェーン接続を提供

3. K 符号およびステータス出力を生成

4. 入力データが 8B/10B エンコードされていない場合は、バイパス可能

5. Not-in-Table エラー発生時に、 10 ビットのリテラルエンコード値を出力

8B/10B のビットおよびバイト順序

8B/10B デコーダーへ入力されるビット順序は、付録 A 「8B/10B の符号」の順序の逆です。 8B/10B デコードでは

ビット a0 を初に受信する必要がありますが、 GTY トランシーバーでは常にも右にあるビットが初に受信され

ます。したがって、 8B/10B デコーダーは、デコード前に受信データのビット順序を自動的に反転させるよう設計さ

れています。そして、デコードされたデータが RXDATA ポートに現れます。図 4-30 に、 RX_DATA_WIDTH = 20、

40、および 80 の場合での GTY トランシーバー RX によるデータ受信を示します。 8B/10B デコーダーは、

RX_DATA_WIDTH = 160 をサポートしません。 RX_INT_DATAWIDTH = 0 (2 バイトの内部データパス) または 1 (4 バ

イトの内部データパス) に設定する必要があります。 8B/10B デコーダーの後、データはバイトに再構築されて

RXDATA インターフェイスへ送信されます。 RXDATA で使用されるビット数と対応するバイト順序は、

RX_DATA_WIDTH によって異なります。

• RX_DATA_WIDTH = 20 の場合は、 RXDATA[15:0] のみ使用



8B/10B デコーダーがバイパスされ、 RX_DATA_WIDTH が 10 の倍数に設定されている場合は、次のフォーマットで

10 ビットのキャラクターが RX データインターフェイスへ送られます。

• 対応する RXCTRL1 は 9 番目のビットを示す


• 対応する RXDATA バイトは [7:0] ビットを示す






図 4-30: 8B/10B デコーダーでのビットおよびバイト順序

H1 G1 F1 E1 D1 C1 B1 A1

8B/10B

H0 G0 F0 E0 D0 C0 B0 A0

j1 h1 g1 f1 i1 e1 d1 c1 b1 a1 j0 h0 g0 f0 i0 e0 d0 c0 b0 a0


RX_DATA_WIDTH = 20

RX_DATA_WIDTH = 40

RX_DATA_WIDTH = 80

8B/10B

8B/10B

RXDATA

RXDATA

MSB

MSB LSB

MSB LSB

LSB

ReceivedLast

ReceivedFirst

ReceivedLast

ReceivedFirst

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0


15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0


31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

RXDATA H1 G1 F1 E1 D1 C1 B1 A1 H0 G0 F0 E0 D0 C0 B0 A0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0


31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

RXDATA H5 G5 F5 E5 D5 C5 B5 A5 H4 G4 F4 E4 D4 C4 B4 A4

47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 32


63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 48



ReceivedFirst

ReceivedLast

X19677-081717





RX ランニングディスパリティ

ディスパリティチェックが実行され、 RXDATA のデータバイトが不正なディスパリティで到達すると、デコーダー

は対応する RXCTRL1 を High に駆動します。 8B/10B デコーダーでは、ディスパリティエラーだけではなく、 20

ビットの Out-of-Table エラーコードも検出されます。デコーダーが有効でも、受信した 10 ビットキャラクターを付

録 A 「8B/10B の符号」に示す有効な 8B/10B キャラクターにマップできない場合は、デコーダーが RXCTRL3 ポー

トを High に駆動します。デコードされない 10 ビットのキャラクターは、次のフォーマットで RX データインター

フェイスを介してデコーダーから出力されます。



• 対応する RXDATA バイトは [7:0] ビットを示す

図 4-31 に、正しいデータ (A)、ディスパリティエラーがあるデータ (B)、 Out-of-Table キャラクター (C) をデコーダー

が受信した場合の RX データインターフェイスの波形を示します。

特殊文字

8B/10B デコードには、制御機能に頻繁に使用される特殊文字 (K 符号) が含まれます。 RXDATA が K 符号の場合、デ

コーダーでは RXCTRL0 が High に駆動されます。

DEC_PCOMMA_DETECT が TRUE の場合、 RXDATA が正の 8B/10B カンマのときは常に、デコーダーは対応する

RXCTRL2 を High に駆動します。 DEC_MCOMMA_DETECT が TRUE の場合、 RXDATA が負の 8B/10B カンマのとき

は常に、デコーダーは対応する RXCTRL2 を High に駆動します。


図 4-31: 8B/10B エラーがある RX データ

RXUSRCLK2

RXDATA Out ofTable

DispError

GoodData

RXCTRL1

RXCTRL3

A B C

GoodData

X19678-082417






表 4-30 に、 RX 8B/10B エンコーダーで必要なポートを示します。

表 4-30: RX 8B/10B デコーダーのポート


RX8B10BEN 入力 RXUSRCLK2 カンマ検出/アライメントブロック直後の RX データパスで 8B/10B

デコーダーの使用を選択します。この入力が Low の場合、リテラ

ル 10 ビットデータは {RXCTRL1, RXCTRL0, RXDATA<8 bits>} と

して出力されます。

1: 8B/10B デコーダーを使用

0: 8B/10B デコーダーをバイパス (レイテンシ削減)

RXCTRL2[7:0] 出力 RXUSRCLK2 High の場合、 RXDATA の対応するデータバイトが K 符号である

ことを示します。

RXCTRL2[7] は RXDATA[63:56] に対応








RXCTRL0[15:0] 出力 RXUSRCLK2 High の場合、 8B/10B デコードが有効のときに RXDATA の対応す

るデータバイトが K 符号であることを示します。RXCTRL0[15:8]

は使用しません。









8B/10B デコーダーがバイパスされている場合、または

RXCTRL3 の対応するビットが High 駆動している場合、この

ビット 8 はデコードされていないデータとなる。詳細は、

302 ページの「RX インターフェイス」を参照。





RXCTRL1[15:0] 出力 RXUSRCLK2 High の場合、 RXDATA の対応するデータバイトにはディスパリ

ティエラーがあることを示します。 RXCTRL1[15:8] は使用しま

せん。









8B/10B デコーダーがバイパスされている場合、または

RXCTRL3 の対応するビットが High 駆動している場合、この

ビット 9 はデコードされていないデータとなる。詳細は、

302 ページの「RX インターフェイス」を参照。

RXCTRL3[7:0] 出力 RXUSRCLK2 High の場合、 RXDATA の対応するデータバイトが 8B/10B テーブ

ルの有効なキャラクターではなかったことを示します。









表 4-31: RX 8B/10B デコーダーの属性


RX_DISPERR_SEQ_MATCH 文字列デコードされたバイトのディスパリティエラーがチャネル

ボンディングやクロックコレクションシーケンスのイン

ジケーターと一致すべきかを指定します。

TRUE の場合、ディスパリティエラーステータスが一致し

ます。

FALSE の場合、ディスパリティエラーステータスを無視

します。

DEC_MCOMMA_DETECT 文字列 TRUE の場合、 MCOMMA が検出されるとバイト単位のフ

ラグ RXCTRL2 が High 駆動します。

FALSE の場合、負のカンマが検出されると RXCTRL2 が

Low 駆動します。

表 4-30: RX 8B/10B デコーダーのポート (続き)






8B/10B デコーダーの有効化/無効化

8B/10B デコーダーを有効にするには RX8B10BEN を High に駆動する必要があります。 8B/10B デコーダーが有効の

場合は、 RX_DATA_WIDTH を 10 の倍数 (20、 40、または 80) に設定する必要があります。

GTY レシーバーパス上の 8B/10B デコーダーを無効にするには、 RX8B10BEN を Low に駆動する必要があります。

デコーダーが無効の場合は、 RX_DATA_WIDTH を 8 または 10 の倍数 (16、 20、 32、 40、 64、 80、 128 または 160) に

設定できます。 8B/10B デコーダーをバイパスした場合の RXDATA ポートの動作については、 302 ページの「RX イ

ンターフェイス」で説明しています。

RX バッファーのバイパス

機能の説明

RX エラスティックバッファーのバイパスは、 GTY トランシーバーのアドバンス機能です。 RX エラスティック

バッファーをバイパスする場合、 PMA パラレルクロックドメイン (XCLK) と RXUSRCLK ドメイン間の位相差調整

を行うために RX 位相アライメント回路が使用されます。また、温度や電圧の変化に対応するために RXUSRCLK を

調整して、 RX 遅延の調整も行います。 RX の位相と遅延の調整は、 GTY トランシーバーで自動実行できますが、手

動で制御することも可能です。図 4-40 に、 XCLK ドメインと RXUSRCLK ドメインを示します。表 4-35 では、バッ

ファーと位相アライメントの比較を示します。

RXUSRCLK および RXUSRCLK2 のソースとして RX でリカバリクロックを使用する場合は、レイテンシを削減する

ために RX エラスティックバッファーをバイパスできます。 RX エラスティックバッファーをバイパスすると、 RX

データパスを通過する際のレイテンシが削減されて確定的になりますが、クロックコレクションおよびチャネルボ

ンディングは使用できません。

DEC_PCOMMA_DETECT 文字列 TRUE の場合、 PCOMMA が検出されるとバイト単位のフ

ラグ RXCTRL2 が High 駆動します。

FALSE の場合、正のカンマが検出されると RXCTRL2 が

Low 駆動します。

DEC_VALID_COMMA_ONLY 文字列 TRUE の場合、 IEEE 802.3 で有効なカンマ K28.1、 K28.5、

および K28.7 が検出された場合にのみ、バイト単位のフラ

グ RXCTRL2 が High 駆動します。

FALSE の場合、 RXCTRL2 は正または負

(DEC_PCOMMA_DETECT および

DEC_MCOMMA_DETECT の設定に依存) の 8B/10B カンマ

検出に使用されます。

RX_DATA_WIDTH 3 ビットバイナリ RXDATA ポートのビット幅を設定します。 8B/10B エン

コーダーが有効の場合、 RX_DATA_WIDTH は 20 ビット、

40 ビット、または 80 ビットに設定される必要があります。

有効な設定値は 16、 20、 32、 40、 64、 80、 128、および

160 です。

表 4-31: RX 8B/10B デコーダーの属性 (続き)






図 4-32 に、 RX エラスティックバッファーのバイパスが可能な位相アライメントを示します。 RX 位相アライメント

が実行される前は、 PMA パラレルクロックドメイン (XCLK) と RXUSRCLK ドメイン間に保証された位相関係はあ

りません。 RX 位相アライメント回路により、 CDR から調整された RX リカバリクロックが選択されるため、 XCLK

および RXUSRCLK 間に大きな位相差はなくなります。

RX マルチレーンバッファーがバイパスされるときは、 RXSLIDE_MODE は AUTO または PMA に設定できません。


表 4-32 に、 RX バッファーをバイパスする場合のポートを示します。


図 4-32: RX 位相アライメントを使用する場合

SIPO

DFE

RX OOB

RXEQ

RX CDR

RXClock

Dividers

Polarity

PRBSChecker

CommaDetect

andAlign 8B/10B

Decoder RXElasticBuffer RX

Gear-box

RXInterface

RX StatusControl

RX PIPEControl


Architecture


To TX ParallelData (Far-EndPMA Loopback)

To TX ParallelData (Far-End PCS

Loopback)

Device ParallelClock

(RXUSRCLK2)

PCS ParallelClock

(RXUSRCLK)

PMA ParallelClock

(XCLK)

RX SerialClock

Bypass RX Elastic Buffer

After RX phase alignment:- SIPO parallel clock phase matches RXUSRCLK phase.- No phase difference between XCLK and RXUSRCLK.

X19679-090717

表 4-32: RX バッファーのバイパスポート


RXPHDLYRESET 入力非同期 RXUSRCLK を遅延調整タップの中央に強制的に配置す

るための、 RX 位相アライメントのハードリセットで

す。遅延調整タップは、全範囲が ±4ns、低範囲が ±2ns

です。このハードリセットは、その他すべての RX バッ

ファーバイパス入力ポートが Low に設定されている場

合に、 GTY トランシーバーが RX の位相および遅延調整

を自動的に開始するために使用されます。

RXDLYSRESET は、位相および遅延調整のためだけに

使用することを推奨します。

RXPHALIGN 入力非同期 RX 位相アライメントを設定します。自動調整モードを

使用する場合は Low に設定します。

RXPHALIGNEN 入力非同期 RX 位相アライメントを有効にします。自動調整モード

を使用する場合は Low に設定します。





RXPHDLYPD 入力非同期 RX の位相および遅延調整回路の電源切断に使用します。

a) RXPD がアサートされている場合、あるいは

c) RXOUTCLKSEL が 3'b010 に設定されているにもか

かわらずリカバリクロックが利用できない場合は、

High に接続してください。 RX バッファーをバイパスす

る場合の通常動作時は Low に接続してください。

0: RX の位相および遅延調整回路に電源を投入

1: RX の位相および遅延調整回路の電源を切断

RXPHOVRDEN 入力非同期 UltraScale FPGA のみ:


RXDLYSRESET 入力非同期 RXUSRCLK を遅延調整タップの中央に徐々にシフトさ

せるための RX 遅延調整ソフトリセットです。遅延調整

タップは、全範囲が ±4ns、低範囲が ±2ns です。このソ

フトリセットは、その他すべての RX バッファーバイ

パス入力ポートが Low に設定されている場合に、 GTY

トランシーバーが RX の位相および遅延調整を自動的に

開始するために使用されます。

RXDLYBYPASS 入力非同期 RX の遅延調整をバイパスする場合に使用します。

0: RX の遅延調整回路を使用。

1: RX の遅延調整回路をバイパス。

RXDLYEN 入力非同期 RX 遅延調整回路を有効にします。自動調整モードを使

用する場合は Low に設定します。

RXDLYOVRDEN 入力非同期 RX の遅延調整カウンターのオーバーライドを有効にし

ます。使用しない場合は Low に設定します。

0: 通常動作

1: RXDLY_CFG[14:6] の値で RX 遅延調整カウンター

をオーバーライド

RXPHALIGNDONE 出力非同期 RX の位相アライメント完了を示します。 RX の自動位

相および遅延調整が実行されている場合、

RXDLYSRESETDONE がアサートされた後に

RXPHALIGNDONE の 2 番目の立ち上がりエッジが検出

されると、 RX の位相および遅延調整が完了したことを

示します。

RXDATA のデータのアライメントは、

RXPHALIGNDONE の 2 番目の立ち上がりエッジ後に変

更できます。

RXDLYSRESETDONE 出力非同期 RX の遅延調整ソフトリセットが完了したことを示し

ます。

RXSYNCMODE 入力非同期 0: RX バッファーバイパススレーブレーン

1: RX バッファーバイパスマスターレーン

マルチレーン手動モードで使用します。

表 4-32: RX バッファーのバイパスポート (続き)






表 4-33 に、 RX バッファーの属性を示します。

RXSYNCALLIN 入力非同期シングルレーン自動モード : それぞれの

RXPHALIGNDONE へ接続します。

マルチレーン自動モード : マスターおよびすべてのス

レーブレーンの RXPHALIGNDONE の AND 回路を介し

た信号へ接続します。

マルチレーン手動モード : マルチレーン手動モードで使

用します。

RXSYNCIN 入力非同期マルチレーン自動モードアプリケーションでのみ有効

です。 RX バッファーバイパスマスターレーンから

RXSYNCOUT へ接続します。

RXSYNCOUT 出力非同期マルチレーン自動モードアプリケーションの RX バッ

ファーバイパスマスターレーンでのみ有効です。マル

チレーンアプリケーションの各レーンの RXSYNCIN へ

接続します。

RXSYNCDONE 出力非同期 RX バッファーをバイパスする場合の位相アライメント

プロセスが完了したことを示します。自動モード動作の

RX バッファーバイパスマスターレーンでのみ有効です。

RXSLIPOUTCLK 入力 RXUSRCLK2 予約。ウィザードの推奨値を使用してください。

RXSLIPPMA 入力 RXUSRCLK2 予約。ウィザードの推奨値を使用してください。

RXPHALIGNERR 出力非同期 RX 位相アライメントエラーです。

表 4-33: RX バッファーバイパスの属性


RXBUF_EN ブール型 RX エラスティックバッファーの使用またはバイパスを指定します。

TRUE: RX エラスティックバッファーを使用 (デフォルト )

FALSE: RX エラスティックバッファーをバイパス (アドバンス

機能)

RX_XCLK_SEL 文字列 RX パラレルクロックドメイン (XCLK) を駆動するクロックを選択

します。

RXDES: XCLK のソースとして RX リカバリクロックを選択。

RX エラスティックバッファーを使用するときに使用。

RXUSR: XCLK のソースとして RXUSRCLK を選択。 RX エラス

ティックバッファーをバイパスするときに使用。

RXPMA: 予約。

RXPH_MONITOR_SEL 5 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RXPHDLY_CFG 16 ビットバイナリ RX の位相および遅延調整回路のコンフィギュレーションです。

RX の遅延調整タップを全範囲の ±4ns に設定する場合は、

RXPHDLY_CFG[13] = 1 を使用します。 RX の遅延調整タップを全範

囲の ±2ns に設定する場合は、 RXPHDLY_CFG[13] = 0 を使用します。


表 4-32: RX バッファーのバイパスポート (続き)






RX バッファーバイパスの使用モード

RX 位相アライメントは、 1 つのチャネル (シングルレーン) または 1 つの RXOUTCLK (マルチレーン) を共有する

チャネルグループに対してのみ実行可能です。 RX バッファーバイパスはシングルレーン自動モード、および手動

および自動モードのマルチレーンアプリケーションをサポートします (表 4-34 参照)。

RXDLY_CFG 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RXDLY_LCFG 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RX_DDI_SEL 6 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RXSYNC_MULTILANE 1 ビットバイナリマルチレーンインターフェイスの一部として使用されるか否かを

指定します。自動モードの RX バッファーバイパスマスターレー

ンでのみ有効です。

0: シングルレーンモードで使用

1: マルチレーンモードで使用

RXSYNC_SKIP_DA 1 ビットバイナリ遅延調整プロセスをスキップするか否かを指定します。自動モー

ドの RX バッファーバイパスマスターレーンでのみ有効です。

0: RX 遅延調整プロセスを実行

1: RX 遅延調整プロセスをスキップ

RXSYNC_OVRD 1 ビットバイナリ手動モードを優先させる場合に使用します。

0: RX バッファーバイパスの自動モードが有効

1: RX バッファーバイパスの手動モードを使用。 RX バッファー

のバイパス制御をインターコネクトロジックにインプリメント

する

TST_RSV[0] 1 ビットバイナリ 0: 通常

1: データ遅延挿入 (DDI) の遅延設定を RX_DDI_SEL 属性でオー

バーライドする

RX_CLK_SLIP_OVRD 5 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RXPHBEACON_CFG 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RXPHSAMP_CFG 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。

RXPHSLIP_CFG 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。

表 4-34: RX バッファーバイパスの使用モード

RX バッファーのバイパス GTY トランシーバー

シングルレーン自動

マルチレーン手動または自動

注記:1. スタックドシリコンインターコネクト (SSI) テクノロジデバイスでは、 RX_INT_DATAWIDTH =

RX_DATA_WIDTH と設定すると、 SLR 境界をまたぐマルチレーン RX バッファーのバイパスが

サポートされます。

表 4-33: RX バッファーバイパスの属性 (続き)






シングルレーン自動モードで RX バッファーバイパスを使用

RX バッファーをバイパスするには、トランシーバーを次のように設定します。

• RXBUF_EN = FALSE

• RX_XCLK_SEL = RXUSR

• RXOUTCLKSEL = 3'b010 または 3'b101 ― RXOUTCLK のソースとして RX リカバリクロックを選択します。

RX リカバリクロックが選択される場合、 RXOUTCLK が RXUSRCLK のソースとして使用されます。 RXOUTCLK

および選択した RX リカバリクロックが確実に必要な周波数で動作するようにします。 RX エラスティックバッ

ファーをバイパスする場合は、次の条件の後に必ず RX 位相アライメントプロセスを実行します。

• レシーバーのリセットまたは電源投入


• RX のリカバリクロックソースまたは周波数の変更

• RX ラインレートの変更

シングルレーン自動モードで RX バッファーバイパスをセットアップするには、属性を次のように設定します。

• RXSYNC_MULTILANE = 0

• RXSYNC_OVRD = 0

図 4-33 に示すようにポートを設定します。


図 4-33: RX バッファーバイパス — シングルレーン、自動モードポート接続

RXSYNCMODE

RXSYNCALLIN

RXSYNCIN RXSYNCOUT

RXSYNCDONE

RXPHALIGNDONE

1'b1

1'b0

RXDLYSRESET

X19680-081717





図 4-34 に、温度や電圧の変化に対応して RXUSRCLK を調整するのに必要な、自動 RX 位相アライメントと RX 遅延




2. レシーバーのリセットや RX のレート変更などの後、 XCLK と RXUSRCLK の位相を揃えるために、 RX 位相ア

ライメントが実行される必要があります。 RX 位相および遅延調整を開始するには、 RXDLYSRESET をアサート

する前に、既存の RXELECIDLE および RX CDR がロックされるまで待機します。

3. RXDLYSRESETDONE が High になるまで待機します。 RXDLYSRESETDONE は少なくとも 100ns 間アサートさ


4. RXSYNCDONE がアサートされると、アライメントが完了します。この信号は、アライメントが再開されるま

でアサートされたままとなります。

5. RXSYNCDONE がアサートされると、RXPHALIGNDONE によってアライメントの完了および継続が示されます。

6. 温度や電圧の変化に対応するために RXUSRCLK を継続的に調整して、 RX 遅延を調整します。

RX リカバリクロックと RXUSRCLK が安定し、確実にクロック調整で使用できるようにするには、 RX CDR がロッ

クされた後に、必ず RX 位相アライメントを実行する必要があります。 RX エラスティックバッファーをバイパスす

る場合、トランシーバーリセットやレート変更などによる位相差によって、 PMA からの受信データにずれが生じる

可能性があります。インターコネクトロジックインターフェイスで評価された受信データが無効な場合は、 RX

CDR がロックされている間 RX 位相アライメントを繰り返す必要があります。


図 4-34: RX バッファーバイパス例 — シングルレーン自動モード

RXDLYSRESET

RXDLYSRESETDONE

RXPHALIGNDONE

RXSYNCDONE

X19681-081717





マルチレーン手動モードで RX バッファーバイパスを使用

マルチレーンのアプリケーションで RX バッファーのバイパスが必要なときは、位相アライメントを手動または自

動で実行できます。

このセクションでは、マルチレーン RX バッファーバイパスのアライメントを手動で実行するために必要な手順を

説明します。

• マスター : マルチレーンのアプリケーションでは、 RXOUTCLK のソースレーンがバッファーバイパスマス

ターです。このアプリケーションでは、真中の GTY トランシーバーを RXOUTCLK のソースとして選択する必

要があります。たとえば、 3 つの隣接するクワッドで構成される 12 個の GTY トランシーバーのマルチレーン

アプリケーションでは真中のクワッドにある中央の GTY トランシーバーのいずれかを RXUSRCLK および

RXUSRCLK のソースとして選択する必要があります。

• スレーブ: バッファーバイパスマスターの RXOUTCLK から生成される、同じ RXUSRCLK/RXUSRCLK2 を共有




図 4-35: RX のバッファーバイパスマスターおよびスレーブレーンの例

BUFG_GT

Slave

GTY RXLane 3

RXUSRCLKRXUSRCLK2

MasterGTY RXLane 2

RXUSRCLK

RXOUTCLK

RXUSRCLK2

SlaveGTY RXLane 1

RXUSRCLKRXUSRCLK2

SlaveGTY RXLane 0

RXUSRCLKRXUSRCLK2

X19682-081717





RX エラスティックバッファーをバイパスするには、トランシーバーを次のように設定します。







• レシーバーのリセットまたは電源投入



• トランシーバーの RX ラインレートの変更

図 4-36 に、手動による RX の位相および遅延調整を示します。





4. RXSYNC_OVRD 属性を 1'b1 に設定します。

5. すべてのレーンの RXPHDLYRESET および RXDLYBYPASS を Low に設定します。

6. すべてのレーンの RXPHALIGNEN を High に設定します。


図 4-36: 手動モードでの RX の位相および遅延調整

M_RXPHDLYRESET

M_RXDLYBYPASS

M_RXPHALIGNEN

M_RXDLYSRESET

M_RXPHALIGN

M_RXPHALIGNDONE

M_RXDLYEN

M_RXDLYSRESETDONE

S_RXPHDLYRESET

S_RXDLYBYPASS

S_RXPHALIGNEN

S_RXDLYSRESET

S_RXDLYSRESETDONE

S_RXPHALIGN

S_RXDLYEN

S_RXPHALIGNDONE

X19683-090717





7. すべてのレーンの RXDLYSRESET をアサートします。各レーンの RXDLYSRESETDONE がアサートされるまで

この信号を High に保持します。

8. RXDLYSRESETDONE がアサートされるレーンの RXDLYSRESET をディアサートします。

9. すべてのレーンの RXDLYSRESET がディアサートされる場合、マスターレーンの RXPHALIGN をアサートしま

す。マスターレーンの RXPHALIGNDONE の立ち上がりエッジが確認されるまでこの信号を High に保持します。

10. マスターレーンの RXPHALIGN をディアサートします。

11. マスターレーンの RXDLYEN をアサートします。これにより、 RXPHALIGNDONE がディアサートされます。

12. マスターレーンの RXPHALIGNDONE の立ち上がりエッジが確認されるまでこのレーンの RXDLYEN を High に

保持します。

13. マスターレーンの RXDLYEN をディアサートします。

14. すべてのスレーブレーンの RXPHALIGN をアサートします。各スレーブレーンの RXPHALIGNDONE の立ち上

がりエッジが確認されるまでこの信号を High に保持します。

15. RXPHALIGNDONE がアサートされるレーンの RXPHALIGN をディアサートします。

16. すべてのスレーブレーンの RXPHALIGN がディアサートされる場合、マスターレーンの RXDLYEN をアサート

します。これにより、マスターレーンの RXPHALIGNDONE がディアサートされます。

17. マスターレーンの RXPHALIGNDONE が再度アサートされるまで待機します。マルチレーンインターフェイス

の位相および遅延調整が完了します。温度および電圧の変化に対応するため、マスターレーンの RXDLYEN を

引き続き High に保持します。

マルチレーンのアプリケーションでは、 RXELECIDLE がいずれかのレーンでディアサートされた後、 RX アライメ

ントをインターフェイスで開始する必要があります。すべてのレーンの RX CDR は、 RX アライメントを開始する前

にロックしてください。これは、アライメント前に RX リカバリクロックおよび RXUSRCLK が安定し、確実にアラ

イメント可能な状態にするためです。

RX エラスティックバッファーをバイパスする場合、 GTY トランシーバーリセットやレート変更などによる位相差

によって、 PMA からの受信データにずれが生じる可能性があります。インターコネクトロジックインターフェイス

で評価された受信データがいずれかのレーンで無効な場合は、すべてのレーンの RX CDR がロックされた後にイン

ターフェイスの RX アライメントを繰り返す必要があります。

マルチレーン自動モードで RX バッファーバイパスを使用

マルチレーンのアプリケーションで RX バッファーのバイパスが必要なときは、位相アライメントを手動または自

動で実行できます。このセクションでは、マルチレーン RX バッファーバイパスのアライメントを自動で実行する

ために必要な手順を説明します。

• マスター : マルチレーンのアプリケーションでは、 RXOUTCLK のソースレーンがバッファーバイパスマス

ターです。

• スレーブ: バッファーバイパスマスターの RXOUTCLK から生成される、同じ RXUSRCLK/RXUSRCLK2 を共有







RX バッファーをバイパスするには、 GTY トランシーバーを次のように設定します。







• GTY レシーバーのリセットまたは電源投入



• GTY トランシーバーの RX ラインレートの変更



BUFG_GT

SlaveGTY RXLane 3

RXUSRCLKRXUSRCLK2

Master

GTY RXLane 2

RXUSRCLK

RXOUTCLK

RXUSRCLK2

Slave

GTY RXLane 1

RXUSRCLKRXUSRCLK2

Slave

GTY RXLane 0

RXUSRCLKRXUSRCLK2

X19684-081717





マルチレーン自動モードで RX バッファーバイパスをセットアップするには、属性を次のように設定します。

• RXSYNC_MULTILANE = 1

• RXSYNC_OVRD = 0

図 4-38 のようにポートを設定します。


図 4-38: RX バッファーバイパス — マルチレーン、自動モードポート接続

MasterRXSYNCMODE

RXSYNCALLIN

RXSYNCIN RXSYNCOUT

RXSYNCDONE

RXPHALIGNDONE

1'b1

RXDLYSRESET

SlaveRXSYNCMODE

RXSYNCALLIN

RXSYNCIN RXSYNCOUT

RXSYNCDONE

RXPHALIGNDONE

1'b0

RXDLYSRESET

X19685-081717





図 4-39 に、 RX の位相および遅延の自動調整を示します。





4. GTY レシーバーのリセットや RX のレート変更などの後、 XCLK と RXUSRCLK の位相を揃えるために、 RX 位相アライメントが実行される必要があります。 RX 位相および遅延調整を開始するには、 RXDLYSRESET をア

サートする前に、既存の RXELECIDLE および RX CDR がロックされるまで待機します。

5. RXDLYSRESETDONE が High になるまで待機します。 RXDLYSRESETDONE は少なくとも 100ns 間アサートさ


6. マスターレーンの RXSYNCDONE がアサートされると、アライメントが完了します。この信号は、アライメン

トが再開されるまでアサートされたままとなります。

7. マスターレーンの RXSYNCDONE がアサートされると、マスターレーンの RXPHALIGNDONE によってアライ

メントの完了および継続が示されます。

8. 温度や電圧の変化に対応するために RXUSRCLK を継続的に調整して、 RX 遅延を調整します。

マルチレーンのアプリケーションでは、 RXELECIDLE がいずれかのレーンでディアサートされた後、 RX アライメ

ントをインターフェイスで開始する必要があります。すべてのレーンの RX CDR は、 RX アライメントを開始する前

にロックします。これは、アライメント前に RX リカバリクロックおよび RXUSRCLK が安定し、確実にアライメン

ト可能な状態にするためです。


図 4-39: RX バッファーバイパス例 — マルチレーン自動モード

M_RXDLYSRESET

M_RXDLYSRESETDONE

M_RXPHALIGNDONE

M_RXSYNCOUT

M_RXSYNCDONE

S_RXDLYSRESET

S_RXDLYSRESETDONE

S_RXPHALIGNDONE

S_RXSYNCOUT

S_RXSYNCDONE

X19686-091117





RX エラスティックバッファーをバイパスする場合、 GTY トランシーバーリセットやレート変更などによる位相差

によって、 PMA からの受信データにずれが生じる可能性があります。インターコネクトロジックインターフェイス

で評価された受信データがいずれかのレーンで無効な場合は、すべてのレーンの RX CDR がロックされた後にイン

ターフェイスの RX アライメントを繰り返す必要があります。

マルチレーン自動モードで TX および RX バッファーバイパスの両方を使用した場合の TXUSRCLK と RXUSRCLK の共有

GTY トランシーバーでは、 TX および RX バッファーバイパスの両方を必要とするマルチレーンアプリケーション

の場合、 TXUSRCLK と RXUSRCLK を共有できます。詳細は、 129 ページの「TX バッファーのバイパス」を参照し

てください。

RX エラスティックバッファー

機能の説明

GTY トランシーバー RX のデータパスには、 PCS で使用される 2 つの内部パラレルクロックドメイン (PMA パラレ

ルクロックドメイン (XCLK) および RXUSRCLK ドメイン) があります。データを受信する場合は、 PMA パラレル

レートと RXUSRCLK レートが近似し、 2 つのドメイン間の位相差をなくす必要があります。図 4-40 に、 2 つのパラ

レルクロックドメイン (XCLK および RXUSRCLK) を示します。


図 4-40: RX クロックドメイン

SIPO

DFE

RX OOB

RXEQ

RXClock

Dividers

Polarity

PRBSChecker

CommaDetect

andAlign

8B/10BDecoder RX

ElasticBuffer RX Sync

Gearbox

RXInterface

RX StatusControl

RX PIPEControl


Architecture


To TX ParallelData (Far-End

PMA Loopback)

To TX ParallelData (Far-End PCS

Loopback)

PCS Parallel Clock(RXUSRCLK)

Device ParallelClock

(RXUSRCLK2)

PMA Parallel Clock(XCLK)

RX Serial Clock

RX AsyncGearbox

PCIe RXBuffer

BlockDetectAlign

128B/130B Decoder

X19687-081717





GTY トランシーバーには、 XCLK ドメインと RXUSRCLK ドメイン間の位相差をなくすため、 RX エラスティック

バッファーが内蔵されています。また、 RX バッファーをバイパスする場合は、トランシーバーからのリカバリク

ロックを使用して RXUSRCLK を駆動し、その位相を XCLK と一致するよう調整することで、 2 つのドメインの位相

を一致させることも可能です (245 ページの「RX バッファーのバイパス」参照)。表 4-35 に、各方法の長所および短

所を示します。


表 4-36 に、 RX バッファーのポートを示します。

表 4-35: RX バッファーと位相アライメントの比較

RX エラスティックバッファー RX 位相アライメント

使いやすさ可能な限り RX バッファーをデフォルトで

使用することを推奨。動作が堅牢で扱いや

すい。

追加ロジックやクロックソースに追加制約が必要な高度

な機能。 RXUSRCLK を駆動するための RXOUTCLK の

ソースとして、 RXOUTCLKSEL が RX リカバリクロック

を選択する必要がある。

クロッキング

オプション

RX リカバリクロックまたはローカルク

ロック (クロックコレクションあり ) を使用

可能。

RX リカバリクロックの使用が必須。

初期化エラスティックバッファーがリセットされ

る前に、すべてのクロックが安定するまで

待機する必要があります。

RX 位相および遅延調整を実行する前に、全クロックが安

定するまで待機する必要がある。

レイテンシクロックコレクションおよびチャネルボ

ンディングなど、使用する機能によって異

なる。

より低く確定的なレイテンシ。

クロック

コレクション/

チャネル

ボンディング

クロックコレクションやチャネルボン

ディングには必須。

トランシーバー内部では実行されない。インターコネク

トロジックにインプリメントする必要がある。

RXUSRCLK の

ジッターの影響

RXUSRCLK のジッターの影響は受けない。 RXUSRCLK のジッターの影響を受ける。

表 4-36: RX バッファーのポート


RXBUFRESET 入力非同期 RX エラスティックバッファーをリセットして再初期化します。

RXBUFSTATUS[2:0] 出力 RXUSRCLK2 RX バッファーのステータスです。

000b: 通常条件

001b: バッファーのバイト数が CLK_COR_MIN_LAT 未満

010b: バッファーのバイト数が CLK_COR_MAX_LAT より多い

101b: RX エラスティックバッファーがアンダーフロー

110b: RX エラスティックバッファーがオーバーフロー





表 4-37 に、 RX バッファーの属性を示します。

表 4-37: RX バッファーの属性


RXBUF_EN 文字列 RX エラスティックバッファーの使用またはバイパスを指定し

ます。

TRUE: RX エラスティックバッファーを使用 (デフォルト )

FALSE: RX エラスティックバッファーをバイパス (アドバン

ス機能)

RX_XCLK_SEL 文字列 RX パラレルクロックドメイン (XCLK) を駆動するクロックを

選択します。

RXDES: XCLK のソースとして RX リカバリクロックを選択。

RX エラスティックバッファーを使用するときに使用。

RXUSR: XCLK のソースとして RXUSRCLK を選択。 RX エラ

スティックバッファーをバイパスするときに使用。

RXPMA: 予約。

RX_BUFFER_CFG 6 ビット

バイナリ

RX エラスティックバッファーのコンフィギュレーションです。


RX_DEFER_RESET_BUF_EN 文字列シリアル入力が電気的アイドル状態の場合に、カンマリアライ

メント時の RX エラスティックバッファーのリセット動作を延

期します。延期時間は RXBUF_EIDLE_HI_CNT で制御されま

す。チャネルボンディングが有効の場合、 TRUE に設定しない

でください。

TRUE: 電気的アイドル時、 RX エラスティックバッファーの

リセット動作の延期が有効。

FALSE: 電気的アイドル時、 RX エラスティックバッファーの

リセット動作の延期が無効。

RXBUF_ADDR_MODE 文字列 RX エラスティックバッファーのアドレス (処理スピード ) モー

ドを指定します。

FULL: クロックコレクションおよびチャネルボンディングを

サポートする RX エラスティックバッファーが有効。

FAST: クロックコレクションおよびチャネルボンディングを

サポートしない RX エラスティックバッファーが有効。この

モードは、高ラインレートに推奨される。

RXBUF_EIDLE_HI_CNT 4 ビット

バイナリ

RXP/RXN シリアルラインに有効なデータが現れない場合、電

気的アイドル時に GTY トランシーバー内部で生成される RX エ

ラスティックバッファーのリセット信号をアサートするタイミ

ングを制御します。


RXBUF_EIDLE_LO_CNT 4 ビット

バイナリ

RXP/RXN シリアルラインに有効なデータが現れる場合、電気

的アイドル時に GTY トランシーバー内部で生成される RX エラ

スティックバッファーのリセット信号をディアサートするタイ

ミングを制御します。






RXBUF_RESET_ON_CB_CHANGE 文字列設定されたチャネルボンディングトポロジの変更時

(RXCHBONDMASTER、 RXCHBONDSLAVE、または

RXCHBONDLEVEL の変更)、 GTY トランシーバー内部で生成

される RX エラスティックバッファーのリセット機能を制御し

ます。

TRUE: チャネルボンディング変更時、 RX エラスティック

バッファーの自動リセット機能が有効。

FALSE: チャネルボンディング変更時、 RX エラスティック

バッファーの自動リセット機能が無効。

RXBUF_RESET_ON_COMMAALIGN 文字列カンマリアライメント時に GTY トランシーバー内部で生成さ

れる RX エラスティックバッファーのリセット機能を制御しま

す。チャネルボンディングが有効の場合、 TRUE に設定しない

でください。

TRUE: カンマリアライメント時、 RX エラスティックバッ

ファーの自動リセット機能が有効。

FALSE: カンマリアライメント時、 RX エラスティックバッ

ファーの自動リセット機能が無効。

RXBUF_RESET_ON_EIDLE 文字列電気的アイドル時に GTY トランシーバー内部で生成される RX

エラスティックバッファーのリセット機能を制御します。ウィ

ザードの推奨値を使用してください。

TRUE: PCI Express 動作におけるシリアル入力が電気的アイド

ル状態のとき、 RX エラスティックバッファーの自動リセッ

ト機能が有効。

FALSE: 電気的アイドル時、 RX エラスティックバッファーの

自動リセット機能が無効。

注記: 信号減衰が大きいチャネル (ナイキスト周波数で通常 15dB

を超えるチャネル損失) では、 CJPAT/CJTPAT の 101010 シーケ

ンスのように高速変化するデータパターンは電気的アイドルを

トリガーする可能性があるため、RXBUF_RESET_ON_EIDLE を

FALSE に設定することを推奨します。

RXBUF_RESET_ON_RATE_CHANGE 文字列レート変更時、 GTY トランシーバー内部で生成される RX エラ

スティックバッファーのリセット機能を示します。

TRUE: レート変更時、 RX エラスティックバッファーの自動

リセット機能が有効。

FALSE: レート変更時、 RX エラスティックバッファーの自動

リセット機能が無効。

表 4-37: RX バッファーの属性 (続き)






RXBUF_THRESH_OVRD 文字列 RX エラスティックバッファーのしきい値オーバーライド機能

を示します。

TRUE: RXBUF_THRESH_OVFLW および

RXBUF_THRESH_UNDFLW 属性を使用して、 RX エラス

ティックバッファーのオーバーフロー /アンダーフローしき

い値を設定。

FALSE: RX エラスティックバッファーのオーバーフロー /ア

ンダーフローしきい値を自動計算。これをデフォルト設定と

する。

RXBUF_THRESH_OVFLW 整数バイト数で指定された RX エラスティックバッファーのオー

バーフローしきい値です。 RX エラスティックバッファーを通

るデータレイテンシがこのしきい値に到達あるいは超える場合

は、バッファーがオーバーフロー状態であると認識されます。

RXBUF_THRESH_OVRD = TRUE のときに使用します。


RXBUF_THRESH_UNDFLW 整数整数バイト数で指定された RX エラスティックバッファーのア

ンダーフローしきい値です。 RX エラスティックバッファーを

通るデータレイテンシがこのしきい値に到達あるいは下回る場

合は、バッファーがアンダーフロー状態であると認識されま

す。 RXBUF_THRESH_OVRD = TRUE のときに使用します。


RXBUFRESET_TIME 5 ビット

バイナリ

RX エラスティックバッファーのリセット時間です。


表 4-37: RX バッファーの属性 (続き)






RX エラスティックバッファーを使用

XCLK および RXUSRCLK ドメイン間の位相差を調整する RX バッファーを有効にするには、次のように設定します。

• RXBUF_EN = TRUE

• RX_XCLK_SEL = RXDES

RX エラスティックバッファーがオーバーフロー /アンダーフローになると、 RX エラスティックバッファーの内容

は無効になります。オーバーフロー /アンダーフローのいずれかが生じた場合は、 GTRXRESET、 RXPCSRESET、

RXBUFRESET、または GTY トランシーバーで内部生成された RX エラスティックバッファーリセット信号を使用

し、 RX エラスティックバッファーをリセットして再初期化する必要があります (64 ページの「RX の初期化および

リセット」参照)。内部生成された RX エラスティックバッファーのリセット信号は、チャネルボンディングトポロ

ジの変更、カンマリアライメント、電気的アイドル、またはレート変更時に発生します。

RX エラスティックバッファーは、クロックコレクション ( 「RX クロックコレクション」参照) およびチャネルボ

ンディング (272 ページの「RX チャネルボンディング」参照) にも使用されます。クロックコレクションは、 XCLK

と RXUSRCLK の周波数が一致しない場合に使用されます。表 4-38 に、一般的なクロックコンフィギュレーション

とクロックコレクションの必要性を示します。

RX エラスティックバッファーを使用すると、クロックコレクション機能の使用にかかわらず、

CLK_COR_MIN_LAT の設定による影響がそのバッファーを通る際に生じるレイテンシにおよびます。

表 4-38: 一般的なクロック構成

クロッキングの種類クロックコレクションの必要性

両サイドが物理的に同じオシレーターからの基準クロックを使用している

同期システムなし

異なる基準クロックを使用し、 GTY レシーバーが RX リカバリクロックを

使用している非同期システムなし

異なる基準クロックを使用し、 GTY レシーバーがローカルクロックを使用

している非同期システムはい





RX クロックコレクション

機能の説明

RX エラスティックバッファーは、 CDR からのリカバリクロックである 2 つのクロックドメイン (RXUSRCLK およ

び XCLK) 間をブリッジします。 RXUSRCLK と XCLK が同じクロック周波数で動作している場合でも、わずかな周

波数のずれが常に生じます。 XCLK と RXUSRCLK はまったく同じではないため、修正されない場合は、これらの位

相差が累積されて終的に RX エラスティックバッファーがオーバーフローまたはアンダーフローとなります。ク

ロックコレクションを行うには、各 GTY トランシーバー TX は定期的に 1 つまたは複数の特殊キャラクターを送信

します。このキャラクターは、 GTY トランシーバー RX が RX エラスティックバッファーで必要に応じて削除/複製

できます。 RX エラスティックバッファーがフルになりそうな場合はこれらのキャラクターを削除し、空になりそ

うな場合は複製することで、レシーバーはオーバーフローやアンダーフローを回避できます。


図 4-41: クロックコレクションの詳細図

Write OperationDriven by

XCLK

Read OperationDriven by

RXUSRCLK

Normal Condition If RXUSRCLK and XCLK Are Exactly the Same Frequency

Pointer Difference is Always Same BetweenREAD Address and WRITE Address While

They Are Moving

Insert Special Character toRealign Pointer Difference

to Normal Condition

Elastic Buffer Can Underflow When Read Clock Faster Than Write Clock

Pointer Difference is Getting SmallerWhen READ Clock is Faster

Remove Special Character toRealign Pointer Differenceto Normal Condition

Elastic Buffer Can Overflow When Read Clock Slower Than Write Clock

Pointer Difference is Getting BiggerWhen WRITE Clock is Faster


XCLK


RXUSRCLK


XCLK


RXUSRCLK

X19688-090717






表 4-39 に、 RX クロックコレクションで必要なポートを示します。

表 4-39: RX クロックコレクションのポート


RXBUFRESET 入力非同期 RX エラスティックバッファーと関連ロジックをリセッ

トします。

RXBUFSTATUS[2:0] 出力 RXUSRCLK2 RX エラスティックバッファーのステータスを示します。

000: バッファーが CLK_COR_MIN_LAT から

CLK_COR_MAX_LAT 内の通常動作

001: RX エラスティックバッファーが

CLK_COR_MIN_LAT 未満

010: RX エラスティックバッファーが

CLK_COR_MAX_LAT を超えている

101: RX エラスティックバッファーがアンダーフロー

110: RX エラスティックバッファーがオーバーフロー

RXCLKCORCNT[1:0] 出力 RXUSRCLK2 クロックコレクションシーケンスの初のバイトが

RXDATA に現れるときに、 RX エラスティックバッ

ファーのクロックコレクションステータスを示します。

00: クロックコレクションなし

01: 1 シーケンスをスキップ

10: 2 シーケンスをスキップ

11: 1 シーケンスを追加

RX8B10BEN 入力 RXUSRCLK2 High の場合、 GTY トランシーバー RX の 8B/10B デコー

ダーを有効にします。 8B/10B デコーダーが有効の場合、

RX_DATA_WIDTH を 10 の倍数 (20 ビット、 40 ビット、

または 80 ビット ) に設定する必要があります。 8B/10B デ

コーダーが無効の場合、 RX_DATA_WIDTH を 8 または

10 の倍数 (16 ビット、 20 ビット、 32 ビット、 40 ビット、

64 ビット、 80 ビット ) に設定できます。クロックコレク

ションが有効で、 RX_DATA_WIDTH が 64 または 80 の場

合、 RX_INT_DATAWIDTH は 2 に設定できません。





表 4-40 に、 RX チャネルボンディングで必要な属性を示します。

表 4-40: RX クロックコレクションの属性


CBCC_DATA_SOURCE_SEL 文字列クロックコレクションやチャネルボンディング用のデータソース

の選択に、 RX8B10BEN と共に使用されます。

RX8B10BEN が High で、CBCC_DATA_SOURCE_SEL = DECODED の

場合、クロックコレクションシーケンスは、 8B/10B デコーダー後

のデコードされたデータと一致します。CBCC_DATA_SOURCE_SEL

= ENCODED の場合、クロックコレクションシーケンスは、 8B/10B

デコーダー前のカンマ検出やリアライメントブロックからの生デー

タと一致します。

RX8B10BEN が Low の場合、 CBCC_DATA_SOURCE_SEL =

DECODED はサポートされません。 CBCC_DATA_SOURCE_SEL =

ENCODED の場合は、クロックコレクションシーケンスがカンマ検

出やリアライメントブロックからの生データと一致します。

CLK_CORRECT_USE 文字列 TRUE に設定すると、クロックコレクション機能が有効になります。

FALSE に設定すると、無効になります。

クロックコレクション機能が無効のときは、次の属性を設定する必


CLK_COR_SEQ_1_1 = 10'b0100000000

CLK_COR_SEQ_2_1 = 10'b0100000000

CLK_COR_SEQ_1_ENABLE = 4'b1111

CLK_COR_SEQ_2_ENABLE = 4'b1111

CLK_COR_KEEP_IDLE 文字列 TRUE に設定すると、受信したクロックコレクションシーケンスの

各連続ストリームに対して、低 1 クロックコレクションシーケン

スを保持します。

RX エラスティックバッファーの範囲をリセットする必要がある場

合は、FALSE に設定してバイトストリームからのすべてのクロック

コレクションシーケンスを削除します。

CLK_COR_MAX_LAT 整数 RX エラスティックバッファーの大レイテンシを指定します。

RX エラスティックバッファーが CLK_COR_MAX_LAT を超えると、

クロックコレクション回路では、入力されているクロックコレク

ションシーケンスが削除され、オーバーフローを回避できます。

ウィザードがアプリケーション要件に応じて適切な値を選択します。

適な性能を保持するためにウィザードで選択された値に従い、こ

れを上書きしないようにします。

CLK_COR_MIN_LAT 整数 RX エラスティックバッファーの小レイテンシを指定します。

RX エラスティックバッファーが CLK_COR_MIN_LAT 未満になる

と、クロックコレクション回路では、入力されているクロックコレ

クションシーケンスを反復し、アンダーフローを回避できます。

ウィザードがアプリケーション要件に応じて適切な値を選択します。

適な性能を保持するためにウィザードで選択された値に従い、こ






CLK_COR_PRECEDENCE 文字列クロックコレクションとチャネルボンディングが同時にトリガーさ

れた場合に、どちらを優先するかを指定します。

TRUE: チャネルボンディングよりクロックコレクションを優先

FALSE: クロックコレクションよりチャネルボンディングを優先

CLK_COR_REPEAT_WAIT 整数次のクロックコレクションまでの少 RXUSRCLK サイクル数を指

定します。 0 の場合は、クロックコレクションキャラクターの送信

頻度に制限はありません。

有効な設定値は 0 ～ 31 です。

CLK_COR_SEQ_LEN 整数クロックコレクションを検出するために一致させるシーケンスの長

さをバイトで定義します。また、クロックコレクションでの調整サ

イズ (反復またはスキップするバイト数) を定義します。

有効な長さは、 1、 2 および 4 バイトです。

CLK_COR_SEQ_1_ENABLE 4 ビット

バイナリ

初のクロックコレクションシーケンスのマスクイネーブルビッ

トです。

CLK_FOR_SEQ_1_ENABLE[0] は、 CLK_COR_SEQ_1_1 のマスク

ビットです。


ビットです。


ビットです。


ビットです。

CLK_FOR_SEQ_1_ENABLE[*] = 0 の場合、対応する

CLK_COR_SEQ_1_* は DON'T CARE として処理、または比較しない

で自動的に一致として処理されます。


CLK_COR_SEQ_1_* が一致しているかどうか比較されます。

CLK_COR_SEQ_1_1 10 ビット

バイナリ

CLK_FOR_SEQ_1_ENABLE[0] = 1 の場合に比較される初のクロッ

クコレクションシーケンス 1 です。


バイナリ




バイナリ




バイナリ



CLK_COR_SEQ_2_USE 文字列 TRUE に設定すると、常に使用される CLK_COR_SEQ_1_* に追加し

て、 2 つ目のクロックコレクションシーケンス

(CLK_COR_SEQ_2_*) が使用されます。

表 4-40: RX クロックコレクションの属性 (続き)






CLK_COR_SEQ_2_ENABLE 4 ビット

バイナリ

2 つ目のクロックコレクションシーケンスのマスクイネーブルビッ

トです。


ビットです。


ビットです。


ビットです。


ビットです。


CLK_COR_SEQ_2_* は DON'T CARE として処理、または比較しない

で自動的に一致として処理されます。


CLK_COR_SEQ_2_* が一致しているかどうか比較されます。


バイナリ

CLK_FOR_SEQ_2_ENABLE[0] = 1 の場合に比較される 2 番目の

クロックコレクションシーケンス 1 です。


バイナリ




バイナリ




バイナリ



RX_DATA_WIDTH 整数 RXDATA ポートのビット幅を設定します。 8B/10B エンコーダーが有

効の場合、 RX_DATA_WIDTH は 20 ビット、 40 ビット、または 80

ビットに設定される必要があります。 8B/10B デコーダーが無効の場

合、 RX_DATA_WIDTH を 8 または 10 の倍数 (16 ビット、 20 ビット、

32 ビット、 40 ビット、 64 ビット、または 80 ビット ) に設定する必要

があります。クロックコレクションが有効で、 RX_DATA_WIDTH が

64 または 80 の場合、 RX_INT_DATAWIDTH は 2 に設定できません。

詳細は、 302 ページの「インターフェイス幅の設定」を参照してく

ださい。

RX_DISPERR_SEQ_MATCH 文字列デコードされたバイトのディスパリティエラーがチャネルボンディ

ングやクロックコレクションシーケンスのインジケーターと一致す

べきかを指定します。

TRUE: ディスパリティエラーステータスが一致。

FALSE: ディスパリティエラーステータスを無視。







ALIGN_COMMA_WORD 整数マルチバイトのデータパスで検出されたカンマのアライメントを制

御します。

1: 2 バイトインターフェイスの場合は 2 バイト、 4 バイトイン

ターフェイスの場合は 4 バイト、 8 バイトインターフェイスの場

合は 8 バイトのいずれかのバイトにカンマを揃える。

カンマは、 RXDATA 出力の偶数バイトまたは奇数バイトのいずれ

かに揃えることができる。

2: カンマを偶数バイトにのみ揃える。揃えられたカンマは、 2 バ

イトインターフェイスの場合は RXDATA[9:0]、 4 バイトインター

フェイスの場合は RXDATA[9:0]/RXDATA[29:20]、 8 バイトイン

ターフェイスの場合は

RXDATA[9:0]/RXDATA[29:20]/RX[49:40]/RX[69:60] の偶数バイト

に確実に揃えられます。

4: カンマを 4 バイト境界に揃える。この設定は、

RX_INT_DATAWIDTH = 0 では利用不可。揃えられたカンマは、

4 バイトインターフェイスの場合は RXDATA[9:0]、 8 バイトイン

ターフェイスの場合は RXDATA[9:0]/RXDATA[49:40] に確実に揃

えられる。


RX_INT_DATAWIDTH の異なる設定で利用できるカンマアライメン

トバウンダリの詳細は、図 4-27 を参照してください。

カンマを偶数位置および奇数位置に送信するプロトコルでは、

ALIGN_COMMA_WORD を 1 に設定します。

RX_INT_DATAWIDTH 整数内部データパス幅を指定します。

0: 2 バイトの内部データパス。クロックコレクションがサポート

される。

1: 4 バイトの内部データパス。クロックコレクションがサポート

される。

2: 8 バイトの内部データパス。クロックコレクションはサポート

されない。


PCIE3_CLK_COR_EMPTY_THRSH 5 ビット

バイナリ

PCIe Gen3/Gen4 クロックコレクションバッファーの Empty しきい値

です。

PCIE3_CLK_COR_FULL_THRSH 6 ビット

バイナリ

PCIe Gen4/Gen 4 クロックコレクションバッファーの Full しきい値

です。

PCIE3_CLK_COR_MAX_LAT 5 ビット

バイナリ

PCIe Gen3/Gen4 クロックコレクションバッファーの大レイテンシ

(Almost Full しきい値) です。

PCIE3_CLK_COR_MIN_LAT 5 ビット

バイナリ

PCIe Gen3/Gen4 クロックコレクションバッファーの小レイテンシ

(Almost Empty しきい値) です。

PCIE3_CLK_COR_THRSH_TIMER 6 ビット

バイナリ

PCIe Gen3/Gen4 クロックコレクションバッファーのタイマーしきい

値です。ユーザーが SKPOS を追加または削除すべきかを判断する前

の、データカウントサイクル数を設定します。







RX クロックコレクションの使用

このセクションでは、レシーバーのクロックコレクション機能を使用する際の手順を説明します。

クロックコレクションの有効化

GTY トランシーバーには、クロックコレクション回路が備わっています。この回路は、 RX エラスティックバッ

ファーのポインターを制御することにより、クロックコレクションを実行します。クロックコレクションを使用す

るには、 RXBUF_EN を TRUE に設定して RX エラスティックバッファーを有効にし、 CLK_CORRECT_USE を

TRUE に設定してクロックコレクション回路をオンにします。クロックコレクションは、内部データ幅が 2 バイト

(RX_INT_DATAWIDTH = 0) または 4 バイト (RX_INT_DATAWIDTH = 1) の場合のみサポートされます。

RX エラスティックバッファーのレイテンシが大きすぎる、または小さすぎる場合にクロックコレクション回路が

一致シーケンスを検出すると、クロックコレクションがトリガーされます。クロックコレクションを使用する場合

は、クロックコレクション回路に対して次の設定を行う必要があります。

• RX エラスティックバッファーの制限

• クロックコレクションシーケンス

RX エラスティックバッファーの制限の設定

RX エラスティックバッファーの制限は、 CLK_COR_MIN_LAT ( 小レイテンシ) および CLK_COR_MAX_LAT ( 大

レイテンシ) を使用して設定されます。 RX エラスティックバッファー内のバイト数が CLK_COR_MIN_LAT 未満に

なると、バッファーのアンダーフローを回避するため、クロックコレクション回路は初のクロックコレクション

シーケンス含まれていた同様の CLK_COR_SEQ_LEN バイトを追加で書き込みます。これと同じように、 RX エラス

ティックバッファーのバイト数が CLK_COR_MAX_LAT を超えると、クロックコレクション回路は、初のクロッ

クコレクションシーケンスに含まれていた同様の CLK_COR_SEQ_LEN バイトを削除し、シーケンスの初のバイ

トから開始します。ウィザードがアプリケーション要件に応じて適切な CLK_COR_MIN_LAT および

CLK_COR_MAX_LAT の設定値を選択します。適な性能を保持するためにウィザードで選択された値に従い、こ


クロックコレクションシーケンスの設定

クロックコレクションシーケンスは、 CLK_COR_SEQ_1_* の属性および CLK_COR_SEQ_LEN を使用してプログラ

ムされます。 CLK_COR_SEQ_1_* の属性はそれぞれ、クロックコレクションシーケンス 1 のサブシーケンス 1 つに

対応します。 CLK_COR_SEQ_LEN は、一致させるサブシーケンス数の設定に使用されます。 40 または 20 ビットの

内部データパス幅が使用される場合、クロックコレクション回路は各サブシーケンスの 10 ビットすべてを一致させ

ます。一方、 16 または 32 ビットの内部データパス幅が使用される場合は、各サブシーケンスの右から 8 ビットのみ

が使用されます。

CLK_COR_SEQ_2_USE を TRUE に設定することで、 2 番目の代替クロックコレクションシーケンスをアクティブに

できます。初および 2 番目のシーケンスでは、長さの設定は共通ですが、一致させるシーケンスに異なる値を使

用します。 2 番目のシーケンスのサブシーケンスを定義するには、 CLK_COR_SEQ_2_* 属性を設定します。





8B/10B デコード (RX8B10BEN は High) を使用する場合、 CBCC_DATA_SOURCE_SEL は DECODED に設定され、

シーケンス一致にデコードされていないデータではなく、 8B/10B デコーダー出力を検索します。これによって、場

合によっては正しいディスパリティまたは不正なディスパリティが必要となる、 8 ビットのデコード値の検索が回路

で可能になります (詳細は、 106 ページの「TX 8B/10B エンコーダー」および 240 ページの「RX 8B/10B デコーダー」

参照)。図 4-42 に、 RX8B10BEN が High で、 CBCC_DATA_SOURCE_SEL が DECODED に設定されている場合のク

ロックコレクションシーケンスの設定方法を示します。 RX_DISPERR_SEQ_MATCH が FALSE に設定されている場

合、 CLK_COR_SEQ_x_y[9] は一致させる際に使用されません。

CBCC_DATA_SOURCE_SEL が ENCODED に設定されている場合、シーケンスと入力される生データが正確に一致

する必要があります。 RX_DATA_WIDTH の設定に応じて、各サブシーケンスは生データの 8 ビットまたは 10 ビッ

トと一致します。 RX_DATA_WIDTH が 16 または 32 に設定されている場合、 8 ビットと一致します。 20 または 40 に

設定されている場合は、 10 ビットと一致します。

一部のプロトコルでは、 Don't Care サブシーケンスを含むクロックコレクションシーケンスが使用されます。

CLK_COR_SEQ_1_ENABLE および CLK_COR_SEQ_2_ENABLE を使用して、クロックコレクション回路がこれらの

シーケンスを認識するようにプログラムできます。シーケンスのイネーブルビットが Low のとき、そのバイトは、

値にかかわらず一致します。図 4-43 に、クロックコレクションシーケンスとクロックコレクションシーケンスの

イネーブルビット間のマッピングを示します。


図 4-42: CBCC_DATA_SOURCE_SEL = DECODED の場合のクロックコレクションシーケンス設定


図 4-43: クロックコレクションシーケンスのマッピング

CLK_COR_SEQ_x_y 9 8 7:0

1 = Sequence is a K Character0 = Sequence is a Regular Character

8-bit Clock Correction Sequence

1 = Sequence Uses Inverted Disparity0 = Sequence Uses Regular Disparity

X19689-081717

4

CLK_COR_SEQ_x_4 CLK_COR_SEQ_x_3

CLK_COR_SEQ_x_ENABLE

CLK_COR_SEQ_x_2 CLK_COR_SEQ_x_1

3 2 1

X19690-081717





エラスティックバッファーを通るカンマアライメントを保持するには、表 4-41 で示す値に従うように

CLK_COR_SEQ_LEN および ALIGN_COMMA_WORD を選択する必要があります。

クロックコレクションのオプション

クロックコレクションの周波数制御には、 CLK_COR_REPEAT_WAIT を使用します。この値は、クロックコレク

ションイベント間に必要な RXUSRCLK サイクルの小数に設定する必要があります。クロックコレクションを随

時実行可能にする場合は、この属性を 0 に設定します。一部のプロトコルはクロックコレクションを随時実行可能

ですが、クロックコレクション回路からシーケンスを削除する際に、ストリームに少 1 シーケンス残す必要があ

ります。これが要件となっているプロトコルの場合、 CLK_COR_KEEP_IDLE を TRUE に設定します。

クロックコレクションのモニタリング

クロックコレクション回路は、 RXCLKCORCNT および RXBUFSTATUS ポートを使用してモニターできます。

表 4-39 の RXCLKCORCNT の項目に、クロックコレクション回路のステータスを決定するための RXCLKCORCNT

値のデコード方法が説明されています。表 4-39 の RXBUFSTATUS の項目に、 RX エラスティックバッファーをどこ

まで満たすかを決定するための RXBUFSTATUS 値のデコード方法が説明されています。

RX チャネルボンディング

機能の説明

XAUI や PCI Express などのプロトコルは、複数のシリアルトランシーバーチャネルを組み合わせて 1 つの高スルー

プットチャネルを構築します。この結合したシリアルトランシーバーチャネルをレーンと呼びます。レーン間の内

部クロック位相におけるばらつきであるシリアルスキューやその他の要因が原因で、同時に送信されるデータが受

信データでは複数レーンで揃えっていないことがあります。チャネルボンディングは、 RX エラスティックバッ

ファーを可変レイテンシブロックとして使用することにより、この不整合を調整します。チャネルボンディング

は、チャネルのスキュー調整やレーン間のスキュー調整ともいわれています。結合されたチャネルに使用される

GTY トランスミッターは、すべてのチャネルボンディングキャラクター (キャラクターシーケンス) を同時に送信

します。シーケンスが受信されるとき、 GTY レシーバーが各レーン間のスキューを判断して RX エラスティック

バッファーのレイテンシを調整します。このため、 RX インターコネクトロジックインターフェイスにスキューの

ないデータが現れます。

表 4-41: 有効な ALIGN_COMMA_WORD/CLK_COR_SEQ_LEN の組み合わせ

ALIGN_COMMA_WORD CLK_COR_SEQ_LEN

1 1、 2、 4

2 2、 4

4 4





RX チャネルボンディングは、 8B/10B エンコードされたデータをサポートしますが、次のエンコードデータはサ

ポートされていません。

• 64B/66B

• 64B/67B

• 128B/130B

• 暗号データ


図 4-44: チャネルボンディングの詳細図

DeskewedData

DeskewedData

Elastic Buffer GTY0 (Master)

GTY1 (Slave)

RX Data in Two Clock CyclesAhead of GTY1 Data

Set to 4 Cycles of Latency by Channel Bonding Controller

data dataSEQ4

Elastic Buffer

Set to 2 Cycles of Latency byChannel Bonding Controller

RX Data in Two Clock CyclesAhead of GTY0 Data

SEQ3

SEQ2

SEQ1

data dataSEQ4

SEQ3

SEQ2

SEQ1

data dataSEQ4

SEQ3

SEQ2

SEQ1

data dataSEQ4

SEQ3

SEQ2

SEQ1

X19691-081717






表 4-42 に、 RX チャネルボンディングで必要なポートを示します。

表 4-42: RX チャネルボンディングのポート


RXCHANBONDSEQ 出力 RXUSRCLK2 RXDATA にチャネルボンディングシーケンスの開始

が含まれると High になります。

RXCHANISALIGNED 出力 RXUSRCLK2 RX エラスティックバッファーからの信号です。デー

タストリーム内の確認されたチャネルボンディング

シーケンスに従って、チャネルがマスタートランシー

バーと適切に揃えられると High になります。チャネ

ルボンディングシーケンスまたはクロックコレク

ションシーケンスが揃えられていない場合、 Low にな

りチャネルアライメントが失われたことを示します。

RXCHANREALIGN 出力 RXUSRCLK2 RX エラスティックバッファーからの信号です。

レシーバーでトランシーバーとマスター間のアライメ

ントが変更されると、少なくとも 1 サイクル間 High を

保持します。

RXCHBONDI[4:0] 入力 RXUSRCLK スレーブ専用のチャネルボンディングを制御するポー

トです。これらのポートを使用して、マスター GTY

トランシーバーの RXCHBONDO ポート、またはマス

ター GTY トランシーバーから接続されているデイ

ジーチェーン上のスレーブ GTY トランシーバーの

RXCHBONDO ポートから、チャネルボンディング情

報やクロックコレクション情報を受信します。

RXCHBONDO[4:0] 出力 RXUSRCLK チャネルボンディングを制御するポートです。マス

ターから、あるいはマスターと接続しているデイジー

チェーン上のスレーブから GTY トランシーバーへチャ

ネルボンディング情報やクロックコレクション情報を

送信するために使用されます。マスター RXCHBONDO

は、 1 つまたは複数のスレーブ RXCHBONDI ポートへ

接続できます。スレーブ RXCHBONDO は、デイジー

チェーンを構築してマスターから各スレーブへ情報を

伝搬するため、次のレベルのスレーブ RXCHBONDI へ

接続する必要があります。

RXCHBONDLEVEL[2:0] 入力 RXUSRCLK2 RX エラスティックバッファーの制御信号に使用され

る内部パイプラインレベル (量) を示します。値が大き

いほど、よりレベル数の多い RXCHBONDO および

RXCHBONDI デイジーチェーンが可能になり、配置配

線制約が容易になります。 RX エラスティックバッ

ファーを通る際に生じるレイテンシを小にするに

は、マスターの CHAN_BOND_LEVEL を、可能な限り

も少ないデイジーチェーン数にします。 4 バイトの

内部データパス (RX_INT_DATAWIDTH = 1) を使用す

る場合、マスターは RXCHANBONDLEVEL = 3 を超過

できません。





表 4-43 に、 RX チャネルボンディングで必要な属性を示します。

RXCHBONDMASTER 入力 RXUSRCLK2 トランシーバーがチャネルボンディングのマスターで

あることを示します。 RXCHBONDO ポートは、 1 つま

たは複数のスレーブトランシーバーの RXCHBONDI

ポートを直接駆動します。

このポートは、 RXCHBONDSLAVE と同時に High 駆動

できません。

RXCHBONDSLAVE 入力 RXUSRCLK2 トランシーバーがチャネルボンディングのスレーブで

あることを示します。 RXCHBONDI ポートは、別のス

レーブまたはマスタートランシーバーにある

RXCHBONDO ポートによって駆動されます。

RXCHBONDLEVEL[2:0] の設定が 0 よりも大きい場合、

RXCHBONDO ポートが 1 つまたは複数のスレーブト

ランシーバーの RXCHBONDI ポートを直接駆動するこ

とがあります。

このポートは、 RXCHBONDMASTER と同時に High 駆

動できません。

RXCHBONDEN 入力 RXUSRCLK2 チャネルボンディングを有効にします (インターコネ

クトロジックからマスターとスレーブの両方へ)。

表 4-43: RX チャネルボンディングの属性


CHAN_BOND_MAX_SKEW 整数この属性は、チャネルボンディングで RX エラスティック

バッファーが補正可能なレーン間の大スキュー (8 または

10 ビットのシンボル) を指定します。この値は、常にチャ

ネルボンディングシーケンス間の小距離の半分未満とす

る必要があります。たとえば、アライメントマーカーを 16

シンボル間隔にできるプロトコルの場合、

CHAN_BOND_MAX_SKEW は通常 16/2 未満の大値であ

る 7 に設定されます。有効な設定値は 1 ～ 14 です。

CHAN_BOND_KEEP_ALIGN 文字列この属性によって、電気的アイドル時のレーン間のスキュー

調整の情報を保持できます。

表 4-42: RX チャネルボンディングのポート (続き)






CHAN_BOND_SEQ_1_1

CHAN_BOND_SEQ_1_2

CHAN_BOND_SEQ_1_3

CHAN_BOND_SEQ_1_4

10 ビット

バイナリ

CHAN_BOND_SEQ_1 属性は、

CHAN_BONd_SEQ_1_ENABLE[3:0] と併用してチャネルボ

ンディングシーケンス 1 を定義します。

CHAN_BOND_SEQ_1_1 は初に受信したシーケンスで、

CHAN_BOND_SEQ_1_4 は後のシーケンス (4 つのシンボ

ルのシーケンス) です。各サブシーケンスの長さは 8 ビット

または 10 ビットです。サブシーケンスの値は、

RX_DATA_WIDTH および CBCC_DATA_SOURCE_SEL で決

まります。チャネルボンディングシーケンスは、 4 つのサ

ブシーケンスよりも短くなることがあります。

CHAN_BOND_SEQ_LEN でシーケンスの長さを決定しま

す。 CHAN_BOND_SEQ_LEN = 1 の場合、

CHAN_BOND_SEQ_1_1 のみ使用します。

CHAN_BOND_SEQ_1_ENABLE[3:0] を使用すると、シーケ

ンスの一部を Don't Care にできます。

CHAN_BOND_SEQ_1_ENABLE[k-1] が 0 の場合、

CHAN_BOND_SEQ_1_k は Don't Care サブシーケンスとな

り、常に一致します。

CHAN_BOND_SEQ_1_ENABLE 4 ビット

バイナリ

CHAN_BOND_SEQ_2_1

CHAN_BOND_SEQ_2_2

CHAN_BOND_SEQ_2_3

CHAN_BOND_SEQ_2_4

10 ビット

バイナリ

CHAN_BOND_SEQ_2 属性は、

CHAN_BOND_SEQ_2_ENABLE[3:0] と併用してチャネルボ

ンディングシーケンス 2 を定義します。

CHAN_BOND_SEQ_2_USE が TRUE の場合は、 2 番目の

シーケンスがチャネルボンディングをトリガーする代替

シーケンスとして使用されます。

CHAN_BOND_SEQ_2_1 は初に受信したシーケンスです。

CHAN_BOND_SEQ_2_4 は後のシーケンスです (4 つのシ

ンボルのシーケンス)。各サブシーケンスの長さは 8 ビット

または 10 ビットです。サブシーケンスの値は、

RX_DATA_WIDTH および CBCC_DATA_SOURCE_SEL で決

まります。チャネルボンディングシーケンスは、 4 つのサ

ブシーケンスよりも短くなることがあります。

CHAN_BOND_SEQ_LEN でシーケンスの長さを決定しま

す。 CHAN_BOND_SEQ_LEN = 1 の場合、

CHAN_BOND_SEQ_2_1 のみ使用します。

CHAN_BOND_SEQ_1_ENABLE[3:0] を使用すると、シーケ

ンスの一部を Don't Care にできます。

CHAN_BOND_SEQ_2_ENABLE[k-1] が 0 の場合、

CHAN_BOND_SEQ_2_k は Don't Care サブシーケンスとな

り、常に一致します。

CHAN_BOND_SEQ_2_ENABLE 4 ビット

バイナリ

CHAN_BOND_SEQ_2_USE 文字列 2 つのチャネルボンディングシーケンスを使用するかを指

定します。

TRUE: チャネルボンディングは、シーケンス 1 または 2

でトリガー可能。

FALSE: シーケンス 1 でのみトリガー。

表 4-43: RX チャネルボンディングの属性 (続き)






CHAN_BOND_SEQ_LEN 整数スキューを検出するために GTY トランシーバーが一致させ

るチャネルボンディングシーケンスの長さをバイトで定義

します。有効な長さは、 1、 2 および 4 バイトです。

CBCC_DATA_SOURCE_SEL 文字列クロックコレクションやチャネルボンディング用のデータ

ソースの選択に使用します。

DECODED に設定した場合、 RX8B10BEN が High になると

8B/10B デコーダーからのデータを選択します。

ENCODED に設定した場合、カンマ検出およびリアライメ

ントブロックからのデータを選択します。

FTS_DESKEW_SEQ_ENABLE 4 ビット

バイナリ


FTS_LANE_DESKEW_CFG 4 ビット

バイナリ


FTS_LANE_DESKEW_EN 文字列 TRUE に設定すると、 FTS レーンのスキュー調整用のチャ

ネルボンディングロジックが有効になります。 FTS レーン

のスキュー調整は、チャネルボンディングシーケンス 1 と

2 を使用する標準アルゴリズムから独立しているため、標

準アルゴリズムと同時に動作します。 FTS レーンのス

キュー調整は、 2 バイトモードでのみ動作します。

RX_DATA_WIDTH 整数 RXDATA ポートのビット幅を設定します。 8B/10B エンコー

ダーが有効の場合、 RX_DATA_WIDTH は 20 ビット、 40

ビット、または 80 ビットに設定される必要があります。

有効な値は、 16、 20、 32、 40、 64、および 80 です。

詳細は、 302 ページの「インターフェイス幅の設定」を参


RX_DISPERR_SEQ_MATCH ブール型デコードされたバイトのディスパリティエラーがチャネル

ボンディングやクロックコレクションシーケンスのインジ

ケーターと一致すべきかを指定します。

TRUE: ディスパリティエラーが一致。

FALSE: ディスパリティエラーステータスを無視。


0: 2 バイトの内部データパス。チャネルボンディングが

サポートされる。

1: 4 バイトの内部データパス。チャネルボンディングが

サポートされる。

2: 8 バイトの内部データパス。チャネルボンディングは

サポートされない。

表 4-43: RX チャネルボンディングの属性 (続き)






RX チャネルボンディングの使用

このセクションでは、レシーバーのチャネルボンディング機能を使用する際の手順を説明します。

チャネルボンディングの有効化

各 GTY トランシーバーには、 RX エラスティックバッファーのポインターを制御することでチャネルボンディング

を実行する回路が含まれています。チャネルボンディングでは RX バッファーを使用する必要があるため、

RXBUF_EN 属性を TRUE に設定します。チャネルボンディングは、内部データ幅が 2 バイト

(RX_INT_DATAWIDTH = 0) または 4 バイト (RX_INT_DATAWIDTH = 1) の場合のみサポートされます。

各 GTY トランシーバーにはチャネルボンディング回路が 1 つあります。チャネルボンディングを実行するように

GTY トランシーバーを構成するには、次の手順に従います。

1. 各 GTY トランシーバーにチャネルボンディングモードを設定します。

2. マスタートランシーバーの RXCHBONDMASTER を High に接続します。

3. スレーブトランシーバーの RXCHBONDSLAVE を High に接続します。

4. マスターからのチャネルボンディングポートを各スレーブに直接接続、またはデイジーチェーン接続します。

5. チャネルボンディングシーケンスおよび検出パラメーターを設定します。

チャネルボンディングのモード

チャネルボンディングのモードは、各 GTY トランシーバーのチャネルボンディングを有効にするべきか、また

GTY トランシーバーがマスターかスレーブかを決定します。チャネルボンディングが有効となる GTY トランシー

バーには、マスターが 1 つと任意数のスレーブが必要です。 GTY トランシーバーグループのチャネルボンディング

をオンにするには、 1 つのトランシーバーをマスターに設定し、その他の GTY トランシーバーをすべてスレーブに


チャネルボンディングポートの接続

チャネルボンディングの実行には、グループのマスター GTY トランシーバー RXCHBONDO ポートをすべてのス

レーブの RXCHBONDI ポートに接続する必要があります。同じカラムに属する GTY トランシーバーのみが、共に

チャネルボンディング可能です。隣接した GTY トランシーバーは直接接続してください。マスターからスレーブへ

の直接接続の手順は、次のとおりです。

1. マスターの RXCHBONDO ポートをスレーブの RXCHBONDI ポートに接続します。

2. マスタートランシーバーの RXCHBONDMASTER を High に接続します。

3. 各スレーブトランシーバーの RXCHBONDSLAVE を High に接続します。

GTY トランシーバーが直接接続されていると、トランシーバー間の距離が長くなるため、タイミング制約を満たす

ことが困難になります。この問題の解決策として、トランシーバーをデイジーチェーン接続するという方法があり

ます。デイジーチェーン接続は、 RXCHBONDLEVEL[2:0] ポートを使用し、マスターおよびスレーブ間にパイプラ

インステージを追加して行います。各スレーブの RXCHBONDO ポートは、マスターからの RXCHBONDO パスでの

パイプラインステージとして使用されます。図 4-45 および図 4-46 に、デイジーチェーンの例を 2 つ示します。






図 4-45: チャネルボンディングのデイジーチェーン例 (1)


図 4-46: チャネルボンディングのデイジーチェーン例 (2)

RXCHBONDI

RXCHBONDO

RXCHBONDI

RXCHBONDO

RXCHBONDI

RXCHBONDO

RXCHBONDI

RXCHBONDO

RXCHANBONDMASTER = 0RXCHANBONDSLAVE = 1RXCHANBONDLEVEL[2:0] = 0




X19692-081717

RXCHBONDI

RXCHBONDO

RXCHBONDI

RXCHBONDO

RXCHBONDI

RXCHBONDO

RXCHBONDI

RXCHBONDO




X19693-081717





デイジーチェーンを設定する場合、初に RXCHBONDO および RXCHBONDI を使用して GTY トランシーバーを接

続し、各スレーブの RXCHBONDI ポートからマスターの RXCHBONDO ポートへのパスを作成します。チェーン内

の GTY トランシーバーの RXCHANBONDLEVEL を設定する手順は、次のとおりです。

1. マスターの RXCHANBONDLEVEL を 7 に設定します。

2. 各スレーブの RXCHANBONDLEVEL を、スレーブの RXCHBONDI ポートを駆動している GTY トランシーバー

の RXCHANBONDLEVEL から 1 を引いた値に設定します。

3. も低いレベルのスレーブを見つけます。 GTY トランシーバーすべての RXCHANBONDLEVEL からこのレベ

ルを減算し、も低いスレーブのレベルが 0 となり、マスターがすべてのスレーブに対して機能するための

少のレベル数となるようにします。 4 バイトの内部データパス (RX_INT_DATAWIDTH = 1) を使用する場合は、

マスターが RXCHANBONDLEVEL = 3 を超過しないようにします。

各 GTY トランシーバーにおけるチャネルボンディングポート間の接続が定義されるときは、 RXCHBONDI および

RXCHBONDO が RXUSRCLK クロックドメインに属していることに注意してください。 RXUSRCLK の周波数増加

に伴い、また直接接続されたトランシーバーの距離が離れるに従って、 RXUSRCLK のタイミング制約を満たすこと

が困難になります。タイミング制約が満たされている限り、隣接する SLR にトランシーバーをまとめてチャネルボ

ンディングできます。

GTY トランシーバーカラムの中央にある GTY トランシーバーをチャネルボンディングのマスターとして選択する

と、ポート接続を柔軟に行うことが可能です。つまり、チャネルボンディングマスターが GTY トランシーバーカ

ラムの中央に配置されていると、マスターの上下方向にある GTY への接続が可能になります。また、 GTY トラン

シーバーの専用クロック配線構造によって、チャネルボンディングマスターがカラムの中央に配置されていると、

さらなる利点として 1 組のクロックピンペアの使用で大 20 個の GTY トランシーバーをチャネルボンディングで

きるようになります。

タイミング制約が満たされている限り、1 つの RXCHANBONDLEVEL 上の GTY トランシーバー数は制限されません。

チャネルボンディングシーケンスの設定

チャネルボンディングシーケンスは、クロックコレクションシーケンスと同じ方法でプログラムされます。

CHAN_BOND_SEQ_LEN はシーケンスの長さを設定し、 CHAN_BOND_SEQ_1_* はシーケンスの値を設定します。

CHAN_BOND_SEQ_2_USE が TRUE の場合、 CHAN_BOND_SEQ_2_* は 2 番目のシーケンスの値を設定します。各サ

ブシーケンスのアクティブビット数は、 RX_DATA_WIDTH および CBCC_DATA_SOURCE_SEL によって決定されま

す (270 ページの「クロックコレクションシーケンスの設定」参照)。 RX_DISPERR_SEQ_MATCH が FALSE に設定

されている場合、 CHAN_BOND_SEQ_x_y[9] は一致させる際に使用されません。

図 4-47 に、サブシーケンスのビットがどのようにマップされるかを示します。


図 4-47: チャネルボンディングシーケンスの設定

CHAN BOND_SEQ_x_y 9 8 7:0

1 = Sequence is a K Character0 = Sequence is a Regular Character

8-bit Channel Bonding Sequence

1 = Sequence Uses Inverted Disparity0 = Sequence Uses Regular Disparity

X19694-081717





クロックコレクションシーケンスと同様、チャネルボンディングシーケンスにも Don't Care サブシーケンスを含め

ることができます。 CHAN_BOND_SEQ_1_ENABLE および CHAN_BOND_SEQ_2_ENABLE がこれらのバイトを設定

します。図 4-48 に、チャネルボンディングサブシーケンスのイネーブル属性のマップを示します。 4 つのサブシー

ケンスをすべて使用するシーケンスでは、 CHAN_BOND_SEQ_x_1 が初のサブシーケンスで、

CHAN_BOND_SEQ_x_4 が後のサブシーケンスです。

大スキューの設定

チャネルボンディングシーケンスがマスターで受信されても、すぐにチャネルボンディングが実行されるわけでは

ありません。スレーブにレイテンシがある場合は、さらに数バイトを受信する必要があります。この待機時間が、

実質的には RX エラスティックバッファーが許容可能な大スキューとなります。スキューが待機時間よりも大き

い場合、マスターがチャネルボンディングをトリガーするまでに、スレーブでシーケンスが受信されない可能性が

あります。

図 4-49 に、マスターとスレーブになっている 2 つの FIFO を示します。スレーブがマスターの後にある場合、マス

ターはチャネルボンディングをトリガーするまで数サイクル待機する必要があり、待機しないと、遅いスレーブの

バッファーにはチャネルボンディングシーケンスが含まれなくなります。


図 4-48: チャネルボンディングシーケンスのマッピング

CHAN_BOND_SEQ_x_4 CHAN_BOND_SEQ_x_3 CHAN_BOND_SEQ_x_2 CHAN_BOND_SEQ_x_1

CHAN_BOND_SEQ_x_ENABLE 4 3 2 1

X19695-081717





CHAN_BOND_MAX_SKEW は、各チャネルボンディングシーケンス 1 および 2 で許容可能な大スキューの設定に

使用されます。大スキューの範囲は 1 ～ 14 です。この範囲は、常にチャネルボンディングシーケンス間の小距

離の半分 (バイトまたは 10 ビットコード ) 未満の必要があります。この小距離の値は、使用しているプロトコルに

依存します。

チャネルボンディングとクロックコレクション間の優先順位

クロックコレクション (264 ページの「RX クロックコレクション」参照) およびチャネルボンディングは、共に RX

エラスティックバッファーのポインターで動作します。通常、 2 つの回路は競合することなく機能しますが、これ

らのイベントが同時に発生すると競合が発生します。このような場合は、一方の回路を優先させる必要があります。

クロックコレクションを優先させる場合は、 CLK_COR_PRECEDENCE を TRUE に設定し、チャネルボンディング

を優先させる場合は、これを FALSE に設定します。


図 4-49: チャネルボンディングの例 (マスター RXCHANBONDLEVEL[2:0] = 1)

D1D2D3D4D5D6D7SEQ1

D1D2D3D4D5D6D7 D0

D4D5D6D7SEQ1D8D9D10

D4D5D6D7SEQ1D8D9 D3

D5D6D7SEQ1D8D9D10D11

D5D6D7SEQ1D8D9D10 D4

Slave’s New ElasticBuffer Read Pointer

Master receives CB Sequence

The master waits some period of time determined by CHAN_BOND_MAX_SKEW before triggering channel bonding, givingthe slave time to receive the sequence. The message to perform channel bonding is sentusing the RXCHBONDO port.

The RXCHANBONDLEVEL setting of the masterdetermines how many cycles later the bondingoperation is executed. At this time, the slave’selastic buffer pointers are moved so that the output is deskewed.

SlaveElasticBuffer

MasterElasticBuffer

SlaveElasticBuffer

MasterElasticBuffer

SlaveElasticBuffer

MasterElasticBuffer

X19696-081717





RX 同期ギアボックス

機能の説明

RX 同期ギアボックスは、 64B/66B と 64B/67B のヘッダーおよびペイロードの分割をサポートします。受信したデー

タのペイロードとヘッダーの出力ピンとして、 RXDATA[127:0] および RXHEADER[5:0] を通常モードで使用します。

110 ページの「TX 同期ギアボックス」と同様に、 RX 同期ギアボックスもシングルクロックを使用する PMA と共に

動作します。このため、出力データが無効になる可能性があります。出力ピンの RXHEADERVALID および

RXDATAVALID が、適切なヘッダーおよびデータが有効な値であるかを示します。 RX 同期ギアボックスは、 2 バイ

ト、 4 バイト、 8 バイト、および 16 バイトのインターフェイスをサポートします。

RX 同期ギアボックスから出力されるデータは、アラインする必要はありません。アライメントは、インターコネク

トロジックで実行されます。正確にアラインされるまで、 RXGEARBOXSLIP ポートを使用してギアボックスから各

サイクルごとにデータをスリップします。ビットスリップ動作が完了して出力データが安定するまでには、特定の

サイクル数が必要です。データのデスクランブルとブロックの同期化はインターコネクトロジックで実行されます。

一般的なギアボックスモードに加えて CAUI インターフェイスモードもサポートされます。


表 4-44 に、 RX ギアボックスのポートを示します。

表 4-44: RX ギアボックスのポート


RXDATAVALID[1:0] 出力 RXUSRCLK2 ギアボックス 64B/66B または 64B/67B が使用される場

合、 RXDATA に現れたデータが有効であるかを示すス

テータス出力です。たとえば 64B/66B エンコードの場

合、 8 バイトインターフェイス (および

RX_INT_DATAWIDTH = 0 の 4 バイトインターフェイス)

では 32 サイクルごとにディアサートされ、 2 バイトイン

ターフェイス (および RX_INT_DATAWIDTH = 1 の 4 バイ

トインターフェイス) では 64 サイクルごとにディアサー

トされます。

RXDATAVALID[0]: 8 バイト、 4 バイト、および 2 バイト

のインターフェイスの場合、 RXDATA に現れたデータ

が通常モードで有効であることを示します。 16 バイト

インターフェイスの場合は、 RXDATAVALID[0] は

RXDATA[63:0] が有効であることを示します。 CAUI イン

ターフェイスモードでは、 RXDATAVALID[0] はデータ

ストリーム A の RXDATA が有効であることを示します。

RXDATAVALID[1]: 16 バイトインターフェイスの場合、

RXDATA[127:64] に現れたデータが通常モードで有効で

あることを示します。 CAUI インターフェイスモードの

場合は、 RXDATAVALID[1] は現在の RXDATA がデータ

ストリーム B に対して有効であることを示します。





RXGEARBOXSLIP 入力 RXUSRCLK2 High に遷移すると、ギアボックスの内容が次の可能な

アライメントへスリップします。このポートは、イン

ターコネクトロジックとのアライメントに使用されま

す。このポートを RXUSRCLK2 クロックの 1 サイクル間

アサートすると、ギアボックスから出力されるデータ

アライメントが変更されます。

データを新たにリアラインする場合は、

RXGEARBOXSLIP を低 1 サイクル間ディアサートし、

再びアサートする必要があります。複数のリアライメン

トが連続して実行される場合は、インターコネクトロ

ジックで正しいアライメントポイントを認識しなくても、

適切なアライメントポイントを渡すことができます。

CAUI インターフェイスモードのデータストリーム A の

RXGEARBOXSLIP として使用されます。

RXHEADER[5:0] 出力 RXUSRCLK2 RXHEADER[2:0]: 通常モード、および CAUI インター

フェイスモードのデータストリーム A のヘッダー出力

です。

RXHEADER[5:3]: CAUI インターフェイスモードのビッ

トストリーム B のヘッダー出力です。通常モードで 16

バイト TXDATA インターフェイスが選択された場合も、

ヘッダー出力として使用されます。

RXHEADERVALID[1:0] 出力 RXUSRCLK2 ギアボックスを使用する場合、 RXHEADER が有効であ

ることを示します。

GTY トランシーバー :

RXHEADERVALID[0]: 通常モードでは現在のデータ、

CAUI インターフェイスモードではデータストリーム A

について RXHEADER[2:0] が有効であることを示します。

RXHEADERVALID[1]: 16 バイトインターフェイスの通

常モードでは現在のデータ、 CAUI インターフェイス

モードではデータストリーム B について

RXHEADER[5:3] が有効であることを示します。

RXSLIDE 入力 RXUSRCLK2 CAUI インターフェイスモードではデータストリーム B

用 RXGEARBOXSLIP として使用されます。

RXSTARTOFSEQ[1:0] 出力 RXUSRCLK2 ギアボックス 64B/66B または 64B/67B が有効の場合、現

在の RXDATA 出力のシーケンスカウンターが 0 である

ことを示します。

RXSTARTOFSEQ[0]: 通常モードの現在の RXDATA、お

よび CAUI インターフェイスモードのデータストリー

ム A に対してシーケンスカウンターが 0 であることを

示す出力です。

RXSTARTOFSEQ[1]: CAUI インターフェイスモードの

データストリーム B に対してシーケンスカウンターが

0 であることを示す出力です。

表 4-44: RX ギアボックスのポート (続き)






表 4-45 に、 RX 同期ギアボックスの属性を示します。

RX 同期ギアボックスの有効化

GTY トランシーバーの RX 同期ギアボックスを有効にする場合は、 RXGEARBOX_EN 属性を TRUE に設定します。

GEARBOX_MODE 属性のビット 4 は 0 に設定します。ビット 3 およびビット 1 は未使用のため、 0 に設定します。

ビット 2 は、通常インターフェイスまたは CAUI インターフェイスのいずれを使用するかを指定します。ビット 0

は、 64B/67B ギアボックスまたは 64B/66B ギアボックスのいずれを使用するかを指定します。

表 4-45: RX 同期ギアボックスの属性


GEARBOX_MODE 5 ビットバイナリ TX および RX ギアボックスモードを示します。

• ビット 4:

° 0: 同期ギアボックスを選択

° 1: 非同期ギアボックスを選択

• ビット 3:


• ビット 2:

0: 通常モード。


• ビット 1:


• ビット 0:

0: Interlaken 用の 64B/67B ギアボックスボード (同期ギアボックスの

場合にのみ有効)


RXGEARBOX_EN 文字列 TRUE の場合、 RX 同期ギアボックスまたは RX 非同期ギアボックスが

有効になります。どちらの RX ギアボックスを有効にするかは、

GEARBOX_MODE 属性で設定します。





RX ギアボックスの動作モード

RX ギアボックスは、インターコネクトロジックに対して 2、 4、および 8 バイトのインターフェイスのみサポート

します。

図 4-50 に示すように、 RXGEARBOXSLIP 入力ポートに加えて出力ポート RXDATA、 RXHEADER、

RXDATAOUTVALID、および RXHEADEROUTVALID が通常モード (GEARBOX_MODE[2] = 1’b0) で使用されます。


図 4-50: 通常モード (GEARBOX_MODE[2] = 1'b0) におけるギアボックスの使用

Design inInterconnect Logic

RX Synchronous Gearbox(in GTY Transceiver)

RXHEADER[2:0]

RXDATA[15:0] or RXDATA[31:0] or RXDATA[63:0]

RXDATAVALID

RXGEARBOXSLIP

RXHEADERVALID

RXSTARTOFSEQ

X19697-081717





図 4-51 に、 4 バイトロジックインターフェイス (RX_DATA_WIDTH = 32 (4 バイト )、 RX_INT_DATAWIDTH = 1 (4 バ

イト )) を通常モード (GEARBOX_MODE[2] = 1'b0) で使用した場合の 64B/66B エンコードで、 RX ギアボックスへ入

力されるデータおよび RX ギアボックスから出力されるデータの 4 サイクルを例示します。


1. IEEE Std 802.3ae-2002 の命名規則に従って、 H1 は RxB0、 H0 は RxB1 などのように対応します。 RX ギアボック

スはすべてのシーケンスを内部処理します。


図 4-51: 通常モード (GEARBOX_MODE[2] = 1'b0) における RX ギアボックスの動作

D31 D30 D5 D4 D3 D2……………

D31 D30 D5 D4………………………

D0 …………D31

D1 D0

D1 D0 D31 D30 D7 D6 D5 D4………………

D1 D0 D31 D30 D5 D4………………………

D0 ………

D3 D2

D31 D30 D7 D6 D5 D4………………

D3 D2 D1 D0 D7………………………

D0 …………D31

D6

D1 D0 D31 D30 D9 D8 D7 D6………………

D5 D4 D3 D2 D7………………

D0 …………

D1 D0 D6D31 D30

D31

H1 H0

H1 H0

H1

H1 H0

H1 H0

H1

Input to the RXGearbox

Cycle N

Cycle N+3

RXHEADEROUTVALID = 1'b1 RXDATAOUTVALID = 1'b1

RXHEADER RXDATA


Cycle N+1

RXHEADER RXDATA


Cycle N+2

RXHEADER RXDATA


RXHEADER RXDATA

Output of theRXGearbox







X19698-081717





この点では、内部シーケンスか外部シーケンスのいずれかを処理する TX ギアボックスのオプションとは異なりま

す。 2、 4、または 8 バイトのインターフェイスのいずれを使用するかによって、 RXDATAOUTVALID および

RXHEADEROUTVALID 信号のアサート /ディアサート期間は異なります。データおよびヘッダーの長さに関しては、

RX ギアボックスと TX ギアボックスで同じです。図 4-52 に、これらの長さを示すと共に、 1 サイクル間ディアサー

トされる RXHEADERVALID 信号と RXDATAVALID 信号を示します。図 4-53 に、通常モード

(GEARBOX_MODE[2] = 1'b0) で RX_DATA_WIDTH = 16 (2 バイト ) および RX_INT_DATAWIDTH = 0 (2 バイト ) を使

用した場合の 64B/67B エンコードの動作を示します。


図 4-52: 通常モード (GEARBOX_MODE[2] = 1'b0) で RX_DATA_WIDTH = 64 (8 バイト ) と RX_INT_DATAWIDTH = 1 (4 バイト ) を使用した場合の 64B/66B エンコードにおける RX ギアボックス

1

Da Db Dc Dd De XXX Df Dg Dh Di Dj Dk Dl Dm Dn

12

RXUSRCLK2

Data pauses for 1 cycle

RXGEARBOXSLIP

RXHEADERVALID

RXHEADER[1:0]

RXDATAVALID

RXDATA[63:0]

X19699-081717


図 4-53: RX_DATA_WIDTH = 16 (2 バイト ) と RX_INT_DATAWIDTH = 0 (2 バイト ) を使用した場合の 64B/67B エンコードにおける RX ギアボックス

1 1 110 06 6 62

Da Db Dc Dd De XXXDf Dg Dh Di Dj Dk Dl Dm

50

Data pauses for 1 cycle Data pauses for 2 cycles

RXUSRCLK2

RXGEARBOXSLIP

RXHEADERVALID

RXHEADER[2:0]

RXDATAVALID

RXDATA[15:0]

X19700-091117





RX ギアボックスブロックの同期化

64B/66B および 64B/67B プロトコルは、ブロックの同期によってその境界が決まります。すべての入力データはブ

ロックがロックされるまで安定しないため、ブロックは同期化する必要があります。同期化するには、データアラ

イメントを変更して、有効な同期ヘッダーを検出します。 RXGEARBOXSLIP 入力ポートを使用して、ギアボックス

のデータアライメントを変更すると、すべての可能なアライメントを通常モード (GEARBOX_MODE[2] = 1'b0) で

チェックできます。 (RXSLIDE は、 CAUI インターフェイスモード (GEARBOX_MODE[2] = 1'b1) での 2 番目のデー

タストリームに対しては RXGEARBOXSLIP として利用できます。 ) RXGEARBOXSLIP 信号がブロック同期化ス

テートマシンから RX ギアボックスへフィードバックすることで、そのギアボックスにデータアライメントをス

リップするように伝えます。このプロセス (スリップして同期ヘッダーをテスト ) は、ブロックがロックされるまで

繰り返されます。 RX ギアボックスを使用する場合、インターコネクトロジックではブロック同期化ステートマシ

ンが必要です。図 4-54 に、ブロック同期化ステートマシンの動作を示します。






図 4-54: ブロック同期化ステートマシン

LOCK_INIT

block_lock <= falsetest_sh <= false

RESET_CNT

sh_cnt <= 0sh_invalid_cnt <= 0slip_done <= false

TEST_SH

test_sh <= false

VALID_SH

sh_cnt <= sh_cnt + 1

INVALID_SH

sh_cnt <= sh_cnt + 1sh_invalid_cnt <= sh_invalid_cnt + 1

SLIP

block_lock <= falseSLIP <= true

64_GOOD

block_lock <= true

sh_cnt = 64 ANDsh_invalid_cnt = 0

sh_cnt = 64 ANDsh_invalid_cnt > 0

sh_cnt = 64 ANDsh_invalid_cnt < 16 ANDblock_lock = true sh_invalid_cnt = 16 OR

block_lock = false

slip_done = true

sh_valid = 0

Unconditional Transition

sh_valid = 1test_sh = true ANDsh_cnt < 64

test_sh = 1

Unconditional Transition

test_sh = true AND sh_cnt < 64 ANDsh_invalid_cnt < 16 AND block_lock = true

X19701-081717





ステートマシンは、有効な同期ヘッダーと無効な同期ヘッダーをトラッキングすることで機能しています。リセッ

ト時は、ブロックロックがディアサートされてステートは LOCK_INIT になります。次に、 RESET_CNT ステートへ

遷移して、すべてのカウンターが 0 にリセットされます。同期ヘッダーは TEST_SH ステートで解析されます。ヘッ

ダーが有効の場合は、 VALID_SH ステートで sh_cnt がインクリメントされます。無効の場合は、 INVALID_SH ス

テートで sh_count および sh_invalid_count がインクリメントされます。

図 4-54 に示すブロック同期化ステートマシンでは、 sh_cnt_max が 64 で sh_invalid_cnt_max が 16 に設定されていま

す。 VALID_SH ステートでは、 sh_cnt が sh_cnt_max 値よりも小さく、 test_sh が High のときに TEST_SH ステートへ

遷移します。一方、 sh_cnt が sh_cnt_max と等しく、 sh_invalid_cnt が 0 のときは、 GOOD_64 ステートへ遷移して

block_lock がアサートされます。そしてプロセスが再び繰り返されてカウンターが 0 にクリアされます。ブロックの

ロックを完了するには、ステートマシンが有効な同期ヘッダーを sh_cnt_max の数だけ連続して (無効な同期ヘッ

ダーを受信せず) 受信する必要があります。しかし、ブロックのロックが完了すると、有効な同期ヘッダーを

sh_cnt_max の数だけ受信する間に、 sh_invalid_cnt_max - 1 数の無効な同期ヘッダーを受信できます。したがって、

一度ロックすると、ロックは解除されることはほとんどありません。

図 4-55 に、ブロック同期化ステートマシンの波形を示します。このステートマシンは、無効な同期ヘッダーがある

ため、データアライメントが完了する前までに多数の RXGEARBOXSLIP がアサートされています。

RXGEARBOXSLIP が送信された後、ステートマシンは RXUSRCLK2 の 32 サイクル間待機してから、有効な同期

ヘッダーをチェックします。


図 4-55: 通常モード (GEARBOX_MODE[2] = 1'b0) における、ブロック同期化を用いた RX ギアボックス

Data alignmentachieved

Data check onunscrambled data

block_sync_i

unscrambled_data_i

begin_r

track_data_r

start_of_packet_detected_r

RXDATA

RXDATAVALID

RXGEARBOXSLIP

RXHEADER

RXHEADERVALID

RXSTARTOFSEQ

0

Slip dataalignment

Closely spaced slip pulses. State machineasserts slip as soon as it sees bad header.

0000000000000000

0000000000000000

X19702-081717






CAUI インターフェイスには、トランシーバーに 2 つのデータインターフェイスが必要です。このセクションでは、

GTY トランシーバーにインプリメントされている RX の CAUI インターフェイスブロックのデザインについて説明

します。これにより、 64/66 および 64/67 モード (データストリーム A およびデータストリーム B) でのデュアル

データインターフェイスがサポートされます。 CAUI インターフェイスモードは、 GEARBOX_MODE[2] 属性を

1'b1 に設定することで選択可能です。 CAUI インターフェイスモードでは、 RX_INT_DATAWIDTH = 1 (4 バイト ) お

よび RX_DATA_WIDTH = 64 (8 バイト ) または 32 (4 バイト ) の設定のみが認められています。

上位の RX 同期ギアボックスには次のコンポーネントがあります。

1. 64/66 4 バイトギアボックスが 1 つ




5. シーケンス検出

CAUI インターフェイスをサポートするために、 GTY トランシーバーには各 2 バイトギアボックスのインスタンス

が 2 つあります。 Bit Demux ブロックのインスタンスも 1 つ追加されています。 RXGEARBOXSLIP 入力信号はデー

タストリーム A 用に使用され、 RXSLIDE 入力信号はデータストリーム B 用のギアボックススリップ入力として使

用されます。

図 4-56 に、 GTY トランシーバーの CAUI インターフェイス (RX パス) を示します。


図 4-56: CAUI インターフェイス (RX データパス)

4-Byte to 8-ByteConverter

RX GearboxSynchronizer

Interconnect LogicInterface Block

RX Gearbox Block

SequenceDetector A

SequenceDetector B

BitDemux

GTYE3/4_CHANNEL

64/66 – 4 ByteGearbox

Data OutData ValidHeader OutHeader Valid

0

B

A IN

RXDATAfrom PMA

RXDATA[63:0]

RXDATAVALID[1:0]

{B ,

A}

{B ,

A}

{B ,

A}

64/66 4B Gbx SequenceStartseq

Startseq

0

RXHEADER[5:0]

RXHEADERVALID[1:0]

RXSTARTOFSEQ[1:0]

64/67 4B Gbx Sequence64/66 2B Gbx A Sequence64/67 2B Gbx A Sequence

064/66 2B Gbx B Sequence64/67 2B Gbx B Sequence






64/67 – 4 ByteGearbox

64/66 –2 ByteGearbox A

64/66 – 2 ByteGearbox B

64/67 – 2 ByteGearbox A

64/67 – 2 ByteGearbox B

X19703-090717





CAUI インターフェイスモードでは、 Bit Demux ブロックによって、 PMA から A および B ストリームへの入力デー

タストリームが分割されます。ブロックレシーバーは、サイクルごとに 32 ビットのエンコードデータを受信しま

す。すべての偶数ビットはデータストリーム A に割り当てられ、すべての奇数ビットはデータストリーム B に割り

当てられます。

RX_INT_DATAWIDTH = 1 (4 バイト ) がこのモードで使用されていますが、 2 つの 2 バイトギアボックスを使用して

図 4-56 に示す機能性を実現します。これら 2 バイトギアボックスの機能性は、前述のセクションで説明した、

RX_INT_DATAWIDTH = 0 (2 バイト ) の場合と同じです。

PCSL データ幅がそれぞれ 32 ビットの場合 (RX_DATA_WIDTH = 64 (8 バイト ))、データストリーム A およびデータ

ストリーム B がそれぞれ対応するギアボックスに達するように、 4-8 バイトコンバーターによってデータが組み合

わされます (図 4-57 および図 4-58 参照)。


図 4-57: 4-8 バイトコンバーター (RX_DATA_WIDTH = 64 (8 バイト )、 RX_INT_DATAWIDTH = 1 (4 バイト )、GEARBOX_MODE[2] = 1'b1) への入力


図 4-58: 4-8 バイトコンバーター (RX_DATA_WIDTH = 64 (8 バイト )、 RX_INT_DATAWIDTH = 1 (4 バイト )、GEARBOX_MODE[2] = 1'b1) の出力

RXUSRCLK

D0RXDATA[31:24]

RXDATA[23:16]

RXDATA[15:8]

RXDATA[7:0]

D4 D8 D12 D16 D20

D1 D5 D9 D13 D17 D21

D2 D6 D10 D14 D18 D22

D3 D7 D11 D15 D19 D23

X19704-090817

RXUSRCLK2

D0RXDATA[63:56]

RXDATA[47:40]

RXDATA[39:32]

RXDATA[31:24]

RXDATA[23:16]

RXDATA[15:8]

RXDATA[7:0]

RXDATA[55:48] D1

D2

D3

D4

D5

D6

D7

D8

D9

D10

D11

D12

D13

D14

D15

D16

D17

D18

D19

D20

D21

D22

D23

X19705-091117





RX 非同期ギアボックス

機能の説明

RX 非同期ギアボックスは、 64B/66B のヘッダーおよびペイロードの結合しかサポートしません。ペイロードとヘッ

ダーの出力ピンとして、 RXDATA[127:0] および RXHEADER[4:0] を通常 (非 CAUI) モードで使用します。 64B/67B は

RX 非同期ギアボックスでサポートされていません。

RX 非同期ギアボックスは、インターコネクトロジックに接続される 4 バイト、 8 バイト、および 16 バイト RX デー

タインターフェイスをサポートし、 4 バイトまたは 8 バイトの内部データパスを使用する必要があります。データ

のスクランブルはインターコネクトロジックで実行されます。一般的な非同期ギアボックスモードに加えて CAUI

インターフェイスモードもサポートされます。 CAUI インターフェイスは、 8 バイト RX データインターフェイスで

インターコネクトロジックに接続し、 4 バイトの内部データパスを使用する場合のみサポートされます。表 4-46 に、

非同期ギアボックスで有効なデータ幅の組み合わせを示します。

RX 同期ギアボックスでは、無効データが周期的に RXDATAVALID ポートに現れるためこのポートをモニターする

必要がありますが、 RX 非同期ギアボックスでは各 RXUSRCLK2 サイクルで有効データを継続して受信可能です。

RX 非同期ギアボックスは周波数および位相が異なる 2 つのクロックドメインをブリッジするため、この非同期ギア

ボックス使用時は RX バッファーバイパスはサポートされません。また、 RX 非同期ギアボックスは RX バッファー

に並列して配置されます。図 4-59 に、 RX 非同期ギアボックスの位置を示します。 4 バイトの内部データパス

(RX_INT_DATAWIDTH = 1) を選択した場合、 32 ビットのデータが常に、各 RX XCLK サイクルで RX 非同期ギア

ボックスに入力されます。 34 ビットデータ (2 ビットのヘッダーと 32 ビットのペイロード ) および 32 ビットデータ

(32 ビットのペイロード ) が交互に、各 RXUSRCLK サイクルで RX 非同期ギアボックスから出力されます。 8 バイト

の内部データパスの場合、 64 ビットデータが常に、各 RX XCLK サイクルで RX 非同期ギアボックスに入力されま

す。 66 ビットデータ (2 ビットのヘッダーと 64 ビットのペイロード ) が、各 RXUSRCLK サイクルで RX 非同期ギア

ボックスから出力されます。

表 4-46: RX 非同期ギアボックスで有効なデータ幅の組み合わせ

インターフェイスモード

内部データパス幅

インターフェイス幅

XCLK (MHz) RXUSRCLK (MHz) RXUSRCLK2 (MHz)

通常モード 32 32 RX ラインレート /32 RX ラインレート /33 RX ラインレート /33

32 64 RX ラインレート /32 RX ラインレート /33 RX ラインレート /66



CAUI モード 32 64 RX ラインレート /32 RX ラインレート /33 RX ラインレート /66





通常モードでは、 RX 非同期ギアボックスを介したデータパスのレイテンシが内部で計測され、 DRP を用いて読み出

し専用レジスタを読み出すことでその計測されたレイテンシにアクセスできます。 RX 非同期ギアボックスは、 RX

プログラマブル分周器と併用されます。 RXOUTCLKSEL を 3'b101 に設定し、 RXUSRCLK および RXUSRCLK2 の

クロック周波数を適切に生成できる分周値を選択する必要があります。


図 4-59: RX クロックドメインの例 (RX_INT_DATAWIDTH = 1 (4 バイト ) および RX_DATA_WIDTH = 64)

RX OOB

DFERXEQ

SIPO

RXClockDividers

Polarity

RXInterface

CommaDetect

andAlign

128B/130B

Decoder

RXElasticBuffer RX Sync

GearboxPRBSChecker

RX StatusControl

RX PIPEControl

RX AsyncGearbox

8B/10BDecoder

PCIeRX Buffer

BlockDetectAlign

64 Data +2 Header

bits


Architecture


To TX Parallel Data(Far-End PCS

Loopback)

To TX Parallel Data(Far-End PMA

Loopback)

RX Serial Clock PMA Parallel Clock (XCLK) PCS Parallel Clock (RXUSRCLK)Device Parallel

Clock(RXUSRCLK2)

34, 32 bits32 bits

X19706-081717






表 4-47 に、 RX 非同期ギアボックスのポートを示します。

表 4-47: RX 非同期ギアボックスのポート


RXGEARBOXSLIP 入力 RXUSRCLK2 High に遷移すると、ギアボックスの内容が次の可能

なアライメントへスリップします。このポートを使

用して、インターコネクトポート RXDATA および

RXHEADER 内のデータを適切に揃えます。

このポートを RXUSRCLK2 クロックの 1 サイクル間

アサートすると、ギアボックスから出力されるデー

タアライメントが変更されます。

データを新たにリアラインする場合は、

RXGEARBOXSLIP を低 1 サイクル間ディアサート

し、再びアサートする必要があります。複数のリア

ライメントが連続して実行される場合は、インター

コネクトロジックで正しいアライメントポイントを

認識しなくても、適切なアライメントポイントを渡

すことができます。

CAUI インターフェイスモードでは、

RXGEARBOXSLIP はデータストリーム A をスリッ

プするために使用されます。

RXHEADER[5:0] 出力 RXUSRCLK2 RXHEADER[1:0]: 通常モード、および CAUI イン

ターフェイスモードのデータストリーム A のヘッ

ダー出力です。

RXHEADER[4:3]: CAUI インターフェイスモードの

ビットストリーム B のヘッダー出力です。通常モー

ドで 16 バイト RXDATA インターフェイスを使用す

る場合も、ヘッダー出力として使用されます。





RXHEADERVALID[1:0] 出力 RXUSRCLK2 RXHEADER の有効/無効を示します。

RXHEADERVALID[0]: 1'b1 は RXHEADER が通常

モード、および CAUI インターフェイスモードの

データストリーム A の現在のデータについて有効で

あることを示します。 8 バイト RX データインター

フェイス (RX_DATA_WIDTH = 64) または 16 バイト

RX データインターフェイス (RX_DATA_WIDTH =

128) を使用した場合、 RXHEADERVALID[0] は常に

1'b1 を出力し、 RXHEADER が各 RXUSRCLK2 サ

イクルで有効であることを示します。 CAUI イン

ターフェイスまたは通常モードで 4 バイトの RX

データインターフェイスを使用するとき、

RXHEADERVALID[0] は各 RXUSRCLK2 サイクルで

トグルします。

RXHEADERVALID[1]: 1'b1 は RXHEADER が CAUI

インターフェイスモードのデータストリーム B に

対して有効であることを示します。 16 バイトの RX

データインターフェイス (通常モードのみ) の使用時

は、 RXHEADERVALID[1] は常に 1'b1 を出力して

2 つ目のヘッダーを示します。 CAUI インターフェイ

スまたは通常モードで 4 バイトの RX データイン

ターフェイスを使用するとき、

RXHEADERVALID[1] は各 RXUSRCLK2 サイクルで

トグルします。

RXBUFSTATUS[1:0] 出力 RXUSRCLK2 RXBUFSTATUS は RX バッファーまたは RX 非同期

ギアボックスのステータスを提供します。 RX 非同

期ギアボックス使用時のポートのステータスは次の

とおりです。

• ビット 1:

0: RX 非同期ギアボックスの FIFO オーバーフロー

なし

1: RX 非同期ギアボックスの FIFO オーバーフロー

が発生

• ビット 0:

0: RX 非同期ギアボックスの FIFO アンダーフロー

なし

1: RX 非同期ギアボックスの FIFO アンダーフロー

が発生

ポートは High になると、 TX 非同期ギアボックスが

リセットされるまで High が保持されます。

RXLATCLK 入力クロック RX 非同期ギアボックスのレイテンシ計算用にクロッ

クを提供するために使用される入力ポートです。

RXSLIDE 入力 RXUSRCLK2 CAUI インターフェイスモードではデータストリー

ム B 用 RXGEARBOXSLIP として使用されます。

表 4-47: RX 非同期ギアボックスのポート (続き)






表 4-48 に、 RX 非同期ギアボックスの属性を示します。

表 4-48: RX 非同期ギアボックスの属性


GEARBOX_MODE 5 ビットバイナリ TX および RX ギアボックスの動作モードを選択します。

• ビット 4:



• ビット 3


• ビット 2:

0: 通常モード


• ビット 1:


• ビット 0:

0: 64B/67B ギアボックスボード (同期ギアボックスの場

合にのみ有効)


RXGEARBOX_EN 文字列 TRUE の場合、 RX 同期ギアボックスまたは RX 非同期ギ

アボックスが有効になります。どちらの RX ギアボックス

を有効にするかは、 GEARBOX_MODE 属性で設定します。

FALSE の場合、 TX 同期ギアボックスおよび TX 非同期ギ

アボックスが無効になります。

RXGBOX_FIFO_INIT_RD_ADDR 整数初期化読み出しアドレスです。予約。 UltraScale FPGAs

Transceivers Wizard の推奨値を使用してください。

RX_SAMPLE_PERIOD 3 ビットバイナリレイテンシの計算で平均化処理が行われる RXLATCLK の

サイクル数です。

3'b000: 256

3'b001: 512

3'b010: 1024

3'b011: 2048

3'b100: 4096

3'b101: 8192 (デフォルト )

3'b110: 16384

3'b111: 32768

RXGBOX_FIFO_LATENCY 16 ビットバイナリ RX_SAMPLE_PERIOD サイクル間平均化処理が行われた

RX 非同期ギアボックスを用いて UI 単位で計測されたレイ

テンシです。レイテンシは、 1/8UI 単位で報告されます。

RXGBOX_FIFO_LATENCY 読み出し専用レジスタへは、

DRP を介してアクセスします。このレジスタのアドレス

は 0x269 です。





RX 非同期ギアボックスの有効化

RX 非同期ギアボックスを有効にするには、 RXGEARBOX_EN を TRUE に設定する必要があります。非同期ギア

ボックスを選択するには、通常モードの場合は GEARBOX_MODE を 5'b10001 に設定し、 CAUI モードの場合は

5'b10101 に設定します。

RX 非同期ギアボックスの使用

図 4-60 に示すとおり、通常モード (GEARBOX_MODE[2]=1'b0) では、 RX 非同期ギアボックスは出力ポート

(RXHEADERVALID[0]、 RXDATA[63:0]、 RXHEADER[1:0]) および入力ポート RXGEARBOXSLIP を使用します。

16 バイト RXDATA インターフェイス (RX_DATA_WIDTH = 128) を使用した場合、各 RXUSRCLK2 サイクルで 2 ビッ

トのヘッダー 2 つと 64 ビットのペイロード 2 つが GTY トランシーバーによって出力されます。ヘッダーは

RXHEADER[4:3] と RXHEADER[1:0] に出力されます。データペイロードは RXDATA[127:64] と RXDATA[63:0] に出

力されます。 RXHEADER[4:3] と RXHEADER[1:0] が RXUSRCLK2 サイクルごとに有効になると、

RXHEADERVALID[0] が RXUSRCLK2 サイクルごとに High (1'b1) になります。

8 バイト RXDATA インターフェイス (RX_DATA_WIDTH = 64) の使用時は、各 RXUSRCLK2 サイクルで 2 ビットの

ヘッダーおよび 64 ビットのペイロードが GTY トランシーバーによって出力されます。 RXHEADER[1:0] が

RXUSRCLK2 サイクルごとに有効になると、RXHEADERVALID[0] が RXUSRCLK2 サイクルごとに High (1'b1) にな

ります。

4 バイト RXDATA インターフェイス (RX_DATA_WIDTH=32) の使用時は、RXHEADER[1:0] が RXUSRCLK2 の 1 サイ

クルおきに有効となるため、 RXHEADERVALID[0] はトグルし、 32 ビットのデータが RXUSRCLK2 の各サイクルで

RXDATA[31:0] に出力されます。

RXGEARBOXSLIP 入力ポートがブロック同期プロセスで使用されます。ブロックの境界を決定するこのブロック同

期プロセスは、 283 ページの「RX 同期ギアボックス」で説明されている内容と同じです。ブロック同期の詳細は、

289 ページの「RX ギアボックスブロックの同期化」を参照してください。


図 4-60: 通常モード (GEARBOX_MODE[2] = 1'b0) における RX 非同期ギアボックス

Design inInterconnect Logic

RX Asynchronous Gearbox(in GTY Transceiver)

RXHEADER[1:0] or RXHEADER[4:0]

RXDATA[31:0], RXDATA[63:0],or RXDATA[127:0]

RXHEADERVALID[0]

RXGEARBOXSLIP

X19707-081717





データパスレイテンシの読み出し

RX 非同期ギアボックス FIFO を通る際に生じるデータパスレイテンシは、 RX_XCLK に非同期の RXLATCLKK を使

用して統計的に計算されます。 RX_SAMPLE_PERIOD は、平均化処理が行われる RXLATCLK サイクル数を決定しま

す。 RXGBOX_FIFO_LATENCY で測定されるレイテンシの値は、 RX_SAMPLE_PERIOD で定義されたサンプリング

周期ごとに更新されます。

RX 非同期ギアボックス FIFO の読み出し側には、データアライメントに使用する、ギアボックスのスリップカウン

ト値で決定される追加オフセットがあります。そのため、レイテンシ値を読み出す前に、 RXGEARBOXSLIP を実行

して同期状態を実現しておく必要があります。レイテンシの測定は、 CAUI モードではサポートされていません。

次の設定を使用して、レイテンシを読み出します。

• 通常モードで、 RX 非同期ギアボックスを有効化します。

• RX_SAMPLE_PERIOD を設定します。

° 平均化処理の周期が長いほど、レイテンシ値は正確になります。

• RXGEARBOXSLIP によって、データパスの同期状態を実現します。

• RXGBOX_FIFO_LATENCY を読み出します。

° 値は、 1/8UI 単位です。

° 実際のレイテンシは、 RXGBOX_FIFO_LATENCY と固定値を合わせたものです。



よびデータストリーム B) が必要です。 CAUI インターフェイスモードは、 GEARBOX_MODE[2] 属性を 1'b1 に設

定することで有効になります。 CAUI インターフェイスモードであり、 RX 非同期ギアボックスが選択されている場

合、データ幅の設定として、 TX_INT_DATAWIDTH = 1 (4 バイト ) および TX_DATA_WIDTH = 64 (8 バイト ) のみが認

められています。

図 4-61 に示すとおり、 CAUI インターフェイスモード (GEARBOX_MODE[2]=1'b1) では、 RX 非同期ギアボックス

は RXHEADERVALID[1:0]、 RXDATA[63:0]、および RXHEADER[4:0] を使用し、入力ポートである

RXGEARBOXSLIP および RXSLIDE を使用します。 RX_DATA_WIDTH = 32 (4 バイト ) の場合、各データストリーム

に対する CAUI インターフェイスの使用法は、通常モードで説明されている内容と同じです。 RXDATA[31:0]、

RXHEADER[1:0]、および RXHEADERVALID[0] はデータストリーム A 専用で、 RXDATA[63:32]、 RXHEADER[4:3]、

および RXHEADERVALID[1] はデータストリーム B 専用です。データストリーム B 用 RXSLIDE は、データスト

リーム A に対して使用される RXGEARBOXSLIP と同じ機能を実現します。





通常モードでのブロック同期プロセスと同様に、ブロックの境界を決定する CAUI モードでのこのプロセスは、

283 ページの「RX 同期ギアボックス」で説明されている内容と同じです。ブロック同期の詳細は、 289 ページの

「RX ギアボックスブロックの同期化」を参照してください。


図 4-61: CAUI モード (GEARBOX_MODE[2] = 1'b1) における RX 非同期ギアボックス


PCSL – Datastream A

PCSL – Datastream B

RX Asynchronous Gearbox(in GTY Transceiver)

RXHEADER[1:0]

RXDATA[31:0]

RXGEARBOXSLIP

RXHEADERVALID[0]

RXHEADER[4:3]

RXDATA[63:32]

RXSLIDE

RXHEADERVALID[1]

X19708-081717





RX インターフェイス

機能の説明

RX インターフェイスは、 GTY トランシーバーの RX データパスへの入り口です。アプリケーションは、

RXUSRCLK2 の立ち上がりエッジで RXDATA ポートからデータを受け取ることで、 GTY トランシーバーからデータ

を受信します。ポート幅は、 2、 4、または 8 バイト幅から選択できます。実際のポート幅は、 RX_DATA_WIDTH 属性と RX_INT_DATAWIDTH 属性そして RX8B10BEN ポートの設定で定義します。有効なポート幅は、 16、 20、 32、40、 64、 80、 128 および 160 ビットです。インターフェイスでのパラレルクロック (RXUSRCLK2) レートは、 RX ラインレート、 RXDATA ポート幅、および 8B/10B デコードの使用有無によって決定します。パラレル動作モードの

場合、 2 番目のパラレルクロック (RXUSRCLK) は、トランスミッターの内部 PCS ロジックに使用する必要がありま

す。ここでは、パラレルクロックがどのように駆動されるかを示し、それらが正しく動作するための制約について

説明します。高速トランスミッターデータレートの場合、指定動作範囲内で RXUSRCLK2 レートを実現するには 8 バイトインターフェイスが必要です。

インターフェイス幅の設定

GTY トランシーバーには、 2 バイトと 4 バイトの内部データパスがあり、 RX_INT_DATAWIDTH 属性で設定できま

す。インターフェイス幅は、 RX_DATA_WIDTH 属性で設定できます。 8B/10B エンコーダーが有効の場合、

RX_DATA_WIDTH 属性は 20 ビット、 40 ビット、または 80 ビットに設定される必要があります。そしてこの場合、

RX インターフェイスは RXDATA ポートのみを使用します。たとえば、インターフェイス幅が 16 の場合、

RXDATA[15:0] が使用されます。 8B/10B デコーダーをバイパスする場合、 RX_DATA_WIDTH は 16 ビット、 20 ビッ

ト、 32 ビット、 40 ビット、 64 ビット、 80 ビット、 128 ビットまたは 160 ビットで設定できます。

表 4-49 に、 RX データパスのインターフェイス幅がどのように決定されるかを示します。 8B/10B デコードについて

は、 240 ページの「RX 8B/10B デコーダー」で詳細に説明します。

表 4-49: RX インターフェイスのデータパス設定

RX8B10BEN RX_DATA_WIDTH RX_INT_DATAWIDTH インターフェイス幅内部データ幅

1

20 0 16 20

40 0 32 20

40 1 32 40

80 1 64 40

0

16 0 16 16

20 0 20 20

32 0 32 16

32 1 32 32

40 0 40 20

40 1 40 40

64 1 64 32

64 2 64 64

80 1 80 40

80 2 80 80

128 2 128 64

160 2 160 80





8B/10B デコーダーがバイパスされて、 RX_DATA_WIDTH が 20、 40、または 80 の場合は、 RXCTRL0 および

RXCTRL1 ポートを使用して RXDATA ポートを 16 から 20 ビットへ、 32 から 40 ビットへ、または 64 から 80 ビット

へ拡張します。表 4-50 に、 8B/10B デコーダーが無効の場合の受信データを示します。 RX ギアボックスを使用する

場合のデータ転送順は、 283 ページの「RX 同期ギアボックス」を参照してください。

表 4-50: 8B/10B デコーダーをバイパスする場合での RX 受信データ

< < < 右から左へデータ受信 (LSB から MSB) < < <

39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

受信

デー

タ

RX

CT

RL

1[3]

RX

CT

RL

0[3]

RX

DA

TA[3

1:24

]

RX

CT

RL

1[2]

RX

CT

RL

0[2]

RX

DA

TA[3

2:16

]

RX

CT

RL

1[1]

RX

CT

RL

0[1]

RX

DA

TA[1

5:8]

RX

CT

RL

1[0]

RX

CT

RL

0[0]

RX

DA

TA[7

:0]


79 78 77 76 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 48 47 46 45 44 43 42 41 40

受信

デー

タ

RX

CT

RL

1[7]

RX

CT

RL

0[7]

RX

DA

TA[6

3:56

]

RX

CT

RL

1[6]

RX

CT

RL

0[6]

RX

DA

TA[5

5:48

]

RX

CT

RL

1[5]

RX

CT

RL

0[5]

RX

DA

TA[4

7:40

]

RX

CT

RL

1[4]

RX

CT

RL

0[4]

RX

DA

TA[3

9:32

]


119 118 117 116 115 114 113 112 111 110 109 108 107 106 105 104 103 102 101 100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80

受信

デー

タ

RX

CT

RL

1[11

]

RX

CT

RL

0[11

]

RX

DA

TA[9

5:88

]

RX

CT

RL

1[10

]

RX

CT

RL

0[10

]

RX

DA

TA[8

7:80

]

RX

CT

RL

1[9]

RX

CT

RL

0[9]

RX

DA

TA[7

9:72

]

RX

CT

RL

1[8]

RX

CT

RL

0[8]

RX

DA

TA[7

1:64

]


159 158 157 156 155 154 153 152 151 150 149 148 147 146 145 144 143 142 141 140 139 138 137 136 135 134 133 132 131 130 129 128 127 126 125 124 123 122 121 120

受信

デー

タ

RX

CT

RL

1[15

]

RX

CT

RL

0[15

]

RX

DA

TA[1

27:1

20]

RX

CT

RL

1[14

]

RX

CT

RL

0[14

]

RX

DA

TA[1

19:1

12]

RX

CT

RL

1[13

]

RX

CT

RL

0[13

]

RX

DA

TA[1

11:1

04]

RX

CT

RL

1[12

]

RX

CT

RL

0[12

]

RX

DA

TA[1

03:9

6]





RXUSRCLK および RXUSRCLK2 の生成

RX インターフェイスには、 2 つのパラレルクロック (RXUSRCLK および RXUSRCLK2) があります。 RXUSRCLK

は、 GTY トランスミッターの PCS ロジック用の内部クロックです。 RXUSRCLK で必要なレートは、

GTYE3/4_CHANNEL プリミティブの内部データパス幅および GTY トランシーバー RX のラインレートによって決

まります。 RX 非同期ギアボックスを使用する場合を除き、 RXUSRCLK の必要なレートは式 4-4 で求めることがで

きます。 4 バイトの内部データパスで RX 非同期ギアボックスを使用する場合の RXUSRCLK の必要なレートは、

式 4-5 で求めることができます。 8 バイトの内部データパスの場合の必要なレートは、式 4-6 で求めます。

式 4-4

式 4-5

式 4-6

RXUSRCLK2 は、 GTY トランシーバーの RX 側に入る信号すべてを同期化するためのプライマリクロックです。

GTY トランシーバーの RX 側に入力されるほとんどの信号は、 RXUSRCLK2 の立ち上がりエッジで取り込まれます。

RXUSRCLK2 と RXUSRCLK は、 RX_DATA_WIDTH と RX_INT_DATAWIDTH の設定に基づく固定されたレート関係

があります。表 4-51 に、 RX_DATA_WIDTH と RX_INT_DATAWIDTH 値に対する RXUSRCLK2 と RXUSRCLK の関

係を示します。上記のラインレートには、 4 バイトまたは 8 バイトの内部データパスの使用が求められます。各ス

ピードグレードの詳細は、『UltraScale および UltraScale+ デバイスデータシート』 [参照 6] を参照してください。

RXUSRCLK と RXUSRCLK2 の関係には、次のような規則があります。

• RXUSRCLK および RXUSRCLK2 は、クロックスキューを可能な限り小限に抑え、立ち上がりエッジで揃え

る必要があります。

• トランスミッターおよびレシーバーの基準クロックが同じオシレーターで駆動するようにチャネルが構成され

ていると、 TXOUTCLK を使用して TXUSRCLK および TXUSRCLK2 を駆動する場合と同様の方法で、

RXUSRCLK および RXUSRCLK2 が駆動できます。クロックコレクションがオフのとき、または RX バッ

ファーをバイパスするときは、 RX 位相アライメント機能を使用してシリアルクロックおよびパラレルクロッ

クを揃える必要があります。

• チャネルのトランスミッターおよびレシーバーの基準クロックを別々のオシレーターで駆動し、クロックコレ

クションが未使用の場合は、 RXUSRCLK および RXUSRCLK2 は、 RXOUTCLK (RXOUTCLKPMA の場合は

RXOUTCLKSEL = 3'b010) で分周して位相アライメント回路を使用する必要があります。

• クロックコレクションを使用している場合は、 RXOUTCLK または TXOUTCLK をソースとして RXUSRCLK お

よび RXUSRCLK2 が使用可能です。

表 4-51: RXUSRCLK2 と RXUSRCLK の周波数関係

インターフェイス幅 RX_DATA_WIDTH RX_INT_DATAWIDTH RXUSRCLK2 の周波数

2 バイト 16、 20 0 FRXUSRCLK2 = FRXUSRCLK

4 バイト 32、 40 0 FRXUSRCLK2 = FRXUSRCLK /2


8 バイト 64、 80 1 FRXUSRCLK2 = FRXUSRCLK / 2


16 バイト 128、 160 2 FRXUSRCLK2 = FRXUSRCLK / 2

RXUSRCLK Rate L ine RateInternal Datapath Width-------------------------------------------------------=

RXUSRCLK Rate L ine Rate33

----------------------=

RXUSRCLK Rate L ine Rate66

----------------------=






表 4-52 に、 RX インターフェイスのポートを示します。

表 4-52: RX インターフェイスのポート


RXCTRL1[15:0] 出力 RXUSRCLK2 8B/10B デコードが無効の場合、 20、 40、 80、およ

び 160 ビット RX インターフェイスのデータバスの

拡張に使用されます。

RXCTRL0[15:0] 出力 RXUSRCLK2 8B/10B デコードが無効の場合、 20、 40、 80、およ

び 160 ビット RX インターフェイスのデータバスの

拡張に使用されます。

RXDATA[127:0] 出力 RXUSRCLK2 データ受信用のバスです。ポート幅は

RX_DATA_WIDTH で決まります。

RX_DATA_WIDTH = 16、 20:

RXDATA[15:0] = 16 ビット幅







20 ビット、 40 ビットまたは 80 ビットのバスが必要

な場合は、 8B/10B エンコーダーの RXCTRL0 およ

び RXCTRL1 ポートと RXDATA ポートを結合しま

す。 303 ページの表 4-50 を参照してください。

RXUSRCLK 入力クロック内部 RX PCS データパスへのクロック提供に使用し

ます。

RXUSRCLK2 入力クロックインターコネクトロジックと RX インターフェイ

スの同期に使用します。このクロックは、

RXUSRCLK の立ち上がりエッジに揃う必要があり

ます。

RXDATAEXTENDRSVD 出力 RXUSRCLK2 予約。





表 4-53 に、 RX インターフェイスの属性を示します。

表 4-53: RX インターフェイスの属性


RX_DATA_WIDTH 整数 RXDATA ポートのビット幅を設定します。 8B/10B エンコーダーが

有効の場合、 RX_DATA_WIDTH は 20 ビット、 40 ビット、または

80 ビットに設定される必要があります。有効な設定値は 16、 20、

32、 40、 64、 80、 128、および 160 です。

詳細は、 302 ページの「インターフェイス幅の設定」を参照して

ください。





上記のラインレートには、 4 バイトまたは 8 バイトの内部データ

パスの使用が求められます。各スピードグレードの詳細は、

『UltraScale および UltraScale+ デバイスデータシート』 [参照 6] を参


RX_FABINT_USRCLK_FLOP 1 ビット

バイナリ

RXUSRCLK2 ドメインの前に RXUSRCLK ドメインでポート信号

を 1 回取得するかどうかを指定します。この属性は、 RX 内部デー

タパス幅が RX インターフェイス幅と等しい場合のみ適用され、

それ以外の場合は無視されます。ウィザードの推奨値を使用して

ください。

0: RXUSRCLK フリップフロップをバイパス

1: RXUSRCLK フリップフロップを使用




第 5 章

ボードデザインのガイドライン

概要

この章では、 GTY トランシーバーを使用するデザインを PCB 上に実装する際のガイドラインを示します。 GTY ト

ランシーバーはアナログ回路であるため、 PCB に実装する際には特別な配慮が必要です。デザインを正常に動作さ

せるには、デバイスピンの機能を理解し、デバイスインターフェイス、伝送ラインのインピーダンスと配線、電源

回路デザインのフィルタリングと分配、コンポーネント選択、 PCB レイアウトとスタックアップデザインなどの問

題に取り組む必要があります。

ピンの説明およびデザインのガイドライン

GTY トランシーバーのピンの説明

表 5-1 に、 GTY トランシーバークワッドのピンを示します。

表 5-1: GTY トランシーバークワッドのピンの説明

ピン方向説明

MGTREFCLK0P

MGTREFCLK0N

入力/出力

(パッド )

クワッドの基準クロック入力ピンまたは RX リカバリクロック出力ピンと

して設定されます。

MGTREFCLK1P

MGTREFCLK1N

入力/出力

(パッド )

クワッドの基準クロック入力ピンまたは RX リカバリクロック出力ピンと

して設定されます。

MGTYRXP[3:0]/MGTYRXN[3:0] 入力

(パッド )

RXP と RXN は、GTY トランシーバークワッドにある各レシーバーの差動

入力ペアです。

MGTYTXP[3:0]/MGTYTXN[3:0] 出力

(パッド )

TXP と TXN は、 GTY トランシーバークワッドにある各トランスミッター

の差動出力ペアです。

MGTAVTTRCAL 入力

(パッド )

終端抵抗キャリブレーション回路のバイアス電源電流です。「終端抵抗

キャリブレーション回路」を参照してください。

MGTRREF 入力

(パッド )

終端抵抗キャリブレーション回路のキャリブレーション抵抗入力ピンで

す。「終端抵抗キャリブレーション回路」を参照してください。




第 5 章: ボードデザインのガイドライン

図 5-1 に、 GTY トランシーバーと外部電源との接続を示します。


1. 電圧値は公称値です。値および耐性の詳細は、『UltraScale および UltraScale+ デバイスデータシート』 [参照 6] を


MGTAVCC 入力

(パッド )

MGTAVCC は、 GTY トランシーバークワッドタイルの内部アナログ回路

へ電力供給するアナログ電源ピンです。この回路には、 PLL、トランス

ミッター、およびレシーバー用のアナログ回路が含まれます。多くのパッ

ケージには、その内部に MGTAVCC 用の電源接続グループが複数ありま

す。特定の GTY トランシーバークワッドに配置される電源グループの詳

細は、パッケージピンの説明を参照してください。

UltraScale FPGA の場合、公称電圧は 1.0VDC です。

UltraScale+ FPGA の場合、公称電圧は 0.9VDC です。

MGTAVTT 入力

(パッド )

MGTAVTT は、 GTY トランシーバークワッドタイルのトランスミッター

回路およびレシーバー回路へ電力供給するアナログ電源ピンです。多くの

パッケージには、その内部に MGTAVTT 用の電源接続グループが複数あり

ます。特定の GTY トランシーバークワッドに配置される電源グループの

詳細は、パッケージピンの説明を参照してください。公称電圧は、

1.2VDC です。

MGTVCCAUX 入力

(パッド )

MGTVCCAUX は、トランシーバーの QPLL へ電圧を供給するアナログ補

助電源ピンです。多くのパッケージには、その内部に MGTVCCAUX 用の

電源接続グループが複数あります。特定の GTY トランシーバークワッド

に配置される電源グループの詳細は、パッケージピンの説明を参照して

ください。公称電圧は、 1.8VDC です。

表 5-1: GTY トランシーバークワッドのピンの説明 (続き)

ピン方向説明


図 5-1: GTY トランシーバーと外部電源との接続

GTY Transceiver Quad

MGTVCCAUX

MGTAVCC

MGTAVTT

MGTAVTTRCAL

MGTRREF

1.2V

1.0V for UltraScale FPGAs(0.9V for UltraScale+ FPGAs)

1.8V

100Ω 1%

X19709-090717





終端抵抗キャリブレーション回路

GTY トランシーバークワッドカラム内にあるすべての GTY トランシーバークワッドプリミティブで共有される抵

抗キャリブレーション回路 (RCAL) が 1 つあります。 MGTAVTTRCAL ピンおよび MGTRREF ピンを使用して、バイ

アス回路と外部キャリブレーション抵抗を RCAL 回路へ接続します。 RCAL 回路は、 UltraScale デバイスのコンフィ

ギュレーション中にのみ抵抗キャリブレーションを実行します。コンフィギュレーション前には、すべてのアナロ

グ電源電圧が供給され、『UltraScale および UltraScale+ デバイスデータシート』 [参照 6] で指定される耐性範囲内にな

る必要があります。どのクワッドでも電源グループ (PSG) 全体が使用されていない場合、 MGTAVTTRCAL および

MGTRREF をグランドに接続する必要があります。未使用のクワッドがある場合の RCAL バイアスの推奨事項の詳

細は、「アナログ電源ピン」を参照してください。

RCAL 回路は、 RCAL マスターである GTY トランシーバークワッドに含まれます。 RCAL マスターは、 UltraScale デ

バイスのコンフィギュレーション中に終端抵抗キャリブレーションを実行し、カラム内のすべての GTY トランシー

バークワッドへキャリブレーションした値を分配します。 RCAL 回路が配置されているクワッドに電源を投入する

必要があります。スタックドシリコンインターコネクト (SSI) テクノロジを使用するデバイスについては、使用さ

れる各スライス (複数のクワッドを含む) に電源を投入してください。

MGTAVTTRCAL ピンを、 MGTAVTT 電源ピンと 100Ω の外部精密抵抗のピンへ接続してください。抵抗のもう一方

のピンは、 MGTRREF ピンへ接続します。抵抗キャリブレーション回路によって、 MGTRREF ピンへ接続されてい

る抵抗に、制御された電流負荷が提供されます。そして、この回路は外部キャリブレーション抵抗における電圧降

下を判断し、その値に基づいて抵抗キャリブレーション値を変更 (調整) します。抵抗キャリブレーションの品質は、

MGTAVTTRCAL ピンおよび MGTRREF ピンでの電圧測定精度によって決まります。抵抗から UltraScale デバイスピ

ンまでのトレース間での電圧降下が原因で生じるエラーを回避するため、 MGTAVTTRCAL ピンから抵抗までのト

レース長および構造は、抵抗のもう一方のピンから MGTRREF ピンまでのトレース長および構造と同じにする必要

があります。また、 PCB トレースの大 DC 抵抗を 0.5Ω 未満に制限する必要があります。図 5-2 に、推奨されるレ

イアウトを示します。


図 5-2: RCAL 抵抗の PCB レイアウト

100Ω

Trace length from the resistor pins to theUltraScale device pins MGTRREF and MGTAVTTRCALmust be equal in length.Connection

to AVTT

MGTAVTTRCAL MGTRREFX19710-090717





アナログ電源ピン

GTY トランシーバークワッドのアナログ電源 (MGTAVCC、 MGTAVTT、 MGTVCCAUX) には、パッケージ内にプ

レーンがあります。一部のパッケージには、各アナログ電源に対して複数のプレーンがあります。パッケージに複

数の PSG がある場合、電源ピンの名前に接尾辞 (_LN、 _RN、 _LS、または _RS) が付き、どのピンが特定の PSG に

含まれるかを示します。 PSG 内に使用しないクワッドがある場合は、そのクワッドに関連する電源ピンは未接続の

ままにするか、 GND に接続できます。 PSG への電源供給には次の規則があります。

• パッケージ PSG 内でクワッドをまったく使用していない場合、その PSG への電源供給を停止できます。

• 1 つでもクワッドを使用している PSG には電力を供給する必要があります。

• パッケージの各辺 (左または右) の PSG は、互いに完全に独立しています。パッケージの一辺の PSG に電力を供

給するかどうかは、そのパッケージの別の辺の PSG に影響を与えません。

• RCAL マスターを持たない PSG に電力を供給する場合は、パッケージの同じ辺 (左または右) にあるすべての

PSG に電力を供給する必要があります。

• RCAL マスターを持つ PSG への電力供給を切断する場合は、パッケージの同じ辺にある、 RCAL マスターを持

たない PSG への電力供給もすべて切断する必要があります。

• RCAL マスターを持たない PSG への電力供給を切断しても、ほかの PSG には影響を与えません。

GTY トランシーバーの各アナログ電源グループには、 3 つの電源 (MGTAVCC、 MGTAVTT、 MGTVCCAUX) があり

ます。たとえば、パッケージに 2 つの PSG がある場合、これらのグループのパッケージ内に合計 6 つの電源プレー

ン (各 PSG に 3 つのプレーン) があります。表 5-2 に Kintex UltraScale デバイスの電源グループを、表 5-3 に Virtex

UltraScale デバイスの PSG を示します。

表 5-2: Kintex UltraScale デバイストランシーバーの電源グループおよび RCAL マスター (パッケージ別)

デバイスパッケージGTY トランシーバー

119 120 121 122 123 124 125 126 127 128 129 130 131 132 133

XCKU095

FFVC1517L L L L L

RCL

FFVB1760L L

RCLL L

FFVB2104LS LS LS LS LN LN

RCLLN LN

注記:1. 各セル内の上の行は、電源グループの識別子です。 2 番目の行に RCL と記載されている場合、そのクワッドは RCAL マスター

です。





表 5-3: Virtex UltraScale デバイストランシーバー電源グループおよび RCAL マスター (パッケージ別)


119 120 121 122 123 124 125 126 127 128 129 130 131 132 133

XCVU065 FFVC1517L L

RCLL L L

XCVU080

FFVC1517L L L L L

RCL

FFVD1517LS LS LS LS LN LN

RCLLN LN

FFVB1760L L

RCLL L

FFVA2104LS LS LS LN LN

RCLLN


RCLLN LN

XCVU095

FFVC1517L L L L L

RCL

FFVD1517LS LS LS LS LN LN

RCLLN LN

FFVB1760L L

RCLL L

FFVA2104LS LS LS LN LN

RCLLN


RCLLN LN

FFVC2104LC LC LC LC LC LN

RCLLN LN

XCVU125

FLVD1517LS LS

RCLLS LS LN LN

RCLLN LN

FLVB1760L L

RCLL L

FLVA2104LS

RCLLS LS LN

RCLLN LN

FLVB2104LS

RCLLS LS LS LN LN

RCLLN LN LN

FLVC2104LC LC

RCLLC LC LC LN LN

RCLLN LN LN

XCVU160

FLGB2104LS

RCLLS LS LS LN LN

RCLLN LN LN

FLGC2104LS

RCLLS LS LC LC

RCLLC LC LC LN LN

RCLLN LN LN

XCVU190

FLGB2104LS

RCLLS LS LS LN LN

RCLLN LN LN

FLGC2104LS

RCLLS LS LC LC

RCLLC LC LC LN LN

RCLLN LN LN

FLGA2577LS LS

RCLLS LS LLC LLC LLC

RCLLLC LUC LUC LUC LUC

RCLLN LN LN





基準クロック

概要

このセクションでは、基準クロックソースやオシレーターの選択について説明します。オシレーターは、次の特性

で評価されます。

• 周波数範囲

• 出力電圧幅

• ジッター (予測可能、ランダム、 Peak-to-Peak)

• 立ち上がりおよび立ち下がり時間

• 電源電圧および電流

• ノイズ仕様

• デューティサイクルおよびデューティサイクル耐性

• 周波数の安定性

これらの特性は、 GTY トランシーバーデザインで使用するオシレーターを決定する際の選択基準です。図 5-3 に、

シングルエンドクロック入力の Peak-to-Peak 電圧幅を示します。この図は、図 5-4 に示す差動クロック入力の電圧幅

との対比となるものです (図はいずれも『UltraScale および UltraScale+ デバイスデータシート』 [参照 6] の「GTY ト

ランシーバーの仕様」からの引用)。

XCVU440FLGB2577

FLGA2892

注記:1. 各セル内の上の行は、電源グループの識別子です。 2 番目の行に RCL と記載されている場合、そのクワッドは RCAL マスター

です。

表 5-3: Virtex UltraScale デバイストランシーバー電源グループおよび RCAL マスター (パッケージ別) (続き)


119 120 121 122 123 124 125 126 127 128 129 130 131 132 133


図 5-3: シングルエンドクロック入力の Peak-to-Peak 電圧幅

+V

Single-Ended Voltage

0

MGTREFCLKP

MGTREFCLKN

X19711-091117





図 5-4 に、「MGTREFCLKP – MGTREFCLKN」として定義された差動クロック入力の電圧幅を示します。

図 5-5 に、基準クロックの立ち上がりおよび立ち下がり時間を示します。

図 5-6 に、 IBUFDS 内部の詳細を示します。専用の差動基準クロック入力ペア (MGTREFCLKP/MGTREFCLKN) が 100Ω の差動インピーダンスで内部終端されています。 UltraScale FPGA の場合、この差動基準クロック入力ペアの同

相電圧は MGTAVCC の 4/5 です (= 0.8V、公称値)。 UltraScale+ FPGA の場合、同相電圧は MGTAVCC です (= 0.9V、公

称値)。詳細は、『UltraScale および UltraScale+ デバイスデータシート』 [参照 6] を参照してください。


1. 抵抗値は公称値です。詳細は、『UltraScale および UltraScale+ デバイスデータシート』 [参照 6] を参照してください。


図 5-4: 差動クロック入力の Peak-to-Peak 電圧幅


図 5-5: 立ち上がりおよび立ち下がり時間


図 5-6: MGTREFCLK 入力の詳細

+V

–V

0

MGTREFCLKP – MGTREFCLKN

VIDIFF

X19712-090717

80%

20%

TRCLK

TFCLK

X19713-081717

MGTREFCLKP 50Ω

50Ω

UltraScale FPGAs:4/5 MGTAVCCUltraScale+ FPGAs:MGTAVCC

MGTREFCLKN

REFCLK

to GTYDedicated

ClockRouting

X19714-081717





GTY トランシーバーの基準クロックのチェック項目

GTY トランシーバーデザインで使用するオシレーターを選択する際には、次の条件を満たしているかを判断する必


• オシレーターの出力ピンと GTY トランシーバークワッド専用のクロック入力ピン間に AC カップリングを提供

する。

• 基準クロックの差動電圧幅が、『UltraScale および UltraScale+ デバイスデータシート』 [参照 6] で指定されている

範囲である (公称範囲は 250mV ～ 2000mV、公称値は 1200mV)。

• 『UltraScale および UltraScale+ デバイスデータシート』 [参照 6] で指定された基準クロックの特性を満たす、また

はそれ以上である。

• GTY トランシーバーが物理層に対応する場合の、標準的な基準クロックの特性を満たす、またはそれ以上である。

• オシレーターベンダーが提供する、電源、ボード配置、およびノイズ仕様に関する規定要件を満たしている。

• オシレーターと GTY トランシーバークワッドのクロック入力ピン間には、専用の Point-to-Point 接続を使用する。

• 差動送信ライン上のインピーダンス断絶を小限に抑える (インピーダンス断絶はジッターを発生する )。

基準クロックのインターフェイス

LVDS

図 5-7 では、 LVDS オシレーターと GTY トランシーバーの基準クロック入力の接続を示します。


図 5-7: LVDS オシレーターと GTY トランシーバーの基準クロック入力の接続

LVDS Oscillator

0.01 μF

0.01 μFGTY TransceiverReference Clock

Input Buffer

Internal toUltraScale Device

X19715-090717





LVPECL

図 5-8 では、 LVPECL オシレーターと GTY トランシーバーの基準クロック入力の接続を示します。


1. 抵抗値は公称値です。実際のバイアス抵抗要件は、オシレーターベンダーが発行するデータシートを参照して

ください。

2. デバイスコンフィギュレーションが完了するまで終端抵抗はキャリブレーションされず、クロック入力バッ

ファーへの電圧レベル入力はデバイスデータシート [参照 6] に指定される絶対大定格を超えないようにする

必要があります。

AC カップリングされた基準クロック

オシレーター基準クロック出力と GTY トランシーバークワッドの基準クロック入力の AC カップリングは、次のよ

うな役割を果たします。

• オシレーターと GTY トランシーバークワッド専用クロック入力ピンの間の DC 電流をブロックします (これに

より、両方の消費電力が削減される )。

• 同相電圧を独立させます。

• AC カップリングキャパシタがオンチップ終端を持つハイパスフィルターとなり、基準クロックのワンダーを

低減させます。

ノイズおよび消費電力を小限にするため、ソースとなっているオシレーターと GTY トランシーバークワッド専用

の基準クロック入力ピンの間に外部 AC カップリングキャパシタが必要です。

未使用基準クロック

基準クロック入力を使用しない場合は、 MGTREFCLKP および MGTREFCLKN の両方の基準クロック入力ピンを未

接続のままにしてください。


図 5-8: LVPECL オシレーターと GTY トランシーバーの基準クロック入力の接続

LVPECL Oscillator

240Ω

240Ω

0.01 μF

0.01 μF

GTY TransceiverReference Clock

Input Buffer


X19716-090717





基準クロック出力バッファー

基準クロックピンは、クワッドにあるいずれかのトランシーバーからの RX リカバリクロックを駆動する出力ピン

として設定できます。このバッファーの動作およびコンフィギュレーションについては、第 2 章「共有機能」で説

明されています。この出力は、 PCB 上の DC ブロッキングキャパシタを介して信号を供給するように設計されてい

ます。信号レベルは、 DC ブロッキングキャパシタの後の LVDS の信号レベルに相当します。出力レベルについて

は、 UltraScale デバイスデータシート [参照 6] を参照してください。

基準クロックの電源

GTY トランシーバーの基準クロック入力回路は、 MGTAVCC から電源供給されます。この電圧に過剰なノイズが発

生すると、この回路からの基準クロックを使用する GTY トランシーバークワッドの性能が低下します。

電源およびフィルタリング

概要

GTY トランシーバークワッドには、 3 つのアナログ電源 (UltraScale FPGA では公称値 1.0VDC、 UltraScale+ FPGA で

は公称値 0.9VDC の MGTAVCC、公称値 1.8VDC の MGTVCCAUX、公称値 1.2VDC の MGTAVTT) が必要です。これら

のアナログ電源の各ピンは、パッケージのプレーンへ接続されます。一部のパッケージには、各アナログ電源に対

して 2 つのプレーン (North プレーンおよび South プレーン) があります。 GTY トランシーバーの内部電源プレーンの

詳細は、 307 ページの「概要」を参照してください。

GTY トランシーバーのアナログ電源でのノイズは、トランシーバーの性能に悪影響を与える可能性があります。

つまり、 GTY トランスミッターの出力でジッターが増加し、レシーバーのジッター耐性が低下します。電源ノイズ

の原因には、次のようなものがあります。

• 電圧レギュレータのノイズ

• 電源分配ネットワーク

• ほかの回路からのカップリング


図 5-9: UltraScale アーキテクチャ GTY トランシーバーの基準クロック出力の接続

LVDS (or Equivalent)Receiver

0.01 μF

0.01 μFGTY TransceiverReference Clock

Output Buffer


X19717-090717





GTY トランシーバーアナログ電源をインプリメントする際には、これらのノイズの原因を考慮する必要があります。

UltraScale デバイスの入力ピンで測定される Peak-to-Peak ノイズの合計値は、 10mVPK-PK を超えてはなりません。

複数のレーンの電源投入/切断およびリセット

GTY トランシーバーの動作ステートは、電源切断のアサートとディアサートおよびリセットによって制御できます

(52 ページの「リセットおよび初期化」および 76 ページの「パワーダウン」を参照)。

GTY トランシーバーの動作ステートが、電源切断ステートまたはリセットステートの変更によって変化した場合、

オンボードの電源分配ネットワーク (PDN) および電源レギュレータで確認される負荷電流も変化します。負荷電流

が変わった場合、電源レギュレータは、負荷電流の変化を検出し、この変化を補正して設計の電源電圧を維持する

必要があります。負荷電流の変化における遅延の影響により、電源電圧の一時的なスパイクまたは低下が発生する

場合があります。 GTY トランシーバーの動作ステートが電源切断から電源投入に遷移すると、負荷過渡電流は正に

なり、レギュレータからの電圧は、レギュレータ回路が新しい負荷状態に適応する間、低下する場合があります。

反対に、 GTY トランシーバーの動作ステートが電源投入から電源切断に遷移すると、負荷過渡電流は負になり、レ

ギュレータからの電圧は、レギュレータ回路が新しい負荷電流状態に適応する間、スパイクする場合があります。

電源レギュレータからの過渡電圧の大きさおよび期間は、電源電圧レギュレータ回路の設計によって変わります。

電圧レギュレータ回路が設計の電圧設定に収束する際、電圧が振動する場合があります。

いずれの場合も、重要な考慮事項は、デバイスの入力ピンの電圧が UltraScale デバイスデータシート [参照 6] で規定

された動作制限内に留まる必要があるということです。 Xilinx Power Estimator (XPE) ツールを使用して、アプリケー

ションのトランシーバーに必要な電力量を計算してください。

電圧レギュレータ

通常、 GTY トランシーバーのアナログ電源には、電圧制御の終段階を提供するローカル電圧レギュレータがあり

ます。これらのレギュレータは、できる限り GTY トランシーバーの電源ピンの近くに配置することが理想です。ア

ナログ電圧レギュレータと GTY トランシーバーの電源ピンの距離が短いほど、制御後のノイズ結合や動的な負荷に

よる過渡電流が原因で生じるノイズ生成の可能性が抑えられます。

リニアレギュレータおよびスイッチングレギュレータ

使用する電圧レギュレータによって、電源回路の複雑性、コスト、および性能が大きく異なります。電圧レギュ

レータは、システム全体の熱要件や効率要件を満たしながら、ノイズを小限に抑えて GTY トランシーバーへ適切

な電源を供給する必要があります。 GTY トランシーバーのアナログ電圧レールで使用されるレギュレータは、主に

2 種類 ( リニアレギュレータおよびスイッチングレギュレータ ) あります。各レギュレータにはそれぞれに長所と短

所があるため、適なレギュレータを選択する際は、次の要件を基準にします。

• 物理的サイズ

• 熱バジェット

• 電力効率

• コスト





リニアレギュレータ

一般的にリニアレギュレータは GTY トランシーバーのアナログ電源レールの電圧制御としてはもシンプルなレ

ギュレータです。これは、制御された出力電圧に大きなノイズを発生させないことが特徴です。実際、一部のリニ

アレギュレータには、電圧入力で生じたノイズを出力で除去する機能があります。リニアレギュレータのもう 1 つ

の長所は、小限の外部コンポーネントで PCB 上に電源回路を構築できることです。

一方、主な短所には小ドロップアウト電圧と制限される効率性があります。このレギュレータでは、出力電圧よ

りも高い入力電圧が必要であり、小ドロップアウト電圧は負荷電流に依存します。低ドロップアウトのリニアレ

ギュレータであっても、レギュレータの入力電圧と出力電圧には小限の電圧差が必要です。このため、システム

電源回路デザインでは、リニアレギュレータの小ドロップアウト電圧要件を確認しておく必要があります。

リニアレギュレータの効率は、その入力電圧と出力電圧の差に依存します。たとえば、入力電圧が 2.5VDC で出力電

圧が 1.2VDC の場合、電圧差は 1.3VDC です。レギュレータへ入力する電流とレギュレータから出力される電流が同

じであると仮定した場合、このレギュレータの大効率は 48% となります。つまり、負荷に対して電力が供給され、

そのたびにレギュレータが余分な電力を消費します。レギュレータが電力を消費すると熱が生成されるため、シス

テムではこれらの熱を処理する必要があります。このようにリニアレギュレータで生成された熱の放熱処理が、シ

ステムコストを増加させる可能性があります。コンポーネント数や複雑性を考えた場合、リニアレギュレータはス

イッチングレギュレータよりも優位性があるように思いますが、消費電力や放熱器を含む全体的なシステムコスト

を考えた場合、高電流アプリケーションではリニアレギュレータの方が高コストになる場合もあります。

スイッチングレギュレータ

スイッチングレギュレータは、 GTY トランシーバーのアナログ電源に対して優れた電圧制御を提供できる高効率レ

ギュレータです。リニアレギュレータとは異なり、スイッチングレギュレータによる電圧制御は、入力電圧と出力

電圧の電圧降下に依存しません。したがって、高い効率を維持しながら、大容量の電流を供給できます。スイッチ

ングレギュレータが 95% 以上の効率性を維持できることはめずらしくありません。このレギュレータの効率は、入

力電圧と出力電圧の差にあまり影響されず、また負荷電流の影響もリニアレギュレータの場合よりもはるかに低く

なります。このようにスイッチングレギュレータは高効率で、大量の電力を回路へ供給する必要がない上に、レ

ギュレータで生成される熱を放出するための大きな装置も必要ありません。

スイッチングレギュレータの短所は、回路の複雑性とレギュレータのスイッチ機能によってノイズが生成されるこ

とです。通常、スイッチングレギュレータの回路はリニアレギュレータの回路よりも複雑です。近年、スイッチン

グレギュレータコンポーネントの開発ベンダーの多くがこの短所を解消する努力を続けています。通常、スイッチ

ングレギュレータ回路には、スイッチングトランジスタエレメント、インダクター、およびキャパシタが必要で

す。求められる効率要件や負荷要件によっては、外部にスイッチングトランジスタやインダクターが必要になる場

合があります。コンポーネント数のほかにも、これらのスイッチングレギュレータを効率よく動作させるためには、

PCB 上の配置配線を慎重に行う必要があります。

スイッチングレギュレータは非常に大きなノイズを生成するため、 GTY トランシーバーのアナログ電源入力ピンへ

電圧を供給する前にフィルター機能を追加する必要があります。ノイズ振幅は 10mVpp 未満に抑える必要があるた

め、このノイズ要件を満たすように電源フィルターを設計し、スイッチングレギュレータで生成されるノイズを抑

えてください。





電源分配ネットワーク

さまざまな段階でのデカップリング

ダイ

ダイ上にはデカップリングキャパシタンスがあり、電源供給で生じる高周波数ノイズコンポーネントをフィルタリ

ングします。ダイ上の内部回路が高周波ノイズの原因となります。

パッケージ

UltraScale アーキテクチャパッケージには、デカップリングキャパシタが追加されています。このキャパシタは、

パッケージ電力プレーンのノイズを緩和させる働きがあるため、 GTY トランシーバークワッド間の相互作用を抑え

ることができます。また、電源ピン (MGTAVCC、 MGTVCCAUX、または MGTAVTT) と GND ピンの間のパスを低イ

ンピーダンスの高周波数パスとして保持できるようサポートします。

PCB (プリント回路基板)

ダイ上およびパッケージ内で電力プレーンと GND 間のインピーダンスが低く保持されるため、 PCB 上でのデカップ

リング要件が大幅に緩和されたボードデザインとなります。 PCB デカップリングキャパシタの主な目的は、トラン

シーバーの電源ピンと外部ノイズソース間でノイズを分離させることです。次に、外部ノイズソースの一部を示し

ます。

• 電圧レギュレータ回路

• オンボードデジタルスイッチング回路

• UltraScale デバイスからの SelectIO 信号

デカップリングキャパシタは、 GTY トランシーバーの電源ピンの近くにある PCB に配置する必要があります。これ

らのキャパシタは、 PCB の電源分配ネットワーク (PDN) のインピーダンスを抑えます。 PDN の縮小インピーダンス

によって、外部ソースからのノイズは、デバイスパッケージの電源プレーンに進入する前に緩和されます。電源ピ

ンのノイズは、 10kHz ～ 80MHz の周波数帯域に対して 10mVpp 未満に抑える必要があります。

表 5-4 に、 GTY トランシーバーのデカップリングキャパシタのガイドラインを示します。 GTY トランシーバーク

ワッドは、パッケージの電源グループ別に分けられています。使用されるパッケージは、「アナログ電源ピン」を参


表 5-4: GTY トランシーバーの PCB キャパシタの推奨値

グループごとのキャパシタ数キャパシタンス(µF) 許容率タイプ

MGTAVCC MGTAVTT MGTVCCAUX

1 1 1 4.70 ±10% セラミック





PCB デザインのチェックリスト

表 5-5 に、 GTY トランシーバー PCB の回路図およびレイアウトを設計し、評価する際に使用するチェック項目を示

します。

表 5-5: GTY トランシーバーの PCB デザインのチェックリスト

ピン推奨事項

MGTREFCLK0P

MGTREFCLK0N

MGTREFCLK1P

MGTREFCLK1N

入力として設定する場合:

• AC カップリングキャパシタを使用してオシレーターへ接続します。

• AC カップリングキャパシタの場合、 314 ページの「基準クロックのインターフェ

イス」を参照してください。

• 基準クロックオシレーターの出力は、これら入力ピンの小および大振幅値に従

う必要があります。『UltraScale および UltraScale+ デバイスデータシート』 [参照 6]


出力として設定する場合:

• AC カップリングキャパシタを使用して受信デバイスへ接続します。

• AC カップリングキャパシタの場合、 0.01µF を使用します。

• 出力信号の特性については、『Kintex UltraScale FPGA データシート : DC 特性および

AC スイッチ特性』 (DS892) および『Virtex UltraScale FPGA データシート : DC 特性お

よび AC スイッチ特性』 (DS893) [参照 6] を参照してください。

• 基準ピンが使用されていない場合、それに関連するピンペアを未接続のままにし

ます。ただし、 IBUFDS_GTYE3/4 がデザインにインスタンシエートされているに

もかかわらず使用されていない場合は、関連するピンペアを GND に接続する必要

があります。

MGTYRXP[3:0]/MGTYRXN[3:0] • AC カップリングキャパシタを使用してトランスミッターへ接続します。 AC カッ

プリングキャパシタの推奨値は 100nF です。

• レシーバーデータトレースには、隣接する信号からのクロストークを排除するの

に十分な間隔が必要です。

• レシーバーをどの条件でも使用しない場合、それに関連するピンペアを GND へ接

続します。

• レシーバーをある条件では使用せず接続しないが、その他の条件では接続して使

用する可能性がある場合、レシーバーが使用されない条件では、 FPGA デザイン内

の GTY トランシーバーをインスタンシエートしないようにするか、 GTY トラン

シーバーをインスタンシエートする場合は RXPD[1:0] を 2'b11 に設定します。

• 175 ページの「RX アナログフロントエンド」を参照してください。

MGTYTXP[3:0]/MGTYTXN[3:0] • トランスミッターは、 AC カップリングを用いてレシーバーへ接続する必要があり

ます。 AC カップリングキャパシタの推奨値は 100nF です。

• トランスミッターデータトレースには、隣接する信号からのクロストークを排除

するのに十分な間隔が必要です。

• トランスミッターが使用されていない場合、それに関連するピンペアを未接続の

ままにします。





MGTAVTTRCAL • MGTAVTT へ接続して、 MGTRREF にも接続される 100Ω 抵抗へ接続します。類似

するトレースの形状を使用し、抵抗およびこのピン間を接続します。また、抵抗

のその他のピンから MGTRREF への接続にも使用します。また、 PCB トレースの

DC 抵抗を 0.5Ω 未満に制限する必要があります。

• 309 ページの「終端抵抗キャリブレーション回路」を参照してください。

• どのクワッドでも PSG 全体が使用されていない場合は、 MGTAVTTRCAL をグラン

ドに接続します。

MGTRREF • MGTAVTTRCAL にも接続される 100Ω 抵抗へ接続します。類似するトレースの形

状を使用し、抵抗およびこのピン間を接続します。また、抵抗のその他のピンか

ら MGTAVTTRCA への接続にも使用します。また、 PCB トレースの DC 抵抗を

0.5Ω 未満に制限する必要があります。

• 309 ページの「終端抵抗キャリブレーション回路」を参照してください。

• どのクワッドでも PSG 全体が使用されていない場合は、 MGTRREF をグランドに

接続します。

MGTAVCC[N] • UltraScale FPGA の場合、公称電圧は 1.0VDC です。

UltraScale+ FPGA の場合、公称電圧は 0.9VDC です。

• 電源電圧の耐性の詳細は、『UltraScale および UltraScale+ デバイスデータシート』

[参照 6] を参照してください。

• この電圧に対応する電圧レギュレータは、トランシーバー以外の負荷と共有でき

ません。

• 多くのパッケージには、その内部に MGTAVCC 用の電源接続グループが複数あり

ます。各パッケージにおけるピン位置の詳細は、『UltraScale および UltraScale+

FPGA パッケージおよびピン配置ユーザーガイド』 (UG575) [参照 7] を参照してく

ださい。

• 次のフィルターキャパシタを用意することを推奨します。

° 4.7µF ±10% × 1

• 適な性能を実現するため、電源ノイズは 10mVpp 未満に抑える必要があります。

• 電源グループ内に使用しないクワッドがある場合は、関連する電源ピンは未接続

のままにするか、 GND に接続できます。

• 消費電力については、 XPE (Xilinx Power Estimator) を参照してください

(japan.xilinx.com/power)。

表 5-5: GTY トランシーバーの PCB デザインのチェックリスト (続き)

ピン推奨事項


http://japan.xilinx.com/products/technology/power/index.htm




MGTAVTT[N] • 公称電圧は 1.2VDC です。



• この電圧に対応する電圧レギュレータは、 MGT 以外の負荷と共有できません。

• 多くのパッケージには、そのパッケージ内に MGTAVTT 用の電源接続グループが

複数あります。各パッケージにおけるピン位置の詳細は、『UltraScale および

UltraScale+ FPGA パッケージおよびピン配置ユーザーガイド』 (UG575) [参照 7] を


• 次のセラミックフィルターキャパシタを用意することを推奨します。

° 4.7µF ±10% × 1


• 電源グループ内に使用しないクワッドがある場合は、関連する電源ピンは未接続

のままにするか、 GND に接続できます。

• 消費電力については、 XPE (Xilinx Power Estimator) を参照してください

(japan.xilinx.com/power)。

MGTVCCAUX[N] • 公称電圧は 1.8VDC です。



• この電圧に対応する電圧レギュレータは、 MGT 以外の負荷と共有できません。

• 多くのパッケージには、そのパッケージ内に MGTAVTT 用の電源接続グループが

複数あります。各パッケージにおけるピン位置の詳細は、『UltraScale および

UltraScale+ FPGA パッケージおよびピン配置ユーザーガイド』 (UG575) [参照 7] を


• 次のフィルターキャパシタを用意することを推奨します。

° 4.7µF ±10% × 1


• この電源グループのすべての QPLL を使用しない場合は、フィルターキャパシタ

は不要で、これらのピンは VCCAUX に接続できます。

• 電源グループ内に使用しないクワッドがある場合は、関連するピンは未接続のま

まにするか、 GND に接続できます。

表 5-5: GTY トランシーバーの PCB デザインのチェックリスト (続き)

ピン推奨事項


http://japan.xilinx.com/products/technology/power/index.htm



第 6 章

使用モデル

PCI Express アーキテクチャ

機能の説明

GTY トランシーバーが PCIe モードに設定されている場合、専用の PCS 機能および PMA 機能が PCI Express® アーキ

テクチャの PHY インターフェイス (PIPE) をサポートします。 GTY トランシーバーの複数の PCIe ポートおよび属性

は、 LogiCORE PCIe IP によって制御されます。 LogiCORE PCIe IP の PHY ラッパーリファレンスデザインは、 PCIe

ポートの駆動方法を示します。このリファレンスデザインは Vivado ツールの PCIe IP カタログから入手できます。

詳細は、『UltraScale+ Device Integrated Block for PCI Express LogiCORE IP 製品ガイド』 (PG213) [参照 8] を参照してくだ

さい。


表 6-1 に、 PCIe アーキテクチャ専用ポートを示します。

表 6-1: PCIe アーキテクチャ専用ポート


PCIERSTIDLE 入力非同期このポートを 1'b0 に設定し、 PCIe モードでのリセッ

トをトランシーバーに要求します。このポートを

1'b1 に設定し、 TX バッファーバイパスクロックア

ライメントを含むトランシーバーのリセットが完了し

たことを示します。

PCIERSTTXSYNCSTART 入力非同期このポートを 4 TXUSERCLK サイクル以上 1’b1 に設

定し、 PCIe のリセット時に TX バッファーバイパス

クロックアライメントを開始するようトランシーバー

に要求します。このポートを再び 1’b0 に設定した

後、 PCIESYNCTXSYNCDONE が 1’b0 から 1’b1 に

遷移して、 TX バッファーバイパスクロックアライメ

ントが完了したことを示すまで待機します。

PCIEEQRXEQADAPTDONE 入力非同期予約。 GND に接続します。

PCIEUSERRATEDONE 入力非同期予約。 GND に接続します。

PCIEUSERPHYSTATUSRST 出力非同期 1'b1 は、トランシーバーがリセット状態にあること

を示します。

PCIERATEQPLLPD 出力非同期このチャネル出力は、 PCIe アプリケーションの

COMMON の QPLLPD の制御に使用できます。




第 6 章: 使用モデル

PCIERATEQPLLRESET 出力非同期このチャネル出力は、 PCIe アプリケーションの

COMMON の QPLLRESET の制御に使用できます。

PCIERATEIDLE 出力非同期 1'b0 は、トランシーバーが PCIe レートの変更を実行

していてビジーであることを示します。

PCIESYNCTXSYNCDONE 出力非同期 1'b1 は、トランシーバーが、 PCIe アプリケーション

の TX バッファーバイパスクロックアライメントの

実行を完了したことを示します。

PCIERATEGEN3 出力非同期 1'b1 は、トランシーバーが PCIe Gen3 ラインレート

に移行していることを示します。

PCIEUSERGEN3RDY 出力非同期 1'b1 は、トランシーバーが PCIe Gen3 ラインレート

で動作していることを示します。

PCIEUSERRATESTART 出力非同期予約。

RXSTATUS[2:0] 出力 RXUSRCLK2 Gen1 または Gen2 モードでデータを受信する場合に、

RX データストリームの RX ステータスとエラーコー

ドを次のようにエンコードします。

000b: 受信データは正常

001b: 1 SKP 追加

010b: 1 SKP 削除

011b: レシーバー検出

100b: 8B/10B デコーダーエラー

101b: エラスティックバッファーがオーバーフロー

110b: エラスティックバッファーがアンダーフロー

111b: RX ディスパリティエラー


CPLLFREQLOCK 入力非同期 PCIe アプリケーションでは CPLLLOCK へ接続します。

それ以外は、 1'b0 へ接続します。

QPLL0FREQLOCK 入力非同期 PCIe アプリケーションでは QPLL0LOCK へ接続しま

す。それ以外は、 1'b0 へ接続します。

QPLL1FREQLOCK 入力非同期 PCIe アプリケーションでは QPLL1LOCK へ接続しま

す。それ以外は、 1'b0 へ接続します。

表 6-1: PCIe アーキテクチャ専用ポート (続き)






表 6-2 に、 PCIe コンフィギュレーション属性を示します。

トランシーバーが Gen1 および Gen2 ラインレートで動作する場合は、 8B/10B デコーダーのデータパスを通るプライ

マリ RX エラスティックバッファーを選択し、トランシーバーが Gen3 ラインレートで動作する場合は、 128B/130B

デコーダーのデータパスを通る Gen3 RX エラスティックバッファーを選択します。 Gen3 RX エラスティックバッ

ファーのコンフィギュレーションは、高度な機能であるため、変更しないでください。表 6-3 に、 PCIe Gen3 RX エ

ラスティックバッファーの属性を示します。

表 6-2: PCIe コンフィギュレーション属性


PCS_PCIE_EN ブール型トランシーバーの PCIe モードを有効にします。

TRUE: PCIe モード

FALSE: その他すべてのプロトコル

PLL_SEL_MODE_GEN12 2 ビットバイナリ UltraScale FPGA のみ:

PCIe Gen1 および Gen2 ラインレートの PLL を選択します。

00b: CPLL

11b: QPLL1

PLL_SEL_MODE_GEN3 2 ビットバイナリ UltraScale FPGA のみ:

2’b11 に設定し、PCIe Gen3 ラインレートの QPLL1 を選択します。

PCIE_BUFG_DIV_CTRL 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。

PCIE_RXPCS_CFG_GEN3 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。

PCIE_RXPMA_CFG 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。

PCIE_TXPCS_CFG_GEN3 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。

PCIE_TXPMA_CFG 16 ビットバイナリ予約。ウィザードの推奨値を使用してください。


PCIE_PLL_SEL_MODE_GEN12 2 ビットの 16 進数 PCIe Gen1 および Gen2 ラインレートの PLL を選択します。

00b: CPLL

11b: QPLL

PCIE_PLL_SEL_MODE_GEN3 2 ビットの 16 進数 2’b11 に設定し、PCIe Gen3 ラインレートの QPLL1 を選択します。

PCIE_PLL_SEL_MODE_GEN4 2 ビットの 16 進数 2’b10 に設定し、PCIe Gen4 ラインレートの QPLL0 を選択します。

表 6-3: PCIe Gen3 RX エラスティックバッファーの属性


PCI3_AUTO_REALIGN 文字列予約。ウィザードの推奨値を使用してください。

PCI3_PIPE_RX_ELECIDLE 1 ビットバイナリ予約。ウィザードの推奨値を使用してください。

PCI3_RX_ASYNC_EBUF_BYPASS 2 ビットバイナリ予約。ウィザードの推奨値を使用してください。

PCI3_RX_ELECIDLE_EI2_ENABLE 1 ビットバイナリ予約。ウィザードの推奨値を使用してください。

PCI3_RX_ELECIDLE_H2L_COUNT 6 ビットバイナリ予約。ウィザードの推奨値を使用してください。

PCI3_RX_ELECIDLE_H2L_DISABLE 3 ビットバイナリ予約。ウィザードの推奨値を使用してください。

PCI3_RX_ELECIDLE_HI_COUNT 6 ビットバイナリ予約。ウィザードの推奨値を使用してください。





レシーバー検出のための RX の終端

リモートトランスミッターがレシーバーの検出に立ち下がりエッジを使用している場合、またはリモートトランス

ミッターのインプリメンテーションが不明な場合は、レシーバー終端モードの動的切り替えが必要になります。

レシーバー終端モードを動的に切り替える手順は次のとおりです。

1. リモートトランスミッターでレシーバー検出を実行する場合、 DRP 動作によってレシーバー終端モードを

MGTAVTT (RX_CM_SEL[1:0] = 2’b00) に設定します。

2. レシーバー検出が完了したら、 DRP 動作によってレシーバー終端モードをプログラム可能モード (RX_CM_SEL

[1:0] = 2’b11) に設定します。

トランスミッターがレシーバーの検出に立ち上がりエッジを使用している場合、終端モードの動的切り替えは不要

です。その場合、レシーバー終端モードをプログラム可能モード (RX_CM_SEL[1:0] = 2’b11) に設定します。 PCIe IP

コアをカスタマイズして、さまざまなレシーバー終端方式を選択できます。

PCI3_RX_ELECIDLE_LP4_DISABLE 1 ビットバイナリ予約。ウィザードの推奨値を使用してください。

PCI3_RX_FIFO_DISABLE 1 ビットバイナリ予約。ウィザードの推奨値を使用してください。

表 6-3: PCIe Gen3 RX エラスティックバッファーの属性 (続き)





付録 A

8B/10B の符号8B/10B エンコードには、データ文字と K 符号が含まれます。 8 ビットの値は 10 ビットの値にコード化され、シリア

ルラインの DC バランスを保ちます。 K 符号とは、 CHARISK で指定された特殊なデータ文字です。これらは、特定

の情報を示す場合に使用します。表 A-1 に有効なデータ文字を、 335 ページの表 A-2 に K 符号を示します。

表 A-1: 有効なデータ文字

データバイト名ビット

HGF EDCBA現在の RD –

abcdei fghj現在の RD +

abcdei fghj

D0.0 000 00000 100111 0100 011000 1011

D1.0 000 00001 011101 0100 100010 1011

D2.0 000 00010 101101 0100 010010 1011

D3.0 000 00011 110001 1011 110001 0100

D4.0 000 00100 110101 0100 001010 1011

D5.0 000 00101 101001 1011 101001 0100

D6.0 000 00110 011001 1011 011001 0100

D7.0 000 00111 111000 1011 000111 0100

D8.0 000 01000 111001 0100 000110 1011

D9.0 000 01001 100101 1011 100101 0100

D10.0 000 01010 010101 1011 010101 0100

D11.0 000 01011 110100 1011 110100 0100

D12.0 000 01100 001101 1011 001101 0100

D13.0 000 01101 101100 1011 101100 0100

D14.0 000 01110 011100 1011 011100 0100

D15.0 000 01111 010111 0100 101000 1011

D16.0 000 10000 011011 0100 100100 1011

D17.0 000 10001 100011 1011 100011 0100

D18.0 000 10010 010011 1011 010011 0100

D19.0 000 10011 110010 1011 110010 0100

D20.0 000 10100 001011 1011 001011 0100

D21.0 000 10101 101010 1011 101010 0100





D22.0 000 10110 011010 1011 011010 0100

D23.0 000 10111 111010 0100 000101 1011

D24.0 000 11000 110011 0100 001100 1011

D25.0 000 11001 100110 1011 100110 0100

D26.0 000 11010 010110 1011 010110 0100

D27.0 000 11011 110110 0100 001001 1011

D28.0 000 11100 001110 1011 001110 0100

D29.0 000 11101 101110 0100 010001 1011

D30.0 000 11110 011110 0100 100001 1011

D31.0 000 11111 101011 0100 010100 1011

D0.1 001 00000 100111 1001 011000 1001

D1.1 001 00001 011101 1001 100010 1001

D2.1 001 00010 101101 1001 010010 1001

D3.1 001 00011 110001 1001 110001 1001

D4.1 001 00100 110101 1001 001010 1001

D5.1 001 00101 101001 1001 101001 1001

D6.1 001 00110 011001 1001 011001 1001

D7.1 001 00111 111000 1001 000111 1001

D8.1 001 01000 111001 1001 000110 1001

D9.1 001 01001 100101 1001 100101 1001

D10.1 001 01010 010101 1001 010101 1001

D11.1 001 01011 110100 1001 110100 1001

D12.1 001 01100 001101 1001 001101 1001

D13.1 001 01101 101100 1001 101100 1001

D14.1 001 01110 011100 1001 011100 1001

D15.1 001 01111 010111 1001 101000 1001

D16.1 001 10000 011011 1001 100100 1001

D17.1 001 10001 100011 1001 100011 1001

D18.1 001 10010 010011 1001 010011 1001

D19.1 001 10011 110010 1001 110010 1001

D20.1 001 10100 001011 1001 001011 1001

D21.1 001 10101 101010 1001 101010 1001

D22.1 001 10110 011010 1001 011010 1001

D23.1 001 10111 111010 1001 000101 1001

表 A-1: 有効なデータ文字 (続き)




abcdei fghj





D24.1 001 11000 110011 1001 001100 1001

D25.1 001 11001 100110 1001 100110 1001

D26.1 001 11010 010110 1001 010110 1001

D27.1 001 11011 110110 1001 001001 1001

D28.1 001 11100 001110 1001 001110 1001

D29.1 001 11101 101110 1001 010001 1001

D30.1 001 11110 011110 1001 100001 1001

D31.1 001 11111 101011 1001 010100 1001

D0.2 010 00000 100111 0101 011000 0101

D1.2 010 00001 011101 0101 100010 0101

D2.2 010 00010 101101 0101 010010 0101

D3.2 010 00011 110001 0101 110001 0101

D4.2 010 00100 110101 0101 001010 0101

D5.2 010 00101 101001 0101 101001 0101

D6.2 010 00110 011001 0101 011001 0101

D7.2 010 00111 111000 0101 000111 0101

D8.2 010 01000 111001 0101 000110 0101

D9.2 010 01001 100101 0101 100101 0101

D10.2 010 01010 010101 0101 010101 0101

D11.2 010 01011 110100 0101 110100 0101

D12.2 010 01100 001101 0101 001101 0101

D13.2 010 01101 101100 0101 101100 0101

D14.2 010 01110 011100 0101 011100 0101

D15.2 010 01111 010111 0101 101000 0101

D16.2 010 10000 011011 0101 100100 0101

D17.2 010 10001 100011 0101 100011 0101

D18.2 010 10010 010011 0101 010011 0101

D19.2 010 10011 110010 0101 110010 0101

D20.2 010 10100 001011 0101 001011 0101

D21.2 010 10101 101010 0101 101010 0101

D22.2 010 10110 011010 0101 011010 0101

D23.2 010 10111 111010 0101 000101 0101

D24.2 010 11000 110011 0101 001100 0101

D25.2 010 11001 100110 0101 100110 0101





abcdei fghj





D26.2 010 11010 010110 0101 010110 0101

D27.2 010 11011 110110 0101 001001 0101

D28.2 010 11100 001110 0101 001110 0101

D29.2 010 11101 101110 0101 010001 0101

D30.2 010 11110 011110 0101 100001 0101

D31.2 010 11111 101011 0101 010100 0101

D0.3 011 00000 100111 0011 011000 1100

D1.3 011 00001 011101 0011 100010 1100

D2.3 011 00010 101101 0011 010010 1100

D3.3 011 00011 110001 1100 110001 0011

D4.3 011 00100 110101 0011 001010 1100

D5.3 011 00101 101001 1100 101001 0011

D6.3 011 00110 011001 1100 011001 0011

D7.3 011 00111 111000 1100 000111 0011

D8.3 011 01000 111001 0011 000110 1100

D9.3 011 01001 100101 1100 100101 0011

D10.3 011 01010 010101 1100 010101 0011

D11.3 011 01011 110100 1100 110100 0011

D12.3 011 01100 001101 1100 001101 0011

D13.3 011 01101 101100 1100 101100 0011

D14.3 011 01110 011100 1100 011100 0011

D15.3 011 01111 010111 0011 101000 1100

D16.3 011 10000 011011 0011 100100 1100

D17.3 011 10001 100011 1100 100011 0011

D18.3 011 10010 010011 1100 010011 0011

D19.3 011 10011 110010 1100 110010 0011

D20.3 011 10100 001011 1100 001011 0011

D21.3 011 10101 101010 1100 101010 0011

D22.3 011 10110 011010 1100 011010 0011

D23.3 011 10111 111010 0011 000101 1100

D24.3 011 11000 110011 0011 001100 1100

D25.3 011 11001 100110 1100 100110 0011

D26.3 011 11010 010110 1100 010110 0011

D27.3 011 11011 110110 0011 001001 1100





abcdei fghj





D28.3 011 11100 001110 1100 001110 0011

D29.3 011 11101 101110 0011 010001 1100

D30.3 011 11110 011110 0011 100001 1100

D31.3 011 11111 101011 0011 010100 1100

D0.4 100 00000 100111 0010 011000 1101

D1.4 100 00001 011101 0010 100010 1101

D2.4 100 00010 101101 0010 010010 1101

D3.4 100 00011 110001 1101 110001 0010

D4.4 100 00100 110101 0010 001010 1101

D5.4 100 00101 101001 1101 101001 0010

D6.4 100 00110 011001 1101 011001 0010

D7.4 100 00111 111000 1101 000111 0010

D8.4 100 01000 111001 0010 000110 1101

D9.4 100 01001 100101 1101 100101 0010

D10.4 100 01010 010101 1101 010101 0010

D11.4 100 01011 110100 1101 110100 0010

D12.4 100 01100 001101 1101 001101 0010

D13.4 100 01101 101100 1101 101100 0010

D14.4 100 01110 011100 1101 011100 0010

D15.4 100 01111 010111 0010 101000 1101

D16.4 100 10000 011011 0010 100100 1101

D17.4 100 10001 100011 1101 100011 0010

D18.4 100 10010 010011 1101 010011 0010

D19.4 100 10011 110010 1101 110010 0010

D20.4 100 10100 001011 1101 001011 0010

D21.4 100 10101 101010 1101 101010 0010

D22.4 100 10110 011010 1101 011010 0010

D23.4 100 10111 111010 0010 000101 1101

D24.4 100 11000 110011 0010 001100 1101

D25.4 100 11001 100110 1101 100110 0010

D26.4 100 11010 010110 1101 010110 0010

D27.4 100 11011 110110 0010 001001 1101

D28.4 100 11100 001110 1101 001110 0010

D29.4 100 11101 101110 0010 010001 1101





abcdei fghj





D30.4 100 11110 011110 0010 100001 1101

D31.4 100 11111 101011 0010 010100 1101

D0.5 101 00000 100111 1010 011000 1010

D1.5 101 00001 011101 1010 100010 1010

D2.5 101 00010 101101 1010 010010 1010

D3.5 101 00011 110001 1010 110001 1010

D4.5 101 00100 110101 1010 001010 1010

D5.5 101 00101 101001 1010 101001 1010

D6.5 101 00110 011001 1010 011001 1010

D7.5 101 00111 111000 1010 000111 1010

D8.5 101 01000 111001 1010 000110 1010

D9.5 101 01001 100101 1010 100101 1010

D10.5 101 01010 010101 1010 010101 1010

D11.5 101 01011 110100 1010 110100 1010

D12.5 101 01100 001101 1010 001101 1010

D13.5 101 01101 101100 1010 101100 1010

D14.5 101 01110 011100 1010 011100 1010

D15.5 101 01111 010111 1010 101000 1010

D16.5 101 10000 011011 1010 100100 1010

D17.5 101 10001 100011 1010 100011 1010

D18.5 101 10010 010011 1010 010011 1010

D19.5 101 10011 110010 1010 110010 1010

D20.5 101 10100 001011 1010 001011 1010

D21.5 101 10101 101010 1010 101010 1010

D22.5 101 10110 011010 1010 011010 1010

D23.5 101 10111 111010 1010 000101 1010

D24.5 101 11000 110011 1010 001100 1010

D25.5 101 11001 100110 1010 100110 1010

D26.5 101 11010 010110 1010 010110 1010

D27.5 101 11011 110110 1010 001001 1010

D28.5 101 11100 001110 1010 001110 1010

D29.5 101 11101 101110 1010 010001 1010

D30.5 101 11110 011110 1010 100001 1010

D31.5 101 11111 101011 1010 010100 1010





abcdei fghj





D0.6 110 00000 100111 0110 011000 0110

D1.6 110 00001 011101 0110 100010 0110

D2.6 110 00010 101101 0110 010010 0110

D3.6 110 00011 110001 0110 110001 0110

D4.6 110 00100 110101 0110 001010 0110

D5.6 110 00101 101001 0110 101001 0110

D6.6 110 00110 011001 0110 011001 0110

D7.6 110 00111 111000 0110 000111 0110

D8.6 110 01000 111001 0110 000110 0110

D9.6 110 01001 100101 0110 100101 0110

D10.6 110 01010 010101 0110 010101 0110

D11.6 110 01011 110100 0110 110100 0110

D12.6 110 01100 001101 0110 001101 0110

D13.6 110 01101 101100 0110 101100 0110

D14.6 110 01110 011100 0110 011100 0110

D15.6 110 01111 010111 0110 101000 0110

D16.6 110 10000 011011 0110 100100 0110

D17.6 110 10001 100011 0110 100011 0110

D18.6 110 10010 010011 0110 010011 0110

D19.6 110 10011 110010 0110 110010 0110

D20.6 110 10100 001011 0110 001011 0110

D21.6 110 10101 101010 0110 101010 0110

D22.6 110 10110 011010 0110 011010 0110

D23.6 110 10111 111010 0110 000101 0110

D24.6 110 11000 110011 0110 001100 0110

D25.6 110 11001 100110 0110 100110 0110

D26.6 110 11010 010110 0110 010110 0110

D27.6 110 11011 110110 0110 001001 0110

D28.6 110 11100 001110 0110 001110 0110

D29.6 110 11101 101110 0110 010001 0110

D30.6 110 11110 011110 0110 100001 0110

D31.6 110 11111 101011 0110 010100 0110

D0.7 111 00000 100111 0001 011000 1110

D1.7 111 00001 011101 0001 100010 1110





abcdei fghj





D2.7 111 00010 101101 0001 010010 1110

D3.7 111 00011 110001 1110 110001 0001

D4.7 111 00100 110101 0001 001010 1110

D5.7 111 00101 101001 1110 101001 0001

D6.7 111 00110 011001 1110 011001 0001

D7.7 111 00111 111000 1110 000111 0001

D8.7 111 01000 111001 0001 000110 1110

D9.7 111 01001 100101 1110 100101 0001

D10.7 111 01010 010101 1110 010101 0001

D11.7 111 01011 110100 1110 110100 1000

D12.7 111 01100 001101 1110 001101 0001

D13.7 111 01101 101100 1110 101100 1000

D14.7 111 01110 011100 1110 011100 1000

D15.7 111 01111 010111 0001 101000 1110

D16.7 111 10000 011011 0001 100100 1110

D17.7 111 10001 100011 0111 100011 0001

D18.7 111 10010 010011 0111 010011 0001

D19.7 111 10011 110010 1110 110010 0001

D20.7 111 10100 001011 0111 001011 0001

D21.7 111 10101 101010 1110 101010 0001

D22.7 111 10110 011010 1110 011010 0001

D23.7 111 10111 111010 0001 000101 1110

D24.7 111 11000 110011 0001 001100 1110

D25.7 111 11001 100110 1110 100110 0001

D26.7 111 11010 010110 1110 010110 0001

D27.7 111 11011 110110 0001 001001 1110

D28.7 111 11100 001110 1110 001110 0001

D29.7 111 11101 101110 0001 010001 1110

D30.7 111 11110 011110 0001 100001 1110

D31.7 111 11111 101011 0001 010100 1110





abcdei fghj





表 A-2: 有効な制御文字 (K 符号)

特殊コード名ビット



abcdei fghj

K28.0 000 11100 001111 0100 110000 1011

K28.1 001 11100 001111 1001 110000 0110

K28.2 010 11100 001111 0101 110000 1010

K28.3 011 11100 001111 0011 110000 1100

K28.4 100 11100 001111 0010 110000 1101

K28.5 101 11100 001111 1010 110000 0101

K28.6 110 11100 001111 0110 110000 1001

K28.7(1) 111 11100 001111 1000 110000 0111

K23.7 111 10111 111010 1000 000101 0111

K27.7 111 11011 110110 1000 001001 0111

K29.7 111 11101 101110 1000 010001 0111

K30.7 111 11110 011110 1000 100001 0111

注記:1. テストおよび特性評価にのみ使用します。




付録 B

UltraScale FPGA の GTY トランシーバーの DRP アドレスマップ

GTYE3_COMMON プリミティブの DRP アドレスマップ

表 B-1 に、 GTYE3_COMMON プリミティブの DRP マップをアドレス順に並べて示します。

注記: 予約済みビットは変更しないでください。明記されていない属性は、 UltraScale FPGAs Transceivers Wizard に

よって自動的に設定されます。これらの属性は、異なる値を明示的に要求する場合を除いてデフォルトのままとし

ます。

表 B-1: GTYE3_COMMON プリミティブの DRP マップ

DRP アドレス DRP ビット R/W 属性名属性ビット属性の

エンコードDRP の

エンコード

0008h [15:0] R/W QPLL0_CFG0 [15:0] 0–65535 0–65535

0009h [15:0] R/W COMMON_CFG0 [15:0] 0–65535 0–65535

000Bh [15:0] R/W RSVD_ATTR0 [15:0] 0–65535 0–65535

000Dh [15:0] R/W PPF0_CFG [15:0] 0–65535 0–65535

000Eh [0] R/W QPLL0CLKOUT_RATE [0] HALF 0

000Eh [0] R/W QPLL0CLKOUT_RATE [0] FULL 1

0010h [15:0] R/W QPLL0_CFG1 [15:0] 0–65535 0–65535

0011h [15:0] R/W QPLL0_CFG2 [15:0] 0–65535 0–65535

0012h [15:0] R/W QPLL0_LOCK_CFG [15:0] 0–65535 0–65535

0013h [15:0] R/W QPLL0_INIT_CFG0 [15:0] 0–65535 0–65535

0014h [15:8] R/W QPLL0_INIT_CFG1 [7:0] 0–255 0–255




付録 B: UltraScale FPGA の GTY トランシーバーの DRP アドレスマップ

0014h [7:0] R/W QPLL0_FBDIV [7:0]

16 14

17 15

18 16

19 17

20 18

21 19

22 20

23 21

24 22

表 B-1: GTYE3_COMMON プリミティブの DRP マップ (続き)



エンコード





0014h [7:0] R/W QPLL0_FBDIV [7:0]

25 23

26 24

27 25

28 26

29 27

30 28

31 29

32 30

33 31

34 32

35 33

36 34

37 35

38 36

39 37

40 38

41 39

42 40

43 41

44 42

45 43

46 44

47 45

48 46

49 47

50 48

51 49

52 50

53 51

54 52

55 53

56 54

57 55

58 56




エンコード





0014h [7:0] R/W QPLL0_FBDIV [7:0]

59 57

60 58

61 59

62 60

63 61

64 62

65 63

66 64

67 65

68 66

69 67

70 68

71 69

72 70

73 71

74 72

75 73

76 74

77 75

78 76

79 77

80 78

81 79

82 80

83 81

84 82

85 83

86 84

87 85

88 86

89 87

90 88

91 89

92 90




エンコード





0014h [7:0] R/W QPLL0_FBDIV [7:0]

93 91

94 92

95 93

96 94

97 95

98 96

99 97

100 98

101 99

102 100

103 101

104 102

105 103

106 104

107 105

108 106

109 107

110 108

111 109

112 110

113 111

114 112

115 113

116 114

117 115

118 116

119 117

120 118

121 119

122 120

123 121

124 122

125 123

126 124




エンコード





0014h [7:0] R/W QPLL0_FBDIV [7:0]

127 125

128 126

129 127

130 128

131 129

132 130

133 131

134 132

135 133

136 134

137 135

138 136

139 137

140 138

141 139

142 140

143 141

144 142

145 143

146 144

147 145

148 146

149 147

150 148

151 149

152 150

153 151

154 152

155 153

156 154

157 155

158 156

159 157

160 158




エンコード





0015h [15:0] R/W QPLL0_CFG3 [15:0] 0–65535 0–65535

0016h [9:0] R/W QPLL0_CP [9:0] 0–1023 0–1023

0018h [11:7] R/W QPLL0_REFCLK_DIV [4:0]

2 0

3 1

4 2

5 3

6 5

8 6

10 7

12 13

16 14

20 15

1 16

0018h [5:3] R/W QPLL0_IPS_REFCLK_SEL [2:0] 0–7 0–7

0018h [0] R/W QPLL0_IPS_EN [0] 0–1 0–1

0019h [9:0] R/W QPLL0_LPF [9:0] 0–1023 0–1023

001Ah [15:0] R/W QPLL0_CFG1_G3 [15:0] 0–65535 0–65535

001Bh [15:0] R/W QPLL0_CFG2_G3 [15:0] 0–65535 0–65535

001Ch [9:0] R/W QPLL0_LPF_G3 [9:0] 0–1023 0–1023

001Dh [15:0] R/W QPLL0_LOCK_CFG_G3 [15:0] 0–65535 0–65535

001Eh [15:0] R/W RSVD_ATTR1 [15:0] 0–65535 0–65535

001Fh [15:8] R/W QPLL0_FBDIV_G3 [7:0]

16 14

17 15

18 16

19 17

20 18

21 19




エンコード





001Fh [15:8] R/W QPLL0_FBDIV_G3 [7:0]

22 20

23 21

24 22

25 23

26 24

27 25

28 26

29 27

30 28

31 29

32 30

33 31

34 32

35 33

36 34

37 35

38 36

39 37

40 38

41 39

42 40

43 41

44 42

45 43

46 44

47 45

48 46

49 47

50 48

51 49

52 50

53 51

54 52

55 53




エンコード





001Fh [15:8] R/W QPLL0_FBDIV_G3 [7:0]

56 54

57 55

58 56

59 57

60 58

61 59

62 60

63 61

64 62

65 63

66 64

67 65

68 66

69 67

70 68

71 69

72 70

73 71

74 72

75 73

76 74

77 75

78 76

79 77

80 78

81 79

82 80

83 81

84 82

85 83

86 84

87 85

88 86

89 87




エンコード





001Fh [15:8] R/W QPLL0_FBDIV_G3 [7:0]

90 88

91 89

92 90

93 91

94 92

95 93

96 94

97 95

98 96

99 97

100 98

101 99

102 100

103 101

104 102

105 103

106 104

107 105

108 106

109 107

110 108

111 109

112 110

113 111

114 112

115 113

116 114

117 115

118 116

119 117

120 118

121 119

122 120

123 121




エンコード





001Fh [15:8] R/W QPLL0_FBDIV_G3 [7:0]

124 122

125 123

126 124

127 125

128 126

129 127

130 128

131 129

132 130

133 131

134 132

135 133

136 134

137 135

138 136

139 137

140 138

141 139

142 140

143 141

144 142

145 143

146 144

147 145

148 146

149 147

150 148

151 149

152 150

153 151

154 152

155 153

156 154

157 155




エンコード





001Fh [15:8] R/W QPLL0_FBDIV_G3 [7:0]

158 156

159 157

160 158

001Fh [1:0] R/W RXRECCLKOUT0_SEL [1:0] 0–3 0–3

0020h [15:0] R/W QPLL0_SDM_CFG0 [15:0] 0–65535 0–65535

0021h [15:0] R/W QPLL0_SDM_CFG1 [15:0] 0–65535 0–65535

0022h [15:0] R/W SDM0INITSEED0_0 [15:0] 0–65535 0–65535

0023h [8:0] R/W SDM0INITSEED0_1 [8:0] 0–511 0–511

0024h [15:0] R/W QPLL0_SDM_CFG2 [15:0] 0–65535 0–65535

0025h [9:0] R/W QPLL0_CP_G3 [9:0] 0–1023 0–1023

0030h [15:0] R/W QPLL0_CFG4 [15:0] 0–65535 0–65535

0081h [15:0] R/W BIAS_CFG0 [15:0] 0–65535 0–65535

0082h [15:0] R/W BIAS_CFG1 [15:0] 0–65535 0–65535

0083h [15:0] R/W BIAS_CFG2 [15:0] 0–65535 0–65535

0084h [15:0] R/W BIAS_CFG3 [15:0] 0–65535 0–65535

0086h [15:0] R/W BIAS_CFG4 [15:0] 0–65535 0–65535

0088h [15:0] R/W QPLL1_CFG0 [15:0] 0–65535 0–65535

0089h [15:0] R/W COMMON_CFG1 [15:0] 0–65535 0–65535

008Bh [15:0] R/W POR_CFG [15:0] 0–65535 0–65535

008Dh [15:0] R/W PPF1_CFG [15:0] 0–65535 0–65535

008Eh [0] R/W QPLL1CLKOUT_RATE [0]HALF 0

FULL 1

0090h [15:0] R/W QPLL1_CFG1 [15:0] 0–65535 0–65535

0091h [15:0] R/W QPLL1_CFG2 [15:0] 0–65535 0–65535

0092h [15:0] R/W QPLL1_LOCK_CFG [15:0] 0–65535 0–65535

0093h [15:0] R/W QPLL1_INIT_CFG0 [15:0] 0–65535 0–65535

0094h [15:8] R/W QPLL1_INIT_CFG1 [7:0] 0–255 0–255

0094h [7:0] R/W QPLL1_FBDIV [7:0]

16 14

17 15

18 16

19 17

20 18

21 19

22 20




エンコード





0094h [7:0] R/W QPLL1_FBDIV [7:0]

23 21

24 22

25 23

26 24

27 25

28 26

29 27

30 28

31 29

32 30

33 31

34 32

35 33

36 34

37 35

38 36

39 37

40 38

41 39

42 40

43 41

44 42

45 43

46 44

47 45

48 46

49 47

50 48

51 49

52 50

53 51

54 52

55 53

56 54




エンコード





0094h [7:0] R/W QPLL1_FBDIV [7:0]

57 55

58 56

59 57

60 58

61 59

62 60

63 61

64 62

65 63

66 64

67 65

68 66

69 67

70 68

71 69

72 70

73 71

74 72

75 73

76 74

77 75

78 76

79 77

80 78

81 79

82 80

83 81

84 82

85 83

86 84

87 85

88 86

89 87

90 88




エンコード





0094h [7:0] R/W QPLL1_FBDIV [7:0]

91 89

92 90

93 91

94 92

95 93

96 94

97 95

98 96

99 97

100 98

101 99

102 100

103 101

104 102

105 103

106 104

107 105

108 106

109 107

110 108

111 109

112 110

113 111

114 112

115 113

116 114

117 115

118 116

119 117

120 118

121 119

122 120

123 121

124 122




エンコード





0094h [7:0] R/W QPLL1_FBDIV [7:0]

125 123

126 124

127 125

128 126

129 127

130 128

131 129

132 130

133 131

134 132

135 133

136 134

137 135

138 136

139 137

140 138

141 139

142 140

143 141

144 142

145 143

146 144

147 145

148 146

149 147

150 148

151 149

152 150

153 151

154 152

155 153

156 154

157 155

158 156




エンコード





0094h [7:0] R/W QPLL1_FBDIV [7:0]159 157

160 158

0095h [15:0] R/W QPLL1_CFG3 [15:0] 0–65535 0–65535

0096h [9:0] R/W QPLL1_CP [9:0] 0–1023 0–1023


2 0

3 1

4 2

5 3

6 5

8 6

10 7

12 13

16 14

20 15

1 16


0098h [12] R/W SARC_EN [0] 0–1 0–1

0098h [6] R/W QPLL1_IPS_EN [0] 0–1 0–1

0098h [13] R/W SARC_SEL [0] 0–1 0–1

0099h [15:0] R/W QPLL1_LPF [9:0] 0–1024 0–1024

009Ah [15:0] R/W QPLL1_CFG1_G3 [15:0] 0–65535 0–65535

009Bh [15:0] R/W QPLL1_CFG2_G3 [15:0] 0–65535 0–65535

009Ch [9:0] R/W QPLL1_LPF_G3 [9:0] 0–1023 0–1023


009Eh [15:0] R/W RSVD_ATTR2 [15:0] 0–65535 0–65535

009Fh [15:8] R/W QPLL1_FBDIV_G3 [7:0]16 14

17 15




エンコード





009Fh [15:8] R/W QPLL1_FBDIV_G3 [7:0]

18 16

19 17

20 18

21 19

22 20

23 21

24 22

25 23

26 24

27 25

28 26

29 27

30 28

31 29

32 30

33 31

34 32

35 33

36 34

37 35

38 36

39 37

40 38

41 39

42 40

43 41

44 42

45 43

46 44

47 45

48 46

49 47

50 48

51 49




エンコード





009Fh [15:8] R/W QPLL1_FBDIV_G3 [7:0]

52 50

53 51

54 52

55 53

56 54

57 55

58 56

59 57

60 58

61 59

62 60

63 61

64 62

65 63

66 64

67 65

68 66

69 67

70 68

71 69

72 70

73 71

74 72

75 73

76 74

77 75

78 76

79 77

80 78

81 79

82 80

83 81

84 82

85 83




エンコード





009Fh [15:8] R/W QPLL1_FBDIV_G3 [7:0]

86 84

87 85

88 86

89 87

90 88

91 89

92 90

93 91

94 92

95 93

96 94

97 95

98 96

99 97

100 98

101 99

102 100

103 101

104 102

105 103

106 104

107 105

108 106

109 107

110 108

111 109

112 110

113 111

114 112

115 113

116 114

117 115

118 116

119 117




エンコード





009Fh [15:8] R/W QPLL1_FBDIV_G3 [7:0]

120 118

121 119

122 120

123 121

124 122

125 123

126 124

127 125

128 126

129 127

130 128

131 129

132 130

133 131

134 132

135 133

136 134

137 135

138 136

139 137

140 138

141 139

142 140

143 141

144 142

145 143

146 144

147 145

148 146

149 147

150 148

151 149

152 150

153 151




エンコード





GTYE3_CHANNEL プリミティブの DRP アドレスマップ

表 B-2 に、 GTYE3_CHANNEL プリミティブの DRP マップをアドレス順に並べて示します。

注記: 予約済みビットは変更しないでください。明記されていない属性は、 UltraScale FPGAs Transceivers Wizard によっ

て自動的に設定されます。これらの属性は、異なる値を明示的に要求する場合を除いてデフォルトのままとします。

009Fh [15:8] R/W QPLL1_FBDIV_G3 [7:0]

154 152

155 153

156 154

157 155

158 156

159 157

160 158


00A0h [15:0] R/W QPLL1_SDM_CFG0 [15:0] 0–65535 0–65535

00A1h [15:0] R/W QPLL1_SDM_CFG1 [15:0] 0–65535 0–65535

00A2h [15:0] R/W SDM1INITSEED0_0 [15:0] 0–65535 0–65535


00A4h [15:0] R/W QPLL1_SDM_CFG2 [15:0] 0–65535 0–65535

00A5h [9:0] R/W QPLL1_CP_G3 [9:0] 0–1023 0–1023

00ADh [15:0] R/W RSVD_ATTR3 [15:0] 0–65535 0–65535

00B0h [15:0] R/W QPLL1_CFG4 [15:0] 0–65535 0–65535




エンコード

表 B-2: GTYE3_CHANNEL プリミティブの DRP マップ

DRP アドレスDRP

ビットR/W 属性名属性ビット属性のエンコード

DRP のエンコード

0002h [0] R/W CDR_SWAP_MODE_EN [0] 0–1 0–1

0003h [15:11] R/W RXBUFRESET_TIME [4:0] 0–31 0–31

0003h [9] R/W EYE_SCAN_SWAP_EN [0] 0–1 0–1

0003h [8:5] R/W RX_DATA_WIDTH [3:0]16 2

20 3





0003h [8:5] R/W RX_DATA_WIDTH [3:0]

32 4

40 5

64 6

80 7

128 8

160 9

0003h [4:0] R/W RXCDRFREQRESET_TIME [4:0] 0–31 0–31

0004h [15:11] R/W RXCDRPHRESET_TIME [4:0] 0–31 0–31

0004h [10:8] R/W PCI3_RX_ELECIDLE_H2L_DISABLE [2:0] 0–7 0–7

0004h [7:1] R/W RXDFELPMRESET_TIME [6:0] 0–127 0–127

0004h [0] R/W RX_FABINT_USRCLK_FLOP [0] 0–1 0–1

0005h [15:11] R/W RXPMARESET_TIME [4:0] 0–31 0–31

0005h [10] R/W PCI3_RX_ELECIDLE_LP4_DISABLE [0] 0–1 0–1

0005h [8] R/W PCI3_RX_FIFO_DISABLE [0] 0–1 0–1

0005h [9] R/W PCI3_RX_ELECIDLE_EI2_ENABLE [0] 0–1 0–1

0005h [7:3] R/W RXPCSRESET_TIME [4:0] 0–31 0–31

0005h [2:0] R/W RXELECIDLE_CFG [2:0]

SIGCFG_1 0

SIGCFG_2 1

SIGCFG_3 2

SIGCFG_4 3

SIGCFG_6 4

SIGCFG_8 5

SIGCFG_12 6

SIGCFG_16 7

0006h [15:0] R/W RXDFE_HB_CFG1 [15:0] 0–65535 0–65535

0009h [15:11] R/W TXPMARESET_TIME [4:0] 0–31 0–31

0009h [7:3] R/W TXPCSRESET_TIME [4:0] 0–31 0–31

0009h [10] R/W RX_PMA_POWER_SAVE [0] 0–1 0–1

0009h [9] R/W TX_PMA_POWER_SAVE [0] 0–1 0–1

000Bh [4] R/W TX_FABINT_USRCLK_FLOP [0] 0–1 0–1

000Bh [9:8] R/W RXPMACLK_SEL [1:0]

CROSSING 2

DATA 0

EYESCAN 1

表 B-2: GTYE3_CHANNEL プリミティブの DRP マップ (続き)

DRP アドレスDRP







000Ch [11:10] R/W TX_PROGCLK_SEL [1:0]

POSTPI 0

PREPI 1

CPLL 2

000Ch [9:5] R/W RXISCANRESET_TIME [4:0] 0–31 0–31

000Eh [15:0] R/W RXCDR_CFG0 [15:0] 0–65535 0–65535

000Fh [15:0] R/W RXCDR_CFG1 [15:0] 0–65535 0–65535

0010h [15:0] R/W RXCDR_CFG2 [15:0] 0–65535 0–65535

0011h [15:0] R/W RXCDR_CFG3 [15:0] 0–65535 0–65535

0012h [15:0] R/W RXCDR_CFG4 [15:0] 0–65535 0–65535

0013h [15:0] R/W RXCDR_LOCK_CFG0 [15:0] 0–65535 0–65535

0014h [15:12] R/W CHAN_BOND_MAX_SKEW [3:0] 1–14 1–14

0014h [11:10] R/W CHAN_BOND_SEQ_LEN [1:0]

1 0

2 1

3 2

4 3

0014h [9:0] R/W CHAN_BOND_SEQ_1_1 [9:0] 0–1023 0–1023

0015h [15:10] R/W PCI3_RX_ELECIDLE_HI_COUNT [5:0] 0–63 0–63

0015h [9:0] R/W CHAN_BOND_SEQ_1_3 [9:0] 0–1023 0–1023

0016h [15:10] R/W PCI3_RX_ELECIDLE_H2L_COUNT [5:0] 0–63 0–63

0016h [9:0] R/W CHAN_BOND_SEQ_1_4 [9:0] 0–1023 0–1023

0017h [15:10] R/W RX_BUFFER_CFG [5:0] 0–63 0–63

0017h [9] R/W RX_DEFER_RESET_BUF_EN [0]FALSE 0

TRUE 1

0017h [8:7] R/W OOBDIVCTL [1:0] 0–3 0–3

0017h [6:5] R/W PCI3_AUTO_REALIGN [1:0]

FRST_SMPL 0

OVR_8_BLK 1

OVR_64_BLK 2

OVR_1K_BLK 3

0017h [4] R/W PCI3_PIPE_RX_ELECIDLE [0] 0–1 0–1

0018h [15:12] R/W CHAN_BOND_SEQ_1_ENABLE [3:0] 0–15 0–15

0018h [11:10] R/W PCI3_RX_ASYNC_EBUF_BYPASS [1:0] 0–3 0–3

0018h [9:0] R/W CHAN_BOND_SEQ_2_1 [9:0] 0–1023 0–1023

0019h [9:0] R/W CHAN_BOND_SEQ_2_2 [9:0] 0–1023 0–1023

001Ah [9:0] R/W CHAN_BOND_SEQ_2_3 [9:0] 0–1023 0–1023

001Bh [9:0] R/W CHAN_BOND_SEQ_2_4 [9:0] 0–1023 0–1023


DRP アドレスDRP







001Ch [15:12] R/W CHAN_BOND_SEQ_2_ENABLE [3:0] 0–15 0–15

001Ch [11] R/W CHAN_BOND_SEQ_2_USE [0]FALSE 0

TRUE 1

001Ch [6] R/W CLK_COR_KEEP_IDLE [0]FALSE 0

TRUE 1

001Ch [5:0] R/W CLK_COR_MIN_LAT [5:0] 3–63 3–63

001Dh [15:10] R/W CLK_COR_MAX_LAT [5:0] 3–60 3–60

001Dh [9] R/W CLK_COR_PRECEDENCE [0]FALSE 0

TRUE 1

001Dh [8:4] R/W CLK_COR_REPEAT_WAIT [4:0] 0–31 0–31

001Dh [3:2] R/W CLK_COR_SEQ_LEN [1:0]

1 0

2 1

3 2

4 3

001Dh [0] R/W CHAN_BOND_KEEP_ALIGN [0]FALSE 0

TRUE 1

001Eh [9:0] R/W CLK_COR_SEQ_1_1 [9:0] 0–1023 0–1023

001Fh [9:0] R/W CLK_COR_SEQ_1_2 [9:0] 0–1023 0–1023

0020h [9:0] R/W CLK_COR_SEQ_1_3 [9:0] 0–1023 0–1023

0021h [9:0] R/W CLK_COR_SEQ_1_4 [9:0] 0–1023 0–1023

0022h [15:12] R/W CLK_COR_SEQ_1_ENABLE [3:0] 0–15 0–15

0022h [9:0] R/W CLK_COR_SEQ_2_1 [9:0] 0–1023 0–1023

0023h [9:0] R/W CLK_COR_SEQ_2_2 [9:0] 0–1023 0–1023


0024h [11] R/W CLK_COR_SEQ_2_USE [0]FALSE 0

TRUE 1

0024h [10] R/W CLK_CORRECT_USE [0]FALSE 0

TRUE 1

0024h [9:0] R/W CLK_COR_SEQ_2_3 [9:0] 0–1023 0–1023

0025h [9:0] R/W CLK_COR_SEQ_2_4 [9:0] 0–1023 0–1023

0026h [15:0] R/W RXDFE_HE_CFG0 [15:0] 0–65535 0–65535

0027h [15:13] R/W ALIGN_COMMA_WORD [2:0]

1 1

2 2

4 4


DRP アドレスDRP







0027h [12] R/W ALIGN_COMMA_DOUBLE [0]FALSE 0

TRUE 1

0027h [11] R/W SHOW_REALIGN_COMMA [0]FALSE 0

TRUE 1

0027h [9:0] R/W ALIGN_COMMA_ENABLE [9:0] 0–1023 0–1023

0028h [15:8] R/W CPLL_FBDIV [7:0]

2 0

3 1

4 2

5 3

1 16

0028h [7] R/W CPLL_FBDIV_45 [0]4 0

5 1

0029h [15:0] R/W CPLL_LOCK_CFG [15:0] 0–65535 0–65535

002Ah [15:11] R/W CPLL_REFCLK_DIV [4:0]2 0

1 16

002Ah [10] R/W CPLL_IPS_EN [0] 0–1 0–1

002Ah [9:7] R/W CPLL_IPS_REFCLK_SEL [2:0] 0–7 0–7

002Ah [6:5] R/W SATA_CPLL_CFG [1:0]

VCO_3000MHZ 0

VCO_1500MHZ 1

VCO_750MHZ 2

002Ah [4:0] R/W A_TXDIFFCTRL [4:0] 0–31 0–31

002Bh [15:0] R/W CPLL_INIT_CFG0 [15:0] 0–65535 0–65535

002Ch [15] R/W DEC_PCOMMA_DETECT [0]FALSE 0

TRUE 1

002Ch [11:7] R/W TX_DIVRESET_TIME [4:0] 0–31 0–31

002Ch [6:2] R/W RX_DIVRESET_TIME [4:0] 0–31 0–31

002Ch [1] R/W A_TXPROGDIVRESET [0] 0–1 0–1

002Ch [0] R/W A_RXPROGDIVRESET [0] 0–1 0–1

002Dh [15:0] R/W RXCDR_LOCK_CFG1 [15:0] 0–65535 0–65535

002Eh [15:0] R/W RXCFOK_CFG1 [15:0] 0–65535 0–65535

002Fh [15:0] R/W RXDFE_H2_CFG0 [15:0] 0–65535 0–65535

0030h [15:0] R/W RXDFE_H2_CFG1 [15:0] 0–65535 0–65535

0031h [15:0] R/W RXCFOK_CFG2 [15:0] 0–65535 0–65535

0032h [15:0] R/W RXLPM_CFG [15:0] 0–65535 0–65535

0033h [15:0] R/W RXLPM_KH_CFG0 [15:0] 0–65535 0–65535


DRP アドレスDRP







0034h [15:0] R/W RXLPM_KH_CFG1 [15:0] 0–65535 0–65535

0035h [15:0] R/W RXDFELPM_KL_CFG0 [15:0] 0–65535 0–65535


0037h [15:0] R/W RXLPM_OS_CFG0 [15:0] 0–65535 0–65535

0038h [15:0] R/W RXLPM_OS_CFG1 [15:0] 0–65535 0–65535

0039h [15:0] R/W RXLPM_GC_CFG [15:0] 0–65535 0–65535

003Ah [15:8] R/W DMONITOR_CFG1 [7:0] 0–255 0–255

003Ch [15:10] R/W ES_CONTROL [5:0] 0–63 0–63

003Ch [4:0] R/W ES_PRESCALE [4:0] 0–31 0–31

003Ch [8] R/W ES_EYE_SCAN_EN [0]FALSE 0

TRUE 1

003Ch [9] R/W ES_ERRDET_EN [0]FALSE 0

TRUE 1

003Dh [15:0] R/W RXDFE_HC_CFG0 [15:0] 0–65535 0–65535

003Eh [15:0] R/W TX_PROGDIV_CFG [15:0]

0.0 32768

4.0 57744

5.0 49648

8.0 57728

10.0 57760

16.0 57730

16.5 49672

20.0 57762

32.0 57734

33.0 49800

40.0 57766

64.0 57742

66.0 50056

80.0 57743

100.0 57775

003Fh [15:0] R/W ES_QUALIFIER0 [15:0] 0–65535 0–65535

0040h [15:0] R/W ES_QUALIFIER1 [15:0] 0–65535 0–65535

0041h [15:0] R/W ES_QUALIFIER2 [15:0] 0–65535 0–65535

0042h [15:0] R/W ES_QUALIFIER3 [15:0] 0–65535 0–65535

0043h [15:0] R/W ES_QUALIFIER4 [15:0] 0–65535 0–65535

0044h [15:0] R/W ES_QUAL_MASK0 [15:0] 0–65535 0–65535


DRP アドレスDRP







0045h [15:0] R/W ES_QUAL_MASK1 [15:0] 0–65535 0–65535

0046h [15:0] R/W ES_QUAL_MASK2 [15:0] 0–65535 0–65535

0047h [15:0] R/W ES_QUAL_MASK3 [15:0] 0–65535 0–65535

0048h [15:0] R/W ES_QUAL_MASK4 [15:0] 0–65535 0–65535

0049h [15:0] R/W ES_SDATA_MASK0 [15:0] 0–65535 0–65535

004Ah [15:0] R/W ES_SDATA_MASK1 [15:0] 0–65535 0–65535

004Bh [15:0] R/W ES_SDATA_MASK2 [15:0] 0–65535 0–65535

004Ch [15:0] R/W ES_SDATA_MASK3 [15:0] 0–65535 0–65535

004Dh [15:0] R/W ES_SDATA_MASK4 [15:0] 0–65535 0–65535

004Eh [4] R/W FTS_LANE_DESKEW_EN [0]FALSE 0

TRUE 1

004Eh [3:0] R/W FTS_DESKEW_SEQ_ENABLE [3:0] 0–15 0–15

004Fh [15:4] R/W ES_HORZ_OFFSET [11:0] 0–4095 0–4095

004Fh [3:0] R/W FTS_LANE_DESKEW_CFG [3:0] 0–15 0–15

0050h [15:0] R/W RXDFE_HC_CFG1 [15:0] 0–65535 0–65535

0051h [9:0] R/W ES_PMA_CFG [9:0] 0–1023 0–1023

0052h [10] R/W RX_EN_HI_LR [0] 0–1 0–1

0052h [4:2] R/W RX_DFE_AGC_CFG1 [2:0]

0 0

1 1

2 2

3 3

4 4

5 5

6 6

7 7

0052h [1:0] R/W RX_DFE_AGC_CFG0 [1:0] 0–3 0–3

0053h [15:0] R/W RXDFE_CFG0 [15:0] 0–65535 0–65535

0054h [15:0] R/W RXDFE_CFG1 [15:0] 0–65535 0–65535

0055h [13] R/W LOCAL_MASTER [0] 0–1 0–1

0055h [12] R/W PCS_PCIE_EN [0]FALSE 0

TRUE 1

0055h [10] R/W ALIGN_MCOMMA_DET [0]FALSE 0

TRUE 1

0055h [9:0] R/W ALIGN_MCOMMA_VALUE [9:0] 0–1023 0–1023


DRP アドレスDRP







0056h [10] R/W ALIGN_PCOMMA_DET [0]FALSE 0

TRUE 1

0056h [9:0] R/W ALIGN_PCOMMA_VALUE [9:0] 0–1023 0–1023

0057h [15:0] R/W TXDLY_LCFG [15:0] 0–65535 0–65535

0058h [15:0] R/W RXDFE_OS_CFG0 [15:0] 0–65535 0–65535

0059h [15:0] R/W RXPHDLY_CFG [15:0] 0–65535 0–65535

005Ah [15:0] R/W RXDFE_OS_CFG1 [15:0] 0–65535 0–65535

005Bh [15:0] R/W RXDLY_CFG [15:0] 0–65535 0–65535

005Ch [15:0] R/W RXDLY_LCFG [15:0] 0–65535 0–65535

005Dh [15:0] R/W RXDFE_HF_CFG0 [15:0] 0–65535 0–65535

005Eh [15:0] R/W RXDFE_HD_CFG0 [15:0] 0–65535 0–65535

005Fh [15:0] R/W RX_BIAS_CFG0 [15:0] 0–65535 0–65535

0060h [15:0] R/W PCS_RSVD0 [15:0] 0–65535 0–65535

0061h [15:11] R/W RXPH_MONITOR_SEL [4:0] 0–31 0–31

0061h [10] R/W RX_CM_BUF_PD [0]0 0

1 1

0061h [9:6] R/W RX_CM_BUF_CFG [3:0] 0–15 0–15

0061h [5:2] R/W RX_CM_TRIM [3:0] 0–15 0–15

0061h [1:0] R/W RX_CM_SEL [1:0] 0–3 0–3

0062h [12:9] R/W RX_SUM_IREF_TUNE [3:0] 0–15 0–15

0062h [14] R/W RX_SUM_DFETAPREP_EN [0] 0–1 0–1

0062h [13] R/W RX_SUM_VCM_OVWR [0] 0–1 0–1

0062h [6:3] R/W RX_SUM_VCMTUNE [3:0] 0–15 0–15

0062h [2:0] R/W RX_SUM_VREF_TUNE [2:0] 0–7 0–7

0063h [15] R/W CBCC_DATA_SOURCE_SEL [0]ENCODED 0

DECODED 1

0063h [14] R/W OOB_PWRUP [0] 0–1 0–1

0063h [13:5] R/W RXOOB_CFG [8:0] 0–511 0–511

0063h [2:0] R/W RXOUT_DIV [2:0]

1 0

2 1

4 2

8 3

16 4

32 5


DRP アドレスDRP







0064h [15:11] R/W RX_SIG_VALID_DLY [4:0]

1 0

2 1

3 2

4 3

5 4

6 5

7 6

8 7

9 8


10 9

11 10

12 11

13 12

14 13

15 14

16 15

17 16

18 17

19 18

20 19

21 20

22 21

23 22

24 23

25 24

26 25

27 26

28 27

29 28

30 29

31 30

32 31


DRP アドレスDRP







0064h [10:9] R/W RXSLIDE_MODE [1:0]

OFF 0

AUTO 1

PCS 2

PMA 3

0064h [8] R/W RXPRBS_ERR_LOOPBACK [0] 0–1 0–1

0064h [7:4] R/W RXSLIDE_AUTO_WAIT [3:0] 1–15 1–15

0064h [3] R/W RXBUF_EN [0]FALSE 0

TRUE 1

0064h [2:1] R/W RX_XCLK_SEL [1:0]

RXDES 0

RXUSR 1

RXPMA 2

0064h [0] R/W RXGEARBOX_EN [0]FALSE 0

TRUE 1

0065h [15:10] R/W RXBUF_THRESH_OVFLW [5:0] 0–63 0–63

0065h [9:0] R/W DMONITOR_CFG0 [9:0] 0–1023 0–1023

0066h [15] R/W RXBUF_THRESH_OVRD [0]FALSE 0

TRUE 1

0066h [14] R/W RXBUF_RESET_ON_COMMAALIGN [0]FALSE 0

TRUE 1

0066h [13] R/W RXBUF_RESET_ON_RATE_CHANGE [0]FALSE 0

TRUE 1

0066h [12] R/W RXBUF_RESET_ON_CB_CHANGE [0]FALSE 0

TRUE 1

0066h [11:6] R/W RXBUF_THRESH_UNDFLW [5:0] 0–63 0–63

0066h [5] R/W RX_CLKMUX_EN [0] 0–1 0–1

0066h [4] R/W RX_DISPERR_SEQ_MATCH [0]FALSE 0

TRUE 1

0066h [3:2] R/W RX_WIDEMODE_CDR [1:0] 0–3 0–3

0066h [1:0] R/W RX_INT_DATAWIDTH [1:0] 0–2 0–2

0067h [15:12] R/W RXBUF_EIDLE_HI_CNT [3:0] 0–15 0–15

0067h [11] R/W RXCDR_HOLD_DURING_EIDLE [0] 0–1 0–1

0067h [10] R/W RX_DFE_LPM_HOLD_DURING_EIDLE [0] 0–1 0–1

0067h [7:4] R/W RXBUF_EIDLE_LO_CNT [3:0] 0–15 0–15

0067h [3] R/W RXBUF_RESET_ON_EIDLE [0]FALSE 0

TRUE 1


DRP アドレスDRP







0067h [2] R/W RXCDR_FR_RESET_ON_EIDLE [0] 0–1 0–1

0067h [1] R/W RXCDR_PH_RESET_ON_EIDLE [0] 0–1 0–1

0067h [0] R/W RXBUF_ADDR_MODE [0]FULL 0

FAST 1

0068h [15:13] R/W SATA_BURST_VAL [2:0] 0–7 0–7

0068h [7:4] R/W SATA_BURST_SEQ_LEN [3:0] 0–15 0–15

0068h [2:0] R/W SATA_EIDLE_VAL [2:0] 0–7 0–7

0069h [15:10] R/W SATA_MIN_BURST [5:0] 1–61 1–61

0069h [6:1] R/W SAS_MIN_COM [5:0] 1–63 1–63

006Ah [15:10] R/W SATA_MIN_INIT [5:0] 1–63 1–63

006Ah [6:1] R/W SATA_MIN_WAKE [5:0] 1–63 1–63

006Bh [15:10] R/W SATA_MAX_BURST [5:0] 1–63 1–63

006Bh [6:0] R/W SAS_MAX_COM [6:0] 1–127 1–127

006Ch [15:10] R/W SATA_MAX_INIT [5:0] 1–63 1–63

006Ch [6:1] R/W SATA_MAX_WAKE [5:0] 1–63 1–63

006Dh [7:3] R/W RX_CLK25_DIV [4:0]

1 0

2 1

3 2

4 3

5 4

6 5

7 6


DRP アドレスDRP







006Dh [7:3] R/W RX_CLK25_DIV [4:0]

8 7

9 8

10 9

11 10

12 11

13 12

14 13

15 14

16 15

17 16

18 17

19 18

20 19

21 20

22 21

23 22

24 23

25 24

26 25

27 26

28 27

29 28

30 29

31 30

32 31

006Eh [15:0] R/W TXPHDLY_CFG0 [15:0] 0–65535 0–65535

006Fh [15:0] R/W TXPHDLY_CFG1 [15:0] 0–65535 0–65535

0070h [15:0] R/W TXDLY_CFG [15:0] 0–65535 0–65535

0071h [6:2] R/W TXPH_MONITOR_SEL [4:0] 0–31 0–31

0071h [1:0] R/W TAPDLY_SET_TX [1:0] 0–3 0–3


0073h [15:0] R/W TXPH_CFG [15:0] 0–65535 0–65535

0074h [14:0] R/W TERM_RCAL_CFG [14:0] 0–32767 0–32767

0075h [15:0] R/W RXDFE_HF_CFG1 [15:0] 0–65535 0–65535

0076h [15:4] R/W PD_TRANS_TIME_FROM_P2 [11:0] 0–4095 0–4095


DRP アドレスDRP







0076h [3:1] R/W TERM_RCAL_OVRD [2:0] 0–7 0–7

0077h [15:8] R/W PD_TRANS_TIME_NONE_P2 [7:0] 0–255 0–255

0077h [7:0] R/W PD_TRANS_TIME_TO_P2 [7:0] 0–255 0–255

0078h [15:8] R/W TRANS_TIME_RATE [7:0] 0–255 0–255

0079h [15:8] R/W TST_RSV0 [7:0] 0–255 0–255

0079h [7:0] R/W TST_RSV1 [7:0] 0–255 0–255

007Ah [15:11] R/W TX_CLK25_DIV [4:0]

1 0

2 1

3 2

4 3

5 4

6 5

7 6

8 7

9 8

10 9

11 10

12 11

13 12

14 13

15 14

16 15

17 16

18 17

19 18

20 19

21 20

22 21

23 22

24 23

25 24

26 25

27 26


DRP アドレスDRP







007Ah [15:11] R/W TX_CLK25_DIV [4:0]

28 27

29 28

30 29

31 30

32 31

007Ah [10] R/W TX_XCLK_SEL [0]TXOUT 0

TXUSR 1

007Ah [3:0] R/W TX_DATA_WIDTH [3:0]

16 2

20 3

32 4

40 5

64 6

80 7

128 8

160 9

007Bh [15:10] R/W TX_DEEMPH0 [5:0] 0–63 0–63

007Bh [7:2] R/W TX_DEEMPH1 [5:0] 0–63 0–63

007Ch [14] R/W TX_MAINCURSOR_SEL [0] 0–1 0–1

007Ch [13] R/W TXGEARBOX_EN [0]FALSE 0

TRUE 1

007Ch [10:8] R/W TXOUT_DIV [2:0]

1 0

2 1

4 2

8 3

16 4

32 5

007Ch [7] R/W TXBUF_EN [0]FALSE 0

TRUE 1

007Ch [6] R/W TXBUF_RESET_ON_RATE_CHANGE [0]FALSE 0

TRUE 1

007Ch [5:3] R/W TX_RXDETECT_REF [2:0] 0–7 0–7

007Ch [2] R/W TXFIFO_ADDR_CFG [0]LOW 0

HIGH 1

007Dh [15:2] R/W TX_RXDETECT_CFG [13:0] 0–16383 0–16383


DRP アドレスDRP







007Eh [15] R/W TX_CLKMUX_EN [0]0 0

1 1

007Eh [14] R/W TX_LOOPBACK_DRIVE_HIZ [0]FALSE 0

TRUE 1

007Eh [12:8] R/W TX_DRIVE_MODE [4:0]

DIRECT 0

PIPE 1

PIPEGEN3 2

007Eh [7:5] R/W TX_EIDLE_ASSERT_DELAY [2:0] 0–7 0–7

007Eh [4:2] R/W TX_EIDLE_DEASSERT_DELAY [2:0] 0–7 0–7

007Fh [15:9] R/W TX_MARGIN_FULL_0 [6:0] 0–127 0–127


0080h [15:9] R/W TX_MARGIN_FULL_2 [6:0] 0–127 0–127



0081h [7:1] R/W TX_MARGIN_LOW_0 [6:0] 0–127 0–127

0082h [15:9] R/W TX_MARGIN_LOW_1 [6:0] 0–127 0–127

0082h [7:1] R/W TX_MARGIN_LOW_2 [6:0] 0–127 0–127

0083h [15:9] R/W TX_MARGIN_LOW_3 [6:0] 0–127 0–127

0083h [7:1] R/W TX_MARGIN_LOW_4 [6:0] 0–127 0–127

0084h [15:0] R/W RXDFE_HD_CFG1 [15:0] 0–65535 0–65535

0085h [11:10] R/W TX_INT_DATAWIDTH [1:0] 0–2 0–2

0089h [7:0] R/W RXPRBS_LINKACQ_CNT [7:0] 15–255 15–255

008Ah [15] R/W TX_PMADATA_OPT [0] 0–1 0–1

008Ah [14] R/W RXSYNC_OVRD [0] 0–1 0–1

008Ah [13] R/W TXSYNC_OVRD [0] 0–1 0–1

008Ah [12] R/W TX_IDLE_DATA_ZERO [0] 0–1 0–1

008Ah [11] R/W A_RXOSCALRESET [0] 0–1 0–1

008Ah [10] R/W RXOOB_CLK_CFG [0]PMA 0

FABRIC 1

008Ah [9] R/W TXSYNC_SKIP_DA [0] 0–1 0–1

008Ah [8] R/W RXSYNC_SKIP_DA [0] 0–1 0–1

008Ah [6:5] R/W RXCFOKDONE_SRC [1:0] 0–3 0–3

008Ah [4:0] R/W RXOSCALRESET_TIME [4:0] 0–31 0–31

008Bh [10] R/W TXSYNC_MULTILANE [0] 0–1 0–1

008Bh [9] R/W RXSYNC_MULTILANE [0] 0–1 0–1


DRP アドレスDRP







008Ch [15] R/W ACJTAG_MODE [0] 0–1 0–1

008Ch [14] R/W ACJTAG_DEBUG_MODE [0] 0–1 0–1

008Ch [13] R/W ACJTAG_RESET [0] 0–1 0–1

008Ch [12] R/W RESET_POWERSAVE_DISABLE [0] 0–1 0–1

008Ch [11:10] R/W RX_TUNE_AFE_OS [1:0] 0–3 0–3

008Ch [9:8] R/W RX_DFE_KL_LPM_KL_CFG0 [1:0] 0–3 0–3


008Dh [15:0] R/W RXDFELPM_KL_CFG2 [15:0] 0–65535 0–65535

008Eh [15:0] R/W RXDFE_VP_CFG0 [15:0] 0–65535 0–65535

008Fh [15:0] R/W RXDFE_VP_CFG1 [15:0] 0–65535 0–65535

0090h [15:0] R/W RXDFE_UT_CFG1 [15:0] 0–65535 0–65535

0091h [15:0] R/W ADAPT_CFG0 [15:0] 0–65535 0–65535

0092h [15:0] R/W ADAPT_CFG1 [15:0] 0–65535 0–65535

0093h [15:0] R/W RXCFOK_CFG0 [15:0] 0–65535 0–65535

0094h [11] R/W ES_CLK_PHASE_SEL [0] 0–1 0–1

0094h [10] R/W USE_PCS_CLK_PHASE_SEL [0] 0–1 0–1

0095h [15:0] R/W PMA_RSV1 [15:0] 0–65535 0–65535

0097h [12] R/W RX_AFE_CM_EN [0] 0–1 0–1

0097h [11] R/W RX_CAPFF_SARC_ENB [0] 0–1 0–1

0097h [10] R/W RX_EYESCAN_VS_NEG_DIR [0] 0–1 0–1

0097h [9] R/W RX_EYESCAN_VS_UT_SIGN [0] 0–1 0–1

0097h [8:2] R/W RX_EYESCAN_VS_CODE [6:0] 0–127 0–127

0097h [1:0] R/W RX_EYESCAN_VS_RANGE [1:0] 0–3 0–3

0098h [15:0] R/W RXDFE_HE_CFG1 [15:0] 0–65535 0–65535

0099h [15:11] R/W GEARBOX_MODE [4:0] 0–31 0–31

0099h [10:8] R/W TXPI_SYNFREQ_PPM [2:0] 0–7 0–7

0099h [7] R/W TXPI_PPMCLK_SEL [0]TXUSRCLK 0

TXUSRCLK2 1

0099h [6] R/W TXPI_INVSTROBE_SEL [0] 0–1 0–1

0099h [5] R/W TXPI_GRAY_SEL [0] 0–1 0–1

0099h [3] R/W TXPI_LPM [0] 0–1 0–1

0099h [2] R/W TXPI_VREFSEL [0] 0–1 0–1

009Ah [7:0] R/W TXPI_PPM_CFG [7:0] 0–255 0–255

009Bh [15] R/W RX_DFELPM_KLKH_AGC_STUP_EN [0] 0–1 0–1

009Bh [14:11] R/W RX_DFELPM_CFG0 [3:0] 0–7 0–7


DRP アドレスDRP







009Bh [10] R/W RX_DFELPM_CFG1 [0] 0–1 0–1

009Bh [9:8] R/W RX_DFE_KL_LPM_KH_CFG0 [1:0] 0–3 0–3


009Ch [12:11] R/W TXPI_CFG0 [1:0] 0–3 0–3

009Ch [10:9] R/W TXPI_CFG1 [1:0] 0–3 0–3

009Ch [8:7] R/W TXPI_CFG2 [1:0] 0–3 0–3

009Ch [6] R/W TXPI_CFG3 [0] 0–1 0–1

009Ch [5] R/W TXPI_CFG4 [0] 0–1 0–1

009Ch [4:2] R/W TXPI_CFG5 [2:0] 0–7 0–7

009Dh [15:0] R/W RXPI_CFG [15:0] 0–65535 0–65535

009Eh [15:0] R/W RXDFE_UT_CFG0 [15:0] 0–65535 0–65535

009Fh [15:0] R/W RXDFE_GC_CFG0 [15:0] 0–65535 0–65535

00A0h [15:0] R/W RXDFE_GC_CFG1 [15:0] 0–65535 0–65535

00A1h [15:0] R/W RXDFE_GC_CFG2 [15:0] 0–65535 0–65535

00A2h [15:0] R/W RXCDR_CFG0_GEN3 [15:0] 0–65535 0–65535






00A8h [15:0] R/W RXCDR_CFG5 [15:0] 0–65535 0–65535

00A9h [15:0] R/W PCIE_RXPMA_CFG [15:0] 0–65535 0–65535

00AAh [15:0] R/W PCIE_TXPCS_CFG_GEN3 [15:0] 0–65535 0–65535

00ABh [15:0] R/W PCIE_TXPMA_CFG [15:0] 0–65535 0–65535

00ACh [7:3] R/W RX_CLK_SLIP_OVRD [4:0] 0–31 0–31

00ACh [2:0] R/W PCS_RSVD1 [2:0] 0–7 0–7

00ADh [12:11] R/W PLL_SEL_MODE_GEN3 [1:0] 0–3 0–3

00ADh [10:9] R/W PLL_SEL_MODE_GEN12 [1:0] 0–3 0–3

00ADh [8] R/W RATE_SW_USE_DRP [0] 0–1 0–1

00ADh [3] R/W RXPI_LPM [0] 0–1 0–1

00ADh [2] R/W RXPI_VREFSEL [0] 0–1 0–1

00ADh [1:0] R/W RXPI_SEL_LC [1:0] 0–3 0–3

00AEh [15:0] R/W RXDFE_H3_CFG0 [15:0] 0–65535 0–65535

00AFh [15] R/W DFE_D_X_REL_POS [0] 0–1 0–1

00AFh [14] R/W DFE_VCM_COMP_EN [0] 0–1 0–1


DRP アドレスDRP







00AFh [13] R/W GM_BIAS_SELECT [0] 0–1 0–1

00AFh [10:0] R/W EVODD_PHI_CFG [10:0] 0–2047 0–2047

00B0h [15:0] R/W RXDFE_H3_CFG1 [15:0] 0–65535 0–65535

00B1h [15:0] R/W RXDFE_H4_CFG0 [15:0] 0–65535 0–65535

00B2h [15:0] R/W RXDFE_H4_CFG1 [15:0] 0–65535 0–65535

00B3h [15:0] R/W RXDFE_H5_CFG0 [15:0] 0–65535 0–65535

00B4h [15:13] R/W PROCESS_PAR [2:0] 0–7 0–7

00B4h [11:8] R/W TEMPERATURE_PAR [3:0] 0–15 0–15

00B4h [7:5] R/W TX_MODE_SEL [2:0] 0–7 0–7

00B4h [4] R/W TX_SARC_LPBK_ENB [0] 0–1 0–1

00B5h [15:0] R/W RXDFE_H5_CFG1 [15:0] 0–65535 0–65535

00B6h [15:10] R/W TX_DCD_CFG [5:0] 0–63 0–63

00B6h [9] R/W TX_DCD_EN [0] 0–1 0–1

00B6h [8] R/W TX_EML_PHI_TUNE [0] 0–1 0–1

00B6h [5:0] R/W CPLL_CFG3 [5:0] 0–63 0–63

00B7h [15:0] R/W RXDFE_H6_CFG0 [15:0] 0–65535 0–65535

00B8h [15:0] R/W RXDFE_H6_CFG1 [15:0] 0–65535 0–65535

00B9h [15:0] R/W RXDFE_H7_CFG0 [15:0] 0–65535 0–65535

00BAh [6:2] R/W DDI_REALIGN_WAIT [4:0] 0–31 0–31

00BAh [1:0] R/W DDI_CTRL [1:0] 0–3 0–3

00BBh [11:9] R/W TXGBOX_FIFO_INIT_RD_ADDR [2:0] 2–6 2–6

00BBh [8:6] R/W TX_SAMPLE_PERIOD [2:0] 0–7 0–7

00BBh [5:3] R/W RXGBOX_FIFO_INIT_RD_ADDR [2:0] 2–5 2–5

00BBh [2:0] R/W RX_SAMPLE_PERIOD [2:0] 0–7 0–7

00BCh [15:0] R/W CPLL_CFG2 [15:0] 0–65535 0–65535

00BDh [15:0] R/W RXPHSAMP_CFG [15:0] 0–65535 0–65535

00BEh [15:0] R/W RXPHSLIP_CFG [15:0] 0–65535 0–65535

00BFh [15:0] R/W RXPHBEACON_CFG [15:0] 0–65535 0–65535

00C0h [15:0] R/W RXDFE_H7_CFG1 [15:0] 0–65535 0–65535

00C1h [15:0] R/W RXDFE_H8_CFG0 [15:0] 0–65535 0–65535

00C2h [15:0] R/W RXDFE_H8_CFG1 [15:0] 0–65535 0–65535

00C3h [15:0] R/W PCIE_BUFG_DIV_CTRL [15:0] 0–65535 0–65535

00C4h [15:0] R/W PCIE_RXPCS_CFG_GEN3 [15:0] 0–65535 0–65535

00C5h [15:0] R/W RXDFE_H9_CFG0 [15:0] 0–65535 0–65535


DRP アドレスDRP







00C6h [15:0] R/W RX_PROGDIV_CFG [15:0]

0.0 32768

4.0 57744

5.0 49648

8.0 57728

10.0 57760

16.0 57730

16.5 49672

20.0 57762

32.0 57734

33.0 49800

40.0 57766

64.0 57742

66.0 50056

80.0 57743

100.0 57775

00C7h [15:0] R/W RXDFE_H9_CFG1 [15:0] 0–65535 0–65535

00C8h [15:0] R/W RXDFE_HA_CFG0 [15:0] 0–65535 0–65535

00CAh [9:0] R/W CHAN_BOND_SEQ_1_2 [9:0] 0–1023 0–1023

00CBh [15:0] R/W CPLL_CFG0 [15:0] 0–65535 0–65535

00CCh [15:0] R/W CPLL_CFG1 [15:0] 0–65535 0–65535

00CDh [15:8] R/W CPLL_INIT_CFG1 [7:0] 0–255 0–255

00CDh [7:2] R/W RX_DDI_SEL [5:0] 0–63 0–63

00CDh [1] R/W DEC_VALID_COMMA_ONLY [0]FALSE 0

TRUE 1

00CDh [0] R/W DEC_MCOMMA_DETECT [0]FALSE 0

TRUE 1

00CEh [15:0] R/W RXDFE_HA_CFG1 [15:0] 0–65535 0–65535

00CFh [15:0] R/W RXDFE_HB_CFG0 [15:0] 0–65535 0–65535

00D0h [6:4] R/W RX_DEGEN_CTRL [2:0] 0–7 0–7

00D0h [3:0] R/W RX_RESLOAD_CTRL [3:0] 0–15 0–15

00D0h [8] R/W RX_RESLOAD_OVRD [0] 0–1 0–1

00D1h [12] R/W RX_EN_CTLE_RCAL_B [0] 0–1 0–1


DRP アドレスDRP







00D1h [11:3] R/W RX_EXT_RL_CTRL [8:0]

0 0

1 1

3 3

7 7

15 15

31 31

00D1h [11:3] R/W RX_EXT_RL_CTRL [8:0]

63 63

112 112

113 113

115 115

119 119

127 127

00D1h [2] R/W RX_CTLE1_KHKL [0] 0–1 0–1

00D1h [1] R/W RX_CTLE2_KHKL [0] 0–1 0–1

00D1h [0] R/W RX_CTLE3_AGC [0] 0–1 0–1

00D3h [13] R/W LPBK_EN_RCAL_B [0] 0–1 0–1

00D3h [4:2] R/W LPBK_BIAS_CTRL [2:0] 0–7 0–7

00D3h [1] R/W RX_XMODE_SEL [0] 0–1 0–1

00D3h [0] R/W ISCAN_CK_PH_SEL2 [0] 0–1 0–1

00D4h [10:7] R/W LPBK_RG_CTRL [3:0] 0–15 0–15

00D4h [6] R/W TX_PI_SEL_QPLL1 [0] 0–1 0–1

00D4h [5] R/W TX_PI_SEL_QPLL0 [0] 0–1 0–1

00D5h [15:0] R/W CKCAL1_CFG_0 [15:0] 0–65535 0–65535

00D6h [15:0] R/W CKCAL1_CFG_1 [15:0] 0–65535 0–65535

00D7h [15:0] R/W CKCAL2_CFG_0 [15:0] 0–65535 0–65535

00D8h [15:0] R/W CKCAL2_CFG_1 [15:0] 0–65535 0–65535

00D9h [15:0] R/W CKCAL2_CFG_2 [15:0] 0–65535 0–65535

00DAh [15:0] R/W ADAPT_CFG2 [15:0] 0–65535 0–65535

00DBh [15:0] R/W RXCDR_LOCK_CFG3 [15:0] 0–65535 0–65535

00DEh [15:0] R/W TXPH_CFG2 [15:0] 0–65535 0–65535

00DFh [0] R/W AUTO_BW_SEL_BYPASS [0] 0–1 0–1

00E0h [9] R/W RXDFE_PWR_SAVING [0] 0–1 0–1

00E0h [8:6] R/W CTLE3_OCAP_EXT_CTRL [2:0] 0–7 0–7

00E0h [5] R/W CTLE3_OCAP_EXT_EN [0] 0–1 0–1

00E0h [1:0] R/W RXPI_STARTCODE [1:0] 0–3 0–3


DRP アドレスDRP







00E1h [0] R/W CAPBYPASS_FORCE [0] 0–1 0–1

00E2h [7:6] R/W TX_PREDRV_CTRL [1:0] 0–3 0–3

00E2h [5:4] R/W TX_DRVMUX_CTRL [1:0] 0–3 0–3

00E2h [3:1] R/W TX_CLKREG_SET [2:0] 0–7 0–7

00E2h [0] R/W TX_CLKREG_PDB [0] 0–1 0–1

00E7h [15:0] R/W ES_QUALIFIER5 [15:0] 0–65535 0–65535



00EAh [15:0] R/W ES_QUALIFIER8 [15:0] 0–65535 0–65535

00EBh [15:0] R/W ES_QUALIFIER9 [15:0] 0–65535 0–65535

00ECh [15:0] R/W ES_QUAL_MASK5 [15:0] 0–65535 0–65535

00EDh [15:0] R/W ES_QUAL_MASK6 [15:0] 0–65535 0–65535

00EEh [15:0] R/W ES_QUAL_MASK7 [15:0] 0–65535 0–65535

00EFh [15:0] R/W ES_QUAL_MASK8 [15:0] 0–65535 0–65535

00F0h [15:0] R/W ES_QUAL_MASK9 [15:0] 0–65535 0–65535

00F1h [15:0] R/W ES_SDATA_MASK5 [15:0] 0–65535 0–65535





00F7h [15:0] R/W CKCAL1_CFG_3 [15:0] 0–65535 0–65535

00F8h [15:0] R/W CKCAL2_CFG_3 [15:0] 0–65535 0–65535

00F9h [15:0] R/W CKCAL2_CFG_4 [15:0] 0–65535 0–65535

00FAh [0] R/W RX_VREG_PDB [0] 0–1 0–1

00FAh [5] R/W RX_DIV2_MODE_B [0] 0–1 0–1

00FAh [4] R/W RXPI_AUTO_BW_SEL_BYPASS [0] 0–1 0–1

00FAh [3:1] R/W RX_VREG_CTRL [2:0] 0–7 0–7

00FAh [0] R/W RX_VREG_PDB [0] 0–1 0–1

00FBh [9:6] R/W LPBK_EXT_RCAL [3:0] 0–15 0–15

00FBh [5:4] R/W PREIQ_FREQ_BST [1:0] 0–3 0–3

00FBh [3] R/W TX_FIFO_BYP_EN [0] 0–1 0–1

00FBh [2:1] R/W TX_PI_BIASSET [1:0] 0–3 0–3

00FBh [0] R/W TX_PI_DIV2_MODE_B [0] 0–1 0–1

00FCh [15:0] R/W TX_PHICAL_CFG0 [15:0] 0–65535 0–65535

00FDh [15:0] R/W TX_PHICAL_CFG1 [15:0] 0–65535 0–65535


DRP アドレスDRP







00FEh [15:0] R/W TX_PHICAL_CFG2 [15:0] 0–65535 0–65535

00FFh [15:0] R/W TX_PI_CFG0 [15:0] 0–65535 0–65535

0100h [15:0] R/W TX_PI_CFG1 [15:0] 0–65535 0–65535

0101h [15:0] R/W PMA_RSV0 [15:0] 0–65535 0–65535

0102h [15:0] R/W RXPI_RSV0 [15:0] 0–65535 0–65535

0103h [15:0] R/W RX_PROGDIV_RATE [15:0] 0–65535 0–65535

0104h [15:0] R/W TXPI_RSV0 [15:0] 0–65535 0–65535

0105h [15:0] R/W TX_PROGDIV_RATE [15:0] 0–65535 0–65535

0106h [15:0] R/W LOOP0_CFG [15:0] 0–65535 0–65535

0107h [15:0] R/W LOOP1_CFG [15:0] 0–65535 0–65535

0108h [15:0] R/W LOOP2_CFG [15:0] 0–65535 0–65535

0109h [15:0] R/W LOOP3_CFG [15:0] 0–65535 0–65535

010Ah [15:0] R/W LOOP4_CFG [15:0] 0–65535 0–65535

010Bh [15:0] R/W LOOP5_CFG [15:0] 0–65535 0–65535

010Ch [15:0] R/W LOOP6_CFG [15:0] 0–65535 0–65535

010Dh [15:0] R/W LOOP7_CFG [15:0] 0–65535 0–65535

010Eh [15:0] R/W LOOP8_CFG [15:0] 0–65535 0–65535

010Fh [15:0] R/W LOOP9_CFG [15:0] 0–65535 0–65535

0110h [15:0] R/W LOOP10_CFG [15:0] 0–65535 0–65535

0111h [15:0] R/W LOOP11_CFG [15:0] 0–65535 0–65535

0112h [15:0] R/W LOOP12_CFG [15:0] 0–65535 0–65535

0113h [15:0] R/W LOOP13_CFG [15:0] 0–65535 0–65535

0114h [15:0] R/W CKCAL_RSVD0 [15:0] 0–65535 0–65535

0115h [15:0] R/W CKCAL_RSVD1 [15:0] 0–65535 0–65535

0116h [15:0] R/W CH_HSPMUX [15:0] 0–65535 0–65535

0250h [6:0] R COMMA_ALIGN_LATENCY [6:0] 0–127 0–127

0251h [15:0] R es_error_count [15:0] 0–65535 0–65535

0252h [15:0] R es_sample_count [15:0] 0–65535 0–65535

0253h [3:0] R es_control_status [3:0] 0–15 0–15

0254h [15:0] R es_rdata_byte4 [79:64] 0–65535 0–65535

0255h [15:0] R es_rdata_byte3 [63:48] 0–65535 0–65535

0256h [15:0] R es_rdata_byte2 [47:32] 0–65535 0–65535

0257h [15:0] R es_rdata_byte1 [31:16] 0–65535 0–65535

0258h [15:0] R es_rdata_byte0 [15:0] 0–65535 0–65535

0259h [15:0] R es_sdata_byte4 [79:64] 0–65535 0–65535


DRP アドレスDRP







025Ah [15:0] R es_sdata_byte3 [63:48] 0–65535 0–65535

025Bh [15:0] R es_sdata_byte2 [47:32] 0–65535 0–65535

025Ch [15:0] R es_sdata_byte1 [31:16] 0–65535 0–65535

025Dh [15:0] R es_sdata_byte0 [15:0] 0–65535 0–65535

025Eh [15:0] R RX_PRBS_ERR_CNT [15:0] 0–65535 0–65535

025Fh [15:0] R RX_PRBS_ERR_CNT [31:16] 0–65535 0–65535

0263h [15:0] R TXGBOX_FIFO_LATENCY [15:0] 0–65535 0–65535

0269h [15:0] R RXGBOX_FIFO_LATENCY [15:0] 0–65535 0–65535

0283h [15:0] R es_sdata_byte5 [95:80] 0–65535 0–65535

0284h [15:0] R es_sdata_byte6 [111:96] 0–65535 0–65535

0285h [15:0] R es_sdata_byte7 [127:112] 0–65535 0–65535

0286h [15:0] R es_sdata_byte8 [143:128] 0–65535 0–65535

0287h [15:0] R es_sdata_byte9 [159:144] 0–65535 0–65535

0288h [15:0] R es_rdata_byte5 [95:80] 0–65535 0–65535

0289h [15:0] R es_rdata_byte6 [111:96] 0–65535 0–65535

028Ah [15:0] R es_rdata_byte7 [127:112] 0–65535 0–65535

028Bh [15:0] R es_rdata_byte8 [143:128] 0–65535 0–65535

028Ch [15:0] R es_rdata_byte9 [159:144] 0–65535 0–65535


DRP アドレスDRP






付録 C

UltraScale+ FPGA の GTY トランシーバーの DRP アドレスマップ

GTYE4_COMMON プリミティブの DRP アドレスマップ

表 C-1 に、 GTYE4_COMMON プリミティブの DRP マップをアドレス順に並べて示します。

注記: 予約済みビットは変更しないでください。明記されていない属性は、 UltraScale FPGAs Transceivers Wizard に

よって自動的に設定されます。これらの属性は、異なる値を明示的に要求する場合を除いてデフォルトのままとし

ます。

表 C-1: GTYE4_COMMON プリミティブの DRP マップ



エンコード

0008h [15:0] R/W QPLL0_CFG0 [15:0] 0–65535 0–65535

0009h [15:0] R/W COMMON_CFG0 [15:0] 0–65535 0–65535

000Bh [15:0] R/W RSVD_ATTR0 [15:0] 0–65535 0–65535

000Dh [15:0] R/W PPF0_CFG [15:0] 0–65535 0–65535

000Eh [0] R/W QPLL0CLKOUT_RATE [0] HALF 0

000Eh [0] R/W QPLL0CLKOUT_RATE [0] FULL 1

0010h [15:0] R/W QPLL0_CFG1 [15:0] 0–65535 0–65535

0011h [15:0] R/W QPLL0_CFG2 [15:0] 0–65535 0–65535

0012h [15:0] R/W QPLL0_LOCK_CFG [15:0] 0–65535 0–65535

0013h [15:0] R/W QPLL0_INIT_CFG0 [15:0] 0–65535 0–65535

0014h [15:8] R/W QPLL0_INIT_CFG1 [7:0] 0–255 0–255




付録 C: UltraScale+ FPGA の GTY トランシーバーの DRP アドレスマップ

0014h [7:0] R/W QPLL0_FBDIV [7:0]

16 14

17 15

18 16

19 17

20 18

21 19

22 20

23 21

24 22

表 C-1: GTYE4_COMMON プリミティブの DRP マップ (続き)



エンコード





0014h [7:0] R/W QPLL0_FBDIV [7:0]

25 23

26 24

27 25

28 26

29 27

30 28

31 29

32 30

33 31

34 32

35 33

36 34

37 35

38 36

39 37

40 38

41 39

42 40

43 41

44 42

45 43

46 44

47 45

48 46

49 47

50 48

51 49

52 50

53 51

54 52

55 53

56 54

57 55

58 56




エンコード





0014h [7:0] R/W QPLL0_FBDIV [7:0]

59 57

60 58

61 59

62 60

63 61

64 62

65 63

66 64

67 65

68 66

69 67

70 68

71 69

72 70

73 71

74 72

75 73

76 74

77 75

78 76

79 77

80 78

81 79

82 80

83 81

84 82

85 83

86 84

87 85

88 86

89 87

90 88

91 89

92 90




エンコード





0014h [7:0] R/W QPLL0_FBDIV [7:0]

93 91

94 92

95 93

96 94

97 95

98 96

99 97

100 98

101 99

102 100

103 101

104 102

105 103

106 104

107 105

108 106

109 107

110 108

111 109

112 110

113 111

114 112

115 113

116 114

117 115

118 116

119 117

120 118

121 119

122 120

123 121

124 122

125 123

126 124




エンコード





0014h [7:0] R/W QPLL0_FBDIV [7:0]

127 125

128 126

129 127

130 128

131 129

132 130

133 131

134 132

135 133

136 134

137 135

138 136

139 137

140 138

141 139

142 140

143 141

144 142

145 143

146 144

147 145

148 146

149 147

150 148

151 149

152 150

153 151

154 152

155 153

156 154

157 155

158 156

159 157

160 158




エンコード





0015h [15:0] R/W QPLL0_CFG3 [15:0] 0–65535 0–65535

0016h [9:0] R/W QPLL0_CP [9:0] 0–1023 0–1023


2 0

3 1

4 2

5 3

6 5

8 6

10 7

12 13

16 14

20 15

1 16


0018h [0] R/W QPLL0_IPS_EN [0] 0–1 0–1

0019h [9:0] R/W QPLL0_LPF [9:0] 0–1023 0–1023

001Ah [15:0] R/W QPLL0_CFG1_G3 [15:0] 0–65535 0–65535

001Bh [15:0] R/W QPLL0_CFG2_G3 [15:0] 0–65535 0–65535

001Ch [9:0] R/W QPLL0_LPF_G3 [9:0] 0–1023 0–1023


001Eh [15:0] R/W RSVD_ATTR0 [15:0] 0–65535 0–65535

001Fh [15:8] R/W QPLL0_FBDIV_G3 [7:0]

16 14

17 15

18 16

19 17

20 18

21 19




エンコード





001Fh [15:8] R/W QPLL0_FBDIV_G3 [7:0]

22 20

23 21

24 22

25 23

26 24

27 25

28 26

29 27

30 28

31 29

32 30

33 31

34 32

35 33

36 34

37 35

38 36

39 37

40 38

41 39

42 40

43 41

44 42

45 43

46 44

47 45

48 46

49 47

50 48

51 49

52 50

53 51

54 52

55 53




エンコード





001Fh [15:8] R/W QPLL0_FBDIV_G3 [7:0]

56 54

57 55

58 56

59 57

60 58

61 59

62 60

63 61

64 62

65 63

66 64

67 65

68 66

69 67

70 68

71 69

72 70

73 71

74 72

75 73

76 74

77 75

78 76

79 77

80 78

81 79

82 80

83 81

84 82

85 83

86 84

87 85

88 86

89 87




エンコード





001Fh [15:8] R/W QPLL0_FBDIV_G3 [7:0]

90 88

91 89

92 90

93 91

94 92

95 93

96 94

97 95

98 96

99 97

100 98

101 99

102 100

103 101

104 102

105 103

106 104

107 105

108 106

109 107

110 108

111 109

112 110

113 111

114 112

115 113

116 114

117 115

118 116

119 117

120 118

121 119

122 120

123 121




エンコード





001Fh [15:8] R/W QPLL0_FBDIV_G3 [7:0]

124 122

125 123

126 124

127 125

128 126

129 127

130 128

131 129

132 130

133 131

134 132

135 133

136 134

137 135

138 136

139 137

140 138

141 139

142 140

143 141

144 142

145 143

146 144

147 145

148 146

149 147

150 148

151 149

152 150

153 151

154 152

155 153

156 154

157 155




エンコード





001Fh [15:8] R/W QPLL0_FBDIV_G3 [7:0]

158 156

159 157

160 158

001Fh [3] R/W QPLL0_RATE_SW_USE_DRP [0] 0–1 0–1

001Fh [2] R/W QPLL0_PCIE_EN [0] 0–1 0–1


0020h [15:0] R/W QPLL0_SDM_CFG0 [15:0] 0–65535 0–65535

0021h [15:0] R/W QPLL0_SDM_CFG1 [15:0] 0–65535 0–65535

0022h [15:0] R/W SDM0INITSEED0_0 [15:0] 0–65535 0–65535

0023h [8:0] R/W SDM0INITSEED0_1 [8:0] 0–511 0–511

0024h [15:0] R/W QPLL0_SDM_CFG2 [15:0] 0–65535 0–65535

0025h [9:0] R/W QPLL0_CP_G3 [9:0] 0–1023 0–1023

002Dh [15:0] R/W RSVD_ATTR1 [15:0] 0–65535 0–65535

0030h [15:0] R/W QPLL0_CFG4 [15:0] 0–65535 0–65535

0048h [15:0] R/W UB_CFG0 [15:0] 0–65535 0–65535

004Ch [15:0] R/W UB_CFG1 [15:0] 0–65535 0–65535

0050h [15:0] R/W UB_CFG2 [15:0] 0–65535 0–65535

0054h [15:0] R/W UB_CFG3 [15:0] 0–65535 0–65535

0058h [15:0] R/W UB_CFG4 [15:0] 0–65535 0–65535

005Ch [15:0] R/W UB_CFG5 [15:0] 0–65535 0–65535

005Fh [15:0] R/W UB_CFG6 [15:0] 0–65535 0–65535

0081h [15:0] R/W BIAS_CFG0 [15:0] 0–65535 0–65535

0082h [15:0] R/W BIAS_CFG1 [15:0] 0–65535 0–65535

0083h [15:0] R/W BIAS_CFG2 [15:0] 0–65535 0–65535

0084h [15:0] R/W BIAS_CFG3 [15:0] 0–65535 0–65535

0086h [15:0] R/W BIAS_CFG4 [15:0] 0–65535 0–65535

0088h [15:0] R/W QPLL1_CFG0 [15:0] 0–65535 0–65535

0089h [15:0] R/W COMMON_CFG1 [15:0] 0–65535 0–65535

008Bh [15:0] R/W POR_CFG [15:0] 0–65535 0–65535

008Dh [15:0] R/W PPF1_CFG [15:0] 0–65535 0–65535

008Eh [0] R/W QPLL1CLKOUT_RATE [0]HALF 0

FULL 1

008Fh [15:0] R/W BIAS_CFG_RSVD [15:0] 0–65535 0–65535

0090h [15:0] R/W QPLL1_CFG1 [15:0] 0–65535 0–65535




エンコード





0091h [15:0] R/W QPLL1_CFG2 [15:0] 0–65535 0–65535

0092h [15:0] R/W QPLL1_LOCK_CFG [15:0] 0–65535 0–65535

0093h [15:0] R/W QPLL1_INIT_CFG0 [15:0] 0–65535 0–65535

0094h [15:8] R/W QPLL1_INIT_CFG1 [7:0] 0–255 0–255

0094h [7:0] R/W QPLL1_FBDIV [7:0]

16 14

17 15

18 16

19 17

20 18

21 19

22 20




エンコード


