"Thu Vien Sach Co Khi" – Bài giảng điện tử số trong cơ khí

Bài giảng điện tử số

Ths. Phạm Đức AnBộ môn GCVL & DCCN – ViệnCK – ĐHBK Hà Nội

Chương 1 Các khái niệm cơ bản“Digital Concept”

• 1-1 Các đại lượng (quantities) số và tương tự• 1-2 Số nhị phân, mức logic, dạng sóng số• 1-3 Các toán tử logic cơ bản• 1-4 Tổng quan về các hàm logic• 1-5 Các mạch tích hợp có chức năng xác định

(Fixed – Function IC)• 1-6 Giới thiệu về Logic lập trình được

(Programmable Logic)• 1-7 Dụng cụ đo lường và kiểm tra

Mục đích• Giải thích sự khác biệt giữa các đại lượng tương tự và

số• Mô tả cách sử dụng mức điện áp để biểu diễn các đại

lượng tương tự và số• Mô tả các tham số của dạng sóng xung “pulse

waveform” như thời gian lên mức cao ‘rise time”, thờigian xuống mức thấp “fall time”, độ rộng xung ‘pulse width”, tần số “frequency”, chu trình “period”, và chu kỳhoạt động “ duty cycle”

• Giải thích các toán tử logic cơ bản: And, Or, Not• Mô tả các chức năng logic của các bộ đếm – Counter,

bộ cộng – Adder, bộ so sánh – Comparator - , bộ chuyểnđổi – Code Converter, bộ mã hóa – Encoder, bộ giải mã– Decoder, bộ dồn kênh – Multiplexer, và bộ tách kênh –De Multiplexer

Mục đích (tiếp)• Xác định các mạch tích hợp có chức năng xácđịnh theo độ phức tạp của nó và theo kiểu đónggói của mạch

• Xác định số chân trên các bộ IC• Mô tả logic lập trình được, bàn luận về một số

loại logic lập trình được và mô tả cách PLDsđược lập trình

• Nhận dạng các loại dụng cụ và hiểu cách chúngđược sử dụng để đo và hệ thống và mạch dùngđể gỡ rối

• Mô tả một hệ thống số hoàn chỉnh được thiết lậpbằng cách tổ hợp nhiều hàm cơ bản trong mộtứng dụng thực tế

Các thuật ngữ

1-1 Các đại lượng số và tương tự

• Nội dung– Định nghĩa tương tự và số– Sự khác nhau giữa các đại lượng tương tự và

số– Mô tả những ưu điểm của số so với tương tự– Các ví dụ về sử dụng các đại lượng số và

tưong tự trong điện tử nói chung


• Tương tự: là đại lượng liên tục• Số: là tập các đại lượng rời rạc


• Ưu điểm– Tín hiệu số dễ xử lý và dễ truyền đi hơn và cóđộ tin cậy cao hơn so với tương tự, ít bị ảnhhưởng bởi nhiễu bên ngoài

– Dữ liệu lưu trữ dạng số dễ đọc lại với độchính xcác cao hơn và rõ ràng hơn


Hệ thống loa dạng tương tự


Hệ thống loa dạng số

Tóm lược 1-1

• Định nghĩa Tương tự• Định nghĩa Số• Giải thích sự khác nhau giưa tương tự và

số• Ví dụ về hệ thống tương tự và số

1-2 Số nhị phân, mức logic, dạngsóng số.• Nội dung

– Định nghĩa số nhị phân– Định nghĩa bit– Đặt tên các bit trong hệ thống số– Giải thích cách sử dụng mức điện áp để mô tả các bit– Mô tả các đặc tính chung của một xung– Xác định các đại lượng như biên độ, tần số, chu trình,

chu kỳ của dạng sóng số– Giải thích biểu đồ thời gian và mô tả mục đích của nó– Giải thích các truyền dữ liệu nối tiếp và song song

cùng với những ưu điểm và nhược điểm của chúng.

Số nhị phân

• Các số trong hệ nhị phân được gọi là bit• HIGH = 1 và LOW = 0 (mức điện áp)• Nếu HIGH = 0 và LOW = 1 gọi là logic đảo• Tổ hợp của các bit tạo thành các mã dùng để

mô tả các chữ số, các ký tự các mã lệnh hay các thông tin khác cho các ứng dụng.

Mức logic

• Điện áp dùng để mô tả trạng thái 0 và 1 gọi là mức logic

• Ví dụ– CMOS VH = 2V – 3V– CMOS VL= 0 – 0.8V

Dạng sóng số

• Mô tả các mức logic HIGH và LOW, và môtả quá trình chuyển đổi giữa hai trạng tháinày.

Lý tưởng

Dạng sóng số (tiếp)

• Thực tế

Ý nghĩa các đại lượng• Overshoot: Độ vượt quá biên độ• Ringing: Độ dao động quanh biên độ• Droop: Độ trôi – do điện dung rò và điện trở tạo lên

mạch dao động RC với hằng số thời gian thấp• Rise time (tr) thời gian nhảy lên mức cao (đo từ 10% đến

90% biên độ)• Fall time (tf) thời gian nhảy xuống mức thấp (đo từ 90% đến 10% biên độ)

• Amplitude: Biên độ - độ cao của đường mức• Độ rộng xung (tw) chỉ độ dài về mặt thời gian của xung

và được bằng khoảng thời gian giữa các điểm 50% củasườn lên với sườn xuống

Đo rò ảnh hưởngcủa rò điện cảm vàđiện dung

Đặc tính của dạng sóng số

Dạng sóng số thường là một chuỗi các xung(pulse trains) gồm 2 loại

• Có chu kỳ (period) T, f (Hz)• Không có chu kỳ (nonperiod)

Ví dụ• Xác định các đại lượng sau của dạng sóng có chu kỳa)Chu kỳ b) Tần số c) Chu kỳ hoạt động

• Một dạng sóng số có chu kỳ có độ rộng xung là0.025ms và chu kỳ là 0.15ms. Tính tần số và chu kỳhoạt động của nó

Thông tin về số nhị phân trên dạngsóng số• Hệ thống số sử dụng thông tin dạng nhị phân

biểu diễn dưới dạng sóng số (một dạng chuỗicác bit) HIGH = 1, LOW = 0, bit time: thời giantồn tại của 1 bit.

• Đồng hồ (clock): Trong các hệ thống số, tất cảcác dạng sóng đều được đồng bộ với một sóngthời gian cơ bản gọi là đồng hồ (clock). Đồng hồlà một dạng xung có chu kỳ với thời gian giữamỗi xung bằng với thời gian của 1 bit.

Thông tin về số nhị phân trên dạngsóng số

• Xung đồng hồ không mang thông tin

Thông tin về số nhị phân trên dạngsóng số• Lược đồ thời gian (timing diagram)

– Mô tả mối quan hệ giữa các dạng sóng số và cho biếtcách sự tác động của các dạng sóng số này đến sựthay đổi trạng thái của dạng sóng số khác

Thông tin về số nhị phân trên dạngsóng số• Truyền dữ liệu: nối tiếp (serial), song song

paralell)

8 bit cần thời gianlà 8 T, 1 line

8 bit cần thờigian là T, 8 line

Tóm lược 1-2

• Định nghĩa số nhị phân• Bit?• Các đại lượng của dạng sóng số, cách đo

chúng• Chu kỳ và tần số của dạng sóng số• Xung đồng hồ• Truyền thống nối tiếp và song song.

1-3 Các toán tử logic cơ bản

Tóm lược 1-3

• OR?• AND?• NOT?• Cổng logic (gate) ?• Bộ đảo?

1-4 Tổng quan các hàm logic cơ bản

• So sánh• Phép toán số học• Chuyển mã• Mã hóa• Giải mã• Lựa chọn• Lưu trữ• Đếm

Nội dung• Xác định 9 hàm logic cơ bản• Mô tả bộ so sánh cơ bản• Liệt kê 4 hàm số học• Mô tả một bộ cộng cơ bản• Mô tả một bộ mã hóa cơ bản• Mô tả một bộ giải mã cơ bản• Mô tả bộ dồn kênh và phân kênh• Cách lưu trữ dữ liệu• Mô tả chức năng của một bộ đếm cơ bản.

Hàm so sánh

• Gồm 2 đầu vào và 3 đầu ra

Phép toán số học• Phép cộng: 3 đầu vào 2 đầu ra (1 kết quả và 1 cờ tràn)• Phép trừ: 3 đầu vào ( 2 số và 1 giá trị mượn) và 2 đầu ra• Phép nhân: 2 đầu vào và một đầu ra• Phép chia: Chuỗn các phép trừ, so sánh và phép dịch.

Với 2 đầu vào và 2 đầu ra

Hàm chuyển mã

• Mã Gray – mã BCD• Mã nhị phân – Mã BCD

Hàm mã hóa

Hàm giải mã

Hàm lựa chọn dữ liệu

• Phân kênh và dồn kênh

Lưu trữ dữ liệu

• Lưu trữ dữ liệu tạm thời hoặc lâu dài• Một số loại lưu trữ dữ liệu

– Flip-flops– Thanh ghi (registers)– Bộ nhớ bán dẫn (semiconductor memories)– Đĩa từ (magnetic disks)– Đĩa quang (Optical disks)– Băng từ (magnetic tape)

Flip-Flops và Register

• Flip – Flops (FF)– Có hai trạng thái 1 hoặc 0

• Registers (Shift Registers) – Bao gồmnhiều FF– Serial– Paralell

Bộ nhớ bán dẫn và bộ nhớ từ

• Bộ nhớ bán dẫn dùng để lưu trữ một sốlượng bit lớn– ROM – bộ nhớ chỉ đọc– RAM – Bộ nhớ lưu dữ liệu tạm thời

• Bộ nhớ từ– Lưu trữ một lượng lớn dữ liệu dạng nhị phân– Đĩa mềm, đĩa cứng, đĩa quang (Sử dụng tia

laze để đọc và ghi dữ liệu) – Backup dữ liệu.

HÀM ĐẾM

• Là hàm quan trọng trong hệ thống số• Sử dụng để đếm các sự kiện xảy ra do sự

thay đổi mức của các xung.• Cần có bộ nhớ trong quá trình đếm -> FF

Tóm lược 1-4

• Bộ so sánh làm việc như thế nào• 4 phép toán số học hoạt động như thế nào• Mô tả quá trình mã hóa• Mô tả quá trình giải mã• Giải thích ý nghĩa của dồn kênh và phân

kênh• Các loại bộ nhớ• Bộ đếm là gì

1-5 Mạch IC tích hợp

• Thực hiện những chức năng xác định• Được sử dụng rộng rãi nhờ

– Kích thước nhỏ– Độ tin cậy cao– Giá thành rẻ– Tiêu thụ điện năng thấp

Nội dung

• Nhận dạng sự khác biệt giữa các mạch in (PC) và mạch dán.

• Nhận biết vỏ hàng hai chân (DIP)• Nhận biết mạch tích hợp nhỏ• Nhận biết giá mang chip không chân bằng chất

dẻo (PLCC)• Nhận biết giá mang chip không chân bằng gốm• Xác định số chân trên các loại IC khác nhau• Giải thích sự phân loại phức tạp của các loại IC

Mạch in và mạch dán

• a) Linh kiện dùng mạch in (DIP)• b) Linh kiện dùng mạch dán (SOIC)

Một số linh kiện dùng cho mạch dán

Đánh số chân

16 pin 20 pin

Phân loại IC theo độ phức tạp• SSI (Small-scale integration): có ít hơn 10 mạch

cổng logic trên một chip đơn, có bao gồm cả cáccổng cơ bản, và flip-flops

• MSI (Medium-scale Integration): có 10 – 100 mạch cổng trên một chip. Bao gồm các hàmlogic như mã hóa, giải mã, bộ đếm, thanh ghi, bộ dồn kênh, mạch số học, bộ nhớ nhỏ và cácmạch khác.

• LSI (Large – scale Integration) 100 – 10,000 cổng trên một chíp bao gồm cả bộ nhớ

• VLSI (Very large – scale integration) từ 10,000 –100,000 cổng trên một chip

• ULSI (Ultra large-scale integrtion) các bộ nhớ rấtlớn, các bộ xử lý lớn hơn, lớn hơn100,000 cổng

Phân loại theo công nghệ

• TTL (bipolar junction transistors): SSI, MSI• CMOS (MOSFET transistors): SSI, MSI,

LSI, VLSI, ULSI. (yêu cầu không gian nhỏvà tiêu thụ ít điện năng)

• BiCMOS• Chú ý: Công nghệ CMOS nhạy cảm với

các điện tích tĩnh và có thể bị hư hỏng do tĩnh điện tích gây ra nếu không được sửdụng hợp lý.

Một số chú ý khi sử dụng côngnghệ cmos• Thiết bị CMOS phải được vận chuyển và

cất trong xốp dẫn điện• Tất cả các thiết bị và bàn kim loại sử dụng

khi kiểm tra phải được nối đất• Không được nhấc linh kiện dạng CMOS ra

khỏi mạch khi mạch vẫn được cấp điện• Không được nối nguồn xoay chiều hay tín

hiệu điện áp tới thiết bị CMOS khi nguồnmột chiều cung cấp bị tắt

Giới thiệu về mạch logic lập trình được

• Mô tả các kiểu mạch logic lập trình được• Các phương pháp lập trình• Các ngôn ngữ lập trình• Tiến trình thiết kế mạch logic lâp trìnhđược

Các thiết bị logic lập trình được

Programable logic devices

Field Programable gate array

Simple Programablelogic devices

Complex Programablelogic devices

SPLA PAL

GAL

CPLA

SPLA SPLA SPLA

Logic Array Block

ProgramableInterconection Array

FPGA

(Phức tạp) Hạt lớn

(Đơn giản) Hạt mịn

Programing process

Sơ đồ khối quá trình lập trìnhĐưa mạch thiết kế dạng mạch, biểu đồ trạng thái, đồ họa vàoứng dụng.

Ngôn ngữ dạng text: VHDL, Verilog, AHDL, ABEL.

Dạng đồ họa: kết nối các hạmlogic

Dạng biểu đồ trạng thái: Cáctrạng thái và điều kiện để cáctrạng thái thay đổi

Netlist

Bit stream

Fitting hoặc place and route

1-7 Kiểm tra và các thiết bị đo

• Đây là quá trình tìm ra các lỗi trong quácác mạch và trong cả hệ thống và sửchữa nó.

• Nội dung– Phân biệt các oscillo số và tương tự– Cách điều khiển osillo cơ bản– Xác định tần số, biên độ, chu kỳ làm việc của

một sóng dạng xung bằng oscillo– Bộ phân tích logic và những định dạng chung– Mục đích của bộ tạo sóng…

Osilloscopes

Analog

Digital

Điều khiển Osilloscope

Bộ phân tích logic

Các thiết bị khác

• Bộ tạo sóng

• Bộ chỉnh lưu nguồn 1 chiều

• Máy đo số

Ứng dụng của hệ thống số vào qui trình đóng chai

Thông tin

• Tên: Phạm Đức An• GCVL& DCCN – 226 – C1.• 0985813097• Email: [email protected]• Gui vao email: [email protected]

© 2009 Pearson Education, Upper Saddle River, NJ 07458. All Rights ReservedFloyd, Digital Fundamentals, 10th ed

BÀI GIẢNG ĐIỆN TỬ SỐ

Ứng dụng trong cơ khí

Chương 2 Hệ thống số, cáctoán tử và các dạng mã hóa

© 2008 Pearson Education


TTTóóómmm lưlưlượợợccc

Số thập phân

Số thập phân được biểu diễn dưới dạng các tổng của tích cácsố và trọng số của chúng . Ví dụ số 9240 được biểu diễndưới dạng.

(9 x 103) + (2 x 102) + (4 x 101) + (0 x 100)Hoặc là

9 x 1,000 + 2 x 100 + 4 x 10 + 0 x 1

Biểu diễn số 480.52 dưới dạng tổng các số

480.52 = (4 x 102) + (8 x 101) + (0 x 100) + (5 x 10-1) +(2 x 10-2)


TTTóóómmm lưlưlượợợccc

Số nhị phân

Hệ thống số sử dụng các số nhị phân. Số nhị phân sử dụng 2 cơ số là 1 và 0.

Trọng số của số nhị phân là số mũ của 2 được tính từtrái sang với số đầu tiên có trọng số là 20

…25 24 23 22 21 20.

Phân số được biểu diễn với trọng số là số mũ âm củahai giảm từ phải sang trái.

22 21 20. 2-1 2-2 2-3 2-4 …


SummarySummarySummary Decimal Number

Binary Number

0 0 0 0 01 0 0 0 12 0 0 1 03 0 0 1 14 0 1 0 05 0 1 0 16 0 1 1 07 0 1 1 18 1 0 0 09 1 0 0 110 1 0 1 011 1 0 1 112 1 1 0 013 1 1 0 114 1 1 1 015 1 1 1 1

Số nhị phân

Bàng nhị phân tính từ 0 -15

Counter Decoder1 0 1 0 1 0 1 00 1

0 1 1 0 0 1 1 00 0

0 0 0 1 1 1 1 00 0

0 0 0 0 0 0 0 10 1


SummarySummarySummary

Chuyển mã nhị phân sang thập phân

Chuyển số nhị phân 100101.01 sang thập phân

25 24 23 22 21 20. 2-1 2-2

32 16 8 4 2 1 . ½ ¼1 0 0 1 0 1. 0 1

32 +4 +1 +¼ = 37¼



Chuyển mã thập phân sang nhị phân

Chuyển số 49 sang số nhị phân

26 25 24 23 22 21 20.64 32 16 8 4 2 1. 0 1 1 0 0 0 1.



Chuyến phân số thập phân sang mã nhị phân

Có thể chuyển phân số thập phân sang dạng nhị phân bằngviệc nhân liên tiếp phân số với 2 và kết quả lấy từ cờ nhớ.

Chuyển số 0.188 sang số nhị phân.

0.188 x 2 = 0.376 carry = 0 MSB

0.376 x 2 = 0.752 carry = 00.752 x 2 = 1.504 carry = 10.504 x 2 = 1.008 carry = 10.008 x 2 = 0.016 carry = 0

Answer = .00110 (Chỉ lấy đến 5 chữ số có nghĩa)



Chuyển mã thập phân sang nhị phân

Chia liên tiếp số thập phân cho hai và lấy số dư từ các kếtquả từ trái sang phải

Chuyển số 49 sang mã nhị phân.

10011 049 2

Số thập phân Số chia

24Số dư

Thương số

126310Tiếp tục đến khithương số là 0

Answer:



Cộng nhị phân

Qui tắc cộng nhị phân0 + 0 = 0 Sum = 0, carry = 00 + 1 = 0 Sum = 1, carry = 01 + 0 = 0 Sum = 1, carry = 01 + 1 = 10 Sum = 0, carry = 1

Cộng thêm cờ nhớ

1 + 0 + 0 = 01 Sum = 1, carry = 01 + 0 + 1 = 10 Sum = 0, carry = 11 + 1 + 0 = 10 Sum = 0, carry = 11 + 1 + 1 = 11 Sum = 1, carry = 1



Cộng nhị phân

Cộng 2 số 00111 và 10101

00111 710101 21

1110

00111 = 28



Trừ nhị phân

Luật trừ nhị phân như sau:0 − 0 = 0 1 − 1 = 0 1 − 0 = 1

10 − 1 = 1 mượn thêm 1

10101 trừ 00111.

00111 710101 21/

1/1

/1

01110 14=



Số bù 1 (1’s complement)

Thực hiện bằng cách đổi các số 1- 0 và 0 – 1.

Ví dụ số bù 1 của 11001010 là00110101

Trong mạch số thì số bù 1 được biểu diễn dưới dạng mạchđảo 1 1 0 0 1 0 1 0

0 0 1 1 0 1 0 1



Số bù 2 (2’s Complement)

Được xác định bằng việc thêm 1 vào số LSB của số bù 1

Số bù 1 của 11001010 là00110101 (1’s complement)

Tìm số bù 2 bằng cách cộng thêm 1 +100110110 (2’s complement)

Adder

Input bits

Output bits (sum)

Carryin (add 1)

1 1 0 0 1 0 1 0

0 0 1 1 0 1 0 1

1

0 0 1 1 0 1 1 0



Số có dấu

Có nhiều cách để biểu diễn một số nhị phân có dấu. Thườngthì sẽ sử dụng số MSB là số xác định dấu. Nếu MSB = 1 thìsẽ là số âm “-”, nếu MSB = 0 thì là số dương “+”

Máy tính sử dụng số bù hai đối cho số có dấu, với sốdương thì bit dấu = 0 và số âm thì bit dấu = 1 (bit MSB)

Ví dụ số +58 biểu diễn dưới dạng số dương 8 bit như sau: 00111010 (dạng chuẩn).

bit dấu các bits giá trị



Số có dấu

−58 = 11000110 (Số bù) Bit dấu Các bit giá trị

An easy way to read a signed number that uses this notation is to assign the sign bit a column weight of −128 (for an 8-bit number). Then add the column weights for the 1’s.

Số âm −58 được biểu diễn dưới dạng

Assuming that the sign bit = −128, show that 11000110 = −58 as a 2’s complement signed number:

1 1 0 0 0 1 1 0Column weights: −128 64 32 16 8 4 2 1.

−128 +64 +4 +2 = −58



Số dấu phẩy động

Ví dụ biểu diễn tốc độ ánh sáng bởi số dấu phẩy động(c = 0.2998 x 109)

Ký hiệu dấu phẩy động “.” sử dụng để mô tả các số cựclớn hoặc rất nhỏ một cách chính xác theo định dạngkhoa học. Ví dụ cho số 32 bit như sau:

S E (8 bits) F (23 bits)

bit dấu Giá trị bỏ qua MSBBiểu diễn số mũ (+127)

Dạng toán học c = 1.0001 1101 1110 1001 0101 1100 0000 x 228.

0 10011011 0001 1101 1110 1001 0101 110

Dạng nhị phânc = 0001 0001 1101 1110 1001 0101 1100 00002.

S = 0 bởi vì đây là số dương. E = 28 + 127 = 15510 = 1001 10112. F 23 bit tiếp theo với bit 1 bị bỏ quaSô dạng dấu phẩy động c =



Các phép toán số học với số có dấu

Sử dụng số bù hai cho các số âm trong các phép toáncộng và trừ nhị phân

Luật cộng: Cộng 2 số có dấu, bỏ đi số nhớ và kết quả ở dạngcó dấu. Ví dụ:

00011110 = +3000001111 = +1500101101 = +45

00001110 = +1411101111 = −1711111101 = −3

11111111 = −111111000 = −811110111 = −91

Bỏ đi số nhớ




Nếu như số quá lớn sẽ gây ra tràn. Tràn xảy ra khi thựchiện cộng 2 số cùng dấu, khi đó kết quả sẽ bị sai và cóthông báo về tràn

Ví dụ

01000000 = +12801000001 = +12910000001 = −126

10000001 = −12710000001 = −127

100000010 = +2

Sai, kết quả sai và bit dấu bịthay đổi.

Bỏ giá trị nhớ




Luật trừ: lấy bù hai của số bị trừ cộng với số trừ. Bỏ đi giátrị nhớ cuối cùng. Kết quả ở dạng số có dấu.

Ví dụ:0001111000001111−

0000111011101111

11111111 11111000− −

(+30)–(+15)

(+14)–(−17)

(−1)–(−8)

Lấy bù hai của số bị trừ và cộng lại00011110 = +3011110001 = −15

00011111 = +31

00001110 = +1400010001 = +17

00000111 = +71

Bỏ cờ nhớ

11111111 = −100001000 = +8

00001111 = +151

Bỏ cờ nhớ



Số thập lục phân (hệ 16) 0 1 2 3 4 5 6 7 8 9 10 11 12 13 1415

0 1 2 3 4 5 6 7 8 9 A B C D E F

0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111

Decimal Hexadecimal Binary

Số thục lập phân gồm 10 chữ số từ 0 –9 và các chữ A - F

Các số nhị phân lớn có thểchuyển đổi dễ dàng sang số hệ thập lụcphân bằng cách chuyển từng nhóm 4 số

Ví dụ 1001 0110 0000 11102

Viết dưới dạng hệ hexa: 960E



Số thập lục phân (hệ 16) 0 1 2 3 4 5 6 7 8 9 10 11 12 13 1415

0 1 2 3 4 5 6 7 8 9 A B C D E F

0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111

Decimal Hexadecimal Binary

Số thập lục phân là hệ thống số cótrọng số. Với trọng số ở mỗi vị trí làlũy thừa của 16

.Cột trọng số 163 162 161 160

4096 256 16 1 .Biểu diễn 1A2F16 dưới dạng số thậpphân

1 A 2 F16

Trọng số tại các cột: 4096 256 16 1

1(4096) + 10(256) +2(16) +15(1) = 670310



0 1 2 3 4 5 6 7 8 9 10 11 12 13 1415

0 1 2 3 4 5 6 7 10 1112 13 14 15 16 17

0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111

Decimal Octal BinaryHệ bát phân

Hệ tám sử dụng 8 chữ số từ 0 – 7. Không có số 8 – 9 trong

Số nhị phân có thể được chuyểnsang hệ bát phân bằng cách thay thếtừng nhóm 3 số nhị phân bằng một sốhệ bát phân.

Ví dụ 1 001 011 000 001 1102

Biểu diễn dưới dạng bát phân nhưsau 1130168



Hệ bát phân 0 1 2 3 4 5 6 7 8 9 10 11 12 13 1415

0 1 2 3 4 5 6 7 10 1112 13 14 15 16 17

0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111

Decimal Octal Binary

Hệ bát phân là hệ có trọng số. Các cộttrọng số là lũy thừa của 8.

.Các cột trọng số 83 82 81 80

512 64 8 1 .ví dụ: chuyển số 37028 sang hệ 10

3 7 0 28

Các trọng số như sau:512 64 8 1

3(512) + 7(64) +0(8) +2(1) = 198610



Mã BCD (Binary coded decimal)

Mã BCD là mã có trọng số thườngđược dùng với các hệ thống hiểnthị số từ 0 - 9. Ví dụ trong cácđồng hồ số

0 1 2 3 4 5 6 7 8 9 10 11 12 13 1415

0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111

Decimal Binary BCD

0001 0001 0001 0001 0001 0001

0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 0000 0001 0010 0011 0100 0101

Bảng bên mô tả sự khác nhau giữa mãBCD và mã nhị phân tương ứng. MãBCD mô tả mỗi số thập phân là tập hợpcủa 4 bit. Chú ý rằng từ 1010 tới 1111 không được sử dụng trong mã BCD.



Mã BCD

Trọng số của mã BCD được xét là trọng số trong từngnhóm 4 bit. Ví dụ một số BCD 8-bit BCD thì trọng sốtương ứng sẽ là: 80 40 20 10 8 4 2 1.

Ví dụ tìm trọng số của số BCD sau:

1000 0011 0101 1001?

8000 4000 2000 1000 800 400 200 100 80 40 20 10 8 4 2 1

Tính toán theo trọng số sẽ được kết quả số thập phân

8000 + 200 +100 + 40 + 10 + 8 +1 = 835910



BCDVí dụ về ứng dụng mã BCD



Gray code 0 1 2 3 4 5 6 7 8 9 10 11 12 13 1415

0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111

Decimal Binary Gray code

0000 0001 0011 0010 0110 0111 0101 0100 1100 1101 1111 1110 1010 1011 1001 1000

Mã Gray là mã không có trọng số. Qui luật của mã Gray là chỉ có mộtbit thay đổi khi chuyển từ một giátrị sang giá trị tiếp theo. Mã Gray sửdụng để tránh sai số xảy ra khi cónhiều bit thay đổi khi chuyển giá trị.



Gray codeEncoder quay dùng để xác định vị trí trục quay động cơ là mộtví dụ điển hình sử dụng mã Gray để giảm lỗi có thể gặp phải. Hệthống gồm một bộ phát IR và một bộ thu IR để đưa ra kết quảmã hóa tương ứng với vị trí của trục.

Mã nhị phân Mã Gray



Mã ASCII

ASCII là mã dùng cho các ký tự chữ cái và các ký tự điềukhiển. Trong định dạng gốc của nó, ASCII mã hóa 128 kýtự và các ký hiệu sử dụng 7 bits. 32 ký tự đầu là các ký tựđiều khiển dựa trên yêu cầu của các ký tự điện toán cổ xưa, vì vậy những ký tự này được chỉ định những chức năngkhác trong các dùng thông thường hiện đại ngày nay.

Năm 1981, IBM đã giới thiệu bộ ASCII mở rộng gồm 8 bit và đã nâng tập hợp ký tự lên 256. Các tập mở rộngkhác (như Unicode) cũng được giới thiệu để có thể mã hóacác ký tự không phải tiếng Anh.



Kiểm tra lỗi bằng ParityKiểm tra lỗi bằng parity là phương pháp kiểm tra lỗi chotruyền dữ liệu đơn giản liên quan đến sai bit hoặc mộtsố lẻ các bit. Một bit parity là bit được thêm vào nhómcác bit để đưa số số 1 trong nhóm là số lẻ (Odd parity) hoặc số chẵn (Even Parity).

Mã ASCII cho chữ “a” là 1100001 và chữ “A” là 1000001. Bit nào cần phải thêm vào để kiểm tra hai mã này.

Số lượng bit mang giá trị 1 của chữ ‘a’ là lẻ vì vậy bit parity là 0. Còn ‘A’ thì ngược lại nên số bit parity là 1.



Kiểm tra số dư theo chu kỳ (CRC) Đây là phương pháp phát hiện lỗi có thể phát hiện được nhiều lỗitrong các khối dữ liệu lớn. Phương pháp này được thực hiện nhưsau: Sau khi toàn bộ khối dữ liệu đã được truyền thì tổng dữ liệuđược truyền sẽ được gắn vào cuối dữ liệu được truyền. Sau khi toànbộ dữ liệu được nhận, tổng số dữ liệu được nhận sẽ được tạo ra. Việc so sánh tổng số dữ liệu truyền và tổng số dữ liệu nhận sẽ chobiết được các sai số của quá trình truyền.


Selected Key TermsSelected Key TermsSelected Key Terms

Byte

Floating-point number

Hexadecimal

Octal

BCD

8 bit

Số biểu diễn theo dạng khoa học có kèm số mũ

Số hệ 16

Số hệ 8

Hệ thống mã nhị phân 4 số dùng biểu diễn số hệ 10



Alphanumeric

ASCII

Parity

Cyclic redundancy

check (CRC)

Consisting of numerals, letters, and other characters

American Standard Code for Information Interchange; the most widely used alphanumeric code.

In relation to binary codes, the condition of evenness or oddness in the number of 1s in a code group.

Phương pháp phát hiện lỗi dựa vào mã kiểm tra sốlượng gửi kèm.


1. For the binary number 1000, the weight of the column with the 1 is

a. 4

b. 6

c. 8

d. 10



2. The 2’s complement of 1000 is

a. 0111

b. 1000

c. 1001

d. 1010



3. The fractional binary number 0.11 has a decimal value of

a. ¼

b. ½

c. ¾

d. none of the above



4. The hexadecimal number 2C has a decimal equivalent value of

a. 14

b. 44

c. 64




5. Assume that a floating point number is represented in binary. If the sign bit is 1, the

a. number is negative

b. number is positive

c. exponent is negative

d. exponent is positive



6. When two positive signed numbers are added, the result may be larger that the size of the original numbers, creating overflow. This condition is indicated by

a. a change in the sign bit

b. a carry out of the sign position

c. a zero result

d. smoke



7. The number 1010 in BCD is

a. equal to decimal eight

b. equal to decimal ten

c. equal to decimal twelve

d. invalid



8. An example of an unweighted code is

a. binary

b. decimal

c. BCD

d. Gray code



9. An example of an alphanumeric code is

a. hexadecimal

b. ASCII

c. BCD

d. CRC



10. An example of an error detection method for transmitted data is the

a. parity check

b. CRC

c. both of the above




Answers:

1. c

2. b

3. c

4. b

5. a

6. a

7. d

8. d

9. b

10. c


Chapter 3 Cổng logic





Nội dung

• 3-1 Cổng đảo• 3-2 Cổng AND• 3-3 Cổng OR• 3-4 Cổng NAND• 3-5 Cổng NOR• 3-6 Cổng OR và NOR loại trừ (XOR)• 3-7 Lập trình cổng logic• 3-8 Chức năng logic • 3-9 Các lỗi gặp phải


Khi tín hiệu vào có mức logic cao( HIGH) thì tín hiệu ra có mức logic thấp( LOW). Khi tín hiệu vào có mức logic thấp( LOW) thì tín hiệu ra cómức logic cao( HIGH).

Cổng đảo A X

InputA X

Output

LOW (0) HIGH (1)HIGH (1) LOW(0)

Kí hiệu phép đảo: X = A


A XCổng đảo

Ví dụ dạng sóng tín hiệu vào, ra:

A

XMột nhóm các cổng đảo có thể sử dụng để tạo ra mã bù 1 của số nhịphân. Binary number

1 0 0 0 1 1 0 1

0 1 1 1 0 0 1 01’s complement


Cổng AND tạo tín hiệu ra ở mức cao khi tất cả các tín hiệu vào đều ởmức cao; trong các trường hợp khác tín hiệu ra của cổng AND đều ởmức thấp. Bảng sự thật của cổng AND 2 đầu vào như sau:

Cổng AND

InputsA B X

Output

0 00 11 01 1

00 01

A

BX &

A

BX

Kí hiệu phép AND: X = A .B or X = AB.


&A

BXA


A

X

Phép AND được sử dụng trong lập trình khi ta muốn giữ lại một số bit củamột số nhị phân, trong khi reset các bit còn lại về 0. Cách thực hiện đượcminh họa qua ví dụ:

Cổng AND XB

B

Giả sử số nhị phân là 10100011 và ta muốn giữ lại 4 bit cuối, trong khi reset 4 bit đầu tiên về0. Ta AND số nhịphân trên với 00001111. Kết quả: 00000011!


Cổng ANDDưới đây là một mạch mô phỏng trên Multisim. XWG1 làmạch tạo tín hiệu được thiết lập ở chế độ đếm lùi. XLA1 làthiết bị phân tích logic. Xác định dạng sóng tín hiệu ra cổngAND?

Tín hiệu ra cổng AND chỉ cómức logic 1 khi tất cả các tínhiệu vào cổng AND đều bằng 1.


Cổng OR tạo tín hiệu ra ở mức cao( HIGH) nếu có bất kỳ tín hiệu vàonào ở mức cao( HIGH); nếu tất cả tín hiệu vào đều ở mức thấp( LOW) thìtín hiệu ra ở mức thấp( LOW). Bảng sự thật của cổng OR 2 đầu vào nhưsau:

Cổng OR

InputsA B X

Output

0 00 11 01 1

01 11

AB

X AB

X≥ 1

Kí hiệu phép OR: X = A + B.


AAB

X X≥ 1Cổng ORB


A

B

XPhép OR có thể sử dụng trong lập trình máy tính khi ta muốn set một sốbit của một số nhị phân lên 1. Cách thực hiện được minh họa qua ví dụ:

Các kí tự ASCII có bit 5 bằng 1 nếu là kí tự thường, và có bit 5 bằng 0 nếu là kí tự hoa. ( Vị trí các bit được tính từ phải qua trái, bắt đầu từ 0). Muốn tìm kí tự thường tương ứng với một kí tựcho trước, ta OR kí tự cho trước với số nhị phân: 00100000.


Cổng ORDưới đây là 1 mạch mô phỏng trên Multisim. 3 cổng OR cóhai đầu vào tạo thành 1 cổng OR 4 đầu vào. Xác định dạngsóng tín hiệu ra của cổng OR 4 đầu vào?

Tín hiệu ra của cổng OR chỉbằng 1 khi có ít nhất 1 tínhiệu vào bằng 1.


Cổng NAND tạo tín hiệu ra ở mức thấp( LOW) khi tất cả các tín hiệuvào đều ở mức cao( HIGH); trong các trường hợp khác tín hiệu ra ởmức cao( HIGH). Bảng sự thật của cổng NAND 2 đầu vào như sau:

Cổng NAND

InputsA B X

Output

0 00 11 01 1

11 10

A

BX A

BX

&

Kí hiệu phép NAND: X = AB.


A

BXA

BX &Cổng NAND


A

B

XChú ý: Từ cổng NAND có thể tạo ra các loại cổng logic khác!

Tạo cổng đảo từ cổng NAND


Cổng NANDDưới đây là 1 mạch mô phỏng trên Multisim. XWG1 là bộ tạotín hiệu được thiết lập ở chế độ đếm tiến. XSC1 làOscilloscope có 4 kênh. Thông qua mạch mô phỏng ta xácđịnh dạng sóng tín hiệu ra của cổng NAND.

Tín hiệu ra chỉ bằng 0 khi tất cảcác tín hiệu vào đều bằng 1.

Các tínhiệu vào


A X AB

X

Cổng NOR tạo tín hiệu ra ở mức cao( HIGH) khi tất cả các tín hiệuvào đều ở mức thấp( LOW); trong các trường hợp khác tín hiệu ra ởmức thấp( LOW). Bảng sự thật của cổng NOR 2 đầu vào như sau:

Cổng NOR ≥1B

InputsA B X

Output

0 00 11 01 1

10 00

Kí hiệu phép NOR: X = A + B.


A X AB

X

A

X

Cổng NOR ≥1B


B

Trong mạch minh họa, khi nào thì LED sáng?

LED sáng khi ít nhất một trong 4 tín hiệu A, B, C, D ở mức cao.

A

CBD

X

330 Ω

+5.0 V


A X A XCổng XOR = 1BB

Cổng XOR tạo tín hiệu ra ở mức cao( HIGH) chỉ khi 2 tín hiệu vào cómức logic khác nhau. Bảng sự thật của cổng XOR như sau:

InputsA B X

Output

0 00 11 01 1

01 10

Kí hiệu: X = AB + AB hoặc X = A + B


A X A XCổng XOR = 1BB


A

B

X

Nếu đảo ngược mức logic của cả hai tín hiệu A, B thì mứclogic của tín hiệu ra X thay đổi thế nào?


A X A XCổng XNORB

= 1B

Cổng XNOR tạo tín hiệu ra mức cao( HIGH) chỉ khi 2 tín hiệu vào cócùng mức logic. Bảng sự thật:

InputsA B X

Output

0 00 11 01 1

10 01

Kí hiệu: X = AB + AB hoặc X = A • B


A X A XCổng XNORB

= 1B


A

B

XTín hiệu ra của cổng XNOR ở mức cao( HIGH) khi 2 tín hiệu vào có cùngmức logic. Do đó cổng XNOR có chức năng so sánh.

Nếu đảo ngược mức logic của tín hiệu A và giữ nguyên mứclogic của tín hiệu B thì tín hiệu ra X thay đổi thế nào?


Họ logic chức năng cố định

2 họ thiết bị logic chức năng cố định chính là TTL và CMOS. Ngoài racó công nghệ thứ 3 là BiCMOS, kết hợp công nghệ TTL và CMOS. Dạngđóng vỏ các IC TTL và CMOS như sau:

14 13 12 11 10 9 8

1 2 3 4 5 6 7

0.335 – 0.334 in.

0.228 – 0.244 in.

Lead no.1identifier

14 13 12 11 10 9 8

1 2 3 4 5 6 7

0.740 – 0.770 in.

0.250 ± 0.010 in.

Pin no.1identifiers

14

1

14

1

DIP package SOIC package


Một số IC logic cơ bản:14

1

8

7

9

6

10

5

11

4

12

3

13

2

VCC

GND'00

14

1

8

7

9

6

10

5

11

4

12

3

13

2

VCC

GND'04

14

1

8

7

9

6

10

5

11

4

12

3

13

2

VCC

GND'08

14

1

8

7

9

6

10

5

11

4

12

3

13

2

VCC

GND' 02

14

1

8

7

9

6

10

5

11

4

12

3

13

2

VCC

GND'10

14

1

8

7

9

6

10

5

11

4

12

3

13

2

VCC

GND'11

14

1

8

7

9

6

10

5

11

4

12

3

13

2

VCC

GND'20

14

1

8

7

9

6

10

5

11

4

12

3

13

2

VCC

GND'21

14

1

8

7

9

6

10

5

11

4

12

3

13

2

VCC

GND'27

14

1

8

7

9

6

10

5

11

4

12

3

13

2

VCC

GND'32

14

1

8

7

9

6

10

5

11

4

12

3

13

2

VCC

GND'86

14

1

8

7

9

6

10

5

11

4

12

3

13

2

VCC

GND'30

Họ logic chức năng cố định


Họ logic chức năng cố địnhMô tả chức năng từng chân của IC logic. Trên một IC logic có thể cónhiều cổng logic.

VCC

(13) (11)(12)(10)(9)(5)(4)(2)(1)

(6)

(3)

(8)

(1)(3)

(2)(4)

(6)(5)(9)

(8)(10)(12)

(11)(13)

(14)

(7)GND

&


Họ logic chức năng cố địnhData sheet: Là tài liệu do nhà sản xuất cung cấp, mô tả chức năng và cácthông số kỹ thuật của một loại IC. Dưới đây là bảng một số thông số kỹthuật trong datasheet của IC 7400.

Parameter Value UnitSymbolDC Supply Voltage (Referenced to GND) – 0.5 to + 7.0 V VVCCDC Input Voltage (Referenced to GND) –

–0.5 to V +0.5 V VCC0.5 to V +0.5 V VCC

VinDC Output Voltage (Referenced to GND)VoutDC Input Current, per pin ± 20 mAI inDC Output Current, per pin ± 25 mAIoutDC Supply Current, V and GND pinsCC ± 50 mAICCPower Dissipation in Still Air, Plastic or Ceramic DIP † 750

500450

mWPDSOIC Package †

TSSOP Package †Storage Temperature °CTstg –65 to + 150Lead Temperature, 1 mm from Case for 10 Seconds °CTL

260300

Plastic DIP, SOIC, or TSSOP Package Ceramic DIP

MAXIMUM RATINGS


Thiết bị logic khả trìnhThiết bị logic khả trình( Programmable Logic Device, PLD) là loại thiếtbị logic mà chức năng logic của nó có thể lập trình được. Có nhiều loạicông nghệ để tạo ra PLD. Các PLD thường sử dụng mảng các phần tửAND để thực hiện các chức năng logic khác nhau. Nhiều PLD có thểlập trình lại nhiều lần.

BBAA

X = AB

SRAMcell

SRAMcell

SRAMcell

SRAMcell

SRAMcell

SRAMcell

SRAMcell

SRAMcell


Thiết bị logic khả trình

Thông thường, chức năng logic của một PLD được thiết kế và lập trìnhtrên máy tính trước khi được nạp vào PLD. Ngôn ngữ lập trình được sửdụng gọi là ngôn ngữ mô tả phần cứng, ví dụ ngôn ngữ VHDL. Cácngôn ngữ HDL khác nhau có thể mô tả chức năng logic thông qua text file, sơ đồ mạch, hoặc biểu đồ trạng thái.

Một đoạn text lập trình cho PLD thực hiện chức năng cổngNAND 2 đầu vào, trên ngôn ngữ VHDL được đưa ra làm vídụ trong slide tiếp theo…

Thiết bị logic khả trình

entity NandGate is

port(A, B: in bit;

LED: out bit);

end entity NandGate;

architecture GateBehavior of NandGate is

signal A, B: bit;

begin

X <= A nand B;

LED <= X;

end architecture GateBehavior;



Inverter

Truth table

Timing diagram

Boolean algebra

AND gate

A logic circuit that inverts or complements its inputs.

A table showing the inputs and corresponding output(s) of a logic circuit.

A diagram of waveforms showing the proper time relationship of all of the waveforms.

The mathematics of logic circuits.

A logic gate that produces a HIGH output only when all of its inputs are HIGH.



OR gate

NAND gate

NOR gate

Exclusive-OR gate

Exclusive-NOR gate

A logic gate that produces a HIGH output when one or more inputs are HIGH.

A logic gate that produces a LOW output only when all of its inputs are HIGH.

A logic gate that produces a LOW output when one or more inputs are HIGH.

A logic gate that produces a HIGH output only when its two inputs are at opposite levels.

A logic gate that produces a LOW output only when its two inputs are at opposite levels.


1. The truth table for a 2-input AND gate is


0 00 11 01 1

InputsA B X

Output

0 00 11 01 1

10 00

InputsA B X

Output

0 00 11 01 1

InputsA B X

Output

InputsA B X

Output

0 00 11 01 1

01 11

a. b.

c. d.

0110

00 01


2. The truth table for a 2-input NOR gate is


0 00 11 01 1

InputsA B X

Output

0 00 11 01 1

InputsA B X

Output

0 00 11 01 1

InputsA B X

Output

InputsA B X

Output

0 00 11 01 1

a. b.

c. d.

0110

00 01

10 00

01 11


3. The truth table for a 2-input XOR gate is


0 00 11 01 1

InputsA B X

Output

0 00 11 01 1

InputsA B X

Output

0 00 11 01 1

InputsA B X

Output

InputsA B X

Output

0 00 11 01 1

a. b.

c. d.

0110

00 01

10 00

01 11

© 2009 Pearson Education, Upper Saddle River, NJ 07458. All Rights ReservedFloyd, Digital Fundamentals, 10th ed© 2008 Pearson Education

4. The symbol is for a(n)

a. OR gate

b. AND gate

c. NOR gate

d. XOR gate

AB

X≥ 1


5. The symbol is for a(n)

a. OR gate

b. AND gate

c. NOR gate

d. XOR gate

AB

X


6. A logic gate that produces a HIGH output only when all of its inputs are HIGH is a(n)

a. OR gate

b. AND gate

c. NOR gate

d. NAND gate


7. The expression X = A + B meansa. A OR B

b. A AND B

c. A XOR B

d. A XNOR B


8. A 2-input gate produces the output shown. (X represents the output.) This is a(n)

a. OR gate

b. AND gate

c. NOR gate

d. NAND gate

A

X

B


9. A 2-input gate produces a HIGH output only when the inputs agree. This type of gate is a(n)

a. OR gate

b. AND gate

c. NOR gate

d. XNOR gate


10. The required logic for a PLD can be specified in an Hardware Description Language by

a. text entry

b. schematic entry

c. state diagrams

d. all of the above


Answers:

1. c

2. b

3. a

4. a

5. d

6. b

7. c

8. d

9. d

10. d


Chương 4 Đại số tổ hợp và đơngiản hóa các biểu thức logic





Nội dung

• 4.1 Biểu thức và phép toán tổ hợp• 4.2 Các luật của đại số tổ hợp• 4.3 Định lý DeMorgan• 4.4 Phân tích tổ hợp các mạch logic• 4.5 Đơn giản hóa sử dụng đại số tổ hợp• 4.6 Dạng chuẩn của tổ hợp logic• 4.7 Biểu thức tổ hợp và bảng chân lý• 4.8 Bìa karnaugh• 4.9 Đơn giản biểu thức SOP bằng bìa Karnaugh• 4.10 Đơn giản biểu thức POS bằng bìa Karnaugh• 4.11 Bìa Karnaugh đối với biểu thức 5 biến• 4.12 VHDL và Ứng dụng.



Phép cộng tổ hợp

Trong đại số tổ hợp, một biến là một ký hiệu được sử dụngđể mô tả một hành động, một điều kiện, hoặc là dữ liệu. Mộtbiến đơn chỉ có thể có giá trị là 0 hoặc 1Phần bù mô tả giá trị đảo của biến được ký kiệu với dấu ngạch ngang trênđầu. Ví dụ phần bù của A là A.Giá trị chân lý có thể là giá trị của biến hoặc giá trị bù của nóPhép cộng tương đương với phép toán hoặc OR. Giá trị tổng sẽ là 1 nếumột hoặc nhiều hơn các phần tử có giá trị chân lý là 1. Tổng là 0 nếu nhưtất các các phần tử có giá trị là 0.

Xác định giá trị của A, B, C thỏa mãn phép toán sau

A + B + C = 0?Do tất cả các phần tử phải = 0, nên A = 1, B = 0 and C = 1.



Phép nhân

Trong đại số tổ hợp, phép nhân tương đương với toán tửAND. Tích của các giá trị chân lý đưa ra một kết quả chân lý. Kết quả này = 1 nếu tất cả các giá trị chân lý = 1.

Tìm giá trị của A, B, C thỏa mãn biểu thứcA.B.C = 1?Tất cả các giá trị = 1; Vì vậy A = 1, B = 0 và C = 0.



Luật giao hoán

Có luật giao hoán cho các phép cộng và trừ trong đại số tổhợp. Đối với phép cộng

A + B = B + AĐối với phép nhân

AB = BA



Luật kết hợp

Luật kết hợp áp dụng cho cả phép cộng và phép nhântrong đại số tổ hợp.

Đối với phép cộng

A + (B +C) = (A + B) + C

Đối với phép nhân

A(BC) = (AB)C



Luật phân phối

AB + AC = A(B+ C)

Luật phân phối có thể biểu diễn bằng mạch tương đương

B + CC

AX

BABB

X

A

CA

AC

AB + ACA(B+ C)



Tổng hợp các luật của phép toán tổ hợp

7. A . A = A1. A + 0 = A2. A + 1 = 1 8. A . A = 0

9. A = A=3. A . 0 = 0

4. A . 1 = A 10. A + AB = A

5. A + A = A 11. A + AB = A + B

12. (A + B)(A + C) = A + BC6. A + A = 1



Các luật của đại số tổ hợp

Luật của đại số tổ hợp có thể được mô tả bằng biểu đồ Venn. BiếnA được mô tả bởi miền vòng tròn vàng

Luật A + AB = A có thể mổ tả dễ dàng với một biểu đồ. Thêm vùngchồng lên vùng A để biểu diễn biến B.

A BAB

Vùng chồng lên của A và B biểu diễn biến AB.

AAAA BA BAB

A BAB =

Biểu đồ mô tả một cách trực quan rằng A + AB = A. Các luật kháccũng có thể biểu diễn bằng biểu đồ như trên



Các luật của đại số tổ hợp

A + AB = A + BMô tả luật sau Với biểuđồ Venn

A Mô tả bởi vùng màu Xanh và B là vùng màu đỏA Mô tả bởi vùng màu Xanh và B là vùng màu đỏvùng giao mô tả AB.

Như vậy A + AB = A + B

ABAABA



Các luật phép toán tổ hợp

Luật 12, Mô tả rằng (A + B)(A + C) = A + BC, có thểđược chứng minh bằng việc sử dụng các luật trước đó

(A + B)(A + C) = AA + AC + AB + BC= A + AC + AB + BC= A(1 + C + B) + BC= A . 1 + BC= A + BC

Luật này hơi phức tạp nhưng cũng có thể được biểudiễn bằng biểu đồ Venn, được mô tả trong slide tiếptheo.



Miền mô tả A + B là màu vàng.Miền mô tả A + C là màu đỏ.

Ba miền mô tả 3 biến A, B, và C.

Miền chung của miền đỏ và miền vàng là màu cam.

Hợp với biến A được kết quả như hình bên cạnhPhần chung của B, C mô tả là miền BC.

A B

C

AA + B

A

CA + C

A B

C(A + B)(A + C)

A B

C

A B

CBC

A B

CBC

A + BC

=



Định lý DeMorgan

Định lý DeMorgan thứ nhấtSố bù của một tích bằng tổng các số bù.

AB = A + BỨng dụng định lý DeMorgan thứ nhất cho các cổng logic

OutputInputsA B AB A + B0011

0101

1110

1110

A + BAB

ABAB

NAND Negative-OR



Định lý DeMorgan

Định lý DeMorgan thứ 2Bù của một tổng bằng tích các số bù.

A + B = A . B

Áp dụng định lý DeMorgan thứ 2 đối với cổng logic

A B A + B ABOutputInputs

0011

0101

1000

1000

ABAB

A + BAB

NOR Negative-AND



Định lý DeMorga

Ứng dụng định lý DeMorgan bỏ dấu bù của biểuthức sau:X = C + D.

Bỏ dấu bù thứ nhất ta đượcX = C . D. Bỏ dấu bù thứ 2 ta được X = C . D.=



Phân tích mạch logic

Mạch logic tổ hợp có thể được phân tích bằng cách viếtcác biểu thức tổ hợp tại từng vị trí của cổng logic sau đótổng hợp lại

Ứng dụng phép toán tổ hợp cho biểu thức X sau.

A

CD

B

Biểu thức được viết lại như sau:

C (A + B )

= C (A + B )+ D

(A + B )

X

Ứng dụng định lý DeMorgan và luật tổ hợp ta có kết quả

X = C (A B) + D = A B C + D



Boolean Analysis of Logic CircuitsSử dụng Multisim để thực hiện bảng chân lý của ví dụ trước

Vẽ mạch logic như hình dưới

Click đúp vào bảngchân lý sẽ có kết quảcủa phép toán



Boolean Analysis of Logic Circuits

Biểu thức logic sau khi được tối giản được xem bằng click vào

Biểu thức đơn giản



Các dạng SOP và POS

Biểu thức tổ hợp có thể viết dưới dạng sum-of-products m (SOP) hoặc dạng product-of-sums (POS). Những tổ hợpnày có thể được giải bằng mạch logic lập trình được (PLD). Trong trường hợp mạch này thì dấu bù không thể phủ quá 1 biếnDạng SOP

A B C + A B A B C + C D C D + E

Dạng POS

(A + B)(A + C) (A + B + C)(B + D) (A + B)C



Dạng chuẩn SOP

Trong dạng SOP chuẩn, tất cả các biến đều có mặt. Việcnày thuận lợi cho việc biểu diễn theo dạng bảng chân lý vàmô tả trên mạch logic lập trình đượcCó thể sử dụng các nhân cả SOP với tổng của biến (bị thiếu) và số bùcủa nó để có thể đưa dạng SOP chưa chuẩn về dạng SOP chuẩn

Chuyển biểu thức X = A B + A B C sang dạng chuẩn

Số hạng đầu không chứa biến logic C nên ta nhân nó vớibiểu thức (C + C), tương đương với 1:X = A B (C + C) + A B C

= A B C + A B C + A B C



Dạng chuẩn SOP

Sử dụng Multisim để đưa biểu thức về dạng chuẩn

Ví dụ mạch logic như hình

Lựa chọn bảng chân lý .

Xem tiếp trang sau…



Dạng logic chuẩn SOP

Dạng chuẩn



POS Standard form

Dạng chuẩn POS là dạng mà tất cả các biến được biểu diễndưới tích của tổng của các biến trạng thái.Có thể biến dạng không chuẩn POS về dạng chuẩn bằng cách cộngthêm giá trị của tích giữa biến bị thiếu và phần bù của nó và áp dụngthêm luật sau: (A + B)(A + C) = A + BC.

Ví dụ X = (A + B)(A + B + C) đưa về dạng chuẩn

Phần tử đầu thiếu biến C vì vậy cộng thêm biến C C Vàkhai triển kết quả về dạng chuẩnX = (A + B + C C)(A + B + C)

= (A +B + C )(A + B + C)(A + B + C)



Bìa KarnaughBìa Karnaugh (K-map) là công cụ để đơn giảm hóa mạchlogic tổ hợp với 3 hoặc 4 biến. Ví dụ 3 biến, sẽ dùng mộtbảng 8 ô (23).

ABC

ABC

ABC

ABC

ABC

ABC

ABC

ABC

Bìa Karnaugh hình bên mô tả cho 3 biến là A, B, C. Mỗi ô đại diện chotrạng thái của một tích các biến. Cácô chỉ khác nhau trạng thái của mộtbiến.



Bìa Karnaugh

Các ô thường được đặt các giá trị 0 hoặc 1 để mô tả cácbiến và phần bù của nó.

Các giá trị 1 được coi như trạngthái đúng của biến. Giá trị 0 là giátrị bù của biến.

Các số được ghi theo dạng mãGray để đảm bảo các ô liền nhauchỉ khác nhau trạng thái của mộtbiến.

0 1

00

01

11

10

ABC

Gray code



Bìa Karnaugh

ABC

ABC

ABC

ABC

ABC

ABC

ABC

ABC

AB

AB

AB

AB

C C

Các ô của bìa có thể được mô tả bởi các tích các biến đểdễ dàng cho việc đọc nhưng mất nhiều thời gian để thựchiện một bìa hoàn chỉnh.

C C

AB

AB

AB

AB

C C

AB

AB

AB

AB ABC

ABC

Đọc các phần tử từ cácô vàng của bìa

Các ô đó là ABC và ABC.



1. Nhóm 2 nhóm ô có giá trị 1 như hình2. Lấy các nhóm bằng cách bỏ đi giá trị

biến thay đổi

3. Nhóm theo chiều dọc là AC.

Có thể dùng bìa để làm tối giản biểu thức logic bằng cáchnhóm các ô và bỏ đi các ô có biến thay đổi

Bìa Karnaugh

1

1 1

ABC

00

01

11

10

0 1

1

1 1

ABC

00

01

11

10

0 1

Nhóm các ô có giá trị 1 và làm tối giản biểu thức logic

B thay đổi

C thayđổi 4. Nhóm theo chiều ngang là AB.

X = AC +AB



Bìa KarnaughBìa 4 bit mô tả bởi các biên như hình

Mỗi ô chỉ khác các ô liền kềbởi trạng thái của 1 biến.Nhóm tối đa các biến có cùnggiá trị 1 như hình bên

AB

AB

AB

AB

CD CD CD CD



Bìa KarnaughNhóm các ô có giá trị 1 và đưa ra giá trị tối giản nhất

X

1. Nhóm các ô có giá trị 1 như hình2. Lấy các tổ hợp và bỏ đi các biến

có thay đổi trạng thái logic 3. Phần thứ nhất màu vàng có giá trị

AD.4. Phần phía dưới màu xanh có là

AD.

ABCD

00

01

11

10

00 01 11 10

1 1

1 1

1

1

1

1

ABCD

00

01

11

10

00 01 11 10

1 1

1 1

1

1

1

1

X = AD +AD

B thay đổi

C thay đổi

B thay đổi

C thay đổi


SummarySummarySummaryNgôn ngữ mô tả phần cứngHardware Description Languages (HDLs)Ngôn ngữ mô tả phần cứng là công cụ để thực hiện việcthiết kế mạch logic trên PLD. Một ngôn ngữ quan trọng đólà VHDL. Trong ngôn ngữ này có 3 cách tiếp cận để mô tảmạch logic:

2. Dataflow(Dòng chảy)

3. Behavioral (Xử lý)

1. Structure (Cấu trúc)

Giống như một sơ đồ (biểu đồ gồmcác thành phần và các khối).Giống như một sơ đồ (biểu đồ gồmcác thành phần và các khối).

Mô tả dạng biểu thức, phương trìnhhay các thanh ghiMô tả dạng biểu thức, phương trìnhhay các thanh ghi

Mô tả các đặc tính theo thời gian(Trạng thái hoạt động của máy...).Mô tả các đặc tính theo thời gian(Trạng thái hoạt động của máy...).

HDLPhương pháp “dòng chay” data flow trong ngôn ngữ VHDL sử dụngmô tả dạng tổ hợp. Gồm 2 phần cơ bản là entity và architechture. Phầnentity mô tả I/O. Còn phần architechture mô tả logic. Chương trình vídụ dưới đây mô tả việc phát hiện ra mã BCD sai.

entity BCDInv isport (B,C,D: in bit; X: out bit);

end entity BCDInv

architecture Invalid of BCDInvbegin

X <= (B or C) and D;end architecture Invalid;



HDLMột chuẩn khác của HDL là Verilog. Trong Verilog, phần mô tả I/O vàphần logic là module. Verilog sử dụng các ký hiệu để thay cho các toántử logic tổ hợp.Ví dụ:

module BCDInv (X, B, C, D);input B, C, D;output X;

assign X = (B | C)&D;endmodule



Variable

Complement

Sum term

Product term

Ký hiệu biểu hiện cho các giá trị logic, có thể là 0 hoặc 1

Giá trị bù của biến.

The Boolean sum of two or more literals equivalent to an OR operation.

The Boolean product of two or more literals equivalent to an AND operation.



Sum-of-products (SOP)

Product of sums (POS)

Karnaugh map

VHDL

A form of Boolean expression that is basically the ORing of ANDed terms.

A form of Boolean expression that is basically the ANDing of ORed terms.

An arrangement of cells representing combinations of literals in a Boolean expression and used for systematic simplification of the expression.

A standard hardware description language. IEEE Std. 1076-1993.


1. The associative law for addition is normally written as

a. A + B = B + A

b. (A + B) + C = A + (B + C)

c. AB = BA

d. A + AB = A



2. The Boolean equation AB + AC = A(B+ C) illustrates

a. the distribution law

b. the commutative law

c. the associative law

d. DeMorgan’s theorem



3. The Boolean expression A . 1 is equal to

a. A

b. B

c. 0

d. 1



4. The Boolean expression A + 1 is equal to

a. A

b. B

c. 0

d. 1



5. The Boolean equation AB + AC = A(B+ C) illustrates

a. the distribution law

b. the commutative law

c. the associative law

d. DeMorgan’s theorem



6. A Boolean expression that is in standard SOP form is

a. the minimum logic expression

b. contains only one product term

c. has every variable in the domain in every term




7. Adjacent cells on a Karnaugh map differ from each other by

a. one variable

b. two variables

c. three variables

d. answer depends on the size of the map


C C

AB

AB

AB

AB

1

1

1

1

8. The minimum expression that can be read from the Karnaugh map shown is

a. X = A

b. X = A

c. X = B

d. X = B


9. The minimum expression that can be read from the Karnaugh map shown is

a. X = A

b. X = A

c. X = B

d. X = B

C C

AB

AB

AB

AB

1

1

1

1


10. In VHDL code, the two main parts are called the

a. I/O and the module

b. entity and the architecture

c. port and the module

d. port and the architecture


Answers:

1. b

2. c

3. a

4. d

5. a

6. c

7. a

8. a

9. d

10. b


Chương 5 Phân tích mạchlogic tổ hợp





Nội dung

• 5.1 Mạch logic tổ hợp cơ bản• 5.2 Thực hiện logic tổ hợp• 5.3 Các cổng NAND và NOR• 5.4 Mạch logic tổ hợp sử dụng cổng NAND và

NOR• 5.5 Tính toán mạch logic với các đầu vào dạng

sóng số• 5.6 Mạch logic tổ hợp với VHDL• 5.7 Giải quyết các lỗi



Mạch logic tổ hợp

Ở dạng tổng các tích( SOP), các mạch tổ hợp cơ bản có thể được tổnghợp từ các cổng AND và OR, với giả thiết là các phần bù cần thiết là sẵncó.

JKJ

K

A

BAB

Product terms

Sum-of-products

Product term

C

DCD

AB + CD + + JK. . .




Dưới đây là ví dụ một mạch tổ hợp. Biểu thức logic dạng SOP là kết hợpcủa các phép toán AND và OR trên các biến logic và các phần bù.

SOP

DE

ABCABC

E

D

X = ABC + DE




Khi tín hiệu ra của mạch SOP phải đi qua cổng đảo thì ta có mạch dạng AND-OR-ĐẢO( AOI – And Or Inverted). Các mạch AOI có thể chuyểnđổi thành dạng tích các tổng( POS).

Dưới đây là ví dụ một mạch dạng AOI. Mạch có thể biến đổi sang dạngPOS qua 2 lần áp dụng luật DeMorgan.

POSDE

ABCABC

ED

X = ABC + DE X = ABC + DE

X = (A + B + C)(D + E)

X = (ABC)(DE)

AOI

DeMorgan



Bảng sự thật của cổng XOR được cho ở hình bên.

Cổng XOR- Hoặc loại trừOutputInputs

A B X0011

0101

0110

Ta thấy rằng tín hiệu ra bằng 1( có mức logic cao, HIGH) chỉ khi 2 tín hiệu vào có mức logic khácnhau.Biểu thức Boolean: Cổng XOR có thể tạo thành từ cáccổng AND, OR, NOT như sau:

A

X= 1

Kí hiệu:

X = AB + AB

B



Cổng XNOROutputInputs

A B X0011

0101

1001

Bảng sự thật của cổng XNOR cho ở hình bên.

Ta thấy rằng tín hiệu ra chỉ bằng 1( có mức logic cao, HIGH) khi 2 tín hiệu vào có cùng mức logic.

A

BX

Biểu thức Boolean:

Cổng XNOR có thể tạo thành từ cáccổng AND, OR, NOT như sau:

Kí hiệu:

X = AB + AB

= 1



Trong 3 trường hợp dưới đây, trường hợp nào LED sáng?+5.0 V

+5.0 V

330 Ω

LEDB

A

+5.0 V+5.0 V

330 Ω

LEDB

A

+5.0 V+5.0 V

330 Ω

LEDB

A

(a) (b) (c)

Mạch (a): Cổng XOR, 2 tín hiệu vào có cùng mức logic 0, suy ra tínhiệu ra ở mức logic thấp và LED sáng.Mạch (b): Cổng XNOR, 2 tín hiệu vào có mức logic khác nhau, suy ratín hiệu ra ở mức thấp và LED sáng.Mạch (c): Cổng XOR, 2 tín hiệu vào có mức logic khác nhau, suy ra tínhiệu ra ở mức cao và LED tắt.



Dạng SOP được thực hiện bằng cách trước tiên sử dụng cổng AND đểtạo thành các tích, sau đó sử dụng cổng OR để lấy tổng các tích.

Thực hiện các mạch tổ hợp

Vẽ mạch thực hiện biểu thức logic sau: X = ABC + ABD + BDE (Giả sử các biến logic đầu vào vàphần bù của chúng là sẵn sàng.)

C

AB

EDB

ABD

Trước tiên tạo các tích bằng 3 cổng AND 3 đầu vào.Tiếp theo sử dụng 1 cổng OR 3 đầu vào để lấy tổng các tích.

X = ABC + ABD + BDE


Đối với các mạch logic tổ hợp đơn giản có thể sử dụng bảng Karnaughđể biểu diễn quan hệ logic giữa tín hiệu ra và các tín hiệu vào, cũng nhưtìm biểu thức dạng SOP tối giản.

SummarySummarySummaryBảng Karnaugh

Bảng Karnaugh sau được vẽ từ bảng sự thật của một hàmlogic. Hãy tìm biểu thức logic tối giản và vẽ mạch.

1. Nhóm các ô 1 theo 2 nhóm như minh họa.2. Đọc thành phần tích tương ứng với mỗi

nhóm bằng cách bỏ đi bất cứ biến logic nào có thay đổi giá trị.

C C

AB

AB

AB

AB

1

1 1

C C

AB

AB

AB

AB

1

1 1B thay đổigiá trịtrong nhómthứ nhất

C thayđổi giá trịtrongnhóm thứhai

Mạch được vẽ trong slide tiếp theo…

3. Nhóm theo chiều dọc tương ứng với tích AC.4. Nhóm theo chiều ngang ứng với tích AB.



Tiếp theo trang trước…Vẽ mạch:

CA

A

CA + A BX =

B

Mạch được vẽ dưới dạng tổng các tích( SOP).

Mạch cũng có thể thực hiện chỉ bằng cổng NAND. Xem slide tiếptheo…



NAND Logic

Chuyển mạch trong ví dụ trước thành dạng chỉ sử dụngcổng NAND?

Theo đại số Boolean, sau hai lần lấy đảo thì giá trị biến logic khôngthay đổi. Do đó bằng cách bổ sung các kí hiệu logic đảo( kí hiệu vòngtròn nhỏ) như dưới đây ta có được dạng mạch chỉ sử dụng cổng NAND.

CA

B

A

CA + A BX =



Từ cổng NAND có thể tạo ra các cổng logic cơ bản còn lại: NOT, AND, OR, NOR, …

Cổng logic vạn năng: NAND

ANDNOT

A A ABAB

A AA + BA + B

B B

OR NOR



Cổng logic vạn năng: NORTừ cổng NOR cũng có thể tạo ra các cổng logic cơ bản còn lại: NOT, AND, OR, NAND, …

NOT

A AA A + BB

OR

A AABAB

B B

NANDAND



Theo luật DeMorgan: AB = A + B. Do đó ta có 2 kí hiệu tươngđương biểu diễn cổng NAND. Việc đọc hàm logic của một mạch chỉsử dụng cổng NAND sẽ dễ dàng hơn nếu ta sử dụng kết hợp 2 dạngkí hiệu cổng NAND. Xem ví dụ sau:

NAND Logic

CA

B

A

CA + A BX =

Có thể dễ dàng đọc hàm logic của mạch trên bằng cách bỏ qua 2 kí hiệulogic đảo trên cùng một đường tín hiệu.



NOR Logic

B

A

A

X =

C

(A + B)(A + C)

Theo luật DeMorgan: A+B = A B. Do đó ta có 2 kí hiệu tươngđương biểu diễn cổng NOR. Việc đọc hàm logic của một mạch chỉsử dụng cổng NOR sẽ dễ dàng hơn nếu ta sử dụng kết hợp 2 dạng kíhiệu cổng NOR. Xem ví dụ sau:

Để đọc hàm logic của mạch trên, ta bỏ qua 2 kí hiệu logic đảo trêncùng một đường tín hiệu.



Dạng sóng tín hiệu xungĐối với mạch tổ hợp, khi các tín hiệu vào có dạng chuỗi xung, tínhiệu ra có thể được xác định thông qua xác định trạng thái logic tạicác điểm trung gian rồi kết hợp các kết quả lại. Xét ví dụ sau:

AB

CD

G1

G2

G3

G1

G2G3

A

B

C

D



Cách khác: Có thể lập bảng sự thật cho mạch vàđiền các trạng thái 0 hoặc 1 lên dạng sóng của cáctín hiệu vào. Sau đó dựa vào bảng sự thật để xácđịnh tín hiệu ra.

AB

CD

A

G1

G2

G3

G3

B

C

D

InputsA B C D

Output

0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1

0 1 0 1 0 1 0 1 0 1

0 1 1 0 0 1 1 0 0 0

0 0 0 1 1 1 1 0 0 0

0 0 0 0 0 0 0 1 1 0

0 0 0 0 1 1 1 0 1 0

X 0111011100000111

Dạng sóng tín hiệu xung



Universal gate

Negative-OR

Negative-AND

Either a NAND or a NOR gate. The term universal refers to a property of a gate that permits any logic function to be implemented by that gate or by a combination of gates of that kind.

The dual operation of a NAND gate when the inputs are active-LOW.

The dual operation of a NOR gate when the inputs are active-LOW.


1. Assume an AOI expression is AB + CD. The equivalent POS expression is

a. (A + B)(C + D)

b. (A + B)(C + D)

c. (A + B)(C + D)



2. The truth table shown is for

a. a NAND gate

b. a NOR gate

c. an exclusive-OR gate

d. an exclusive-NOR gate


OutputInputsA B X0011

0101

1001


3. An LED that should be ON is

a. LED-1

b. LED-2

c. neither

d. both


+5.0 V+5.0 V

330 Ω

LED-1B

A

+5.0 V+5.0 V

330 Ω

LED-2B

A


4. To implement the SOP expression , the type of gate that is needed is a

a. 3-input AND gate

b. 3-input NAND gate

c. 3-input OR gate

d. 3-input NOR gate

X = ABC + ABD + BDE

C

AB

EDB

ABD


C C

AB

AB

AB

AB

1

1 1

5. Reading the Karnaugh map, the logic expression is

a. AC + AB

b. AB + AC

c. AB + BC

d. AB + A C


6. The circuit shown will have identical logic out if all gates are changed to

a. AND gates

b. OR gates

c. NAND gates

d. NOR gates


A

B

C

D


7. The two types of gates which are called universal gatesare

a. AND/OR

b. NAND/NOR

c. AND/NAND

d. OR/NOR



8. The circuit shown is equivalent to an

a. AND gate

b. XOR gate

c. OR gate



A

B


9. The circuit shown is equivalent to

a. an AND gate

b. an XOR gate

c. an OR gate



A

B


10. During the first three intervals for the pulsed circuit shown, the output of

a. G1 is LOW and G2 is LOW

b. G1 is LOW and G2 is HIGH

c. G1 is HIGH and G2 is LOW

d. G1 is HIGH and G2 is HIGH


AB

CD

A

B

C

D

G1

G2

G3


Answers:

1. b

2. d

3. a

4. c

5. d

6. c

7. b

8. c

9. a

10. c


Chương 6






Bộ nửa nửa (Half-Adder)

Các luật cơ bản của phép cộng nhị phân được thưchiện bởi bộ nửa cộng. Bộ này có hai đầu vào là A và B, và có hai đâu ra bao gồm tổng và cờ nhớ(Carry out and Sum).

OutputsInputsA B C out Σ0011

0101

0 00 10 11 0

Giá trị của biến vào ra giá trị ra được mô tả theobảng chân lý như hình bên:

AB

Σ

Cout

A

B

Σ

Cout

Σ

Ký hiệu logic và mạch logic tương đương:



Bộ cộng đầy đủ (Full-Adder)OutputsInputs

A B C out ΣCin

0

1

0

1

0

1

0

1

0

0

0

0

0

0

1

1

1

1

0

0

1

1

1

1

0

0

0

1

0

1

1

0

0

1

1

0

1

1

0

1

Bộ cộng này có 3 đầu vào và 2 đầu ra cờ nhớvà tổng (Carry out and Sum). Bảng chân lýmô tả ngắn gọn như hình bên

Bộ cộng đầy đủ có thể được thiết lập bởi haibộ nửa cộng như sau:

A

B

Σ

Cout

Σ A

B

Σ

Cout

ΣA

B

Sum

Cout

Cin

AB

Σ

Cout

Σ

Cin

Ký hiệu



Bộ cộng đầy đủA

B

Σ

Cout

Σ A

B

Σ

Cout

Σ

Với các giá trị đầu vào như hình, xác định giá trị trung gian và giátrị cuối cùng của bộ cộng

1

1

0

1

0 1

0

1

Sum

Cout

Bộ nửa cộng đầu có hai tín hiệu đầu vào là 1và0; vì vậy Sum =1 và cờ nhớ Carry out = 0.

Bộ nửa cộng thứ 2 với hai đầu vào là 1 và 1; vì vậy tổngSum = 0 và cờ nhớ Carry out = 1.Cổng OR có hai đầu vào là 1 và 0, do đó cờ nhớ cuối cùngCout= 1.



Bộ cộng đầy đủ

Chú ý rằng kết quả ở slide trước có thể được thấy rõ từbảng chân lý.

OutputsInputsA B C out ΣCin

0

1

0

1

0

1

0

1

0

0

0

0

0

0

1

1

1

1

0

0

1

1

1

1

0

0

0

1

0

1

1

0

0

1

1

0

1

1

0

1

A

B

Σ

Cout

Σ A

B

Σ

Cout

Σ1

1

0

1

0 1

0

1

Sum

Cout



Bộ cộng song song (Parallel Adders)Bộ cộng đầy đủ được tổng hợp vào các bộ cộng song song giúp chocó thể cộng các số nhị phân nhiều bit. Ví dụ dưới mô tả bộ cộng song song cho 4 bit.

A B

ΣCout

Cin A B

ΣCout

Cin A B

ΣCout

Cin A B

ΣCout

Cin

A1 B1

Σ1

C0

Σ2Σ3Σ4C1C2C3

C4

A2 B2A3 B3A4 B4

Giá trị cờ nhớ (C4) chỉ được hoàn thành khi nó được tích hợp qua cả 4 bộ nhớ đầy đủ. Điều này được gọi là ripple carry, làm trễ quá trìnhcộng



Bộ cộng song songKý hiệu của bộ cộng song song 4 bít như hình dưới.

Binary number A

Binary number B

Input carry

4-bit sum

Output carry

1234

1234

1234

C0 C4

Σ

IC 74LS283 là một ví dụ về bộ cộng này. Nó có đặc tính look-ahead carry (giám sát trước cờ nhớ), giúp làm giảm thời gian chờ cờ nhớ. Đối với 74LS283, Thời gian tối đa cho cờ nhớ ra là 17 ns.



Bộ so sánhChức năng của một bộ so sánh là so sánh giá trị độ lớn của hai số nhịphân và đưa ra mối quan hệ của chúng. Một bộ so sánh bằng “=“ đơngiản xem có thể được thực hiện bởi các cổng XNOR

Kiểm tra sự bằng nhau của hai số nhị phân 4 bit?

AND 4 đầu ra của cổng XNORA1B1

A2B2

A3B3

A4B4

Output

Bộ so sánhIC So sánh có các đầu ra để có thể mô tả số nào lớn hơn trong hai sốso sánh hoặc là chúng có bằng nhau không. comparators provide outputs to indicate which of the numbers is larger or if they are equal. Các đầu vào ghép nối dùng để mở rộng khoảng so sánh cho các sốlớn hơn.

Outputs

A1

A0

A2A3

B1

B0

B2B3

Đầu vào kếtnối

COMP

A = BA BA = BA B

0

0

3

3

A

A IC 74LS85 là bộ so sánh 4 bit

Mở rộng bộ so sánhBô so sánh thấp có giá trị logic HIGH đưa vào chân A = B.

Outputs

A1

A0

A2A3

B1

B0

B2B3

COMP

A = BA BA = BA B

0

0

3

3

A

A

A5

A4

A6A7

B5

B4

B6B7

+5.0 V

COMP

A = BA BA = BA B

0

0

3

3

A

A

LSBs MSBs



Bộ Giải mãMột bộ giải mã là một mạch logic dùng để phát hiện sự xuất hiện củamột tổ hợp xách định của các bit tại đầu vào của nó. Hai bộ giải mãcơ bản dùng để phát hiện mã nhị phân 0011 được mô tả trong hìnhdưới. Bộ đầu đưa ra tín hiệu ở mức cao HIGH trong khi bộ thứ 2 đưara tín hiệu ở mức thấp LOW

A0

A1

A0

A2

A3

XXA1

A2

A3

Active HIGH decoder for 0011 Active LOW decoder for 0011



Decoders

A0 = 0

A1 = 1

A2 = 0

A3 = 1

1

Giả sử đầu ra của bộ mã hóa có gía trị logic là 2. Tìm các giá trị đầu vào của bộ giải mãnày?



DecodersIC giải mã có nhiểu đầu ra để giải mã bất cứ tổ hợp nàocủa các đầu vào. Ví dụ bộ giải mã tử nhị phân sang thậpphân có 16 chân ra- tương ứng với các tổ hợp có thể cócủa 4 bit.

Bin/Dec

A0

0123456789

101112131415

4-bit binaryinput

Decimaloutputs

A1A2A3

110

1111111111101111

1

Cho từng giá trị đầu vàovà tìm giá trị đầu ratương ứng



Decoders

CS2

A1

A0

A2

A3

15

121314

1234

91011

5678

0

&

48

12

CS1

X/Y

EN

74HC154

Một mạch giải mã tích hợp là74HC154 (là bộ giải mã 4-16). Nóbào gồm 2 đầu vào chọn chip hoạtđộng ở mức thấp. Hai đầu này đượcsử dụng để kích hoạt đầu ra. Nhữngđầu vào này có thể được sử dụng đểmở rộng khả năng giải mã chonhiều đầu vào hơn.


SummarySummarySummaryDecodersIC 74LS138 là bộ giải mã 3-sang-8 với 3 đầu vào chọn chip (2 ở mứcthấp, và 1 ở mức cao). Với mạch mô phỏng trong Multisim, Bộ tạo sốđược thiết đặt như một bộ đếm tiến (XWG1). Bộ phân tích logic (XLA1) so sánh giá trị đầu vào và giá trị giải mã đầu ra.

Inputs are blue, outputs are red.



Decoders

Xem sóng số thay đổi thế nào nếu bộ tạo số được thiếtlập như một bộ đếm lùi thay vì bộ đếm tiến.

Inputs are blue, outputs are red.



DecodersCác đầu vào chọn chip cho phép mở rộng bộ giải mã. Trong mạch dướiđây hai IC 74LS138s được thiết lập cấu hình giống như một bộ giải mã16 đầu ra. Chú ý rằng giá trị MSB được nối với một đầu tích cực thâpLOW và một đầu tích cực cao HIGH của chân chọn chip.

Slide tiếp theo sẽmô tả phân tíchsóng xung củamạch trên…



Decoders

Trong trường hợp này bộ tạo số được thiết lập dạng bộ đếm tăng hay giảm (giá trị ra LSB ở phái trên biểu đồ sóng xung). Bộ đếm tăng.


SummarySummarySummaryBCD/DEC

0123456789

1248

74HC42

(11)(10)(9)(7)(6)(5)(4)(3)(2)(1)

(15)(14)(13)(12)

Decoders

Bộ giải mã BCD-sang-mã số 10 chấp nhậnmã thập phân mã hóa dạng nhị phân và đưara 1 trong 10 chữ số hiển thị hệ 10.

A1

A0

A2

A3

Giả sử đầu vào của bộ giải mã 74HC42 là một chuỗi như sau 0101, 0110, 0011, và 0010. Hãy mô tả đầu ra

Các đầu ra có mức tín hiệu cao là 5, 6, 3, và 2 theo thứ tựnhư trên đưa ra.



BCD Decoder/Driver74LS47 là bộ giải mã BCD được sử dụng rộng rãi. Đây là bộgiải mã dùng cho các LED 7 thanh.

abcdefg

1248

(16)

(4)

(13)(12)(11)(10)(9)

(15)(14)

(1)(2)(6)

(7)

(3)(5)

(8)

BCD inputs

Đầu rađến Led 7 thanh

VCC

BCD/7-segBI/RBO BI/RBOCác đầu ra a-g có dòng

cao hơn các thiết bị khác.

LTRBI

LT

RBI

74LS47

GND



BCD Decoder/Driver

Sơ đồ kết nối 7447A Với một đèn LED 7 thanh. Chú ý rằngcác điện trở dùng để giới hạn dòng cần phải có để bảo vệđèn khỏi quá dòng.

VCC

GND

+5.0 V

+5.0 V

R's =330 Ω

abcdefg

abcdefg

MAN7274LS47

LTBI/RBORBI

1.0 kΩ

1

1 22

3, 9, 143456

7

7

8

8

9

1010

11

1112 1313

1415

16BCD/7-seg

BCDinput

DCBA



BCD Decoder/Driver

Các đặc tính 74LS47 dẫn tới việc làm mất các số 0 tại đầucác số nguyên nhưng vẫn giữ các số 0 ở phía sau. Đầu raBI/RBO được nối với đầu vào của bộ giải mã tiếp theo.

abcdefg BI/RBO

0 0 0 0

8 4 2 1RBI LT

0

74LS47

abcdefg BI/RBO

0 0 0 0

8 4 2 1RBI LT

0

74LS47

abcdefg BI/RBO

0 0 1 1

8 4 2 1RBI LT

0

74LS47

abcdefg BI/RBO

0 0 0 0

8 4 2 1RBI LT

1

74LS47

Tắt đi Tắt đi Tùy thuộc vào yêu cầu hiển thị, các điện trởgiới hạn dòng cần được thêm vào.



BCD Decoder/Driver

Đầu vào RBI được nối với đầu ra BI/RBO của bộ giải mãtiếp theo.

Blanked Blanked

abcdefg BI/RBO

0 1 0 1

8 4 2 1RBI LT

74LS47

1

abcdefg BI/RBO

0 1 1 1

8 4 2 1RBI LT

74LS47

abcdefg BI/RBO

0 0 0 0

8 4 2 1RBI LT

74LS47

0

abcdefg BI/RBO

0 0 0 0

8 4 2 1RBI LT

74LS47

0

Dấu phânsố



Encoders

Bộ mã hóa chấp nhận một mức logic ở mức cao ở trên mộttrong các đầu vào của nó và chuyển nó thành các đầu ra đãđược mã hóa như dạng BCD hoặc binary.

A1

A0

A2

A3

1

2

3

45678

9

Bộ mã hóa thập phân (decimal to BCD) là một bộ mã hóa cho mỗi đầuvào là một số nhị phân thì đầu ra sẽ làmột mã BCD tương ứng với nó. Sơđồ bên mô tả chức năng của bộ mãhóa này. Sẽ không có số 0 vì khi tấtcả đầu ra sẽ ở trạng thái thấp khi đầuvào là số 0.



EncodersVí dụ mã hóa số 3 theo dạng BCD là 0011.

A1

A0

A2

A3

1

2

3

45678

9

0

0

0

000

0

0

1

0

0

1

1



EncodersIC 74HC147 là một ví dụ của bộ mã hóa is an example of an IC encoder. It is has ten active-LOW inputs and converts the active input to an active-LOW BCD output.

1248

(16)

(11)(12)(13)(1)(2)

(4)(3)

(5)

(9)(7)(6)(14)

(8)

12345678

(10) 9

VCC

HPRI/BCD

74HC147

This device is offers additional flexibility in that it is a priority encoder. This means that if more than one input is active, the one with the highest order decimal digit will be active.

Decimal input

BCD output

The next slide shows an application … GND


SummarySummarySummaryVCC

Encoders

123456789

1248

987

65

321

0

4

R7 R8 R9

R4 R5 R6

R1 R2 R3

R0

Bộ mã hóabàn phím

BCD complement of key press

HPRI/BCD

74HC147

Dây nối với số “0” không cần đượcnối. Nhưng có thể dùng cho cácmạch khác để phát hiện nút bấm.



Bộ chuyển đổi mã

Dùng để chuyển các mã này sang các mã khác.

Ví dụ: Chuyển từ Binary – Gray và ngược lại

Show the conversion of binary 0111 to Gray and back.

00

0

1

1

1

Binary-to-Gray Gray-to-BinaryMSB

LSB

MSB

LSB

1

0

0

0

1

0

0

1

1

1



MultiplexersBộ dồn kênh (MUX) lựa chọn một đầu vào từ nhiều đầuvào (Data input) và đưa nó tới đầu ra. Đầu được chọn sẽđược xác định bởi các giá trị lựa chọn đầu vào (Data Select)

MUX

12

0

3

10Hai đầu vào chọn dữ liệu

dùng để lựa chọn 1 trong 4 giá trị đầu vào ở đầu ra

1

0Data select

Data inputs

D1

D0

D2D3

S1

S0

Data output

Cho biết dòng nào sẽ đượcchọn nếu S1S0 = 10? D2



Bộ phân kênh (Demultiplexers)

Bộ phân kênh có chức năng ngược với bộ dồn kênh. Nó sẽdẫn tín hiệu từ đầu vào ra một chân đầu ra được chịn từ cácchân chọn dữ liệu.IC 74LS138 là bộ giải mã song cóthể sử dụng như một bộ DEMUX. Khi được kết nối như một bộDEMUX, dữ liệu được đưa vào mộttrong các chân kích hoạt (enable inputs), và sau đó được đưa ra ở đầura đã được lựa chọn trước phụ thuộcvào biến được lựa chọn.

Chú ý rằng đầu ra là đầu tích cựcthấp

74LS138

Y1

Y2

Y3

Y4

Y5

Y6

Y7

Y0

DEMUX

AAA

0

1

2

GGG

1

2A

2B

Data select lines Data

outputs

Enable

inputs


Mô tả đầu ra ứng với đầu vào nhưhình bên


Demultiplexers

74LS138

Y1

Y2

Y3

Y4

Y5

Y6

Y7

Y0

DEMUX

AAA

0

1

2

GGG

1

2A

2B

Data select lines

Data outputs

Enable

inputs

A0

Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

A1

A2

G1

G2A

G2B

LOWLOWGiá trị đầu ra là ngược so với giá trị đâu vào vì

đầu ra của IC là tích cực thấp (Màu đỏ mô tảcác dây được lựa chọn).



Bộ tạo và kiểm tra ParityKiểm tra parity là phương pháp thêm mộtbit vào với giá trị cần kiểm tra để kiểmtra tính chẵn lẻ của số các bit có giá trị 1 trong giá trị cần kiểm tra. Có 2 dạngkiểm tra là Odd parity và Even parity

11010011S with odd parity =S with even parity = 01010011

Ví dụ mã ASCII của chữ S là 1010011. Mô tảbit parity của số này theo 2 dạng chẵn (Even) và lẻ (Odd)



Parity Generators/CheckersIC 74LS280 có thể sử dụng để tạo ra bit parity và kiểm traparity cho dòng dữ liệu đếnChecker: IC74LS280 có thể kiểm tra đến 9 bits. Giá trị đầu ra chẵn sẽ ở mức cao nếu nhưdòng dữ liệu có parity là chẵn. Nếu không nósẽ có mức là thấp. Đối với đầu ra lẻ cũng vậy

(5)(6)

(13)(1)

(11)(12)

(2)

(10)(9)(8)

FG

DE

H

CBA

(4)I

74LS280

Σ EvenΣ Odd

Generator: To generate even parity, the parity bit is taken from the odd

Data inputs

parity output. To generate odd parity, the output is taken from the even parity output.



Full-adder

Cascading

Ripple carry

Look-ahead carry

A digital circuit that adds two bits and an input carry bit to produce a sum and an output carry.

Connecting two or more similar devices in a manner that expands the capability of one device.

A method of binary addition in which the output carry from each adder becomes the input carry of the next higher order adder.

A method of binary addition whereby carries from the preceding adder stages are anticipated, thus eliminating carry propagation delays.



Decoder

Encoder

Priority encoder

Multiplexer (MUX)

Demultiplexer(DEMUX)

A digital circuit that converts coded information into a familiar or noncoded form.

A digital circuit that converts information into a coded form.

An encoder in which only the highest value input digit is encoded and any other active input is ignored.

A circuit that switches digital data from several input lines onto a single output line in a specified time sequence.

A circuit that switches digital data from one input line onto a several output lines in a specified time sequence.


1. For the full-adder shown, assume the input bits are as shown with A = 0, B = 0, Cin = 1. The Sum and Cout will be

a. Sum = 0 Cout = 0

b. Sum = 0 Cout = 1

c. Sum = 1 Cout = 0

d. Sum = 1 Cout = 1


A

B

Σ

Cout

Σ A

B

Σ

Cout

Σ0

1

0

Sum

Cout

2. The output will be LOW if

a. A B

c. both a and b arecorrect

d. A = B


A1B1

A2B2

A3B3

A4B4

Output


3. If you expand two 4-bit comparators to accept two 8-bit numbers, the output of the least significant comparator is

a. equal to the final output

b. connected to the cascading inputs of the most significant comparator

c. connected to the output of the most significant comparator

d. not used



4. Assume you want to decode the binary number 0011 with an active-LOW decoder. The missing gate should be

a. an AND gate

b. an OR gate

c. a NAND gate

d. a NOR gate


A1

A0

A2

A3

X?


5. Assume you want to decode the binary number 0011 with an active-HIGH decoder. The missing gate should be

a. an AND gate

b. an OR gate

c. a NAND gate

d. a NOR gate


A1

A0

A2

A3

X?


6. The 74138 is a 3-to-8 decoder. Together, two of these ICs can be used to form one 4-to-16 decoder. To do this, connect

a. one decoder to the LSBs of the input; the other decoder to the MSBs of the input

b. all chip select lines to ground

c. all chip select lines to their active levels

d. one chip select line on each decoder to the input MSB



7. The decimal-to-binary encoder shown does not have a zero input. This is because

a. when zero is the input,all lines should be LOW

b. zero is not important

c. zero will produce illegal logic levels

d. another encoder is usedfor zero


A1

A0

A2

A3

1

2

3

45678

9


8. If the data select lines of the MUX are S1S0 = 11, the output will be

a. LOW

b. HIGH

c. equal to D0

d. equal to D3


MUX

12

0

3

10Data

select

Data inputs

Data outputD1

D0

D2D3

S1

S0


9. The 74138 decoder can also be used as

a. an encoder

b. a DEMUX

c. a MUX




10. The 74LS280 can generate even or odd parity. It can also be used as

a. an adder

b. a parity tester

c. a MUX

d. an encoder



Answers:

1. c

2. c

3. b

4. c

5. a

6. d

7. a

8. d

9. b

10. b


Digital Fundamentals

Tenth Edition

Floyd

Chapter 7




Mạch chốt( Latch)Mạch chốt là một dạng thiết bị lưu trữ thông tin tạm thời, có 2 trạng thái ổn định( lưỡng ổn). Mạch chốt là một dạng cơ bản của bộ nhớ.Mạch chốt RS là loại mạch chốt đơn giản nhất. Nó có thể được tạo thành từ các cổng NAND hoặc NOR. Mạch chốt RS dùng cổng NOR có các tín hiệu vào tích cực mức cao; mạch chốt RS dùng cổng NAND có các tín hiệu vào tích cực mức thấp.

NOR Active-HIGH Latch NAND Active-LOW Latch

R

S

Q Q

Q

S

RQ



Mạch chốt RS có các tín hiệu vào tích cực mức cao sẽ giữ nguyên một trạng thái ổn định khi cả hai tín hiệu vào đều có mức logic thấp.

Mạch chốt( Latch)

R

S

Q

Q

0 1

0

R

S

Q

Q

1

0

0

Giả sử ban đầu mạch chốt RS trong hình bên đang ở trạng thái RESET( Q=0). Để mạch chốt chuyển sang trạng thái Q=1, ta đưa tín hiệu mức cao vào đầu vào S, trong khi vẫn giữ mức logic thấp của đầu vào R.

0

0

1

01

0

Latch initially RESET

Latch initially SET

Để mạch chốt chuyển từ trạng thái Q=1 về lại trạng thái Q=0, ta đưa tín hiệu mức cao vào đầu vào RESET, trong khi vẫn giữ mức logic thấp của đầu vào S.


Mạch chốt RS có các tín hiệu vào tích cực mức thấp sẽ giữ nguyên một trạng thái ổn định khi cả hai tín hiệu vào đều ở mức cao.



Q

Q

1 1

01

0

1

Latch initially RESET

S

R

Q

Q

1

1

01

01

Latch initially SET

S

R

Giả sử mạch chốt trong hình bên đang ở trạng thái Q=0 và 2 tín hiệu vào đều đang ở mức cao. Để chuyển sang trạng thái Q=1, ta đặt mức logic 0 vào đầu vào S, trong khi giữ nguyên trạng thái logic 1 ở đầu vào R.Để đưa mạch chốt trở lại trạng thái Q=0, tín hiệu mức thấp được đưa tới cổng R, trong khi S vẫn ở mức cao.Không bao giờ được tích cực đồng thời cảhai tín hiệu đầu vào của mạch chốt RS!


Ví dụ mạch chốt có tín hiệu vào tích cực mức thấp: IC 74LS279A.

SummarySummarySummaryMạch chốt( Latch)

(5)

1S1(2)

(1)

(6)

1R

2S

2R

1S2(4)

(9)

(13)

(7)

(3)

(14)

3S1(11)

(10)

(15)3R

4S

4R

3S2(12)

1Q

2Q

74LS279A

IC 74LS279A bao gồm 4 mạch chốt RS, trong đó có 2 mạch chốt có 2 đầu vào S. Để SET một trong bốn mạch chốt, ta đưa mức logic thấp tới các đầu vào S của mạch chốt đó.

1

2

Position 1 to 2

Position 2 to 1

S

R

Q

VCC

Mạch chốt RS thường được dùng trong mạch “chống nẩy” phím như sau:

S

R

3Q

4Q



Mạch chốt có tín hiệu Enable được phát triển từ dạng mạch chốt cơ bản.Mạch chốt( Latch)

Mạch chốt có cấu trúc ở hình bên có thêm tín hiệu EN. Chỉ khi EN=1 thì mạch chốt mới thay đổi trạng thái theo các tín hiệu R, S.

Q

SQ

R

EN

Cho dạng sóng của các tín hiệu EN, S, R. Vẽ dạng sóng của tín hiệu Q?Nhớ rằng S, R chỉ tác động tới Q khi EN=1.

SR

ENQ



Mạch chốt( Latch)Mạch chốt D biến thể từ mạch chốt RS bằng cách kết hợp 2 đầu vào R, S thành một đầu vào D, như cấu trúc mạch dưới đây.

D

EN

Q

QQ

QD

EN

Quy tắc thay đổi trạng thái của mạch chốt D như sau:Q thay đổi theo D khi tín hiệu Enable tích cực



Mạch chốt( Latch)Bảng sự thật của mạch chốt D tóm tắt hoạt động của nó. Khi tín hiệu EN=0 thì trạng thái của mạch chốt không thay đổi, ta nói trạng thái của mạch được “chốt”.

Inputs

Comments

01X

END

110

Outputs

01Q0

QQ

10

Q0

RESETSETNo change



Q


Cho dạng sóng của các tín hiệu EN, D. Vẽ dạng sóng của tín hiệu Q?

QD

EN

EN

Q

D

Chú ý rằng trong những khoảng thời gian mà tín hiệu EN không tích cực thì đầu ra được “chốt”.



Flip-flopFlip-flop khác mạch chốt ở cách thức thay đổi trạng thái. Flip-flop là thiết bị hoạt động theo tín hiệu cho phép dạng xung: Trạng thái của flip-flop chỉ có thể thay đổi khi có sườn xung xuất hiện trên đầu vào cho phép.

D Q

C

Q

(a) Flip-flop tích cực theo sườn dương

D Q

C

Q

(b) Fip-flop tích cực theo sườn âm

Kí hiệu tín hiệu cho phép dạng sườn xung



Flip-flop

Dưới đây là bảng sự thật của flip-flop D tích cực theo sườn dương vàtích cực theo sườn âm. Sườn dương của tín hiệu cho phép được biểu diễn bằng mũi tên hướng lên; sườn âm của tín hiệu cho phép được biểu diễn bằng mũi tên hướng xuống. Đầu ra của flip-flop D tích cực theo sườn dương( âm) chỉ thay đổi theo đầu vào ở sườn dương( âm) của tín hiệu cho phép, trong các trường hợp khác đầu ra được “chốt”.

Inputs

Comments

1

CLKD

Outputs

1

QQ

0 SET0 0 1 RESET

Inputs

Comments

1

CLKD

Outputs

1

QQ

0 SET0 0 1 RESET

(a) Tín hiệu cho phép tích cực theo sườn dương

(b) Tín hiệu cho phép tích cực theo sườn âm



Flip-flop

Flip-flop JK có thể sử dụng linh hoạt hơn flip-flop D. Ngoài tín hiệu cho phép tích cực theo sườn xung, flip-flop JK còn có 2 tín hiệu vào là J và K. Khi J=K=1 thì flip-flop JK “lật” trạng thái khi có sườn xung tích cực tới chân tín hiệu cho phép. Dưới đây là bảng chân lý của flip-flop JK trong trường hợp tín hiệu cho phép tích cực theo sườn dương.

Inputs

Comments

1

1 11

CLKKJ

Outputs

1

QQ

Q0

Q0

Q0

Q0

0 SETToggle

0

0

00 0 1 RESET

No change



Flip-flop

Cho dạng sóng của các tín hiệu CLK, J, K. Vẽ dạng sóng của tín hiệu ra Q?

CLK

Q

K

J

CLK

K

J

Q

Q

Chú ý rằng tín hiệu ra chỉ thay đổi khi có sườn dương của tín hiệu cho phép.

Set Toggle Set Latch



Flip-flop

Flip-flop D không có chế độ lật như flip-flop JK, nhưng bằng cách nối đầu ra Q với đầu vào D thì ta có chế độ lật.

Ví dụ, nếu Q=0 thì Q=1, kéo theo D=1. Khi có sườn xung tiếp theo thì Q=D=1. Khi đó Q=0 và kéo theo D=0. Khi có sườn xung tiếp theo thìQ=D=0 và Q=1. Như vậy ta có chế độ lật.

CLK

D

CLK

Q

Q

Nối Flip-flop D để có

chế độ lật.



Flip-flop

Các đầu vào đồng bộ là các đầu vào chỉ tác động tới flip-flop ở sườn tích cực của tín hiệu cho phép. Ngoài các đầu vào đồng bộ, flip-flop thường có thêm các đầu vào không đồng bộ, là các đầu vào tác động tới đầu ra không phụ thuộc vào tín hiệu cho phép.

CLK

K

J

Q

Q

PRE

CLR

Hai tín hiệu vào không đồng bộ thường gặp là Preset( PRE) và Clear( CLR). Hai tín hiệu này thường tích cực mức thấp.



Flip-flopsFlip-flop

Cho dạng sóng của các tín hiệu vào. Vẽdạng sóng tín hiệu ra Q?

CLK

K

J

Q

Q

PRE

CLRSet Toggle Reset Toggle

Set

Set

Reset

LatchCLK

K

J

Q

PRE

CLR



Các thông số kỹ thuật của flip-flopThời gian trễ truyền( Propagation delay time) từ tín hiệu cho phép tới tín hiệu ra được định nghĩa là thời gian từ khi xung tín hiệu cho phép biến đổi qua mức 50% tới khi tín hiệu ra biến đổi qua mức 50%.

50% point on triggering edge

50% point

50% point on LOW-to-HIGH transition of Q

tPLH tPHL

CLK CLK

Q Q 50% point on HIGH-to-LOW transition of Q

Thời gian trễ truyền thông thường đối với các IC họ 74AHC là 4ns. Những IC đặc biệt có thể có thời gian trễ truyền nhỏ hơn nữa.



Flip-flop CharacteristicsCác thông số kỹ thuật của flip-flop

Thời gian trễ truyền từ tín hiệu vào không đồng bộ tới tín hiệu ra được định nghĩa là thời gian từ khi tín hiệu vào không đồng bộ biến đổi qua mức 50% tới khi tín hiệu ra biến đổi qua mức 50%.

50% point

tPLHtPHL

Q 50% point50% point

50% point

Q

PRE CLR



Các thông số kỹ thuật của flip-flop

Thời gian thiết lập( Set-up time) và thời gian giữ( hold time) là những khoảng thời gian cần thiết trước và sau khi có xung clock, mà dữ liệu phải ở trạng thái sẵn sàng để “nhớ” vào flip-flop.

DThời gian thiết lập là thời gian tối thiểu từ lúc có dữ liệu sẵn sàng tới lúc có xung clock.

CLK

Set-up time, ts

CLK

D

Hold time, tH

Thời gian giữ là thời gian tối thiểu mà dữ liệu còn phải tồn tại sau xung clock.



Flip-flop CharacteristicsCác thông số kỹ thuật của flip-flop

Một số thông số kỹ thuật khác bao gồm tần số tín hiệu clock lớn nhất, độrộng nhỏ nhất của các tín hiệu vào, công suất tiêu thụ,… Công suất tiêu thụ được tính bằng tích của điện áp cấp và dòng điện trung bình cần thiết.

Một tiêu chuẩn rất có ích dùng để so sánh các họ logic là tích tốc độ -công suất. Đó là tích của thời gian trễ truyền trung bình và công suất tiêu thụ trung bình, lấy đơn vị là đơn vị năng lượng.

Tính tích tốc độ-công suất của họ 74AHC, biết thời gian trễ truyền trung bình là 4.6ns, công suất tiêu thụtrung bình là 1.1mW?Tích tốc độ-công suất của họ 74AHC là 4.6ns x 1.1mW=5pJ



Ứng dụng của flip-flop

Các ứng dụng cơ bản của flip-flop là tạo các thiết bị lưu trữ thông tin tạm thời, ví dụ bộ chia tần, bộ đếm,…

D

C

R

D

C

R

D

C

R

D

C

R

Thông thường, trong ứng dụng tạo các thiết bị lưu trữ thông tin, một số flip-flop được ghép nối theo cách các đường tín hiệu thì song song, còn tín hiệu cho phép(clock) dùng chung. Dữ liệu được lưu trữ tới khi có xung clock tiếp theo.

Parallel data input lines

Clock

Clear

Output lines

Q0

Q1

Q2

Q3



Flip-flop ApplicationsỨng dụng của flip-flop

Bộ chia tần: 1 flip-flop JK ở chế độ lật có thể thực hiện chức năng chia tần số cho 2. Ghép nối tiếp các flip-flop JK hoạt động ở chế độlật ta có bộ chia tần số cho lũy thừa của 2.

Ví dụ: Trong sơ đồ ở hình bên, flip-flop thứ nhất chia tần số fin cho 2, sau đó tiếp tục đi qua flip-flop thứ 2 thì tần số fin được chia 4. Một ưu điểm của mạch chia tần là tạo ra các xung đối xứng.

HIGH HIGH

CLK

K

JQA

CLK

K

J

fin

QB fout

fin

fout



Mạch đa hài đơn ổn( One-Shot)Mạch đa hài đơn ổn( one-shot, monostable) là thiết bị chỉ có 1 trạng thái ổn định. Khi có tín hiệu đồng hồ, mạch đơn ổn chuyển sang trạng thái không ổn định trong khoảng thời gian xác định, sau đó tự quay về trạng thái ổn định.

Trigger

CEXTREXT

+V

CX

RX/CX

Q

QTrong hầu hết các mạch đa hài đơn ổn, thời gian mạch ở trạng thái không ổn định được xác định bởi mạch RC ngoài.

tW

Trigger

Q



Mạch đa hài đơn ổn( One-Shot)

Mạch đa hài đơn ổn kích thích lại được là loại mạch đơn ổn trảlời mọi kích thích, kể cả các kích thích xuất hiện trong thời gian mạch ở trạng thái không ổn định. Nếu có kích thích trong thời gian mạch ở trạng thái không ổn định thì khoảng thời gian của trạng thái không ổn định được mở rộng ra thêm bằng độ rộng xung.

Retriggers

tW

Trigger

Q

(Dạng sóng của mạch đơn ổn kích thích lại được)

Mạch đa hài đơn ổn không kích thích lại là loại mạch đơn ổn bỏqua các kích thích xuất hiện trong thời gian mạch ở trạng thái không ổn định.



Mạch đa hài đơn ổn( One-Shot)

Ví dụ ứng dụng mạch đa hài đơn ổn kích thích lại được: mạch phát hiện sự cố mất nguồn. Nếu nguồn điện ổn định thì sẽ cóchuỗi xung vuông đều đặn kích thích 1 mạch đa hài đơn ổn, làm cho đầu ra của mạch đa hài đơn ổn luôn ở trạng thái không ổn định. Nếu mất nguồn thì gây ra mất xung kích thích, và đầu ra của mạch đa hài đơn ổn trở về trạng thái ổn định. Đó là dấu hiệu để nhận biết sự cố mất nguồn.

tW

tW

tW

Retriggers Retriggers

Triggers derived from ac

Q

Missing trigger due to power failure

Power failure indication



Bộ định thời 555( Timer 555)

(7)

(6)

(2)

(3)

(5)

(4) (8)

(1)

Bộ định thời 555 có thể được cấu trúc thành nhiều dạng mạch khác nhau, kể cả cấu trúc thành mạch đa hài đơn ổn. Hình dưới là 1 mạch đa hài đơn ổn được cấu trúc từ bộ định thời 555. Độ rộng xung được xác định bởi R1, C1 theo công thức: tw = 1.1 x R1 x C1.

Tín hiệu kích thích có dạng xung âm.

RESETDISCH

THRES

TRIGGND

CONT

OUT

VCC

+VCC

tW = 1.1R1C1

C1

R1



The 555 timerBộ định thời 555( Timer 555)Xác định độ rộng xung trong trường hợp mạch như dưới đây?

(7)

(6)

(2)

(3)

(5)

(4) (8)

(1)

RESETDISCH

THRES

TRIGGND

CONT

OUT

VCC

+VCC

C1

R1

tW = 1.1R1C1

tW = 1.1R1C1 = 1.1(10 kΩ)(2.2 µF) =

10 kΩ

2.2 µF

24.2 ms

+15 V



The 555 timerBộ định thời 555( Timer 555)

Bộ định thời 555 có thể cấu trúc thành mạch đa hài dao động như sơ đồ dưới đây. Trong mạch, tụ C1 nạp qua điện trở R1, R2 và xả qua R2. Tần số dao động của mạch xác định theo công thức sau:

+VCC

( )1 2 1

1.442

fR R C

=+

(7)

(6)

(2)

(3)

(5)

(4) (8)

(1)

RESETDISCH

THRES

TRIGGND

CONT

OUT

VCC

C1

R1

R2Tần số và độ điền đầy xung được xác định từ các thành phần R1, R2 và C1.



The 555 timerBộ định thời 555( Timer 555)Với các thành phần cho trước, có thể xác định giá trị tần số từ đồ thị. Ngược lại, từ đồ thị cũng có thể chọn các thành phần sao cho mạch dao động với tần số mong muốn.

+VCC

10 MΩ

1 MΩ

100 kΩ

10 kΩ

1 kΩ

10

1.0

0.1

0.01

0.0010.1 1.0 10 100 1.0k 10k 100k

100

C1

(µF)

(7)

(6)

(2)

(3)

(5)

(4) (8)

(1)

RESETDISCH

THRES

TRIGGND

CONT

OUT

VCC

C1

R1

R2

f (Hz)



Latch

Bistable

Clock

D flip-flop

J-K flip-flop

A bistable digital circuit used for storing a bit.

Having two stable states. Latches and flip-flops are bistable multivibrators.

A triggering input of a flip-flop.

A type of bistable multivibrator in which the output assumes the state of the D input on the triggering edge of a clock pulse.

A type of flip-flop that can operate in the SET, RESET, no-change, and toggle modes.



Propagation delay time

Set-up time

Hold time

Timer

The interval of time required after an input signal has been applied for the resulting output signal to change.The time interval required for the input levels to be on a digital circuit.

The time interval required for the input levels to remain steady to a flip-flop after the triggering edge in order to reliably activate the device.

A circuit that can be used as a one-shot or as an oscillator.


1. The output of a D latch will not change if

a. the output is LOW

b. Enable is not active

c. D is LOW

d. all of the above



2. The D flip-flop shown will

a. set on the next clock pulse

b. reset on the next clock pulse

c. latch on the next clock pulse

d. toggle on the next clock pulse


CLK

D

CLK

Q

Q


3. For the J-K flip-flop shown, the number of inputs that are asynchronous is

a. 1

b. 2

c. 3

d. 4


CLK

K

J

Q

Q

PRE

CLR


4. Assume the output is initially HIGH on a leading edge triggered J-K flip flop. For the inputs shown, the output will go from HIGH to LOW on which clock pulse?

a. 1

b. 2

c. 3

d. 4


CLK

K

J

1 2 3 4


5. The time interval illustrated is called

a. tPHL

b. tPLH

c. set-up time

d. hold time


50% point on triggering edge

50% point on LOW-to-HIGH transition of Q

CLK

Q

?


CLK

D

?

6. The time interval illustrated is called

a. tPHL

b. tPLH

c. set-up time

d. hold time


7. The application illustrated is a

a. astable multivibrator

b. data storage device

c. frequency multiplier

d. frequency divider


HIGH HIGH

CLK

K

JQA

CLK

K

J

fin

QBfout


8. The application illustrated is a


b. data storage device



D

C

R

D

C

R

D

C

R

D

C

R

Parallel data input lines

Clock

Clear

Output lines

Q0

Q1

Q2

Q3


9. A retriggerable one-shot with an active HIGH output has a pulse width of 20 ms and is triggered from a 60 Hz line. The output will be a

a. series of 16.7 ms pulses

b. series of 20 ms pulses

c. constant LOW

d. constant HIGH



10. The circuit illustrated is a


b. monostable multivibrator



(7)

(6)

(2)

(3)

(5)

(4) (8)

(1)

RESETDISCH

THRES

TRIGGND

CONT

OUT

VCC

+VCC

C1

R1

R2


Answers:

1. b

2. d

3. b

4. c

5. b

6. d

7. d

8. b

9. d

10. a


Chương 8 Bộ đếm (Counter)






Đếm trong nhị phân

Chuối đếm nhị phân là một chuỗi tổ hợp các số 0 và1 như trình bày trong phân 2-2

LSB thay đổi với mỗigiá trị số đếm

Bit tiếp theo thay đổi 2 số 1

0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1

Bit cuối thay đổi theo 4 số 1



Đếm nhị phân

Bộ đếm có thể thiết lập cùng dạng nhị phân bằng các sửdụng các mức logic. Hình dưới mô tả dạng sóng số củacác giá trị đếm

0 1 0 1 0 1 0 1

0 0 1 1 0 0 1 1

0 0 0 0 1 1 1 1

LSB

MSB



Trong một bộ đếm 3 bit, xung đồng hồ chỉ tác động tạolên dạng sóng của LSB còn các xung sau sẽ được tạo radựa vào xung trước nó.

Bộ đếm không đồng bộ 3 bit

Hình dưới là một bộ đếm 3 bit đặc thù sử dụng 3 flip-flop J-K theo dạng lật

CLK

K0

J0

Q0

Q0

C C C

J1 J2

K1 K2

Q1 Q2

Q1

HIGH

Dạng sóng số được tạo ra như sau…



Bộ đếm 3 bit không đồng bộ

CLK

Q0

Q1

Q2

1 2 3 4 5 6 7 8

10 10 10 10 0

10 10 01010

00 11 01100

Xung Q0 được kích hoạt theo sườn lên của xung đồng hồ. Xung tiếp theo được kích hoạt dựa vào sườn xuống của Q0. Kết quả tạo lên xung của bộ đếm 3 bit



Trễ lan truyền (propagation delay)

Bộ đếm không đồng bộ có thể gọi là bộ đếm gợn (ripple counter) bởi vì các giai đoạn không cùng thay đổi vớinhững ứng dụng yêu cầu tốc độ đồng hồ cao thì đặc tínhnày là một bất lợi lớn cho bộ đếm không đồng bộ

Chú ý các giá trị trễbị cộng dồn khi màmôi giá trị kích hoạtở các giai đoạn sausẽ chậm hơn các giaiđoạn trước trong bộđếm này

CLK

Q0

Q1

Q2

1 2 3 4

Q0 trễ 1 Q1 trễ 2 và Q2 trễ 3 .



Bộ đếm thập phân không đồng bộ

Bộ đếm này sử dụng mã hóa từng phần để lập lại quátrình đếm về 0 sau khi đếm đến giá trị 1001. Các flip-flop được kích hoạt ở sườn lên do đó xung đồng hồđược đếm dựa vào các đầu ra Q. Các quá trình đếmđến một số cố định nào đó có thể sử dụng kỹ thuật này

CLK

K0

J0Q0

C C C

J1 J2

K1 K2

Q1 Q2

HIGH

C

J3

K3

Q3

CLR

Sóng xung sẽ có dạng như sau…



Bộ đếm thập phân không đồng bộ

Khi Q1 và Q3 cùng ở mức cao HIGH, bộ đếm sẽ bị xóado xung “glitch” trên xung đồng hồ

1 2 3 4 5 6 7 8 9 10

Glitch

Glitch

CLK

CLR

Q0

Q1

Q2

Q3

Glitch

Glitch



Bộ đếm không đồng bộ sử dụng Flip-flops kiểu DD flip-flop có thể đảo trạng thái và sử dụng như một bộ đếm khôngđồng bộ bằng cách nối đầu ra Q vào lại đầu D. Bộ đếm trong slide nàyđược mô phỏng trong phần mềm Multisim.

Slide tiếp theo mô tả dạng sóng …

MSBLSB

Nối Q với Dđảo trạng tháicủa D flip-flop



CLK

LSB

MSB

CLR

Chuỗi đếm là 0 – 2 – 1 – (CLR) (lặp lại)…

Chú ý rằng trạng thái tức thời này sẽ xóa bộ đếm



Bộ đếm không đồng bộ 74LS93A74LS93A có một bộ lật riêng là flip-flop J-K được kích hoạtbởi xung đồng hồ CLK A và 3 flip-flop khác được kích hoạtcủa CLK B. Bộ đếm này có thể mở rộng thành bộ đếm 4 bit bằng việc nối đầu raQ0 với đầu vào CLK B. Hai đầu vào được cung cấp để xóa bộ đệm.

(9)(12) (8) (11)

(1)

(14)

(2)

(3)

CLK A

K0

J0

C C C

J1 J2

K1 K2

C

J3

K3

CLK B

RO (1)RO (2)

Các đầu vào củaJ and K inputs được nối lên mứccao. Q3Q0 Q1 Q2



Bộ đếm đồng bộ

Trong một bộ đếm đồng bộ tất cả các flip-flops được giữnhịp bởi một xung đồn hồ chung. Bộ đếm đồng bộ khắcphục yếu điểm của bộ đếm không đồng bộ về thời gian trễ, nhưng chúng lại yêu cầu nhiều mạch để điều khiển sự thayđổi trạng thái.

K0

J0

Q0

C C C

J1 J2

K1 K2

Q0Q1Q0 Q1 Q2

CLK

HIGHBộ đếm nhị phân đồngbộ 3 bit có cùng dạngvới bộ đếm nhị phânkhông đồng bộ 3 bit trình đã trình bày.

Phân tích các biểu thức logic?



Phân tích bộ đếm không đồng bộÁp dụng kỹ thuật dạng bảng dùng để phân tích bộ đếm đồng bộ ởslide trước. Bắt đầu bằng việc thiết lập các giá trị đầu ra như trongbảng, rồi tiếp đó điền các biểu thức logic cho các đầu vào.

Q2 Q1 Q0 J2 = Q0Q1 K2 = Q0Q1 J1 = Q0 K1 = Q0 J0 = 1 K0 = 1

Đầu ra Giá trị logic cho đầu vào

1. Đưa vào bộ đếm giá trị bấtkỳ sua đó xác định giá trị đầuvào cho trạng thái đó

0 0 0 0 0 0 0 1 1

2. Sử dụng các giá trị đầu vàomới cho giá trị tiếp theo: Q2 vàQ1 sẽ chốt và Q0 đổi trạng thái

0 0 1 0 0 1 1 1 1

3. Thiết lập mộtnhóm đầu vào chogiá trị đầu ra hiện tại

Bảng hoàn thiện…

0 1 0 4. Q2 sẽ được chốt lại nhưng Q1 và Q0 sẽ đổi trạng thái.



Phân tích bộ đếm đồng bộ

Đầu ra Giá trị logic đầu vào

0 0 0 0 0 0 0 1 1

0 0 1 0 0 1 1 1 1

0 1 0

Q2 Q1 Q0 J2 = Q0Q1 K2 = Q0Q1 J1 = Q0 K1 = Q0 J0 = 1 K0 = 1

0 0 0 1 10

1 1 1 1 110 1 1

1 0 0 1 10 0 0 0

1 0 1 0 0 1 1 11

1 1 0 0 0 0 1 10

1 1 1 1 1 1 1 11

0 0 0 Trạng thái này của các biến là do bộ đếm sẵnsàng để đếm lại. …


J0 Q0

C

K0 Q0

HIGH

CLK

FF0

J1 Q1

C

K1 Q1

FF1

J2 Q2

C

K2 Q2

FF2

J3 Q3

C

K3 Q3

FF3

Q1Q0 Q2Q1Q0G1 G2


Một bộ đếm đồng bộ 4 bit

Q0

Q1

Q2

Q3

Bộ đếm 4 bít nhiều hơnbộ đếm 3 bit một cổngAND. Phần được tô màulà phần mà các giá trị đầura của cổng AND là caodẫn tới các FF tiếp theođổi trạng thái


Với một vài phần tử logic thêm bộ đếm nhị phân có thểlà bộ đếm đồng bộ hệ 10 dùng mã BCD. Sau khi đạt tớigiá trị 1001 thì bộ đếm sẽ tự trở về giá trị 0000.

CLK

J0

K0

C

HIGH

FF0 FF1 FF2 FF3

Q3

Q0

Q0

J1

K1

C

Q1

Q1

J2

K2

C

Q2

Q2

J3

K3

C

Q3

Q3

Cổng này phát hiện giá trị 1001, và làm FF3 đổi trạng thái ởxung đồng hồ tiếp theo. FF0 đổi trạng thái ở mọi xung đồnghồ. Vì vậy giá trị đếm sẽ bắt đầu đếm từ qua 0000.


Bộ đếm hệ 10 dùng mã BCD

Q0

Q3


Sóng xung của bộ đếm hệ 10 dùng mã BCD:


BCD Decade Counter

1 2 3 4 5 6 7 8

10 10 10 10 0

10 10 01010

00 11 01100

9 10

00 00 1 1000

1

0

0

0

0

0

0

0

Dạng sóng này có thể có được từ IC đếm không đồng bộ 74LS90. hoặc 74LS390. Những IC này cho phép nối tầng. Nó chạy chậm hơncác bộ đếm đồng bộ (tần số đếm tối đa là 35MHz) nhưng đơn giảnhơn.

CLK

Q0

Q1

Q2

Q3



Bộ đếm nhị phân đồng bộ 4 bit74LS163 là bộ đếm đồng bộ nhị phân 4 bit với một số tính năngthêm so với một bộ đêm cơ bản. Nó có đầu vào dạng song song, mộtđầu vào CLR, một chân đầu ra dạng đếm không đồng bộ. Chân nàysẽ có được kích hoạt khi bộ đếm đếm đến giá trị giới hạn

CTR DIV 16(1)(9)

(7)(10)

C(2)

(3) (4) (5) (6)

(14) (13) (12) (11)

TC = 15(15)

Data inputs

CLRLOADENTENPCLK

RCO

Q0 Q1 Q2 Q3

D0 D1 D2 D3

Ví dụ về dạng sóng củaIC này…

Data outputs



Data inputs

Data outputs

CLR

LOAD

ENTENPCLK

RCO

Q0

Q1

Q2

Q3

D0

D1

D2

D3

Xóa Đặt

Đếm trễ

12 13 14 15 0 1 2



Bộ đếm đồng bộ xuôi/ngược

Bộ đếm này có khả năng làm tăng giá trị theo 2 hướng tănghoặc giảm tùy thuộc vào một giá trị điều khiển đầu vào

CLK

Q0 Q1

Q2

K0

J0

C C C

J1 J2

K1 K2

HIGH

UP/DOWN

UP

DOWN

FF0 FF1 FF2

Q0.UP

Q0.DOWN

Q0 Q1 Q2

Ví dụ về mô phỏng trên multisim …



Up/Down Synchronous Counters

UP/DOWN

Q0

Q1

Q2

Count up Count down



Thiết kế bộ đếm đồng bộ

Hầu hết các yêu cầu của một bộ đếm đồng bộ có thểthấy được ở các IC. Trong trường hợp khi một chuỗi cáctrạng thái đặc biệt cần thiết, có thể tiến trình thiết kếtừng bước để có được bộ đếm mong muốn.Ví dụ thiết kế mã Gray

Bảng trạng thái:Sơ đồ trạng thái:Present State Next StateQ2 Q0

0 00 10 10 0

Q1

0011

1 011 111 101 00

Q2 Q0

0 10 10 01 0

Q1

0111

1 111 101 000 00

001

011

010110

100

101

111

000



Các bộ đếm đồng bộ xuôi/ngược

74HC191 có cùng các đầuvào và đầu ra nhưng là bộđếm xuôi ngược đồng bộ.

(10)(15)

(4)(5)

(11)(14)

(1) (9)

(3) (2) (6) (7)

(12)

(13)

Data inputs

Data outputs

MAX/MIN

CLK

Q0 Q1 Q2 Q3

LOAD

CTEN

RCO

D/U

D0 D1 D2 D3

C

CTR DIV 10

74HC190

(10)(15)

(4)(5)

(11)(14)

(1) (9)

(3) (2) (6) (7)

(12)

(13)

Data inputs

Data outputs

MAX/MIN

CLK

Q0 Q1 Q2 Q3

LOAD

CTEN

RCO

D/U

D0 D1 D2 D3

C

CTR DIV 16

74HC191

74HC190 là bộ đếm đồng bộ hệ10 xuôi/ngược tốc độ cao với khảnăng đưa dữ liệu vào dạng song song và cũng kích hoạt đầu rakhông đồng bộ (RCO) ở mức thấpvà giá trị MAX/MIN output khi bộđếm tới giá trị giới hạn .



Thiết kế bộ đếm đồng bộ

Bảng thay đổi trạng thái của J-K mô tả tất cả các tổ hợpcủa các giá trị đầu ra hiện tại (QN) và giá trị đầu ra tiếptheo (QN+1) bên trái. Các giá trị đầu vào tạo ra sự thay đổinày ở cột bên phải. Khi một flip-flop được tác động từxung đồng hồ giá trị đầu vào J và Kcần thiết cho các chuyển đổi nàyđược đưa vào bìa K-map.

Q2Q1Q0

0

00

0 1

01

11

10

1

0

X

X

X

X

J0 map

Q2Q11

Q2Q1

Giá trị logic mỗi đầu vào đượcđọc và mạch logic sẽ được thiếtlập (ví dụ về đếm mã Gray)…

OutputTransitions

Flip-FlopInputs

QN QN+1

0 00 11 01 1

J K

0 X1 XX 1X 0Ví dụ của bìa

ứng với J0:



Synchronous Counter Design

CLK

Q0 Q1

Q2

K0

J0

C C C

J1 J2

K1 K2

FF0 FF1 FF2

Q0 Q1 Q2

Có thể kiểm tra mạch bằng Multisim trước khi thực hiện



Q0

Q1

Q2


16

ƒin

256ƒin

HIGH

CLK Q0 Q1 Q2C

Counter 1 Counter 2

C

CTEN CTENCTR DIV 16 CTR DIV 16

Q3 Q0 Q1 Q2 Q3

TC TC

fin

a) Mỗi bộ đếm chia tần số cho 16 vì vậy giá trị đếm tối đalà 162 = 256.

Xếp tầng là phương pháp cho phép xây dựng bộ đếm số lớn hơn. Các IC đếm đồng bộ, bộ đếm tiếp theo chỉ được kích hoạt khi bộđếm trước đã đạt tới giá trị tới hạn.


Các bộ đếm xếp tầng

a) Xếp tầng 2 bộ đếm DIV 16. Giá trị đếm tối đa = ? b) Nếu fin =100 kHz, Tính fout?

fout

b) Tần số đầu ra là 100 kHz/256 = 391 Hz


Giải mã là nhận diện các số nhị phân và có thể làm bằngcác mạch AND

HIGH

CLK11 1

LSB MSB

Decoded 4

Q Q

Q

0 1

2

Q Q2 1 0Q

C

J2

K2

Q2

Q2

C

J1

K1

Q1

Q1

C

J0

K0

Q0

Q0


Giải mã hóa bộ đếm

Số được giải mã ở đây = ?


Bộ đếm thập phân ở phần trước có thể sử dụng như bộgiải mã từng phần để phát hiện ra giá trị 1001 (Quan sátcác giá trị MSB và LSB). Điều này hoàn toàn làm đượcvì đó là lần đầu tiên tổ hợp này xuất hiện trong mộtchuỗi các tổ hợp.

CLK

J0

K0

C

HIGH

FF0 FF1 FF2 FF3

Q3

Q0

Q0

J1

K1

C

Q1

Q1

J2

K2

C

Q2

Q2

J3

K3

C

Q3

Q3


Giải mã từng phần

Phát hiện số 1001 bằng quan sát 2 bit


Bộ đếm chia 60 sử dụng số mã hóa để xóa đi 10 bộđếm khi gí trị 6 được đếm tới.

CLR CTR DIV 6

HIGH CTEN

C

Q3

CTR DIV 10

Q2 Q1 Q0

CTEN TC = 9RCO

C

CLK

units

CLR CLR

To nextcounter

Q3 Q2 Q1 Q0

Decode 6

Decode 59

TC = 59To ENABLEof next CTR

tens

Đặc tính này giúp giảm tần số trong một mạch số. Ví dụ có thể giảmtần số của 1 mạch từ 60 Hz xuống 1 Hz.


Reset bộ đếm với bộ giải mã


Show how to decode state 5 with an active LOW output. HIGH

CLK11 1

LSB MSB

Decoded 5

Q

Q

Q0

1

2

Q Q2 1 0Q

C

J2

K2

Q2

Q2

C

J1

K1

Q1

Q1

C

J0

K0

Q0

Q0

Notice that a NAND gate was used to give the active LOW output.


Counter Decoding



Logic Symbols

Dependency notation allows the logical operation of a device to be determined from its logic symbol.

(2)

(10)(7)

(1)(9)

(15)

+

(3) (14)

(4) (13)

(5) (12)

(6) (11)

[1]

[2]

[4]

[8]

1, 5 D

(1)(9)

(2)

(3) (4) (5) (6)

(14) (13) (12) (11)

(15)(7)

(10)

CLK

Q0

LOADRCO

D0 D1 D2 D3

ENTD0

D1

D2

D3

Q0

Q1

Q2

Q3

RCO

CLR

ENP

CLK

ENTENP

LOADCLR

C

C5/2,3,4

5CT = 0M1M2G3G4

CTR DIV 16

CTR DIV 16

Common control block

Q1 Q2 Q3



Asynchronous

Modulus

Synchronous

Terminal count

State machine

Cascade

Not occurring at the same time.

The number of unique states through which a counter will sequence.

Occurring at the same time.

The final state in a counter’s sequence.

A logic system exhibiting a sequence of states or values.

To connect “end-to-end” as when several counters are connected from the terminal count output of one to the enable input of the next counter.


1. The counter shown below is an example ofa. an asynchronous counterb. a BCD counterc. a synchronous counterd. none of the above


CLK

K0

J0

Q0

Q0

C C C

J1 J2

K1 K2

Q1 Q2

Q1

HIGH


2. The Q0 output of the counter showna. is present before Q1 or Q2

b. changes on every clock pulsec. has a higher frequency than Q1 or Q2

d. all of the above


CLK

K0

J0

Q0

Q0

C C C

J1 J2

K1 K2

Q1 Q2

Q1

HIGH


3. To cause a D flip-flop to toggle, connect the

a. clock to the D input

b. Q output to the D input

c. Q output to the D input

d. clock to the preset input



4. The 7493A asynchronous counter diagram is shown (J’s and K’s are HIGH.) To make the count have a modulus of 16, connect

a. Q0 to RO(1) and RO(2) tob. Q3 to RO(1) and RO(2)c. CLK A and CLK B togetherd. Q0 to CLK B



HIGH

CLK

C

J2

K2

Q2

Q2

C

J1

K1

Q1

Q1

C

J0

K0

Q0

Q0


FF0 FF1 FF2

5. Assume Q0 is LOW. The next clock pulse will cause a. FF1 and FF2 to both toggleb. FF1 and FF2 to both latchc. FF1 to latch; FF2 to toggled. FF1 to toggle; FF2 to latch

LOW


6. A 4-bit binary counter has a terminal count of a. 4b. 10c. 15d. 16


7. Assume the clock for a 4-bit binary counter is 80 kHz. The output frequency of the fourth stage (Q3) isa. 5 kHzb. 10 kHz c. 20 kHzd. 320 kHz


8. A 3-bit count sequence is shown for a counter (Q2 is the MSB). The sequence is

a. 0-1-2-3-4-5-6-7-0 (repeat)b. 0-1-3-2-6-7-5-4-0 (repeat)c. 0-2-4-6-1-3-5-7-0 (repeat)d. 0-4-6-2-3-7-5-1-0 (repeat)


Q0

Q1

Q2


9. FF2 represents the MSB. The counts that are being decoded by the 3-input AND gates are

a. 2 and 3b. 3 and 6c. 2 and 5d. 5 and 6


CLK

HIGH

FF0 FF1 FF2

Q

Q

0

0

Q

Q

Q

Q

2

2

1

1J0 Q0

C

K0 Q0

J1 Q1

C

K1 Q1

J2 Q2

C

K2 Q2


10. Assume the input frequency (fin) is 256 Hz. The output frequency (fout) will be

a. 16 Hzb. 1 kHzc. 65 kHzd. none of the above


16

ƒin

256ƒin

HIGH

CLK Q0 Q1 Q2C

Counter 1 Counter 2

C

CTEN CTENCTR DIV 16 CTR DIV 16

Q3 Q0 Q1 Q2 Q3

TC TC

fin

fout


Answers:

1. a

2. d

3. c

4. d

5. b

6. c

7. a

8. b

9. b

10. d



Tenth Edition

Floyd

Chapter 9




Các hoạt động thanh ghi dịch cơ bản

Thanh ghi dịch được cấu tạo từ các flip-flop theo các cách sắp xếp khác nhau, để thực hiện các chức năng lưu trữ và dịch chuyển dữ liệu. Một sốdạng dịch chuyển dữ liệu được minh họa dưới đây:

Data in

Data in

Data in

Data out Data out Data out

Data out Data out

Serial in/shift right/serial out Serial in/shift left/serial out Parallel in/serial out

Parallel in/parallel outSerial in/parallel out Rotate right Rotate left

Data in

Data in



Thanh ghi dịch vào nối tiếp ra nối tiếpCác thanh ghi dịch được sản xuất thành các IC. Nhưng ta cũng có thểcũng có thể ghép các FF thành thanh ghi dịch. Dưới đây là ví dụ ghép 5 FF thành thanh ghi dịch vào nối tiếp ra nối tiếp 5 bit.

Mỗi xung clock sẽ dịch chuyển 1 bit tới FF tiếp theo.

C

FF0

CLK

C

FF1

C

FF2

C

FF4

D0 D1 D2 D4

Serialdataoutput

Serialdatainput

C

FF3

D3 Q4Q0 Q1 Q2 Q31 1 1 1 1 1

CLKCLKCLKCLKCLK



Ứng dụng cơ bảnMột ứng dụng của thanh ghi dịch là chuyển dạng dữ liệu nối tiếp thành dạng dữ liệu song song.

Ví dụ, giả sử số nhị phân 4 bit 1011 được nạp vào tuần tự, mỗi xung clock cho phép nạp 1 bit.

C

FF0

CLK

C

FF1

C

FF2

D0 D1 D2

Serialdatainput

C

FF3

D3Q0 Q1 Q2 Q31

C

FF0

CLK

C

FF1

C

FF2

D0 D1 D2

Serialdatainput

C

FF3

D3Q0 Q1 Q2 Q30 1

C

FF0

CLK

C

FF1

C

FF2

D0 D1 D2

Serialdatainput

C

FF3

D3Q0 Q1 Q2 Q31 0 1

C

FF0

CLK

C

FF1

C

FF2

D0 D1 D2

Serialdatainput

C

FF3

D3Q0 Q1 Q2 Q31 1 0 1

C

FF0

CLK

C

FF1

C

FF2

D0 D1 D2

Serialdatainput

C

FF3

D3Q0 Q1 Q2 Q31X 1 0 1

C

FF0

CLK

C

FF1

C

FF2

D0 D1 D2

Serialdatainput

C

FF3

D3Q0 Q1 Q2 Q31X 1 0 1

CLKCLKCLKCLK

Sau 4 xung clock, dữ liệu sẵn sàng ở cổng ra song song.



Thanh ghi dịch 74HC164AIC 74HC164A là thanh ghi loại CMOS 8-bit vào nối tiếp ra song song. Điện áp cấp VCC có thể dao động từ +2.0 V tới +6.0 V.

Một trong hai đầu vào dữ liệu có thể được sử dụng làm tín hiệu chophép tích cực mức cao. Nếu chức năng cho phép không cần thiết thìmột trong hai đầu vào dữ liệu có thể được nối với VCC. Ngoài ra IC có đầu vào xóa dữ liệu không đồng bộ CLR. Tín hiệu clock tích cựctheo sườn dương.

(1)

(2)

(9)

(8)

S

C C C C

R

S S S S

C C C C

S S S

(3) (4) (5) (6) (10) (11) (12) (13)

R R R R R R R

CLK

Q0 Q1 Q2 Q3

CLR

Q4 Q5 Q6 Q7

Serial inputs

AB



Dạng sóng của 74HC164A

Trong ví dụ này, đầuvào dữ liệu B được sửdụng như đầu vào chophép tích cực mức cao. CLK

Q0

Q1

Q2

Q3

CLR

Q4

Q5

Q6

Q7

Serial inputs

A

B

Outputs

Clear Clear

Đối với các IC, cácđầu vào không sửdụng nên được nối vớiVCC hoặc GND để cómức logic xác định; vàcác đầu ra không sửdụng nên để hở.



Thanh ghi dịch vào song song ra nối tiếpThanh ghi dịch có thể sử dụng để chuyển đổi dữ liệu song song thànhnối tiếp. Dưới đây là 1 cách cấu trúc thanh ghi dịch vào song song ranối tiếp.

C

D

G2

C

D

G5

C

D

G3G6

C

D

G4G7G1

FF0 FF1 FF2 FF3

D0 D1 D2 D3

Q0 Q1 Q2 Q3

SHIFT/LOAD

CLK

Serial data out



Thanh ghi dịch 74HC165IC 74HC165 là thanh ghi loại CMOS 8-bit vào song song ra nối tiếp. Kíhiệu logic của IC 74HC165 như sau:

C

SRG 8(1)

(10)(15)(2)

(11) (12) (13) (14) (3) (4) (5) (6)(9)

(7)

D0 D1 D2 D3 D4 D5 D6 D7

Q7

Q7

SH/LD

CLK

SERCLK INH

Các tín hiệu clock( CLK) và clock inhibit( CLKINH) được đưa tới mộtcổng OR, một trong hai tín hiệu này có thể được sử dụng làm tín hiệucho phép tích cực mức thấp đối với tín hiệu xung nhịp. Dữ liệu đượcnạp vào theo cách không đồng bộ khi tín hiệu SH/LD=0, và được dịchtới đầu ra của thanh ghi theo cách đồng bộ khi SH/LD=1 vào thời điểmcó sườn dương của tín hiệu xung nhịp.



Ví dụ sau là một mạch mô phỏng trên Multisim. Bộ tạo tín hiệu XWG1 được sử dụng để tạo ra dữ liệu song song 8 bit đưa tới đầu vào củathanh ghi dịch 74HC165.

MSB

Dữ liệu vào song song được nạpkhi J1= LOW

Q7 được kí hiệu làQH in Multisim

Thanh ghi dịch 74HC165


SummarySummarySummaryThanh ghi dịch 74HC165

Dưới đây là dạng sóng quan sát được trên khối oscilloscope XSC1. Bit MSB = HIGH và xuất hiện trên đầu ra Q7 ngay khi tín hiệu LOAD = LOW.

Load

Q7

Clk

MSB



Thanh ghi dịch hai chiều

Thanh ghi dịch hai chiều có thể dịch chuyển dữ liệu theo cả hai chiềutrái/phải nhờ sử dụng thêm tín hiệu RIGHT/LEFT.

Dưới đây là dạng sóng mô phỏng trên Multisim. Chú ý rằng mứclogic HIGH từ đầu vào dữ liệu nối tiếp đầu tiên sẽ được dịch từ Q3 tới Q0, khi tín hiệu RIGHT/LEFT=0.

CLKRIGHT/LEFTSerial data in

Q0Q1Q2Q3

Shift rightShift left



Dạng sóng sẽ thay đổi thế nào nếu đảo ngược mức logic củatín hiệu RIGHT/LEFT?

Thanh ghi dịch hai chiều

Dạng sóng khi đó sẽ như dưới đây:

CLKRIGHT/LEFTSerial data in

Q0Q1Q2Q3

Shift rightShift leftShift right Shift left



Thanh ghi dịch đa năng

Các thanh ghi dịch đa năng có khả năng vào/ra dữ liệu theo cả haicách nối tiếp hoặc song song. IC 74HC194 là ví dụ thanh ghi đanăng và có thể dịch chuyển dữ liệu theo cả hai chiều.

(1)

(15) (14) (13) (12)

(3) (4) (5) (6)

(9)(10)

(2)

(7)

(11) C

SRG 4

D0 D1 D2 D3

Q0 Q1 Q2 Q3

SR SER

S1

S0

CLR

SL SER

CLK

Ví dụ dạng sóng ở slide tiếp theo…



Thanh ghi dịch đa năng

Paralleldata

inputs

Shift right

Modecontrolinputs

Paralleloutputs

Clear Load

Shift left Inhibit

Clear

CLR

S1

SR SER

SL SER

D0

D1

D2

D3

Q0

Q1

Q2

Q3

S0

CLK

Serialdata

inputs



Bộ đếm sử dụng thanh ghi dịchThanh ghi dịch có thể tạo thành các bộ đếm. Hai dạng bộ đếm sửdụng thanh ghi dịch quan trọng là bộ đếm Johnson và bộ đếmvòng( ring counter).

C

Q0

FF0

CLK

C

Q1

FF1

C

FF2

C

Q3

FF3

D0 D1 D2 D3Q2

Q3 Q3

Bộ đếm Johnson có thể tạothành từ dãy các flip-flip D;

C

Q0

FF0

CLK

C

Q1

FF1

C

FF2

C

Q3

FF3

J 0 J 1 J 2 J 3Q2

Q0 Q1K0 K1 K2 K3Q2 Q3Q

Q

3

3Hoặc có thể tạo thành từdãy các flip-flop JK, vớicác đầu ra Q3 và Q3 đượcmắc phản hồi về các đầuvào J, K.


C

Q0

FF0

J 0

Q0K0

C

Q1

FF1

J1

Q1

K1

C

FF2

J2Q2

K2Q2

C

Q3

FF3

J3

K3

Q3

QQ

33


Bộ đếm Johnson

“twist”

Dưới đây cấu trúc bộ đếm Johnson được vẽ lại( không vẽ tín hiệuclock). Từ cách vẽ này mà bộ đếm Johnson còn được gọi là bộ đếmvòng xoắn.



Bộ đếm JohnsonBộ đếm Johnson được sử dụng khi trình tự các trạng thái thay đổi thỏamãn điều kiện: mỗi lần thay đổi trạng thái chỉ làm thay đổi 1 bit, ngoàira số trạng thái là hữu hạn( 2n, trong đó n là số bit)

5 trạng thái đầu của bộ đếm Johnson 4 bit, đếm từ 0 được minh họa ở hình bên: CLK Q0 Q1 Q2 Q3

0 0 0 01 0 0 01 1 0 01 1 1 01 1 1 10 1 1 1 0 0 1 1 0 0 0 1

01234567Xác định 3 trạng thái còn lại?



Bộ đếm vòngBộ đếm vòng cũng có thể tạo thành từ các flip-flop D hoặc các flip-flop JK.

C

Q0

FF0

CLK

C

Q1

FF1

C

FF2

C

Q3

FF3

D0 D1 D2 D3Q2Q3Hình bên minh họa bộ đếm

vòng 4 bit được tạo thànhtừ các flip-flop D.

C

Q0

FF0

CLK

C

Q1

FF1

C

FF2

C

Q3

FF3

J 0 J 1 J 2 J 3Q2


Q

3

3Cũng giống bộ đếmJohnson, bộ đếm vòng ởtrên cũng có thể tạo thànhtừ các flip-flop JK.



Bộ đếm vòngDưới đây vẽ lại cấu trúc bộ đếm vòng( không vẽ tín hiệu clock). Từcách vẽ này ta có thể hiểu nguồn gốc của cách gọi tên: bộ đếm vòng.

C

Q0

FF0

J 0

Q0K0

C

Q1

FF1

J1

Q1

K1

C

FF2

J2Q2

K2Q2

C

Q3

FF3

J3

K3

Q3

QQ

33

Nhưng nó có ưu điểm là tự giải mã, tức là mỗi trạng thái tương ứng vớimột tổ hợp bit duy nhất ở đầu ra.

Nhược điểm của bộ đếm vòng làcần phải nạp dữ liệu ban đầu. Ngoài ra số trạng thái của bộđếm vòng còn ít hơn số trạngthái của bộ đếm Johnson( n, vớin là số flip-flop)


SummarySummarySummaryBộ đếm vòng

Thông thường, bộ đếm vòng dịch chuyển một bit 1, hoặc một bit 0 quay vòng giữa các flip-flop. Dưới đây là dạng sóng của bộ đếmvòng 8 bit, dịch chuyển bit 1.

1 2 3 4 7 8 9 105 6CLK

Q0

Q1

Q3

Q4

Q2

Q5

Q6

Q7



Ứng dụng của thanh ghi dịchThanh ghi dịch có thể được sử dụng để làm trễ một tín hiệu số đi mộtkhoảng thời gian xác định.

Một thanh ghi dịch 8 bit, vào nối tiếp - ra nối tiếp có tínhiệu clock 40MHz. Tính thời gian trễ của một tín hiệu sốkhi truyền qua nó?

Q7

Q7

AB

Data out

CLK40 MHz

Data in

CLK

Data in

Data outtd

C

SRG 8

Thời gian trễ cho 1 xungclock là: 1/40MHz = 25ns.

Thời gian trễ tổngcộng là: 8 x 25 ns = 200 ns

25 ns

= 200 ns



Ứng dụng của thanh ghi dịchData bus

Serial data inSerial data out

CLK CLK

Receiverdata register

Transmitterdata register

Buffers

Transmittershift register

Receivershift register

UART (Universal Asynchronous Receiver Transmitter): là thiết bị chuyển đổi dữ liệutừ nối tiếp sang song song và từ ngược lại, từ song song sang nối tiếp.

UART thường được sử dụng trong cáchệ thống nhỏ, ở đó 1 thiết bị phải giaotiếp với các thiết bị khác. Dữ liệu song song được chuyển thành dạng nối tiếpkhông đồng bộ và được truyền đi. Địnhdạng dữ liệu nối tiếp như sau:

D7 D6 D5 D4 D3 D2 D1 D0t

Start

Bit (0)Stop Bits (1)



Mã hóa bàn phím

Có thể sử dụng bộ đếm vòng để mã hóa phím bấm.

Ví dụ: 2 thanh ghi dịch 74HC195 được nối mạch thành bộ đếmvòng 8 bit, dịch chuyển bit 0. Khi bit 0 dịch chuyển, nó “quét” bànphím để tìm ra hàng có phím được nhấn. Khi phát hiện hàng cóphím được nhấn, cột tương ứng sẽ được nối tới hàng đó. Kết hợphàng và cột ta sẽ nhận ra phím được nhấn. Sơ đồ mạch có trongslide tiếp theo…

© 2009 Pearson Education, Upper Saddle River, NJ 07458. All Rights ReservedFloyd, Digital Fundamentals, 10th ed © 2008 Pearson Education

Q0 Q1 Q2 Q3 Q4 Q5

D0 D1 D2 D3 D4 D5

Q5 Q6 Q7Q4Q1 Q2 Q3

D4 D5 D6 D7D1 D2 D3

Q

COLUMN encoder74HC147

1 2 3 4 5 6 7 8

1 2 4

ROW encoder74HC147

1 2 3 4 5 6 7 8

1 2 4

Key code register74HC174

QC

Clock inhibit

+V

One-shots To ROM

Switch closure

Q

D0

Q0

JK

C

SRG 474HC195

JK

C

SRG 474HC195CLK

(5 kHz)

Power on LOADSH/LD +VCC

Ring counter

CC


Key TermsKey TermsKey Terms

Register

Stage

Shift

Load

Bidirectional

One or more flip-flops used to store and shift data.

One storage element in a register.

To move binary data from stage to stage within a shift register or other storage device or to move binary data into or out of the device.

To enter data in a shift register.

Having two directions. In a bidirectional shift register, the stored data can be shifted right or left.


1. The shift register that would be used to delay serial data by 4 clock periods is

a. c.

b. d.


Data in

Data in

Data in

Data in

Data out Data out

Data out Data out


2. The circuit shown is aa. serial-in/serial-out shift registerb. serial-in/parallel-out shift registerc. parallel-in/serial-out shift registerd. parallel-in/parallel-out shift register

D0 D1 D3

CLK

G1

C

G4

Q0

C

G2G5

D2

C

Q1

Serialdataout

G3G6

Q2 Q3

SHIFT /LOAD

C

D0 D1 D2 D3


D0 D1 D3

CLK

G1

C

G4

Q0

C

G2G5

D2

C

Q1

Serialdataout

G3G6

Q2 Q3

SHIFT /LOAD

C

D0 D1 D2 D3

3. If the SHIFT/LOAD line is HIGH, dataa. is loaded from D0, D1, D2 and D3 immediatelyb. is loaded from D0, D1, D2 and D3 on the next CLKc. shifted from left to right on the next CLKd. shifted from right to left on the next CLK



4. A 4-bit parallel-in/parallel-out shift register will store data fora. 1 clock periodb. 2 clock periods c. 3 clock periodsd. 4 clock periods


5. The 74HC164 (shown) has two serial inputs. If data is placed on the A input, the B input

a. could serve as an active LOW enableb. could serve as an active HIGH enablec. should be connected to groundd. should be left open


(1)

(2)

(9)

(8)

S

C C C C

R

S S S S

C C C C

S S S

(3) (4) (5) (6) (10) (11) (12) (13)

R R R R R R R

CLK

Q0 Q1 Q2 Q3

CLR

Q4 Q5 Q6 Q7

Serial inputs

AB


6. An advantage of a ring counter over a Johnson counter is that the ring counter a. has more possible states for a given number of flip-flopsb. is cleared after each cyclec. allows only one bit to change at a timed. is self-decoding


7. A possible sequence for a 4-bit ring counter isa. … 1111, 1110, 1101 …b. … 0000, 0001, 0010 …c. … 0001, 0011, 0111 …d. … 1000, 0100, 0010 …


8. The circuit shown is aa. serial-in/parallel-out shift registerb. serial-in/serial-out shift registerc. ring counterd. Johnson counter

C

Q0

FF0

CLK

C

Q1

FF1

C

FF2

C

Q3

FF3

J 0 J 1 J 2 J 3Q2


Q

3

3


9. Assume serial data is applied to the 8-bit shift register shown. The clock frequency is 20 MHz. The first data bit will show up at the output in

a. 50 nsb. 200 nsc. 400 nsd. 800 ns


Q7

Q7

AB Data out

CLK20 MHz

Data in

C

SRG 8


10. For transmission, data from a UART is sent in

a. asynchronous serial form

b. synchronous parallel form

c. can be either of the above




Answers:

1. a

2. c

3. c

4. a

5. b

6. d

7. d

8. d

9. c

10. a


Chương 10





Bộ nhớ

Bộ nhớ chứa dữ liệu thành từng khối từ 1 đến 8 bit dữ liệu. Bộ nhớ thông thường có đơn vị tính bằng byte, 1 byte = 8 bit.

Bộ nhớ của máy tính được tổ chức bởi các bội số của byte gọi là các từ(words). Nói chung một word được định nghĩa là số lượng bit đặc trưngcho một đại lượng của bộ nhớ máy tính. Từ định nghĩa này, một word làkích thước thanh ghi (thường là 16, 32, hoặc 64 bit).

Vì những lý do lịch sử, ngôn ngữ assembly định nghĩa 1 word là 2 byte, và 32 bit được gọi là double-word và 64 bit gọi là quad-word.



Memory Units

Vị trí của một đơn vị dữ liệu trong bộ nhớ được gọi là địa chỉ“address”. Trong máy tính nói chung, một byte là đơn vị dữliệu nhỏ nhất có thể được truy nhập thống qua số liệu hàng.

Trong một mảng 2 chiều, một byte có thể được truy cập bởisố hàng. Ví dụ byte màu xanh được đặt ở vị trí hàng thứ 7

12345678



Một mảng 3 chiều được xắp xếp như các hàng và cột. Mỗibyte dữ liệu sẽ có địa chỉ về số hàng và số cột riêng.

Đánh địa chỉ

a) Bao nhiêu byte?

b) Vị trí của byte màuxanh?

12345678

1 2 3 4 5 6 7 8

a) 64 Bb) Row 2, column 8

Ví dụ trên chỉ là mô tả các định nghĩa địa chỉ của byte trong máy tính. Bộ nhớ máy tính thông thường dung lượng là 256 MB hay nhiều hơn.


Để có thể đọc và ghi dữ liệu tới một ví trí xác định trong bộnhớ, một mã nghị phân được đặt lên bus địa chỉ. Bộ giải mãbên trong máy tính sẽ giải mã địa chỉ để xác định vị trí cầntruy nhập. Dữ liệu tiếp đó sẽ chuyển tới hoặc từ bus dữ liệu.


Đánh địa chỉ

Rowaddressdecoder

Address bus Data bus

Write

Memory array

Read

Column address decoder

Bus địa chỉ là một nhómcác bộ dẫn với một chứcnăng thông dụng. Kíchthước của nó sẽ xác địnhsố của các vị trí có thểtruy nhập. Một bus địachỉ 32 bit có thể truy nhậptới 232 vị trí, nó xấp xỉ 4G bộ nhớ.



Đánh địa chỉNgoài việc đọc bus địa chỉ và bus dữ liệu, các bộ nhớ bándẫn có thể đọc và ghi các tính hiệu điều khiển cũng như cáctính hiệu lựa chọn chip. Tùy thuộc vào kiểu bộ nhớ một sốcác tín hiệu khác có thể được yêu cầu.

Tín hiệu Read Enable (RE) và Write Enable (WE) được gửi từCPU đến bộ nhớ để điều khiển việc truyền dữ liệu đến hoặc từ bộ nhớ

Tín hiệu Chip Select (CS) và Chip Enable (CE) được sử dụng nhưmột phần của mã hóa địa chỉ. Tất cả các tín hiệu khác không có tácdụng nếu như tính hiệu này chưa được kích hoạt

Tín hiệu Output Enable (OE) được kích hoạt trong quá trình đọc, và sẽ không bị kích hoạt trong các quá trình khác. Nó kết nối bộnhớ với bus dữ liệu



Quá trình đọc và ghi

Hai thao tác chính đối với bộ nhớ là đọc và ghi dữ liệu. Mộtthao tác ghi đơn giản là quá trình một dữ liệu mới được ghiđè lên dữ liệu cũ. Dữ liệu được chuyển tới bộ nhớ.

1. Địa chỉ được đưa lên bus địachỉ.

2. Dữ liệu được đưa lên bus dữliệu.

3. Lệnh ghi dữ liệu được đưa ra.

7

65

43

21

0

0 0 0 0 1 1 1 1

1 1 1 1 1 1 1 11 0 0 0 1 1 0 1

0 0 0 0 0 1 1 01 1 1 1 1 1 0 0

1 0 0 0 0 0 0 10

1

0

0

1

1

0

0

1

1

0

1

0

1

1

1

1 0 1

1

0 0 1

2

01 1 0 1

3

Thanh ghi địa chỉ Thanh ghi dữ liệu

Bus địa chỉ

Bộ giải mã địa chỉ Mảng bộ nhớ theo byte

Ghi

Bus dữ liệu



Thao tác đọc và ghi

Thao tác đọc thực chất là thao tác copy dữ liệu trong khi dữliệu gốc không thay đổi. Bus dữ liệu là một đường dẫn 2 chiều. Dữ liệu sẽ di chuyển ra từ bộ nhớ trong thao tác đọc.

1. Địa chỉ được đặt lên bus địachỉ.

2. Lệnh đọc dữ liệu được đưara.

3. Bản copy của dữ liệu đượcđặt lên bus dữ liệu và đượcchuyển lên thanh ghi dịch.

7

65

43

21

0

0 0 0 0 1 1 1 1

1 1 1 1 1 1 1 11 0 0 0 1 1 0 1

0 0 0 0 0 1 1 01 1 0 0 0 0 0 1

1 0 0 0 0 0 0 10

1

0

0

1

1

0

0

1

1

0

1

0

1

1

1

0 1 1

1

0 0 0

3

11 0 0 1

2

Thanh ghi dữ liệu Thanh ghi dữ liệu

Bus dữ liệu

Giải mã địa chỉ

Đọc

Bus dữ liệu

Mảng bộ nhớ theo byte


RAM được dùng để lưu trữ dữ liệu tạm thời. RAM là bộ nhớcho phép đọc và ghi và có thể lưu trữ dữ liệu khi có điện, do đó gọi là bộ nhớ tạm thời. Hai loại bộ nhớ này là bộ nhớ tĩnhSRAM và bộ nhớ động DRAM.

SummarySummarySummaryBộ nhớ truy cập ngẫu nhiên (RAM)

StaticRAM

(SRAM)

DynamicRAM

(DRAM)

AsynchronousSRAM

(ASRAM)

SynchronousSRAM withburst feature(SB SRAM)

ExtendedData OutDRAM

(EDO DRAM)

BurstEDO DRAM

(BEDODRAM)

Fast PageMode

DRAM(FPM DRAM)

SynchronousDRAM

(SDRAM)

Random-Access

Memory(RAM)

Bit được lưu trữtrong bộ chốt bándẫn hoặc bộ flip-flop

Bit được lưu trữ bằngcách nạp các tụ điện



RAM

SRAM có các tế bào nhớ là các chốt bán dẫn. Các tế bào nhớnày được tổ chức theo một mảng bao gồm các hàng và cáccột nhớ.

Row Select 1

Row Select 2

Row Select n

Row Select 0

Memory cell

Data Input/OutputBuffers and Control

Data I/OBit 0

Data I/OBit 1

Data I/OBit 2

Data I/OBit 3

SRAM nhanh hơn DRAM nhưng phức tạp hơn, tốnnhiều không gian hơn và giáthành đắt hơn. SRAM cónhiều loại theo khả năng nhớcủa nó, ví dụ một loại SRAM lớn có kích thước là 512 kB



RAM Tĩnh không đồng bộMột tổ chức cơ bản của SRAM không đồng bộ

Tuần tự chu trình đọc (Read):• Giá trị hợp lệ được đưa lên bus địa chỉ.• Tín hiệu chọn chíp LOW• Kích hoạt đầu ra là LOW• Dữ liệu được đặt lên bus dữ liệu

Tuần tự chu trình ghi ( Write):• Giá trị hợp lệ được đưa lên bus địachỉ.• Tín hiệu chọn chíp LOW• Kích hoạt đầu ra là LOW• Dữ liệu được đặt lên bus dữ liệu

G2

G1

Đường địachỉ

Address lines

Eightinput buffers

I/O0

I/O7

Dữ liệura

CS

OEWE

Giải mãcột

Mảng bộ nhớ

Cột I/O

Bộ giải mã cột

256 Hàng x128 Cột x

8 bits

Điềukhiển dữliệu vào



RAM Động (DRAM)Ram động chứa các bit dữ liệu bằng các nạp lên các tụđiện.

1 2

Dataselector

Rowdecoder

Memory array

1024 rows×1024 columns

12

Columndecoder

Input/Output buffersand

Sense amplifier

12

Columnaddress

latch

Rowaddresslatch

Refresh counter

Refreshcontrol

andtiming

A0/A1 0A1/A11A2/A1 2A3/A1 3A4/A1 4A5/A1 5A6/A1 6A7/A1 7A8/A1 8A9/A1 9

CASRAS

Addresslines

DOUTDIN

R/W E

1024

1024

1024

DRAMs đơn giản và có hiệu quả vềkinh tế, nhưng yêu cầu phải làm mớicác mạch điện để tránh việc mất dữliệu. Các đường địa chỉ được dồnkênh để làm giảm số lượng đường địachỉ.

Địa chỉ hàngđược chốt khitín hiệu ở mứcLOW

Địa chỉ cột đượcchốt khi tín hiệuở mức LOW

Các đườngđịa chỉ

RAS

CAS

Các đường địa chỉ dồn kênh:



RAM Động (DRAM)Một đặc tính với một vài loại RAM động đó là chế độ trangnhanh. Chế độ này cho phép quá trình đọc và ghi một chuỗicác cột địa chỉ từ cùng một hàng.

Rowaddress

Column 1address

Column 2address

Column 3address

Column naddress

Validdata

Validdata

Validdata

Validdata

RAS

CAS

R/W

Addresses

DOUT

Các loại DRAM khác đã được phát triển làm tăng tốc độ xử lý và giúpquá trình xử lý có hiệu xuất cao hơn. Những loại DRAM này có thể kểđến như EDO DRAMs, BEDO DRAMs và SDRAMs



Bộ nhớ chỉ đọc (ROM)

Bộ nhớ ROM là các bộ nhớ không đổi, bởi vì nó lưu trữ dữliệu ngay cả khi dữ liệu bị mất. Nó bao gồm nhiều loại cóthể lưu dữ dữ liệu vĩnh viễn hoặc có thể xóa.

Read-OnlyMemory(ROM)

ElectricallyErasablePROM

(EEPROM)

MaskROM

ErasablePROM

(EPROM)

UltravioletEPROM

(UV EPROM)

ProgrammableROM

(PROM)

ROMs có thể sử dụng để lưu trữ những dữ liệu không bao giờ thay đổinhư các file khởi tạo hệ thống. ROMs là bộ nhớ không đổi, có nghĩa làchúng lưu trữ dữ liệu khi không có nguồn cung cấp, mặc dù một số loạiROM có thể lập trình lại bằng các sử dụng các thiết bị đặc biệt.



Bộ nhớ chỉ đọc (ROM)

Một ký hiệu bộ nhớ ROM được mô tả với một số đầu vào vàđầu ra. Các hình tam giác trên các đầu ra chỉ ra đó là thiết bị3 trạng thái.

ROM 256×4

0

&EN

7

A0

255

∆

∆

∆

∆Để đọc giá trị từ bộ nhớ ROM, một địa chỉ đượcđặt lên trên các bus địa chỉ, tín hiệu kích hoạtđược đưa ra, và sau một thời gian ngắn (thờigian truy nhập), dữ liệu sẽ đưa lên bus dữ liệu.

Address input lines

A0

A1

A2

A3

A4

A5

A6

A7

E0

E1

O0

O1

O2

O3

Data output lines

Address input lines

Data outputs

Address transition

Data output transition

ta

Chip select

Valid data on output lines

Valid address on input lines



PROMs, EPROMs và EEPROMs

PROMs là bộ nhớ ROM lập trình được, Bộ nhớ này đuwocjlập trình bằng các đốt các cầu chì nối giữa các hàng và cáccột. Khi PROM được lập trình, nó sẽ không thể lập trình lại.Một bộ nhớ EPROM là một bộ nhớ có thểxóa bởi các tia UV qua một cửa sổ. Để lậptrình bộ nhớ này, một hiệu điện thế caođược được đưa vào chân VPP và chân OEđược đặt ở mức LOW.

EPROM2048 × 8

&EN

0

10

02047A

∆

∆

∆

∆

∆

∆

∆

∆

O0O1O2O3O4O5O6O7

A10

CE/PGM

OE

A0A1A2A3A4A5A6A7A8A9

VPP

Một loại PROM cho phép xóa là EEPROM, loạinày có thể xóa và lập trình bằng xung điện.



Bộ nhớ Flash

Các bộ nhớ Flash là bộ nhớ có thể đọc và ghi với mật độcao. Đây là bộ nhớ không thay đổi. Chúng có khả năng lưutrữ dữ liệu trong nhiều năm mà không cần nguồn cung cấp.

Bộ nhớ Flash memory sử dụng cáctransistor dạng MOS với các cửa độngnhư một tế bào nhớ cơ bản. Cửa độngnày có thể tương ứng với giá trị logic là0 khi có điện áp dương được đặt vào cửađiều khiển. Ngược lại sẽ có mức logic 1 (không được tích điện hoặc tích ít)

Controlgate

Floatinggate Drain

Source

MOStransistorsymbol

––––––

––––––

–

–

logic 0 is stored logic 1 is stored

Bộ nhớ flash memory có thể được đợc bằng cách đưa một điện áp dươngvào cửa điều khiển. Nếu như tế bào đang ở mức 1 thì điện áp đưa vào sẽcó thể đủ để bật transistor, ngược lại thì transistor sẽ bị đóng.



Bộ nhớ Flash

Các bộ nhớ Flash sắp xếp dướidạng các mảng với các một tải tácdụng. Để đơn giản, hình bên mô tảchỉ một cột được thể hiện. Khi mộthàng và cột xác định được lựa chọntrong quá trình đọc, tải tác dụng sẽcó dòng đi qua.

Row select 0

Row select 1

Row select n

Reference

Active load

+V

ComparatorData out 0

Bit line 0

Column select 0

Một nhược điểm của bộ nhó flash là khimột bit đang ở trạng thái 0, nó có thểđược reset để đưa về giá trị 1 bằng cáchxóa toàn bộ một khối bộ nhớ. Một hạnchế nữa là bộ nhớ flash có một số lượnglớn nhưng hạn chế số lần ghi đọc



Mở rộng bộ nhớ

Bộ nhớ có thể mở rộng theo kích thước từ hoặc là dung lượng của bộ nhớ hoặc cả 2.Mở rộng kích thước từ(word size)

m bits

m bitsAddressbus

m bits

2n bits

Controlbus

Data bus

RAM 2m× 2n

Datain/out

RAM 22m × n

RAM 12m × n

Datain/out

∆∆

n bits n bits

Chú ý rằng kích thướcbus dữ liệu rộng hơnnhưng số lượng đườngđịa chỉ như nhau.



Mở rộng bộ nhớ

Databus

RAM 2M × 8

Addressbus

21 bits

Controlbus

20 bits

EN

EN

RAM 21M × 8

RAM 11M × 8

8 bits

8 bits

8 bits

20 bits

Để mở rộng dung lượng, cầnphải thêm các đường địa chỉnhư ví dụ hình bên

Chú ý rằng kích thước bus dữliệu không thay đổi

Mục đích của cổng đảo gì?

Chỉ có một IC được lựa chọn tùy thuộc vào giá trị logic được đưa lên đường địa chỉ.



SIMMs và DIMMs

module nhớ đơn SIMMs (single in-line memory modules) và module nhớ đôi DIMMs (dual in-line memory modules) được cắm vào các mạch chứa các IC và các đầu I/O trên cácđầu nối trên cạnh của mạhc. SIMMs có 32 bit dữ liệu vớicác đầu I/O ở một phía còn DIMM có 64 bit dữ liệu với cácđầu I/O ở cả hai phía.

SIMM hoặc DIMM

Chân cắm trênboard machj



Bộ nhớ FIFO

FIFO có nghĩa là vào trước – ra trước(first in-first out). Loại bộ nhớ này là tập hợp của các thanh ghi dịch, và đượcsử dụng trong truyền thông giữa hai hệ thốn có tốc độ khácnhau.

64-bit shift register




Inputbuffers

Outputbuffer

Marker registerand controls

Inputcontrollogic

Outputcontrollogic

Datainput

I 0I 1I 2I 3

Shift in (SI)

Output ready (OR)

Shift out (SO)

O0O1O2O3

Dataoutput

Memory array stores64 4-bit data words

Control lines Control lines



Bộ nhớ LIFO

LIFO có nghĩa vào sau ra trước. Trong các bộ vi xử lý, mộtphần của RAM được dàng cho cho loại nhớ này gọi là ngănxếp (stack). Ngăn xếp rất hữu dụng cho các bộ nhớ tạmthời của các thanh ghi trong hệ thống, vì vậy bộ nhớ có thểngừng nhưng có thể dễ dàng trở về công việc được giao.

Một thanh ghi đặc biệt, gọi làcon trỏ ngăn xếp, nó giữ vị trícủa dữ liệu cuối được đưa vàongăn xếp.Dữ liệu này sẽ đượclấy ra tiếp theo khi cần. FFEC

0 0 0100100 1 001010

0 0 000000

Top-of-stackStack pointer



Đĩa cứng

Ổ đĩa cứng là bộ nhớ dữ liệu chính của máy tính và được ápdụng vào các thiết bị như các bộ ghi hình. Dung lượng củabộ nhớ tăng theo cấp số mũ, hiện nay đã có những ổ cữngcó dung lượng lên tới 1TB (1 trillion bytes!).

SpindlePlatters

Actuatorarms

Read/Writeheads

Case

Các đĩa cứng được bố trí dạngcác rãnh (track) và các phần(section). Các tệp được liệt kêtrong bảng file (FAT) nơi lưugiữ tên file, vị trí, kích thước…

Hard drive with cover removed



Bộ nhớ quang

Đĩa (CD) sử dụng một bộ laze để đốt và tạo ra các rãnh nhỏ. Quanh các rãnh này là vùng phẳng. Một CD có thể đọcbằng cách sử dụng các đến laze hồng ngoại công suất nhỏ, Đèn này sẽ phân biệt giữa rãnh và vùng phẳng.

Dữ liệu nhị phân được mã hóa với phươngpháp đặc biệt gọi là phương pháp mã hóanegative non-return to zero encoding. Sự thayđổi từ rãnh đến vùng phẳng hoặc ngược lạimô tả một số nhị phân, trong khi không có sựmô tả cho số 0. Dung lượng chuẩn cho đĩa120 mm CD là 700 MB.



Address

Capacity

SRAM

DRAM

PROM

The location of a given storage cell or group of cells in memory.

The total number of data units (bits, nibbles, bytes, words) that a memory can store.

Static random access memory; a type of volatile read/write semiconductor memory.Dynamic random access memory; a type of read/write memory that uses capacitors as the storage elements and is a volatile read/write memory.

Programmable read-only memory; type of semiconductor memory.



EPROM

Flash memory

FIFO

LIFO

Hard disk

Erasable programmable read-only memory; a type of semiconductor memory device that typically uses ultraviolet light to erase data.

A nonvolatile read/write random accesssemiconductor memory in which data are stored as charge on a floating gate of a certain type of FET.

First in-first out memory.

Last in-first out memory

A magnetic storage device; typically a stack of two or more rigid disks enclosed in a sealed housing.


1. Static RAM is

a. nonvolatile read only memory

b. nonvolatile read/write memory

c. volatile read only memory

d. volatile read/write memory



2. A nonvolatile memory is one that

a. requires a clock

b. must be refreshed regularly

c. retains data without power applied

d. all of the above



3. The advantage of dynamic RAM over static RAM is that

a. it is much faster

b. it does not require refreshing

c. it is simpler and cheaper

d. all of the above



4. The first step in a read or write operation for a random access memory is to

a. place a valid address on the address bus

b. enable the memory

c. send or obtain the data

d. start a refresh cycle



5. The output enable signal (OE) on a RAM is active

a. only during a write operation

b. only during a read operation

c. both of the above



6. When data is read from RAM, the memory location is

a. cleared after the read operation

b. set to all 1’s after the read operation

c. unchanged

d. destroyed


7. An EPROM has a window to allow UV light to enter under certain conditions. The purpose of this is to

a. refresh the data

b. read the data

c. program the IC

d. erase the data



8. The small triangles on the logic diagram indicate that these outputs are

a. not used

b. tri-stated

c. inverted

d. grounded


ROM 256×4

0

&EN

7

A0

255

∆

∆

∆

∆Address input lines

A0

A1

A2

A3

A4

A5

A6

A7

E0

E1

O0

O1

O2

O3

Data output lines


9. Using two ICs as shown will expanda. the word sizeb. the number of words availablec. both of the aboved. none of the above


m bits

m bitsAddressbus

m bits

2n bits

Controlbus

Data bus

RAM 2m× 2n

Datain/out

RAM 22m × n

RAM 12m × n

Datain/out

∆∆

n bits n bits


10. On a hard drive. information about file names, locations, and file size are kept in a special location called the

a. file location list

b. file allocation table

c. disk directory

d. stack



Answers:

1. d

2. c

3. c

4. a

5. b

6. c

7. d

8. b

9. a

10. b



Tenth Edition

Floyd

Chapter 11



Logic lập trình

Vi mạch lập trình( PLD, Programmable Logic Device) là những IC bao gồm một số lớn các cổng logic và flip-flop có thể cấu hình được bằng phần mềm để thực hiện các chức năng logic khác nhau. Các loại PLD chính là:

SPLD( Simple PLDs): Vi mạch lập trình đơn giản, là loại đơn giản nhất, được sử dụng cho các chức năng cố định và các mạch cỡ nhỏvới số lượng cổng hữu hạn. PAL và GAL đều thuộc loại SPLD.

CPLD: (Complex PLDs) gồm nhiều SPLD trên một chip.

FPLD: (Field Programmable Gate Array) có cấu trúc mềm dẻo hơn CPLD, và có khả năng thực hiện những bài toán phức tạp hơn.



Logic lập trình

Ưu điểm của PLD:

Giảm độ phức tạp của mạch• Giảm công suất tiêu thụ• Giảm kích thước mạch• Quá trình kiểm tra mạch đơn giản

Tăng độ tin cậyTăng sự linh hoạt trong thiết kế



PAL và GALTất cả PLD đều bao gồm các mảng. Hai loại SPLD quan trọng là PAL( Programmable Array Logic) và GAL( Generic Array Logic). Một mảng thông thường gồm một ma trận các mối liên kết theo hàng và cột tới các cổng AND.

Mảng AND-OR được đơn giản hóa

X

A A B BPAL chỉ lập trình được 1 lần, vì các mối liên kết được thực hiện bằng cầu chì. PAL tạo ra các tích bằng mảng AND.



PAL và GALPAL được lập trình bằng thiết bị lập trình đặc biệt để đốt một số liên kết cầu chì. Khi đã được lập trình, mảng PAL sẽ thực hiện chức năng logic mong muốn.

X

A A B B

Hình bên là một mảng PAL đã được lập trình. Xác định chức năng logic của mảng?

X = AB + AB

Chức năng logic của mảng là cổng XOR.



PAL và GALGAL tương tự PAL, nhưng có thể lập trình nhiều lần. Do đó chúng rất cólợi khi đang phát triển sản phẩm mới, hoặc ứng dụng trong đào tạo.

A A B B

X

GAL do công ty Lattice Semiconductor phát triển. GAL có tốc độ cao, cóthể tương thích với cả hai mức điện áp 3.3V và 5V.



PAL và GALPAL và GAL có thể biểu diễn bằng sơ đồ đơn giản hóa. Dưới đây là sơ đồ đơn giản hóa của cổng XOR.

X

X

X

X

2

2

Bộ đệm vào A A B BKí hiệu chỉ nhiều đường tín hiệu vào của cổng AND.

Cầu chì đã bị đốt

Cầu chì vẫn còn

AB

AB

AB + AB



PALs and GALs have large array logic and include output logic that varies in complexity. The output logic is connected to each OR gate and together is referred to as a macrocell. Two types of PAL/GAL macrocells are shown. For these particular macrocells, the I/O pins can serve as an input or an output. Tristate control

From AND array

From AND array

I/O I/O

Programmable fuse link to control output polarity

To AND array

To AND array

PAL và GAL



PAL và GAL 7Macrocell

7Macrocell

7Macrocell

7Macrocell

7Macrocell

7Macrocell

7Macrocell

7Macrocell

I1

PAL16V8 là loại SPLD thông dụng, nó có 16 chân có thể sử dụng làm chân Input, và 8 chân có thể sửdụng làm chân Output( Các chânI/O được tính cho cả các chân Input và Output)

I2

I3

I4

I5

I6

I7

I8

I9

I/O10

O1

I/O1

I/O2

I/O3

I/O4

I/O5

I/O6

O2

Programmable AND array

PLCC Package



CPLDCPLD có nhiều block mảng logic(logic array block, LAB) mà thực chất là các SPLD trên cùng một IC. Các LAB được liên kết qua mảng liên kết lập trình được( Programmable Interconnect Array, PIA. Các CPLD khác nhau thì có cấu trúc khác nhau dựa trên các thành phần này.

I/O

PIA

I/O

I/O I/O

I/O I/OLogic arrayblock (LAB)

SPLD

Logic arrayblock (LAB)

SPLD


SPLD


SPLD


SPLD


SPLD

PIA là cơ chế liên kết giữa các LAB. Ngôn ngữ lập trình CPLD là một ngôn ngữ bậc cao gọi làngôn ngữ mô tả phần cứng( hardware description language, HDL).


SummarySummarySummaryCPLDKiến trúc của CPLD cho phép các thành phần bên trong nó có thể được cấu hình theo nhiều cách khác nhau. Dưới đây là một phần trong cấu trúc trúc của họ Altera MAX7000. Cấu trúc này là phổ biến cho nhiều loại CPLD khác nhau, nhưng mật độ linh kiện, kích thước, tốc độ và các thành phần bên trong( ví dụ macrocell,…) sẽ thay đổi tùy từng nhà sản xuất.

I/O pins I/O pins

General-purpose inputs

8-168Ð16 36

16

I/Ocontrolblock

Logic array block(LAB A)

36

16

I/Ocontrolblock

Macrocell 1

Macrocell 2

Macrocell 16

Logic array block(LAB B)

Macrocell 1

Macrocell 2

Macrocell 16

8-168-16

PIA


SummarySummarySummaryCPLDMacrocell trong các IC thuộc họ Altera MAX 7000 có thể tạo thành 5 tích. For expressions requiring more terms, the output can be expanded as described in the text. Nếu biểu thức logic cần nhiều tíchhơn thì đầu ra có thể được mở rộng như mô tả dưới đây:

15 expanderproduct termsfrom othermacrocells

36 lines from PIA

Sharedexpander

Parallel expandersfrom othermacrocells

Associatedlogic

To I/Ocontrolblock

Product-termselectionmatrix

ABC ABC(E + F)=ABCE + ABCF

E + FEF Product term from another

macrocell in same LAB

Expander example



MacrocellNgoài các mạch tổ hợp, một số macrocell còn có các đầu ra sử dụngcác flip-flop lập trình được. Nhờ vậy các CPLD đó cũng có thể cấuhình thành các mạch logic dãy.

15 expander productterms from othermacrocells

36 linesfrom PIA

Sharedexpander


To I/O

Product-term

selectionmatrix

D/T

C

EN

PRE

CLR

QMUX 1

MUX 2

MUX 3VCC

MUX 4

MUX 5FromI/O

Globalclear

Globalclock



FPGAFPGA( Field Programmable Gate Array) có kiến trúc khác với CPLD. Các block logic cấu hình được( Configurable Logic Block, CLB) làphần tử cơ bản trong cấu trúc của FPGA.

CLB

Logic module

Localinterconnect

Global columninterconnect

Logic module

Logic module

Logic module

CLB

Logic module

Localinterconnect

Logic module

Logic module

Logic module

Global rowinterconnect

Các CLB được sắp xếp theocác hàng và cột. Cấu tạo bêntrong của CLB bao gồm cácmodule logic được liên kếtvới nhau. Thông thường mỗimodule logic cấu tạo bởi 1 bảng tra( Lookup table, LUT), 1 flip-flop và 1 mạch MUX( Mạch MUX có thể nối tắt qua flip-flop khi cần tạo các mạchlogic tổ hợp).



FPGACác module logic có thể lập trình thành mạch logic tổ hợp hoặc mạchlogic dãy, hoặc mạch kết hợp logic tổ hợp và logic dãy. Các liên kếttoàn cục sẽ phân phối các tín hiệu( bao gồm cả tín hiệu clock) tới cácCLB khác nhau.

FPGA cũng có thể cómột số chức năng logic cố định, được thiết kế bởinhà sản xuất và khônglập trình lại được. CácFPGA với một số chứcnăng logic cố định nhưthế rất có ích trong nhiềutrường hợp thường gặp, ví dụ mạch giao diện IO.

CLB

Logic module

Localinterconnect

Global columninterconnect

Logic module

Logic module

Logic module

CLB

Logic module

Localinterconnect

Logic module

Logic module

Logic module

Global rowinterconnect



Phần mềm cấu hình các vi mạch lập trìnhTất cả các nhà sản xuất vi mạch lập trình đều cung cấp phần mềm hỗ trợcho sản phẩm của họ. Quá trình phát triển thiết kế trên các phần mềmnày được minh họa dưới đây:

Design entry

Synthesis

Deviceprogramming(downloading)

TimingsimulationFunctional

simulation

Implementation

SchematicHDL

Bước đầu tiên là đưathiết kế logic vào máytính, theo một trong haicách:1) Vẽ sơ đồ nguyên lý2) Ngôn ngữ mô tả phần

cứng( HDL)



Phương pháp vẽ sơ đồ nguyên lý: Sơ đồ nguyên lý của mạch logic được vẽ trên máy tính bằng cách đặt các linh kiện và nối chúng lại vớinhau. Theo phương pháp này ta không cần hiểu biết chi tiết về ngônngữ HDL. Sau khi vẽ mạch, nó có thể được thu gọn thành 1 khối:

Design entrySchematicHDL

Phần mềm cấu hình các vi mạch lập trình

SummarySummarySummaryDesign entry

SchematicHDL

Phần mềm cấu hình các vi mạch lập trìnhPhương pháp mô tả phần cứng: Thiết kế logic được đưa vào máy tínhqua một dạng ngôn ngữ mô tả phần cứng, ví dụ VHDL, Verilog…

Ngôn ngữ VHDL gồm 2 phần chính: phầnmô tả tín hiệu và phần mô tả kiến trúc. Phần mô tả tín hiệu xác định các đầu vào, đầu ra và các biến logic. Phần mô tả kiếntrúc xác định quan hệ giữa các biến logic bằng các biểu thức của đại số Boolean.

LED1A

B

CD

Ví dụ, biểu thức VHDL cho LED1 được minh họa dưới đây:LED1 <= ((D XOR C) XOR B) XOR A;


SummarySummarySummaryDesign entry

SchematicHDL

Phần mềm cấu hình các vi mạch lập trìnhVHDL cho phép mô tả các thành phần mạch trong một chươngtrình và sử dụng các thành phần đó trong một chương trình khác.

Ví dụ, mạch chốt SR tích cực mức thấp được vẽ như sau:

A

B

Q

Q

S

R

Q

QNot

Chương trình viết bằng ngôn ngữ VHDL mô tả mạch chốt SR ở trênđược đưa ra minh họa trong slide tiếp theo…

entity S_RLatch isport (A, B: in bit; Q, QNot: inout bit);end entity S_RLatch;

architecture Behavior of S_RLatch isbeginQ <= not A or not QNot;QNot <= not B or not Q;

end architecture Behavior;

Entity section

Architecture section

Khai báo tên và kiểu biến

Biểu thức logic bên phảiđược gán cho biến bên trái

Mô tả chức nănglogic của mạch

A

B

Q

Q

S

R

Q

QNot

Design entrySchematicHDL

Phần mềm cấu hình các vi mạch lập trình



Mô phỏngSau khi mô tả mạch bằng ngôn ngữ HDL, mạch được kiểm tra bằngchức năng mô phỏng. Chức năng mô phỏng là một phần của phầnmềm HDL. Ta có thể quan sát dạng sóng mô phỏng để kiểm tra hoạtđộng của mạch.

Functionalsimulation

Ví dụ sau đây minh họa việc kiểm tra chức năng của bộđếm nhờ chức năng mô phỏng.

Tổng hợpSau khi mô phỏng, phần mềm sẽ tối ưu mạch logic bằng cách loạibỏ đi các thành phần dư thừa, và tạo ra netlist. Netlist là mô tả đầyđủ về mạch.

Synthesis

Z

A1

A0

A2

A3

net1net2

net3net4

and1 net5

net6net7net9

and2 net10

net8net11inv1

net14 and3 net15

net13

net12

net16inv2

net17and4 net20

net19net18

net21

inv3

net23

net25

net24

and5inv4 net22

I1

I2

I3

I4

or1 net26O1

Netlist (Logic3)net<name>: instance<name>, <from>; <to>;instances: and1, and2, and3, and4, and5, or1, inv2,inv3, inv4;Input/outputs: I1, I2, I3, I4, O1;net1: and1, inport1; I1;net2: and1, inport2; I2;net3: and1, inport3; I3;net4: and1, inport4; I4;net5: and1, outport1; or1, inport1;net6: and2, inport1; I1;net7: and2, inport2; I3;net8: and2, inport3; inv2,outport1net9: and2, inport4; inv4,outport1net10: and2, outport1; or1,inport2;net11: and3, inport1; inv2,outport1net12: and3, inport2; inv3,outport1net13: and3, inport3; I4;net14: and3, inport4; I1; 5: and3

Netlist


SummarySummarySummaryImplementationThực hiện mạch

Tiếp theo, máy tính sẽ chuyển đổi từ netlist thành dạng tương thíchvới thiết bị thực. Dữ liệu về các thiết bị thực được lưu trữ trong thưviện của phần mềm. Máy tính phải xét tới phân bố các chân IO vàlàm tương thích về chức năng logic với thiết bị thực.


SummarySummarySummaryTiming

simulationMô phỏng theo thời gian

Sau khi thực hiện mạch, bước tiếp theo là cần phải mô phỏng hoạtđộng của mạch, có tính tới những khoảng thời gian trễ của thiết bịthực.

Waveform Editor

Name:

A0

4 sµ

A1

A2

A3

Z

1 sµ 8 sµ 12 sµ 16 sµ

0

0

0

0

X

Glitch

Nếu có vấn đề được pháthiện, mạch đã thiết kế có thểhiệu chỉnh lại trước khi nạpcho thiết bị.


SummarySummarySummaryDevice

programming(downloading)Nạp chương trình

Bước cuối cùng là nạp file chương trình từ máy tính xuống thiết bị vàkiểm tra hoạt động của mạch.

Hình bên minh họa bo mạchmẫu PLDT-2, trên đó có 1 chip Altera PLD. Bo mạchđược kết nối với bộ tạo xungvà Oscilloscope để kiểm trahoạt động của mạch thực trongmôi trường phòng thí nghiệm. Bo mạch mẫu có sẵn khốinguồn, các giao diện, IO,…



TestingVí dụ sau minh họa việc kiểm tramạch điều khiển đèn giao thông. Chương trình logic của ứng dụngđược nạp xuống bo mạch PLDT-2. Ngoài ra một mạch ghép nối đượcthiết kế thêm để đảm bảo cấp đủdòng và áp cho đèn hoạt động.

Interface boardPLDT-2 board



Boundary Scan Logic

Boundary scan là chức năng được thiết kế bởi nhà sản xuất vi mạch lậptrình, cho phép kiểm tra và lập trình thiết bị mà không cần phải can thiệp trực tiếp vào logic bên trong. Các vi mạch lập trình tuân theo cácchuẩn nhất định sẽ có các thanh ghi bên trong, cho phép kiểm tra cáclien kết và logic. Dữ liệu kiểm tra được cung cấp và xác nhận lại. Khivi mạch đang hoạt động thì chức năng boundary scan sẽ ẩn đi.

Slide tiếp theo minh họa sơ đồ logic chức năng boundary scan…



Boundary Scan Logic

UPDATEIR

UPDATEDR

CLOCKIRSHIFTIR

CLOCKDRSHIFTDR

TMS

TAP control logic

TCK

Instruction register

Instructiondecoder

BS/ID/BP register select lines

BS register parallel data I/O select

TDO

Data/Instructionregister select lines

OE

Boundary scan (BS) register

Identification (ID) register

Bypass (BP) register

Data registers (optional)

TDI

MUX 2

MUX 1



PAL

GAL

Macrocell

CPLD

A type of one-time programmable SPLD that consists of a programmable array of AND gates that connects to a fixed array of OR gates.

A reprogrammable type of SPLD that that is similar to a PAL except it uses a reprogrammable process technology, such as EEPROM instead of fuses.

Part of a PAL, GAL, or CPLD that generally consists of one OR gate and some associated output logic.

A complex reprogrammable logic device that consists basically of multiple SPLD arrays with programmable interconnections.



FPGA

Design flow

Schematic entry

Text entry

Boundary scan

Field programmable gate array; a programmable logic device that uses the LUT as the basic logic element and generally employs either the antifuse or SRAM-based process technology

The process or sequence carried out to program a target device.A method of placing a logic design into software using schematic symbols.A method of placing a logic design into software using a hardware description language (HDL).

A method for internally testing a PLD based on the JTAG standard (IEEE Std. 1149.1).


1. An advantage of PLDs over discrete circuits is

a. lower power and space requirements

b. higher reliability

c. design flexibility

d. all of the above


BBAA

X

2. The logic expression for X isa. X = B(A + B)b. X = B + ABc. X = B + ABd. X = B(A + B)


3. Generic Array Logic (GAL)

a. is reprogrammable

b. uses look-up tables for combinational logic

c. uses SRAM technology

d. all of the above



4. A general block of a CPLD is shown. The center (unmarked) block represents a

a. configurable logic block (CLB)

b. programmable interconnect array (PIA)

c. comparator

d. look-up table (LUT)


I/O I/O

I/O I/O

I/O I/OLogic arrayblock (LAB)

SPLD


SPLD


SPLD


SPLD


SPLD


SPLD


5. The diagram represents

a. a PIA

b. an FPGA

c. a logic module

d. a macrocell


15 expanderproduct terms

36 lines from PIA

Sharedexpander


Associatedlogic

To I/Ocontrolblock

Product-termselectionmatrix


6. A programmable device that uses a LUT to generate logic is

a. a PAL

b. a GAL

c. an FPGA

d. a CPLD



7. The drawings represent two types of

a. expanders

b. macrocells

c. logic array blocks

d. sequential logic blocks



8. VHDL is a

a. type of FPGA

b. system programming language

c. development software

d. hardware description language (HDL)


9. A written description of all of the components and connections in a circuit is called a

a. netlist

b. look-up table

c. logic array list

d. simulation table


10. An statement in VHDL is: QNot <= not B or not Q;. The <= characters cause

a. variable on the left to be complemented

b. expression on the right to be assigned to the variable on the left

c. variable on the left to be assigned the smaller of two values

d. constant on the left to be assigned to the expression on the right


Answers:

1. a

2. c

3. a

4. b

5. d

6. c

7. b

8. d

9. a

10. b


Chương 12





Lấy mẫu

Hầu hết tín hiệu đầu vào hệ thống điện tử ban đầu có dạng làtín hiệu tương tự. Để xử lý tín hiệu được chuyển sang dạngsố bằng các lấy mẫu tín hiệu đầu vào.

Samplingcircuit

Sampledversion of

input signal

Analoginput

signal

Samplingpulses

Trước khi lấy mẫu tín hiệutương tự, tín hiệu đầu vào phảiđược locj với bộ lọc thôngthấp và lọc xung răng cưa. Bộlọc sẽ loại bỏ các tần số vượtquá tần số giới hạn được xácdịnh trong tốc độ lấy mẫu.



Bộ lọc xung răng cưa

Để hiểu được sự cần thiết cần có một bộ lọc xung răng cưa, cần tìm hiểu định lý lấy mẫu được phát biểu như sau:

Để có thể phục hồi tín hiệu thì tần số lấy mẫu phải lớnhơn 2 lần tần số cao nhất của tín hiệu

Phát biểu dưới dạng biểu thức, fsample > 2fa(max)

Với fsample = Tần số lẫy mẫufa(max) = Sóng điều hòa cao nhất trong tín hiệu tương tự

Nếu tín hiệu được lấy mẫu với tần số nhỏ hơn, quá trình phục hồi tínhiệu sẽ tạo ra các tần số khác hẳn hoàn toàn với tín hiệu gốc. Những tínhiệu giả được gọi là tín hiệu thay thế.

Bộ lọc xung răng cưa

Bộ lọc xung răng cưa là bộ lọc xung thấp dùng để hạn chếcác xung tần số cao đạt tiêu chuẩn trong định lý lấy mẫutrong tín hiệu đầu vào.

Unfiltered analog frequency spectrum

Overlap causes aliasing error

fc

Phổ tần số tương tựđã được lọc

ffsample

Phổ tần số lấy mẫu

Bộ lọc sẽ lọc đi tần số fc < ½ fsample.



Chuyển đổi tương tự số ADC

Để xử lý các đại lượng tương tự một các tự nhiên bằng hệthống số, tín hiệu tương tự phải được chuyển sang thành tínhiệu số sau khi đã lọc các xung răng cưa.Bước đầu tiên trong quá trình chuyển đổi một tín hiệu sang dạng số làsử dụng mạch lấy mẫu. Mạch này lấy mẫu tính hiệu đầu vào ở tần sốxác định bởi xung đồng hồ chuẩn và giữ mức logic này trên tụ điệncho tới xung đồng hồ tiếp theo.Nửa chu kỳ dương của một sóng 0-10 V là đường màu xanh. Mạch lấymẫu sẽ tạo ra các dạng bậc thangbiểu diễn bởi đường màu đỏ.

0 V

10 V



ADC

Bước tiếp theo là số hóa các mức của đường bậc thang thành các mãnhị phân sử dụng mmotọ bộ chuyển đổi tương tự sang số ADC. Giá trịsố này có thể được xử lý bởi mtộ bộ xử lý tín hiệu số hoặc bằng máytính.

0.000010.0001

100.0001101.1110111.0111

1000.10111001.10011010.00001010.00001001.10011000.1011111.0111101.1110100.000110.00010.00000 V

10 V

Tìm giá trị nhị phân không dấu lớn nhất chodạng sóng sau:

10 V = 10102 V. Bảng bên là các giá trị nhịphân đã được số hóa cho các bậc của sóng

Đỉnh = 10 V



Hầu hết các tín hiệu có các tần số cao hơn là các tần số điềuhòa và nhiễu. Với hầu hết các bộ ADC, các tần số bị bỏ đitrong quá trình lấy mẫu và lọc được lựa chọn để có thể táitạo lại các tín hiệu mong muốn và bỏ qua các tín hiệu điềuhòa và các nhiễu.

Bộ lọc thông thấp

Một ví dụ về tần số lấy mẫu phù hợp là trong đĩa nhạc số. Với một đĩanhạc số, tần số lấy mẫu là 44.1 kHz bởi vì tần số âm thanh là trên20kHz đã vượt ngưỡng có thể nghe được của tai người.

Bộ lọc xung răng cưa sẽ lọc đitần số bao nhiêu cho motọ đĩanhạc số.

Nhỏ hơn 22.05 kHz.



Lấy mẫu – giữ và ADC

Sau quá trình lọc các xung răng cưa là các bộ lấy mẫu vàchuyển đổi tương tự số. Tại quá trình này, các tín hiệutương tự được chuyển thành các tín hiệu số

Rất nhiều IC có thể thực hiện cả hai chức năng này trên một chip đơn bao gồm 2 kênh hoặc nhiều hơn. Với ứng dụng âm thanhAD1871 là một ví dụ về bộ chuyển đổi ADC dạng stereo.

Samples held for one clock pulse

. . . . . . .ADC . . . .

. . . . .

0 1 0 0 0 1 0 1 1 1 0 0 1 0 1 0



R

R

R

R

R

R

R

R

Op-ampcomparators

Priorityencoder

D0D1

D2

Parallelbinaryoutput

Enablepulses

Input fromsample-

and-hold

+VREF

–+

–+

–+

–+

–+

–+

–+

76543210 EN

421

Phương pháp thực hiện chuyển đổi tương tự số

flash ADC sử dụng một chuỗi các tụđiện tốc độ cao, các tụ này so sánhđầu vào với các điện áp tham chiếu. Flash ADC có tốc độ nhanh nhứngyêu cầu tới 2n – 1 tụ điện để có thểchuyển đổi một tín hiệu tương tựthành một n-bit số nhị phân.

flash ADC:

Bao nhiêu tụ điện cần với bộ 10-bit flash ADC?

1023




ADC chênh lệch kép (dual-slope):1. ADC chênh lệch kép tích hợp điện áp vào trong một thời gian cốđịnh trong khi bộ đếm thực hiện đếm đến n.2. Điện áp vào VREF được đưa đến khối logic điều khiển3. Một đường có độ dốc cố định bắt đầu từ –V khi bộ đếm thực hiệnđếm. Khi đường này tiến tới giá trị 0, đầu ra bộ đếm sẽ bị chốt.

–

+

CLK

Controllogic

C

Latches

EN

D7 D6 D5 D4 D3 D2 D1 D0

R

–

+

Vin

–VREF

SWR

C

A 1 A2≈0 V

–+

n

Counter

SW -V

–V

0t = n counts

Fixed interval

Variablevoltage

Variableslope

I

HIGHHIGH

I

–V

0

Variable time

Fixed-sloperamp




ADC xấp xỉ liên tiếp:1. Bắt đầu với biến MSB, mỗi bit trong thanh ghi xấp xỉ liên tiếp (SAR) được kích hoạt và kiểm tra bởi bộ chuyển đổi số tương tự (DAC).

2. Sau mỗi quá trình kiểm tra, DAC đưa ra một điện áp đầu ramô tả giá trị của bit dữ liệu.

3. Bộ so sánh tiến hành so sánh giá trị điện áp này vớitín hiệu đầu vào. Nếu giá trịđầu vào lớn hơn thì bit sẽđược giữ nguyên (1), ngượclại bit sẽ bị reset (0).

D

–+

C

SAR

DACVout

Parallel binary output

CLK

D0

D1

D2

D3

Serialbinaryoutput

Input signal

Comparator

(MSB) (LSB)

The method is fast and has a fixed conversion time for all inputs.




Một IC ADC xấp xỉ liên tiếp là ADC804. Loại ADC phổbiến là bộchuyển đổi 8 bit, thực hiện việc chuyển đổi sau 64 xung đồng hồ (100 µs).

VCC

Digitaldataoutput

INTR(5)

D7(11) D6(12) D5(13) D4(14) D3(15) D2(16) D1(17) D0(18) CLK R (out)(19)

(8)

ANLGGND

(10)

CS(1)

REF/2(9)Vin–(7)Vin+(6)CLK IN(4)(3)(2)

RDWR

Analoginput

DGTLGND

(20)

ADC0804

∆∆∆∆∆∆∆∆

Tín hiệu báo kết thúc quá trìnhchuyển bởi chân INTR ở trạngthái LOW.




ADC sigma-delta:Với cách chuyển đổi sigma-delta, sự khác biệt giữa 2 mẫucủa tín hiệu tương tự đầu vào được tích phân và số hóa. Sốlượng số 1 tại tín hiệu đầu ra tỉ lệ với tín hiệu đầu vào.

1-bitquantizerIntegratorΣ

+Analoginput

signal

DAC

–

Quantized outputis a single bitdata stream.

∆

Summingpoint



Một lựa chọn cho phương pháp sigma-delta là đếm sốlượng số 1 trên các bit ở đầu ra được số hóa với mộtkhoảng được thiết lập. Giá trị đầu ra của bộ đếm được chốtvới mã nhị phân dạng song song.

.

.

.

.

.

.

.

.

.

.

1-bitquantizerIntegratorΣ

+Analoginput

signal

1-bitDAC

–

∆ n-bitcounter Latch Binary code

output

Summingpoint

ADC Sigma-delta có thể có độ phân giải cao và có ưu điểm trong việcloại bỏ các tín hiệu nhiễu (ví dụ như nhiễu từ đường cấp điện 60 Hz). Những nhiễu này tồn tại trong IC với các bộ khuyếch đại lập trìnhđược. Vì vậy, chúng được sử dụng rộng rãi trong các ứng dụng về đolường



Phương pháp thực hiện chuyển đổi số tương tự

DAC có đầu vào là số nhị phân có trọng số:Đây là loại DAC cơ bản với mỗi dòng vào trên mỗi điệntrở tỷ lệ với cột trọng số của nó trong hệ thống số nhị phân. DAC này yêu cầu các điện trở có độ chính xác cao và cácđiện áp có mức độ đồng nhất cao.

8RLSBGiá trị MSB được thể hiện bởidòng lớn nhất, do vậy điện trởtương ứng có giá trị nhỏ nhất. Để đơn giản hóa quá trình phântích có thể giả thiết các dòngchỉ đi qua điện trở Rf và khôngđi qua bộ khuyếch đại thuậttoán.

–

+

I0

I = 0

I1

I2

I3

If

+ –

MSB

4R

2R

R

Rf

Vout

Analog output

D0

D1

D2

D3



Phương pháp thực hiện chuyển đổi số tương tự

Một đầu vào bộ DAC có giá trị là 1101. Nếu giá trị HIGH = +3.0 V và LOW = 0 V, thì Vout?

–

+

+3.0 V

+3.0 V

+3.0 V

0 V

120 kΩ

60 kΩ

30 kΩ

15 kΩ

10 kΩ

Rf

Vout

0 1 2 3( )3.0 V 3.0 V 3.0 V0 V 0.325 mA

120 k 30 k 15 k

outI I I I I= − + + +

⎛ ⎞= − + + + = −⎜ ⎟Ω Ω Ω⎝ ⎠−3.25 VVout = Iout Rf = (−0.325 mA)(10 kΩ) =



Phương pháp thực hiện chuyển đổi số tương tựThang R-2R:

–

+

Thang R-2R chỉ yêu cầu 2 giá trị điện trở. Bằng tính toán mạch tươngđương Thevenin với mỗi đầu vào, có thể chỉ ra rằng tín hiệu đầu ratỷ lệ với đầu vào nhị phân.

2R R R R

2R 2R 2R 2RRf = 2R

InputsD0 D1 D2 D3

Mỗi đầu vào có giá trị HIGH đưa ra giá trị đầu ra2

Sout n i

VV −= −

Vout

Với VS = Mức định áp mức cao đầu vàon = Số lượng biti = Số thứ tự bit

R1 R3 R5 R7

R2 R4 R6 R8

Để chính xác thì các điệntrở phải có tỷ lệ chính xác, điều này là dễ dàng trongcác mạch tích hợp.



Phương pháp thực hiện chuyển đổi số tương tựThang R-2R có giá trị nhị phân đầu vào là 1011. NếuHIGH = +5.0 V và LOW = 0 V, thì Vout?

Rf = 50 kΩR1 R3 R5 R7

R2 R4 R6 R8

0 V+5.0 V

Vout

50 kΩ

25 kΩ

50 kΩ 50 kΩ 50 kΩ

50 kΩ 25 kΩ 25 kΩ

+5.0 VD0 D1 D2

+5.0 VD3

0 4 0

5 V( ) 0.3125 V2outV D −= − = − 1 4 1

5 V( ) 0.625 V2outV D −= − = −

3 4 3

5 V( ) 2.5 V2outV D −= − = −

–

+

2S

out n i

VV −= −Áp dụng với tất cả các đầu vào HIGH, kết quả như sau:

Áp dụng nguyên lý chồng chất, Vout = −3.43 V



Độ phân giải và độ chính xác của DAC

Thang R-2R là tương đôi dễ sản xuất và đã có các loại IC loại này. Có các loại thang 8, 10, 12 bit. Độ phân giải làmột chỉ tiêu kỹ thuật quan trọng được định nghĩa bởinghich đảo của số lượng bit đầu ra.

Tìm độ phân giải của thang BCN31 R-2R8-bits?

28 – 1 = 255 1/255 = 0.39%

Độ chính xác là một chỉ tiêu kỹ thuật quan trọng khác. Nó được tínhtoán dựa vào sự sai khác giữa giá trị đầu ra thực tế và giá trị đầu ra theolý thuyết. Với BCN31, độ chính xác là ±½ LSB = 0.2%.



Bộ lọc tái cấu trúc

Sau khi chuyển từ tín hiệu số sang tín hiệu tương tự, tínhiệu này được đưa qua bộ lọc thông thấp (gọi là bộ lọc táicấu trúc) để làm mượt các đường bậc thang ở tín hiệu đầura. Các tần số bị lọc ở bộ lọc này cũng giống như các tần sốở bộ lọc xung răng cưa, với mục đích làm hạn chế các sóngđiều hòa cao do quá trình xử lý số.

Reconstruction Filter

Output of the DAC Final analog output



Xử lý tín hiệu số (DSP)

Một bộ xử lý tính hiệu số được tối ưu hóa về tốc độ và khảnăng hoạt động thời gian thực (realtime).Nó đơn giản làmột bộ vi xử lý đặc biệt với cấu trúc lệnh thu gọn.

Sau khi lọc và chuyển từ tương tự sang số, bộ xử lý DSP bắt đầu thựchiện công việc. Nó có thể nâng cao chất lượng tín hiệu theo một số cáchđã thiêt đặt trước (giảm nhiễu và sóng hồi, nâng cao chất lượng hìnhảnh, mã hóa tín hiệu…) Tín hiệu có thể chuyển lại dạng tương tự nếucần thiết.

Analogsignal ADC DSP DAC Reconstruction

filterSample-and-hold circuit

Anti-aliasingfilter

Enhancedanalogsignal

10110011010001111100

10110011010001111100



Bởi vì tốc độ là rất quan trọng trong các ứng dụng DSP, do vậy ngôn ngữ lập trình Assembly thường được sử dụng, vìnói chung chúng được thực hiện nhanh hơn các ngôn ngữbậc cao khác.

Xử lý tín hiệu số (DSP)

Program cache/program memory(32-bit address, 256-bit data)

Register file A

Data path A

Instruction decode

Register file B

Data path B

Instruction dispatch

Program fetchControlregisters

Controllogic

Test

Evaluation

Interrupts

CPU (DSP core)

Additionalperipherals

Data cache/data memory(32-bit address, 8-, 16-, 32-. 64-bit data)

DMAEMIF

.S1 .M1 .D1.L1 .M2 .S2 .L2.D2

Sơ đồ các khối cơ bản củaIC DSP - TMS320C6000



Nyquist frequency

Quantization

Analog-to-digital converter (ADC)

DSP

Digital-to-analog converter (DAC)

The highest signal frequency that can be sampled at a specified sampling frequency; a frequency equal or less than half the sampling frequency.

The process whereby a binary code is assigned to each sampled value during analog-to-digital conversion.

A circuit used to convert an analog signal to digital form.

Digital signal Processor; a special type of microprocessor that processes data in real time.

A circuit used to convert a digital signal to analog form.


1. If an anti-aliasing filter is not used in digitizing a signal the recovery process

a. is slowed

b. may include alias signals

c. will have less noise

d. all of the above



2. An anti-aliasing filter should have

a. fc more than 2 times the Nyquist frequency

b. fc equal to the Nyquist frequency

c. fc more than ½ fsample

d. fc less than ½ fsample



3. The number of comparators required in a 10-bit flash ADC is

a. 255

b. 511

c. 1023

d. 4095



4. The block diagram is for a successive-approximation ADC. The top block is

a. an SAR

b. a DAC

c. an ADC

d. a comparator


D

–+

C

Vout

CLK

D0

D1

D2

D3

Serialbinaryoutput

Input signal (MSB) (LSB)

Parallel binary output


5. The ADC804 integrated circuit signals a completed conversion by

a. INTR goes LOW

b. CS goes LOW

c. RD goes LOW

d. CLK R goes HIGH


VCC

Digitaldataoutput

INTR(5)

D7(11) D6(12) D5(13) D4(14) D3(15) D2(16) D1(17) D0(18) CLK R (out)(19)

(8)

ANLGGND

(10)

CS(1)

REF/2(9)Vin–(7)Vin+(6)CLK IN(4)(3)(2)

RDWR

Analoginput

DGTLGND

(20)

ADC0804

∆∆∆∆∆∆∆∆


6. A sigma-delta circuit is a form of

a. DSP

b. DAC

c. ADC

d. SAR



7. The circuit shown is a

a. DSP

b. DAC

c. ADC

d. SAR


–

+

I0

I = 0

I1

I2

I3

If

+ –

8R

4R

2R

R

Rf

Vout


8. For the circuit shown, the input on the far left is for the

a. analog input

b. clock

c. LSB

d. MSB


–

+2R R R R

2R 2R 2R 2RRf = 2R

Inputs

Vout

R1 R3 R5 R7

R2 R4 R6 R8


9. A reconstruction filter

a. is a low-pass filter

b. can have the same response as an anti-aliasing filter

c. smoothes the output from a DAC

d. all of the above



10. A DSP is a specialized microprocessor that

a. has a very large instruction set

b. is deigned to be very fast

c. has internal anti-aliasing and reconstruction filters

d. all of the above



Answers:

1. b

2. d

3. c

4. b

5. a

6. c

7. b

8. c

9. d

10. b

"Thu Vien Sach Co Khi" – Bài giảng điện tử số trong cơ khí

Education

Transcript of "Thu Vien Sach Co Khi" – Bài giảng điện tử số trong cơ khí