Test Strategy for Digital Control/Power Switches · observabilidade e testabilidade aos circuitos...

Test Strategy for Digital Control/Power Switches

Hélio Jorge da Silva Guerra

Dissertação para obtenção do Grau de Mestre em

Engenharia Electrotécnica e de Computadores

Júri

Presidente: Professor Doutor Nuno Cavaco Gomes Horta

Orientador: Professor Doutor Marcelino Bicho dos Santos

Vogal: Professor Doutor Fernando Manuel Duarte Gonçalves

Outubro 2010

iii

Agradecimentos

Agradecimentos

A realização deste trabalho não teria sido possível sem o contributo e apoio prestado por parte de

várias pessoas, às quais passo a agradecer.

Em primeiro lugar gostaria de agradecer ao meu orientador, Professor Doutor Marcelino Bicho dos

Santos, pela oportunidade que me concedeu para realizar este trabalho numa área tão importante e

em constante desenvolvimento, mostrando sempre disponibilidade para a discussão das opções a

tomar ao longo do projecto.

A todos os meus colegas e amigos (eles sabem quem são) com quem tive o privilégio de me cruzar

ao longo de todo o percurso académico, quer no IST quer no INESC-ID, por demonstrarem todo o

apoio necessário e por tornarem este período exigente também divertido e com grandes momentos

de convívio.

Agradeço à Diana por estar sempre a meu lado, transmitindo força e carinho, demonstrando todo o

seu apoio quer nos bons, mas também nos momentos menos bons.

Por último, é com muito orgulho que agradeço aos meus pais, Joaquim e Aida, e ao meu irmão, pelos

valores que me passaram e por todo o esforço e confiança que sempre depositaram em mim e que

me foram permitindo alcançar todos os meus objectivos ao longo da vida.

v

Abstract

Abstract

Fault modeling and simulation in analogue circuits is an issue which has been intensively studied and

where it has been spent a high research effort by industrial and academic communities. Test

strategies based on simulation provide a powerful support in the process of detection of physical

defects. This thesis presents an original methodology for test preparation where a fault model is

implemented by the introduction of two resistances on each transistor to allow simulate possible short

or open circuits. The proposed analog test preparation methodology is implemented in a mixed-signal

case study that consists on the power block and drivers of a DC-DC converter. The evaluation of the

fault coverage of these analog blocks is carried out considering that controllability and observability is

only possible through a digital interface.

Keywords

Test preparation methodology, fault models, analog test, fault simulation

vii

Resumo

Resumo

A modelação de faltas em circuitos analógicos é um tema que tem vindo a ser intensivamente

estudado e onde tem sido despendido um elevado esforço de investigação por parte das

comunidades industrial e académica. Estratégias de preparação do teste baseadas na simulação

apresentam uma poderosa ajuda no processo de detecção de defeitos físicos. Esta tese apresenta

uma metodologia original de preparação do teste em que se implementa um modelo de faltas que

consiste na introdução de duas resistências, uma em série e uma em paralelo, em cada transístor de

modo a permitir simular possíveis curto-circuitos ou circuitos abertos. Além disso, de forma a conferir

observabilidade e testabilidade aos circuitos analógicos, apresenta-se uma interface que permite

integrar o teste dos blocos analógicos responsáveis pela ligação entre o bloco digital de controlo e os

transístores de potência, no teste do bloco digital. A interface consiste na inclusão de conversores de

nível que traduzem valores lógicos representados em tensões mais altas ( ) para valores lógicos

representados em tensões mais baixas ( ).

Palavras-chave

Metodologia de preparação do teste, modelos faltas, teste analógico, simulação de faltas

ix

Tabela de Conteúdos

Tabela de Conteúdos

Agradecimentos ...................................................................................... iii

Abstract .................................................................................................... v

Resumo .................................................................................................. vii

Tabela de Conteúdos .............................................................................. ix

Lista de Figuras ....................................................................................... xi

Lista de Tabelas ..................................................................................... xiii

Lista de Símbolos e Abreviações ........................................................... xv

1 Introdução ..................................................................................... 1

1.1 Motivação ................................................................................................ 2

1.2 Objectivos ................................................................................................ 3

1.3 Organização do Documento .................................................................... 3

2 Estado da Arte ............................................................................... 5

2.1 O teste digital ........................................................................................... 6

2.2 O teste analógico ..................................................................................... 6

2.3 Diagnóstico de Faltas .............................................................................. 9

2.3.1 Bridging .................................................................................................................. 9

2.3.2 Line-Open ............................................................................................................ 11

3 Metodologia ................................................................................. 13

3.1 Modelo de Faltas Proposto .................................................................... 14

3.1.1 Modos de funcionamento .................................................................................... 15

3.2 Metodologia de preparação do teste ..................................................... 16

4 Implementação ............................................................................ 19

4.1 Simulador HSPICE ................................................................................ 21

4.2 Programa para Introdução do Modelo de Faltas ................................... 22

4.3 Programa para Definição de Corners e Simulação ............................... 24

x

4.4 Programa para Análise de Resultados .................................................. 26

5 Caso Prático e Resultados .......................................................... 29

5.1 Caso de estudo ..................................................................................... 30

5.1.1 Conversores de nível ........................................................................................... 31

5.1.2 Drivers e Non-Overlap ......................................................................................... 31

5.2 Interface digital para teste do caso de estudo ....................................... 32

5.2.1 Resultados de Simulação .................................................................................... 33

6 Conclusões .................................................................................. 39

6.1 Trabalho futuro ...................................................................................... 41

Esquema eléctrico do caso de estudo ................................................... 43

Ficheiros de entrada do programa ......................................................... 45

II.1 Ficheiro de descrição do circuito .................................................................... 46

II.2 Ficheiro de definição de medidas ................................................................... 54

Ficheiros de saída do programa ............................................................. 55

III.1 Dicionário de Faltas ....................................................................................... 56

III.2 Faltas não detectadas ................................................................................... 58

Referências ............................................................................................ 59

xi

Lista de Figuras

Lista de Figuras

Figura 2.1 - Classificação das técnicas de diagnóstico de faltas de acordo com a fase em que ocorre a simulação do circuito no processo de teste (adaptado de [7]). ........................ 8

Figura 2.2 - Substituição do transístor do tipo NMOS [10]. ...................................................................... 9

Figura 2.3 - Fluxo da metodologia proposta em [10] (adaptado). .......................................................... 10

Figura 2.4 - Modelo do transístor para faltas do tipo Bridging, utilizados em [11]. ................................ 10

Figura 2.5 - Exemplo de falta do tipo Line-Open, retirado de [1]. .......................................................... 11

Figura 2.6 - Transformação do transístor do tipo PMOS [14]. ............................................................... 11

Figura 2.7 - Modelo do transístor para faltas do tipo Stuck-Open, utilizados em [11]. .......................... 12

Figura 3.1 - Modelo de faltas proposto. .................................................................................................. 15

Figura 3.2 - Modos de funcionamento do modelo apresentado............................................................. 15

Figura 3.3 – Esquema da metodologia de preparação do teste. ........................................................... 17

Figura 4.1 - Fluxograma do processo de implementação do modelo de faltas proposto. ..................... 20

Figura 4.2 - Fluxograma do programa "ADD_RES.pl". ......................................................................... 23

Figura 4.3 - Representação do método de inserção das resistências série e paralelo. ........................ 24

Figura 4.4 - Fluxograma do programa "ADD_SIMS.pl". ........................................................................ 25

Figura 4.5 - Fluxograma do programa "CREATE_RESULTS.pl". ......................................................... 27

Figura 5.1 - Esquema da topologia convencional de uma interface entre o bloco digital e os transístores de potência. .............................................................................................. 30

Figura 5.2 - Esquema da topologia da interface implementada entre o bloco digital e os transístores de potência. .............................................................................................. 32

Figura I.1 - Esquema eléctrico do circuito apresentado no caso de estudo…….……………………….44

xiii

Lista de Tabelas

Lista de Tabelas

Tabela 5.1 - Condições de simulação. ................................................................................................... 33

Tabela 5.2 - Definição do valor das resistências do modelo de faltas, utilizados em simulação. ......... 34

Tabela 5.3 - Dados referentes à simulação e análise do ficheiro de descrição do circuito. .................. 34

Tabela 5.4 - Simulação e análise do ficheiro de descrição do circuito com introdução de ponto de observabilidade. ....................................................................................................... 36

xv

Lista de Símbolos e Abreviações

Lista de Símbolos e

Abreviações

BRI Bridging Faults

CAD Computer-Aided Design

CMOS Complementary Metal-Oxide Semiconductor

DBT Defect-Based Test

DC-DC Direct Current-to-Direct Current

HDL Hardware Description Language

IC Integrated circuit

LOP Line-Open Faults

LSA Line Stuck-At

MOS Metal-Oxide Semiconductor

NMOS Metal-Oxide Semiconductor with N-type channel

SAT Simulation After Test

SBT Simulation Before Test

SoC System-on-Chip

SPICE Simulated Program with Integrated Circuits Emphasis

UMC United Microelectronics Corporation

HSPICE Simulated Program with Integrated Circuits Emphasis

1

Capítulo 1

Introdução

1 Introdução

2

Ao longo dos anos, tem-se verificado um rápido crescimento na indústria de circuitos integrados (IC –

integrated circuits). À medida que a tecnologia se torna mais complexa, oferecendo densidades de

integração cada vez mais elevadas, já na ordem dos nanómetros, surge cada vez mais a

necessidade de integrar diferentes funções, analógicas e digitais, num mesmo circuito integrado, os

chamados System-on-Chip (SoC).

Devido a este crescente nível de integração, a qualidade de fabrico vai-se tornando cada vez mais

sensível a defeitos físicos, imperfeições e variações de processos. Estes defeitos não afectam

apenas as ligações entre portas lógicas, mas também as ligações entre transístores no interior das

células. De modo a reduzir o tempo e os recursos gastos na procura de imperfeições, existe a

necessidade de criar métodos e ferramentas automáticas de detecção e diagnóstico de faltas [1].

Sabe-se também que é mais difícil testar os chamados circuitos integrados “Mixed Signal” ao invés de

circuitos puramente digitais ou analógicos, já que os requisitos que ambos apresentam são bastante

diferentes [2]. Devido à integração de ambos os processamentos, digital e analógico, os circuitos

“Mixed Signal” são geralmente projectados para funcionalidades específicas, exigindo um alto nível

de especialização e o uso cuidado de ferramentas de projecto assistido por computador (CAD -

computer-aided design).

Neste contexto, estratégias de preparação do teste baseadas na simulação apresentam uma

poderosa ajuda no processo de elevar a cobertura de faltas e garantir um reduzido número de ICs

que passam com sucesso o teste de produção embora estando defeituosos (“Defect Level” na ordem

das poucas unidades por milhão).

1.1 Motivação

Controladores digitais são blocos fundamentais em cada SoC, uma vez que são responsáveis pelo

controlo dos restantes blocos que o constituem, nomeadamente conversores DC-DC, conversores

analógico-digital e digital-analógico, fontes de corrente, dispositivos de potência, etc.

Num ambiente SoC existe a necessidade de criar interfaces entre blocos digitais e blocos analógicos,

uma vez que a principal dificuldade em combinar este tipo de circuitos surge na diferença de

representação de sinais e níveis de tensão utilizados. Sabe-se que os blocos digitais utilizam sinais

interpretados com valores discretos, enquanto os circuitos analógicos funcionam através de sinais

contínuos. De modo a poder existir ligação entre ambos é necessário recorrer a circuitos de

conversão. Além disso, blocos digitais utilizam normalmente tensões de alimentação inferiores às dos

circuitos analógicos e à gama de tensões disponibilizadas pelas baterias de lítio, sendo necessário

utilizar conversores DC-DC para a sua alimentação.

De maneira a promover a testabilidade nas interfaces entre os blocos digitais e os circuitos

analógicos, é essencial desenvolver e integrar métodos de teste que permitam a controlabilidade e

observabilidade dos circuitos integrados. Para tal, a simulação de falhas em circuitos analógicos é

3

fundamental, uma vez que permite o diagnóstico, classificação e consequente análise da cobertura

de faltas analógicas.

1.2 Objectivos

O objectivo deste trabalho é desenvolver uma interface entre o controlador digital e os transístores de

potência de um conversor DC-DC que permita integrar o teste dos conversores de nível (level

converters), dos drivers e dos dispositivos de potência no teste do bloco digital, normalmente

utilizando uma técnica designada por Scan, conferindo observabilidade e controlabilidade aos blocos

analógicos mencionados.

É igualmente necessário criar uma metodologia de teste que permita a detecção e o diagnóstico de

faltas ao nível do transístor para essa mesma interface. O tipo de faltas a evidenciar deverá ser do

tipo curto-circuito (bridging) e circuito-aberto (line-open ou stuck-open).

O caso de estudo é implementado na tecnologia CMOS UMC 130 nm, utilizando tensões de

alimentação de alimentação de no caso dos blocos digitais e para os blocos analógicos.

1.3 Organização do Documento

Esta tese está organizada em 6 capítulos. Seguidamente, é apresentada uma pequena síntese de

cada capítulo:

Capítulo 2: Estado da Arte

Este capítulo apresenta um enquadramento do teste digital e analógico. Além disso, expõe

diversas técnicas e metodologias já desenvolvidas para a detecção e diagnóstico de faltas.

Capítulo 3: Metodologia

Neste capítulo é apresentada a descrição do modelo de faltas desenvolvido. Contém também

a descrição da metodologia a seguir para a detecção e avaliação da cobertura de faltas.

Capítulo 4: Implementação

Este capítulo descreve os programas desenvolvidos para implementar a metodologia

apresentada no Capítulo 3. Apresenta também uma breve descrição da ferramenta de

simulação utilizada (HSPICE).

Capítulo 5: Caso Prático e Resultados

Neste capítulo é aplicado o método desenvolvido à interface para a qual foi pensado o

trabalho, apresentando os resultados decorrentes do mesmo.

Capítulo 6: Conclusões

Este capítulo providencia as principais conclusões a retirar do trabalho realizado, bem como

4

sugestões sobre possível trabalho futuro.

5

Capítulo 2

Estado da Arte

2 Estado da Arte

6

2.1 O teste digital

A complexidade e o nível de integração que os circuitos integrados digitais oferecem hoje em dia

fazem com que o seu teste represente uma tarefa díficil. Com o aumento da densidade de

transístores presentes nos dispositivos, aumenta também a dificuldade de teste, uma vez que se

torna cada vez mais complicado aceder a nós internos dos circuitos integrados sendo necessários

métodos de teste mais complexos e dispendiosos. Por consequência do aumento do nível de

integração e do rápido desenvolvimento da indústria, verifica-se a diminuição das tensões de

alimentação e o aumento das frequências de trabalho, factores que têm grande impacto nas

estratégias de teste.

O teste de circuitos integrados digitais consiste na aplicação de vectores de teste nas entradas do

circuito, comparando as respostas obtidas com as respostas esperadas. A qualidade do teste

depende significativamente da eficácia dos vectores de teste, sendo por isso importante estudar

técnicas de geração e avaliação de padrões de teste [3].

Na actualidade existem ferramentas e técnicas de preparação do teste e diagnóstico de faltas muito

eficientes e que conferem uma qualidade adequada à necessidade do teste digital. O modelo de

faltas mais utilizado é o modelo de linha fixa-a ( Line Stuck-At ou LSA), que se caracteriza pela

representação do impacto causado no funcionamento do circuito quando uma linha de sinal fica

permanentemente fixa a um determinado valor lógico, seja 0 ou 1.

A técnica utilizada para garantir controlabilidade e observabilidade em circuitos sequenciais é

conhecida como Cadeia de Scan (Scan Chain) [3]. Estas cadeias são implementadas introduzindo um

modo de teste num determinado circuito tal que, quando o circuito se encontra nesse modo, todos os

flip-flops formem uma cadeia funcionando como um registo de deslocamento. Na fase de teste,

inicialmente os registos são carregados com sequências conhecidas. Recorrendo ao sinal de relógio

do circuito, a sequência é deslocada através da cadeia, levando o circuito para um estado conhecido.

Após um ciclo de relógio em modo funcional, são novamente ligados em série e descarregados os

valores dos registos enquanto é carregado um novo estado. Na preparação do teste são gerados

vectores de teste a aplicar na Cadeia de Scan para testar a estrutura do circuito, de forma a detectar

faltas do tipo LSA.

2.2 O teste analógico

Ao longo dos anos, o teste de circuitos analógicos tem vindo a ganhar cada vez mais importância.

Relacionado com o rápido desenvolvimento que se tem vindo a verificar no fabrico de circuitos

integrados, quer a nível de velocidades quer de precisão, existe a necessidade de desenvolvimento

de novas metodologias de teste, uma vez que as soluções desenvolvidas no passado já não são

suficientes [4], [5].

7

Sabendo que não existe um método generalizado para o teste de circuitos analógicos, já que cada

topologia apresenta as suas próprias características e especificações, é possível classificar o teste de

circuitos analógicos em três categorias [3]:

Caracterização – determina se o circuito produzido cumpre as especificações e avalia o seu

desempenho.

Diagnóstico – determina a causa da falha de um dispositivo, quando este falha um teste.

Produção – decide se cada circuito, após o processo de fabrico, pode ser vendido como bom

ou se deve ser rejeitado.

Uma das principais dificuldades no teste analógico é devida à inexistência de modelos de faltas de

utilização generalizada, contrariamente aos existentes para circuitos digitais, Line Stuck-At (LSA) 0/1.

No diagnóstico de faltas podem ser consideradas duas fases [6], sendo a primeira relacionada com a

análise da testabilidade da topologia, de modo a avaliar se a escolha dos pontos de

observabilidade/teste confere um nível de resolução aceitável. Numa segunda fase, localização de

faltas, diferentes abordagens podem ser utilizadas e todas elas podem ser consideradas problemas

de optimização, já que, a partir de medições realizadas no circuito em teste, é necessário determinar

quais os valores dos componentes que podem justificar o comportamento verificado.

Em termos de classificação de técnicas a que pertence o diagnóstico de faltas, são conhecidos vários

critérios, descritos em [7]. O mais popular consiste em classificá-las de acordo com a fase em que

ocorre a simulação do circuito no processo de teste. Deste modo, de acordo com a Figura 2.1, há que

citar as abordagens de “simulação antes do teste” (SBT – Simulation Before Test) e “simulação após

teste” (SAT – Simulation After Test). A técnica SBT, ao contrário da SAT, é a utilizada neste trabalho,

uma vez que as informações decorrentes da simulação de faltas são guardadas numa fase anterior

ao teste do circuito. Esta informação torna-se relevante, já que permite conhecer o tipo e localização

de possíveis falhas que possam ocorrer no processo de teste [8].

Relacionado ainda com as dificuldades que caracterizam o teste analógico, surgem também

problemas de modelação de faltas. É no processo de modelação que reside a principal diferença

entre os dois principais tipos de teste, o teste analógico funcional e o teste analógico estrutural [3]. O

teste funcional é executado principalmente na fase de simulação, uma vez que pretende diagnosticar

possíveis falhas nos componentes, revelando faltas do tipo catastróficas. No teste estrutural é

avaliado se o processo de fabrico foi correctamente realizado, evidenciando no entanto faltas do tipo

paramétricas mas também catastróficas, caso se tenham verificado falhas no teste do circuito.

8

Figura 2.1 - Classificação das técnicas de diagnóstico de faltas de acordo com a fase em que ocorre a

simulação do circuito no processo de teste (adaptado de [7]).

No domínio analógico as faltas são habitualmente classificadas como catastróficas ou paramétricas

[3]. A falta catastrófica dá-se quando o elemento faltoso provoca um curto-circuito ou um circuito

aberto; há uma falta paramétrica sempre que o valor de um parâmetro se desvia do seu valor nominal

mais do que a tolerância especificada. Estas faltas devem-se habitualmente a efeitos parasitas, ao

envelhecimento dos circuitos, à violação das tolerâncias de fabrico ou a componentes mal

seleccionados nos circuitos discretos.

Ao nível de simulação, as faltas ao nível do transístor podem ser classificadas em quatro classes

principais, mediante o seu comportamento eléctrico [1]. Na primeira categoria encontram-se as

chamadas Bridging Faults, que ocorrem quando se verifica a existência de curto-circuitos entre linhas

que não deveriam estar conectadas. As faltas Stuck-Open ou de Fonte/Dreno Aberto encontram-se

na segunda classe. Estas faltas resultam da ruptura entre nós do circuito que deveriam estar ligados.

Normalmente ocorrem nos nós do dreno ou da fonte do transístor. Na terceira categoria estão as

faltas de “Porta Aberta” (Gate Open), que tem origem na disrupção do nó de porta dos transístores. A

ocorrência deste tipo de faltas depende das capacidades e resistências parasitas associadas, bem

como do estado das linhas adjacentes. Por fim, na última categoria encontram-se as chamadas faltas

de “circuito-aberto resistivo” (Resistive-Open). Estas faltas caracterizam-se pela existência de uma

ligação imperfeita que pode ser modelada como uma resistência entre dois nós que no circuito bom

seriam um único nó.

Técnicas de

Localização de

Faltas

Técnicas do

Dicionário de

Faltas

Técnicas com

Medidas

Limitadas

Simulação

Depois do Teste

Simulação

Antes do Teste

Técnicas com

Medidas

Suficientes

Técnicas

Probabilísticas

Técnicas

Baseadas em

Optimização

Técnicas de

Verificação de

Faltas

Técnicas de

Aproximação

Técnicas de

Identificação

de Parâmetros

9

2.3 Diagnóstico de Faltas

2.3.1 Bridging

As faltas do tipo Bridging (BRI) resultam de defeitos físicos provocados na tecnologia MOS quando

ocorre um curto-circuito entre dois nós distintos, que normalmente não se encontram ligados entre si.

De modo a ser possível detectar este tipo de faltas, foram sendo desenvolvidas várias metodologias.

Em 1997, Touba e McCluskey [9] desenvolvem uma técnica para circuitos digitais que permitiu o

aumento da qualidade do teste. Esta técnica é implementada ao nível de portas lógicas e baseia-se

na geração de padrões de teste pseudo-aleatórios, recorrendo a circuitos auxiliares, de modo a

garantir uma cobertura de faltas elevada.

No entanto, existem casos em que se verificam baixas taxas de detecção devido à ocorrência de

faltas resistentes a padrões aleatórios (random-pattern-resistant). De modo a garantir um acréscimo

na taxa de cobertura de faltas, podem ser adicionados pontos de observabilidade ou utilizar vectores

de teste determinísticos (gerados com um “Automatic Test Pattern Generator” – ATPG).

Um método de diagnóstico de bridging faults para circuitos analógicos é apresentado em [10]. Neste

caso, a principal inovação é a introdução de um processo de transformação que altera a descrição

dos transístores para o nível de portas lógicas, como se exemplifica na Figura 2.2. Tal alteração é

efectuada de modo a ser possível utilizar ferramentas de diagnóstico já existentes ao nível de portas

lógicas.

Figura 2.2 - Substituição do transístor do tipo NMOS [10].

Esta metodologia é constituída por quatro passos, como se ilustra na Figura 2.3. Numa primeira fase

é realizado um diagnóstico de possíveis faltas do tipo stuck-at ao nível das portas lógicas, de modo a

tornar a lista de possíveis faltas ao nível de transístores mais reduzida, o que se verifica bastante

vantajoso para circuitos de elevada dimensão e complexidade. Posteriormente é aplicada a

transformação à lista de possíveis portas faltosas. No terceiro passo, não sendo necessário testar

todo o circuito, verificam-se quais os caminhos em que ocorrem as falhas, para que na última fase o

teste de diagnóstico de faltas se torne menos exaustivo e demorado.

10

Figura 2.3 - Fluxo da metodologia proposta em [10] (adaptado).

Mais recentemente [11], foi desenvolvida uma técnica utilizando o método de teste baseado em

defeitos possíveis de ocorrer no processo de fabrico (DBT – Defect-Based Test) em que as faltas são

modeladas ao nível do transístor. O método DBT é usado de modo a complementar métodos de teste

standard que se baseiam no modelo LSA, providenciando um acréscimo no nível de qualidade do

teste, uma vez que detecta defeitos não abrangidos pelo modelo LSA [12].

O principal contributo desta técnica deve-se ao facto do método apresentado ter sido desenvolvido

para a análise de cobertura de faltas em circuitos “Mixed Signal”, utilizando simultaneamente modelos

ao nível comportamental, descritos em HDL (Hardware description Language), e modelos ao nível do

transístor, descritos em SPICE (Simulated Program with Integrated Circuits Emphasis).

Desta técnica interessa ainda fazer referência ao modelo usado para a simulação de faltas do tipo

bridging em transístores. Apresenta-se na Figura 2.4 o modelo que se traduz na introdução de uma

resistência de baixo valor entre dreno e fonte, simulando um possível curto-circuito.

Figura 2.4 - Modelo do transístor para faltas do tipo Bridging, utilizados em [11].

Passo 1. Diagnóstico de faltas

stuck-at.

(Escolher M = 100%, P < 100%)

Passo 2. Transformar portas

lógicas suspeitas.

Passo 3. Extrair valores e

construir novos padrões.

Passo 4. Diagnóstico de faltas

ao nível de portas lógicas no

circuito transformado.

11

2.3.2 Line-Open

As faltas do tipo Line-Open (LOP) (ou Stuck-Open), modelam possíveis interrupções em ligações que

normalmente deveriam existir. Na tecnologia MOS, este tipo de falta pode ser modelada como a

quebra de ligações nos nós de dreno ou fonte de um transístor, assumindo-o como permanentemente

desligado ou mesmo inexistente. Como exemplo, a Figura 2.5 apresenta uma porta lógica NAND com

defeito (circuito-aberto) na fonte do transístor PMOS, não permitindo passagem de corrente por esse

transístor.

Figura 2.5 - Exemplo de falta do tipo Line-Open, retirado de [1].

Na literatura existem várias metodologias desenvolvidas para detecção e diagnóstico deste tipo de

faltas. Em [13], o método empregue baseia-se essencialmente no pré-processamento do circuito

utilizando o modelo de faltas LSA, de modo a detectar os potenciais candidatos a conterem faltas do

tipo Stuck-Open. Estes candidatos são escolhidos após se verificar que os resultados obtidos

dependem das sequências de teste aplicadas. Posteriormente, é efectuada a simulação de faltas dos

potenciais candidatos, sendo criado um dicionário de faltas que contém a lista de faltas detectadas e

correspondente informação.

Alguns anos mais tarde, Fan et al. [14] fundamenta-se nas técnicas que foram sendo desenvolvidas

por Li [13][15][16], de modo a tentar tornar os seus métodos mais eficientes e automáticos. Para tal,

desenvolve um método de transformação para que o diagnóstico de faltas seja possível de realizar

utilizando as ferramentas já existentes no mercado. O método de transformação, análogo ao

apresentado em [10], transpõe a descrição dos transístores para o nível de portas lógicas, onde as

faltas do tipo Stuck-Open são representadas por faltas do tipo Stuck-At. Um exemplo do método

apresenta-se na Figura 2.6, à semelhança do representado na Figura 2.2.

Figura 2.6 - Transformação do transístor do tipo PMOS [14].

12

Esta metodologia é bastante semelhante à descrita na secção anterior e representada na Figura 2.3.

É na última fase do método que reside a diferença, uma vez que, ao contrário do descrito

anteriormente, neste caso o diagnóstico é efectuado para detectar um tipo de faltas diferente. Caso

se verifique o sucesso do processo, as faltas são diagnosticadas directamente, representando um

método simples e de fácil integração em ferramentas de diagnóstico comerciais já existentes.

Uma técnica baseada no defeito (DBT) é apresentada em [11]. Como já foi referido na secção

anterior, esta técnica é modelada ao nível do transístor e passível de ser utilizada em circuitos “Mixed

Signal”, apresentando-se como um método capaz de prever comportamentos faltosos através de

modelos de faltas estruturais. O inconveniente desta técnica deve-se ao longo tempo de simulação,

em grande parte devido à dificuldade em abstrair o modelo de faltas para níveis superiores,

dificultando assim a sua utilização no teste de circuitos analógicos.

Nesta abordagem, interessa referir que o modelo utilizado para a simulação de faltas Stuck-Open é

representado por uma resistência de valor muito elevado, representado na Figura 2.7, de modo a

caracterizar o transístor como um circuito aberto.

Figura 2.7 - Modelo do transístor para faltas do tipo Stuck-Open, utilizados em [11].

13

Capítulo 3

Metodologia

3 Metodologia

14

A modelação de faltas em circuitos analógicos é um tema que tem vindo a ser intensivamente

estudado e onde tem sido despendido um elevado esforço de investigação por parte das

comunidades industrial e académica. Tal deve-se à crescente evolução que a indústria de circuitos

integrados tem vindo a demonstrar, fazendo hoje parte da generalidade de equipamentos, tornando o

seu teste fundamental para garantir a qualidade final dos equipamentos.

As principais razões a ter em conta para a importância deste assunto devem-se à diminuição

progressiva das dimensões dos dispositivos, em correlação com o desenvolvimento de topologias

para o aperfeiçoamento de especificações, nomeadamente diminuição das tensões de alimentação e

de dissipação de potência e aumento de frequência, que levam a que o comportamento desses

circuitos transitem do domínio digital para o analógico, principalmente na transição entre níveis

lógicos [17]. Essas transições são realizadas através de circuitos de conversão, ou interfaces, que se

caracterizam por serem de difícil testabilidade.

Neste capítulo é descrito o modelo a ser implementado para a simulação de faltas, nomeadamente

faltas catastróficas do tipo bridging e line-open. Apresenta-se também a metodologia a seguir para a

aplicação do mesmo, baseada em programas desenvolvidos de raiz e utilizando o simulador HSPICE.

Tanto os programas implementados como o simulador serão mais detalhadamente descritos no

Capítulo 4.

3.1 Modelo de Faltas Proposto

A dificuldade de avaliação da qualidade do teste analógico deve-se principalmente à escassez de

modelos de faltas existente que permitam caracterizar correctamente o universo de defeitos físicos

dos circuitos, representando-os sob a forma de uma lista de faltas.

Deste modo, torna-se necessário criar um modelo que seja apropriado para a detecção de faltas

resultantes de defeitos físicos. Para tal, e com base no estudo efectuado e nos métodos

apresentados no Capítulo 2, propõe-se um modelo de faltas que se baseia na introdução de duas

resistências, uma em série com o dreno do transístor e outra em paralelo, entre dreno e fonte, como

se apresenta na Figura 3.1.

O modelo proposto é implementado ao nível do transístor, permitindo assim a detecção de possíveis

falhas que possam ocorrer no dispositivo, nomeadamente a ocorrência de curto-circuitos ou circuitos-

abertos. Além destas faltas catastróficas, este modelo também poderia ser utilizado para avaliar a

testabilidade de faltas paramétricas que fossem equivalentes à introdução de uma resistência em

série ou em paralelo com cada transístor MOS. Tal não foi feito no âmbito deste trabalho devido ao

elevado número de faltas que resultam da aplicação de tal modelo paramétrico. Adicionalmente,

espera-se que no domínio analógico, à semelhança com o que se passa no digital, seja possível

utilizar modelos de falta mais simples e catastróficos para efectuar uma adequada preparação do

teste, capaz de também detectar defeitos mais adequadamente com faltas paramétricas.

15

Figura 3.1 - Modelo de faltas proposto.

3.1.1 Modos de funcionamento

Para melhor caracterizar o modelo proposto, torna-se necessário descrever as configurações de

funcionamento que podem ser adoptadas. Como se encontra representado na Figura 3.2, os modos

apresentados dividem-se em:

a) Modelo característico do transístor;

b) Detecção de circuitos-abertos;

c) Detecção de curto-circuitos.

Figura 3.2 - Modos de funcionamento do modelo apresentado.

No que diz respeito ao primeiro modo de funcionamento, o modelo característico do transístor, Figura

3.2 a), este corresponde a atribuir os valores adequados às resistências do modelo, tais que

garantam que o modelo não influencia o seu normal funcionamento. Este modo pode ser designado

por típico, sendo o modo usado em simulação para obter os valores do caso “livre de faltas” (Fault-

Free). Para modelar este modo de funcionamento, os valores a atribuir às resistências são e

, que corresponde a manter ligada a junção de dreno do transístor e a desligar a ligação

entre o dreno e a fonte do mesmo.

O segundo modo de funcionamento representado, Figura 3.2 b), é caracterizado de maneira a

permitir a detecção de circuitos-abertos que possam ocorrer no dispositivo, mais concretamente

D

S

G

NMOS

D

S

G

Rser

Rpar

NMOS

D

S

G

Rser = ∞

Rpar = ∞

NMOS

b) Detecção de

circuitos-abertos

D

S

G

Rser = 0

Rpar = ∞

NMOS

a) Modelo

característico do

transístor

c) Detecção de

curto-circuitos

D

S

G

Rser = 0

Rpar = 0

NMOS

16

detectar faltas do tipo LOP. Para tal, descreve-se o modelo de modo a que este apresente a ligação

de dreno do transístor em aberto, impedindo a passagem de corrente pelo transístor, assumindo-o

como desligado ou mesmo inexistente. A configuração a atribuir a este modo de funcionamento é

descrita pela atribuição dos valores e às respectivas resistências.

Na Figura 3.2 c) encontra-se representado o último modo de funcionamento do modelo apresentado

para a detecção de defeitos físicos nos transístores. De forma a ser possível detectar a ocorrência de

curto-circuitos nos dispositivos, modelam-se as resistências e com o intuito de criar

uma ligação permanente entre o dreno e a fonte do transístor, assumindo que este se encontra

sempre ligado, independentemente do sinal aplicado na sua porta. Com o modelo caracterizado desta

forma, através de simulação, é possível detectar faltas do tipo BRI mediante comparação com os

resultados obtidos com o caso “livre de faltas”.

3.2 Metodologia de preparação do teste

Após ter sido descrito o modelo proposto e caracterizado as suas correspondentes configurações de

utilização, torna-se essencial descrever a metodologia de preparação do teste a utilizar para a

detecção de faltas. A metodologia a seguir encontra-se esquematizada na Figura 3.3.

O método desenvolvido baseia-se num conjunto de programas, em que é necessário à priori o

ficheiro de descrição do circuito (netlist) em formato HSPICE. Este ficheiro deve incluir o ficheiro que

contém as medidas (measures) e respectivos nós/pontos de teste a realizar no circuito, através das

quais se vai basear a detecção de faltas. O ficheiro em que se encontram especificados os nós do

circuito onde serão efectuadas as medições é da autoria do utilizador ou engenheiro de teste,

podendo este basear-se em diversas metodologias já existentes, referidas em [18], para a escolha

dos melhores pontos de teste, de forma a garantir melhores coberturas de faltas.

Numa primeira fase, a partir do ficheiro de descrição do circuito, que deve incluir o ficheiro de

medidas, é criado um novo ficheiro de descrição do circuito com as resistências e

adicionadas para cada transístor MOS. O processo utilizado apresenta-se como a principal base do

procedimento, visto ser responsável pela análise da descrição do circuito de modo a implementar de

forma coerente e inequívoca o modelo de faltas proposto.

Após a implementação do modelo de faltas no circuito em estudo, procede-se à geração dos ficheiros

de parametrização dos elementos introduzidos no circuito e que modelam as faltas, nomeadamente

as resistências pertencentes ao modelo. Os ficheiros a criar são dois, sendo o primeiro o ficheiro que

contém os valores genéricos das resistências inseridas, isto é, os valores que correspondem à

aplicação do modelo na forma representada na Figura 3.2 a). O segundo ficheiro a criar conterá a

informação necessária para a subsequente simulação individual de cada uma das faltas. Estes

ficheiros são gerados durante o processo de controlo de injecção de faltas, em que o número de

faltas a simular é definido pelo utilizador, mediante a especificação da percentagem requerida.

17

Figura 3.3 – Esquema da metodologia de preparação do teste.

Posteriormente, estando já o modelo de faltas implementado no ficheiro de descrição do circuito, os

ficheiros de medidas, de valores genéricos dos elementos e de faltas definidos, procede-se à

simulação do circuito recorrendo ao simulador HSPICE. O circuito será simulado para o caso “livre de

faltas” e adicionalmente tantas vezes mais quantas as faltas a simular, sendo gerados os ficheiros

que contêm a informação referente aos parâmetros das medições efectuadas, resultantes da

simulação.

Finalmente, de modo a avaliar a detecção de cada falta, efectua-se a comparação entre o caso “livre

de faltas” e a resposta à injecção de faltas. Caso se verifique a detecção de uma falta, os dados

referentes ao tipo de falta e à sua localização são guardados no Dicionário de Faltas [18]. Este

ficheiro conterá ainda a estatística e taxa de cobertura de faltas evidenciadas.

Neste trabalho, esta comparação faz-se de forma digital para, de acordo com os objectivos

Replicação de

instâncias e

Introdução de

faltas

Controlo de

injecção de faltas

SIMULADOR

HSPICE

Netlist com faltas

Comparação entre

caso “livre faltas” e

resposta à injecção

de faltas

Estatística e

Dicionário de

Faltas

Netlist

Hspice

Percentagem de

faltas a simular

18

inicialmente definidos, permitir avaliar a capacidade do teste digital incluir a detecção de defeitos em

circuitos analógicos.

19

Capítulo 4

Implementação

4 Implementação

20

Neste capítulo descrevem-se os programas desenvolvidos para implementar a metodologia de

preparação de teste proposta no capítulo anterior. A Figura 4.1 apresenta o fluxograma do processo

de implementação, onde se representam os ficheiros necessários, a fase em que são aplicados os

programas desenvolvidos e os ficheiros gerados pelo processo. Faz-se também uma breve referência

ao simulador usado na simulação de circuitos analógicos, o HSPICE, apresentando alguns dos

comandos utilizados e respectivas sintaxes.

Todos os programas implementados foram desenvolvidos em Perl. O Perl é uma linguagem de

“scripting” principalmente influenciada pelas melhores características de linguagens como C, awk e

sed. Apresenta-se como uma linguagem optimizada para manipulação de variáveis e processamento

de texto, bem como em operações de matching, implementado através de expressões regulares que

a tornam mais eficiente.

Figura 4.1 - Fluxograma do processo de implementação do modelo de faltas proposto.

ADD_RES.pl

ADD_SIMS.pl

(N faltas)

SIMULADOR

HSPICE

Input.ckt Footer.cfg

NOVO

Input.ckt

Generic_Res.inc Corners_Res.inc

Input.mt0 Input.mtN...

CREATE_RESULTS.pl

DICIONÁRIO

FALTAS

21

4.1 Simulador HSPICE

O simulador HSPICE, desenvolvido pela Synopsys, é uma das ferramentas disponíveis no mercado e

mais usadas na simulação de circuitos analógicos. Com mais de 25 anos de projectos bem

sucedidos, esta ferramenta apresenta-se como um dos simuladores da indústria mais rápidos e

precisos, resultado da constante melhoria em termos de algoritmos de convergência e de recursos

avançados de análise. Sendo um simulador de circuitos ao nível do dispositivo, permite alcançar

elevado desempenho e precisão, permitindo efectuar quer simulações de Monte Carlo, pior caso,

varrimentos paramétricos, etc. [19].

O simulador HSPICE dispõe de um grande número de comandos disponíveis [20]. Em segguida, faz-

se referência apenas aos comandos de maior importância e que são mais utilizados no decorrer do

processo de implementação do modelo proposto. Os comandos necessários à implementação do

modelo são:

.ALTER – usado para realizar novas simulações utilizando parâmetros ou dados diferentes.

Este comando caracteriza-se pela definição de um bloco que pode conter declarações de

elementos ou outros comandos.

.MEASURE – utilizado para medir especificações do circuito como atrasos, tensões,

correntes, etc. Normalmente usado para registar medições correspondentes a sucessivas

simulações.

.PARAM – declaração usada para definir parâmetros do circuito. Os parâmetros

representam-se por nomes que podem ter associados quer valores numéricos, expressões

algébricas, funções definidas pelo utilizador ou funções de análise pré-definidas.

Por uma questão de metodologia utilizada, começa-se por fazer referência ao comando .MEASURE.

Este comando é utilizado no início do procedimento e encontra-se declarado no ficheiro footer.cfg.

Sendo este ficheiro o responsável pela definição das medições a realizar no circuito, contém tantas

declarações do comando .MEASURE quantas as medições a efectuar no processo de teste. Este

comando pode apresentar variadas sintaxes, dependendo do tipo de medida que seja pretendida [20].

Na sequência do processo de aplicação do modelo de detecção de faltas, encontra-se a declaração

do comando .PARAM durante a geração do ficheiro “Generic_Res.inc”. É neste ficheiro que se

encontra a descrição de todas as resistências e introduzidas pelo modelo e onde se definem

os seus valores típicos, mediante a utilização do comando .PARAM. Este comando também é

declarado no ficheiro “Corners_Res.inc”, onde é usado para alterar o valor de cada resistência.

No ficheiro “Corners_Res.inc” é também utilizado o comando .ALTER. Este comando é

normalmente usado para caracterizar o comportamento dos circuitos em condições de funcionamento

extremas, nomeadamente criando sucessivas simulações ao circuito em teste onde se variam

parâmetros como temperatura, tensões de alimentação, características de transístores ou mesmo

valores nominais de elementos. Na metodologia apresentada, o comando .ALTER, em conjunto com

outros comandos, é utilizado para variar o valor de cada uma das resistências inseridas pelo modelo

22

de faltas no circuito em teste, de modo a tornar possível a representação de cada uma das faltas a

simular.

4.2 Programa para Introdução do Modelo de Faltas

Nesta secção descreve-se em mais detalhe o programa desenvolvido “ADD_RES.pl”, responsável

pela análise e transformação do ficheiro de descrição do circuito, de modo a introduzir o modelo de

faltas proposto. O fluxograma de funcionamento do programa encontra-se esquematizado na Figura

4.2.

O programa necessita a priori de dois ficheiros de entrada de dados, sendo eles:

O ficheiro de descrição do circuito input.ckt, no formato HSPICE.

O ficheiro que contém as medidas (measures) e respectivos nós/pontos de teste a realizar

no circuito, normalmente denominado footer.cfg, através das quais se vai basear a

detecção de faltas.

Inicialmente, o programa lê o ficheiro de descrição do circuito input.ckt e guarda o seu conteúdo num

vector, em que cada posição corresponde a uma linha do ficheiro. O primeiro passo a realizar é a

procura de todas as instâncias declaradas no circuito, bem como o número de vezes que cada uma

delas é utilizada. Uma instância corresponde a um objecto, seja uma porta lógica ou um bloco com

determinada funcionalidade. No ficheiro de descrição do circuito uma instância encontra-se declarada

da seguinte forma,

.subckt <nome instância> <entradas/saídas>

…

(elementos que a constituem)

…

.ends <nome instância>

Uma vez que na maioria dos circuitos existem instâncias que são utilizadas mais do que uma vez,

portas lógicas p.e., torna-se necessário proceder à sua replicação, ou seja, proceder à expansão

parcial da hierarquia do circuito. Se tal não fosse feito, posteriormente, ao simular uma falta num dos

transístores de uma dessas instâncias cometer-se-ia o erro de activar a falta em todas elas e não

apenas na instância em questão.

Após se identificar quais as instâncias que necessitam de ser replicadas, procede-se à inserção das

mesmas no ficheiro de descrição do circuito, tantas vezes quantas as necessárias, indexando ao

nome da instância um valor numérico que vai sendo incrementado, de forma a distingui-las. No final

deste processo, do ponto de vista de interpretação, cada instância declarada no ficheiro de descrição

do circuito é apenas utilizada uma única vez.

Seguidamente, depois de se reformular convenientemente o ficheiro de descrição do circuito,

procede-se à aplicação do modelo de faltas proposto. Este processo baseia-se na procura de

23

declarações de transístores existentes no ficheiro de descrição do circuito. Na tecnologia em que é

implementado o caso de estudo (Capítulo 5), a declaração de transístores é representada pelas

expressões “mn”ou “mp”, caso se trate de um transístor NMOS ou PMOS, respectivamente, seguidas

das declarações dos respectivos nós, dimensões e parâmetros característicos. Um exemplo é

apresentado de seguida,

mn3 net018 b agnd agnd N_HG_33_L130E w=800e-9 l=350e-9 as=288e-15 ad=288e-15 ps=2.32e-6 pd=2.32e-6 m=1,

em que se apresenta o nome do transístor, nó de dreno, porta, fonte e substrato, modelo do

transístor, seguido das respectivas dimensões e parâmetros que o descrevem.

Figura 4.2 - Fluxograma do programa "ADD_RES.pl".

Durante o processo de inserção das resistências pertencentes ao modelo, quando é identificado um

transístor, faz-se a leitura e armazenamento em variáveis dos respectivos nós de dreno e fonte. Essa

informação é necessária para definir os nós das respectivas resistências a inserir. Neste

procedimento é efectuada uma alteração ao nível do nó de dreno dos transístores, uma vez que se

cria um nó “virtual” necessário para a introdução da resistência em série. A resistência em paralelo é

posteriormente adicionada entre o nó de dreno e de fonte do transístor. Um exemplo de declaração

Usadas mais

de uma vez?

Procura

Instâncias

Usadas

Início

Reescreve

Instâncias

S

N

Replica

Instâncias

Procura

Transístores

Insere

Resistência

Série

Insere

Resistência

Paralelo

Fim

Repetir ciclo até

final ficheiro

24

de um transístor com as respectivas resistências já adicionadas é dado por,

mn3 net018mn3 b agnd agnd N_HG_33_L130E w=800e-9 l=350e-9 as=288e-15 ad=288e-15 ps=2.32e-6 pd=2.32e-6 m=1

rpmn3 net018mn3 agnd rpmn3_COMMONLIBand2lv_val

rsmn3 net018mn3 net018 rsmn3_COMMONLIBand2lv_val,

apresentando-se a respectiva representação da transformação na Figura 4.3. O nó circundado a

vermelho representa o nó “virtual” a que se fez referência. A descrição das resistências é composta

pelo seu nome, cada um dos nós e corresponde declaração do seu valor, que se encontra associado

ao nome da instância a que pertence, de modo a tornar único cada parâmetro.

Figura 4.3 - Representação do método de inserção das resistências série e paralelo.

O processo termina quando for analisado o ficheiro de descrição do circuito na sua totalidade, tendo

sido replicadas todas as instâncias necessárias, identificados todos os transístores e adicionadas as

respectivas resistências.

A sintaxe a utilizar para a evocação do programa que é dada por,

perl ADD_RES.pl input.ckt

4.3 Programa para Definição de Corners e Simulação

A definição das faltas a testar e respectiva simulação é efectuada recorrendo ao programa

desenvolvido “ADD_SIMS.pl”. O programa é também responsável pela geração do ficheiro

“Generic_Res.inc” que contém os valores genéricos das resistências e do ficheiro

“Corners_Res.inc” que especifica quais as faltas a simular. Na Figura 4.4 apresenta-se o fluxograma

de funcionamento do programa.

Inicialmente, na chamada do programa, para além do ficheiro de descrição do circuito modificado pelo

programa “ADD_RES.pl”, é necessário especificar mais duas variáveis, nomeadamente um número

mínimo de possíveis faltas a simular em cada instância e a percentagem que se pretendida. A sintaxe

necessária para a evocação do programa é a seguinte,

perl ADD_SIMS.pl input.ckt <mín_por_subckt> <percentagem>.

rsmn3

rpmn3

net018

agnd

b

MN3

net018mn3

agnd

b

MN3

net018

25

Seguidamente, inicia-se o processo de procura das resistências pertencentes ao modelo de faltas. A

declaração das resistências na netlist do circuito encontra-se representada pelas expressões “rp” ou

“rs”, consoante se trate de uma resistência paralela ou série, respectivamente. À medida que as

resistências vão sendo identificadas, recorre-se a uma hash, estrutura de dados disponibilizada pelo

Perl em que se associa um valor a determinada referência, para armazenamento de dados. Neste

caso a referência será o nome da instância e o valor o respectivo número de resistências que essa

instância contém.

Os parâmetros que caracterizam cada uma das resistências, nomeadamente a variável que

representa o valor de cada uma delas, são armazenados em dois vectores, vector de valores típicos e

vector de valores faltosos, para serem posteriormente inseridos no ficheiro de valores genéricos e

ficheiro de corners respectivamente. O vector de valores genéricos permite também avaliar o número

total de resistências existentes no ficheiro de descrição do circuito.

Figura 4.4 - Fluxograma do programa "ADD_SIMS.pl".

Após se encontrarem reunidos todos os dados necessários acerca das resistências inseridas,

procede-se à avaliação do número de corners que serão simulados. Este número é obtido através do

número mínimo de possíveis faltas (resistências) especificado para cada instância e da percentagem

pretendida, isto é, será simulada a percentagem de faltas pretendida apenas para as instâncias que

Procura

Resistências

Inseridas

Início(Mínimo Resistências por Instância)

(Percentagem Corners a Testar)

Cria Ficheiro

Genérico

Cria Ficheiro de

Corners

Avalia Número

de Corners a

Testar

Fim

Evoca

Simulador

HSPICE

26

contenham o número mínimo de resistências especificadas. Consequentemente, no ficheiro de

valores genéricos “Generic_Res.inc” será inserido o parâmetro correspondente ao valor típico de

cada uma das resistências, enquanto o ficheiro de faltas “Corners_Res.inc” conterá apenas o

número de corners anteriormente avaliado para simulação.

Para finalizar o processo, o programa executa o simulador HSPICE que procederá à simulação do

circuito, para o caso “livre de faltas” e para os restantes corners especificados.

4.4 Programa para Análise de Resultados

A análise dos resultados obtidos após simulação do circuito é realizada mediante a utilização do

programa desenvolvido “CREATE_RESULTS.pl”. Após efectuada a simulação do circuito, o

simulador gera os ficheiros input.mt0 … input.mtN que contêm os valores referentes aos parâmetros

medidos previamente definidos no ficheiro footer.cfg. A Figura 4.5 apresenta o fluxograma do

processo de avaliação das medidas efectuadas.

O primeiro passo a realizar é a verificação do número de medidas efectuadas, através da leitura do

ficheiro de configuração das medidas footer.cfg, de modo a ser posteriormente utilizado para

controlo na comparação de valores entre o caso “livre de faltas” e cada corner. É também avaliada

qual a tensão de alimentação do bloco digital, necessária no processo de verificação da existência de

possíveis faltas.

Seguidamente, procede-se à avaliação dos parâmetros medidos presentes em cada ficheiro

input.mtX. Caso o ficheiro em questão se trate do caso “livre de faltas”, input.mt0, tanto as variáveis

de medidas como os respectivos valores medidos são armazenados em vectores distintos, vectores

@measffree_var e @measffree_val respectivamente. Caso se trate de um ficheiro que represente

uma falta, input.mtX, armazenam-se apenas os valores correspondentes às medidas efectuadas no

vector @meascorner_val. O vector @meascorner_val que conterá os valores das medidas de cada

corner é provisório, uma vez que é limpo e reiniciado após cada comparação, sendo posteriormente

utilizado pelo corner seguinte.

Após se verificar que as medidas referentes ao caso “livre de faltas” e as medidas de um dos corners

se encontram guardadas nas respectivas variáveis procede-se à sua comparação de modo a atestar

uma possível existência de falta. Uma vez que os dados guardados referentes às diversas medições

representam sinais de tensão analógicos, é necessário representá-los no domínio digital. O processo

de mudança de valores do domínio analógico para o digital utiliza uma tensão de decisão,

representando o limite entre o valor lógico “0” e “1”. A tensão de decisão tem o valor de metade da

tensão de alimentação digital, ou seja, .

Caso se verifique a existência de falta num determinado corner, determina-se qual o tipo de falta e a

instância em que esta ocorreu, de modo a guardar essa informação no ficheiro “DICIONÁRIO

FALTAS.txt”. Os resultados a incluir no Dicionário de Faltas são agrupados por:

27

Tipo de Falta (BRI ou LOP);

Medida;

Número de faltas por instância.

No final do processo de avaliação de todos os corners, é calculada a taxa de cobertura de faltas

evidenciadas. A informação relativa às faltas não evidenciadas são guardadas num ficheiro auxiliar,

“FALTAS NÃO DETECTADAS.txt”.

A sintaxe necessária para a execução do programa de análise de resultados, que é dada por,

perl CREATE_RESULTS.pl input.mt*

Figura 4.5 - Fluxograma do programa "CREATE_RESULTS.pl".

Verifica número

medidas

Lê Ficheiro

“Livre Faltas”

(input.mt0)

Lê Ficheiro do

Corner X

(input.mtX)

Fim

Início(input.mt0 ... input.mtN)

ou

Compara

Valores

Escreve Resultados no

“Dicionário Faltas.txt”

Existência Falta?

S

N

Escreve Resultados

no “Faltas Não

Detectadas.txt”

Repetir ciclo N

vezes

29

Capítulo 5

Caso Prático e Resultados

5 Caso Prático e Resultados

30

Depois de ter sido proposta uma metodologia de preparação do teste e descrito todo o procedimento

para a sua aplicação a circuitos analógicos, neste capítulo pretende-se desenvolver uma interface,

representando o caso de estudo, que permita integrar o teste dos conversores de nível (level

converters), dos drivers e dos dispositivos de potência no teste do bloco digital. Estes circuitos são

responsáveis pela interface entre o bloco de controlo digital e os transístores de potência de um

conversor DC-DC.

Posteriormente, implementam-se todos os esquemas eléctricos utilizando a ferramenta Cadence®

Virtuoso® Custom IC Design na tecnologia CMOS UMC 130 nm. As simulações do circuito são feitas

usando o simulador HSPICE, sendo que os resultados obtidos resultam da análise dos ficheiros de

medidas efectuadas.

5.1 Caso de estudo

O caso de estudo a analisar, como já foi referido, consiste no desenvolvimento de uma interface que

permita conferir observabilidade e testabilidade aos circuitos analógicos que são responsáveis pela

interligação entre os blocos digitais e os transístores de potência. A principal preocupação a ter em

conta na topologia apresentada como caso de estudo, é garantir a observabilidade dos sinais de

saída dos drivers, de modo a ser possível evidenciar prováveis faltas que resultem de defeitos físicos

dos transístores dos circuitos analógicos.

Nos SoC’s, estas interfaces são compostas por circuitos de conversão de tensão e drivers, adaptando

os níveis de tensão necessários entre o bloco digital e os circuitos analógicos que vão controlar os

transístores de potência, de modo a alcançar óptimas relações velocidade/potência [21]. A topologia

convencional da interface apresenta-se na Figura 5.1. Uma breve referência a cada bloco é descrita

de seguida.

Figura 5.1 - Esquema da topologia convencional de uma interface entre o bloco digital e os

transístores de potência.

Bloco

Controlo

Digital

LEVEL

CONVERTER

0

1.2 v

0

1.2 v

0

3 v

0

3 v

DRIVERS P

DRIVERS N

OUT

Non-Overlap + DriversPower MOS

LEVEL

CONVERTER

EN

ENZ

SIGNAL P

SIGNAL N

Level Converters

gate_p

gate_n

PMOS

NMOS

VDD

31

5.1.1 Conversores de nível

Os conversores de nível (Level Converters, em inglês) têm como função converter sinais lógicos de

um nível de tensão para outro, permitindo a comunicação entre diferentes blocos de um chip que

utilizem diferentes tensões de alimentação. São também utilizados de modo a prevenir a ocorrência

de correntes elevadas, que surgem quando se ligam entre si blocos que operam com tensões mais

elevadas controlados por blocos em que as tensões de alimentação são inferiores [22].

Convencionalmente, estes conversores necessitam de duas fontes externas de tensão, uma para a

gerar a tensão lógica de entrada e outra para a tensão lógica de saída [21]. Os conversores de nível

representados na Figura 5.1 traduzem valores lógicos representados em tensões mais baixas ( )

para valores lógicos representados em tensões mais altas ( ).

5.1.2 Drivers e Non-Overlap

A comutação dos transístores de potência MOSFET a frequências elevadas pode provocar elevadas

perdas de potência por comutação. Embora potência de perdas possa ser reduzida pela selecção de

componentes com menores características de potência/consumo, o custo introduzido geralmente

tende a aumentar. Outra maneira de reduzir as perdas de comutação é utilizar circuitos de driver

convenientemente dimensionados, limitando a tensão de alimentação de modo a alcançar uma

melhor eficiência global do circuito [23].

Os circuitos de driver mais básicos que controlam os transístores de potência MOS são constituídos

por cadeias de buffers convencionais, que apresentam um escalonamento adequado de transístores.

Os buffers convencionais são circuitos electrónicos cuja principal função é permitir a ligação entre

uma fonte de alta impedância e uma carga de baixa impedância, sem uma significativa atenuação ou

distorção de sinal. São geralmente aplicados em sistemas analógicos para minimizar a perda de força

do sinal devido à carga excessiva de nós de saída.

A principal função do circuito de non-overlap é impedir que os sinais provenientes dos drivers, que

controlam os transístores de potência, coloquem simultaneamente ambos os transístores em

condução. Caso se verifique a condução simultânea de ambos os transístores, ocorre um curto-

circuito entre a alimentação e a massa do circuito, resultando numa corrente elevada e,

eventualmente, na sua destruição.

32

5.2 Interface digital para teste do caso de estudo

Sendo um dos objectivos deste trabalho o desenvolvimento de uma interface entre o controlador

digital e os transístores de potência de um conversor DC-DC que permita integrar o teste dos

conversores de nível (level converters), dos drivers e dos dispositivos de potência no teste do bloco

digital, torna-se necessário introduzir algumas alterações à topologia do caso de estudo. As

alterações a implementar visam garantir a integração do teste dos circuitos analógicos no teste do

bloco de controlo digital, de modo a possibilitar a observabilidade dos sinais que controlam o

funcionamento dos transístores de potência.

Deste modo, as modificações a implementar na topologia do circuito operam-se mediante a

introdução de conversores de nível que permitam ao bloco de controlo digital receber informação

sobre o estado dos sinais que atacam os transístores de potência. Os conversores de nível

introduzidos para converter as tensões analógicas em tensões digitais são representados por uma

cadeia de dois inversores simples de maneira a converter as tensões analógicas de em tensões

digitais de . A escolha de inversores como conversores de nível de tensões altas para baixas

justifica-se pelo facto destes circuitos apresentarem perdas mínimas, ao invés do que sucederia se

fossem utilizados para conversões de tensões superiores, resultando em correntes estáticas muito

elevadas [24]. A topologia da interface do circuito com todos os blocos implementados encontra-se

representada na Figura 5.2.

Figura 5.2 - Esquema da topologia da interface implementada entre o bloco digital e os transístores

de potência.

Bloco

Controlo

Digital

LEVEL

CONVERTER

0

1.2 v

0

1.2 v

0

3 v

0

3 v

DRIVERS P

DRIVERS N

OUT

Non-Overlap + DriversPower MOS

LEVEL

CONVERTER

EN

ENZ

SIGNAL P

SIGNAL N

Level Converters

gate_p

gate_n

PMOS

NMOS

VDD

0

3 v

0

1.2 v

To SCAN

Level Converters

0

3 v

0

1.2 v

To SCAN

Level Converters

33

5.2.1 Resultados de Simulação

Após a definição de todos os blocos que constituem a interface a estudar, os esquemas eléctricos

são implementados usando o editor da ferramenta Cadence® Virtuoso® Custom IC Design na

tecnologia CMOS UMC 130 nm. As simulações do circuito são feitas usando o simulador HSPICE.

As simulações do circuito em estudo usando o simulador HSPICE têm como objectivo a geração dos

ficheiros de medidas efectuadas, de modo a posteriormente se utilizarem critérios de avaliação que

permitam quantificar os resultados. Os pressupostos empregues para avaliar o comportamento do

circuito passam por definir as condições de simulação, nomeadamente sinais de entrada, enables e

tensões de alimentação, que se apresentam na Tabela 5.1.

Tabela 5.1 - Condições de simulação.

Descrição Sinal Tensão de

alimentação [V]

Frequência

[MHz] Combinações

Sinal de controlo do

transístor de potência NMOS SIGNAL_N 1.2 2 0 0 1 1

Sinal de controlo do

transístor de potência PMOS SIGNAL_P 1.2 4 0 1 0 1

Tensão Digital DVDD 1.2

Tensão Analógica VDD 3

Enable EN 3

Not Enable ENZ 0

Os dados presentes na Tabela 5.1, nomeadamente a nomenclatura dos sinais representados, são

referentes aos representados na Figura 5.2. Os sinais que controlam os transístores de potência são

sinais de onda quadrada, em que é apresentada a frequência e as combinações possíveis. As

combinações utilizadas pretendem testar todas as hipóteses possíveis que podem ser aplicadas aos

transístores, de modo a avaliar se os conversores de nível e o circuito de non-overlap funcionam

correctamente, impedindo que ambos os transístores se encontrem a conduzir em simultâneo.

Depois de se definirem as condições de simulação e verificar que as mesmas se adequam ao

correcto funcionamento do circuito, procede-se à aplicação da metodologia descrita no Capítulo 3, de

modo a avaliar a taxa de cobertura de faltas. O processo segue os seguintes passos:

Introdução do modelo de faltas no ficheiro de descrição do circuito;

Definição da percentagem de faltas a injectar no circuito;

Simulação do circuito;

Comparação e análise de resultados.

34

A definição das faltas a injectar no circuito é feita mediante a alteração do valor das resistências que

constituem o modelo, de forma a comportarem-se como curto-circuitos ou circuitos abertos. Os

valores utilizados em simulação apresentem-se na Tabela 5.2.

Tabela 5.2 - Definição do valor das resistências do modelo de faltas, utilizados em simulação.

Caso “livre de faltas” Corners

Após a simulação do circuito com as respectivas faltas injectadas, procede-se à comparação de

resultados entre o caso “livre de faltas” e as respostas à injecção de faltas. Como referido no Capítulo

4, Secção 4.4, a comparação de resultados de maneira a avaliar a existência de possíveis faltas é

efectuada recorrendo a uma tensão de decisão. A tensão de decisão considerada é definida como

metade da tensão digital, apresentando para o caso de estudo o valor de

A Tabela 5.3 apresenta os dados relativos à simulação e análise do ficheiro de descrição do circuito.

Uma vez que se pretende determinar a influência de possíveis faltas no comportamento dos sinais

que controlam os transístores de potência, efectua-se a simulação do circuito injectando as faltas na

sua totalidade. Os sinais observados são os que controlam os transístores de potência,

nomeadamente gate_p e gate_n.

Tabela 5.3 - Dados referentes à simulação e análise do ficheiro de descrição do circuito.

Número

Transístores

Mínimo

Faltas

Injectadas

por

Instância

Percentagem

Faltas

injectadas por

Instância

Número

Faltas

Injectadas

Número de

faltas

detectadas /

Percentagem

Número de

faltas não

detectadas /

Percentagem

147 0 100 294 183 / 62,24% 111 / 37,76%

Como se pode verificar pela Tabela 5.3, a percentagem de faltas detectadas para a totalidade dos

casos é relativamente baixa. Tal deve-se ao facto de apenas se terem assumido os dois sinais de

saída da interface como pontos de observabilidade, tornando difícil a detecção de possíveis faltas que

possam ocorrer no interior dos blocos antecedentes, mas em que não se verifique a sua propagação

para os sinais de saída. Para este caso apresentam-se de seguida excertos do conteúdo dos

ficheiros de saída gerados pela metodologia aplicada. O Dicionário de Faltas apresenta a seguinte

informação,

35

NÚMERO CORNERS: 294

NÚMERO DE CORNERS COM FALTAS DETECTADAS: 183

PERCENTAGEM DE CORNERS COM FALTAS DETECTADAS: 62.24 %

----------------------------------------------------------------------------------------------------

NÚMERO DE CORNERS COM FALTAS POR INSTANCIA:

COMMONLIBnand2lv_4, 4

COMMONLIBinv2lv_3, 4

SGC67120pwrdrvpdelaycell, 2

SGC67120pwrdrvn2, 20

SGC67120lsup, 22

COMMONLIBand2lv, 10

COMMONLIBor2lv_1, 10

SGC67120lsdown, 24

SGC67120pwrdrvp2, 22

COMMONLIBnand2lv, 8



COMMONLIBinvlv, 1

COMMONLIBnor2lv, 6



COMMONLIBand2lv_1, 10

COMMONLIBor2lv, 10


COMMONLIBinv2lv, 4


COMMONLIBnand2lv_2, 2,

------------------------------------------------------------------------------------------------------------

onde é apresentado o número total de corners simulados, a percentagem de faltas evidenciadas e

uma lista do número de faltas detectadas por instância.

O ficheiro de faltas não detectadas apresenta informação sobre a percentagem obtida e uma lista do

número de faltas não detectadas por instância, como se apresenta de seguida.


NÚMERO DE CORNERS COM FALTAS NAO DETECTADAS: 111

PERCENTAGEM DE CORNERS COM FALTAS NAO DETECTADAS: 37.76 %

-----------------------------------------------------------------------------------------------------------

NÚMERO DE CORNERS SEM FALTAS POR INSTANCIA:

topo, 4



36

SGC67120lsup, 10

COMMONLIBand2lv, 2

COMMONLIBor2lv_1, 2


SGC67120lsdown, 8

SGC67120pwrdrvp2, 8

COMMONLIBinvlv, 3

COMMONLIBnor2lv, 2



COMMONLIBor2lv, 2


COMMONLIBinvlv_1, 4

---------------------------------------------------------------------------------------------------------

Através da informação contida nos ficheiros de estatísticas gerados é possível identificar quais as

instâncias em que não foram detectadas faltas e respectiva quantidade. Esta informação é bastante

útil, uma vez que permite identificar os sinais em que deverão ser adicionados pontos de

observabilidade de modo a que a taxa de cobertura de faltas aumente.

De modo a exemplificar este caso, após análise do ficheiro de faltas não evidenciadas, verifica-se que

as instâncias em que se obtém um maior número de faltas não evidenciadas pertencem à célula de

delay, SGC67120pwrdrvpdelaycell, que é um bloco pertencente ao bloco DRIVERS P, Figura 5.2.

Deste modo, adiciona-se um ponto de observabilidade na saída da célula de delay, simulando-se

posteriormente o circuito, obtendo-se os resultados presentes na Tabela 5.4.

Tabela 5.4 - Simulação e análise do ficheiro de descrição do circuito com introdução de ponto de

observabilidade.

Número

Transístores

Percentagem

Faltas

injectadas

por Instância

Número

Faltas

Injectadas

Número de

faltas

detectadas /

Percentagem

Número de

faltas não

detectadas /

Percentagem

Pontos de

observabilidade

147 100 294 183 / 62,24% 111 / 37,76% dgate_p

dgate_n

151 100 302 200 / 66,23% 102 / 33,77%

dgate_p

dgate_n

doutdelay

Analisando os dados presentes na Tabela 5.4, verifica-se que com a introdução de um ponto de

observabilidade a percentagem de faltas evidenciadas sofre um acréscimo em relação ao caso

anterior, em que só existiam dois pontos de observabilidade, nomeadamente nas saídas do circuito.

37

Esta alteração na topologia do circuito promove portanto uma melhoria na taxa de cobertura de faltas

evidenciadas, podendo este método de introdução ser generalizado, introduzindo tantos pontos de

observabilidade quanto os necessários de modo a obter uma cobertura de faltas satisfatória.

39

Capítulo 6

Conclusões

6 Conclusões

40

Neste trabalho foi desenvolvida e implementada uma metodologia de teste que permite avaliar a

detecção e diagnosticar faltas em circuitos analógicos ao nível do transístor, tentando colmatar a

escassez de modelos de faltas existentes que possibilitem uma correcta caracterização do universo

de defeitos físicos dos circuitos. A metodologia de preparação do teste apresentada baseia-se num

conjunto de programas que têm como objectivo a introdução do modelo de faltas proposto em

circuitos analógicos. O conjunto de programas consiste em aproximadamente 900 linhas de código

Perl, integralmente desenvolvidos pelo autor. As estruturas de dados utilizadas para armazenar a

informação necessária são dinâmicas, sendo reutilizadas ao longo dos programas.

De modo a conferir testabilidade e observabilidade aos circuitos analógicos, propuseram-se

modificações à interface convencional responsável pela interligação entre o bloco digital e os

transístores de potência. As modificações relevantes inseridas visam a introdução de conversores de

nível que permitem ao bloco de controlo digital receber informação sobre o estado dos sinais que

controlam os transístores de potência.

Os resultados obtidos através da simulação do circuito em estudo revelaram uma taxa de cobertura

de faltas relativamente baixa em relação ao esperado. Este facto deve-se em parte à quantidade de

sinais que são observados, uma vez que se anteviu observar apenas os sinais que controlam os

transístores de potência de modo a detectar possíveis defeitos que levassem a uma condução

simultânea de ambos, provocando a destruição dos dispositivos. Após averiguação das faltas não

evidenciadas, introduz-se mais um ponto de observabilidade no circuito, que provocou um aumento,

embora diminuto, na taxa de cobertura de faltas. Através dos resultados obtidos, prevê-se ser

possível alcançar um aumento da taxa de cobertura de faltas mediante a inserção estratégica de

pontos de observabilidade no circuito.

Considera-se como principal contribuição deste trabalho a metodologia e as ferramentas, que se

integram no fluxo de projecto de sistemas mistos de elevada complexidade pois recorre a ferramentas

comerciais e à amostragem de faltas. Esta ferramenta será usada no futuro pela empresa Silicongate

com a qual este trabalho foi desenvolvido em parceria.

41

6.1 Trabalho futuro

A metodologia de preparação do teste proposta representa um acréscimo aos métodos existentes

para melhor caracterizar o universo de defeitos físicos dos circuitos analógicos, embora exista

margem para melhorias. O processo de identificação e replicação das instâncias pode representar um

acréscimo substancial na complexidade no processo computacional relacionado com a simulação do

circuito. A implementação do modelo de faltas proposto encontra-se adaptada à tecnologia utilizada,

nomeadamente na identificação dos transístores, podendo variar caso se utilize uma tecnologia

diferente.

Desta forma, uma possível melhoria consiste na verificação, mediante as condições de simulação, de

quais as instâncias que efectivamente necessitam de ser replicadas, podendo porventura ser possível

especificar essas mesmas instâncias num ficheiro de configuração. Outra possibilidade consiste na

especificação de qual a terminologia particular da tecnologia utilizada, de modo a tornar mais

independente o funcionamento do método.

Técnicas de amostragem de faltas não uniformes podem ser úteis para aumentar a

representatividade das faltas dos módulos com menor número de transístores.

43

Anexo I

Esquema eléctrico do caso de

estudo

Esquema eléctrico do caso de estudo

44

Figura I.1 - Esquema eléctrico do circuito apresentado no caso de estudo.

45

Anexo II

Ficheiros de entrada do

programa

Ficheiros de entrada do programa

46

II.1 Ficheiro de descrição do circuito

** Generated for: hspiceD

** Generated on: Jul 30 17:56:53 2010

** Design library name: automotive_hg_sim

** Design cell name: automotive_sim2

** Design view name: schematic

.PARAM vinpar=3 enz_val=0 en_val=3 avddpar=1.2

.TEMP 25

.OPTION

+ ARTIST=2

+ INGOLD=2

+ PARHIER=LOCAL

+ PSF=2

.LIB "/mnt/server/tech/umc/130/Models/Hspice/L130E_MM_HS_MAIN_V161_SG.lib" dio_t

.LIB "/mnt/server/tech/umc/130/Models/Hspice/L130E_MM_HS_MAIN_V161_SG.lib" mos_tt

.LIB "/mnt/server/tech/umc/130/Models/Hspice/L130E_MM_HS_MAIN_V161_SG.lib" bip_typ

.LIB "/mnt/server/tech/umc/130/Models/Hspice/L130E_MM_HS_MAIN_V161_SG.lib" res_typ

.LIB "/mnt/server/tech/umc/130/Models/Hspice/L130E_MM_HS_MAIN_V161_SG.lib" cap_typ

** Library name: COMMONLIB

** Cell name: COMMONLIBand2lv

** View name: schematic

.subckt COMMONLIBand2lv a agnd b dvdd y

mp3 net036 a dvdd dvdd P_HG_33_L130E w=1.2e-6 l=350e-9 as=432e-15 ad=432e-15 ps=3.12e-6 pd=3.12e-6 m=1

mp5 net036 b dvdd dvdd P_HG_33_L130E w=1.2e-6 l=350e-9 as=432e-15 ad=432e-15 ps=3.12e-6 pd=3.12e-6 m=1

mp6 y net036 dvdd dvdd P_HG_33_L130E w=1.2e-6 l=350e-9 as=432e-15 ad=264e-15 ps=3.12e-6 pd=1.64e-6 m=2

mn3 net018 b agnd agnd N_HG_33_L130E w=800e-9 l=350e-9 as=288e-15 ad=288e-15 ps=2.32e-6 pd=2.32e-6 m=1

mn5 y net036 agnd agnd N_HG_33_L130E w=800e-9 l=350e-9 as=288e-15 ad=288e-15 ps=2.32e-6 pd=2.32e-6 m=1

mn4 net036 a net018 agnd N_HG_33_L130E w=800e-9 l=350e-9 as=288e-15 ad=288e-15 ps=2.32e-6 pd=2.32e-6 m=1

.ends COMMONLIBand2lv

** End of subcircuit definition.


** Cell name: COMMONLIBor2lv


.subckt COMMONLIBor2lv a agnd b dvdd y

mn3 net022 b agnd agnd N_HG_33_L130E w=800e-9 l=350e-9 as=288e-15 ad=288e-15 ps=2.32e-6 pd=2.32e-6 m=1

47

mn0 y net022 agnd agnd N_HG_33_L130E w=800e-9 l=350e-9 as=288e-15 ad=288e-15 ps=2.32e-6 pd=2.32e-6 m=1

mn2 net022 a agnd agnd N_HG_33_L130E w=800e-9 l=350e-9 as=288e-15 ad=288e-15 ps=2.32e-6 pd=2.32e-6 m=1

mp0 y net022 dvdd dvdd P_HG_33_L130E w=2.4e-6 l=350e-9 as=864e-15 ad=864e-15 ps=5.52e-6 pd=5.52e-6 m=1


mp1 net022 b net024 dvdd P_HG_33_L130E w=2.4e-6 l=350e-9 as=864e-15 ad=528e-15 ps=5.52e-6 pd=2.84e-6 m=2

.ends COMMONLIBor2lv


** Library name: drivers_umc_hg

** Cell name: SGC67120pwrdrvn2


.subckt SGC67120pwrdrvn2 gaten agnd pgnd pvin swn

xi13 s2pu3 agnd swn pvin s2pd1 COMMONLIBand2lv

xi15 swn agnd s2pd3 pvin s2pu1 COMMONLIBor2lv

mn4 s2pd2 s2pd1 agnd agnd N_HG_33_L130E w=1e-6 l=350e-9 as=360e-15 ad=360e-15 ps=2.72e-6 pd=2.72e-6 m=1

mn1 s2pu2 s2pu1 agnd agnd N_HG_33_L130E w=3e-6 l=350e-9 as=1.08e-12 ad=1.08e-12 ps=6.72e-6 pd=6.72e-6 m=1

mn2 s2pu3 s2pu2 pgnd pgnd N_HG_33_L130E w=10e-6 l=350e-9 as=2.66667e-12 ad=2.66667e-12 ps=13.8667e-6 pd=13.8667e-6 m=3

mn5 s2pd3 s2pd2 pgnd pgnd N_HG_33_L130E w=10e-6 l=350e-9 as=3.6e-12 ad=3.6e-12 ps=20.72e-6 pd=20.72e-6 m=1

mn6 gaten s2pd3 pgnd pgnd N_HG_33_L130E w=10e-6 l=600e-9 as=2.32727e-12 ad=2.2e-12 ps=11.3745e-6 pd=10.44e-6 m=22

mp1 s2pu2 s2pu1 pvin pvin P_HG_33_L130E w=9e-6 l=350e-9 as=3.24e-12 ad=3.24e-12 ps=18.72e-6 pd=18.72e-6 m=1

mp2 s2pu3 s2pu2 pvin pvin P_HG_33_L130E w=30e-6 l=350e-9 as=8e-12 ad=8e-12 ps=40.5333e-6 pd=40.5333e-6 m=3

mp6 gaten s2pu3 pvin pvin P_HG_33_L130E w=30e-6 l=600e-9 as=6.98182e-12 ad=6.6e-12 ps=33.1927e-6 pd=30.44e-6 m=22

mp5 s2pd3 s2pd2 pvin pvin P_HG_33_L130E w=30e-6 l=350e-9 as=10.8e-12 ad=10.8e-12 ps=60.72e-6 pd=60.72e-6 m=1


.ends SGC67120pwrdrvn2



** Cell name: COMMONLIBnand2lv


.subckt COMMONLIBnand2lv a agnd b dvdd yz

mp8 yz a dvdd dvdd P_HG_33_L130E w=1.2e-6 l=350e-9 as=432e-15 ad=432e-15 ps=3.12e-6 pd=3.12e-6 m=1

mp0 yz b dvdd dvdd P_HG_33_L130E w=1.2e-6 l=350e-9 as=432e-15 ad=432e-15 ps=3.12e-6 pd=3.12e-6 m=1

mn5 net014 a agnd agnd N_HG_33_L130E w=800e-9 l=350e-9 as=288e-15 ad=288e-15 ps=2.32e-6 pd=2.32e-6 m=1

mn0 yz b net014 agnd N_HG_33_L130E w=800e-9 l=350e-9 as=288e-15 ad=288e-15 ps=2.32e-6 pd=2.32e-6 m=1

.ends COMMONLIBnand2lv



** Cell name: COMMONLIBinvlv


.subckt COMMONLIBinvlv agnd dvdd y yz

mp8 yz y dvdd dvdd P_HG_33_L130E w=2.4e-6 l=350e-9 as=864e-15 ad=864e-15 ps=5.52e-6 pd=5.52e-6 m=1

mn5 yz y agnd agnd N_HG_33_L130E w=800e-9 l=350e-9 as=288e-15 ad=288e-15 ps=2.32e-6 pd=2.32e-6 m=1

48

.ends COMMONLIBinvlv


** Library name: SGC67120_dn

** Cell name: SGC67120pwrdrvpdelaycell


.subckt SGC67120pwrdrvpdelaycell agnd en endly ib10u in out pvin

d0 agnd in DION_L130E AREA=462.4e-15 W=680e-9 L=680e-9 PJ=2.72e-6 M=1

d1 agnd en DION_L130E AREA=462.4e-15 W=680e-9 L=680e-9 PJ=2.72e-6 M=1

xi20 endlyz agnd inz pvin vm21 COMMONLIBnand2lv

xi19 trigger agnd endly pvin vm22 COMMONLIBnand2lv

xi21 vm21 agnd vm22 pvin out COMMONLIBnand2lv

xi13 inzdly agnd in pvin trigger COMMONLIBnand2lv

xi22 agnd pvin en enz COMMONLIBinvlv

xi15 agnd pvin endly endlyz COMMONLIBinvlv

xr2_1 pvin pvin agnd rnhr1000_mml130e w=1e-6 l=5.18e-6

xr2_2 pvin pvin agnd rnhr1000_mml130e w=1e-6 l=5.18e-6

xr0_1 pvin r2_1 agnd rnhr1000_mml130e w=1e-6 l=5.18e-6

xr0_2 r2_1 r2_2 agnd rnhr1000_mml130e w=1e-6 l=5.18e-6




























49















































50













xr0_88 r2_87 aux agnd rnhr1000_mml130e w=1e-6 l=5.18e-6

mn7 vbn2 vbn1 agnd agnd N_HG_33_L130E w=2e-6 l=3e-6 as=580e-15 ad=440e-15 ps=3.58e-6 pd=2.44e-6 m=4


mn10 vbp vbn2 agnd agnd N_HG_33_L130E w=2e-6 l=3e-6 as=580e-15 ad=440e-15 ps=3.58e-6 pd=2.44e-6 m=4

mn20 vbn1 enz agnd agnd N_HG_33_L130E w=1e-6 l=500e-9 as=360e-15 ad=360e-15 ps=2.72e-6 pd=2.72e-6 m=1

mn22 vbn2 enz agnd agnd N_HG_33_L130E w=1e-6 l=500e-9 as=360e-15 ad=360e-15 ps=2.72e-6 pd=2.72e-6 m=1

mn27 vcap enz agnd agnd N_HG_33_L130E w=1e-6 l=500e-9 as=360e-15 ad=360e-15 ps=2.72e-6 pd=2.72e-6 m=1

mn16 agnd vcap agnd agnd N_HG_33_L130E w=2.5e-6 l=2.25e-6 as=900e-15 ad=550e-15 ps=5.72e-6 pd=2.94e-6 m=2

mn11 inz in agnd agnd N_HG_33_L130E w=1e-6 l=350e-9 as=360e-15 ad=360e-15 ps=2.72e-6 pd=2.72e-6 m=1

mn12 vcap inz agnd agnd N_HG_33_L130E w=500e-9 l=350e-9 as=180e-15 ad=180e-15 ps=1.72e-6 pd=1.72e-6 m=1

mn13 inzdly vcap agnd agnd N_HG_33_L130E w=1.5e-6 l=350e-9 as=540e-15 ad=540e-15 ps=3.72e-6 pd=3.72e-6 m=1


mp17 vbp en pvin pvin P_HG_33_L130E w=1e-6 l=500e-9 as=360e-15 ad=220e-15 ps=2.72e-6 pd=1.44e-6 m=2

mp19 inzdly en pvin pvin P_HG_33_L130E w=1e-6 l=500e-9 as=360e-15 ad=220e-15 ps=2.72e-6 pd=1.44e-6 m=2

mp18 vbn1 enz aux pvin P_HG_33_L130E w=2e-6 l=500e-9 as=580e-15 ad=440e-15 ps=3.58e-6 pd=2.44e-6 m=4

mp20 vbn2 enz ib10u pvin P_HG_33_L130E w=2e-6 l=500e-9 as=580e-15 ad=440e-15 ps=3.58e-6 pd=2.44e-6 m=4

mp12 inz in pvin pvin P_HG_33_L130E w=4e-6 l=350e-9 as=1.44e-12 ad=1.44e-12 ps=8.72e-6 pd=8.72e-6 m=1

mp13 vcap inz vpol pvin P_HG_33_L130E w=2e-6 l=350e-9 as=720e-15 ad=720e-15 ps=4.72e-6 pd=4.72e-6 m=1

mp22 inzdly vbp pvin pvin P_HG_33_L130E w=4e-6 l=2e-6 as=1.16e-12 ad=880e-15 ps=6.58e-6 pd=4.44e-6 m=4

mp21 vpol vbp pvin pvin P_HG_33_L130E w=4e-6 l=2e-6 as=1.16e-12 ad=880e-15 ps=6.58e-6 pd=4.44e-6 m=4

mp9 vbp vbp pvin pvin P_HG_33_L130E w=4e-6 l=2e-6 as=1.16e-12 ad=880e-15 ps=6.58e-6 pd=4.44e-6 m=4

.ends SGC67120pwrdrvpdelaycell



** Cell name: SGC67120pwrdrvp2


.subckt SGC67120pwrdrvp2 agnd en endly gatep ib10u pgnd pvin swp

xpwrdrvpdelaycell agnd en endly ib10u s2pu21 s2pu12 pvin SGC67120pwrdrvpdelaycell

xi13 s2pu31 agnd swp pvin s2pd1 COMMONLIBand2lv

xi15 swp agnd s2pd3 pvin s2pu11 COMMONLIBor2lv

mp7 gatep s2pu31 pvin pvin P_HG_33_L130E w=30e-6 l=600e-9 as=7.2e-12 ad=7.2e-12 ps=34.7657e-6 pd=34.7657e-6 m=7



51



mp16 s2pu32 s2pu22 pvin pvin P_HG_33_L130E w=30e-6 l=350e-9 as=8e-12 ad=6.6e-12 ps=40.5333e-6 pd=30.44e-6 m=6


mp6 gatep s2pu32 pvin pvin P_HG_33_L130E w=30e-6 l=600e-9 as=6.79091e-12 ad=6.6e-12 ps=31.8164e-6 pd=30.44e-6 m=44


mn4 s2pd2 s2pd1 agnd agnd N_HG_33_L130E w=2e-6 l=350e-9 as=720e-15 ad=720e-15 ps=4.72e-6 pd=4.72e-6 m=1

mn5 s2pd3 s2pd2 pgnd pgnd N_HG_33_L130E w=10e-6 l=350e-9 as=3.6e-12 ad=2.2e-12 ps=20.72e-6 pd=10.44e-6 m=2


mn6 gatep s2pd3 pgnd pgnd N_HG_33_L130E w=10e-6 l=600e-9 as=2.26364e-12 ad=2.2e-12 ps=10.9073e-6 pd=10.44e-6 m=44


mn1 s2pu21 s2pu11 agnd agnd N_HG_33_L130E w=1e-6 l=350e-9 as=360e-15 ad=360e-15 ps=2.72e-6 pd=2.72e-6 m=1

.ends SGC67120pwrdrvp2



** Cell name: COMMONLIBnor2lv


.subckt COMMONLIBnor2lv a agnd b dvdd yz

mn5 yz a agnd agnd N_HG_33_L130E w=800e-9 l=350e-9 as=288e-15 ad=288e-15 ps=2.32e-6 pd=2.32e-6 m=1

mn0 yz b agnd agnd N_HG_33_L130E w=800e-9 l=350e-9 as=288e-15 ad=288e-15 ps=2.32e-6 pd=2.32e-6 m=1


mp0 yz b net024 dvdd P_HG_33_L130E w=2.4e-6 l=350e-9 as=864e-15 ad=528e-15 ps=5.52e-6 pd=2.84e-6 m=2

.ends COMMONLIBnor2lv



** Cell name: SGC67120pwrdrv3


.subckt SGC67120pwrdrv3 agnd en endly gaten gatep ib10u pgnd pvin swn swpz

xi41 gaten agnd pgnd pvin swni SGC67120pwrdrvn2

xi40 agnd en endly gatep ib10u pgnd pvin swpi SGC67120pwrdrvp2

xi13 gatep agnd swn pvin swni COMMONLIBnand2lv

xi15 swpz agnd gaten pvin swpi COMMONLIBnor2lv

.ends SGC67120pwrdrv3


** Library name: lvlconverter_umc_hg

** Cell name: SGC67120lsdown


.subckt SGC67120lsdown a agnd en enz vhv vlv vout

mn13 vo2 enz agnd agnd N_HG_33_L130E w=1e-6 l=350e-9 as=360e-15 ad=360e-15 ps=2.72e-6 pd=2.72e-6 m=1

mn12 vo2 en net98 agnd N_HG_33_L130E w=1e-6 l=350e-9 as=360e-15 ad=220e-15 ps=2.72e-6 pd=1.44e-6 m=2


52

mn3 net077 vo2 agnd agnd N_HG_33_L130E w=1e-6 l=350e-9 as=360e-15 ad=360e-15 ps=2.72e-6 pd=2.72e-6 m=1

mn5 az a agnd agnd N_HG_33_L130E w=1e-6 l=350e-9 as=360e-15 ad=360e-15 ps=2.72e-6 pd=2.72e-6 m=1

mn4 azz az agnd agnd N_HG_33_L130E w=1e-6 l=350e-9 as=360e-15 ad=360e-15 ps=2.72e-6 pd=2.72e-6 m=1

mn2 vout vo1 agnd agnd N_HG_33_L130E w=1e-6 l=350e-9 as=360e-15 ad=360e-15 ps=2.72e-6 pd=2.72e-6 m=1

mn1 net94 azz agnd agnd N_HG_33_L130E w=3.6e-6 l=350e-9 as=1.296e-12 ad=1.296e-12 ps=7.92e-6 pd=7.92e-6 m=1

mn0 net98 az agnd agnd N_HG_33_L130E w=3.6e-6 l=350e-9 as=1.296e-12 ad=1.296e-12 ps=7.92e-6 pd=7.92e-6 m=1

mp11 vo1 en vhv vhv P_HG_33_L130E w=1e-6 l=350e-9 as=360e-15 ad=360e-15 ps=2.72e-6 pd=2.72e-6 m=1

mp3 net077 vo2 vhv vhv P_HG_33_L130E w=2e-6 l=350e-9 as=720e-15 ad=720e-15 ps=4.72e-6 pd=4.72e-6 m=1

mp5 az a vlv vlv P_HG_33_L130E w=1.5e-6 l=350e-9 as=540e-15 ad=330e-15 ps=3.72e-6 pd=1.94e-6 m=2

mp4 azz az vlv vlv P_HG_33_L130E w=1.5e-6 l=350e-9 as=540e-15 ad=330e-15 ps=3.72e-6 pd=1.94e-6 m=2

mp2 vout vo1 vhv vhv P_HG_33_L130E w=2e-6 l=350e-9 as=720e-15 ad=720e-15 ps=4.72e-6 pd=4.72e-6 m=1

mp1 vo2 vo1 vhv vhv P_HG_33_L130E w=2e-6 l=350e-9 as=720e-15 ad=720e-15 ps=4.72e-6 pd=4.72e-6 m=1


.ends SGC67120lsdown



** Cell name: SGC67120lsup


.subckt SGC67120lsup a agnd en enz vhv vlv vout

mn13 vo1 enz agnd agnd N_HG_33_L130E w=1e-6 l=350e-9 as=360e-15 ad=360e-15 ps=2.72e-6 pd=2.72e-6 m=1



mn3 net077 vo2 agnd agnd N_HG_33_L130E w=1e-6 l=350e-9 as=360e-15 ad=360e-15 ps=2.72e-6 pd=2.72e-6 m=1

mn5 az a agnd agnd N_HG_33_L130E w=1e-6 l=350e-9 as=360e-15 ad=360e-15 ps=2.72e-6 pd=2.72e-6 m=1

mn4 azz az agnd agnd N_HG_33_L130E w=1e-6 l=350e-9 as=360e-15 ad=360e-15 ps=2.72e-6 pd=2.72e-6 m=1

mn2 vout vo1 agnd agnd N_HG_33_L130E w=1e-6 l=350e-9 as=360e-15 ad=360e-15 ps=2.72e-6 pd=2.72e-6 m=1

mn1 net94 azz agnd agnd N_HG_33_L130E w=10e-6 l=350e-9 as=3.6e-12 ad=3.6e-12 ps=20.72e-6 pd=20.72e-6 m=1

mn0 net98 az agnd agnd N_HG_33_L130E w=10e-6 l=350e-9 as=3.6e-12 ad=3.6e-12 ps=20.72e-6 pd=20.72e-6 m=1

mp11 vo2 en vhv vhv P_HG_33_L130E w=1e-6 l=350e-9 as=360e-15 ad=360e-15 ps=2.72e-6 pd=2.72e-6 m=1

mp3 net077 vo2 vhv vhv P_HG_33_L130E w=2e-6 l=350e-9 as=720e-15 ad=720e-15 ps=4.72e-6 pd=4.72e-6 m=1

mp5 az a vlv vlv P_HG_33_L130E w=1.5e-6 l=350e-9 as=540e-15 ad=330e-15 ps=3.72e-6 pd=1.94e-6 m=2

mp4 azz az vlv vlv P_HG_33_L130E w=1.5e-6 l=350e-9 as=540e-15 ad=330e-15 ps=3.72e-6 pd=1.94e-6 m=2

mp2 vout vo1 vhv vhv P_HG_33_L130E w=2e-6 l=350e-9 as=720e-15 ad=720e-15 ps=4.72e-6 pd=4.72e-6 m=1



.ends SGC67120lsup



** Cell name: COMMONLIBinv2lv


.subckt COMMONLIBinv2lv agnd dvdd y yz

mp8 yz y dvdd dvdd P_HG_33_L130E w=3e-6 l=350e-9 as=1.08e-12 ad=660e-15 ps=6.72e-6 pd=3.44e-6 m=2

mn5 yz y agnd agnd N_HG_33_L130E w=1e-6 l=350e-9 as=360e-15 ad=220e-15 ps=2.72e-6 pd=1.44e-6 m=2

.ends COMMONLIBinv2lv

53



** Cell name: lvlconv_n_p


.subckt lvlconv_n_p agnd an_src ap_src avdd en enz lvloutn lvloutp vin

xi0 an agnd en enz net14 net12 lvloutn SGC67120lsdown

xi1 ap agnd en enz net21 net19 lvloutp SGC67120lsup

viavdd avdd net19

vivin vin net21

v4 vin net14

v5 avdd net12

xi8 agnd avdd ap_src net43 COMMONLIBinv2lv

xi4 agnd avdd an_src net35 COMMONLIBinv2lv

xi24 agnd avdd net35 an COMMONLIBinv2lv

xi25 agnd avdd net43 ap COMMONLIBinv2lv

.ends lvlconv_n_p


** Library name: automotive_hg_sim

** Cell name: automotive_sim2


v6 en agnd DC=en_val

v7 enz agnd DC=enz_val

v1 vin agnd DC=vinpar

v0 agnd 0 DC=0

v2 avdd agnd DC=avddpar

v5 an_src agnd PULSE avddpar 0 0 1e-9 1e-9 250e-9 500e-9

v3 ap_src agnd PULSE avddpar 0 0 1e-9 1e-9 125e-9 250e-9

xi30 agnd en enz gaten gatep net025 agnd net042 lvloutn lvloutp SGC67120pwrdrv3

xi26 agnd an_src ap_src avdd en enz lvloutn lvloutp vin lvlconv_n_p

i13 net064 0 DC=10e-6

mp4 net064 net064 vin vin P_HG_33_L130E w=4e-6 l=2e-6 as=1.16e-12 ad=880e-15 ps=6.58e-6 pd=4.44e-6 m=4

mp3 ib10u net064 vin vin P_HG_33_L130E w=4e-6 l=2e-6 as=1.16e-12 ad=880e-15 ps=6.58e-6 pd=4.44e-6 m=4

xi32 agnd avdd gaten net076 COMMONLIBinv2lv

xi19 agnd avdd net076 dgaten COMMONLIBinv2lv

xi31 agnd avdd gatep net026 COMMONLIBinv2lv

xi18 agnd avdd net026 dgatep COMMONLIBinv2lv

vivin vin net042

vibias ib10u net025

.END

54

II.2 Ficheiro de definição de medidas

*** Medidas a efectuar

.MEASURE tran tensao_p1 FIND V(dgatep) at=90ns




.MEASURE tran tensao_n1 FIND V(dgaten) at=90ns




55

Anexo III

Ficheiros de saída do programa

Ficheiros de saída do programa

56

III.1 Dicionário de Faltas


NUMERO DE CORNERS COM FALTAS DETECTADAS: 183

PERCENTAGEM DE CORNERS COM FALTAS DETECTADAS: 62.24 %

NUMERO DE CORNERS COM FALTAS DO TIPO BRI (bridging): 93

PERCENTAGEM DE CORNERS COM FALTAS DO TIPO BRI (bridging): 50.82 %

NUMERO DE CORNERS COM FALTAS DO TIPO LOP (line-open): 90

PERCENTAGEM DE CORNERS COM FALTAS DO TIPO LOP (line-open): 49.18 %

----------------------------------------------------------------------------------------------------------------

NUMERO FALTAS POR MEASURE:

-> tensao_p3, 98 TAXA: 33.33 %

-> tensao_n3, 98 TAXA: 33.33 %

-> tensao_n2, 41 TAXA: 13.95 %

-> tensao_n1, 41 TAXA: 13.95 %

-> tensao_p1, 96 TAXA: 32.65 %

-> tensao_p4, 36 TAXA: 12.24 %

-> tensao_p2, 36 TAXA: 12.24 %

-> tensao_n4, 77 TAXA: 26.19 %

NUMERO TOTAL DE MEASURES EM QUE EXISTEM FALTAS: 523.

-------------------------------------------------------------------------------------------------------------------------

NÚMERO DE CORNERS COM FALTAS POR INSTANCIA:




SGC67120pwrdrvn2, 20

SGC67120lsup, 22

COMMONLIBand2lv, 10

COMMONLIBor2lv_1, 10

SGC67120lsdown, 24

SGC67120pwrdrvp2, 22

COMMONLIBnand2lv, 8



COMMONLIBinvlv, 1

COMMONLIBnor2lv, 6




COMMONLIBor2lv, 10


57

COMMONLIBinv2lv, 4


COMMONLIBnand2lv_2, 2,

------------------------------------------------------------------------------------------------------------

58

III.2 Faltas não detectadas


NÚMERO DE CORNERS COM FALTAS NAO DETECTADAS: 111

PERCENTAGEM DE CORNERS COM FALTAS NAO DETECTADAS: 37.76 %

-----------------------------------------------------------------------------------------------------------

NÚMERO DE CORNERS SEM FALTAS POR INSTANCIA:

topo, 4



SGC67120lsup, 10

COMMONLIBand2lv, 2

COMMONLIBor2lv_1, 2


SGC67120lsdown, 8

SGC67120pwrdrvp2, 8

COMMONLIBinvlv, 3

COMMONLIBnor2lv, 2



COMMONLIBor2lv, 2


COMMONLIBinvlv_1, 4

---------------------------------------------------------------------------------------------------------

59

Referências

Referências

[1] A. Ladhar, M. Masmoudi and L. Bouzaida, "Extraction and simulation of potential bridging

faults and open defects affecting standard cell libraries," Signals, Circuits and Systems,

2008. SCS 2008. 2nd International Conference on, pp.1-6, 7-9 Novembro 2008.

[2] S. Cherubal and A. Chatterjee, "A methodology for efficient simulation and diagnosis of

mixed-signal systems using error waveforms," Defect and Fault Tolerance in VLSI

Systems, 1999. DFT '99. International Symposium on, pp.357-365, Novembro 1999.

[3] M.L. Bushnell and V.D. Agrawal, “Essentials of Electronic Testing”, Kluwer Academic

Publisher, 2000.

[4] S. Ozev and A. Orailoglu, “An Integrated Tool for Analog Test Generation and Fault

Simulation”, Proceedings of International Symposium on Quality Electronic Design, pp.

267-272, 2002.

[5] S. Goyal, “Analog Test Technology: Stable and Grounded, or Open Loop and Spurious”,

IEEE International Test Conference, Outubro 2008.

[6] A. Luchetta, S. Manetti and M.C. Piccirilli, "Critical comparison among some analog fault

diagnosis procedures based on symbolic techniques", Design, Automation and Test in

Europe Conference and Exhibition, 2002. Proceedings, pp.1105, 2002.

[7] J.W. Bandler and A.E. Salama, "Fault diagnosis of analog circuits", Proceedings of the

IEEE, vol.73, no.8, pp. 1279- 1325, Agosto 1985.

[8] J. S. Augusto and C. B. Almeida, "A Tool for Test Point Selection and Single Fault

Diagnosis in Linear Analog Circuits", DCIS'06 (XXI Intl. Conf. on Design of Systems and

Integrated Systems), Barcelona, Espanha, 2006.

[9] N.A. Touba and E.J. McCluskey, "Pseudo-random pattern testing of bridging faults",

Computer Design: VLSI in Computers and Processors, 1997. ICCD '97. Proceedings.,

1997 IEEE International Conference on, pp.54-60, 12-15 Outubro 1997.

[10] Xinyue Fan, W. Moore, C. Hora, M. Konijnenburg and G. Gronthoud, "A gate-level method

for transistor-level bridging fault diagnosis", VLSI Test Symposium, 2006. Proceedings.

24th IEEE, pp.6 pp.-271, 30/04-04/05, 2006.

[11] J. Parky, S. Madhavapeddiz, A. Paglieri, C. Barrz and J.A. Abraham, "Defect-based

analog fault coverage analysis using mixed-mode fault simulation", Mixed-Signals,

Sensors, and Systems Test Workshop, 2009. IMS3TW '09. IEEE 15th International, pp.1-

6, 10-12 Junho 2009.

[12] P. Engelke, I. Polian, J. Schloeffel and B. Becker, "Resistive Bridging Fault Simulation of

Industrial Circuits", Design, Automation and Test in Europe, 2008. DATE '08, pp.628-633,

60

10-14 Março 2008.

[13] J. Li, T. Chao-Wen and E.J. McCluskey, "Testing for resistive opens and stuck opens,"

Test Conference, 2001. Proceedings. International, pp.1049-1058, 2001.

[14] Xinyue Fan, W. Moore, C. Hora and G. Gronthoud, "Stuck-open fault diagnosis with

stuck-at model", Test Symposium, 2005. European, pp. 182- 187, 22-25 Maio 2005.

[15] J. Li, “Test and Diagnosis of Open Defects in Digital CMOS IC,” Ph.D. Dissertation,

Stanford University, 2002.

[16] J. Li et al, “Diagnosis for Sequence Dependent Chips”, VLSI Test Symposium, pp.187-

192, 2002.

[17] J. S. Augusto, "Simulação e Diagnóstico de Faltas em Circuitos Analógicos", Dissertação

para obtenção do Grau de Doutor, Instituto Superior Técnico, Portugal, 1999.

[18] ChengLin Yang, ShuLin Tian and Bing Long, "Selection of optimum test points set for

analog faults dictionary techniques", Intelligent Control and Automation, 2008. WCICA

2008. 7th World Congress on, pp.4970-4975, 25-27 Junho 2008.

[19] Synopsys Inc., "HSPICE® User Guide: Simulation and Analysis", Versão B-2008.09,

Setembro 2008.

[20] Synopsys Inc., "HSPICE® Command Reference", Versão X-2005.09, Septembro 2005.

[21] Q.A. Khan, S.K. Wadhwaand and K. Misri, "A single supply level shifter for multi-voltage

systems," VLSI Design, 2006. Held jointly with 5th International Conference on Embedded

Systems and Design., 19th International Conference on, pp. 4 pp., 3-7 Janeiro 2006.

[22] Chin Ping-Yuan and Yu Chien-Cheng, "A voltage level converter circuit design with low

power consumption", ASIC, 2005. ASICON 2005. 6th International Conference On , vol.1,

pp.309-310, Outubro 2005.

[23] Ren-Huei Tzeng and Chern-Lin Chen, "A Low-Consumption Regulated Gate Driver for

Power MOSFET", Power Electronics, IEEE Transactions on , vol.24, no.2, pp.532-539,

Fevereiro 2009.

[24] R. Garg, G. Mallarapu and S.P. Khatri, "A Single-supply True Voltage Level Shifter",

Design, Automation and Test in Europe, 2008. DATE '08, pp.979-984, 10-14 Março 2008.

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