Test Intégré pour Convertisseurs Analogique/Numérique

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Test Intégré pour Convertisseurs Analogique/Numérique Serge Bernard LIRM MONTPELLIER UNIVERSITE MONTPELLIER II SCIENCES ET TECHNIQUES DU LANGUEDOC 13 Avril 2001

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MONTPELLIER. LIRM. UNIVERSITE MONTPELLIER II. SCIENCES ET TECHNIQUES DU LANGUEDOC. Test Intégré pour Convertisseurs Analogique/Numérique. Serge Bernard. 13 Avril 2001. Plan. Introduction Analyse de réponses de test Architecture haut-niveau Implantation bas-niveau - PowerPoint PPT Presentation

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Test Intégré pour Convertisseurs

Analogique/Numérique

Test Intégré pour Convertisseurs

Analogique/Numérique Serge Bernard

LIRMM

ON

TPEL

LIER

UNIVERSITE MONTPELLIER IISCIENCES ET TECHNIQUES DU LANGUEDOC

13 Avril 2001

Page 2: Test Intégré pour Convertisseurs Analogique/Numérique

2/49PlanPlan

IntroductionIntroduction

Analyse de réponses de testAnalyse de réponses de test

Architecture haut-niveauArchitecture haut-niveau

Implantation bas-niveauImplantation bas-niveau

Génération de stimuli de testGénération de stimuli de test

Générateur de rampe auto-calibréGénérateur de rampe auto-calibré

ConclusionConclusion

Page 3: Test Intégré pour Convertisseurs Analogique/Numérique

3/49IntroductionIntroduction

1970 -1980 Aujourd’hui

Coût de fabrication

Coût de fabrication

Test Numériq

ue

Test Numériq

ue

Test Analogiqu

e

Test Analogiqu

e

Futur

Coût de fabrication

Test Numériq

ue Test Analogiqu

e

* G.W. Roberts

Coût relatif d’un circuit mixte*Coût relatif d’un circuit mixte*

Page 4: Test Intégré pour Convertisseurs Analogique/Numérique

4/49IntroductionIntroduction

Circuit Mixte

Test Structurel

• CVT

• BIST

n bitsAnalogiqAnalogiqueue

NumériquNumériquee

Test Fonctionnel

?

AnalogiqAnalogiqueue

NumériquNumériquee

CANCAN

Page 5: Test Intégré pour Convertisseurs Analogique/Numérique

5/49IntroductionIntroduction

Convertisseur A/N IdéalConvertisseur A/N Idéal

LSB = PE/2n

Entrée Analogique

droite de transfert

111

110

101

100

011

010

001

000

Sort

ie N

um

éri

qu

e

VT1 VT2 VT3 VT4 VT5 VT6 VT7 PE

011

Page 6: Test Intégré pour Convertisseurs Analogique/Numérique

6/49IntroductionIntroduction

Paramètres des CANParamètres des CANParamètres des CANParamètres des CAN

Erreur d’Offset Erreur de Gain

111

110

101

100

011

010

001

000

Entrée Analogique

Sort

ie N

um

éri

qu

eErreurs de N-L

Entrée Analogique

111

110

101

100

011

010

001

000

Sort

ie N

um

éri

qu

e

NLI

111

110

101

100

011

010

001

000

Entrée Analogique

Sort

ie N

um

éri

qu

e

Idéale

Offset

Gain

NLD

Page 7: Test Intégré pour Convertisseurs Analogique/Numérique

7/49

ADADCC

IntroductionIntroduction

Test par HistogrammeTest par Histogramme

Temps

PE

Tension analogiqu

e

0

Code i

Fréquence d’apparition H(i)

Paramètres• Offset• Gain• NLD• NLI

Code i

Fréquence d’apparition idéale

Hidéal(i)

++

--

Page 8: Test Intégré pour Convertisseurs Analogique/Numérique

8/49

CANCAN

Générateur

de stimuli de test

Analogiques

ObjectifObjectif

n bits

EntréeAnalogiqu

e

SortieNumériqu

e

IntroductionIntroduction

Circuit Intégré

Paramètres

Fonctionnels

Analyseur de

réponses de test

Page 9: Test Intégré pour Convertisseurs Analogique/Numérique

9/49PlanPlan

IntroductionIntroduction

Analyse de réponses de testAnalyse de réponses de test

Architecture haut-niveauArchitecture haut-niveau

Implantation bas-niveauImplantation bas-niveau

Génération de stimuli de testGénération de stimuli de test

Générateur de rampe auto-calibréGénérateur de rampe auto-calibré

ConclusionConclusion

Page 10: Test Intégré pour Convertisseurs Analogique/Numérique

10/49Analyse : Architecture haut-Analyse : Architecture haut-niveauniveauAnalyse : Architecture haut-Analyse : Architecture haut-niveauniveau

CANCAN

Générateur

de signaux

Analogiques

n bits

EntréeAnalogiqu

e

Détecteur Contrôleur

2n Mots Mémoires

(Histo. Mesuré)

2n Mots Mémoires

(Histo. Idéal)

DSP

ou

-Processeur

Exploitation

Paramètres

Fonctionnels

SortieNumériqu

e

Circuit Intégré

Surface excessive

Entrée

Entrée

Page 11: Test Intégré pour Convertisseurs Analogique/Numérique

11/49

Code i

H(i)

m Codes

NLI (i) i

j=1

NLD (j)

NLD(i)idéalH

)i(H idéalH

n2

Division par une ConstanteAddition Soustraction

OffsetidéalH2

)1 (H)(H

Analyse : Architecture haut-Analyse : Architecture haut-niveauniveauAnalyse : Architecture haut-Analyse : Architecture haut-niveauniveau

Simplifications des opérateursSimplifications des opérateurs

Hidéal

Hextreme 2N

1N idéalH)(H

m1

Gain i

Entrée

idéalH)(H

Gain i

Code 1 Code 2n

Page 12: Test Intégré pour Convertisseurs Analogique/Numérique

12/49

T

n

T

T

n

TPE

N)2(H.

cosN

)1(H.cos

N)2(H.

cosN

)1(H.cos

2

AOffset

Code 1 Code 2nCode 1 Code 2nCode 1 Code 2nCode 1 Code 2n

NLI (i) i

j=1

NLD (j)

NLD (i)idéalH

)i(H idéalH (i)(i)

m Codes)

N)2(H.

cos(2

AOffsetA

Gain

T

nentrée

PE

T

n

T

nT

n

T

n

PE

N.2)2(H)1(H.

cosN.2

)2(H)1(H.cos

N.2)2(H)1(H.

sinN.2

)2(H)1(H.sin

2

AOffset

Code 1 Code 2n

2N

1N idéal )(H

)(H

m1

Gain ii

TT

idéalin

N.2)(H)(H.

N.2

)(Htan

2A

Offset 2n

DivisionAddition Soustraction

Constante

Analyse : Architecture haut-Analyse : Architecture haut-niveauniveauAnalyse : Architecture haut-Analyse : Architecture haut-niveauniveau

Code i

H(i)

Simplifications des opérateursSimplifications des opérateurs Entrée

K

)(H)(HOffset

2n

DivisionAddition Soustraction

Hidéal (i)

Tan Tan

Page 13: Test Intégré pour Convertisseurs Analogique/Numérique

13/49Analyse : Architecture haut-Analyse : Architecture haut-niveauniveauAnalyse : Architecture haut-Analyse : Architecture haut-niveauniveau

Structure BIST OptimiséeStructure BIST Optimisée

CANCAN

Générateur

de signaux

Analogiques

n bits

EntréeAnalogiqu

e

Détecteur Contrôleur

2n Mots Mémoires

(Histo. Mesuré)

2n Mots Mémoires

(Histo. Idéal) Exploitation

Paramètres

Fonctionnels

SortieNumériqu

e

Circuit Intégré

Opérations simples

-

Entrée

Entrée

Page 14: Test Intégré pour Convertisseurs Analogique/Numérique

14/49Analyse : Architecture haut-Analyse : Architecture haut-niveauniveauAnalyse : Architecture haut-Analyse : Architecture haut-niveauniveau

Technique de Décomposition TemporelleTechnique de Décomposition Temporelle

Phase 1:

Phase 2:

Phase 3:

Phase 4:

TEM

PS

Calcul de l’Offset

Calcul du Gain

Calcul des NLD

Calcul des NLI

Resources de test réutilisées 1 Mot Mémoire

Histogramme expérimental

Calcul du Code 1

Calcul du Code 2n

Calcul du Code N1

Calcul du Code N2

Calcul du Code 1

Calcul du Code 22nn

Calcul du Code 1

Calcul du Code 2n

...

....

....

Etape 1:

Etape 2:

Etape 1:

Etape m:

Etape 1:

Etape 2n:

Etape 1:

Etape 2n:

...

....

....

Entrée

Entrée

Page 15: Test Intégré pour Convertisseurs Analogique/Numérique

15/49Analyse : Architecture haut-Analyse : Architecture haut-niveauniveauAnalyse : Architecture haut-Analyse : Architecture haut-niveauniveau

Offset =

R1 = 0, R2 = 0

for néchan = 1 to NT

if code = 1 then R1 = R1 + 1

néchan = néchan + 1

for néchan = 1 to NT

if code = 2n then R2 = R2 + 1

néchan = néchan + 1

R1 = R1 - R2OffsetOffset = R1 / K

Etape 2

Etape 1

-

Ressources matérielles nécessaires Ressources matérielles nécessaires Entrée

Entrée

K

[H (1)-H(2n)]

2 Registres

1 Additionneur 1 Soustracteur 1 Diviseur

Page 16: Test Intégré pour Convertisseurs Analogique/Numérique

16/49Analyse : Architecture haut-Analyse : Architecture haut-niveauniveauAnalyse : Architecture haut-Analyse : Architecture haut-niveauniveau

H (i)Hidéal(i)i=N1

N21m

Gain =

R2 = 0for i = N1 to N2

R1 = 0for néchan = 1 to NT

if code = i then R1 = R1 + 1

néchan = néchan + 1

R1 = R1 / Hidéal(i)

R2 = R1 + R2i = i + 1

Gain Gain = R2 / m

Etape i

2 Registres

1 Additionneur 1 Diviseur

Ressources matérielles nécessaires Ressources matérielles nécessaires Entrée

Entrée

Page 17: Test Intégré pour Convertisseurs Analogique/Numérique

17/49Analyse : Architecture haut-Analyse : Architecture haut-niveauniveauAnalyse : Architecture haut-Analyse : Architecture haut-niveauniveau

R2 = 0for i = 1 to 2n

R1 = 0for néchan = 1 to NT

if code = i then R1 = R1 + 1

néchan = néchan + 1

R1 = R1 / Hidéal(i)

R1 = R1 - 1NLD (i)NLD (i) = R1R2 = R1 + R2NLI (i)NLI (i) = R2i = i + 1

-

NLD (j)j=1

i

NLI (i) =

NLD (i) = H (i)

Hidéal(i)- 1

2 Registres

1 Additionneur 1 Soustracteur 1 Diviseur

Ressources matérielles nécessaires Ressources matérielles nécessaires Entrée

Entrée

Etape i

Page 18: Test Intégré pour Convertisseurs Analogique/Numérique

18/49Analyse : Architecture haut-Analyse : Architecture haut-niveauniveauAnalyse : Architecture haut-Analyse : Architecture haut-niveauniveau

Structure BIST OptimiséeStructure BIST Optimisée Entrée

Entrée

CANCAN

Générateurde signauxAnalogique

s

n bits

EntréeAnalogiqu

e

Détecteur Contrôleur

Paramètres

Fonctionnels

SortieNumériqu

e

Circuit Intégré

2 Mots Mémoire

(Histo. Mesuré)

Opérations simples

-

2n Mots Mémoires

(Histo. Idéal) Exploitation

Page 19: Test Intégré pour Convertisseurs Analogique/Numérique

19/49Analyse : Architecture haut-Analyse : Architecture haut-niveauniveauAnalyse : Architecture haut-Analyse : Architecture haut-niveauniveau

Mémorisation de l’histogramme idéalMémorisation de l’histogramme idéal

2 Mots MémoirePour le stockage de l ’Histogramme

Idéal

Distribution Uniforme Signal triangulaire

Hidéal

Hextrême

His

togra

mm

e

Entrée

Entrée

Signal SinusoïdalDistribution Non-Uniforme

2n Mots MémoirePour le stockage de l ’Histogramme

Idéal

H(i)

His

togra

mm

e

Page 20: Test Intégré pour Convertisseurs Analogique/Numérique

20/49

Histogramme Estimé Histogramme Estimé

Code iH

isto

gra

mm

e H

est(i

)

Analyse : Architecture haut-Analyse : Architecture haut-niveauniveauAnalyse : Architecture haut-Analyse : Architecture haut-niveauniveau

Mémorisation de l’histogramme idéalMémorisation de l’histogramme idéal

Code i

His

togra

mm

e H

idéal(i

)

Histogramme Idéal Histogramme Idéal NT

Hidéal(i) = sin-1

2i-2n

2. PE

Aentrée

sin-12i-2n-2

2. PE

Aentrée

-

2k+1 Registres 1 Additionneur, 1 Diviseur

Entrée

Hkest(i) =

k

i + k

1

2

4 53

Hest(i) =

i + Hest(i) =

i +

Page 21: Test Intégré pour Convertisseurs Analogique/Numérique

21/49Analyse : Architecture haut-Analyse : Architecture haut-niveauniveauAnalyse : Architecture haut-Analyse : Architecture haut-niveauniveau

Structure BIST OptimiséeStructure BIST Optimisée

EntréeDétecteur Contrôleur

2 Mots Mémoire

(Histo. Mesuré)Opérations

simples

-

2 Mots Mémoires

(Histo. Idéal) Exploitation

EntréeDétecteur Contrôleur

2 Mots Mémoire

(Histo. Mesuré)

Opérations simples

-

2k+1 Mots Mémoires

(Histo. Idéal) Exploitation

Entrée

Entrée

Page 22: Test Intégré pour Convertisseurs Analogique/Numérique

22/49PlanPlanPlanPlan

IntroductionIntroduction

Analyse de réponses de testAnalyse de réponses de test

Architecture haut-niveauArchitecture haut-niveau

Implantation bas-niveauImplantation bas-niveau

Génération de stimuli de testGénération de stimuli de test

Générateur de rampe auto-calibréGénérateur de rampe auto-calibré

ConclusionConclusion

Page 23: Test Intégré pour Convertisseurs Analogique/Numérique

23/49Analyseur : Implantation bas-Analyseur : Implantation bas-niveauniveauAnalyseur : Implantation bas-Analyseur : Implantation bas-niveauniveau

Exploitation

Contrôleur Détecteur

Structure BISTStructure BIST

Détecteur Contrôleur

2 Mots Mémoire

(Histo. Mesuré)Opérations

simples

-

2 Mots Mémoires

(Histo. Idéal) Exploitation

Entrée

Page 24: Test Intégré pour Convertisseurs Analogique/Numérique

24/49Analyseur : Implantation bas-Analyseur : Implantation bas-niveauniveauAnalyseur : Implantation bas-Analyseur : Implantation bas-niveauniveau

Génération du Code de RéférenceGénération du Code de Référence

Comparaison de ce Code avec la sortie Comparaison de ce Code avec la sortie

du CANdu CAN

Détecteur de CodeDétecteur de Code

Compteur ComparateurCompteur Comparateur

Exploitation

Contrôleur Détecteur

Entrée

Page 25: Test Intégré pour Convertisseurs Analogique/Numérique

25/49Analyseur : Implantation bas-Analyseur : Implantation bas-niveauniveauAnalyseur : Implantation bas-Analyseur : Implantation bas-niveauniveau

Sortie CAN[i+1]

RDC_SetRDC_Clear

Code suivant

Contrôle

Sortie Comparateur

O1[i+1]

O2[i+1]RDC_bloc_1bit

[ i+1]

Nombre de BlocsNombre de Blocs = Nombre de bits= Nombre de bitsExploitation

Contrôleur Détecteur

Détecteur de CodeDétecteur de Code

O1[i-2]

O2[i-2]

Sortie CAN [i-1]

RDC_bloc_1bit

[ i-1]

Entrée

Sortie CAN[i]

RDC_bloc_1bit

[ i]

Page 26: Test Intégré pour Convertisseurs Analogique/Numérique

26/49Analyseur : Implantation bas-Analyseur : Implantation bas-niveauniveauAnalyseur : Implantation bas-Analyseur : Implantation bas-niveauniveau

Module d’ExploitationModule d’Exploitation

Compteur / Décompteur

Additionneur

2 Mot Mémoire

(Histo. Mesuré) H(i)

Compteurif code = i then R = R + 1

Soustracteur

H(1) - H(2n)

if code = 2n then R = R + 1if code = 1 then R = R + 1

Compteur/Décompteur

-

Diviseur

2 Mots Mémoire

(Histo. Idéal)1

m.HIdéal

HIdéal = 2P & m = 2ZDécalage

de (P+Z) bits

Exploitation

Contrôleur Détecteur

Entrée

Page 27: Test Intégré pour Convertisseurs Analogique/Numérique

27/49Analyseur : Implantation bas-Analyseur : Implantation bas-niveauniveauAnalyseur : Implantation bas-Analyseur : Implantation bas-niveauniveau

EM_Clear

Ext_Clock

c2c1

S1[i+1]

S2[i+1]

EM_Out[i+1]

[ i+1]

RE_bloc_1bit

EM_Out[i]

[ i+1]

RE_bloc_1bit

S1[i-2]

S2[i-2]

EM_Out[i-1]

[ i+1]

RE_bloc_1bit

Nombre de blocsNombre de blocs = F(= F(GainGain,,NLDNLD))Exploitation

Contrôleur Détecteur

Module d’ExploitationModule d’Exploitation

Entrée

Page 28: Test Intégré pour Convertisseurs Analogique/Numérique

28/49Analyseur : Implantation bas-Analyseur : Implantation bas-niveauniveauAnalyseur : Implantation bas-Analyseur : Implantation bas-niveauniveau

ContrôleurContrôleur

Library IEEE;

use IEEE.std_logic_1164.all

entity Contol_Unit is

port(ck,startS,endS,In0: in std_logic;

c1,c2,clr_DM : Out std_logic);

end Control_Unit

architecture ArchControl of Control_Unit is

type state is (Ini_Etat, o1,o2,o3,o4,o5,o6,o9);

signal nextEtat, presEtat: state;

begin

control : process (presEtat, startS,endS,In0)

begin

nextEtat <= presEtat

case (presEtat) is

...

VHDL

Synopsys

Exploitation

Contrôleur Détecteur

Entrée

Page 29: Test Intégré pour Convertisseurs Analogique/Numérique

29/49Analyseur : Implantation bas-Analyseur : Implantation bas-niveauniveauAnalyseur : Implantation bas-Analyseur : Implantation bas-niveauniveau

Exemple d’une Structure BISTExemple d’une Structure BIST

Nombre de bits : 6

Exploitation

HIdeal=25 & m=24

Sortie_RE[i]

[ i+1]

RE_1bit

10 x

[ i]

NLD NLD = 0.03 LSB= 0.03 LSB

GainGain = 0.05 LSB= 0.05 LSB

Exploitation

Contrôleur

VHDL

Contrôleur

Sortie CAN [i]

RDC_1bit

[ i]

6 xDétecteur

Nbits

Détecteur

Entrée

Page 30: Test Intégré pour Convertisseurs Analogique/Numérique

30/49Analyseur : Implantation bas-Analyseur : Implantation bas-niveauniveauAnalyseur : Implantation bas-Analyseur : Implantation bas-niveauniveau

AMS0.6u

Surface

CAN 3,3 mm2100Ms/s 6 bits

Analyseur 0,11 mm26 bits

Exemple d’une Structure BISTExemple d’une Structure BIST

Entrée

4,2 %<CANSurface

AnalyseurSurface

Page 31: Test Intégré pour Convertisseurs Analogique/Numérique

31/49Analyseur : Implantation bas-Analyseur : Implantation bas-niveauniveauAnalyseur : Implantation bas-Analyseur : Implantation bas-niveauniveau

Structure BIST OptimiséeStructure BIST Optimisée

Entrée

EntréeDétecteur Contrôleur

2 Mots Mémoire

(Histo. Mesuré)

Opérations simples

-

2k+1 Mots Mémoires

(Histo. Idéal) Exploitation

Entrée

Entrée

Page 32: Test Intégré pour Convertisseurs Analogique/Numérique

32/49Analyseur : Implantation bas-Analyseur : Implantation bas-niveauniveauAnalyseur : Implantation bas-Analyseur : Implantation bas-niveauniveau

Programme d’EvaluationProgramme d’Evaluation

Approche classique

LABVIEW

Paramètres du CAN du CAN• Offset• Gain• DNL• INL

NotreApproche

LABVIEW

Paramètres du CAN• Offset• Gain• DNL• INL

ComparaisonComparaison

Entrée

Modèle du CANModèle du CANModèle du CANModèle du CAN

n, Offset, Gain, NLn, Offset, Gain, NL

Paramètres du testParamètres du testParamètres du testParamètres du test (NT, Aentrée) (NT, Aentrée)

Page 33: Test Intégré pour Convertisseurs Analogique/Numérique

33/49 Analyseur : Implantation bas-Analyseur : Implantation bas-niveauniveauAnalyseur : Implantation bas-Analyseur : Implantation bas-niveauniveau

Page 34: Test Intégré pour Convertisseurs Analogique/Numérique

34/49

ValidationValidation

Analyseur : Implantation bas-Analyseur : Implantation bas-niveauniveauAnalyseur : Implantation bas-Analyseur : Implantation bas-niveauniveau

Entrée

Erreur d’offset

NLI

NLD

Erreur de gain

1,5

1

0,5

0

1,5

1

0,5

0

1,5

1

0,5

0

0,5

0,25

0 Notre Approche

ApprocheClassique

# 1

LSBLSB

LSB LSB

# 2 # 3 # 4 # 1 # 2 #3 # 4

# 4# 3# 2# 1#4# 3# 2# 1

Page 35: Test Intégré pour Convertisseurs Analogique/Numérique

35/49

0

0,5

1

1,5

2

2,5

3

Off set Gain NLD NLI

ValidationValidation

Analyseur : Implantation bas-Analyseur : Implantation bas-niveauniveauAnalyseur : Implantation bas-Analyseur : Implantation bas-niveauniveau

Entrée

2,1%

1classiqueapproche'lavecMesure

approchenotreavecMesurerelatifEcart (%)

%

Page 36: Test Intégré pour Convertisseurs Analogique/Numérique

36/49PlanPlan

IntroductionIntroduction

Analyse de réponses de testAnalyse de réponses de test

Architecture haut-niveauArchitecture haut-niveau

Implantation bas-niveauImplantation bas-niveau

Génération de stimuli de testGénération de stimuli de test

Générateur de rampe auto-calibréGénérateur de rampe auto-calibré

ConclusionConclusion

Page 37: Test Intégré pour Convertisseurs Analogique/Numérique

37/49Générateur de rampe auto-Générateur de rampe auto-calibrécalibréGénérateur de rampe auto-Générateur de rampe auto-calibrécalibré

Qualité du générateur Qualité du CANQualité du générateur Qualité du CAN LinéaritéLinéarité

Précision sur la valeur de la pentePrécision sur la valeur de la pente

Indépendance aux variations des paramètres

Performances requisesPerformances requises

Surface additionnelle minimaleSurface additionnelle minimale

Page 38: Test Intégré pour Convertisseurs Analogique/Numérique

38/49Générateur de rampe auto-Générateur de rampe auto-calibrécalibréGénérateur de rampe auto-Générateur de rampe auto-calibrécalibré

C

ICVctrl

Init

Step

Vdd

Vout

S1

S2

tC

I)t(V C

out

Principe de fonctionnementPrincipe de fonctionnement

Trampe Trampe TrampeVout

Step

Init

Page 39: Test Intégré pour Convertisseurs Analogique/Numérique

39/49Générateur de rampe auto-Générateur de rampe auto-calibrécalibréGénérateur de rampe auto-Générateur de rampe auto-calibrécalibré

Vdd

Vout

C

Vctr

Init

StepStep

M1 M2

M4M3M5

M8 M7

M6

M10M9

Vbias

Linéarité de la rampe généréeLinéarité de la rampe générée

Vinit

time (s)0.0 20u 40u 60u 80u 100u 120u

(V)

-2.0

-1.0

0.0

1.0

2.0

-1.5

-0.5

0.5

1.5

Vout100µs

Arampe

Non-linéarité

0.0 20u 40u 60u 80u 100u 120u

(V)

-100u

-50u

0.0

50u

100u

-75u

-25u

25u

75u

time (s)

n = 15 bits

2

ANL rampe

max n

NLmax

Page 40: Test Intégré pour Convertisseurs Analogique/Numérique

40/49Générateur de rampe auto-Générateur de rampe auto-calibrécalibréGénérateur de rampe auto-Générateur de rampe auto-calibrécalibré

Pente de la rampe généréePente de la rampe générée

Cas idéal

Pires casVréf = +1.5V

-1.5V

3V amplitude

Trampe

46V/ms

30V/ms

17V/ms

Erreur sur la pente 50 %

Page 41: Test Intégré pour Convertisseurs Analogique/Numérique

41/49Générateur de rampe auto-Générateur de rampe auto-calibrécalibréGénérateur de rampe auto-Générateur de rampe auto-calibrécalibré

Step

Vctr

tempstrampe

Principe d’auto-calibrationPrincipe d’auto-calibration

Vréf

Vout

Vcomp+Vsat

-Vsat

Module de Compensation

Com

par

ateu

rStep

Vréf

Vctr

Vsat

Vout

Vinit

Circuit Générateur de Rampe

C

IC

Init

Vdd

S1

S2

Vcomp

tcal

1

3

trampe

2

3Vctr(i) = Vctr(i-1) ctr

2Comparer Vout ET Vréf

1Générer la rampe

Page 42: Test Intégré pour Convertisseurs Analogique/Numérique

42/49Générateur de rampe auto-Générateur de rampe auto-calibrécalibréGénérateur de rampe auto-Générateur de rampe auto-calibrécalibré

ChronogrammeChronogramme

Trampe tcal

Step

Vout

Vcomp

Vréf

Cycle i

Vctr

Step

Vréf

Vctr

Vsat

Vout

Vinit

Circuit Générateur de Rampe

C

IC

Init

Vdd

S1

S2

Vcomp

ctr

Com

para

teur

Module de Compensation

Page 43: Test Intégré pour Convertisseurs Analogique/Numérique

43/49

Module de compensation

Vcomp

S1

1

S0

0

S2

2

Générateur de rampe auto-Générateur de rampe auto-calibrécalibréGénérateur de rampe auto-Générateur de rampe auto-calibrécalibré

C2C1

Vctr

satctrctr V2C1C

2C)1i(V

2C1C1C

)i(V

satctrctr V1C2C

)1i(V)i(V

<< 1

C2C1

Module de compensationModule de compensation

0

2

VcompVsat

-Vsat

Vctr

1

ctr

Page 44: Test Intégré pour Convertisseurs Analogique/Numérique

44/49Générateur de rampe auto-Générateur de rampe auto-calibrécalibréGénérateur de rampe auto-Générateur de rampe auto-calibrécalibré

Schéma finalSchéma final

+Vsat

-Vsat

ComparateurModule de Compensation

1 C110pF

3

3

2

2

Vdd

Vout

C

Vinit

Init

StepStep

Vbias

Vcomp

Vctr

Circuit Générateur de

Rampe

Vréf

+

_

C2

Step

Capacité parasite

Page 45: Test Intégré pour Convertisseurs Analogique/Numérique

45/49Générateur de rampe auto-Générateur de rampe auto-calibrécalibréGénérateur de rampe auto-Générateur de rampe auto-calibrécalibré

1.5V

1m1mVV

Linéarité 13 bits Erreur sur la pente 0.4%

Résultats de simulationRésultats de simulation

Page 46: Test Intégré pour Convertisseurs Analogique/Numérique

46/49Générateur de rampe auto-Générateur de rampe auto-calibrécalibréGénérateur de rampe auto-Générateur de rampe auto-calibrécalibré

Surface du générateurSurface du générateur

Capacité C de charge du circuit

générateur de rampe

Capacité C1 du module de

compensation

AO

Circuit générateur de rampe : 30 %

Système de calibration : 70%

Capacité

Transistors

Capacité

AO

Surface = 0,047 mm²

Page 47: Test Intégré pour Convertisseurs Analogique/Numérique

47/49Générateur de rampe auto-Générateur de rampe auto-calibrécalibréGénérateur de rampe auto-Générateur de rampe auto-calibrécalibré

CANCANGénérateur

n bits

Exploitation

EntréeAnalogique

ParamètresFonctionnels

SortieNumérique

Détecteur

Contrôleur

Analyseur de réponses de test 0,063 mm²

Générateur de rampe auto-calibré 0,047 mm²

Contrôleur 0,065 mm²

Structure BIST Complète 0,175 mm²

CAN 3,3 mm²

Surface

6 %SurfaceBIST/CAN

Page 48: Test Intégré pour Convertisseurs Analogique/Numérique

48/49ConclusionConclusionA

naly

seS

tim

uli

BIST fonctionnel pour CAN

Intégrer la technique de test par histogramme Technique de décomposition temporelle

Algorithme original

Optimisation haut-niveau et bas-niveau

Générer une rampe précise + surface minimale Miroir de courant

Système d’auto-calibration

Objectif

RésultatsBIST fonctionnel pour CAN pour n < 13 bits

Page 49: Test Intégré pour Convertisseurs Analogique/Numérique

49/49PerspectivesPerspectives

Evaluation d’autres caractéristiques fonctionnelles

Structure BIST pour signal d’entrée sinusoïdal Implantation physique de l’analyseur de réponses de test

Conception d’un générateur de signaux sinusoïdaux

Réduction du Temps de test Traiter plusieurs codes simultanément

Nouvelles architectures