디지털시스템설계

Digital Clock

Term Project

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수행기간

Type A: 12주차까지(~11/21(화)) Lab 6 이상데모완료학생들 (계획서제출)

Type B: 13주차까지(~11/28(화)) Lab 6 이상데모완료학생들 (계획서제출)

Type C: Type A, B가아닌학생들중에서희망학생들 (팀구성후면담)

팀구성

2-3명

팀구성후조교에게통보 (e-mail)

Term Project 개요 – 기간 및 팀 구성

유형 팀구성 계획서 설계및데모 보고서및포트폴리오

Type A 11/21(화)11/28(화)수업시작전

11/27(월)~12/15 (금) (3주)보고서및포트폴리오제출12/17(일)~12/26(화) 12:00

팀별설계내용구두시험12/26(화) 오후 13:00-18:00

Type B 11/28(화)12/5(화)수업시작전

12/4(월)~12/15 (금) (2주)

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Week 수업시간 (화 15:00-19:00) 제출자료

12(11/21)

• Lab 7

• Design Project (Team 구성, Group A)

• Design Project (Team 단위)

• Design Project Proposal (Group A) :

11/28(화) 수업시작직전

13(11/28)

• 강의 없이 실습 진행

• Lab Exercise (Lab 1-7)

• Design Project (Team 구성, Group B)

• Design Project (Team 단위)

• Design Project Proposal (Group B) :

12/5(화) 수업시작직전

• 회의록 (Group A) :

12/5(화) 수업시작직전

14(12/5)

• 강의 없이 실습 진행

• Lab Exercise (Lab 1-7)

• Design Project (Team 단위)

• 회의록 (Group A, B) :

12/12(화) 수업시작 직전

15(12/12)

• 강의 없이 실습 진행

• Lab Exercise (Lab 1-7)

• Design Project (Team 단위)

• Design Project Demo (Group A/B) :

12/15(금) 마감 (공지된 실습시간 중에 조교에게)

16(12/19)

• Design Project (개인별 설계 포트폴리오 작성 및 업로드)

• 실험실 개방하지 않음

• Design Project Portfolio Upload (Group

A/B) : 12/26(화) 12:00 (인터넷 업로드)

• 팀별 설계내용 구두 시험:

12/26(화) 오후 13:00-18:00

Term Project 개요 – 스케쥴 (일부 수정될 수 있음)

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Term Project 개요 – 실험실 추가 개방 스케쥴

모든실습은전323호에서실시함

추후공지예정

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설계계획서(팀별): 스케쥴참고

회의록(주간보고서, 팀별): 12/5(화), 12/12(화) 수업시간직전

팀별회의록양식에주간보고내용기록하여제출

설계보고서

발표동영상 (3분이상 5분이내)

설계규격및구조설명, 동작설명

설계 시스템의동작 데모및 특징설명

동영상 촬영시팀 멤버모두 출연할수 있도록역할을 나누고사전 연습

Youtube에팀대표 1인이업로드하고, Link를보고서에기재

개인별포트폴리오업로드시실제동영상을각자업로드

설계자료

HDL code, testbench (simulation), 설계도면등

설계툴에의해임시로생성된화일들은제거하고, zip으로묶어서업로드함

Term Project – 설계 포트폴리오

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업로드한설계포트폴리오를중심으로팀별면담

개인별역할및설계내용문답하여개인기여도점수부여

Term Project – 설계 포트폴리오

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공학인증과정상관없이 http://abeek.kau.ac.kr에개인별로다음자료를업로드

설계계획서, 회의록(주간보고서), 설계결과보고서

설계한 Verilog Code, 회로도(외부회로붙이는경우)

설계작품사진, 동영상 (Youtube업로드한것)

업로드기한 : 12/26(화) 12:00

주의사항

다운로드가잘되어파일이열리는지반드시확인바람

파일이열리지않거나, 기한을넘겨업로드할경우해당자료는성적평가에서제외될수있음

Term Project – 설계내용 구두시험

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Term Project 주제: 디지털 시계

필수기능

표시기능

시, 분, 초, 오전/오후 표시

연도, 월, 일 표시

알람기능 (사운드제외)

사람이 인지할수 있는형태의 알람

설정기능

시, 분, 초, 오전/오후 설정

알람 시각설정 (시, 분)

연도, 월, 일 표시

옵션기능 (추가점수)

입력버튼수최소화설계

실제시계와같은기능이나추가하면좋을기능구현

Stop watch

Timer

Dual clock (world time)

기타

VGA 모니터에시계화면표시

Audio Codec 이용한알람소리재생

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Term Project 수행조건

DE1-SoC 보드 + 외부장치 (option)

사용 HDL : Verilog

외부장치

VGA out

Sound Codec

Flash Memory

SD Card I/F

사용 gate 수: 20k 이하

사용메모리용량: 1024kBytes 이하

Term Project - 수행 환경 및 제약 조건

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평가배점안(100점, 변별력유지를위해상세배점변경가능)

제안서 (20)

데모 (동작) (조교가설계내용확인만함)

데모 (동영상) (30)

보고서 (25), 회의록 (5)

구두시험(팀/개인평가) (20)

가산점 (데모, 동영상, 보고서에동시에해당내용이나와야함)

사용한 입력개수 (기본동작 기준): 4개 이상 (0), 3개 (0-10), 2개 (0-25), 1개 (0-40)

버튼입력에대한 FSM이보고서에있고, 설계 내용을자세히설명가능할때최대점수획득

시계 추가기능 구현 (Stop Watch, Timer, Dual Clock, etc) (0-20)

시계 사용시편의성 (완성도) (0-10)

Piezo 연결 (비프음 생성기) (0-5)

Sound Codec 이용한 알람소리 재생 (0-10)

VGA monitor 연결 + 화면표시 (0-20)

다른 팀에도움을 준경우 : 도와준내용 적고, 상대팀사인 받아서보고서 마지막에첨부 (0-10)

Term Project - 평가

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To interface the external devices on a DE1-SoC board, you may refer to

the DE1-SoC User Manual and the related documents

VGA controller

Audio Codec

Flash memory interfacing

External Device Interfacing

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Sound Data Format

0 Second

16-bit signed PCM data for left @ (1/8000)s

16-bit signed PCM data for Right @ (1/8000)s

…

…

16-bit signed PCM data for Right @ (Second/8000)s

0 Second

16-bit signed PCM data for left @ (1/8000)s

16-bit signed PCM data for Right @ (1/8000)s

…

…

16-bit signed PCM data for Right @ (Second/8000)s

1 Second

16-bit signed PCM data for left @ (1/8000)s

16-bit signed PCM data for Right @ (1/8000)s

…

…

16-bit signed PCM data for Right @ (Second/8000)s

Song # 1

Song # 2

Song # n

…

16- bit signed stereo PCM data for samples(raw data)

This flag indicates that the part is the last.

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Data are stored in a file as the byte order of little endian

LSByte in a word is stored to a memory location with low address

See http://en.wikipedia.org/wiki/Little_endian

See the sample file (flash.rom).

The music data formatted as explained are stored in the 8MB flash

memory on the board

Use the control panel utility to write the music data file into the flash memory on the

board

See DE1-SoC User Manual.

Download the utility from

Sound Data Format

http:/ /www.terasic.com.tw/ cgi-bin/ page/archive.pl?Language=English&CategoryNo=53&No=226&PartNo=4

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Digital Clock reads the music data from the flash memory, and plays

them using the audio codec

Design the module reading data from the flash memory

See the datasheet of the flash memory

Flash Memory

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The audio codec is used to play the sound data from the flash memory

PCM data: 8KHz sampling rate, 16-bits per sample, stereo

First, the audio codec SHOULD be setup appropriately so as to playback the PCM data

(I2C)

Second, the music data are transmitted to the audio codec

See the datasheet of the audio codec

Audio Codec

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PLL in Altera FPGA may be useful to make a clock signal of which

frequency is arbitrary

For example, either 12.288MHz or 18.432MHz MCLK is required to support the

sampling rate of 8KHz

See http://www.altera.com/literature/ug/ug_altpll.pdf

See http://en.wikipedia.org/wiki/PLL

Audio Codec

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Altera’s DE1-SoC Development and Education Board: User Manual

VGA

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VGA

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