SMSC LAN8700 Datasheetww1.microchip.com/downloads/jp/DeviceDoc/00002096B_JP.pdf2016 Microchip...

KSZ9031MNXGMII/MII をサポートする

ギガビット Ethernet トランシーバ

注意 : この日本語版文書は参考資料としてご利用ください。新情報は必ずオリジナルの英語版をご参照願います。

代表的応用例 • レーザー / ネットワークプリンタ

• NAS (Network Attached Storage)• ネットワークサーバ

• ブロードバンドゲートウェイ

• ギガビット SOHO/SMB ルータ

• IPTV• IP セットトップボックス

• ゲームコンソール

• IP カメラ

• トリプルプレイ ( データ、音声、ビデオ ) メディアセンター

• メディアコンバータ

特長

• IEEE 802.3 アプリケーションに適したシングルチップ 10/100/1000 Mbps Ethernet トランシーバ

• 3.3/2.5/1.8 V 対応の I/O を備えた GMII/MII 標準インターフェイス

• 速のリンクアップ速度 (10/100/1000 Mbps) と全二重 / 半二重を自動的に選択するオートネゴシエーション

• 差動ペアの終端抵抗を内蔵

• 3.3 V 単電源動作をサポートする内蔵 LDO コントローラ

• 大 16 KB のジャンボフレームをサポート

• 125 MHz の参照クロック出力

• ケーブル未接続時の消費電力を削減する Energy Detect パワーダウンモード

• Energy Efficient Ethernet (EEE) をサポート - 100BASE-TX/1000BASE-T 向けの低消費電力アイドル (LPI) モードとクロック停止- 10BASE-Te オプションによる送信振幅低減

• Wake-On-LAN (WOL) をサポート - 信頼性の高いカスタムパケット検出が可能

• 設定可能 LED 出力- リンク、アクティビティ、速度を表示

• Baseline Wander Correction• LinkMD TDR ベースのケーブル診断

- 銅線ケーブルの異常を検出可能

• パラメトリック NAND ツリーをサポート- デバイス I/O と基板の間の異常を検出可能

• 診断向けループバックモード

• Automatic MDI/MDI-X クロスオーバー- 全ての速度でペアスワップを検出して修正

• ペアスワップ、ペア間スキュー、ペア極性の自動的な検出と修正

• PHY レジスタ設定のための MDC/MDIO マネジメントインターフェイス

• 割り込みピンオプション

• 電源遮断および省電力モード

• 動作電圧

- コア (DVDDL、AVDDL、AVDDL_PLL): 1.2 V ( 外付け FET またはレギュレータ )

- VDD I/O (DVDDH): 3.3 V、2.5 V、1.8 V- トランシーバ (AVDDH): 3.3 V または 2.5 V

( 商用温度レンジ )• 64 ピン QFN (8x8 mm) パッケージ

2016 Microchip Technology Inc. DS00002096B_JP - p. 1

KSZ9031MNX

大切なお客様へ弊社は、大切なお客様が Microchip 社製品を適にお使いになれるよう、文書の作成に善の努力を尽くしています。このた

め、お客様のニーズにより的確にお応えできるよう継続的に文書の改善に努め、更新版をリリースする際に内容の見直しと充

実を図って参ります。本書に関してご質問またはご意見がございましたら、マーケティングコミュニケーション部宛てにメールでご連絡ください。

メールの宛先は [email protected] です。皆様からのご意見をお待ちしております。

新のデータシート本データシートの新版を入手するには、以下のウェブサイトで登録手続きを行ってください。

http://www.microchip.comデータシートのリビジョンは、各ページの欄外下隅に記載されている文書番号で確認できます。文書番号の後の文字がリビジョン番号を表します ( 例 : DS30000000A_JP であれば文書 DS30000000_JP のリビジョン A)。

エラッタ現行のデバイスに対して、データシートとの動作上の微妙な相違点と推奨回避策を説明したエラッタシートを発行する場合があります。弊社はデバイスや文書に関する問題を認識した時点でエラッタを発行します。エラッタには該当するシリコンと文書のリビジョンを明記しています。

お使いのデバイス向けにエラッタシートが発行されているかどうかは以下で確認できます。

•Microchip 社のウェブサイト : http://www.microchip.com•Microchip 社営業所 ( 本書の後のページに記載 )お問い合わせの際は、お使いのデバイス、シリコンとデータシートのリビジョン ( 文書番号を含む ) をお知らせください。

お客様向け通知システム弊社ウェブサイト (www.microchip.com) でご登録頂いた客様には、弊社の全製品に関する新情報をお届けします。

DS00002096B_JP - p. 2 2016 Microchip Technology Inc.

mailto:[email protected]

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http://www.microchip.com



KSZ9031MNX目次

1.0 はじめに ......................................................................................................................................................................................... 42.0 ピンの説明と設定 .......................................................................................................................................................................... 53.0 機能説明 ....................................................................................................................................................................................... 134.0 レジスタの説明 ............................................................................................................................................................................. 325.0 動作特性 ....................................................................................................................................................................................... 536.0 電気的特性 .................................................................................................................................................................................... 547.0 タイミング図 ................................................................................................................................................................................ 588.0 リセット回路 ................................................................................................................................................................................ 659.0 リファレンス回路 - LED ストラップインピン............................................................................................................................. 6710.0 参照クロック - 接続と選定 ......................................................................................................................................................... 6811.0 内蔵 LDO コントローラ - MSFET の選定 ................................................................................................................................... 6812.0 パルストランス - 接続と選定...................................................................................................................................................... 6913.0 パッケージ情報 ........................................................................................................................................................................... 71補遺 A: データシート改訂履歴 ............................................................................................................................................................ 73Microchip 社のウェブサイト ............................................................................................................................................................... 74お客様向け変更通知サービス ............................................................................................................................................................. 74製品識別システム ............................................................................................................................................................................... 75カスタマサポート ................................................................................................................................................................................ 77

KSZ9031MNX


1.0 はじめに

1.1 概要

KSZ9031MNX は、標準の CAT-5 シールドなしツイストペア (UTP) ケーブルで 3 通りの速度 (10BASE-T/100BASE-TX/1000BASE-T) によるデータ送受信をサポートする完全一体型 Ethernet 物理層トランシーバです。 KSZ9031MNX は、ギガビット Ethernet プロセッサ内の GMII/MII (Gigabit Media Independent Interface/Media IndependentInterface) MAC に接続するための業界標準 GMII/MII を提供し、データ転送速度 (1000 Mbps または 10/100 Mbps) を切り換えます。

KSZ9031MNX は 4 つの差動ペアのための終端抵抗と、LDO コントローラ (1.2 V コアへ給電するための低コストMOSFET の駆動用 ) を内蔵するため、基板のコストを削減すると共に基板レイアウトを簡素化できます。

KSZ9031MNX は、製造結果と製品展開におけるシステムの改善とデバックを容易にする診断機能を提供します。パラメトリック NAND ツリーのサポートにより、KSZ9031MNX I/O と基板の間の異常検出が可能です。LinkMD® TDRベースのケーブル診断機能は、ケーブル ( 銅線 ) の問題を検出します。リモートおよびローカルループバック機能は、アナログおよびデジタルデータパスを検証します。

KSZ9031MNX は 64 ピンのリードフリー QFN パッケージで提供しています。

図 1-1: システムのブロック図

GMII/MII

10/100/1000MbpsGMII/MII

ETHERNET MAC MDC/MDIOMANAGEMENT

KSZ9031MNX

LDOCONTROLLER

ON

-CH

IP T

ER

MIN

ATIO

NR

ES

ISTO

RS

VIN3.3VA

VOUT1.2V (FOR CORE VOLTAGES)

MA

GN

ETI

CS

RJ-45CONNECTOR

MEDIA TYPES 10Base-T 100Base-TX 1000Base-T

(SYSTEM POWER CIRCUIT)

PME_N

KSZ9031MNX

2.0 ピンの説明と設定

図 2-1: 64ピン QFNパッケージのピン配置図 (上面 )

1

TXRXP_A

LED2

/P

HY

AD1

5758596061626364

PADDLE GROUND

(ON BOTTOM OF CHIP)

53545556

2

TXRXM_A 3

4

5

AVDDL

6

AVDDH

7

AVDDL

8

NC

9

10

TXRXP_B

11

TXRXM_B

12

AGNDH

TXRXP_C

TXRXM_C

AVDDL

2423222120191817 28272625

LED1

/ P

ME_

N1 /

PH

YA

D0

DV

DD

L

TXD0

DV

DD

H

TXD2

TXD3

DV

DD

L

TXD4

TXD6

48

47

46

45

44

43

42

41

40

39

38

37 RXD5

RXD3 /MODE3

DVDDH

RXD2 /MODE2

RXD4

RXD1 /MODE1

RXD0 /MODE0

RX_DV /CLK125_EN

DVDDH

RX_ER

RX_CLK /PHYAD2

AG

ND

H

ISE

T

NC

XI

XO AV

DD

L_P

LL

LDO_

O

TX_C

LK

CLK

125_

ND

O /

LED_

MO

DE

RE

SE

T_N

DV

DD

L

INT_

N /

PM

E_N2

TXD1

TXD5

DVDDL

13

14

15

16

AVDDL

TXRXP_D

TXRXM_D

AVDDH

32313029

TXD7

DV

DD

H

GTX

_CLK

TX_E

R

36

35

34

33 TX_EN

RXD6

DVDDL

RXD7

49505152

MD

IO

CO

L

MD

C

CR

S

KSZ9031MNX


KSZ9031MNX

表 2-1: 信号 - KSZ9031MNX

ピン番号

ピン名称

タイプNote2-1

概要

1 AVDDH P 3.3 V/2.5 V アナログ VDD ( 商用温度レンジのみ )

2 TXRXP_A I/O

Media Dependent Interface[0]、差動ペアの正極性信号1000BASE-T モード : TXRXP_A ピンは MDI 時 : BI_DA+ に、MDI-X 時 : BI_DB+ に設定し対応します。10BASE-T/100BASE-TX モード : TXRXP_A ピンは MDI 時 : 正極性送信信号(TX+) に、MDI-X 時 : 正極性受信信号 (RX+) に設定し対応します。

3 TXRXM_A I/O

Media Dependent Interface[0]、差動ペアの負極性信号1000BASE-T モード : TXRXM_A ピンは MDI 時 : BI_DA- に、MDI-X 時 : BI_DB- に設定し対応します。10BASE-T/100BASE-TX モード : TXRXM_A ピンは MDI 時 : 負極性送信信号(TX-) に、MDI-X 時 : 負極性受信信号 (RX-) に設定し対応します。

4 AVDDL P 1.2 V アナログ VDD


6 NC — 未接続

7 TXRXP_B I/O

Media Dependent Interface[1]、差動ペアの正極性信号1000BASE-T モード : TXRXP_B ピンは MDI 時 : BI_DB+ に、MDI-X 時 : BI_DA+ に設定し対応します。10BASE-T/100BASE-TX モード : TXRXP_B ピンは MDI 時 : 正極性受信信号(RX+) に、MDI-X 時 : 正極性送信信号 (TX+) に設定し対応します。

8 TXRXM_B I/O

Media Dependent Interface[1]、差動ペアの負極性信号1000BASE-T モード : TXRXM_B ピンは MDI 時 : BI_DB- に、MDI-X 時 : BI_DA- に設定し対応します。10BASE-T/100BASE-TX モード :TXRXM_B ピンは MDI 時 : 負極性受信信号(RX-) に、MDI-X 時 : 負極性送信信号 (TX-) に設定し対応します。

9 AGNDH GND アナロググランド

10 TXRXP_C I/OMedia Dependent Interface[2]、差動ペアの正極性信号1000BASE-T モード : TXRXP_C ピンは MDI 時 : BI_DC+ に、MDI-X 時 : BI_DD+ に設定し対応します。10BASE-T/100BASE-TX モード : TXRXP_C ピンは使いません。

11 TXRXM_C I/OMedia Dependent Interface[2]、差動ペアの負極性信号1000BASE-T モード : TXRXM_C ピンは MDI 時 : BI_DC- に、MDI-X 時 : BI_DD- に設定し対応します。10BASE-T/100BASE-TX モード : TXRXM_C ピンは使いません。




KSZ9031MNX

14 TXRXP_D I/OMedia Dependent Interface[3]、差動ペアの正極性信号1000BASE-T モード : TXRXP_D ピンは MDI 時 : BI_DD+ に、MDI-X 時 : BI_DC+ に設定し対応します。10BASE-T/100BASE-TX モード : TXRXP_D ピンは使いません。

15 TXRXM_D I/OMedia Dependent Interface[3]、差動ペアの負極性信号1000BASE-T モード : TXRXM_D ピンは MDI 時 : BI_DD- に、MDI-X 時 : BI_DC- に設定し対応します。10BASE-T/100BASE-TX モード : TXRXM_D ピンは使いません。

16 AVDDH P 3.3 V/2.5 V アナログ VDD ( 商用温度レンジのみ )

17LED2/

PHYAD1 I/O

LED2 出力 : プログラマブル LED2 出力設定モード : PHYAD[1] の値を決定するため、このピンの電圧は電源投入 /リセット処理中にサンプリング / ラッチされます。詳細はストラップオプション (KSZ9031MNX) を参照してください。LED2 ピンは、LED_MODE ストラップオプション ( ピン 55) により設定されます。その定義は以下の通りです。シングル LED モード

リンクピンの状態 LED の定義

リンク OFF H OFF

リンクON (任意の速度 ) L ON

Tri-Color デュアル LED モード

リンク / アクティビティ

ピンの状態 LED の定義

LED2 LED1 LED2 LED1

リンク OFF H H OFF OFF

1000 リンク / アクティビティなし

L H ON OFF

1000 リンク / アクティビティあり (RX、TX)

トグル H 点滅 OFF


H L OFF ON


H トグル OFF 点滅


L L ON ON


トグルトグル点滅点滅

Tri-Color デュアル LED モードの場合、LED2 が LED1 ( ピン 19) と同時に動作する事で、10 Mbps のリンクとアクティビティを示します。

18 DVDDH P 3.3 V/2.5 V/1.8 V デジタル VDD_IO

表 2-1: 信号 - KSZ9031MNX (続き )

ピン番号

ピン名称

タイプNote2-1

概要


KSZ9031MNX

19LED1/

PHYAD0/PME_N1

I/O

LED1 出力 : プログラマブル LED1 出力設定モード : PHYAD[0] の値を決定するため、このピンの電圧は電源投入 /リセット処理中にサンプリング / ラッチされます。詳細はストラップオプション (KSZ9031MNX) を参照してください。PME_N 出力 : プログラマブル PME_N 出力 ( ピンオプション 1)。このピン機能には、DVDDH ( デジタル VDD_I/O) への外付けプルアップ抵抗 (1.0 kΩ～ 4.7 kΩ) が必要です。このピンは LOW にアサートされた時に WOL イベントが発生した事を示します。このピンは、どの動作モードでもオープンドレインにはなりません。LED1 ピンは、LED_MODE ストラップオプション ( ピン 55) により設定されます。その定義は以下の通りです。

シングル LED モード

アクティビティピンの状態 LED の定義

アクティビティなし H OFF

アクティビティあり(RX、TX)

トグル点滅

Tri-Color デュアル LED モード

リンク / アクティビティ

ピンの状態 LED の定義

LED2 LED1 LED2 LED1

リンク OFF H H OFF OFF


L H ON OFF


トグル H 点滅 OFF


H L OFF ON


H トグル OFF 点滅


L L ON ON


トグルトグル点滅点滅

Tri-Color デュアル LED モードの場合、LED1 が LED2 ( ピン 17) と同時に動作する事で、10 Mbps のリンクとアクティビティを示します。

20 DVDDL P 1.2 V デジタル VDD

21 TXD0 I GMII モード : GMII TXD0 (Transmit Data 0) 入力MII モード : MII TXD0 (Transmit Data 0) 入力



表 2-1: 信号 - KSZ9031MNX (続き )

ピン番号

ピン名称

タイプNote2-1

概要


KSZ9031MNX



26 TXD4 I GMII モード : GMII TXD4 (Transmit Data 4) 入力MII モード : このピンは使われず、HIGH または LOW に駆動可能です。





31 TX_ER IGMII モード : GMII TX_ER (Transmit Error) 入力MII モード : MII TX_ER (Transmit Error) 入力GMII/MII MAC が TX_ER 出力信号を提供しない場合、このピンは LOW に固定されます。

32 GTX_CLK I GMII モード : GMII GTX_CLK (Transmit Reference Clock) 入力

33 TX_EN I GMII モード : GMII TX_EN (Transmit Enable) 入力MII モード : MII TX_EN (Transmit Enable) 入力

34 RXD7 O GMII モード : GMII RXD7 (Receive Data 7) 出力MII モード : このピンは使われず、LOW に駆動されます。





39RXD3/

MODE3 I/O

GMII モード : GMII RXD3 (Receive Data 3) 出力MII モード : MII RXD3 (Receive Data 3) 出力設定モード : MODE3 の値を決定するため、このピンの電圧は電源投入 / リセット処理中にサンプリング / ラッチされます。詳細はストラップオプション (KSZ9031MNX) を参照してください。


41RXD2/

MODE2 I/O



表 2-1: 信号 - KSZ9031MNX (続き )

ピン番号

ピン名称

タイプNote2-1

概要


KSZ9031MNX

43RXD1/

MODE1 I/O


44RXD0/

MODE0 I/O


45RX_DV/

CLK125_EN I/O

GMII モード : GMII RX_DV (Receive Data Valid) 出力MII モード : MII RX_DV (Receive Data Valid) 出力設定モード : CLK125_EN の値を決定するため、このピンの電圧は電源投入/ リセット処理中にサンプリング / ラッチされます。詳細はストラップオプション (KSZ9031MNX) を参照してください。


47 RX_ER O GMII モード : GMII RX_ER (Receive Error) 出力MII モード : MII RX_ER (Receive Error) 出力

48RX_CLK/PHYAD2 I/O

GMII モード : GMII RX_CLK (Receive Reference Clock) 出力MII モード : MII RX_CLK (Receive Reference Clock) 出力設定モード : PHYAD[2] の値を決定するため、このピンの電圧は電源投入 /リセット処理中にサンプリング / ラッチされます。詳細はストラップオプション (KSZ9031MNX) を参照してください。

49 CRS O GMII モード : GMII CRS (Carrier Sense) 出力MII モード : MII CRS (Carrier Sense) 出力

50 MDC Ipu マネジメントデータクロック入力このピンは MDIO ( ピン 51) 向けの入力参照クロックです。

51 MDIO Ipu/Oマネジメントデータ入出力このピンは MDC ( ピン 50) に同期します。このピンには DVDDH ( デジタルVDD_IO) への外付けプルアップ抵抗 (1.0 kΩ ～ 4.7 kΩ) が必要です。

52 COL O GMII モード : GMII COL (Collision Detected) 出力MII モード : MII COL (Collision Detected) 出力

53INT_N/

PME_N2 O

割り込み出力 : プログラマブル割り込み出力です。割り込み条件の設定と割り込みステータスの読み出しのためにレジスタ 1Bh を割り込み制御 / ステータスレジスタとして使います。レジスタ 1Fh/ ビット [14] により、割り込み出力をアクティブ LOW( 既定値 ) またはアクティブ HIGH に設定します。PME_N 出力 : プログラマブル PME_N 出力 ( ピンオプション 2) このピンはLOW にアサートされた時に WOL イベントが発生した事を示します。このピンをアクティブ LOW の割り込みおよび PME 出力向けに使う場合、DVDDH ( デジタル VDD_I/O) への外付けプルアップ抵抗 (1.0 kΩ ～ 4.7 kΩ) が必要です。このピンは、どの動作モードでもオープンドレインにはなりません。


表 2-1: 信号 - KSZ9031MNX (続き )

ピン番号

ピン名称

タイプNote2-1

概要


KSZ9031MNX

Note 2-1 P = 電源GND = グランドI = 入力O = 出力I/O = 双方向 ( 入出力 )Ipu = 内部プルアップを備える入力 ( 値は「電気的特性」参照 )Ipu/O = 電源投入 / リセット時は内部プルアップを備える入力 ( プルアップの値は「電気的特性」参照 )、それ以外の場合は出力ピン

55 CLK125_NDO/ LED_MODE I/O

125 MHz クロック出力このピンは、MAC で使うための 125 MHz 参照クロック出力オプションを提供します。設定モード : LED_MODE の値を決定するため、このピンの電圧は電源投入 /リセット処理中にサンプリングされます。詳細はストラップオプション (KSZ9031MNX) を参照してください。

56 RESET_N Ipuチップリセット ( アクティブ LOW)ハードウェアピンの設定は、RESET_N のディアサート ( 立ち上がりエッジ )で決定 ( サンプリング / ラッチ ) されます。詳細はストラップオプション (KSZ9031MNX) を参照してください。

57 TX_CLK O MII モード : MII TX_CLK (Transmit Reference Clock) 出力

58 LDO_O O内蔵 1.2 V LDO コントローラ出力このピンは、チップのコア電圧 (1.2 V) を生成するために P チャンネルMOSFET の入力ゲートを駆動します。このピンを使わずにシステムから1.2 V を供給する場合、このピンはフロート状態にできます。

59 AVDDL_PLL P PLL 用 1.2 V アナログ VDD

60 XO O25 MHz 水晶振動子フィードバックこのピンは、外付け 25 MHz 水晶振動子の一端に接続します。オシレータまたは他の ( 水晶振動子ではない ) 外部クロック源を使う場合、このピンは接続しません。

61 XI I水晶振動子 / オシレータ / 外部クロック入力このピンは、外付け 25 MHz 水晶振動子の一端に接続するか、オシレータまたは他の ( 水晶振動子ではない ) 外部クロック源の出力に接続します。許容誤差 : 25 MHz ±50 ppm

62 NC —未接続このピンはボンディングされていません。Gigabit PHY: KSZ9021GN と互換のフットプリントを使う場合、デジタルグランドに接続できます。

63 ISET I/O 送信出力レベルを設定します。このピンとグランドの間に 12.1 kΩ ( 精度 1%) の抵抗を接続します。

64 AGNDH GND アナロググランド

Paddle P_GND GND チップ底面の露出パドルです。P_GND はグランドに接続します。

表 2-1: 信号 - KSZ9031MNX (続き )

ピン番号

ピン名称

タイプNote2-1

概要


KSZ9031MNX
ピンストラップインは、電源投入またはリセット時にラッチされます。システムによっては、MAC 受信入力ピンが電源投入 / リセット処理時に駆動され、その結果 GMII/MII 信号で PHY ストラップインピンが不適正な設定へラッチされる可能性があります。この場合、外付けのプルアップまたはプルダウン抵抗を PHY ストラップインピンに追加する事で、PHY が適正なピンストラップインモードに設定されるようにします。
Note 2-1 I/O = 双方向

TABLE 2-2:ストラップオプション (KSZ9031MNX)

ピン番号ピン名タイプ

Note 2-1 概要

481719

PHYAD2PHYAD1PHYAD0

I/OI/OI/O

PHY アドレス (PHYAD[2:0]) は電源投入 / リセット時にサンプリングおよびラッチされ、0 ～ 7 の値に設定可能です。各 PHY アドレスビットは以下のように設定されます。プルアップ = 1プルダウン = 0PHY アドレスビット [4:3] は常に「00」に設定されます。

39414344

MODE3MODE2MODE1MODE0

I/OI/OI/OI/O

MODE[3:0] ストラップインピンは電源投入 / リセット時にサンプリング / ラッチされ、以下のように定義されます。

MODE[3:0] モード

0000 予約済み ( 使用不可 )0001 GMII/MII モード

0010 予約済み ( 使用不可 )0011 予約済み ( 使用不可 )0100 NAND ツリーモード

0101 予約済み ( 使用不可 )0110 予約済み ( 使用不可 )0111 チップパワーダウンモード

1000 予約済み ( 使用不可 )1001 予約済み ( 使用不可 )1010 予約済み ( 使用不可 )1011 予約済み ( 使用不可 )1100 予約済み ( 使用不可 )1101 予約済み ( 使用不可 )1110 予約済み ( 使用不可 )1111 予約済み ( 使用不可 )

45 CLK125_EN I/O

CLK125_EN は電源投入 / リセット時にサンプリングおよびラッチされ、以下のように定義されます。プルアップ (1) = 125 MHz クロック出力を有効にするプルダウン (0) = 125 MHz クロック出力を無効にするピン 55 (CLK125_NDO) は、MAC で使われる 125 MHz 参照クロック出力オプションを提供します。

55 LED_MODE I/OLED_MODE は電源投入 / リセット時にサンプリング / ラッチされ、以下のように定義されます。プルアップ (1) = シングル LED モードプルダウン (0) = Tri-Color デュアル LED モード


KSZ9031MNX

3.0 機能説明

KSZ9031MNX は、標準の CAT-5 シールドなしツイストペア (UTP) ケーブルで 3 通りの速度 (10BASE-T/100BASE-TX/1000BASE-T) によるデータ送受信をサポートする完全一体型 Ethernet 物理層トランシーバソリューションです。 KSZ9031MNX は 4 つの差動ペアのための終端抵抗と、LDO コントローラ (1.2 V コアへ給電するための低コストMOSFET の駆動用 ) を内蔵するため、基板のコストを削減すると共に基板レイアウトを簡素化できます。

KSZ9031MNX は、Copper Media Interface での差動ペアの誤った配置と逆極性を自動的に検出して修正できます。また、1000BASE-T 動作の場合、IEEE 802.3 規格の仕様に従って、4 つの差動ペアの間の伝播遅延と再同期タイミングを修正できます。

KSZ9031MNX は、ギガビット Ethernet プロセッサ内の GMAC に接続するための GMII/MII インターフェイスを提供し、データ転送速度 (10/100/1000 Mbps) を切り換えます。

図 3-1 に、KSZ9031MNX の概略ブロック図を示します。

図 3-1: KSZ9031MNXのブロック図

3.1 10BASE-T/100BASE-TX トランシーバ

3.1.1 100BASE-TX 送信

100BASE-TX 送信機能はパラレルからシリアルへの変換、4B/5B コーディング、スクランブル、NRZ から NRZI への変換、MLT-3 エンコード / 送信を実行します。

回路はパラレル - シリアル変換で始まります。これは MAC からの MII データを 125 MHz のシリアルビットストリームに変換します。次に、データおよび制御ストリームが 4B/5B コーディングに変換され、その後にスクランブラが続きます。シリアルに変換されたデータは NRZ から NRZI フォーマットへ変換された後に、MLT-3 電流出力で送信されます。出力電流は、外付けの 12.1 kΩ (1%) 抵抗によって 1:1 の変圧比向けに設定されます。

出力信号は 4 ns (typ.) の立ち上がり / 立ち下がり時間を有し、振幅バランスとオーバーシュートに関する ANSI TP-PMD 規格に適合します。波形整形した 10BASE-T 出力も 100BASE-TX トランスミッタに組み込まれています。

3.1.2 100BASE-TX 受信

100BASE-TX レシーバ機能は適応型イコライズ、DC リカバリ、MLT-3 から NRZI への変換、データ / クロックリカバリ、NRZI から NRZ への変換、デスクランブル、4B/5B デコード、シリアルからパラレルへの変換を実行します。受信側は、ツイストペアケーブルの符号間干渉 (ISI) を補償するためのイコライザフィルタで始まります。振幅損失と位相歪みはケーブル長によって変化するため、イコライザは性能を適化するためにケーブルの特性を調整する必要があります。本回路の可変イコライザは、受信信号強度を既知のケーブル特性に対して比較する事で初期の推定を行い、適に自己調整します。この処理を継続的に実行する事で、温度等の環境条件の変化に対して自己調整します。

MEDIAINTERFACE

PMATX10/100/1000

PMARX1000

PMARX100

PMARX10

CLOCKRESET

PCS10

AUTO-NEGOTIATION

PCS100

PCS1000

INTERFACE

LEDDRIVERS

CONFIGURATIONS

GMII/MII


KSZ9031MNX
イコライザで処理された信号は DC リカバリおよびデータ変換ブロックを経由します。DC リカバリ回路は、BaselineWander の影響を補償する事でダイナミックレンジを向上させます。差動データ変換回路は、MLT-3 フォーマットをNRZI へ変換し戻します。スライスするしきい値も適応型です。
クロックリカバリ回路は、NRZI 信号のエッジから 125 MHz クロックを抽出します。この復元されたクロックを使って、NRZI 信号を NRZ フォーマットへ変換します。この信号はデスクランブラを経由して 45/4B デコーダへ伝送されます。後に、NRZ シリアルデータが GMII/MII フォーマットへ変換され、MAC への入力データとして提供されます。

3.1.3 スクランブラ / デスクランブラ (100BASE-TX のみ )スクランブラの目的は、信号のパワースペクトルを拡散させて電磁干渉 (EMI) とベースライン変動を低減させる事です。送信データは、11 ビット幅の線形帰還シフトレジスタ (LFSR) を使ってスクランブルします。スクランブラは2047 ビットの非反復配列を生成します。レシーバは、トランスミッタと同じ配列を使って受信データストリームをデスクランブルします。

3.1.4 10BASE-T 送信

10BASE-T 出力ドライバは 100BASE-TX ドライバに組み込まれており、同じパルストランスを使って 10BASE-T 送信を実行できます。ドライバは内部で波形整形を実行し、標準 10BASE-T モード向けに 2.5 V (typ.) ピークの振幅で信号を出力します ( エネルギ効率の高い 10BASE-Te モード向けには 1.75 V ピークの振幅で信号を出力します )。10BASE-T/10BASE-Te 信号の高調波成分は、全て「1」のマンチェスタエンコード信号で駆動した場合、基本周波数成分の -31 dB を下回ります。

3.1.5 10BASE-T 受信

受信側では、入力バッファとレベル検出スケルチ回路を使います。差動入力レシーバ回路と位相ロックループ (PLL)は、デコーディング機能を実行します。マンチェスタエンコーディングされたデータストリームは、クロック信号とNRZ データに分離されます。スケルチ回路は、300 mV 未満の低レベル信号または幅の短いパルスを取り除く事で、受信入力ノイズによるデコーダの誤トリガを防ぎます。入力がスケルチリミットを超えると、PLL は受信信号を追跡し、KSZ9031MNX はデータフレームをデコードします。レシーバクロックは、アイドル期間中 ( データフレームを受信してから次のデータフレームを受信するまでの間 ) に動作を維持します。

KSZ9031MNX はプリアンブルの 7 バイトを全て削除し、SFD( フレーム開始デリミタ ) で始まる受信フレームを MACへ提供します。

自動極性修正機能は、+/- を間違ったケーブル接続を修正するために、受信差動ペアを自動的にスワップします。

3.2 1000BASE-T トランシーバ

1000BASE-T トランシーバはミクストシグナル / デジタルシグナル処理 (DSP) アーキテクチャに基づき、アナログフロントエンド、デジタルチャンネルイコライザ、トレリスエンコーダ / デコーダ、エコーキャンセラ、クロストークキャンセラ、高精度クロックリカバリスキーム、高電力効率ラインドライバを備えます。

図 3-2 に、1000BASE-T トランシーバの 1 チャンネルの概略ブロック図を示します。この図は、4 つある差動ペアの1 つを示しています。


KSZ9031MNX
図 3-2: KSZ9031MNX 1000BASE-Tのブロック図 - 1チャンネル
3.2.1 アナログエコーキャンセル回路

1000BASE-T モードでは、アナログエコーキャンセル回路によって近端エコーを削減します。このアナログハイブリッド回路は ADC と適応型イコライザの負担を軽減します。

この回路は 10BASE-T/100BASE-TX モードでは無効です。

3.2.2 自動ゲイン制御 (AGC)1000BASE-T モードでは、自動ゲイン制御 (AGC) 回路が信号レベルを増幅するための初期ゲイン調整を行います。この前段コンディショニング回路を使う事で、受信信号の信号 / ノイズ比が向上します。

3.2.3 A/D コンバータ (ADC)1000BASE-T モードでは、アナログ / デジタルコンバータ (ADC) が受信信号をデジタル化します。ADC 性能は、トランシーバの総合性能にとって非常に重要です。

この回路は 10BASE-T/100BASE-TX モードでは無効です。

3.2.4 タイミングリカバリ回路

1000BASE-T モードでは、ミクストシグナルクロックリカバリ回路とデジタル位相ロックループの組み合わせにより、受信データからタイミング情報を復元して追跡します。受信信号の信号 / ノイズ比を大限に高めるため、デジタル位相ロックループの長期的ジッタは非常に低く抑えられています。

1000BASE-T スレーブ PHY は、受信データから復元した正確な受信クロック周波数を、1000BASE-T マスタ PHY へ返信する必要があります。そうしないと、長い伝送の後でマスタとスレーブが同期しなくなります。これは、エコーキャンセルと NEXT の除去を容易にする効果も提供します。

3.2.5 適応型イコライザ

1000BASE-T モードでは、適応型イコライザが以下の機能を提供します。 • 部分応答信号の検出

• NIXT およびエコーノイズの低減

• チャンネルイコライゼーション

インピーダンス不整合のためにアナログハイブリッド回路で除去されなかった残留エコーは信号クオリティを低下させます。KSZ9031MNX は、デジタルエコーキャンセラを使って、受信信号のエコー成分をさらに削減します。 1000BASE-T モードでは、データの送受信は 4 ペアのケーブル (4 チャンネル ) の全てで同時に発生します。このため、隣接したケーブルから高周波クロストークが発生します。KSZ9031MNX は各受信チャンネルで 3 つの NEXT キャンセラを使う事により、他の 3 チャンネルによって誘起されるクロストークを小限に抑えます。

CLOCKGENERATION

BASELINE WANDER

COMPENSATION

ECHO CANCELLER

TRANSMIT BLOCK

NEXT CancellerNEXT Canceller

NEXT CANCELLER

RX-ADC

AG

C + FFE SLICER

CLOCK & PHASERECOVERY

AUTO -NEGOTIATION

PMA STATEMACHINES

MIIREGISTERS

MIIMANAGEMENT

CONTROL

DFE

ANALOGHYBRID

PCS STATE MACHINES

PAIR SWAP&

ALIGN UNIT DESCRAMBLER+

DECODER

SIDE-STREAM SCRAMBLER

&SYMBOL ENCODER

LED DRIVER

XTAL OTHERCHANNELS

TXSIGNAL

RXSIGNAL


KSZ9031MNX
10BASE-T/100BASE-TX モードの場合、適応型イコライザはシンボル間干渉の除去と受信データのチャンネル損失の復元だけを実行します。
3.2.6 トレリスエンコーダおよびデコーダ

1000BASE-T モードでは、8 ビットの送信データは 9 ビットシンボルへスクランブルされ、さらに 4D-PAM5 シンボルへエンコードされます。複数の KSZ9031MNX を同じボード上で使った場合の EMI を低減するため、初期スクランブラシードは固有の PHY アドレスによって決定されます。受信側では、アイドルストリームが初に検査されます。スクランブラシード、ペア間スキュー、ペアの順番、極性はロジックによって解決する必要があります。受信した4D-PAM5 データは、9 ビットシンボルへ変換され、8 ビットデータへデスクランブルされます。

3.3 Auto MDI/MDI-XAuto MDI/MDI-X 機能により、KSZ9031MNX とリンクパートナーとの接続にストレートケーブルとクロスケーブルのどちらを使うかべきか判断する必要がなくなります。この自動検出機能は、リンクパートナーから MDI/MDI-X ペアのマッピングを検出し、それに応じて KSZ9031MNX の MDI/MDI-X ペアを割り当てます。

表 3-1 に、MDI/MDI-X ピンマッピングに対応する KSZ9031MNX 10/100/1000 ピン設定の割り当てを示します。

Auto MDI/MDI-X 機能は既定値により有効です。これを無効にするには、レジスタ 1Ch/ ビット [6] に「1」を書き込みます。Auto MDI/MDI-X を無効にした場合、MDI および MDI-X モードはレジスタ 1Ch/ ビット [7] で設定します。

Auto MDI/MDI-X 機能をサポートするため、対称の送受信データパスを持つパルストランスを推奨します。

3.4 ペアスワップ、アラインメント、極性チェック

1000BASE-T モードでは、KSZ9031MNX は以下を行います。

• 不正なチャンネル順を検出し、A/B/C/D ペア (4 チャンネル ) のペア順を自動的に復元します。

• IEEE 802.3 規格に従い、チャンネルのペア間で 50±10 ns の伝播遅延差をサポートします。また、修正された 4 ペアのデータシンボルが同期するよう、データスキューを自動的に修正します。

差動信号の不正なペア極性は、全ての速度で自動的に修正されます。

3.5 波形整形、スルーレート制御、部分応答

通信システムでは、信号伝送エンコード手法を使ってノイズ整形機能を提供し、伝送チャンネルの歪みとエラーを小限に抑えます。

• 1000BASE-T の場合、特別な部分応答信号手法を使って、伝送パスに帯域制限機能を提供します。

• 100BASE-TX の場合、簡潔なスルーレート制御手法を使って、EMI を小限に抑えます。

• 10BASE-T の場合、プリエンファシスを使って、ケーブルを通過する信号のクオリティを向上させます。

3.6 PLL クロックシンクロナイザ

KSZ9031MNX はシステムのタイミング用に 125 MHz、25 MHz、10 MHz クロックを生成します。内部クロックは、外部の 25 MHz 水晶振動子または参照クロックから生成します。

表 3-1: MDI/MDI-Xピンマッピング

ピン(RJ-45 ペア )

MDI MDI-X

1000BASE-T 100BASE-T 10BASE-T 1000BASE-T 100BASE-T 10BASE-TTXRXP/M_A

(1, 2) A+/– TX+/– TX+/– B+/– RX+/– RX+/–

TXRXP/M_B(3, 6) B+/– RX+/– RX+/– A+/– TX+/– TX+/–

TXRXP/M_C(4, 5) C+/– 未使用未使用 D+/– 未使用未使用

TXRXP/M_D(7, 8) D+/– 未使用未使用 C+/– 未使用未使用


KSZ9031MNX
3.7 オートネゴシエーション
KSZ9031MNX はオートネゴシエーションプロトコル (IEEE 802.3 仕様書の Clause 28 で定義 ) に準拠しています。

オートネゴシエーションにより、UTP ( シールドなしツイストペア ) を介するリンクパートナー同士は、互いに共通する速の動作モードを選択できます。オートネゴシエーション中に、リンクパートナー同士は UTP リンクを介して互いに自分の能力をアドバタイズし合い、自分の能力とパートナーから受信した能力を比較します。そして、双方で共通する速の通信速度 (10/100/1000)と全二重 / 半二重の組み合わせを動作モードとして選択します。下の表に、動作モード ( 速度と全二重 / 半二重の組み合わせ ) を、速度 ( 優先度 ) の高い順番に示します。

• 優先順位 1: 1000BASE-T/ 全二重

• 優先順位 2: 1000BASE-T/ 半二重

• 優先順位 3: 100BASE-TX/ 全二重

• 優先順位 4: 100BASE-TX/ 半二重

• 優先順位 5: 10BASE-T/ 全二重

• 優先順位 6: 10BASE-T/ 半二重

オートネゴシエーションが非サポートである場合、または KSZ9031MNX のリンクパートナーが 10BASE-T および100BASE-TX モードに対するオートネゴシエーションをバイパスするよう制限されている場合、KSZ9031MNX はレシーバでの入力信号を観察する事によって動作モードを設定します。これはパラレル検出と呼びます。これによりKSZ9031MNX は、オートネゴシエーションのアドバタイズプロトコルが存在しない場合に固定された信号プロトコルをリッスンする事によってリンクを確立できます。オートネゴシエーションのリンクアッププロセスを図 3-3 に示します。

図 3-3: オートネゴシエーションのフローチャート

1000BASE-T モードの場合、オートネゴシエーションはリンクを確立するために常に必要です。リンクパートナー同士の間で初にマスタ / スレーブ設定が解決された後に、互いに共通する速のモードでリンクが確立されます。

オートネゴシエーションは、電源投入またはハードウェアリセット後に、既定値により有効となります。その後、レジスタ 0h/ ビット [12] を使ってオートネゴシエーションを有効または無効にできます。オートネゴシエーションを無効にした場合、速度はレジスタ 0h/ ビット [6, 13] で設定し、全二重 / 半二重はレジスタ 0h/ ビット [8] で設定します。

リンク中に、通信速度が変更される場合、リンクはダウンし、オートネゴシエーションまたはパラレル検出が始まり、KSZ9031MNX とリンクパートナーの間で共通する通信速度でリンクが再確立するまで、リンクはダウンします。リンクが確立済みで実行時に速度が変更されない場合、レジスタ 0h/ ビット [9] によってオートネゴシエーションが再開されるか、ケーブルの切り離しと再接続によってリンクダウンからリンクアップへの遷移が発生しない限り、変更 ( 例えば全二重 / 半二重、ポーズ機能の変更 ) は効力を持ちません。

START AUTO-NEGOTIATION

FORCE LINK SETTING

LISTEN FOR 10BASE-T LINK PULSES

LISTEN FOR 100BASE-TXIDLES

ATTEMPT AUTO-NEGOTIATION

LINK MODE SET

BYPASS AUTO-NEGOTIATIONAND SET LINK MODE

LINK MODE SET?

PARALLELOPERATIONNO

YES

YES

NO

JOIN FLOW


KSZ9031MNX
オートネゴシエーションの完了後に、リンクステータス ( レジスタ 1h/ ビット [2]) とリンクパートナーの能力 ( レジスタ 5h/6h/Ah) が更新されます。
オートネゴシエーションの有限ステートマシンは、オートネゴシエーション処理を管理するためにインターバルタイマを使います。通常動作条件でのこれらのタイマの期間を表 3-2 にまとめて示します。

3.8 10/100 Mbps のみの速度制限

一部のアプリケーションでは、リンク速度を 10/100 Mbps のみに制限する必要があります。電源投入 / リセット後に、KSZ9031MNX のオートネゴシエーションとリンクアップを 10/100 Mbps のみに制限する事ができます。これには、以下のレジスタ設定を書き込む必要があります。 1. レジスタ 0h/ ビット [6] を「0」に設定する事で、1000 Mbps を除外します。

2. レジスタ 9h/ ビット [9:8] を「00」に設定する事で、オートネゴシエーションの 1000 Mbps 全二重 / 半二重向けアドバタイズを除外します。

3. レジスタ 0h/ ビット [9] に「1」を書き込む事で、オートネゴシエーションを再開します ( このビットは自己クリアビットです )。

オートネゴシエーションと 10BASE-T/100BASE-TX は差動ペア A ( ピン 2/3) および B ( ピン 7/8) だけを使います。差動ペア C ( ピン 10/11) および D ( ピン 14/15) には何も接続しなくて構いません。

3.9 GMII インターフェイス

GMII (Gigabit Media Independent Interface) は、IEEE 802.3 仕様に準拠します。GMII は、GMII PHY と MAC の間の共通インターフェイスを提供します。GMII の主な特長は以下の通りです。

• ピンは 24 本です ( データ送信用に 11 本、データ受信用に 11 本、キャリアおよび衝突検出用に 2 本を使用 )。• 1000 Mbps を全二重と半二重の両方でサポートします。

• データの送信と受信は独立しています ( それぞれ異なる信号グループに属します )。• 送信データと受信データのそれぞれは 8 ビット幅 (1 バイト ) です。

GMII 動作では、GMII ピンは以下のように機能します。

• 1000 Mbps 時、MAC は GTX_CLK (transmit reference clock) として 125 MHz を供給します。

• 1000 Mbps 時、PHY は RX_CLK (receive reference clock) として 125 MHz を復元して供給します。

• KSZ9031MNX は、GTX_CLK の立ち上がりエッジで TX_EN、TXD[7:0]、TX_ER をサンプリングします。

• MAC は、RX_CLK の立ち上がりエッジで RX_DV、RXD[7:0]、RX_ER をサンプリングします。

• CRS と COL は KSZ9031MNX によって駆動され、GTX_CLK または RX_CLK に同期して遷移する必要はありません。

表 3-2: オートネゴシエーションタイマ

Auto-Negotiation Interval Timers Time DurationTransmit Burst Interval 16 msTransmit Pulse Interval 68 µsFLP Detect Minimum Time 17.2 µsFLP Detect Maximum Time 185 µsReceive Minimum Burst Interval 6.8 msReceive Maximum Burst Interval 112 msData Detect Minimum Interval 35.4 µsData Detect Maximum Interval 95 µsNLP Test Minimum Interval 4.5 msNLP Test Maximum Interval 30 msLink Loss Time 52 msBreak Link Time 1480 msParallel Detection Wait Time 830 msLink Enable Wait Time 1000 ms


KSZ9031MNX
KSZ9031MNX は、GMII モードと MII モードを複合した GMII/MII モードを提供する事で、10/100/1000 Mbps でのデータ転送をサポートします。MODE[3:0] ストラップインピンが「0001」に設定されている場合、KSZ9031MNX は電源投入またはリセット後に GMII/MII モードに設定されます。ストラップオプション (KSZ9031MNX) を参照してください。
KSZ9031MNX は、CLK125_NDO ( ピン 55) で 125 MHz 参照クロックを出力するためのオプションを備えています。このクロックは、125 MHz 水晶振動子またはオシレータを必要とする GMII/MII MAC 向けに、より低コストの参照クロックオプションを提供します。CLK125_EN ストラップインピンが HIGH の場合、125 MHz クロック出力は電源投入またはリセット後に有効になります。

KSZ9031MNX は GMII モード向けに専用の送信クロック入力ピン (GTX_CLK、ピン 32) を提供します。このクロックは、1000 Mbps 向けに MAC によって供給されます。

3.9.1 GMII 信号の定義

表 3-3 に GMII 信号の定義を記載します。詳細は 802.3 仕様書の Clause 35 を参照してください。

3.9.2 GMII 信号の接続

KSZ9031MNX GMII と MAC の間のピン接続を図 3-4 に示します。

図 3-4: KSZ9031MNX GMIIインターフェイス

表 3-3: GMII信号の定義

GMII Signal Name (per spec)

GMII Signal Name (per KSZ9031MNX)

Pin Type (with respect to PHY)

Pin Type (with respect to MAC) Description

GTX_CLK GTX_CLK Input Output Transmit Reference Clock (125 MHz for 1000 Mbps)

TX_EN TX_EN Input Output Transmit EnableTXD[7:0] TXD[7:0] Input Output Transmit Data[7:0]TX_ER TX_ER Input Output Transmit Error

RX_CLK RX_CLK Output Input Receive Reference Clock(125 MHz for 1000 Mbps)

RX_DV RX_DV Output Input Receive Data ValidRXD[7:0] RXD[7:0] Output Input Receive Data[7:0]RX_ER RX_ER Output Input Receive Error

CRS CRS Output Input Carrier SenseCOL COL Output Input Collision Detected

KSZ9031MNX

GTX _CLK

TX _EN

TXD[7:0]

RX_CLK

RX _DV

RXD[7:0]

GMIIETHERNET MAC

TX_ER

RX _ER

CRS

COL

GTX _CLK

TX _EN

TXD[7:0]

RX_CLK

RX _DV

RXD[7:0]

TX_ER

RX _ER

CRS

COL


KSZ9031MNX
3.10 MII インターフェイス
MII (Media Independent Interface) は、IEEE 802.3 仕様に準拠します。MII は、MII PHY と MAC の間の共通インターフェイスを提供します。MII の主な特長は以下の通りです。

• ピンは 16 本です ( データ送信用に 7 本、データ受信用に 7 本、キャリアおよび衝突検出用に 2 本を使用 )。• 10 Mbps と 100 Mbps を全二重と半二重の両方でサポートします。

• データの送信と受信は独立しています ( それぞれ異なる信号グループに属します )。• 送信データと受信データのそれぞれは 4 ビット幅 (1 ニブル ) です。

MII 動作では、MII ピンは以下のように機能します。

• PHY は、TX_CLK (transmit reference clock) を供給します (100 Mbps: 25 Mhz、10 Mbps: 2.5 MHz)。• PHY は、RX_CLK (receive reference clock) を復元して供給します (100 Mbps: 25 MHz、10 Mbps: 2.5 MHz)。• MAC は、TX_CLK に同期して TX_EN、TXD[3:0]、TX_ER を駆動します。

• KSZ9031MNX は、RX_CLK に同期して RX_DV、RXD[3:0]、RX_ER を駆動します。 • CRS と COL は KSZ9031MNX によって駆動され、TX_CLK または RX_CLK に同期して遷移する必要はありませ

ん。

KSZ9031MNX は、GMII モードと MII モードを複合した GMII/MII モードを提供する事で、10/100/1000 Mbps でのデータ転送をサポートします。MODE[3:0] ストラップインピンが「0001」に設定されている場合、KSZ9031MNX は電源投入またはリセット後に GMII/MII モードに設定されます。ストラップオプション (KSZ9031MNX) を参照してください。

KSZ9031MNX は、CLK125_NDO ( ピン 55) で 125 MHz 参照クロックを出力するためのオプションを備えています。このクロックは、125 MHz 水晶振動子またはオシレータを必要とする GMII/MII MAC 向けに、より低コストの参照クロックオプションを提供します。CLK125_EN ストラップインピンが HIGH の場合、125 MHz クロック出力は電源投入またはリセット後に有効になります。

KSZ9031MNX は、MII モード向けに専用の送信クロック出力ピン (TX_CLK、ピン 57) を提供します。このクロックは、10/100 Mbps 向けに KSZ9031MNX によって供給されます。

3.10.1 MII 信号の定義

表 3-4 に MII 信号の定義を記載します。詳細は IEEE 802.3 仕様書の Clause 22 を参照してください。

表 3-4: MII信号の定義

MII Signal Name (per spec)

MII Signal Name (per KSZ9031MNX)

Pin Type (with respect to PHY)

Pin Type (with respect to MAC) Description

TX_CLK TX_CLK Output InputTransmit Reference Clock(25 MHz for 100 Mbps, 2.5 MHz for10 Mbps)

TX_EN TX_EN Input Output Transmit EnableTXD[3:0] TXD[3:0] Input Output Transmit Data[3:0]TX_ER TX_ER Input Output Transmit Error

RX_CLK RX_CLK Output InputReceive Reference Clock(25 MHz for 100 Mbps, 2.5 MHz for10 Mbps)

RX_DV RX_DV Output Input Receive Data ValidRXD[3:0] RXD[3:0] Output Input Receive Data[3:0]RX_ER RX_ER Output Input Receive Error

CRS CRS Output Input Carrier SenseCOL COL Output Input Collision Detection


KSZ9031MNX
3.10.2 MII 信号の接続
KSZ9031MNX MII と MAC の間のピン接続を図 3-5 に示します。

図 3-5: KSZ9031MNX MIIインターフェイス

3.11 MIIM (MII Management) インターフェイス

KSZ9031MNX は IEEE 802.3 MIIM インターフェイス (MDIO (Management Data Input/Output) インターフェイスとも呼ぶ ) をサポートします。このインターフェイスは、上位層デバイスによる KSZ9031MNX のステートの監視と制御を可能にします。MIIM 対応の外部デバイスは、PHY ステータスの読み出しまたは PHY の設定 ( もしくはその両方 )を行うために使います。MIIM インターフェイスの詳細は、IEEE 802.3 仕様書の Clause 22.2.4 に記載されています。

MIIM インターフェイスは以下により構成されます。

• クロックライン (MDC) とデータライン (MDIO) を組み込む物理接続

• 物理接続の全体にわたって機能する専用プロトコルこれにより、外部コントローラは 1 つまたは複数の KSZ9031MNX デバイスと通信できます。各 KSZ9031MNX デバイスには、PHYAD[2:0] ストラップピンによって一意の PHY アドレス (0h ～ 7h) が割り当てられます。

• IEEE 定義レジスタとベンダー固有レジスタに対する直接アクセスと、MMD アドレスおよびレジスタに対する間接アクセスのための、32 レジスタアドレス空間 (「レジスタマップ」参照 )。

PHY アドレス 0h は、一意の PHY アドレスとしてのみサポートされ、ブロードキャスト PHY アドレスとしてはサポートされません ( ブロードキャスト PHY アドレスがサポートされる場合、1 つの書き込みコマンドで 2 つ以上のPHY デバイスの同じ PHY レジスタを同時に設定できます ( 例 : PHY アドレス 0h を使ってレジスタ 0h を値 0x1940に設定する事で、ビット [11] を値「1」に設定してソフトウェアパワーダウンを有効にする ))。その代わりに、個別の書き込みコマンドを使って各 PHY デバイスを設定します。

表 3-5 に、 KSZ9031MNX の MIIM フレームフォーマットを示します。

表 3-5: KSZ9031MNXの MIIMフレームフォーマット

プリアンブル

フレーム開始

読み書きOP コード

PHYアドレスビット[4:0]

レジスタアドレスビット[4:0]

TA データビット [15:0] アイドル

読み出し 32 1’s 01 10 00AAA RRRRR Z0 DDDDDDDD_DDDDDDDD Z書き込み 32 1’s 01 01 00AAA RRRRR 10 DDDDDDDD_DDDDDDDD Z

KSZ9031MNX

TX _CLK

TX _EN

TXD[3:0]

RX_CLK

RX _DV

RXD[3:0]

MIIETHERNET MAC

TX_ER

RX _ER

CRS

COL

TX _CLK

TX _EN

TXD[3:0]

RX_CLK

RX _DV

RXD[3:0]

TX_ER

RX _ER

CRS

COL


KSZ9031MNX
3.12 割り込み (INT_N)INT_N ピンはオプションの割り込み信号です。これは、KSZ9031MNX PHY レジスタのステータスが更新されたという事を外部コントローラに知らせるために使います。レジスタ 1Bh のビット [15:8] は、INT_N 信号をアサートする条件を有効または無効にするための割り込み制御ビットです。レジスタ 1Bh のビット [7:0] は、発生した割り込み条件を示すための割り込みステータスビットです。割り込みステータスビットは、レジスタ 1Bh の読み出し後にクリアされます。
レジスタ 1Fh のビット [14] は、割り込みレベルをアクティブ HIGH またはアクティブ LOW に設定します。既定値はアクティブ LOW です。

MIIM バスオプションは、KSZ9031MNX の制御およびステータスレジスタへの完全なアクセスを MAC プロセッサに提供します。また、割り込みピンにより、ステータスの変化を検出するためにプロセッサが PHY をポーリングする必要はなくなります。

3.13 LED モード

KSZ9031MNX は 2 つのプログラマブル LED 出力ピン (LED2 と LED1) を備えており、これらは 2 種類の LED モード向けに設定できます。LED モードは LED_MODE ストラップイン ( ピン 55) で設定します。このピンは電源投入 / リセット時にラッチされます。その定義は以下の通りです。

• プルアップ : シングル LED モード

• プルダウン : Tri-Color デュアル LED モード

各 LED 出力ピンは、直列抵抗 ( 通常は 220 ～ 470 Ω) を使って LED を直接駆動できます。

3.13.1 シングル LED モード

シングル LED モードでは、LED2 ピンはリンクステータスを示し、LED1 ピンはアクティビティステータスを示します ( 表 3-6 参照 )。

3.13.2 Tri-Color デュアル LED モード

Tri-Color デュアル LED モードでは、リンク / アクティビティステータスは 1000BASE-T の場合に LED2 ピンによって示され、100BASE-TX の場合に LED1 ピンによって示されます。10BASE-T の場合、LED1 ピンと LED2 ピンが同時に ON/OFF する事で示されます ( 表 3-7 参照 )。

表 3-6: シングル LEDモードのピン定義

LED ピンピンの状態 LED の定義リンク / アクティビティ

LED2H OFF リンク OFFL ON リンク ON ( 任意の速度 )

LED1H OFF アクティビティなし

トグル点滅アクティビティあり

(RX、TX)

表 3-7: TRI-COLORデュアル LEDモードのピン定義

LED ピン ( 状態 ) LED ピン ( 定義 )リンク / アクティビティ

LED2 LED1 LED2 LED1H H OFF OFF リンク OFFL H ON OFF 1000 リンク / アクティビティなし

トグル H 点滅 OFF 1000 リンク / アクティビティあり (RX、TX)H L OFF ON 100 リンク / アクティビティなし

H トグル OFF 点滅 100 リンク / アクティビティあり (RX、TX)L L ON ON 10 リンク / アクティビティなし

トグルトグル点滅点滅 10 リンク / アクティビティあり (RX、TX)


KSZ9031MNX
3.14 ループバックモード
KSZ9031MNX は、アナログおよび / またはデジタルデータパスを確認するために以下のループバック動作をサポートします。

• ローカル ( デジタル ) ループバック

• リモート ( アナログ ) ループバック

3.14.1 ローカル ( デジタル ) ループバック

このループバックモードは全二重の全ての速度 (10/100/1000 Mbps) でサポートされ、KSZ9031MNX と外部 MAC の間の GMII/MII 送受信データパスをチェックします。

ループバックデータパスを図 3-6 に示します。

1. GMII/MII MAC はフレームを KSZ9031MNX へ送信します。

2. フレームは KSZ9031MNX の内部で折り返されます。

3. KSZ9031MNX はフレームを GMII/MII MAC へ返信します。

図 3-6: ローカル (デジタル ) ループバック

ローカルループバックモード向けの設定手順とレジスタ設定は以下の通りです。

1000 Mbps ループバックの場合 : 1. レジスタ 0h の以下のビットを設定します。

- ビット [14] = 1 // ローカルループバックモードを有効にする

- ビット [6, 13] = 10 // 1000 Mbps を選択する - ビット [12] = 0 // オートネゴシエーションを無効にする - ビット [8] = 1 // 全二重モードを選択する

2. レジスタ 9h の以下のビットを設定します。 - ビット [12] = 1 // マスタ / スレーブ手動設定を有効にする

- ビット [11] = 0 // スレーブ設定を選択する ( ループバックモード向けに必要 )10/100 Mbps ループバックの場合 : 1. レジスタ 0h の以下のビットを設定します。

- ビット [14] = 1 // ローカルループバックモードを有効にする

- ビット [6, 13] = 00 / 01 // 10 Mbps/100 Mbps を選択する

- ビット [12] = 0 // オートネゴシエーションを無効にする - ビット [8] = 1 // 全二重モードを選択する

3.14.2 リモート ( アナログ ) ループバック

このループバックモードは 1000BASE-T 全二重モード向けにのみサポートされ、KSZ9031MNX とそのリンクパートナーの間のライン ( 差動ペア、トランス、RJ-45 コネクタ、Ethernet ケーブル ) 送受信データパスをチェックします。

ループバックデータパスを図 3-7 に示します。

1. ギガビット PHY リンクパートナーはフレームを KSZ9031MNX へ送信します。

2. フレームは KSZ9031MNX の内部で折り返されます。

3. KSZ9031MNX はフレームをギガビット PHY リンクパートナーへ返信します。

GMII / MIIMAC

GMII /MII

PCS

(DIGITAL)

AFE

(ANALOG)

KSZ9031MNX


KSZ9031MNX
図 3-7: リモート (アナログ ) ループバック
リモートループバックモード向けの設定手順とレジスタ設定は以下の通りです。

1. レジスタ 0h の以下のビットを設定します。 - ビット [6, 13] = 10 // 1000 Mbps を選択する - ビット [12] = 0 // オートネゴシエーションを無効にする - ビット [8] = 1 // 全二重モードを選択する

もしくは、オートネゴシエーションを使って、リンクパートナーと 1000BASE-T 全二重モードでリンクアップします。

2. レジスタ 11h の以下のビットを設定します。 - ビット [8] = 1 // リモートループバックモードを有効にする

3.15 LinkMD® ケーブル診断

LinkMD 機能は、Time Domain Reflectometry (TDR) を使って、ケーブルの一般的な問題 ( 断線、短絡、インピーダンス不整合等 ) を解析します。

LinkMD は、選択した差動ペアへ向けて振幅と期間が既知のパルスを送信し、反射信号の極性と形状を解析する事で、異常のタイプを特定します ( 正極性 / 非反転振幅反射の場合は断線、負極性 / 反転振幅反射の場合は短絡 )。反射信号が戻るまでの時間は、異常箇所までの大まかな距離を示します。LinkMD 機能はこの TDR 情報を処理し、ケーブルの距離に換算可能な数値として出力します

LinkMD は、レジスタ 12h (LinkMD ケーブル診断レジスタ ) とレジスタ 1Ch (Auto MDI/MDI-X レジスタ ) にアクセスする事により、開始します。レジスタ 1Ch は、LinkMD テストの実行前に Auto MDI/MDI-X 機能を無効にするために必要です。加えて、LinkMD テストの前後でソフトウェアリセット ( レジスタ 0h/ ビット [15] = 1) を実行する必要があります。リセットは、テストの前後で KSZ9031MNX を確実に通常の動作ステートにするために役立ちます。

3.16 NAND ツリーのサポート

KSZ9031MNX は、チップ I/O と基板の間の異常検出用にパラメトリック NAND ツリーをサポートします。NAND ツリーモードは、MODE[3:0] ストラップインピンを「0100」に設定する事により、電源投入 / リセット時に有効になります。表 3-8 に、NAND ツリーピンの定義を示します。

表 3-8: KSZ9031MNXの NANDツリーテストピンの定義

Pin DescriptionLED2 Input

LED1/PME_N1 InputTXD0 InputTXD1 InputTXD2 InputTXD3 Input

RJ-45

RJ-45

CAT-5(UTP)

KSZ9031MNX

1000BASE-TLINK PARTNER

AFE(ANALOG)

PCS(DIGITAL)

GMII /MII


KSZ9031MNX

3.17 電源管理

KSZ9031MNX は、エネルギ消費量を削減するための各種電源管理モードを備えています。以下では、それらの各モードについて説明します。

3.17.1 Energy Detect パワーダウンモード

Energy Detect パワーダウン (EDPD) モードは、ケーブル未接続時のトランシーバの消費電力をさらに削減するために使います。このモードは、MMD アドレス 1Ch/ レジスタ 23h/ ビット [0] に 1 を書き込む事によって有効になり、オートネゴシエーションモードが有効かつケーブルが未接続 ( リンクなし ) の時に機能します。

EDPD モードでは、KSZ9031MNX はトランスミッタおよび Energy Detect 回路を除く全てのトランシーバブロックをシャットダウンします。リンクパートナーの存在をチェックするためのリンクパルスの送信間隔を長くする事で、消費電力をさらに削減できます。KSZ9031MNX とそのリンクパートナーが同じ低消費電力状態で動作し Auto MDI/MDI-X が無効である場合、互いにケーブルで接続された時に両方が復帰できるようにするため、リンクパルスを周期的に送信する必要があります。既定値により、EDPD モードは電源投入後に無効です。

3.17.2 ソフトウェアパワーダウンモード

このモードは、KSZ9031MNX デバイスが電源投入後に使われていない時に、KSZ9031MNX デバイスの電源を遮断するために使います。ソフトウェアパワーダウン (SPD) モードは、レジスタ 0h/ ビット [11] に 1 を書き込むと有効になります。SPD ステート中は、KSZ9031MNX は MIIM インターフェイスを除く全ての内部機能を無効にします。レジスタ 0h/ ビット [11] に 0 を書き込むと、KSZ9031MNX は PSD ステートを終了します。

3.17.3 チップパワーダウンモード

このモードを使うと、非動作時の KSZ9031MNX をも消費電力の低い状態にできます。チップパワーダウン (CPD)モードは、MODE[3:0] ストラップインピンを「0111」に設定する事で、電源投入 / リセット後に有効になります。MODE[3:0] ストラップインピンを CPD 以外の動作モードに設定してハードウェアリセットを RESET_N ピン ( ピン56) に適用すると、KSZ9031MNX は CPD モードを終了します。

3.18 Energy Efficient EthernetKSZ9031MNX は、IEEE 規格 802.3az に準拠して Energy Efficient Ethernet (EEE) を実装します。この規格は、EEEに関連する特別な信号伝送をサポートするホスト側の EEE 準拠 MAC とライン側の EEE 準拠リンクパートナーに関して定義されています。EEE は、トラフィックアクティビティのない時に、リンクアップステータスを維持しながら、可能な限り頻繁に Ethernet ケーブル上の AC 信号を概ね 0 V ピークツーピークに保つ事で、消費電力を抑えます。これは低消費電力アイドル (LPI) モード ( またはステータス ) と呼びます。 LPI モード中、Ethernet ケーブルの物理的なリンクは、トラフィックを受信すると自動的に応答して即座に通常の PHY動作を再開します。これにより、LPI モードは終了し、通常の 100/1000 Mbps 動作モードへ戻ります。復帰時間は、1000BASE-T の場合に 16 μs 未満、100BASE-TX の場合に 30 μs 未満です。

LPI ステートは送信パスと受信パスで別々に制御され、以下に対してアクティブ ( 有効 ) になる事ができます。

• 送信ケーブルパスのみ

TX_ER InputGTX_CLK Input

TX_EN InputRX_DV InputRX_ER InputRX_CLK Input

CRS InputCOL Input

INT_/PME_N2 InputMDC InputMDIO Input

CLK125_NDO Output

表 3-8: KSZ9031MNXの NANDツリーテストピンの定義 (続き )Pin Description


KSZ9031MNX
• 受信ケーブルパスのみ • 送受信両方のケーブルパス
既定値設定により、KSZ9031MNX の EEE 機能は電源投入時に無効です。EEE 機能は、MMD アドレス 7h/ レジスタ3Ch で以下の EEE アドバタイズメントビットをセットした後にオートネゴシエーションを再開する ( レジスタ 0h/ビット [9] に「1」を書き込む ) 事によって有効になります。 • Bit [2] = 1 // 1000 Mbps EEE モードを有効にする

• Bit [1] = 1 // 100 Mbps EEE モードを有効にする

標準 ( 非 EEE) の 10BASE-T モードの場合、AC 信号を送信しない長期間のノーマルリンクパルス (NLP) を使って、トラフィックアクティビティがない時のアイドル期間中にリンクを維持します。さらに節電するため、KSZ9031MNXは 10BASE-Te モードを有効にするためのオプションを提供します。10BASE-Te モードは、送信信号の振幅を 2.5 Vから 1.75 V へ低減する事によって消費電力をさらに削減します。10BASE-Te モードを有効にするには、MMD アドレス 1Ch/ レジスタ 4h/ ビット [10] に「1」を書き込みます。 LPI モード中は、リフレッシュ送信を使ってリンクを維持します ( 節電動作は静止期間中に発生します )。約 20 ～ 22 ms周期で 200 ～ 220 μs のリフレッシュ送信をリンクパートナーへ送信します。リフレッシュ送信と静止期間を図 3-8 に示します。

図 3-8: LPIモード (リフレッシュ送信と静止期間 )

3.18.1 送信方向制御 (MAC から PHY へ )KSZ9031MNX は、接続している EEE 準拠 MAC が TX_EN をディアサートし、TX_ER をアサートし、TXD[7:0] を

「0000_0001」(GMII (1000 Mbps) 向け ) または TXD[3:0] を「0001」(MII (100 Mbps) 向け ) に設定した時に、送信方向の LPI モードに移行します。MAC がこれらの信号の状態を維持している間、KSZ9031MNX は送信 LPI ステートのままです。MAC が TX_EN、TX_ER、TX データ信号のいずれかを、それらの LPI ステート値から変更した時点で、KSZ9031MNX は LPI 送信ステートを終了します。

さらに節電するため、MAC は、LPI ステート向け GMII 信号が 9 GTX_CLK クロック以上の間アサートされた後に、GTX_CLK クロックを停止できます。

図 3-9 に、GMII 送信における LPI 遷移を示します。

図 3-9: LPI遷移 - GMII (1000 MBPS)送信

MII (100 Mbps) の場合、TX_CLK はサポートされません。なぜなら、TX_CLK は PHY から供給され、MII 送信用にMAC によって使われるからです。

図 3-10 に、MII 送信における LPI 遷移を示します。

ACTIVE

DAT

A/

IDLE

SLE

EP

RE

FRE

SH

QUIET QUIET QUIETRE

FRE

SH

WA

KE

IDLE

DAT

A/

IDLE

LOW-POWER ACTIVE

TS TQ TR TW_PHY

TW_SYSTEM

9 CLOCKS MINIMUM

GTX_CLK

TX_EN

TXD[7:0]

TX_ER

0x01

ENTER LOW-POWERIDLE MODE

WAKE TIME

EXIT LOW-POWER IDLEMODE


KSZ9031MNX
図 3-10: LPI遷移 - GMII (100 MBPS)送信
3.18.2 受信方向制御 (PHY から MAC へ )KSZ9031MNX は、EEE に準拠するリンクパートナーから /P/ コードビットパターン ( スリープ / リフレッシュ ) を受信した時に、受信方向の LPI モードに移行します。そして RX_DV をディアサートし、RX_ER をアサートし、RXD[7:0]を「0000_0001」(GMII (1000 Mbps) 向け ) または RXD[3:0] を「0001」(MII (100 Mbps) 向け ) に駆動します。KSZ9031MNX は、リンクパートナーからリフレッシュを受信し続けている間は受信 LPI ステートのままです。従って、GMII/MII 受信信号を LPI 出力ステートに駆動し続ける事で、自分が受信 LPI ステート中である事を接続先の EEE準拠 MAC へ知らせます。KSZ9031MNX は、非 /P/ コードビットパターン ( 非リフレッシュ ) を受信した時点で受信LPI ステートを終了し、RX_DV/RX_ER/RX データ信号を通常フレームまたは通常アイドル向けに設定します。

GMII (1000 Mbps) の場合、さらに節電するため、KSZ9031MNX は LPI ステート中に 9 RX_CLK クロックサイクル以上が発生した後に、MAC への RX_CLK クロック出力を停止します。

図 3-11 に、GMII 受信における LPI 遷移を示します。

図 3-11: LPI遷移 - GMII (1000 MBPS)受信

MII (100 Mbps) の場合も同様に、さらに節電するため、KSZ9031MNX は LPI ステート中に 9 RX_CLK クロックサイクル以上が発生した後に、MAC への RX_CLK クロック出力を停止します。

図 3-12 に、MII 受信における LPI 遷移を示します。

図 3-12: LPI遷移 - MII (100 MBPS)受信

0001

WAKE TIME

ENTER LOWPOWER STATE

EXIT LOWPOWER STATE

TX_CLK

TX_EN

TXD<3:0>

TX_ER

x x x x

AT LEAST 9 CLOCK CYCLES

0x01

WAKE TIME

RX_CLK

RX_DV

RXD<7:0>

RX_ER ENTER LOW-POWER IDLEMODE

EXIT LOW-POWER IDLEMODE

XX XX XX XX XX XX XX0001

≥9 CYCLES

RX_CLK

RX_DV

RXD<3:0>

RX_ER


KSZ9031MNX
3.18.3 EEE 関連のレジスタ
EEE の設定と管理のために、以下の MMD レジスタが提供されます。 • MMD アドレス 3h、レジスタ 0h — PCS EEE – 制御レジスタ

• MMD アドレス 3h、レジスタ 1h — PCS EEE – ステータスレジスタ

• MMD アドレス 7h、レジスタ 3Ch — EEE アドバタイズメントレジスタ

• MMD アドレス 7h、レジスタ 3Dh — EEE リンクパートナーアドバタイズメントレジスタ

3.19 Wake-On-LANWake-On-LAN (WOL) は、通常、スタンバイ電源モード中のホストシステム ( 例 : PC 等の Ethernet エンドデバイス )を復帰させるための MAC ベース機能です。リモートリンクパートナーが送信する特別なパケット ( 一般的に「マジックパケット」と呼ぶ ) を受信および検出する事によって、復帰がトリガされます。KSZ9031MNX は、対応する MACデバイスの MAC アドレスがマジックパケット検出用として KSZ9031MNX PHY レジスタに書き込まれている場合、WOL と同じ機能を実行できます。KSZ9031MNX は、マジックパケットを検出した時に電源管理イベント (PME) 出力ピンを LOW に駆動する事によってホストを復帰させます。

既定値では WOL 機能は無効です。この機能を有効にするには、イネーブルビットをセットし、関連するレジスタを特定の PME 復帰検出方式向けに設定する必要があります。

KSZ9031MNX は、PME 復帰をトリガするために以下の 3 種類の方式を提供します。

• マジックパケット検出法

• カスタムパケット検出法

• リンクステータス変化検出法

3.19.1 マジックパケット検出法

マジックパケットのフレームフォーマットは 6 バイトの 0xFFh で始まり、その後に、対応する MAC デバイス ( ローカル MAC デバイス ) の MAC アドレスが 16 回繰り返されます。

リンクパートナーからのマジックパケットを検出すると、KSZ9031MNX は PME 出力ピンを LOW にアサートします。

マジックパケットの検出用に以下の MMD アドレス 2h レジスタを使います。

• マジックパケット検出は、MMD アドレス 2h/ レジスタ 10h/ ビット [6] に「1」を書き込む事により有効にします。

• ローカル MAC デバイスの MAC アドレスは、MMD アドレス 2h/ レジスタ 11h ～ 13h に書き込んで保存します。

KSZ9031MNXはマジックパケットを生成しません。マジックパケットは、外部システムから提供する必要があります。

3.19.2 カスタムパケット検出法

カスタムパケットは、パケットの先頭の 64 バイトの中のどのバイト ( 複数可 ) を CRC 計算に使うのか選択するために、対応するレジスタ / ビットマスクを使います。KSZ9031MNX は、リンクパートナーからパケットを受信した後に、受信パケットの中の選択されたバイトを使ってCRCを計算します。計算されたCRCは、あらかじめKSZ9031MNXPHY レジスタに書き込まれた期待する CRC 値と比較されます。これらの CRC 値が一致した場合、KSZ9031MNX はPME 出力ピンを LOW にアサートします。

4 種類の復帰方式をサポートするため、4 種類のカスタムパケットが提供されます。各カスタムパケットの設定と有効化には専用のレジスタセットを使います。

カスタムパケット検出用に以下の MMD レジスタが提供されます。

• 4 種類ある各カスタムパケットは、MMD アドレス 2h/ レジスタ 10h を使って有効にします。 - Bit [2] // タイプ 0 のカスタムパケット用

- Bit [3] // タイプ 1 のカスタムパケット用



• 32 ビットの期待する CRC 値は以下に書き込んで保存します。

- MMD アドレス 2h/ レジスタ 14h ～ 15h // タイプ 0 のカスタムパケット用



- MMD アドレス 3h/ レジスタ 1Ah ～ 1Bh // タイプ 3 のカスタムパケット用

• 先頭の 64 バイト中のどのバイトを CRC 計算に使うのか指定するマスクは、以下により設定します。

- MMD アドレス 2h/ レジスタ 1Ch ～ 1Fh // タイプ 0 のカスタムパケット用


KSZ9031MNX

- MMD アドレス 2h/ レジスタ 28h ～ 2Bh // タイプ 3 のカスタムパケット用

3.19.3 リンクステータス変化検出法

リンクステータス検出を有効にすると、KSZ9031MNX はリンクステータスが変化するたびに PME 出力ピンを LOWにアサートします。これには、以下の MMD アドレス 2h レジスタビットの設定 ( 有効 (1)/ 無効 (0)) を使います。 • MMD アドレス 2h/ レジスタ 10h/ ビット [0] // リンクアップの検出

• MMD アドレス 2h/ レジスタ 10h/ ビット [1] // リンクダウンの検出

PME 出力信号は、LED1/PME_N1 ( ピン 19) または INT_N/PME_N2 ( ピン 53) で出力できます (MMD アドレス 2h/ レジスタ 2h/ ビット [8] および [10] を使って選択 / 有効化 )。加えて、MMD アドレス 2h/ レジスタ 10h/ ビット [15:14] でピン 19 および 53 の出力機能を定義します。

PME 出力はアクティブ LOW であり、VDDIO 電源への 1 kΩ プルアップ抵抗が必要です。アサートされた場合、PME出力は有効となった PME トリガソース ( マジックパケット、カスタムパケット、リンクステータスの変化 ) が無効となった場合にクリアされます。

3.20 消費電流 / 電力の代表値

表 3-9、表 3-10、表 3-11、表 3-12 に各種の公称動作電圧条件におけるコア (DVDDL、AVDDL、AVDDL_PLL)、トランシーバ(AVDDH)、デジタルI/O (DVDDH)電源ピンおよびKSZ9031MNXデバイス全体の消費電流(代表値)を示します。

表 3-9: 消費電流 /電力の代表値トランシーバ (3.3 V)、デジタル I/O (3.3 V)

条件コア = 1.2 V

(DVDDL、AVDDL、AVDDL_PLL)

トランシーバ = 3.3 V(AVDDH)

デジタル I/O = 3.3 V(DVDDH)

デバイス総消費電力

1000BASE-T、リンクアップ (トラフィックなし )

211 mA 66.6 mA 26.0 mA 560 mW

1000BASE-T、全二重、トラフィック100% 221 mA 65.6 mA 53.8 mA 660 mW

100BASE-TX、リンクアップ (トラフィックなし )

60.6 mA 28.7 mA 13.3 mA 211 mW

100BASE-TX、全二重、トラフィック100% 61.2 mA 28.7 mA 18.0 mA 228 mW


7.0 mA 17.0 mA 5.7 mA 83 mW

10BASE-T、全二重、トラフィック100% 7.7 mA 29.3 mA 11.1 mA 143 mW

EEEモード - 1000 Mbps 41.6 mA 5.5 mA 3.7 mA 80 mW

EEEモード - 100 Mbps (LPI中のTX/RX) 25.3 mA 5.2 mA 7.0 mA 71 mW

ソフトウェアパワーダウンモード (レジスタ0h.11 = 1)

0.9 mA 4.1 mA 7.1 mA 38 mW

表 3-10: 消費電流 /電力の代表値トランシーバ (3.3 V)、デジタル I/O (1.8 V)






1000BASE-T、リンクアップ(トラフィックなし )

211 mA 66.6 mA 14.2 mA 498 mW



60.6 mA 28.7 mA 7.3 mA 181 mW


KSZ9031MNX

Note 1: 2.5 V の AVDDH は、商用温度レンジ (0 ～ +70 ) での動作にのみ推奨します。



7.0 mA 17.0 mA 3.1 mA 70 mW





0.9 mA 4.1 mA 3.7 mA 21 mW

表 3-11: 消費電流 /電力の代表値トランシーバ (2.5 V: Note 1)、デジタル I/O (2.5 V)







211 mA 58.6 mA 19.3 mA 448 mW


100BASE-TX、リンクアップ(トラフィックなし )

60.6 mA 24.8 mA 10.0 mA 160 mW

100BASE-TX、全二重、トラフィック100%

61.2 mA 24.8 mA 13.7 mA 170 mW


7.0 mA 12.5 mA 4.3 mA 50 mW





0.9 mA 3.0 mA 5.3 mA 22 mW

表 3-12: 消費電流 /電力の代表値トランシーバ (2.5 V: Note 1)、デジタル I/O (1.8 V)







211 mA 58.6 mA 14.2 mA 425 mW



60.6 mA 24.8 mA 7.3 mA 148 mW


表 3-10: 消費電流 /電力の代表値トランシーバ (3.3 V)、デジタル I/O (1.8 V) (続き )







KSZ9031MNX

Note 1: 2.5 V の AVDDH は、商用温度レンジ (0 ～ +70 ) での動作にのみ推奨します。


7.0 mA 12.5 mA 3.1 mA 45 mW





0.9 mA 3.0 mA 3.7 mA 15 mW

表 3-12: 消費電流 /電力の代表値トランシーバ (2.5 V: Note 1)、デジタル I/O (1.8 V) (続き )







KSZ9031MNX

4.0 レジスタの説明

以下では、各種の制御およびステータスレジスタ (CSR) について説明します。

4.1 レジスタマップ

KSZ9031MNX 内のレジスタ空間は、明確に分かれた以下の 2 つの領域で構成されます。

• 標準レジスタ // 直接レジスタアクセス

• MMD (MDIO Manageable Device) レジスタ // 間接レジスタアクセス

KSZ9031MNX は以下の標準レジスタをサポートします。

KSZ9031MNX は、間接 MMD レジスタを構成する以下の MMD デバイスアドレスとそれらに対応するレジスタアドレスをサポートします。これらを表 4-2 に示します。

表 4-1: KSZ9031MNXがサポートする標準レジスタ

Register Number (hex) DescriptionIEEE-Defined Registers

0h Basic Control1h Basic Status2h PHY Identifier 13h PHY Identifier 24h Auto-Negotiation Advertisement5h Auto-Negotiation Link Partner Ability6h Auto-Negotiation Expansion7h Auto-Negotiation Next Page8h Auto-Negotiation Link Partner Next Page Ability9h 1000BASE-T ControlAh 1000BASE-T Status

Bh - Ch ReservedDh MMD Access – ControlEh MMD Access – Register/DataFh Extended Status

Vendor-Specific Registers10h Reserved11h Remote Loopback12h LinkMD Cable Diagnostic13h Digital PMA/PCS Status14h Reserved15h RXER Counter

16h - 1Ah Reserved1Bh Interrupt Control/Status1Ch Auto MDI/MDI-X

1Dh - 1Eh Reserved1Fh PHY Control


KSZ9031MNX

表 4-2: KSZ9031MNXがサポートする MMDレジスタ

Device Address (hex) Register Address (hex) Description

0h3h AN FLP Burst Transmit – LO4h AN FLP Burst Transmit – HI

1h 5Ah 1000BASE-T Link-Up Time Control

2h

0h Common Control

1h Strap Status

2h Operation Mode Strap Override

3h Operation Mode Strap Status

4h GMII Control Signal Pad Skew

8h GMII Clock Pad Skew

10h Wake-On-LAN – Control

11h Wake-On-LAN – Magic Packet, MAC-DA-0



14h Wake-On-LAN – Customized Packet, Type 0, Expected CRC 0






1Ah Wake-On-LAN – Customized Packet, Type 3, Expected CRC 0

1Bh Wake-On-LAN – Customized Packet, Type 3, Expected CRC 1

1Ch Wake-On-LAN – Customized Packet, Type 0, Mask 0

1Dh Wake-On-LAN – Customized Packet, Type 0, Mask 1

1Eh Wake-On-LAN – Customized Packet, Type 0, Mask 2

1Fh Wake-On-LAN – Customized Packet, Type 0, Mask 3

20h Wake-On-LAN – Customized Packet, Type 1, Mask 0





KSZ9031MNX

4.2 標準レジスタ

標準レジスタは、IEEE 802.332 仕様書の Clause 22 の定義に従って、レジスタアドレス空間への直接読み書きアクセスを提供します。このアドレス空間内では、初の 16 個のレジスタ ( レジスタ 0h ～ Fh) は IEEE 仕様に従って定義され、残りの 16 個のレジスタ ( レジスタ 10h ～ 1Fh) は PHY ベンダーによって独自に定義されます。

2h







2Ah Wake-On-LAN – Customized Packet, Type 3, Mask 2

2Bh Wake-On-LAN – Customized Packet, Type 3, Mask 3

3h0h PCS EEE – Control1h PCS EEE – Status

7h3Ch EEE Advertisement3Dh EEE Link Partner Advertisement

1Ch4h Analog Control 423h EDPD Control

表 4-3: IEEE定義レジスタの説明

アドレス名称概要モード

(Note 4-1) 既定値

レジスタ 0h - 基本制御

0.15 Reset1 = ソフトウェア PHY リセット0 = 通常動作このビットは、「1」が書き込まれた後に自動的にクリアされます。

RW/SC 0

0.14 Loopback 1 = ループバックモード0 = 通常動作

RW 0

0.13 Speed Select (LSB)

[0.6, 0.13][1,1] = 予約済み[1,0] = 1000 Mbps[0,1] = 100 Mbps[0,0] = 10 Mbpsオートネゴシエーションが有効 ( レジスタ 0.12 = 1)な場合、このビットは無視されます。

RW 0

0.12Auto-Negotiation Enable

1 = オートネゴシエーション処理を有効にする0 = オートネゴシエーション処理を無効にする有効にした場合、オートネゴシエーションの結果はレジスタ 0.13、0.8、0.6 内の設定を上書きします。無効にした場合、Auto MIDI-X も自動的に無効になります。MDI/MDI-X の設定にはレジスタ 1Ch を使います。

RW 1

表 4-2: KSZ9031MNXがサポートする MMDレジスタ (続き )Device Address (hex) Register Address (hex) Description


KSZ9031MNX

0.11 Power-Down

1 = パワーダウンモード0 = 通常動作このビットを「1」にセットすると、PHY レジスタ内でリンクダウンステータスが更新されなくなる場合があります。ソフトウェアは、PHY レジスタのリンクステータスに頼らずに、リンクのダウンを検出する必要があります。このビットが「1」から「0」に変更されると、内部グローバルリセットが自動的に生成されます。PHY レジスタへ読み書きアクセスする前に、1 ms以上待機する必要があります。

RW 0

0.10 Isolate 1 = PHY を GMII/MII から電気的に絶縁する0 = 通常動作

RW 0

0.9 Restart Auto-Negotiation

1 = オートネゴシエーション処理を再開する0 = 通常動作このビットは、「1」が書き込まれた後に自動的にクリアされます。

RW/SC 0

0.8 Duplex Mode 1 = 全二重0 = 半二重

RW 1

0.7 Collision Test 1 = COL テストを有効にする0 = COL テストを無効にする

RW 0

0.6 Speed Select (MSB)

[0.6, 0.13][1,1] = 予約済み[1,0] = 1000 Mbps[0,1] = 100 Mbps[0,0] = 10 Mbpsオートネゴシエーションが有効 ( レジスタ 0.12 = 1) な場合、このビットは無視されます。

RW

MODE[3:0] ストラップピンにより設定されます。詳細はストラップオプション (KSZ9031MNX) を参照してください。

0.5:0 Reserved 予約済み RO 00_0000レジスタ 1h - 基本ステータス

1.15 100BASE-T4 1 = T4 に対応0 = T4 に非対応

RO 0

1.14 100BASE-TX Full-Duplex

1 = 100 Mbps/ 全二重に対応0 = 100 Mbps/ 全二重に非対応

RO 1

1.13 100BASE-TX Half-Duplex

1 = 100 Mbps/ 半二重に対応0 = 100 Mbps/ 半二重に非対応

RO 1

1.12 10BASE-T Full-Duplex


RO 1

1.11 10BASE-T Half-Duplex


RO 1

1.10:9 Reserved 予約済み RO 00

1.8 Extended Status

1 = レジスタ Ah に拡張ステータス情報を格納する0 = レジスタ Ah に拡張ステータス情報を格納しない

RO 1

1.7 Reserved 予約済み RO 0

1.6 No Preamble 1 = プリアンブルを抑制する0 = 通常のプリアンブル

RO 1

1.5Auto-Negotiation Complete

1 = オートネゴシエーション処理は完了した0 = オートネゴシエーション処理は未完了

RO 0

1.4 Remote Fault 1 = リモート異常が発生した0 = リモート異常は発生していない

RO/LH 0

表 4-3: IEEE定義レジスタの説明 (続き )




KSZ9031MNX

1.3Auto-Negotiation Ability

1 = オートネゴシエーションは実行可能0 = オートネゴシエーションは実行不可能

RO 1

1.2 Link Status 1 = リンクアップ0 = リンクダウン

RO/LL 0

1.1 Jabber Detect

1 = ジャバーを検出した0 = ジャバーは検出していない ( 既定値は LOW)

RO/LH 0

1.0 Extended Capability 1 = 拡張機能レジスタをサポートする RO 1

レジスタ 2h - PHY ID1

2.15:0 PHY ID Number

OUI (Organizationally Unique Identifie) の第 3 ～18 ビットに割り当てられます。KENDIN 通信のOUI は 0010A1h です。

RO 0022h

レジスタ 3h - PHY ID2

3.15:10 PHY ID Number

OUI (Organizationally Unique Identifie) の第 19 ～24 ビットに割り当てられます。KENDIN 通信のOUI は 0010A1h です。

RO 0001_01

3.9:4 Model Number 製造者による 6 ビットのモデル番号 RO 10_0010

3.3:0 Revision Number 製造者による 4 ビットのリビジョン番号 RO

シリコンリビジョンの識別用

レジスタ 4h - オートネゴシエーションアドバタイズメント

4.15 Next Page 1 = Next Page に対応0 = Next Page に非対応

RW 0


4.13 Remote Fault 1 = リモート異常をサポートする0 = リモート異常は発生していない

RW 0


4.11:10 Pause

[4.11, 4.10][0,0] = ポーズなし[1,0] = 非対称ポーズ ( リンクパートナー )[0,1] = 対称ポーズ[1,1] = 対称および非対称ポーズ ( ローカルデバイス )

RW 00

4.9 100BASE-T4 1 = T4 に対応0 = T4 に非対応

RO 0



RW 1



RW 1



RW 1



RW 1

4.4:0 Selector Field [00001] = IEEE 802.3 RW 0_0001

レジスタ 5h - オートネゴシエーションリンクパートナー能力

5.15 Next Page 1 = Next Page に対応0 = Next Page に非対応

RO 0





KSZ9031MNX

5.14 Acknowledge1 = パートナーからリンクコードワードを受信した0 = パートナーからリンクコードワードをまだ受信していない

RO 0

5.13 Remote Fault 1 = リモート異常を検出した0 = リモート異常は発生していない

RO 0


5.11:10 Pause

[5.11, 5.10][0,0] = ポーズなし[1,0] = 非対称ポーズ ( リンクパートナー )[0,1] = 対称ポーズ[1,1] = 対称および非対称ポーズ ( ローカルデバイス )

RW 00

5.9 100BASE-T4 1 = T4 に対応0 = T4 に非対応

RO 0



RO 0



RO 0



RO 0



RO 0

5.4:0 Selector Field [00001] = IEEE 802.3 RO 0_0000

レジスタ 6h - オートネゴシエーション拡張

6.15:5 Reserved 予約済み RO 0000_0000_000

6.4Parallel Detection Fault

1 = 並列検出によって異常を検出した0 = 並列検出によって異常は検出していない

RO/LH 0

6.3Link Partner Next Page Able

1 = リンクパートナーは Next Page に対応0 = リンクパートナーは Next Page に非対応

RO 0

6.2 Next Page Able

1 = ローカルデバイスは Next Page に対応0 = ローカルデバイスは Next Page に非対応

RO 1

6.1 Page Received

1 = 新しいページを受信した0 = 新しいページは受信していない

RO/LH 0

6.0

Link Partner Auto-Negotiation Able

1 = リンクパートナーはオートネゴシエーションに対応0 = リンクパートナーはオートネゴシエーションに非対応

RO 0

レジスタ 7h - オートネゴシエーション Next Page

7.15 Next Page 1 = 後に追加のページが続く0 = これが後のページ

RW 0


7.13 Message Page

1 = メッセージページ0 = 未フォーマットのページ

RW 1

7.12 Acknowledge2

1 = メッセージに従う0 = メッセージに従わない

RW 0





KSZ9031MNX

7.11 Toggle1 = 送信されたリンクコードワードの直前の値は論理 1 0 = 送信されたリンクコードワードの直前の値は論理 0

RO 0

7.10:0 Message Field

2048 個のメッセージをコード化する 11 ビット幅のフィールド

RW 000_0000_0001

レジスタ 8h - リンクパートナー Next Page 対応

8.15 Next Page 1 = 後に追加のページが続く0 = これが後のページ

RO 0

8.14 Acknowledge 1 = リンクワードの受信に成功した0 = リンクワードの受信に失敗した

RO 0

8.13 Message Page

1 = メッセージページ0 = 未フォーマットのページ

RO 0

8.12 Acknowledge2

1 = 情報に従う0 = 情報に従う事はできない

RO 0

8.11 Toggle1 = 送信されたリンクコードワードの直前の値は論理 00 = 送信されたリンクコードワードの直前の値は論理 1

RO 0

8.10:0 Message Field — RO 000_0000_0000

レジスタ 9h - 1000BASE-T 制御

9.15:13 Test Mode Bits

トランスミッタのテストモード動作[9.15:13] モード[000] 通常動作[001] テストモード 1 - 送信波形テスト[010] テストモード 2 - マスタモードでの送信ジッタテスト[011] テストモード 3 - スレーブモードでの送信ジッタテスト[100] テストモード 4 - 送信歪みテスト[101] 予約済み、動作は未定義[110] 予約済み、動作は未定義[111] 予約済み、動作は未定義1000BASE-T テストモードを有効にする手順 1) レジスタ 0h を 0x0140 に設定する事で、オートネゴシエーションを無効にして 1000 Mbps を選択します。2) レジスタ 9h/ ビット [15:13] を 001、010、011、100 のいずれかに設定する事で、1000BASE-T テストモードの 1 つを選択します。上記を設定した後に、選択したテストモードのテスト波形が、4 つの差動ペアのそれぞれに送信されます。リンクパートナーは不要です。

RW 000

9.12

Master-Slave Manual Configuration Enable

1 = マスタ / スレーブ手動設定値を有効にする0 = マスタ / スレーブ手動設定値を無効にする

RW 0

9.11

Master-Slave Manual Configuration Value

1 = マスタ / スレーブネゴシエーション中に PHY をマスタとして設定する0 = マスタ / スレーブネゴシエーション中に PHY をスレーブとして設定するマスタ / スレーブ手動設定が無効 ( レジスタ 9.12 = 0) の場合、このビットは無視されます。

RW 0





KSZ9031MNX

9.10 Port Type

1 = マルチポートデバイス ( マスタ ) として動作する事を示す0 = シングルポートデバイス ( スレーブ ) として動作する事を示すこのビットは、マスタ / スレーブ手動設定が無効( レジスタ 9.12 = 0) の場合にのみ有効です。

RW 0


1 = PHY は 1000BASE-T 全二重に対応する事を自己宣言する0 = PHY は 1000BASE-T 全二重に非対応である事を自己宣言する

RW 1


1 = PHY は 1000BASE-T 半二重に対応する事を自己宣言する0 = PHY は 1000BASE-T 半二重に非対応である事を自己宣言する

RW

MODE[3:0] ストラップピンにより設定されます。詳細はストラップオプション (KSZ9031MNX) を参照してください。

9.7:0 Reserved 「0」として書き込み ( 読み出しは無視される ) ROレジスタ Ah - 1000BASE-T ステータス

A.15Master-Slave Configuration Fault

1 = マスタ / スレーブ設定異常を検出した0 = マスタ / スレーブ設定異常は検出していない

RO/LH/SC 0

A.14Master-Slave Configuration Resolution

1 = ローカル PHY 設定はマスタへと判定された0 = ローカル PHY 設定はスレーブへと判定された

RO 0

A.13Local Receiver Status

1 = ローカルレシーバは OK (loc_rcvr_status = 1)0 = ローカルレシーバは NG (loc_rcvr_status = 0)

RO 0

A.12Remote Receiver Status

1 = リモートレシーバは OK (loc_rcvr_status = 1)0 = リモートレシーバは NG (loc_rcvr_status = 0)

RO 0

A.11

Link Partner 1000BASE-T Full-Duplex Capability

1 = リンクパートナーは 1000BASE-T 全二重に対応0 = リンクパートナーは 1000BASE-T 全二重に非対応

RO 0

A.10

Link Partner 1000BASE-T Half-Duplex Capability

1 = リンクパートナーは 1000BASE-T 半二重に対応0 = リンクパートナーは 1000BASE-T 半二重に非対応

RO 0

A.9:8 Reserved 予約済み RO 00

A.7:0 Idle Error Count

レシーバがアイドルと PMA_TXMODE.indicate = SEND_N を受信している時に検出したエラーの累積数です。カウンタは、rxerror_status = ERROR のシンボル周期ごとにインクリメントします。

RO/SC 0000_0000





KSZ9031MNX

Note 4-1 RW = 読み書き可能、RO = 読み出し専用、SC = 自己クリア、LH = ラッチ HIGH、LL = ラッチ LOW

レジスタ Dh - MMD アクセス - 制御

D.15:14MMD – Operation Mode

選択された MMD デバイスアドレス ( このレジスタのビット [4:0]) に対し、これらの 2 ビットは以下のレジスタまたはデータ動作の 1 つを選択します。これにより、「MMD アクセス - レジスタ /データ」( レジスタ Eh) の使い方が決まります。00 = レジスタ 01 = データ、ポストインクリメントしない10 = データ、読み書き時にポストインクリメントする11 = データ、書き込み時にのみポストインクリメントする

RW 00

D.13:5 Reserved 予約済み RW 00_0000_000

D.4:0MMD – Deviceアドレス

これらの 5 ビットは MMD デバイスアドレスを設定します。

RW 0_0000

レジスタ Eh - MMD アクセス - レジスタ / データ

E.15:0MMD – Register/Data

選択された MMD デバイスアドレス ( レジスタ Dh/ビット [4:0]) に対し、レジスタ Dh/ ビット [15:14] = 00 の場合、このレジスタは MMD デバイスアドレスに対する読み書きレジスタアドレスを格納します。これ以外の場合、このレジスタは MMD デバイスアドレスに対する読み書きデータ値と、その選択されたレジスタアドレスを格納します。データ動作に対するこのレジスタのポストインクリメント読み書きに関しては、レジスタ Dh/ ビット [15:14] も参照してください。

RW 0000_0000_0000_0000

レジスタ Fh - 拡張ステータス

F.15 1000BASE-X Full-Duplex

1 = PHY は 1000BASE-X 全二重を実行可能0 = PHY は 1000BASE-X 全二重を実行不可能

RO 0

F.14 1000BASE-X Half-Duplex

1 = PHY は 1000BASE-X 半二重を実行可能0 = PHY は 1000BASE-X 半二重を実行不可能

RO 0

F.13 1000BASE-T Full-Duplex

1 = PHY は 1000BASE-T 全二重を実行可能0 = PHY は 1000BASE-T 全二重を実行不可能

RO 1

F.12 1000BASE-T Half-Duplex

1 = PHY は 1000BASE-T 半二重を実行可能0 = PHY は 1000BASE-T 半二重を実行不可能

RO 1

F.11:0 Reserved 読み出しは無視される RO —

表 4-4: ベンダー固有レジスタの説明



レジスタ 11h - リモートループバック

11.15:9 Reserved 予約済み RW 0000_000

11.8 Remote Loopback

1 = リモートループバックを有効にする0 = リモートループバックを無効にする

RW 0

11.7:1 Reserved 予約済み RW 1111_01011.0 Reserved 予約済み RO 0





KSZ9031MNX

レジスタ 12h - LinkMD - ケーブル診断

12.15Cable Diagnostic Test Enable

書き込み値 : 1 = ケーブル診断テストを有効にするこのビットはテスト完了後に自動的にクリアされます。0 = ケーブル診断テストを無効にする読み値 : 1 = ケーブル診断テストは実行中 0 = 有効にされたケーブル診断テストは完了し、ステータス情報の読み出し値は有効

RW/SC 0

12.14 Reserved このビットは常に「0」に設定する必要があります。 RW 0

12.13:12Cable Diagnostic Test Pair

これらの 2 ビットは、テストする差動ペアを選択します。00 = 差動ペア A ( ピン 2/3)01 = 差動ペア B ( ピン 7/8)10 = 差動ペア C ( ピン 10/11)11 = 差動ペア D ( ピン 14/15)

RW 00

12.11:10 Reserved これらの 2 ビットは常に「00」に設定する必要があります。

RW 00

12.9:8Cable Diagnostic Status

これらの 2 ビットは、このレジスタのビット[13:12] で選択された差動ペアのテスト結果を表します。00 = 正常ケーブル条件 ( 異常は検出されなかった )01 = 断線異常が検出された10 = 短絡異常が検出された11 = 予約済み

RO 00

12.7:0Cable Diagnostic Fault Data

このレジスタのビット [9:8] でケーブル異常 ( 断線または短絡 ) が検出された場合、この 8 ビット値はケーブル異常箇所までの距離を表します。

RO 0000_0000

レジスタ 13h - デジタル PMA/PCS ステータス

13.15:3 Reserved 予約済み RO/LH 0000_0000_0000_0

13.2 1000BASE-T Link Status

1000BASE-T リンクステータス 1 = リンクステータスは OK0 = リンクステータスは NG

RO 0

13.1 100BASE-TX Link Status

100BASE-TX リンクステータス 1 = リンクステータスは OK0 = リンクステータスは NG

RO 0

13.0 Reserved 予約済み RO 0レジスタ 15h - RXER カウンタ

15.15:0 RXER Counter シンボルエラーフレームの受信エラーカウンタ RO/RC 0000_0000_0000_00

00レジスタ 1Bh - 割り込み制御 / ステータス

1B.15Jabber Interrupt Enable

1 = ジャバー割り込みを有効にする0 = ジャバー割り込みを無効にする

RW 0

1B.14

Receive Error Interrupt Enable

1 = 受信エラー割り込みを有効にする0 = 受信エラー割り込みを無効にする

RW 0

1B.13

Page Received Interrupt Enable

1 = ページ受信割り込みを有効にする0 = ページ受信割り込みを無効にする

RW 0

表 4-4: ベンダー固有レジスタの説明 (続き )




KSZ9031MNX

1B.12

Parallel Detect Fault Interrupt Enable

1 = 並列検出異常割り込みを有効にする0 = 並列検出異常割り込みを無効にする

RW 0

1B.11

Link Partner Acknowledge Interrupt Enable

1 = リンクパートナー ACK 割り込みを有効にする0 = リンクパートナー ACK 割り込みを無効にする

RW 0

1B.10Link-Down Interrupt Enable

1 = リンクダウン割り込みを有効にする0 = リンクダウン割り込みを無効にする

RW 0

1B.9Remote Fault Interrupt Enable

1 = リモート異常割り込みを有効にする0 = リモート異常割り込みを無効にする

RW 0

1B.8Link-Up Interrupt Enable

1 = リンクアップ割り込みを有効にする0 = リンクアップ割り込みを無効にする

RW 0

1B.7 Jabber Interrupt

1 = ジャバーが発生した0 = ジャバーは発生していない

RO/RC 0

1B.6Receive Error Interrupt

1 = 受信エラーが発生した0 = 受信エラーは発生していない

RO/RC 0

1B.5Page Receive Interrupt

1 = ページ受信が発生した0 = ページ受信は発生していない

RO/RC 0

1B.4Parallel Detect Fault Interrupt

1 = 並列検出異常が発生した0 = 並列検出異常は発生していない

RO/RC 0

1B.3Link Partner Acknowledge Interrupt

1 = リンクパートナー ACK が発生した0 = リンクパートナー ACK は発生していない

RO/RC 0

1B.2 Link-Down Interrupt

1 = リンクダウンが発生した0 = リンクダウンは発生していない

RO/RC 0

1B.1 Remote Fault Interrupt

1 = リモート異常が発生した0 = リモート異常は発生していない

RO/RC 0

1B.0 Link-Up Interrupt

1 = リンクアップが発生した0 = リンクアップは発生していない

RO/RC 0

レジスタ 1Ch - Auto MDI/MDI-X1C.15:8 Reserved 予約済み RW 0000_0000

1C.7 MDI Set

スワップ OFF ( このレジスタのビット [6]) がアサート (1) された場合 : 1 = PHY は MDI モードとして動作するよう設定される0 = PHY は MDI-X モードとして動作するよう設定されるスワップ OFF がディアサート (0) された場合、このビットは効果を有しません。

RW 0

1C.6 Swap-Off 1 = Auto MDI/MDI-X 機能を無効にする0 = Auto MDI/MDI-X 機能を有効にする

RW 0

1C.5:0 Reserved 予約済み RW 00_0000





KSZ9031MNX

Note 4-1 RW = 読み書き可能、RO = 読み出し専用、SC = 自己クリア、LH = ラッチ HIGH、LL = ラッチ LOW

レジスタ 1Fh - PHY 制御

1F.15 Reserved 予約済み RW 0

1F.14 Interrupt Level

1 = 割り込みピンはアクティブ HIGH0 = 割り込みピンはアクティブ LOW

RW 0

1F.13:12 Reserved 予約済み RW 001F.11:10 Reserved 予約済み RO/LH/RC 00

1F.9 Enable Jabber

1 = ジャバーカウンタを有効にする0 = ジャバーカウンタを無効にする

RW 1

1F.8:7 Reserved 予約済み RW 00

1F.6Speed Status 1000BASE-T

1 = デバイスの終的な速度ステータスは 1000BASE-T RO 0

1F.5Speed Status 100BASE-TX


1F.4Speed Status 10BASE-T


1F.3 Duplex Status

デバイスの全二重 / 半二重ステータスを示す1 = 全二重0 = 半二重

RO 0

1F.21000BASE-T Master/Slave Status

デバイスのマスタ / スレーブステータスを示す1 = 1000BASE-T マスタモード0 = 1000BASE-T スレーブモード

RO 0

1F.1 Reserved 予約済み RW 0

1F.0 Link Status Check Fail

1 = 不合格0 = 合格

RO 0





KSZ9031MNX
4.3 MMD レジスタ
MMD レジスタは、大 32 個の MMD デバイスアドレスへの間接読み書きアクセスを提供します。IEEE 802.3 仕様書のClause 22の定義に従い、各デバイスは大65,536個の16ビットレジスタをサポートします。しかし、KSZ9031MNXは利用可能レジスタのごく一部の機能だけを使います。サポートされる MMD デバイスアドレスと、それらに関連付けられたレジスタアドレスの一覧はレジスタマップを参照してください。

以下の 2 つの標準レジスタは、間接 MMD レジスタへアクセスするためのポータルレジスタとして機能します。

• 標準レジスタ Dh - MMD アクセス - 制御

• 標準レジスタ Eh - MMD アクセス - レジスタ / データ

Note 4-1 RW = 読み書き可能

例 : MMD レジスタ書き込み

MMD - デバイスアドレス 2h/ レジスタ 10h に 0001h を書き込む事により、WOL の PME をトリガするためのリンクアップ検出を有効にします。1. レジスタ Dh に 0002h を書き込む // MMD – デバイスアドレス 2h 向けにレジスタアドレスを設定する2. レジスタ Eh に 0010h を書き込む // MMD – デバイスアドレス 2h のレジスタ 10h を選択する3. レジスタ Dh に 4002h を書き込む // MMD – デバイスアドレス 2h/ レジスタ 10h のレジスタデータを選択する4. レジスタ Eh に 0001h を書き込む // MMD – デバイスアドレス 2h/ レジスタ 10h に値 0001h を書き込む

例 : MMD レジスタ読み出し

MMD - デバイスアドレス 2h/ レジスタ 11h ～ 13h からマジックパケットの MAC アドレスを読み出します。1. レジスタ Dh に 0002h を書き込む // MMD – デバイスアドレス 2h 向けにレジスタアドレスを設定する2. レジスタ Eh に 0011h を書き込む // MMD – デバイスアドレス 2h のレジスタ 11h を選択する3. レジスタ Dh に 8002h を書き込む // MMD – デバイスアドレス 2h/ レジスタ 11h のレジスタデータを選択する4. レジスタ Eh を読み出す // MMD – デバイスアドレス 2h/ レジスタ 11h 内のデータを読み出す5. レジスタ Eh を読み出す // MMD – デバイスアドレス 2h/ レジスタ 12h 内のデータを読み出す6. レジスタ Eh を読み出す // MMD – デバイスアドレス 2h/ レジスタ 13h 内のデータを読み出す

表 4-5: MMDポータルレジスタ



レジスタ Dh - MMD アクセス - 制御

D.15:14MMD -OperationMode

選択された MMD デバイスアドレス ( このレジスタのビット [4:0]) に対し、これらの 2 ビットは以下のレジスタまたはデータ動作の 1 つを選択します。これにより、「MMD アクセス - レジスタ /データ」( レジスタ Eh) の使い方が決まります。00 = レジスタ 01 = データ、ポストインクリメントしない10 = データ、読み書き時にポストインクリメントする11 = データ、書き込み時にのみポストインクリメントする

RW 00

D.13:5 Reserved 予約済み RW 00_0000_000

D.4:0MMD – DeviceAddress

これらの 5 ビットは MMD デバイスアドレスを設定します。

RW 0_0000

レジスタ Eh - MMD アクセス - レジスタ / データ

E.15:0MMD – Register/Data

選択された MMD デバイスアドレス ( レジスタ Dh/ビット [4:0]) に対し、レジスタ Dh のビット [15:14] = 00 の場合、このレジスタは MMD デバイスアドレスに対する読み書きレジスタアドレスを格納します。それ以外の場合、このレジスタは MMD デバイスアドレスに対する読み書きデータ値と、その選択されたレジスタアドレスを格納します。データ動作に対するこのレジスタのポストインクリメント読み書きに関しては、レジスタ Dh/ ビット [15:14] も参照してください。

RW 0000_0000_0000_0000


KSZ9031MNX
表 4-6: MMDレジスタの説明


MMD アドレス 0h、レジスタ 3h - AN FLP バースト送信 - LO

0.3.15:0

AN FLP Burst Transmit – LO

このレジスタと次のレジスタ ( レジスタ 4h) は、オートネゴシエーション FLP バースト送信タイミングを設定します。両方のレジスタに同じタイミングを設定する必要があります。 0x4000 = 8 msのインターバルを選択します (既定値 )0x1A80 = 16 ms のインターバルを選択しますその他の値は全て予約済みです。

RW 0x4000

MMD アドレス 0h、レジスタ 4h - AN FLP バースト送信 - HI

0.4.15:0AN FLP Burst Transmit – HI

このレジスタと前のレジスタ ( レジスタ 3h) は、オートネゴシエーション FLP バースト送信タイミングを設定します。両方のレジスタに同じタイミングを設定する必要があります。0x0003 = 8 msのインターバルを選択します (既定値 )0x0006 = 16 ms のインターバルを選択しますその他の値は全て予約済みです。

RW 0x0003

MMD アドレス 1h、レジスタ 5Ah - 1000BASE-T リンクアップ時間制御

1.5A.15:9 Reserved 予約済み RO 0000_0001.5A.8:4 Reserved 予約済み RW 1_0000

1.5A.3:1 1000BASE-T Link-Up Time

リンクパートナーも KSZ9031 である場合、1000BASE-T リンクアップ時間は長引く可能性があります。これらの 3 ビットは、1000BASE-T リンクアップ時間を短縮するためのオプション設定を提供します。100 = 既定値の起動設定011 = リンクパートナーが KSZ9031 である場合にリンクアップ時間を短縮するためのオプション設定これ以外の設定は全て予約済みです ( 使用できません )。このオプション設定は、どのリンクパートナーに使っても安全です。Note: このレジスタビットに対する読み書きアクセスは、レジスタ 0h が 0x2100 ( オートネゴシエーション無効、100BASE-TX モードに設定 ) の場合にのみ可能です。

RW 100

1.5A.0 Reserved 予約済み RW 0

MMD アドレス 2h、レジスタ 0h - 一般制御

2.0.15:5 Reserved 予約済み RW 0000_0000_000

2.0.4 LED Mode Override

LED_MODE に対するストラップインのオーバーライド1 = シングル LED モード0 = Tri-Color デュアル LED モードこのビットは書き込み専用であり、読み値は常に

「0」です。更新された値は、このレジスタのビット [3] に反映されます。

WO 0

2.0.3 LED ModeLED_MODE ステータス1 = シングル LED モード0 = Tri-Color デュアル LED モード

RO

LED_MODE ストラップインピンにより設定。詳細はストラップオプション (KSZ9031MNX) を参照してください。リセット後に、このレジスタのビット [4] によって更新可能です。


KSZ9031MNX

2.0.2 Reserved 予約済み RW 0

2.0.1 CLK125_EN Status

CLK125_EN に対するストラップインのオーバーライド1 = CLK125_EN ストラップインを有効にする0 = CLK125_EN ストラップインを無効にする

RW

CLK125_EN ストラップインピンにより設定。詳細はストラップオプション (KSZ9031MNX) を参照してください。


MMD アドレス 2h、レジスタ 1h - ストラップステータス

2.1.15:8 Reserved 予約済み RO 0000_0000

2.1.7LED_MODE Strap-In Status

以下のストラップステータスを示します。1 = シングル LED モード0 = Tri-Color デュアル LED モード

RO

LED_MODE ストラップインピンにより設定。詳細はストラップオプション (KSZ9031MNX) を参照してください。

2.1.6 Reserved 予約済み RO 0

2.1.5CLK125_EN Strap-In Status

以下のストラップステータスを示します。1 = CLK125_EN ストラップインを有効にする0 = CLK125_EN ストラップインを無効にする

RO

CLK125_EN ストラップインピンにより設定。詳細はストラップオプション (KSZ9031MNX) を参照してください。

2.1.4:3 Reserved 予約済み RO 00

2.1.2:0PHYAD[2:0] Strap-In Value

PHY アドレスに対するストラップイン値PHY アドレスのビット [4:3] は常に「00」に設定されます。

RO

PHYAD[2:0] ストラップピンにより設定されます。詳細はストラップオプション (KSZ9031MNX) を参照してください。

MMD アドレス 2h、レジスタ 2h - 動作モードストラップオーバーライド

2.2.15:11 Reserved 予約済み RW 0000_0

2.2.10PME_N2 Output Enable

INT_N/PME_N2 ( ピン 53) に対し、 1 = PME 出力を有効にする0 = PME 出力を無効にするこのビットは、MMD アドレス 2h/ レジスタ 10h/ビット [15:14] との組み合わせによってピン 53 の出力を定義します。

RW 0


2.2.8PME_N1 Output Enable

LED1/PME_N1 ( ピン 19) に対し、 1 = PME 出力を有効にする 0 = PME 出力を無効にするこのビットは、MMD アドレス 2h/ レジスタ 10h/ビット [15:14] との組み合わせによってピン 19 の出力を定義します。

RW 0

2.2.7Chip Power-Down Override

1 = デバイスパワーダウンモードのストラップインをオーバーライドする

RW

MODE[3:0] ストラップピンにより設定詳細はストラップオプション (KSZ9031MNX) を参照してください。

2.2.6:5 Reserved 予約済み RW 00

表 4-6: MMDレジスタの説明 (続き )




KSZ9031MNX

2.2.4 NAND Tree Override

1 = NAND ツリーモードのストラップインをオーバーライドする

RW

MODE[3:0] ストラップピンにより設定。詳細はストラップオプション (KSZ9031MNX) を参照してください。


2.2.1 GMII/MII override

1 = GMII/MII モードのストラップインをオーバーライドする

RW



MMD アドレス 2h、レジスタ 3h - 動作モードストラップステータス


2.3.7Chip Power-Down Strap-In Status

1 = デバイスパワーダウンモードにストラップする RO



2.3.4NAND Tree Strap-In Status

1 = NAND ツリーモードにストラップする RO



2.3.1GMII/MII Strap-In Status

1 = GMII/MII モードにストラップする RO


2.3.0 Reserved 予約済み RO 0

MMD アドレス 2h、レジスタ 4h - GMII 制御信号 Pad Skew2.4.15:8 Reserved 予約済み RW 0000_0000

2.4.7:4 RX_DV Pad Skew

GMII RX_DV 出力 Pad Skew 制御(0.06 ns/ ステップ )

RW 0111

2.4.3:0 TX_EN Pad Skew

GMII TX_EN 入力 Pad Skew 制御(0.06 ns/ ステップ )

RW 0111

MMD アドレス 2h、レジスタ 8h - GMII クロック Pad Skew2.8.15:10 Reserved 予約済み RW 0000_00

2.8.9:5 GTX_CLK Pad Skew

GMII GTX_CLK 入力 Pad Skew 制御(0.06 ns/ ステップ )

RW 01_111

2.8.4:0 RX_CLK Pad Skew

GMII RX_CLK 出力 Pad Skew 制御(0.06 ns/ ステップ )

RW 0_1111





KSZ9031MNX

MMD アドレス 2h、レジスタ 10h - Wake-ON-LAN - 制御

2.10.15:14 PME Output Select

これらの 2 ビットは MMD アドレス 2h/ レジスタ2h/ ビット [8] および [10] (PME_N1 およびPME_N2 イネーブル ) との組み合わせにより、ピン 19 および 53 の出力を定義します。LED1/PME_N1 ( ピン 19) 00 = PME_N1 出力のみ 01 = LED1 出力のみ 10 = LED1 および PME_N1 出力 11 = 予約済みINT_N/PME_N2 ( ピン 53) 00 = PME_N2 出力のみ 01 = INT_N 出力のみ 10 = INT_N および PME_N2 出力 11 = 予約済み

RW 00

2.10.13:7 Reserved 予約済み RW 00_0000_0

2.10.6Magic Packet Detect Enable

1 = マジックパケット検出を有効にする0 = マジックパケット検出を無効にする

RW 0

2.10.5

Custom-Packet Type 3 Detect Enable

1 = タイプ 3 のカスタムパケット検出を有効にする0 = タイプ 3 のカスタムパケット検出を無効にする

RW 0

2.10.4



RW 0

2.10.3



RW 0

2.10.2



RW 0

2.10.1Link-Down Detect Enable

1 = リンクダウン検出を有効にする0 = リンクダウン検出を無効にする

RW 0

2.10.0Link-Up Detect Enable

1 = リンクアップ検出を有効にする0 = リンクアップ検出を無効にする

RW 0

MMD アドレス 2h、レジスタ 11h - Wake-On-LAN - マジックパケット、MAC-DA-0

2.11.15:0 Magic Packet MAC-DA-0

このレジスタは、マジックパケットのデスティネーション MAC アドレスの下位 2 バイトを保存します。ビット [15:8] = バイト 2 (MAC アドレス [15:8])ビット [7:0] = バイト 1 (MAC アドレス [7:0])デスティネーション MAC アドレスの上位 4 バイトは、後続の 2 つのレジスタに保存されます。

RW 0000_0000_0000_0000





KSZ9031MNX



このレジスタは、マジックパケットのデスティネーション MAC アドレスの中位 2 バイトを保存します。ビット [15:8] = バイト 4 (MAC アドレス [31:24])ビット [7:0] = バイト 3 (MAC アドレス [23:16])デスティネーション MAC アドレスの下位 2 バイトと上位 2 バイトは、それぞれ 1 つ前のレジスタと、1 つ後のレジスタに保存されます。

RW 0000_0000_0000_0000



このレジスタは、マジックパケットのデスティネーション MAC アドレスの上位 2 バイトを保存します。ビット [15:8] = バイト 6 (MAC アドレス [47:40])ビット [7:0] = バイト 5 (MAC アドレス [39:32])デスティネーション MAC アドレスの下位 4 バイトは、直前の 2 つのレジスタに保存されます。

RW 0000_0000_0000_0000

MMD アドレス 2h、レジスタ 14h - Wake-On-LAN - カスタムパケット、タイプ 0、期待する CRC 0MMD アドレス 2h、レジスタ 16h - Wake-On-LAN - カスタムパケット、タイプ 1、期待する CRC 0MMD アドレス 2h、レジスタ 18h - Wake-On-LAN - カスタムパケット、タイプ 2、期待する CRC 0MMD アドレス 3h、レジスタ 1Ah - Wake-On-LAN - カスタムパケット、タイプ 2、期待する CRC 0

2.14.15:02.16.15:02.18.15:02.1A.15:0

Custom Packet Type X CRC 0

このレジスタは、期待する CRC の上位 2 バイトを保存します。ビット [15:8] = バイト 2 (CRC [15:8])ビット [7:0] = バイト 1 (CRC [7:0])期待する CRC の下位 2 バイトは次のレジスタに保存されます。

RW 0000_0000_0000_0000

MMD アドレス 2h、レジスタ 15h - Wake-On-LAN - カスタムパケット、タイプ 0、期待する CRC 1MMD アドレス 2h、レジスタ 17h - Wake-On-LAN - カスタムパケット、タイプ 1、期待する CRC 1MMD アドレス 2h、レジスタ 19h - Wake-On-LAN - カスタムパケット、タイプ 2、期待する CRC 1MMD アドレス 2h、レジスタ 1Bh - Wake-On-LAN - カスタムパケット、タイプ 3、期待する CRC 1

2.15.15:02.17.15:02.19.15:02.1B.15:0

Custom Packet Type X CRC 1

このレジスタは、期待する CRC の下位 2 バイトを保存します。ビット [15:8] = バイト 4 (CRC [31:24])ビット [7:0] = バイト 3 (CRC [23:16])期待する CRC の上位 2 バイトは直前のレジスタに保存されます。

RW 0000_0000_0000_0000

MMD アドレス 2h、レジスタ 1Ch - Wake-On-LAN - カスタムパケット、タイプ 0、マスク 0MMD アドレス 2h、レジスタ 20h - Wake-On-LAN - カスタムパケット、タイプ 1、マスク 0MMD アドレス 2h、レジスタ 24h - Wake-On-LAN - カスタムパケット、タイプ 2、マスク 0MMD アドレス 2h、レジスタ 28h - Wake-On-LAN - カスタムパケット、タイプ 3、マスク 0

2.1C.15:02.20.15:02.24.15:02.28.15:0

Custom Packet Type X Mask 0

このレジスタは、パケットの初の 16 バイト ( バイト 1 ～ 16) の中で CRC 計算に使うバイトを選択します。このレジスタ内の各ビットは以下を意味します。 1 = 対応するバイトを CRC 計算用に選択する0 = 対応するバイトを CRC 計算用に選択しないレジスタビットとパケットバイトの対応は以下の通りです。ビット [15]: バイト 16……ビット [2]: バイト 2ビット [0]: バイト 1

RW 0000_0000_0000_0000





KSZ9031MNX

MMD アドレス 2h、レジスタ 1Dh - Wake-On-LAN - カスタムパケット、タイプ 0、マスク 1MMD アドレス 2h、レジスタ 21h - Wake-On-LAN - カスタムパケット、タイプ 1、マスク 1MMD アドレス 2h、レジスタ 25h - Wake-On-LAN - カスタムパケット、タイプ 2、マスク 1MMD アドレス 2h、レジスタ 29h - Wake-On-LAN - カスタムパケット、タイプ 3、マスク 1

2.1D.15:02.21.15:02.25.15:02.29.15:0


このレジスタは、パケットの 2 番目の 16 バイト ( バイト 17 ～ 32) の中で CRC 計算に使うバイトを選択します。このレジスタ内の各ビットは以下を意味します。 1 = 対応するバイトを CRC 計算用に選択する0 = 対応するバイトを CRC 計算用に選択しないレジスタビットとパケットバイトの対応は以下の通りです。ビット [15]: バイト 32……ビット [2]: バイト 18ビット [0]: バイト 17

RW 0000_0000_0000_0000

MMD アドレス 2h、レジスタ 1Eh - Wake-On-LAN - カスタムパケット、タイプ 0、マスク 2MMD アドレス 2h、レジスタ 22h - Wake-On-LAN - カスタムパケット、タイプ 1、マスク 2MMD アドレス 2h、レジスタ 26h - Wake-On-LAN - カスタムパケット、タイプ 2、マスク 2MMD アドレス 2h、レジスタ 2Ah - Wake-On-LAN - カスタムパケット、タイプ 3、マスク 2

2.1E.15:02.22.15:02.26.15:02.2A.15:0



RW 0000_0000_0000_0000

MMD アドレス 2h、レジスタ 1Fh - Wake-On-LAN - カスタムパケット、タイプ 0、マスク 3MMD アドレス 2h、レジスタ 23h - Wake-On-LAN - カスタムパケット、タイプ 1、マスク 3MMD アドレス 2h、レジスタ 27h - Wake-On-LAN - カスタムパケット、タイプ 2、マスク 3MMD アドレス 2h、レジスタ 2Bh - Wake-On-LAN - カスタムパケット、タイプ 3、マスク 3

2.1F.15:02.23.15:02.27.15:02.2B.15:0



RW 0000_0000_0000_0000

MMD アドレス 3h、レジスタ 0h — PCS EEE – 制御


3.0.11 1000BASE-T Force LPI

1 = 1000BASE-T 低消費電力アイドル伝送 (LPI) に設定する0 = 通常動作

RW 0





KSZ9031MNX

3.0.10100BASE-TX RX_CLK Stoppable

低消費電力アイドル (LPI) モードを受信中に、 1 = 100BASE-TX において RX_CLK は停止可能0 = 100BASE-TX において RX_CLK は停止可能ではない

RW 0

3.0.9:0 Reserved 予約済み RW 00_0000_0000

MMD アドレス 3h、レジスタ 1h — PCS EEE – ステータス


3.1.11

Transmit Low-Power Idle Received

1 = Transmit PCS は低消費電力アイドルを受信した0 = 低消費電力アイドルは受信していない

RO/LH 0

3.1.10

Receive Low-Power Idle Received

1 = Receive PCS は低消費電力アイドルを受信した0 = 低消費電力アイドルは受信していない

RO/LH 0

3.1.9

Transmit Low-Power Idle Indication

1 = Transmit PCS は低消費電力アイドルを現在受信中0 = Transmit PCS は低消費電力アイドルを現在受信中ではない

RO

3.1.8

Receive Low-Power Idle Indication

1 = Receive PCS は低消費電力アイドルを現在受信中0 = Receive PCS は低消費電力アイドルを現在受信中ではない

RO


MMD アドレス 7h、レジスタ 3Ch — EEE アドバタイズメント

7.3C.15:3 Reserved 予約済み RW 0000_0000_0000_0

7.3C.2 1000BASE-T EEE

1 = 1000 Mbps EEE に対応0 = 1000 Mbps EEE に非対応電源投入またはリセット後に、このビットは既定値として「0」に設定されます。このビットを「1」にセットすると1000 Mbps EEEモードが有効になります。

RW 0

7.3C.1 100BASE-TX EEE

1 = 100 Mbps EEE に対応0 = 100 Mbps EEE に非対応電源投入またはリセット後に、このビットは既定値として「0」に設定されます。このビットを「1」にセットすると100 Mbps EEEモードが有効になります。

RW 0

7.3C.0 Reserved 予約済み RW 0

MMD アドレス 7h、レジスタ 3Dh — EEE リンクパートナーアドバタイズメント

7.3D.15:3 Reserved 予約済み RO 0000_0000_0000_0

7.3D.2 1000BASE-T EEE

1 = 1000 Mbps EEE に対応0 = 1000 Mbps EEE に非対応

RO 0

7.3D.1 100BASE-TX EEE

1 = 100 Mbps EEE に対応0 = 100 Mbps EEE に非対応

RO 0

7.3D.0 Reserved 予約済み RO 0

MMD アドレス 1Ch、レジスタ 4h - アナログ制御 41C.4.15:11 Reserved 予約済み RW 0000_0

1C.4.10 10BASE-Te Mode

1 = EEE 10BASE-Te (1.75 V TX 振幅 )0 = 標準 10BASE-T (2.5 V TX 振幅 )

RW 0

1C.4.9:0 Reserved 予約済み RW 00_1111_1111





KSZ9031MNX

Note 4-1 RW = 読み書き可能、 RO = 読み出し専用、 WO = 書き込み専用、LH = ラッチ HIGH

MMD アドレス 1Ch、レジスタ 23h - EDPD 制御

1C.23.15:1 Reserved 予約済み RW 0000_0000_0000_000

1C.23.0 EDPD Mode Enable

Energy Detect パワーダウンモード1 = この機能を有効にする0 = この機能を無効にする

RW 0





KSZ9031MNX

5.0 動作特性

5.1 大絶対定格 *電源電圧 (VIN)(DVDDL、AVDDL、AVDDL_PLL) ............................................................................................................. –0.5 ～ +1.8 V(AVDDH) .................................................................................................................................................... –0.5 ～ +5.0 V(DVDDH).................................................................................................................................................... –0.5 ～ +5.0 V入力電圧 ( 全入力 )..................................................................................................................................... –0.5 ～ +5.0 V出力電圧 ( 全出力 )..................................................................................................................................... –0.5 ～ +5.0 Vリード温度 ( はんだ付け 10 秒 )............................................................................................................................+260 保管温度 (TS) ............................................................................................................................................. -55 ～ +150 * 大絶対定格を超えると、デバイスが損傷する可能性があります。絶対大定格を超える条件は、デバイスに恒久的な損傷を生じる可能性があります。そのような条件あるいは以下に記載する仕様を超える条件でのデバイスの運用は想定していません。長期間にわたって大条件を超えると、信頼性に影響する可能性があります。

5.2 動作定格 **電源電圧 (DVDDL、AVDDL、AVDDL_PLL) ..................................................................................................... +1.140 ～ +1.260 V(AVDDH @ 3.3 V) .............................................................................................................................. +3.135 ～ +3.465 V(AVDDH @ 2.5 V、商用温度レンジのみ ) ......................................................................................... +2.375 ～ +2.625 V(DVDDH @ 3.3 V).............................................................................................................................. +3.135 ～ +3.465 V(DVDDH @ 2.5 V).............................................................................................................................. +2.375 ～ +2.625 V(DVDDH @ 1.8 V).............................................................................................................................. +1.710 ～ +1.890 V周囲温度

(TA 商用温度レンジ : KSZ9031MNXC) ........................................................................................................... 0 ～ +70 (TA 産業用温度レンジ : KSZ9031MNXI) ..................................................................................................... –40 ～ +85

高接合部温度 (TJ max.) .....................................................................................................................................+125 熱抵抗 (ΘJA)...................................................................................................................................................+32.27°C/W熱抵抗 (ΘJC).....................................................................................................................................................+6.76°C/W** 動作定格から外れた条件でのデバイスの機能は保証されません。

Note: デバイスに電源を供給しない状態で入力信号を印加しないでください。


KSZ9031MNX

6.0 電気的特性

TA = 25 、仕様はパッケージングされた製品にのみ適用

表 6-1: 電源電流 - コア /デジタル I/Oパラメータ記号 Min. Typ. Max. 単位 Note

1.2 V ( 以下の合計 )DVDDL ( デジタルコア ) +AVDDL ( アナログコア ) +

AVDDL_PLL (PLL)

ICORE

— 211 —

mA

1000Base-T リンクアップ ( トラフィックなし )

— 221 — 1000Base-T 全二重 @ トラフィック 100%

— 60.6 — 100Base-TX リンクアップ ( トラフィックなし )

— 61.2 — 100Base-TX 全二重 @ トラフィック 100%

— 7.0 — 10Base-T リンクアップ ( トラフィックなし )

— 7.7 — 10Base-T 全二重 @ トラフィック 100%

— 0.9 — ソフトウェアパワーダウンモード ( レジスタ 0.11 = 1)

— 0.8 — チップパワーダウンモード( ストラップインピン MODE[3:0] = 0111)

1.8 V、デジタル I/O 用(GMII/MII 動作 @ 1.8 V)

IDVDDH_1.8

— 14.2 —

mA


— 29.3 — 1000Base-T 全二重 @ トラフィック 100%








IDVDDH_2.5

— 19.3 —

mA


— 40.5 — 1000Base-T 全二重 @ トラフィック 100%








KSZ9031MNX

Note 6-1 電流モード型送信ドライバを備えた PHY トランシーバにおいて、外付けパルストランスのセンタータップを介する消費電流と等価です。


IDVDDH_3.3

— 26.0 —

mA


— 53.8 — 1000Base-T 全二重 @ トラフィック 100%







表 6-2: 電源電流 - トランシーバ (Note 6-1)パラメータ記号 Min. Typ. Max. 単位 Note

2.5 V、トランシーバ用( 商用温度レンジ動作にの

み推奨 ) IAVDDH_2.5

— 58.6 —

mA

1000Base-T リンクアップ( トラフィックなし )

— 57.6 — 1000Base-T 全二重 @ トラフィック 100%


— 24.8 — 100Base-TX全二重 @トラフィック 100%





3.3V、トランシーバ用パラメータ

IAVDDH_3.3

— 66.6 —

mA


— 65.6 — 1000Base-T 全二重 @ トラフィック 100%







表 6-1: 電源電流 - コア /デジタル I/O (続き )パラメータ記号 Min. Typ. Max. 単位 Note


KSZ9031MNX

表 6-3: CMOS入力

パラメータ記号 Min. Typ. Max. 単位 Note

入力 HIGH 電圧 VIH

2.0 — —V

DVDDH ( デジタル I/O) = 3.3 V1.5 — — DVDDH ( デジタル I/O) = 2.5 V1.1 — — DVDDH ( デジタル I/O) = 1.8 V

入力 LOW 電圧 VIL

— — 1.3V

DVDDH ( デジタル I/O) = 3.3 V— — 1.0 DVDDH ( デジタル I/O) = 2.5 V— — 0.7 DVDDH ( デジタル I/O) = 1.8 V

入力 HIGH リーク電流 IIHL -2.0 — 2.0 µA DVDDH = 3.3 V、VIH = 3.3 V全てのデジタル入力ピン

入力 LOW リーク電流 IILL

-2.0 — 2.0

µA

DVDDH = 3.3 V、VIL = 0.0 VMDC、MDIO、RESET_N を除く全て

のデジタル入力ピン

-120 — -40DVDDH = 3.3 V、VIL = 0.0 V

内部プルアップを備えた MDC、MDIO、RESET_N ピン

表 6-4: CMOS出力


出力 HIGH 電圧 VOH

2.7 — —

V

DVDDH ( デジタル I/O) = 3.3 V IOH (min) = 10mA

全てのデジタル出力ピン

2.0 — —DVDDH ( デジタル I/O) = 2.5V

IOH (min) = 10mA全てのデジタル出力ピン

1.5 — —DVDDH ( デジタル I/O) = 1.8 V

IOH (min) = 13mALED1、LED2 を除く全てのデジタル

出力ピン

出力 LOW 電圧 VOL

— — 0.3

V

DVDDH ( デジタル I/O) = 3.3 V IOL (min) = 10mA

全てのデジタル出力ピン

— — 0.3DVDDH ( デジタル I/O) = 2.5 V

IOL (min) = 10 mA全てのデジタル出力ピン

— — 0.3DVDDH ( デジタル I/O) = 1.8 V

IOL (min) = 13 mALED1、LED2 を除く全てのデジタル

出力ピン

出力トライステートリーク電流

|Ioz| — — 10 µA —

表 6-5: LED出力


出力駆動電流 ILED 10 — — mADVDDH ( デジタル I/O) = 3.3 V また

は 2.5 V、VOL @ 0.3 V各 LED ピン (LED1、LED2)


KSZ9031MNX

Note 6-1 1:1 パルストランスの後段を差動にて計測

Note 6-1 1:1 パルストランスの後段を差動にて計測

表 6-6: プルアップピン


内部プルアップ抵抗(MDC、MDIO、

RESET_N ピン )pu

13 22 31kΩ

DVDDH ( デジタル I/O) = 3.3 V16 28 39 DVDDH ( デジタル I/O) = 2.5 V26 44 62 DVDDH ( デジタル I/O) = 1.8 V

表 6-7: 100BASE-TX送信 (Note 6-1)パラメータ記号 Min. Typ. Max. 単位 Note

ピーク差動出力電圧 VO 0.95 — 1.05 V 差動出力間に 100 Ω 終端抵抗

出力電圧不均衡 VIMB — — 2 % 差動出力間に 100 Ω 終端抵抗

立ち上がり / 立ち下がり時間

tr, tf 3 — 5 ns —

立ち上がり / 立ち下がり不均衡

— 0 — 0.5 ns —

デューティサイクル歪み — — — ±0.25 ns —オーバーシュート — — — 5 % —

出力ジッタ — — 0.7 — ns ピークツーピーク

表 6-8: 10BASE-T送信 (Note 6-1)パラメータ記号 Min. Typ. Max. 単位 Note

ピーク差動出力電圧 VP 2.2 — 2.8 V 差動出力間に 100 Ω 終端抵抗

追加ジッタ — — — 3.5 ns ピークツーピーク

高調波除去 — — -31 — dB 全て「1」の信号を送信

表 6-9: 10BASE-T受信


スケルチしきい値 VSQ 300 400 — mV 5 MHz 矩形波

表 6-10: トランスミッタ - 駆動設定


ISET の参照電圧 VSET — 1.2 — V R(ISET) = 12.1 kΩ

表 6-11: LDOコントローラ - 駆動レンジ


P チャンネル MOSFET のゲート入力に対するLDO_O ( ピン 58) の

出力駆動レンジ

VLDO_O

0.85 — 2.8

V

MOSFET ソース電圧向けAVDDH = 3.3 V、

0.85 — 2.0MOSFET ソース電圧向け

AVDDH = 2.5 V ( 商用温度レンジ動作にのみ推奨 )


KSZ9031MNX

7.0 タイミング図

図 7-1: GMII 送信タイミング - PHY へのデータ入力

表 7-1: GMII送信タイミングパラメータ

タイミングパラメータ

概要 Min. Typ. Max. 単位

1000BASE-TtCYC GTX_CLK 周期 7.5 8.0 8.5

ns

tSUGTX_CLK 立ち上がりエッジまでのTX_EN、TXD[7:0]、TX_ER セットアップ時間

2.0 — —

tHDGTX_CLK 立ち上がりエッジからのTX_EN、TXD[7:0]、TX_ER ホールド時間

0 — —

tHI GTX_CLK HIGH パルス幅 2.5 — —tLO GTX_CLK LOW パルス幅 2.5 — —tR GTX_CLK 立ち上がり時間 — — 1.0tF GTX_CLK 立ち下がり時間 — — 1.0

GTX_CLK

tSU

tLO

tHI

tCYC

tFtR tHD

TX_ENTXD[7:0]TX_ER


KSZ9031MNX
図 7-2: GMII 受信タイミング - MAC へのデータ入力
表 7-2: GMII受信タイミングパラメータ



1000BASE-TtCYC RX_CLK 周期 7.5 8.0 8.5

ns

tSURX_CLK 立ち上がりエッジまでのRX_EN、RXD[7:0]、RX_ER セットアップ時間

2.5 — —

tHDRX_CLK 立ち上がりエッジからのRX_EN、RXD[7:0]、RX_ER ホールド時間

0.5 — —

tHI RX_CLK HIGH パルス幅 2.5 — —tLO RX_CLK LOW パルス幅 2.5 — —tR RX_CLK 立ち上がり時間 — — 1.0tF RX_CLK 立ち下がり時間 — — 1.0

RX_CLK

tSU

tLO

tHI

tCYC

tFtR tHD

RX_DVRXD[7:0]RX_ER


KSZ9031MNX
図 7-3: MII 送信タイミング - PHY へのデータ入力
表 7-3: MII送信タイミングパラメータ



10BASE-TtCYC TX_CLK 周期 — 400 —

ns

tSUTX_CLK 立ち上がりエッジまでのTX_EN、TXD[3:0]、TX_ER セットアップ時間

15 — —

tHDTX_CLK 立ち上がりエッジからのTX_EN、TXD[3:0]、TX_ER ホールド時間

0 — —

tHI TX_CLK HIGH パルス幅 140 — 260tLO TX_CLK LOW パルス幅 140 — 260

100BASE-TXtCYC TX_CLK 周期 — 40 —

ns

tSUTX_CLK 立ち上がりエッジまでのTX_EN、TXD[3:0]、TX_ER セットアップ時間

15 — —

tHDTX_CLK 立ち上がりエッジからのTX_EN、TXD[3:0]、TX_ER ホールド時間

0 — —

tHI TX_CLK HIGH パルス幅 14 — 26tLO TX_CLK LOW パルス幅 14 — 26

TX_CLK

tSU

tLO

tHI

tCYC

tHD

TX_ENTXD[3:0]TX_ER


KSZ9031MNX
図 7-4: MII 受信タイミング - MAC へのデータ入力
表 7-4: MII受信タイミングパラメータ



10BASE-TtCYC RX_CLK 周期 — 400 —

ns

tSURX_CLK 立ち上がりエッジまでのRX_DV、RXD[3:0]、RX_ER セットアップ時間

10 — —

tHDRX_CLK 立ち上がりエッジからのRX_DV、RXD[3:0]、RX_ER ホールド時間

10 — —

tHI RX_CLK HIGH パルス幅 140 — 260tLO RX_CLK LOW パルス幅 140 — 260

100BASE-TXtCYC RX_CLK 周期 — 40 —

ns

tSURX_CLK 立ち上がりエッジまでのRX_DV、RXD[3:0]、RX_ER セットアップ時間

10 — —

tHDRX_CLK 立ち上がりエッジからのRX_DV、RXD[3:0]、RX_ER ホールド時間

10 — —

tHI RX_CLK HIGH パルス幅 14 — 26tLO RX_CLK LOW パルス幅 14 — 26

RX_CLK

tSU

tLOtHI

tCYC

tHD

RX_DVRXD[3:0]RX_ER


KSZ9031MNX
図 7-5: オートネゴシエーション高速リンクパルス (FLP) のタイミング
KSZ9031MNX 高速リンクパルス (FLP) のオートネゴシエーション向けバースト送信周期 (tBTB) の既定値は 8 ms です。IEEE 802.3 規格は、この周期を 16 ms ±8 ms と定義しています。PHY リンクパートナーによっては 16 ms を中央値とするタイミングで FLP を受信する必要があります。そうしないと、断続的なリンク障害が発生し、リンクアップ時間が長引く可能性があります。 FLP タイミングを 16 ms に設定するには、KSZ9031MNX の電源投入 / リセット後に以下の一連のレジスタに書き込みます。 1. レジスタ Dh に 0x0000 を書き込む // MMD - デバイスアドレス 0h 向けにレジスタアドレスを設定する

2. レジスタ Eh に 0x0004 を書き込む // MMD - デバイスアドレス 0h のレジスタ 4h を選択する

3. レジスタDhに0x4000を書き込む // MMD - デバイスアドレス0h/レジスタ4h向けにレジスタデータを選択する

4. レジスタ Eh に 0x0006 を書き込む // MMD - デバイスアドレス 0h/ レジスタ 4h に値 0x0006 を書き込む

5. レジスタ Dh に 0x0000 を書き込む // MMD - デバイスアドレス 0h 向けにレジスタアドレスを設定する

6. レジスタ Eh に = 0x0003 を書き込む // MMD - デバイスアドレス 0h のレジスタ 3h を選択する

7. レジスタDhに0x4000を書き込む // MMD - デバイスアドレス0h/レジスタ3h向けにレジスタデータを選択する

8. レジスタ Eh に 0x1A80 を書き込む // MMD - デバイスアドレス 0h/ レジスタ 3h に値 0x1A80 を書き込む

9. レジスタ 0h/ ビット [9] に 1 を書き込む // オートネゴシエーションを再開する

上記の 16 ms FLP 送信タイミング向けの設定は、全ての PHY リンクパートナーに適合します。

表 7-5: オートネゴシエーション高速リンクパルス (FLP)のタイミングパラメータ



tBTB FLP バーストから次の FLP バーストまでの時間 8 16 24ms

tFLPW FLP バースト幅 — 2 —tPW クロック / データパルス幅 — 100 — nstCTD クロックパルスからデータパルスまでの時間 55.5 64 69.5

µstCTC クロックパルスから次のクロックパルスまでの時間 111 128 139— FLP バーストあたりのクロック / データパルス数 17 — 33 —


KSZ9031MNX
図 7-6: MDC/MDIO タイミング
MDC クロック周波数の代表値は 2.5 MHz ( クロック周期 = 400 ns) です。 KSZ9031MNX は、数 10/ 数 100 Hz で GPIO ピンによるビットバンギングから生成された MDC クロック周波数で動作可能であり、大で 8.33 MHz ( クロック周期 = 120 ns) の MDC クロック周波数まで試験されています。8.33 MHzの試験条件は、MDIO ライン上の 1 つの KSZ9031MNX PHY に適用します (DVDDH 電源レールへの 1.0 kΩ プルアップ抵抗を使用 )。

表 7-6: MDC/MDIOタイミングパラメータ



tP MDC 周期 120 400 —

nstMD1

MDC 立ち上がりエッジまでのMDIO (PHY 入力 ) セットアップ時間

10 — —

tMD2MDC 立ち上がりエッジからのMDIO (PHY 入力 ) ホールド時間

10 — —

tMD3 MDC 立ち上がりエッジからの MDIO (PHY 出力 ) 遅延時間 0 — —


KSZ9031MNX
図 7-7: 電源投入 / 電源遮断 / リセットのタイミング
Note 1: 推奨する電源投入手順は、先にトランシーバ (AVDDH) およびデジタル I/O (DVDDH) 電圧を投入してから1.2 V コア (DVDDL、AVDDL、AVDDL_PLL) 電圧を投入します。1.2 V コア電圧を初に投入する必要がある場合、トランシーバおよびデジタル I/O 電圧に対する 1.2 V コア電圧の大リードタイムは 200 μs です。トランシーバ (AVDDH) およびデジタル I/O (DVDDH) 電源レールの間の電源投入順には特別な要件はありません。KSZ9031MNX に対する全ての電源電圧の投入波形は monotonic である事が必要です。

Note 2: MIIM (MDC/MDIO) インターフェイスの設定は、リセットのディアサート後に 100 μs 以上待機してから開始する必要があります。

Note 3: 推奨する電源遮断手順は、先に 1.2 V コア電圧を遮断してからトランシーバおよびデジタル I/O 電圧を遮断します。次の電源投入は、KSZ9031MNX への全ての電源電圧が 0.4 V を下回ってから実行する必要があります。また、電源遮断から電源投入までの間に 150 ms 以上の待機時間が必要です。

表 7-7: 電源投入 /電源遮断 /リセットのタイミングパラメータ



tVR 電源電圧立ち上がり時間 (monotonic である事 ) 200 — — µstSR リセットをディアサートするまでの電源電圧安定化時間 10 — — mstCS ストラップインピン設定のセットアップ時間 5 — —

nstCH ストラップインピン設定のホールド時間 5 — —

tRCリセットのディアサートからストラップインピン出力までの時間

6 — —

tPC 電源遮断から電源投入までの待機時間 150 — — ms

tSR

tCS tCH

tRC

SUPPLY VOLTAGES

RESET_N

STRAP-IN VALUE

STRAP-IN /OUTPUT PIN

CORE (DVDDL, AVDDL, AVDDL_PLL)

TRANSCEIVER (AVDDH), DIGITAL I/Os (DVDDH)

tVR

tPC

NOTE 1

NOTE 2

NOTE 3


KSZ9031MNX

8.0 リセット回路

以下に、推奨するリセット回路を示します。

リセットが電源によってトリガされる場合にKSZ9031MNXに電源投入するためのリセット回路を図 8-1に示します。

図 8-1: リセットが電源によってトリガされる場合のリセット回路

リセットが別のデバイス ( 例 : CPU、FPGA 等 ) によって駆動されるアプリケーション向けのリセット回路を図 8-2 に示します。パワーオンリセット時、R、C、D1 は monotonic な立ち上がりを提供し、KSZ9031MNX デバイスをリセットします。CPU/FPGA からの RST_OUT_N は、電源投入後にウォームリセットを提供します。

KSZ9031MNX と CPU/FPGA は同じデジタル I/O 電圧 (DVDDH) を基準とします。

図 8-2: CPU/FPGA リセット出力向けの推奨リセット回路

MIC826 電圧監視用 IC を使って KSZ9031MNX リセット入力を駆動するリセット回路を図 8-3 に示します。

DVDDH

D1: 1N4148

D1 R 10KKSZ9031MNX

RESET_N

C 10μF

DVDDH

KSZ9031MNXD1

R 10K

RESET_N

C 10μFD2

CPU/FPGA

RST_OUT_N

D1, D2: 1N4148


KSZ9031MNX
図 8-3: MIC826 電圧監視用 IC を使ったリセット回路
KSZ9031MNX MIC826Part

Number

RESET#

ResetThreshold

DVDDH = 3.3V, 2.5V, or 1.8V

RESET_N

DVDDHDVDDH

MIC826TYMT / 3.075VMIC826ZYMT / 2.315VMIC826WYMT / 1.665V


KSZ9031MNX

9.0 リファレンス回路 - LEDストラップインピン

LED2/PHYAD1 および LED1/PHYAD0 ストラップピンのプルアップおよびプルダウンリファレンス回路 (3.3 V および 2.5 V DVDDH 向け ) を図 9-1 に示します。

図 9-1: LED ストラップピンのリファレンス回路

DVDDH が 1.8 V の場合、LED 表示をサポートするには、多重化された PHYAD[1:0] ストラップピンが HIGH/LOW に正しくラッチされるようにするため、LED[2:1] ピンと LED インジケータの間に電圧レベルシフタが必要です。LEDインジケータを実装しない場合、PHYAD[1:0] ストラップピンには、1.8 V DVDDH への 10 kΩ プルアップ抵抗 ( 値「1」用 ) と、グランドへの 1.0 kΩ プルダウン抵抗 ( 値「0」用 ) だけが必要です。

LED PIN

220Ω10kΩPULL-UP

KSZ9031MNX

220ΩPULL-DOWN

KSZ9031MNXLED PIN

DVDDH = 3.3V, 2.5V

DVDDH = 3.3V, 2.5V

1k Ω


KSZ9031MNX

10.0 参照クロック - 接続と選定

水晶振動子または外部クロック源 ( オシレータ等 ) は、KSZ9031MNX に参照クロックを提供するために使います。KSZ9031MNX の全ての動作モードに対し、25 MHz の参照クロックを使います。

KSZ9031MNX は、水晶振動子 / クロックピン (XI、XO) に AVDDH 電源 ( アナログ 3.3 V、または、商用温度レンジ向けにのみアナログ 2.5 V) を使います。25 MHz 参照クロックを外部から供給する場合、XI 入力ピンでのクロックのピークツーピーク電圧 (VPP) 振幅は 2.5 V 以上 ( グランド基準 ) である事が必要です。VPP が 2.5 V より低い場合、直列容量性カプリングを推奨します。容量性カップリングにより、VPP 振幅は 1.5 V まで下げる事ができます。大 VPP振幅は 3.3 V +5% です。

図 10-1 に、KSZ9031MNX の XI ( ピン 61) および XO ( ピン 60) への参照クロックの接続方法を示します。表 10-1 に、参照クロックを選定するための基準を示します。

図 10-1: 25 MHz 水晶振動子 / オシレータ参照クロックの接続

11.0 内蔵 LDOコントローラ - MOSFETの選定

オプションの LDO コントローラを使ってコア電圧用に 1.2 V を生成する場合、以下の小要件を超える MOSFET を選定する必要があります。 • P チャンネル

• 500 mA ( 連続電流 ) • 3.3 V または 2.5 V ( ソース - 入力電圧 ) • 1.2 V ( ドレイン - 出力電圧 ) • 以下のレンジの VGS:

- (-1.2 ～ -1.5 V) @ 500 mA、3.3 V ソース電圧の場合

- (-1.0 ～ -1.1 V) @ 500 mA、2.5 V ソース電圧の場合

MOSFET の VGS は、MOSFET のカットオフしきい値電圧 VGS(th) ではなく、定電流飽和領域で動作している必要があります。

MOSFET のゲート入力に対する LDO コントローラ出力の駆動レンジは表 6-11 を参照してください。設計のリファレンスとして、アプリケーションノート『ANLAN206 – KSZ9031 Gigabit PHY Optimized Power Schemefor High Efficiency, Low-Power Consumption and Dissipation』を参照してください。

表 10-1: 25 MHZ水晶振動子 /参照クロックの選定基準

特性値

周波数 25 MHz周波数許容誤差 (max.) ±50 ppm

水晶振動子直列抵抗 (typ.) 40 Ωトータルピリオドジッタ ( ピークツーピーク ) <100 ps

22pF

22pFNC

XI

XO

XI

XO

25 MHz XTAL±50PPM

25 MHz OSC±50PPM


KSZ9031MNX

12.0 パルストランス - 接続と選定

1:1 のパルストランスがラインインターフェイスに必要です。FCC 要件を上回る条件を要求する場合、コモンモードチョークを内蔵したパルストランスを使います。チョークに続くオプションの単巻トランス段は、さらなるコモンモードノイズおよびシグナルの減衰を提供します。

KSZ9031MNX は電圧モード送信ドライバと終端抵抗を内蔵しています。電圧モードの実装により、送信ドライバはコモンモード電圧を 4 つの差動ペアに供給します。従って、KSZ9031MNX側の 4 つのパルストランスセンタータップピンは基板上のどの電源にも接続しません。センタータップピンは互いに接続せず、別々の 0.1 μF コモンモードコンデンサを介してグランドへ接続します。このように分離するのは、接続の速度モードによっては 4 つの差動ペアの間でコモンモード電圧が異なる可能性があるためです。

図 12-1 に、KSZ9031MNX 向けの代表的なギガビットパルストランス回路を示します。

図 12-1: 代表的なギガビットパルストランス回路

表 12-1 に、推奨するパルストランス特性を示します。

表 12-2 に、G-PHY チップ側に分離されたパルストランスセンタータップピンを備えた KSZ9031MNX 向けに使える互換シングルポートパルストランスの一覧を示します。

表 12-1: パルストランスの選定基準

パラメータ値試験条件

巻き数比 1 CT :1 CT —開回路インダクタンス (min.) 350 µH 100 mV、100 kHz、8 mA

挿入損失 (max.) 1.0 dB 0 MHz ～ 100 MHzHIPOT (min.) 1500 VRMS —

表 12-2: 互換シングルポート 10/100/1000パルストランス

メーカー製品番号オートトランス温度レンジパルストランス + RJ-

45Bel Fuse 0826-1G1T-23-F あり 0 ～ 70 あり

HALO TG1G-E001NZRL なし −40 ～ 85 なし

1

2

3

7

8

4

5

6

4 x 75 Ω

1000 pF / 2kVR

J-45

CO

NN

ECTO

RCHASSIS GROUND

(4x 0.1μF)

TXRXP_A

TXRXM_A

KSZ

9031

MN

X

SIGNAL GROUND

TXRXP_B

TXRXM_B

TXRXP_C

TXRXM_C

TXRXP_D

TXRXM_D


KSZ9031MNX

HALO TG1G-S001NZRL なし 0 ～ 70 なし

HALO TG1G-S002NZRL あり 0 ～ 70 なし

Pulse H5007NL あり 0 ～ 70 なし

Pulse H5062NL あり 0 ～ 70 なし

Pulse HX5008NL あり −40 ～ 85 なし

Pulse JK0654219NL あり 0 ～ 70 あり

Pulse JK0-0136NL なし 0 ～ 70 あり

TDK TLA-7T101LF なし 0 ～ 70 なし

Wurth/Midcom 000-7093-37R-LF1 あり 0 ～ 70 なし

表 12-2: 互換シングルポート 10/100/1000パルストランス (続き )

メーカー製品番号オートトランス温度レンジパルストランス + RJ-

45


KSZ9031MNX

13.0 パッケージ情報

Note: 新のパッケージ図面については、以下のウェブサイトにある「Microchip Packaging Specification(Microchip 社パッケージ仕様 )」を参照してください。 http://www.microchip.com/packaging

図 13-1: 64 ピン QFN 8x8 mm パッケージ (4.2x4.2 mm 露出バッドエリア付き )


KSZ9031MNX

図 13-2: 64 ピン QFN 8x8 mm パッケージ (6.5x6.5 mm 露出バッドエリア付き )



KSZ9031MNX

補遺 A: データシートの改訂履歴

表 A-2: 改訂履歴

リビジョンセクション / 図 / 項目改訂内容

DS00002096A (02-19-16)

—Micrel 社データシート KSZ9031MNX からMicrochip 社 DS00002096A へ転換しました。全体を通して文章の細かな変更を行いました。

Wake-On-LAN – カスタムパケット、期待する CRC1 および CRC2 レジスタ

期待する CRC の 2 つのバイトに対する「下位」および「上位」の意味を前バージョンとは逆に入れ替えました。

製品識別システムパッケージの露出パッドのサイズを明記しました。

パッケージ情報

銅線パッケージ ( 製品番号 : KSZ9031MNXCC、KSZ9031MNXIC) の情報を「64 ピン (8x8 mm) QFN、6.5x6.5 mm 露出パッドエリア付き」に訂正しました。これはデータシートの訂正であり、銅線パッケージそのものに変更はありません。

DS00002096B (05-24-16) 10.0 参照クロック - 接続と選定

25 MHz 参照水晶振動子 / クロックのジッタを明記しました。

KSZ9031MNX


Microchip 社のウェブサイト

Microchip 社はウェブサイト (www.microchip.com) でオンラインサポートを提供しています。このウェブサイトを通じて、お客様はファイルと情報を簡単に入手できます。インターネットブラウザから以下の内容がご覧になれます。

• 製品サポート – データシートとエラッタ、アプリケーションノートとサンプルプログラム、設計リソース、ユーザガイドとハードウェアサポート文書、新のソフトウェアと過去のソフトウェア

• 一般的技術サポート - よく寄せられる質問 (FAQ)、技術サポートのご依頼、オンラインディスカッショングループ、Microchip 社のコンサルタントプログラムおよびメンバーリスト

• ご注文とお問い合わせ - 製品セレクタと注文ガイド、新プレスリリース、セミナー / イベントの一覧、お問い合わせ先 ( 営業所 / 販売代理店 ) の一覧

顧客変更通知サービス

Microchip 社のお客様向け変更通知サービスは、お客様に Microchip 社製品の新情報をお届けするサービスです。ご興味のある製品ファミリまたは開発ツールに関する変更、更新、リビジョン、エラッタ情報をいち早くメールにてお知らせします。

Microchip社のウェブサイト (www.microchip.com)にアクセスし、[Customer Change Notification]からご登録ください。

カスタマサポート

Microchip 社製品をお使いのお客様は、以下のチャンネルからサポートをご利用になれます。

• 販売代理店

• 各地の営業所

• フィールドアプリケーションエンジニア (FAE)• 技術サポート

サポートは販売代理店にお問い合わせください。各地の営業所もご利用になれます。本書の後のページには各国の営業所の一覧を記載しています。

技術サポートは以下のウェブページからもご利用になれます。 http://microchip.com/support





KSZ9031MNX

製品識別システム

ご注文または製品の価格 / 納期に関しては、弊社または販売代理店までお問い合わせください。

デバイス : KSZ9031

インターフェイス : M = MII、GMII

パッケージ : NX = 64 ピン QFN

温度: C = 0 ～ +70 ( 商用温度レンジ )I = –40 ～ +85 ( 産業用温度レンジ )

ボンディングワイヤ: A = 金C = 銅

例 :a) KSZ9031MNXCA

MII、GMIIインターフェイス64ピンQFN (鉛フリー、4.2x4.2 mm露出パッド)商業用温度レンジ金線ボンディング

b) KSZ9031MNXCCMII、GMIIインターフェイス64ピンQFN (鉛フリー、6.5x6.5 mm露出パッド)商業用温度レンジ銅線ボンディング

c) KSZ9031MNXIAMII、GMIIインターフェイス64ピンQFN (鉛フリー、4.2x4.2 mm露出パッド)産業用温度レンジ金線ボンディング

d) KSZ9031MNXICMII、GMIIインターフェイス64ピンQFN (鉛フリー、6.5x6.5 mm露出パッド)産業用温度レンジ銅線ボンディング

製品番号 X XX

パッケージインターフェイス

デバイス

X

温度

X

ボンディングワイヤ

KSZ9031MNX






本書に記載されているデバイスアプリケーション等に関する

情報は、ユーザの便宜のためにのみ提供されているものであ

り、更新によって無効とされる事があります。お客様のアプ

リケーションが仕様を満たす事を保証する責任は、お客様に

あります。Microchip 社は、明示的、暗黙的、書面、口頭、法

定のいずれであるかを問わず、本書に記載されている情報に

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渡されません。

商標

Microchip 社の名称と Microchip ロゴ、dsPIC、FlashFlex、KEELOQ、KEELOQ ロゴ、MPLAB、PIC、PICmicro、PICSTART、PIC32 ロゴ、rfPIC、SST、SST ロゴ、SuperFlash、UNI/O は、

米国およびその他の国における Microchip TechnologyIncorporated の登録商標です。

FilterLab、Hampshire、HI-TECH C、Linear Active Thermistor、MTP、SEEVAL、Embedded Control Solutions Company は、

米国における Microchip Technology Incorporated の登録商標

です。

Silicon Storage Technologyは、その他の国におけるMicrochipTechnology Incorporated の登録商標です。

Analog-for-the-Digital Age、Application Maestro、BodyCom、

chipKIT、chipKIT ロゴ、CodeGuard、dsPICDEM、dsPICDEM.net、dsPICworks、dsSPEAK、ECAN、ECONOMONITOR、FanSense、HI-TIDE、In-Circuit Serial Programming、ICSP、Mindi、MiWi、MPASM、MPF、MPLAB 認証ロゴ、MPLIB、MPLINK、mTouch、Omniscient Code Generation、PICC、PICC-18、PICDEM、

PICDEM.net、PICkit、PICtail、REAL ICE、rfLAB、Select Mode、SQI、Serial Quad I/O、Total Endurance、TSHARC、UniWinDriver、WiperLock、ZENA、Z-Scale は、米国およびその他の国におけ

る Microchip Technology Incorporatedの登録商標です。

SQTP は、米国における Microchip Technology Incorporatedのサービスマークです。

GestICとULPPは、その他の国におけるMicrochip TechnologyGermany II GmbH & Co. & KG (Microchip TechnologyIncorporated の子会社 ) の登録商標です。

その他、本書に記載されている商標は各社に帰属します。

©2013, Microchip Technology Incorporated, Printed in theU.S.A., All Rights Reserved.

ISBN: 978-1-5224-0622-8

Microchip 社製デバイスのコード保護機能に関して次の点にご注意ください。

• Microchip 社製品は、該当する Microchip 社データシートに記載の仕様を満たしています。

• Microchip 社では、通常の条件ならびに仕様に従って使用した場合、Microchip 社製品のセキュリティレベルは、現在市場に流

通している同種製品の中でも最も高度であると考えています。

• しかし、コード保護機能を解除するための不正かつ違法な方法が存在する事もまた事実です。弊社の理解ではこうした手法は、

Microchip 社データシートにある動作仕様書以外の方法で Microchip 社製品を使用する事になります。このような行為は知的所

有権の侵害に該当する可能性が非常に高いと言えます。

• Microchip 社は、コードの保全性に懸念を抱くお客様と連携し、対応策に取り組んでいきます。

• Microchip 社を含む全ての半導体メーカーで、自社のコードのセキュリティを完全に保証できる企業はありません。コード保護

機能とは、Microchip 社が製品を「解読不能」として保証するものではありません。

コード保護機能は常に進歩しています。Microchip 社では、常に製品のコード保護機能の改善に取り組んでいます。Microchip 社

のコード保護機能の侵害は、デジタルミレニアム著作権法に違反します。そのような行為によってソフトウェアまたはその他の著

Microchip 社では、Chandler および Tempe ( アリゾナ州 )、Gresham( オレゴン州 ) の本部、設計部およびウェハー製造工場そしてカリフォルニア州とインドのデザインセンターが ISO/TS-16949:2009 認証を取得しています。Microchip 社の品質システムプロセスおよび手順は、PIC® MCU および dsPIC® DSC、KEELOQ® コードホッピングデバイス、シリアル EEPROM、マイクロペリフェラル、不揮発性メモリ、アナログ製品に採用されています。さらに、開発システムの設計と製造に関する Microchip 社の品質システムは ISO 9001:2000 認証を取得しています。

QUALITY MANAGEMENT SYSTEM CERTIFIED BY DNV

== ISO/TS 16949 ==


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