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Università di Napoli “Federico II”

Dipartimento di Ingegneria Elettronica e delle Telecomunicazioni

Sistemi Elettronici programmabili,

Ettore Napoli A.A. 2010-2011

Simple PLD (SPLD)

1

Sistemi Elettronici Programmabili

Simple (Small) PLD: SPLD

Ettore Napoli



Simple PLD (SPLD)

2

Sigle e Caratteristiche

Oltre all’acronimo SPLD:

PAL (Programmable Array Logic)

GAL (Generic Array Logic)

Sono le logiche più piccole ed economiche

Includono da 4 a 22 macrocelle con capacità complessiva < 1Kgate

Tecniche di programmazione:

EPROM (obsoleta)

EEPROM, FLASH





Simple PLD (SPLD)

3

PLA (Programmable Logic Array)

Realizza funzioni combinatorie espresse come somma di

mintermini

Parametri di una PLA:

Numero Ingressi (N)

Numero di Mintermini (M)

Numero uscite (P)

In generale: M < 2N non e’ possibile realizzare una

qualsiasi funzione logica degli N ingressi





Simple PLD (SPLD)

4

Es.: PLA con 4 ingressi, 5 mintermini, 3 usciteI1

I2

I3

I4

Y1

Y2

Y3

P1 P2 P3 P4 P5





Simple PLD (SPLD)

5

Schema Semplificato piani AND ed ORI1

I2

I3

I4

Y1

Y2

Y3

P1 P2 P3 P4 P5





Simple PLD (SPLD)

6

PLA programmata

I1

I2

I3

I4

Y1

Y2

Y3

P1 P2 P3 P4 P5

41323

413212

3243211

IIIIY

IIIIIY

IIIIIIY

5 mintermini distinti

I mintermini possono

essere condivisi fra più

uscite





Simple PLD (SPLD)

7

Tempo di propagazione PLARitardo di propagazione di una serie di stadi RC

Una buona approssimazione del ritardo è l'inverso del

"polo dominante" della rete





Simple PLD (SPLD)

8

Tempo di propagazione PLA"polo dominante"

somma delle costanti di tempo calcolate considerando una

capacità per volta e ponendo le altre come circuiti aperti

teq = CNR + CR(N-1)+CR(N-2)+…+CR

teq = RCN(N+1)/2 0.5 RCN^2





Simple PLD (SPLD)

9

Tempo di propagazione PLAVerifichiamo con delle simulazioni:

Simuliamo 1,2,4,8 stadi RC (Tp di uno stadio =0.7ns)





Simple PLD (SPLD)

10

Tempo di propagazione PLAIl tempo di propagazione cresce con il quadrato del

numero di stadi

Ritardi : 0.7ns, 2.2ns, 7.5ns, 27ns





Simple PLD (SPLD)

11

Tempo di propagazione PLA

1 2 3 4 5 6 7 80

5

10

15

20

25

30

35

40

45tempi di propagazione

numero di stadi

Il tempo di propagazione cresce con il quadrato del

numero di stadi

100

10-1

100

101

102

tempi di propagazione

numero di stadi





Simple PLD (SPLD)

12

Tempo di propagazione PLARitardo dei punti interni ad una serie di stadi RC





Simple PLD (SPLD)

13


1 2 3 4 5 6 7 80

5

10

15

20

25

30

35

40

45

Ritardo dei punti interni ad una serie di stadi RC

Il ritardo varia, ma possiamo approssimare che cresca

con il quadrato del numero degli stadi

100

10-1

100

101

102





Simple PLD (SPLD)

14


Il ritardo totale risulta:

Tp M2 + 4N2 + P2 + M2

# MOS programmabili:

2NM+PM=M(2N+P)

I1

I2

I3

I4

Y1

Y2

Y3

P1 P2 P3 P4 P5

M2

4 N2

M2

P2





Simple PLD (SPLD)

15

PAL: Solo il piano AND programmabile (piano OR fisso)

I1

I2

I3

I4

Y1 Y2 Y3

M2

4 N2

Il ritardo totale risulta:

Tp M2 + 4N2

# MOS programmabili:

2NM

Si perde in flessibilità





Simple PLD (SPLD)

16

PAL programmata

I1

I2

I3

I4

Y1 Y2 Y3

41323

413212

3243211

IIIIY

IIIIIY

IIIIIIY





Simple PLD (SPLD)

17

Logica in due passi (helpers)

Alcune uscite della PAL riutilizzate

come ingressi del piano AND.

Maggiore flessibilità.

Maggiore ritardo di propagazione.

I1

I2

I3

I4

Y1 Y2 Y3

Numero di mintermini tipico: compreso fra 8 e 16

Per realizzare funzioni più complesse: logica in due passi:

helper





Simple PLD (SPLD)

18

Esempio di logica in due passi

(helper)

414323212

3213213213211

IIIIIIIIY

IIIIIIIIIIIIY

I1

I2

I3

I4

Y1 Y2 Y3

x

32132131

3213213

IIIIIIYY

IIIIIIY





Simple PLD (SPLD)

19

Inversione programmabile dell’uscita

43212

3213213213211

IIIIY

IIIIIIIIIIIIY

I I I I Y 43212

Invece di Y2 calcoliamo:

un solo mintermine

I1

I2

I3

I4

Y1 Y2 Y3

+Vdd +Vdd +Vdd





Simple PLD (SPLD)

20

Esempio di Inversione programmabile dell’uscita

I1

I2

I3

I4

Y1 Y2 Y3

+Vdd +Vdd +Vdd

I1

I2

I3

I4

Y1 Y2 Y3

+Vdd +Vdd +Vdd

x xx

43212

3213213213211

IIIIY

IIIIIIIIIIIIY

I I I I Y 43212





Simple PLD (SPLD)

21

Terminali di I/O programmabili

I1

I2

I3

I4

Y1 Y2 Y3

Z1 Z2 Z3

+Vdd +Vdd +Vdd

E’ possibile utilizzare un pin come: Input, Output, I/O





Simple PLD (SPLD)

22

I1

I2

I3

I4

Y1 Y2 Y3 ( )input

Z1 Z2

+Vdd +Vdd +Vdd


Input





Simple PLD (SPLD)

23

I1

I2

I3

I4

Y1 Y2 Y3 ( )output/helper

Z1 Z2 Z3

+Vdd +Vdd +Vdd


Output





Simple PLD (SPLD)

24


Input/Output

I1

I2

I3

I4

Y1 Y2 Y3 ( )input/output

Z1 Z2 Z3

+Vdd +Vdd +Vdd

x





Simple PLD (SPLD)

25

La retroazione sulle uscite con i flip-flop

permette di realizzare macchine a stati,

contatori ecc.

I1

I2

I3

I4

Y1 Y2 Y3

D

Q

D

Q

Clock

PAL sequenziali





Simple PLD (SPLD)

26

Macrocelle di uscita

Elementi di una PAL: Matrice logica programmabile + Macrocelle

I1

I2

I3

I4

Y1 Y2

Z1 Z2

+Vdd +Vdd

D

Q

Clock

Y3

+Vdd

D

Q

Matricelogicaprogrammabile

Macrocelledi uscita

I1

I2

I3

I4

Y1 Y2 Y3

Clock

Matricelogica

programmabile

Macrocelledi uscita





Simple PLD (SPLD)

27

Esempio di macrocella di uscita

dalla matrice

programmabile

feedback verso la

matrice

programmabile

c1

c1,c0





Simple PLD (SPLD)

28

Macrocella in modalità combinatoria

c1=1

c0=0

c1=1

c0=1





Simple PLD (SPLD)

29

Macrocella in Modalità sequenziale

c1=0

c0=0c1=0

c0=1





Simple PLD (SPLD)

30

SPLD standard – 22V1011 pin di input

1 pin clock

10 pin di I/O

# mintermini

differente per le

varie uscite:

2 pin con 8 mint.

2 pin con 10 mint.

2 pin con 12 mint.

2 pin con 14 mint.

2 pin con 16 mint.

22 Tot

22V10





Simple PLD (SPLD)

31

SPLD standard – 22V10Pin Configuration

DIP package





Simple PLD (SPLD)

32

SPLD standard – 22V10DIP package



Plastic Leaded

Chip Carrier

Square Leadless

Chip Carrier



Simple PLD (SPLD)

33

SPLD standard – 22V10

Supply voltage 5V

Low power : 90mA – 130mA !!

CMOS Flash technology for electrical reprogrammability

Variable product term architecture. 5 pairs of product term sums are 8-10-12-14 and 16 product terms per output.

The PALCE 22V10 is optimized to the configurations found in a majority of applications.

Cypress PALCE22V10 include a synchronous preset and an asynchronous reset product term. These product terms are common to all macrocells, eliminating the need to dedicate standard product terms for initialization functions.





Simple PLD (SPLD)

34


The PALCE22V10, featuring programmable

macrocells and variable product terms, provides a

device with the flexibility to implement logic

functions in the 500- to 800-gate complexity.

Gate is a measure of digital circuit complexity

1 Gate = 1 NAND circuit





Simple PLD (SPLD)

35


Each of the 10 output may be configured as inputs on a temporary or permanent basis

functions up to 21 inputs and 1output, 12 inputs and 10 outputs

are possible. The 10 potential outputs are enabled using product

terms.

Any output con be configured as an output or input through the

use of individual product terms.

Each of these outputs is achieved through an individual programmable macrocell. Macrocells provide combinatorial or registered, inverting or non-inverting output.





Simple PLD (SPLD)

36


In a registered mode of operation, the output of the

register is fed back into the array, providing current status

information to the array.

Useful in control state machines.

In a combinational configuration, output or, if output is

disabled, the signal present on the I/O pin is made

available to the array.

Great flexibility provided by both programmable product

term control of the outputs and variable product terms





Simple PLD (SPLD)

37


Output Macrocell





Simple PLD (SPLD)

38


Maximum Ratings

Storage Temperature ...........................................................................–65°C to +150°C

Ambient Temperature with Power Applied.............................................–55°C to +125°C

Supply Voltage to Ground Potential (Pin 24 to Pin 12) ........................... –0.5V to +7.0V

DC Voltage Applied to Outputs in High Z State ...................................... –0.5V to +7.0V

DC Input Voltage.................................................................................... –0.5V to +7.0V

Output Current into Outputs (LOW) ..............................................................16 mA

DC Programming Voltage............................................................................... 12.5V

Latch-Up Current........................................................................................... >200 mA

Static Discharge Voltage (per MIL-STD-883, Method 3015) ........................... >2001V





Simple PLD (SPLD)

39

Modelli di Timing

Param. valore (ns)

Tpd 5.0

Tsu 3.0

Tco 4.0

Th 0

GAL22V10D





Simple PLD (SPLD)

40

Internal feedback

Param. valore (ns)

Tpd 5.0

Tsu 3.0

Tco 4.0

Th 0

Tcf 3.0

Tsu + Tco = 7ns

Tsu + Tcf = 6ns





Simple PLD (SPLD)

41

SPLD ALTERA “classic”





Simple PLD (SPLD)

42

Macrocelle ALTERA “classic”

8 termini prodotto per uscita

due termini prodotto aggiuntivi: uno per clear ed uno per clock / oe

Registri programmabili (D,T,JK), bypassabili in modalità combinatoria

Feedback selezionabile: all’ingresso dell’arraylogico può essere inviata l’uscita della macrocella o il segnale dal pin di I/O





Simple PLD (SPLD)

43

Selezione del Output Enable e del clock





Simple PLD (SPLD)

44

Configurazione del Feedback

EP690, EP910 hanno un feedback globale

L'uscita della macrocella (Q) o il segnale sul pin (I/O) tornano al

piano AND programmabile e possono raggiungere tutte le

macrocelle





Simple PLD (SPLD)

45

Configurazione del FeedbackLe EP1810 hanno due tipi di feedback

Quadrante

L'uscita della macrocella (Q) o il segnale sul pin (I/O) tornano ad un quadrante

del piano AND programmabile e possono raggiungere solo alcune macrocelle

Alcune macrocelle hanno feedback duale

L'uscita della macrocella torna in ingresso alle macrocelle dello stesso quadrante

Il pin di I/O torna in ingresso a tutte le macrocelle

Se non utilizzo il pin di I/O anche l'uscita della macrocella può tornare in ingresso

a tutte le macrocelle





Simple PLD (SPLD)

46

Protezione dell'IP (Intellectual Property)

Contain a programmable security bit

Controls access to data programmed into device

When the security bit is programmed the implemented

design cannot be copied or retrieved

Security bit is reset when device is erased





Simple PLD (SPLD)

47

Package





Simple PLD (SPLD)

48

Package





Simple PLD (SPLD)

49

Output drive characteristics





Simple PLD (SPLD)

50

Modelli di timing





Simple PLD (SPLD)

51

Modelli di Timing – 2





Simple PLD (SPLD)

52

Tecniche di programmazioneEPROM (obsoleta) (Cypress)

Tecnologia simile alle memorie EPROM standard

PLD programmati in un apposito device programmer

Alcune PLD EPROM-based sono cancellabili per esposizione a luce UV

(richiede package con finestra trasparente)

La maggior parte di EPROM-based SPLD/CPLDs sono in package

plastici, low-cost, e non possono essere cancellate

EEPROM / FLASH (Cypress, Lattice, ...)

Riprogrammabili in system (10.000 erase/write cycles)

Alcuni dispositivi (Lattice ispGAL) utilizzano lo standard IEEE 1149

(boundary scan) per programmazione (non richiede overvoltage)

Security bit: una volta programmato non consente la lettura

della configurazione interna del PLD





Simple PLD (SPLD)

53

Struttura Interna - EPROM

Matrice programmabile EPROM

Floating gate Avalanche-injection MOS

Programmazione: iniezione di elettroni‘caldi’ (aumenta Vt vista dalla select gate)

Cancellazione: UV





Simple PLD (SPLD)

54

Struttura Interna - EEPROM

Matrice programmabile EEPROM

Floating gate Tunnel Oxide

Programmazione: Tunneling Fowler e

Nordheim





Simple PLD (SPLD)

55

Dissipazione di potenza in PLD

Pd statica elevata (Icc = 100mA Lattice GAL22V10 @3.3V 10MHz)

PLD low-power (Zero-power GAL Lattice) (ALTERA turbo-bit)

Input transition detection per entrare in modalità zero-power

(Icc 100mA)

Tempo di propagazione molto maggiore se si parte da condizione di

stand-by

Quando il turbo-bit non è settato il

dispositivo entra in stand-by se non si

hanno transizioni in ingresso da più di

100ns





Simple PLD (SPLD)

56

Riepilogo

Strutture PAL (piano AND programmabile – piano or fisso)

Logiche in due passi – inversione programmabile

dell’uscita

Macrocelle di uscita programmabili

SPLD commerciali

Modelli di timing

Tecniche di programmazione

fine.



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