Reliability Characteristics of a Package-on-Package with...

J. Microelectron. Packag. Soc., 23(3), 43-49 (2016) http://dx.doi.org/10.6117/kmeps.2016.23.3.043

Print ISSN 1226-9360 Online ISSN 2287-7525

43

온도/습도 시험, 온도 싸이클링 시험 및 고온유지 시험에 따른

Package-on-Package의 신뢰성

박동현·오태성†

홍익대학교 공과대학 신소재공학과

Reliability Characteristics of a Package-on-Package with Temperature/Humidity Test,

Temperature Cycling Test, and High Temperature Storage Test

Donghyun Park and Tae Sung Oh†

Department of Materials Science and Engineering, Hongik University, 94, Wausan-ro, Mapo-gu, Seoul 04066, Korea

(Received September 12, 2016: Corrected September 22, 2016: Accepted September 27, 2016)

초 록: 박형 package-on-package에 대해 T/H (temperature/humidity) 시험, TC (temperature cycling) 시험과 HTS

(high temperature storage) 시험을 사용하여 신뢰성을 분석하였다. T/H 시험은 85oC/85%의 조건으로 500시간, TC 시험

은 –40~100oC의 조건으로 1000회, HTS 시험은 155oC의 조건으로 1,000시간 범위에서 평가하였다. 폴리이미드 써멀테

이프를 사용하여 제작한 24개의 package-on-package (PoP) 시편에 대해 신뢰성 시험 전에 측정한 솔더접속 배선의 평균

저항은 0.56±0.05 Ω이었으며, 24개 시편에서 모두 유사한 값이 측정되었다. 500시간까지의 T/H 시험, 1000회의 TC 시

험 및 1,000시간까지의 HTS 시험후에도 솔더 접속부의 오픈 불량은 발생하지 않았다.

Abstract: Reliability characteristics of thin package-on-packages were evaluated using T/H (temperature/humidity) test

at 85oC/85% for 500 hours, TC (temperature cycling) test at –40~100oC for 1,000 cycles, and HTS (high temperature

storage) test at 155oC for 1,000 hours. The average resistance of the solder-bump circuitry between the top and bottom

packages of 24 package-on-package (PoP) samples, which were processed using polyimide thermal tape, was 0.56±0.05

Ω and quite similar for all 24 samples. Open failure of solder joints did not occur after T/H test for 500 hours, TC test

for 1,000 cycles, and HTS test for 1,000 hours, respectively.

Keywords: Package-on-package, warpage, reliability

1. 서 론

휴대성이 기기 성능을 좌우하는 가장 중요한 인자들 중

의 하나로 작용하는 모바일 기기에 적용하기 위한 반도

체 패키징을 위해 through-Si-via (TSV), system-in-package

(SiP), package-on-package (PoP)와 같은 삼차원 적층 패키

징 기술들이 활발히 연구되고 있다.1-5) 이들 삼차원 패키

징 기술중에서 PoP 기술은 기존에 개별적으로 성능이 검

증된 다양한 상부 패키지와 하부 패키지를 적층하여 조

합하여 새로운 성능을 갖는 제품 생산이 가능하며, 상부

패키지와 하부 패키지들을 미리 개별적으로 테스트하여

known good die (KGD) 패키지들을 선별하여 사용하는 것

이 가능하다. 따라서 bare 칩들을 적층하여 일체화 하는

TSV 기술에 비해 다양한 기능의 소자를 구현할 수 있으

며, 새로운 제품에 대한 개발시간이 짧고 개발비용이 저

렴하며 최종 패키지 제품의 수율을 높일 수 있는 장점이

있다.1-9)

PCB 기판, 반도체 칩, 에폭시 몰딩(EMC)과 같이 여러

가지 재료들로 구성되는 반도체 패키지에서는 각 재료들

의 열팽창계수 차이에 의한 열응력에 의해 warpage가 발

생하며, 패키지의 두께가 얇아질수록 warpage가 심하게

발생하게 된다. 상부 패키지와 하부 패키지를 적층하여

이루어지는 PoP에서는 적층에 따른 두께 증가를 최소화

하기 위해 상부 패키지와 하부 패키지의 두께를 단칩 패

키지로 사용할 때보다 더 얇게 제작하여야 한다. 그러나

칩과 기판 등 패키지를 구성하는 재료들의 두께가 점점

†Corresponding authorE-mail: [email protected]

© 2016, The Korean Microelectronics and Packaging Society

This is an Open-Access article distributed under the terms of the Creative Commons Attribution Non-Commercial License(http://creativecommons.org/licenses/by-nc/3.0) which permits unrestricted non-commercial use, distribution, and reproduction in any medium, provided the original work isproperly cited.

44 박동현·오태성

마이크로전자 및 패키징학회지 제23권 제3호 (2016)

더 얇아짐에 따라 이들로 구성된 상부 및 하부 패키지의

warpage가 더 심하게 발생하여 상부 패키지와 하부 패키

지 사이 또는 마더보드와 PoP 사이에서 솔더접속 불량에

의한 신뢰성 저하의 원인으로 작용하게 된다.10)

본 연구에서는 PoP의 신뢰성에 대한 기초연구로서 상

부 패키지와 하부 패키지 및 이들을 적층한 PoP 시편을

제작한 후, 온도/습도(temperature/humidity: T/H) 시험, 온

도 싸이클링(temperature cycling: TC) 시험 및 고온유지

(high temperature storage: HTS) 시험에 따른 신뢰성을 분

석하였다.

2. 실험 방법

본 연구에서 사용한 PoP 공정용 상부 패키지와 하부 패

키지의 제작방법은 이전에 발표된 논문에 자세히 기술되

어 있다.1) PoP 상부 패키지용 기판(이하 상부 기판이라

칭함)과 하부 패키지용 기판(이하 하부 기판이라 칭함)의

윗면과 밑면 사진 및 단면 주사전자현미경 사진들을 각

기 Fig. 1(a)-(c) 및 (d)-(f)에 나타내었다. 상부 기판과 하

부 기판들은 모두 크기 14 mm × 14 mm, 두께 100 µm인

PCB 기판을 사용하여 제작하였는데, 기판 core는 60 µm

두께의 BT (bismalemide-triazine)를 사용하였으며 core 상

부와 하부에 각기 15 µm 두께의 Cu 층으로 회로 패턴을

형성하였다. 그런 다음 솔더볼 리플로우 공정중에 솔더

의 퍼짐을 막기 위한 솔더 레지스트 층을 20 µm 두께로

형성하여 기판의 전체 두께가 100 µm가 되도록 하였다.

Fig. 1(b) 및 (d)와 같이 상부 기판의 하부 모서리와 하부

기판의 상부 모서리에는 솔더볼을 사용한 PoP 적층공정

을 위해 직경 250 µm, 간격 500 µm의 solder resist (SR) 오

픈 패턴을 형성하였다.

두께 550 µm인 Si 웨이퍼를 양면 chemical-mechanical-

polishing (CMP) 공정으로 40 µm 두께로 thinning 한 후,

dicing saw를 사용하여 7 mm × 7 mm 크기로 절단하여 die

attach film (DAF) 본딩용 Si 칩을 제작하였다.1) Si 칩에

DAF를 부착하고 PCB 기판에 배열한 후 130oC에서 9.8

N의 하중을 가하면서 30분 유지하여 DAF 접착층을 경화

시켜 칩을 상부 기판과 하부 기판에 본딩하였다. 칩 실장

을 완료한 상부 기판과 하부 기판을 각기 EMC 몰딩용 지

그에 장입하고 200oC에서 9.8 N의 하중을 가하면서 1시

간 유지한 후 상온으로 냉각하여 상부 패키지와 하부 패

키지를 제작하였다. 상부 패키지의 EMC 몰드는 13 mm

× 13 mm 크기에 250 µm 두께이며, 하부 패키지의 EMC

몰드는 8 mm × 8 mm 크기에 150 µm 두께였다.1)

상기와 같은 상부 패키지와 하부 패키지를 적층하여

PoP를 형성하기 위해 우선 상부 패키지 바닥면의 솔더볼

패드에 325µm 직경의 SAC302 (96.8% Sn-3.0%Ag-0.2%Cu)

무연솔더볼을 부착하였다. 실험실에서 pick-and-place와

같은 솔더볼 실장 전용장비를 사용하기 어렵기 때문에,

본 연구에서는 폴리이미드 기반의 고온/난연용 PI-1388

써멀테이프를 사용하여 솔더볼 부착공정을 진행하였다.

폴리이미드 써멀테이프의 유리천이 개시온도와 종료온

도는 각기 539oC와 560oC이며 열분해 온도는 320oC 이상

으로,11) 솔더 리플로우 온도인 250oC보다 높아 솔더 리플

로우시 손상을 방지할 수 있다. 오프닝(opening)들에 솔

더볼들을 장입한 메탈 마스크에 폴리이미드 써멀테이프

를 붙인 후 떼어내어, Fig. 2(a)와 같이 솔더볼들을 써멀

Fig. 1. (a) Top-surface picture, (b) bottom-surface picture and (c) cross-sectional SEM micrograph of the top substrate, and (d) top-surface

picture, (e) bottom-surface picture and (f) cross-sectional SEM micrograph of the bottom substrate.1)

Fig. 2. (a) Image of solder balls transferred to polyimide (PI)

thermal tape and (b) image of top package with solder balls

bonded by solder reflow.

온도/습도 시험, 온도 싸이클링 시험 및 고온유지 시험에 따른 Package-on-Package의 신뢰성 45

J. Microelectron. Packag. Soc. Vol. 23, No. 3 (2016)

테이프에 전사하여 부착하였다. 솔더볼들이 전사된 폴리

이미드 써멀테이프를 상부 패키지 바닥면의 솔더볼 패드

에 배열하고 260oC에서 2분간 유지하여 솔더볼들을 리플

로우 한 후 써멀테이프를 제거함으로써 Fig. 2(b)와 같이

상부 패키지 패드에 솔더볼들을 접합시켰다.

본 연구에서는 상부 패키지를 하부 패키지에 적층하는

PoP 공정에도 폴리이미드 써멀테이프를 적용하였다. Fig.

3(a)와 같이 유리판 위에 하부 패키지를 접착하여 고정시

킨 후, 60% H2SO4, 계면활성제, 증류수를 12%:10%:78%

비율로 혼합한 세척제를 사용하여 하부 패키지 솔더볼 패

드의 산화막을 제거하였다. Fig. 3(b)와 같이 솔더볼들이

접합된 상부 패키지에서 EMC가 몰딩된 윗면에 폴리이

미드 써멀테이프를 붙인 후, 기판의 아래 면에 있는 솔더

볼들에 플럭스를 도포하였다. Fig. 3(c)와 같이 상부 패키

지의 솔더볼들을 하부 패키지의 솔더볼 패드에 배열한 후,

상부 패키지에 붙어 있는 폴리이미드 써멀테이프를 유리

판에 붙여 상부 패키지를 하부 패키지 위에 고정하였다.

그런 다음 Fig. 3(d)와 같이 추가의 써멀테이프를 사용하

여 상부 패키지와 하부 패키지들을 단단히 고정하고, 1

N의 힘을 가하면서 260oC에서 2분간 유지하여 솔더볼을

리플로우한 후 써멀테이프를 제거하고 유리판에서 떼어

내어 PoP 시편을 완성하였다.

상기와 같은 방법으로 형성한 PoP 시편들을 사용하여

T/H 시험, TC 시험 및 HTS 시험을 진행하였다. T/H 시험

은 85oC/85%의 조건으로 500시간, TC 시험은 –40~100oC

의 조건으로 1,000회, HTS 시험은 155±2oC의 조건으로

1,000시간 평가하였다.12) T/H 시험시 바이어스 전압은 가

하지 않았다. 장시간 신뢰도의 평가를 위해 평가 조건의

1/4 분기가 되는 시간마다 상부 패키지와 하부 패키지가

접합된 PoP 솔더 접속부들을 연결하는 배선(이하 솔더접

속 배선이라 칭한다)의 저항을 측정하고 솔더 접속부의

단면을 관찰하였다. PoP 시편에서 상부 패키지와 하부 패

키지 사이의 솔더접속 배선은 152개의 솔더범프와 304개

의 Cu 패드로 구성되어 있다.

3. 결과 및 고찰

Fig. 4에 상부 패키지와 하부 패키지 및 이들을 적층하

여 형성한 PoP 시편의 사진들을 나타내었다. 상기와 같

은 상부 패키지와 하부 패키지들의 온도에 따른 warpage

거동을 분석한 결과, 상부 패키지와 하부 패키지의

warpage 거동이 크게 다르며 또한 PCB 기판 자체의 심한

warpage 편차에 기인하여 동일한 패키지에서도 warpage

편차가 크게 발생한다고 보고되었다.1) 상부 패키지와 하

부 패키지가 서로 다른 warpage 거동을 나타내는 경우 이

들을 서로 적층하여 PoP 시편을 만드는 것이 어려울 수

있다. 그러나 본 연구에서는 폴리이미드 써멀테이프를 사

용하여 상부 패키지와 하부 패키지를 서로 고정하고 솔

더볼 리플로우를 진행함으로써, 상부 패키지와 하부 패

키지의 서로 다른 warpage 거동의 발생을 억제하여 Fig.

4(d)의 PoP 단면 주사전자현미경 사진에서 볼 수 있는 바

와 같이 상부 패키지와 하부 패키지가 솔더 리플로우에

의해 잘 접합된 PoP 시편을 실험실적으로 제작하는 것이

가능하였다.

500시간까지의 T/H 시험에 따른 PoP 솔더접속 배선의

저항 변화를 Fig. 5에 나타내었으며, 솔더 접속부의 단면

주사전자현미경 사진을 Fig. 6에 나타내었다. 저항 측정

과 단면 관찰은 시험조건의 1/4 분기인 125, 250, 375, 500

시간에서 이루어졌다. 이들 결과에서와 같이 500시간까

지의 T/H 시험시 PoP 솔더 접속부의 오픈 불량은 발생하

지 않았다. 신뢰성 시험전 24개 시편에서 측정한 솔더접

속 저항의 평균값은 0.56±0.05 Ω으로, 24개 시편이 거의

동일한 저항값을 나타내었다. T/H 시험시간에 따라 배선

저항이 서서히 증가하는 경향을 나타내었으며, 500시간

의 T/H 시험후 0.7 Ω의 저항을 나타내었다. Fig. 6에서와

같이 500시간까지의 T/H 시험후 솔더 접속부에서 미세

Fig. 3. Images of (a) bottom package attached to a glass plate, (b)

top package where PI thermal tape was sticked, (c) bottom

and top packages aligned and attached together on the

glass plate using the PI thermal tape, and (d) bottom and

top packages further fixed using additional PI thermal tape.

Fig. 4. Images of (a) top package, (b) bottom package, (c) PoP

sample, and (d) cross-sectional scanning electron micrograph

of the PoP sample.



구조의 변화는 관찰되지 않았다.

-40~100oC의 온도 싸이클을 1,000회까지 인가하며 측

정한 PoP 솔더접속 배선의 TC 시험횟수에 따른 저항 변

화와 솔더 접속부의 단면 주사전자현미경 사진을 각기

Fig. 7과 Fig. 8에 나타내었다. 시험 조건의 1/4 분기인 250,

500, 750, 1,000 회에서 저항을 측정하였으며 단면 미세

구조를 관찰하였다. 이 결과에서와 같이 1,000회의 TC 후

에도 솔더 접속부의 오픈 불량은 발생하지 않았다. T/H

시험결과와 마찬가지로 TC 회수가 증가함에 따라 솔더

배선 저항이 약간 증가하는 경향을 나타내었으며, TC 시

험전 0.56 Ω 이었던 솔더접속 배선의 저항이 1,000회 TC

인가 후 0.7 Ω로 증가하였다. Fig. 8에서와 같이 1,000회

까지의 TC 시험후 솔더 접속부에서 미세구조의 변화는

관찰되지 않았다.

155oC에서 수행한 HTS 시험시간에 따른 솔더접속 배

선의 저항 변화와 솔더 접속부의 단면 사진을 각기 Fig.

9와 Fig. 10에 나타내었다. 저항 측정과 단면 미세구조 관

찰은 시험조건의 1/4 분기인 250, 500, 750, 1,000시간이

되는 시점에서 이루어졌다. 이 결과에서와 같이 1,000시

간까지 HTS 시험에 의한 솔더 접속부의 오픈 불량은 발

생하지 않았다. HTS 시험전 0.56 Ω인 솔더접속 배선저항

이 HTS 시험시간에 따라 약간씩 증가하는 경향을 나타

내었으며, 1,000시간의 HTS 시험 후 0.7 Ω의 저항이 측

정되었다. Fig. 10에서와 같이 1,000시간까지 HTS 시험에

따른 솔더 접속부에서 오픈 파단과 같은 형상 변화는 관

찰되지 않았다.

신뢰성 시험전의 시편과 각기 500시간의 T/H 시험,

Fig. 5. Resistance of the PoP as a function of T/H test time.

Fig. 6. Cross-sectional scanning electron micrographs of PoPs

after T/H test for (a) 125 hrs, (b) 250 hrs, (c) 375 hrs, and

(d) 500 hrs.

Fig. 7. Resistance of the PoP as a function of TC cycles.


after TC tests for (a) 250 cycles, (b) 500 cycles, (c) 750

cycles, and (d) 1,000 cycles.

Fig. 9. Resistance of the PoP as a function of HTS time.



1,000회의 TC 시험 및 1,000시간의 HTS 시험을 완료한

시편들에서 관찰한 솔더/Cu 패드 계면의 미세구조를 Fig.

11에 나타내었다. 신뢰성 시험전 시편과 비교하여 T/H 시

험, TC 시험 및 HTS 시험 후 관찰한 시편의 솔더/Cu 패

드 계면에서 금속간 화합물이 성장하였음을 관찰할 수 있

다. T/H 시험과 TC 시험후의 시편들과 비교하여 HTS 시

험후의 시편에서 금속간 화합물이 가장 많이 성장한 것

이 관찰되었는데 이는 각 신뢰성 시험의 온도와 유지시

간의 차이(T/H 시험온도 및 유지시간: 85oC, 500시간, TC

시험 최대온도: 100oC, HTS 온도 및 유지시간: 155oC,

1,000시간)에 기인한다.

T/H 시험, TC 시험과 HTS 시험 중에서 솔더/Cu 계면

에서 금속간 화합물의 성장이 가장 활발히 발생한 HTS

시험시편에 대해 HTS 시간에 따른 솔더 접속부의 단면

미세구조를 관찰하였으며, 그 결과를 Fig. 12에 나타내었

다. 솔더/Cu 계면에 Cu3Sn 금속간 화합물이 planar한 형

태로 형성되었으며, Cu3Sn와 솔더 사이에 Cu6Sn5 금속간

화합물이 scallop 형태로 형성되었다.13-16) Sn-Ag계 무연

솔더 내부에 Ag3Sn 상이 형성된다는 보고와 같이,17) SAC

솔더 내부에 Ag3Sn 상이 형성되어 있는 것이 관찰되었다.

750시간의 HTS 시험 후 관찰한 시편을 제외하고는 HTS

시험시간의 증가에 따라 Cu3Sn과 Cu6Sn5 금속간 화합물

들의 두께가 성장한 것을 관찰할 수 있다. 750시간 시험

시편을 다른 시편들과 비교시 이런 경향이 뚜렷이 나타

나지 않은 이유는 시편에 따른 편차가 특히 750시간 시

험시편에서 크게 발생하였기 때문으로 생각된다. Fig.

11(d)에 나타낸 HTS 시험을 1,000시간 진행한 시편에서

는 Cu/Cu3Sn 계면이나 Cu3Sn 내부에서 다수의 void가 관

찰되었다. 이와 같은 void는 장시간 HTS 시험이 진행됨

에 따라 Cu와 Sn의 불균일한 확산속도로 인해 Cu/Cu3Sn

계면이나 Cu3Sn에서 발생하는 Kirkendall void이다.

Kirkendall void가 증가함에 따라 솔더 접합부의 면적이

감소되어 접속저항이 증가하게 되며 또한 솔더 접합부의

기계적 신뢰성, 특히 drop 특성을 저하시키는 것으로 보

고되고 있다.18,19)

본 연구에서 사용한 상부 패키지와 하부 패키지용 PCB

기판의 warpage를 분석한 결과 PCB 기판들간에 심한

warpage 편차가 발생하였으며, 이들을 사용하여 형성한

상부 패키지와 하부 패키지들에서도 심한 warpage 편차

가 나타난다고 보고되었다. PCB 기판은 폴리머 레진, 필

러와 유리직물 그리고 Cu 플레이트로 구성되어 있는 복

합체이다. 이들 구성 재료들 중에서 폴리머 수지는 점탄

성 거동을 보이는데, 레진의 점탄성 특성과 레진을 보강

하기 위해 첨가된 필러의 탄성 특성 사이의 복잡한 상호

작용은 PCB의 최종 형태에 영향을 줄 수 있는 잔류응력

을 발생시킨다.20,21) 또한, PCB의 build-up 과정에서 에칭,

Cu 플레이팅, 세척 등의 습식공정과 베이킹, 큐어링, 건

조 등의 열공정을 반복하게 되는데 이때 각 물질들의 열

팽창계수 차이에 의해 발생한 잔류응력에 기인하여

warpage가 발생하게 된다.22,23) 따라서 패키징 공정을 진

행하기 전의 PCB 기판 자체에서 발생한 warpage 차이로

인해 동일한 종류의 기판을 사용한 패키지일지라도 시편

마다 warpage 거동이 달라질 수 있다. 심한 warpage 편차

를 나타내는 상부 패키지와 하부 패키지로 PoP를 적층시

상부 패키지와 하부 패키지의 warpage 발생을 제어하지

않으면서 솔더 리플로우 공정을 진행하면 시편에 따른 솔

더접속 저항의 심한 편차가 발생하게 된다. 그러나 본 연

구에서는 큰 warpage 편차를 갖는 상부 패키지와 하부 패

키지를 적층하여 형성한 24개의 PoP 시편들에서 측정한

솔더접속 배선저항은 0.56±0.05 Ω으로 24개 시편에서 모

두 매우 유사한 값이 측정되었다. 이와 같은 이유는 폴리


after HTS test time for (a) 250 hrs, (b) 500 hrs, (c) 750

hrs, and (d) 1,000 hrs.

Fig. 11. Cross-sectional scanning electron micrographs of PoP

solder interface (a) before reliability test and after (b) T/

H test for 500 hrs, (c) TC test for 1000 cycles, and (d)

HTS test for 1,000 hrs.

Fig. 12. Cross-sectional scanning electron micrographs of PoP

solder interfaces after HTS test time for (a) 250 hrs, (b)

500 hrs, (c) 750 hrs, and (d) 1,000 hrs.



이미드 써멀테이프를 사용하여 상부 패키지와 하부 패키

지를 서로 단단히 고정하고 솔더 리플로우를 진행함으로

써, 솔더 리플로우 공정중에 발생할 수 있는 상부 패키지

와 하부 패키지의 서로 다른 warpage 발생을 억제하였기

때문으로 판단된다. Figs. 6, 8, 10에서 관찰한 솔더 접속

부의 높이는 165~230 µm 범위로 시편마다 약간의 차이

가 발생하였다. 이와 같은 시편에 따른 솔더 접속부의 높

이 차이는 본 연구에서 warpage 방지기술을 lab scale로

구현하기 위해 상부와 하부 패키지들을 폴리이미드 써멀

테이프를 사용하여 수작업으로 유리판에 접착/고정시키

는 공정에서 오차가 발생한 것으로 판단된다. 이와 같은

공정오차를 최소화할 수 있도록 공정기술을 보완하면 폴

리이미드 써멀테이프를 이용한 PoP 적층공정으로 더욱

균일한 PoP 시편들을 만드는 것이 가능할 것이다.

4. 결 론

상부 패키지와 하부 패키지 및 이들을 적층한 PoP 시

편을 제작하여 T/H 시험, TC 시험 및 HTS 시험에 따른

장시간 신뢰성을 분석하였다. PCB 기판의 심한 warpage

편차에 기인하여 상부 패키지와 하부 패키지에서 warpage

편차가 심하게 발생하였으나, 폴리이미드 써멀테이프를

사용하여 상부 패키지와 하부 패키지를 서로 고정하고 솔

더볼 리플로우를 진행함으로써, 상부 패키지와 하부 패

키지 사이의 솔더접합 특성이 균일한 PoP 시편을 제작하

는 것이 가능하였다. 24개의 PoP 시편에서 측정한 솔더

접속 배선의 평균저항은 0.56±0.05 Ω으로 24개 시편이 모

두 매우 유사한 값을 나타내었다. 500시간까지의 T/H 시

험, 1,000회의 TC 시험 및 1,000시간까지의 HTS 시험후

에도 솔더 접속부의 오픈 불량은 발생하지 않았으며, 솔

더접속 배선저항이 0.56 Ω에서 0.7 Ω으로 증가하였다.

감사의 글

본 연구는 미래창조과학부 및 정보통신기술진흥센터의

정보통신·방송 연구개발 사업의 일환인 형태변형이 가능

하고 신체 탈착이 편리한 착용형 디바이스 및 UI/UX 개

발(과제번호: B0101-16-0420)과 한국연구재단의 과학기

술 국제화 사업의 지원(과제번호: 2011-0030492)에 의해

수행되었습니다.

References

1. D. H. Park, S. J. Shin, S. G. Ahn and T. S. Oh, “Warpage

Analysis for Top and Bottom Packages of Package-on-Pack-

age Processed with Thin Substrates”, J. Microelectron. Packag.

Soc., 22(2), 61 (2015).

2. J. L. Leila, “Numerical Analysis of Thermomechanical Reli-

ability of Through Silicon Vias (TSVs) and Solder Intercon-

nects in 3-dimensional Integrated Circuits”, Microelectron.

Eng., 87(2), 208 (2010).

3. D. H. Park, D. M. Jung and T. S. Oh, “Warpage Character-

istics Analysis for Top Packages of Thin Package-on-Pack-

ages with Progress of Their Process Steps”, J. Microelectron.

Packag. Soc., 21(2), 65 (2014).

4. N. Vijayaragavan, F. Carson and A. Mistry, “Package on Pack-

age Warpage - Impact on Surface Mount Yields and Board

Level Reliability”, Proc. 58th Electronic Components and

Technology Conference (ECTC), Lake Buena Vista, 389,

IEEE Components, Packaging and Manufacturing Technol-

ogy Society (CPMT) (2008).

5. H. Eslampour, Y. C. Kim, S. W. Park, T. and W. Lee, “Low

Cost Cu Column fcPoP Technology”, Proc. 62nd Electronic

Components and Technology Conference (ECTC), San Diego,

871, IEEE Components, Packaging and Manufacturing Tech-

nology Society (CPMT) (2012).

6. F. Roa, “Very Thin PoP and SIP Packaging Approaches to

Achieve Functionality Integration prior to TSV Implementa-

tion”, Proc. 64th Electronic Components and Technology

Conference (ECTC), Orlando, 1656, IEEE Components,

Packaging and Manufacturing Technology Society (CPMT)

(2014).

7. C. G. Kim, H. S. Choi, M. S. Kim and T. S. Kim, “Packaging

Substrate Bending Prediction due to Residual Stress”, J.

Microelectron. Packag. Soc., 20(1), 21 (2013).

8. J. Zhao, Y. Luo, Z. Huang and R. Ma, “Effects of Package

Design on Top PoP Package Warpage”, Proc. 58th Electronic

Components and Technology Conference (ECTC), Lake

Buena Vista, 1081, IEEE Components, Packaging and Man-

ufacturing Technology Society (CPMT) (2008).

9. C. H. Chien, Y. C. Chen, Y. T. Chio, T. Chen, C. C. Hsieh,

J. J. Yan, W. Z Chen and Y. D. Wua, “Influences of the Mois-

ture Absorption on PBGA Package’s Warpage during IR

Reflow Process”, Microelectron. Reliab., 43(1), PI-1388131

(2003).

10. M. J. Yim, R. Strode, R. Adimula, J. J. Zhang and C. Yoo,

“Ultra Thin Top Package using Compression Mold: Its Warp-

age Control”, Proc. 61st Electronic Components and Technol-

ogy Conference (ECTC), Lake Buena Vista, 1141, IEEE

Components, Packaging and Manufacturing Technology Soci-

ety (CPMT) (2011).

11. http://www.standardsys.co.kr/main/img/VTEC_1388_Liq-

uid_110706.pdf

12. JESD22-A101C, “Steady State Temperature Humidity Bias

Life Test”, JEDEC Solid State Technology Association, Elec-

tronic Industries Alliance, Arlington (1997).

13. JESD22-A104D, “Temperature Cycling”, JEDEC Solid State

Technology Association, Electronic Industries Alliance, Arling-

ton (2009).

14. JESD22-A103C, “High Temperature Storage Life”, JEDEC

Solid State Technology Association, Electronic Industries

Alliance, Arlington (2004).

15. R. A. Gagliano and M. E. Fine, “Thickening Kinetics of Inter-

facial Cu6Sn5 and Cu3Sn Layers during Reaction of Liquid

Tin with Solid Copper”, J. Electron. Mater. 32, 12 (2003).

16. T. Y. Lee, W. J. Choi, K. N. Tu, J. W. Jang, S. M. Kuo, J.

K. Lin, D. R. Frear, K. Zeng and J. K. Kivilahti, “Morphol-

ogy, Kinetics, and Thermodynamics of Solid-State Aging of

Eutectic SnPb and Pb-free Solders (Sn–3.5 Ag, Sn–3.8 Ag–

0.7 Cu and Sn–0.7 Cu) on Cu”, J. Mater. Res., 17, 2 (2002).



17. J. S. Ha, T. S. Oh and K. N. Tu, “Effect of Supersaturation

of Cu on Reaction and Intermetallic Compound Formation

between Sn–Cu Solder and Thin Film Metallization”, J.

Mater. Res., 18, 2109 (2003).

18. J. W. Yoon and S. B. Jung, “Effect of Isothermal Aging on

Intermetallic Compound Layer Growth at The Interface

between Sn-3.5 Ag-0.75 Cu Solder and Cu Substrate”, J.

Mater. Sci., 39, 13 (2004).

19. S. K. Kang, W. K. Choi, D. Y. Shih, D. W. Henderson, T.

Gosselin, A. Sarkhel, C. Goldsmith and K. J. Puttlitz, “Ag3Sn

Pate Formation in the Solidification of Near-ternary”, J. Mater.,

55, 61 (2003).

20. K. Zeng, R. Stierman, T. C. Chiu, D. Edwards, K. Ano and

K. N. Tu, “Kirkendall Void Formation in Eutectic Sn-Pb Sol-

der Joint on Bare Cu and Its Effect on Joint Reliability”, J.

Appl. Phys., 97, 024508 (2005).

21. J. M. Koo, B. Q. Vu, Y. N. Kim, J. B. Lee, J. W. Kim, D.

U. Kim, J. H. Moon and S. B. Jung, “Mechanical and Elec-

trical Properties of Cu/Sn-3.5Ag/Cu Ball Grid Array (BGA)

Solder Joints after Multiple Reflows”, J. Electron. Mater., 37,

118 (2008).

22. N. Boyard, A. Millischer, V. Sobotka, J. Bailleul and D.

Delaunay, “Behaviour of a Moulded Composite Part: Model-

ling of Dilatometric Curve (Constant Pressure) or Pressure

(Constant Volume) with Temperature and Conversion Degree

Gradients”, Composites Sci. Technol., 67, 943 (2007).

23. S. Y. Yang, Y. Jeon, S. Lee and K. Paik, “Solder Reflow Pro-

cess Induced Residual Warpage Measurement and Its Influ-

ence on Reliability of Flip-chip Electronic Packages”, Micro-

electron. Reliab., 46, 512 (2006).

24. S. Michaelides and S. K. Sitaraman, “Die Cracking and Reli-

able Die Design for Flip-chip Assemblies”, IEEE Trans. Adv.

Packag., 22, 602 (1999).

25. Y. Sawada, K. Harada and H. Fujioka, “Study of Package Warp

Behavior for High-performance Flip-chip BGA”, Microelec-

tron. Reliab., 43, 465 (2003).

Reliability Characteristics of a Package-on-Package with...

Documents

Transcript of Reliability Characteristics of a Package-on-Package with...