Bagian 10.6 Pengantar Races, Siklus, dan Bahaya 671

10.6.4 Bahaya

Subyek bahaya awalnya dibahas dalam Bab 3 untuk kombinasional logika jaringan. Bahaya statis dan

dinamis juga dapat hadir dalam kombinasi logika sebagian sirkuit sekuensial dan harus dipertimbangkan

berurutan dalam desain sirkuit. Diskusi sebelumnya tetap berlaku di sini juga, dan karena itu lagi

pertimbangan akan diberikan kepada subjek ini. Hal ini penting untuk dicatat, Namun, bahwa unsur-unsur

penundaan inersia sering dapat digunakan untuk menyaring transien yang disebabkan oleh bahaya ini.

Jenis ketiga bahaya khusus untuk mode dasar sirkuit dan akan akan dipertimbangkan. Dalam diskusi

yang berikut, kita akan mengasumsikan bahwa semua elemen logika memiliki beberapa penundaan yang

melekat yang terkait . Sebuah bahaya penting adalah bahaya yang disebabkan oleh keterlambatan yang

tidak sama sepanjang dua atau lebih jalan yang berasal dari garis masukan yang sama. Bahaya tersebut

dapat menyebabkan sirkuit salah untuk merespon perubahan masukan. Untuk menggambarkan situasi

ini, pertimbangkan rangkaian yang ditunjukkan pada Gambar. 10.72a. Eksitasi dan output meja untuk

rangkaian adalah diberikan pada Gambar. 10.72b.

Asumsikan bahwa circuitis dalam keadaan x = y1 = y2 = 0. Oleh karena itu, Y1 = Y2 = 0. Selain itu,

anggap bahwa gerbang NOT N1 memiliki delay yang terkait yang sangat besar dibandingkan dengan

penundaan dari unsur-unsur lain dalam rangkaian termasuk penundaan umpan balik. Sekarang perhatikan

respon dari rangkaian ke 0 hingga 1 perubahan di x pada waktu t1. Sebuah diagram waktu respon yang

ditunjukkan pada Gambar. 10.72c. Hal ini menggambarkan, sirkuit menjadi stabil dalam keadaan x = 1,

y1 = 1 dan y2 = 0. Ini adalah respon yang salah, seperti yang ditunjukkan dalam tabel eksitasi. Peristiwa

penting terjadi pada waktu t5, t6, tm, dan T13. Rangkaian ini benar pada keadaan 01 saat t5. Namun,

karena N1 belum menanggapi perubahan masukan, A2 menjadi 1, yang memaksa Y1 = 1 pada t6. ini

kemudian menyebabkan A3 menjadi 0. Pada t10, N1 menjadi 0, dan A2 menjadi 0.

672 Bab 10 Sirkuit Sekuensi Asynchronous

Y2 = 0. Pada T13, y2 merespon Y2 = 0, dan sirkuit telah mencapai kondisi stabil. Oleh karena itu,

keterlambatan N1 telah salah mengubah Y1 = 1 pada t6, yang memicu urutan kejadian yang mengarah ke

sebuah keadaan stabil yang salah. Pengaruh penundaan tersebut dapat diatasi dengan menyediakan jumlah

yang cukup dari keterlambatan dalam jalur umpan balik,

Bagian 10.7 Rangkuman 673

10.6.5 Analisis

Prosedur analisis yang diberikan sebelumnya dalam bab ini melibatkan penentuan tabel eksitasi, tabel

output, dan Bagaimana tabel dari diagram rangkaian. mengingat tabel ini, sebuah studi menyeluruh yang

biasanya diperlukan untuk menentukan jika races kritis atau bahaya yang ada di sirkuit.

10.7 Ringkasan

Bab ini pengantar subjek sirkuit sekuensial asynchronous. Pulse-mode dan dasar-mode sirkuit telah

dipikirkan. Perhatian pertama kali diberikan kepada analisis dan desain pulsa-modus sirkuit. Analisis dan

desain prosedur telah disajikan dan diilustrasikan dengan beberapa contoh. Analisis dan desain dasar-

mode sirkuit pada berikutnya. Analisis dan desain prosedur telah diberikan lagi dan ditunjukkan dengan

contoh. Akhirnya, diskusi tentang races dan bahaya telah dilakukan. Prosedur untuk membuat tugas

keadaan bebas races telah disajikan dan diilustrasikan.

MASALAH

10.1 Menganalisis rangkaian pulse-mode yang ditunjukkan pada Gambar. P10.1

(a) Tentukan tabel keadaan.

(b) Buatlah sebuah diagram waktu untuk rangkaian dalam menanggapi berikut urutan input. Sertakan x1, x2, x3, y1,

y2, J1, K1, J2, K2, Y1, Y2, dan z di diagram Anda.

10.2 Menganalisis rangkaian pulsa-modus ditunjukkan pada Gambar. P10.2.

(a) Tentukan tabel negara.

(b) Tentukan respon output untuk urutan masukan x1-x2-x1-x1-x1-x2 x1-x2-jika keadaan awal adalah 00.

(c) bentuk apa (tingkat atau pulse) yang akan keluar dari z = 1 ? Mengapa?

674 Bab 10 Sirkuit Sekuensi Asynchronous

10.3 Tentukan realisasi berikut pulsa-modus tabel keadaan. Menggunakan JK flip flop dengan

gerbang AND, OR, dan NOT .

10.4 Desain sirkuit pulsa-mode yang memenuhi spesifikasi sebagai berikut. Gunakan AND, OR,

dan NOT gerbang dengan SR flip flop untuk mewujudkan sirkuit. Rangkaian akan memiliki dua

input x1 dan x2 dan satu output z. Pulse output akan diproduksi.

Bagian 10.7 Ringkasan 675

bersamaan dengan yang terakhir dari urutan tiga pulsa input jika dan hanya jika urutan terkandung

setidaknya dua pulsa x1.

10.5 pulsa-mode sirkuit sekuensial diperlukan yang memenuhi persyaratan sebagai berikut. Dua masukan

garis x1 dan x2 akan diberikan bersama dengan satu jalur output z. Transisi keluaran dari 0 ke 1 akan

diproduksi hanya pada terjadinya pulsa x2 terakhir di urutan x1-x2-x1-x2. Output akan ulang dari 0 ke 1

hanya dengan pulsa x1 pertama yang terjadi setelah 0-1 keluaran transisi. Memungkinkan urutan tumpang

tindih. Desain sirkuit menggunakan T flip flop dengan gerbang AND, OR, dan NOT .

10.6 Menganalisis rangkaian dasar-mode ditunjukkan pada Gambar. P10.6.

(a) Tentukan tabel eksitasi dan tabel output.

(b) Buatlah sebuah tabel aliran.

(c) Gunakan tabel aliran untuk menentukan respon output ke urutan masukan x1x2 : 00-01-11-10-00-01-

00-10. Asumsikan awalnya x1 bahwa = x2 = y1 = y2 = Y1 = Y2 = 0.

10.7 Pertimbangkan sirkuit pada Gambar. P10.7a. Analisis rangkaian berikut:

(a) Buatlah sebuah diagram waktu untuk urutan masukan dari Gambar. P10.7b. menganggap

tidak ada penundaan dalam gerbang logika. Juga menganggap bahwa awalnya y1 = Y1 = 1 dan

y2 = Y2 = 0 Sertakan x1, x2, y1, y2, Y1, Y2, dan z dalam diagram waktu.

(b) Ulangi bagian (a) dengan asumsi bahwa setiap gerbang logika memiliki keterlambatan 1/2 Δt.

10.8 Menentukan tabel aliran primitif untuk rangkaian dasar-mode yang memiliki persyaratan

berikut . Satu input x dan satu output z diperlukan. Output harus mengikuti input pada setiap 0-1-

0 transisi lainnya, seperti yang ditunjukkan dalam Gambar. P10.8.