pres-curso plmsh 18 - UNAMdctrl.fi-b.unam.mx/~salva/Docs_CIBM_SEIC/pres-curso...de lógica de 24...

CURSOINTRODUCCIÓN AL USO DEL

CONTROLADOR LÓGICO COMPACTO PLMSH_18

Patrocinado por la DGAPA UNAM bajo el programa PSPA

Impartido por Antonio Salvá Calleja en la Facultad de Ingeniería los días 14,15,16,21,22 y 23 de enero de

2019 con una duración de 24 horas

ANTECEDENTESPara la realización de controladores lógicosy secuenciales (CLS), por lo regular se empleanbloques lógicos funcionales (BLF), interconectados en alguna forma, tales BLF pueden ser entre otros los siguientes:• Compuertas lógicas• Latches• Temporizadores• Contadores de eventos• Secuenciadores de estados

ANTECEDENTES

En la práctica, los BLF mencionados en la diapositiva anterior se realizan físicamente mediante el uso de lógica alambrada, o bien, empleando un controlador lógico programable

(PLC por sus siglas en inglés)

ANTECEDENTESCuando se usa lógica alambrada, los BLF se validan mediante la interconexión de:

• Sensores binarios tales como simples interruptores o botones accionados por un operador

• Interruptores de actuación que por lo regular serán contactos propios de relevadores de actuación

• Bobinas propias de los relevadores de actuación

ANTECEDENTESEjemplo de compuerta AND realizada con lógica alambrada

ANTECEDENTESEjemplo de compuerta OR realizada con lógica alambrada

ANTECEDENTESSupóngase que teniendo la compuerta OR, mostrada en la diapositiva anterior, y realizada con lógica alambrada, se desea cambiar el sistema de modo que se realice una compuerta AND como la mostrada hace dos diapositivas. Es claro que para ello se requerirá realambrar la lógica; lo cual para un sistema lógico más grande que los dos aquímostrados es un proceso tedioso y complicado.

En resumen, si se requiere hacer cambios en un sistema lógico realizado con lógica alambrada, será necesario realambrar el sistema lógico.

ANTECEDENTESSurgimiento de los PLC

Los PLC son dispositivos basados en una computadora digital con entradas binarias optoacopladas; y salidas binarias, que por lo regular, están asociadas con los contactos de sendos relevadores asociados. Además, estos dispositivos pueden manejar variables binarias internas, a veces denominadas como intermediarias, las cuales sirven para la interconexión de los diversos BLF requeridos por las aplicaciones, y que son realizados por el PLC mediante software especializado.


Así, se aprecia que una ventaja fundamental en cuanto al uso de un PLC para fines de la realización de un determinado CLS, es el hecho de que si se requieren hacer cambios en el sistema realizado, estos pueden efectuarse simplemente modificando el programa asociado con la aplicación. En contraparte, si el sistema se realiza mediante lógica alambrada, su modificación requeriráque se hagan cambios en el hardware asociado, lo cual es más complicado.


(Posible diagrama de bloques de un PLC para fines de sus funcionalidades lógicas)

REGULADOR CONMUTADO

24 VDC – 5 VDC

COMPUTADORA CENTRAL REALIZADA

CON UN MICROCONTROLADOR

COMERCIAL

Módulos de entradas binarias con hardware de optoacoplamiento

Relevadores o hardware basado

en dispositivos electrónicos de

potencia, asociados con cada una de las salidas

binarias que contemple el PLC

MODULO DE ENLACE CON EL DISPOSITIVO DE PROGRAMACIÓN

Fuente externa de 24 VDC

Dispositivo para programación


El la práctica, los PLC comerciales pueden contemplar un número muy variado de entradas y salidas, además, los bloques funcionales mostrados en la diapositiva anterior podrán estar no contenidos en una sola caja contenedora, sino esparcidos en diferentes cajas contenedoras.Por otra parte, si todos los bloques funcionales pueden contenerse en una unidad de hardware, al PLC específico se le denomina como PLC compacto.

ANTECEDENTESEjemplo de conexionado de sensores y actuadores a un PLC compacto que realice ya sea la

compuerta AND, o bien, la compuerta OR realizadas con lógica alambrada, que se mostraron en sendas diapositivas anteriores

COMPUTADORA CENTRAL

Entrada 1Entrada 2

PLC COMPACTO CON 8 ENTRADAS Y 8 SALIDAS

ANTECEDENTESPLC compacto marca LOLLETTE de 8 entradas y 6 salidas de fabricación

china

ANTECEDENTESPLC compacto marca JLING de 12 entradas y 8 salidas de fabricación china

ANTECEDENTESPLC compacto de 12 entradas y 6 salidas, denominado como PLMSH_18, desarrollado en la

Facultad de Ingeniería de la UNAMPor ahora, contempla únicamente funcionalidades orientadas al control lógico y secuencial

ANTECEDENTESProgramación de los PLC

Para fines del desarrollo de aplicaciones de control lógico empleando un PLC, éstos cuentan esencialmente con tres tipos de lenguajes de programación los cuales son:

• Lenguajes de programación operables bajo un ambiente gráfico de tipo diagrama de escalera

• Lenguajes de programación operables bajo un ambiente gráfico de tipo diagrama de bloques, asociados con los diversos BLF requeridos por una determinada aplicación.

• Lenguajes de programación operables bajo un ambientes de declaraciones textuales, asociadas con los diversos BLF requeridos por una determinada aplicación.

CONTROLADOR LÓGICO PLMSH_18

• El PLMSH_18 es un controlador lógico desarrollado en el Departamento de Control y Robótica de la Facultad de Ingeniería de la UNAM

• Cuenta con 12 entradas y 6 salidas binarias• Puede manejar hasta 80 variables binarias

intermediarias• Cuenta con un lenguaje de programación

textual, denominado SIIL2, que se usa como herramienta para el desarrollo de aplicaciones de control lógico


Notación para las entradas físicas• Las entradas físicas, denominadas también

como VBE (Variables Binarias de Entrada),están presentadas en dos grupos denominados como grupo 0 y grupo 1, el primero abarca 8 entradas y el segundo abarca 4 entradas; de esta forma cada una de las doce entradas se denota como Exy, donde “y” define el número de bit asociado y “x” podrá ser 0 ó 1.

• Para el grupo 0, “y” estará entre 0 y 7• Para el grupo 1, “y” estará entre 0 y 4• Así por ejemplo, la entrada 3 del grupo 1 podría

denotarse como: E13 o e13


Notación para las salidas físicas

• Las salidas físicas, denominadas también como VBS (Variables Binarias de Salida), están agrupadas en un grupo único y se denotan como: S00 a S05


Notación para las variables intermediarias• Por otra parte, las variables binarias

intermediarias (VBI), se aglutinan en 10 grupos, y se denotan como Ixy, donde “y”podrá estar comprendida entre 0 y 7, y “x”denota el grupo, que estará entre 0 y 9.

• Por ejemplo, la VBI 5 del grupo 3 se podría denotar como: I35 o i35


Componentes básicos del PLMSH_18

1. Computadora central (CC) realizada con la tarjeta FACIL_08SH basada en el MCU MC9S08SH32.

2. Hardware de optoacoplamiento de entrada (HOE) entre borneras asociadas con cada una de las doce entradas binarias del dispositivo y bits de puertos de entrada del MCU asociados con éstas.

3. Hardware de interfaz de salida (HIS) entre bits de puertos de salida del MCU y relevadores que validan cada una de las seis salidas binarias del dispositivo.

4. Regulador conmutado (RC) para la obtención de la tensión de polarización del MCU (5 V), a partir de una fuente externa de 24 VDC.

5. Módulo de enlace serie (MES) entre el dispositivo y la computadoraanfitriona donde se ejecuta el software manejador SWMANPLM.

6. Reloj de tiempo real (RTR)


Diagrama de bloques del PLMSH_18


Componentes básicos del PLMSH_18

1. Computadora central (CC) realizada con la tarjeta FACIL_08SH basada en el MCU MC9S08SH32.

2. Hardware de optoacoplamiento de entrada (HOE) entre borneras asociadas con cada una de las doce entradas binarias del dispositivo y bits de puertos de entrada del MCU asociados con éstas.

3. Hardware de interfaz de salida (HIS) entre bits de puertos de salida del MCU y relevadores que validan cada una de las seis salidas binarias del dispositivo.

4. Regulador conmutado (RC) para la obtención de la tensión de polarización del MCU (5 V), a partir de una fuente externa de 24 VDC.

5. Módulo de enlace serie (MES) entre el dispositivo y la computadora anfitriona donde se ejecuta el software manejador SWMANPLM.

6. Reloj de tiempo real (RTR)


Otros componentes del PLMSH_18

7 Regleta con bornes de entrada y fuente externa8 Regleta con bornes asociados con las salidas9 Puentes de configuración fuente/sumidero para

las entradas10 Relevadores de salida11 Borneras para conexión de fusibles de protección

de salidas12 Postes replica de bornes de entrada y fuente

externa13 Postes replica de bornes asociados con salidas14 LEDS testigo de status lógico de entradas15 LEDS testigo de status lógico de salidas


Regleta con bornes de entrada y fuente externa


Regleta con bornes asociados con las salidas

CONTROLADOR LÓGICO PLMSH_18Tarjeta FACIL_08SH

Computadora central del PLMSH_18

La tarjeta FACIL_08SH es una evolución compacta de la tarjeta MINICON_08SH, las funcionalidades de software de ambas tarjetas son en esencia las mismas, para ver éstas en detalle puede verse el documento: guia_aida08sh_cn2.pdf

Ambas tarjetas se han empleado como auxiliares en la enseñanza de temas relacionados con el aprendizaje y desarrollo de aplicaciones basadas en microcontrolador.De hecho, el PLMSH_18 es una aplicación de entre muchas posibles, de la tarjeta FACIL_08SH


CI 1MCU MC9S08SH32

Habilitado como Dispositivo CHIPBAS8SH

JE1

R3

R1

R2Led 1 LEDPUM

J2/REG

++

R5

R6C6 C5

C3 C2

C4CI 27805

Regulador de Voltaje

IN (1) OUT (3)GND (2)

D1

D2CON 1

Polarización externa

Vdd +5 V

Vdd +5 V

Vnr

SW1

PTA7 (21)

PTA5 (3)RESET

Vdd (5)

Vss (8)

PTB0/Rxd MCU (20)

Vssa/Vrefl (7)

Diagrama esquemático

+

PTA7 (21)PTA6 (22)PTA5 ( 3)PTA4 ( 4)PTA3 (23)PTA2 (24)PTA1 (25)PTA0 (26)

PTB7 ( 9)PTB6 (10)PTB5 (11)PTB4 (12)PTB3 (17)PTB2 (18)PTB1 (19)PTB0 (20)

PTC7 (27)PTC6 (28)PTC5 ( 1)PTC4 ( 2)PTC3 (13)PTC2 (14)PTC1 (15)PTC0 (16)

Vdda/Vrefh (6)

Poste Vreg

Poste Vdd

J1/RESET

Led 2Testigo de

polarización

MON

EJAUT

R4

Vdd +5 V

Vin

PTB1/Txd MCU (19)Txd MCU

Rxd MCU

GND

CONTROLADOR LÓGICO PLMSH_18Ubicación de componentes básicos de la tarjeta FACIL_08SH


Funcionalidad de pines del MCU MC9S08SH32 presente en la tarjetaFACIL_08SH

CONTROLADOR LÓGICO PLMSH_18HARDWARE DE OPTOACOPLAMIENTO DE ENTRADA

(HOE)

Como es sabido, en general el tipo de señales binarias de entrada a un controlador lógico, puede verificar cada uno de los dos niveles lógicos posibles, con la presencia o ausencia de una tensión eléctrica de CA o CD.

Para el PLMSH_18 se estableció que se empleara una tensión de CD para estos fines. Así, la existencia de una tensión de 24 Volts de CD en las entradas es interpretada como uno lógico, y la ausencia de tensión en las entradas es interpretada como cero lógico.


HARDWARE DE OPTOACOPLAMIENTO DE ENTRADA(HOE)

Con el fin de aislar eléctricamente el entorno de lógica de 24 Volts propio de las entradas físicas del dispositivo, del entorno de lógica TTL propia del MCU que realiza la CC, cada una de las entradas del dispositivo cuenta con un optoacoplador colocado entre las entrada física y el bit de entrada del MCU, asociado con la entrada física en cuestión. Además, se diseño el hardware de otoacoplamiento, de modo que cada una de las entradas pudiera ser configurada para que sea de tipo fuente, o bien, de tipo sumidero. Empleándose para ello sendos pares de jumpers asociados con cada una de las entradas.



Detalle de conexionado de jumpers para configuración de entrada como tipo fuente



Detalle de conexionado de jumpers para configuración de entrada como tipo sumidero


(HOE)Detalle de bits físicos del MCU MC9S08SH32 asociados con las VBE

ENTRADA Bit de entrada del MCU Ptx

E00 PTC0

E01 PTC1

E02 PTC2

E03 PTC3

E04 PTC4

E05 PTC5

E06 PTC6

E07 PTC7

E10 PTA0

E11 PTA1

E12 PTB2

E13 PTA6


(HOE)

CONTROLADOR LÓGICO PLMSH_18HARDWARE DE INTERFAZ DE SALIDA

(HIS)Hardware genérico para las salidas del PLMSH_18


(HIS)Detalle de contactos y borneras para las salidas S00, S01 y S02

CR02

FUSIBLE 0COMSAL 0

SALIDAS00

SALIDAS01

SALIDAS02

CR00CR01

CR00: contactos del relevador de la salida S00CR01: contactos del relevador de la salida S01CR02: contactos del relevador de la salida S02


(HIS)Detalle de contactos y borneras para las salidas S03, S04 y S05

CR05

FUSIBLE 1

SALIDAS03

SALIDAS04

SALIDAS05

CR03CR04

CR03: contactos del relevador de la salida S03CR04: contactos del relevador de la salida S04CR05: contactos del relevador de la salida S05

COMSAL 1


(HIS)Detalle de bits físicos del MCU MC9S08SH32 asociados con las VBS

SALIDA Bit de salida del MCU Pty

S00 PTA4

S01 PTB3

S02 PTB4

S03 PTB5

S04 PTB6

S05 PTB7


(HIS)

CONTROLADOR LÓGICO PLMSH_18ENTORNO PARA DESARROLLO CON EL PLMSH_18

Para desarrollar aplicaciones de control lógico, el PLMSH_18 cuenta con el lenguajetextual de programación SIIL2, procesable con el compilador cruzado COMSIIL2,el cual es parte del software manejador SWMANPLM.

Así, el entorno para desarrollo está conformado por una computadora de propósitogeneral donde se ejecuta el software manejador, enlazada vía serie con el dispositivo.

CONTROLADOR LÓGICO PLMSH_18MÓDULOS LÓGICOS

En la nomenclatura propia del PLMSH_18, a los diversos BLF realizables por éste, seles denomina módulos lógicos (ML)Las entradas de los ML podrán ser variables binarias VBE o VBS o VBI, y el número“m” de éstas dependerá del tipo de MLLas salidas de los ML podrán ser variables binarias VBS o VBI, y el número“n” de éstas dependerá del tipo de MLPor ejemplo, para una compuerta “or” de tres entradas m es 3 y n es 1; y para un secuenciador de estados de un bit, m es 2 (disparo y reset)y n es 2 (bit de salida y testigo de fin de carrera)

CONTROLADOR LÓGICO PLMSH_18MÓDULOS LÓGICOS REALIZABLES CON EL PLMSH_18

• Seguidores lógicos• Inversores lógicos• 168 variaciones de compuertas lógicas AND, NAND, OR, NOR, XOR y

XOR negada, de 2, 3 y 4 entradas• 8 variaciones de temporizadores monodisparo con disparo por nivel

(one-shot)• 8 variaciones de temporizadores monodisparo con disparo por flanco

(one-shot)• 3 variaciones de temporizadores modo horario asociados con el RTR**• Temporizadores con retardo a la activación (TRA, on-delay)• Temporizadores con retardo a la desactivación (TRD, off-delay)• 2 variaciones de temporizadores astables• 8 variaciones de contadores de eventos• 12 variaciones de comparadores de cuenta de contador de eventos• 8 variaciones de Flip-Flops RS asíncronos• 16 variaciones de secuenciadores de estados de un bit (drummers)

** RTR es un reloj de tiempo real presente en el dispositivo.

CONTROLADOR LÓGICO PLMSH_18LENGUAJE TEXTUAL SIIL2

En la realización de un determinado CLS intervendrán uno o varios ML interconectados de alguna forma.Éstos se realizan virtualmente mediante código ejecutable en la CC del PLMSH_18. Dicho código se genera a partir de un programa fuente escrito en SIIL2, empleando para ello al compilador COMSIIL2, que es parte del SWMANPLM

Para fines del desarrollo y depuración del programa en SILL2 asociado con una determinada aplicación, el usuario final debe escribir en el editor del SWMANPLM el programa fuente asociado con ésta. Después de esto, debe compilarlo y si no hubo errores sintácticos, lo puede cargar y ejecutar en el PLMSH_18.


Un programa en SIIL2 está integrado por dos subprogramas uno denominado subprograma principal (SPP), que se ejecuta cíclicamente; y otro denominado subprograma temporizado (SPT), que se ejecuta cada 10 ms mediante una interrupción de overflow del MCU que realiza la CC del PLMSH_18.


El armado del código ejecutable con sus componentes en el SPP y SPT es hecho por el compilador COMSIIL2; el usuario final simplemente debe escribir el programa fuente siguiendo el siguiente formato:

Inprog ‘Sentencia delimitadora de inicio del SPPSentencias declaratorias de los ML implicados enla aplicaciónFinpp ‘Sentencia delimitadora del final del

‘subprograma principal‘Sentencias delimitadoras del SPT Inmodi ‘Inicio del subprograma temporizadoFinmodi ‘Fin del subprograma temporizado

Nótese el uso del caracter apostrofe para delimitar comentarios.Las sentencias inmodi y finmodi deberán ir siempre colocadas en la forma mostrada.

CONTROLADOR LÓGICO PLMSH_18LENGUAJE TEXTUAL SIIL2 Flujo de ejecución del SPP


( Configuración para ejecución autónoma ) Una vez que el programa asociado con una determinada aplicación ha sido validado, para que éste se ejecute de manera autónoma sin el concurso del SWMANPLM, bastará pasar el jumper excluyente JE1 presente en la CC (tarjeta FACIL_08SH), de la posición Mon a la posición Ejaut.

JE1JE1


Formato de las declaraciones en SIIL2 de los ML

CODM#N E0,..,Em-1,.. S0,.. ,Sn-1, D1,.., Dq, CADBI

CODM, es una cadena de caracteres que simboliza la función efectuada por el módulo, por ejemplo, para una compuerta ‘or’ de tres entradas CODM será ‘OR3’ y para un temporizador monodisparo con disparo por nivel será ‘TEMPOC’




N, es el número asociado con el módulo, ya que todos los ML de un mismo tipo de una aplicación, deben ser numerados




E0 a Em-1, representan a las entradas del ML

S0 a Sn-1, representan a las salidas del ML

D1 a Dq, si existen para el ML, podrían representar entre otros, los siguientes parámetros: periodo ytiempo en alto de un temporizador astable; o bien,duración del pulso de un temporizador monodisparo.




CADBI, es una cadena binaria que podría representarentre otros aspectos los siguientes:

• niveles de verificación de salidas del ML• si las entradas a una compuerta lógica tienen o no

preinversión• nivel inicial de la salida de un latch




Detalles explícitos acerca las declaraciones propias de cada uno de los ML realizables con el PLMSH_18,se muestran en el documento gbsiil2_2018.pdf


Uso de directivas ‘equ’ en un programa fuente en SIIL2

El compilador COMSIIL2 soporta el reconocimiento de directivas ‘equ’, las cuales son usadas de una forma similar a como éstas se emplean en la escritura de código en ensamblador propio de una gran variedad de procesadores.Como es bien sabido, el uso de estas directivas en un programa fuente, permite al programador el definir cadenas de letras que denoten diversos parámetros y variables que intervienen en un determinado programa, esto hace que el código escrito sea más legible.


Uso de directivas ‘equ’ en un programa fuente en SIIL2

Las sentencias ‘equ’ deben ir a partir de la primera columna de la ventana de edición, y tienen el siguiente formato:Cadena1 equ Cadena2Donde la cadena1 es definida por el usuario, y la cadena2 por lo regular es la notación asociada con un parámetro propio de una declaración en SIIL2 asociada con un determinado módulo lógico. Por ejemplo, la siguiente directiva:Ent_dis equ e02Hará que en el programa fuente, donde la sentencia anterior estépresente, todas las cadenas ‘Ent_dis’ presentes sean cambiadas por la cadena ‘e02’.Cabe señalar además, que las directivas ‘equ’ usadas en un programa fuente en SIIL2, deben colocarse inmediatamente después de la sentencia ‘inprog’.


Ejemplo1 Programa fuente en SIIL2 que realiza una compuerta

‘and’ de dos entradas sin preinversión en éstas

‘ Programa fuente asociado

inprogand2#1 e00,e01,s00,11

finpp

inmodifinmodi

__S00


Ejemplo2 Programa fuente en SIIL2 que realiza el sistema lógico mostrado


inprogand2#1 e00,e01,i00,11tempof#1 i00,e03,s00,02.00.00,111

finpp

inmodifinmodi


Ejemplo3

Determinar un programa en SIIL2 que al ejecutarse en el PLMSH_18, éste realice un control lógico y secuencial (CLS), que haga que diariamente la salida S03 del dispositivo se verifique en alto para los siguientes intervalos de tiempo horario:

Intervalo 1 de verificación: De las 8 AM con 5 minutos a las 8 AM con 35 minutosIntervalo 2 de verificación: De las 5 PM con 10 minutos a las 6 PM con 25 minutos


InprogTemprtra#1 i00,08.05.00,08.32.00,111Temprtra#2 i01,17.10.00,18.25.00,111Or2#1 i00,i01,s03,11

Finpp

InmodiFinmodi

SALRTR1

TEMPRTRA#1Ti =08.05.00Tf=08.32.00

NVS=1

I00

SALRTR2

TEMPRTRA#2Ti =17.10.00Tf=18.25.00

NVS=1

I01

S03OR2#1

SOFTWARE MANEJADOR DEL PLMSH_18

Para el diseño de aplicaciones de control lógico con el PLMSH_18, se usa un software manejador denominado SWMANPLM, el cual, adicionalmente a el desarrollo de aplicaciones basadas en el PLMSH_18, puede emplearse para estos fines empleando otros controladores tipo PLM diseñados previamente y a futuro, entre otros los denominados: PLM2, PLM3 y PLMQG_8

El SWMANPLM, contiene entre otras facilidades las siguientes:

• Compilador cruzado de SIIL2 denominado COMSIIL2• Editor de texto plano para la introducción de programas fuente en

SIIL2• Capacidad de compilación del programa fuente presente sin

ejecución en el controlador lógico destino tipo PLM• Capacidad de compilación y ejecución del programa fuente

presente en el controlador lógico destino tipo PLM

SOFTWARE MANEJADOR DEL PLMSH_18Principales diálogos y ventanas presentados al usuario al

iniciarse la ejecución del SWMANPLM

1 Ventana de entrada



2 Indicación de que puerto(s) serie, utilizables para enlace con el PLMSH_18,están presentes en la computadora que ejecuta el SWMANPLM



3 Indicación de que MCU es el supuesto como propio de la CC del controlador lógico destino tipo PLM, con el que se trabaje en un momento dado.Si el sistema destino es el PLMSH_18, se deberá oprimir el botón ’NO’.Si se oprimiera el botón ‘SÍ’, SWMANPLM presentará al usuario un dialogo para predeterminar el MCU supuesto para fines de la CC del controlador tipo PLM destino.



4 Dialogo para que el usuario confirme o rectifique el puerto serie a emplear, para fines del enlace con el controlador lógico tipo PLM, con el que se trabaje en un momento dado.


iniciarse la ejecución del SWMANPLM5 Después de que se ha confirmado o rectificado el puerto serie a emplear, aparecerá la ventana del editor del SWMANPLM. Ahí el usuario podráintroducir programas fuente en SIIL2.

SOFTWARE MANEJADOR DEL PLMSH_18

El editor cuenta con facilidades para la captura, guardado y recuperación de programas fuente en SIIL2. Para la funcionalidad elemental desde el punto de vista del programador, existen tres botones denotados <c-pfsil>, <e-pfsil> y <b-feep>. A continuación se describen las acciones que se efectúan al oprimirse éstos.

• Botón <c-pfsil>, al oprimirse se compila el programa fuente presente en la ventana de edición. Si no se detectan errores se notifica al usuario que la compilación fue exitosa; en otro caso, se abre una ventana donde se muestran éstos.

• Botón <e-pfsil>, al oprimirse se compila el programa fuente presente en la ventana de edición. Si no se detectan errores se carga y ejecuta en el MCU del controlador lógico destino tipo PLM, el código objeto asociado; en otro caso, se abre una ventana donde se muestran los errores que se hayan presentado.

• Botón <b-feep>, al oprimirse se borra la memoria de programa del MCU del controlador lógico destino tipo PLM. Cabe señalar que antes de grabar un programa nuevo, el anterior debe ser borrado en su totalidad, de no hacerse esto último, se originarán errores y mal funcionamiento al cargar un nuevo programa en SIIL2.

SOFTWARE MANEJADOR DEL PLMSH_18Flujo de ejecución simplificado al procesarse un programa fuente en

SIIL2 con el compilador cruzado COMSIIL2( Esto se inicia al oprimirse cualquiera de los botones <c-pfsil> o <e-ffsil> )

ANALIZADOR LEXICO Y SINTÁCTICO DEL PROGRAMA

FUENTE CONTENIDO EN ARCHIVO NP.SIL

GENERA ARCHIVOS NP.ENS y NP.ESI

EJECUTA SOFTWARE QUE CARGA Y EJECUTA EN EL MCU DEL CONTROLADOR LÓGICO

DESTINO TIPO PLM, EL CONTENIDO DEL ARCHIVO

NP.S19

¿Hubo errores ?SÍ Reporta errores en

consola

DESPLIEGA EN CONSOLA REPORTE DE ERRORES

CONTENIDOS EN EL ARCHIVO NP.ESI

NO

INICIO

FIN

AVISA EN CONSOLA QUE LA COMPILACIÓN FUE EXITOSA FIN

NO

SÍ¿Compilación originada por

opresión de botón <e-pfsil>?

EMPLEANDO EL ENSAMBLADOR ENS08, GENERA ARCHIVO

NP.S19, QUE CONTIENE EL CÓDIGO DE MÁQUINA

EJECUTABLE POR EL MCU DEL CONTROLADOR LÓGICO

DESTINO TIPO PLM

SOFTWARE MANEJADOR DEL PLMSH_18(Ejemplo de compilación)

Ventana de edición con el programa sin errores del ejemplo 1 abierto, éste está en el archivo ejemplo1.sil


Mensaje al usuario después de que se oprimió el botón <c-pfsil>


Ventana de edición con el programa con errores del ejemplo 1 abierto


Después de oprimir el botón <c-pfsil> se reportan al usuario los errores encontrados en el programa fuente presente

EJEMPLOS DE APLICACIÓNEJEMPLO 4

ARRANCADOR SIMPLE DE UN MOTOR TRIFÁSICOEl sistema debe contar con un botón normalmente abierto de arranque, y un botón normalmente cerrado de paro. Se requiere que la secuencia de arranque sea la siguiente:

Al oprimirse el botón de arranque se cierran los contactos K1 e inicia el giro del motor a tensión plena.

Si el relevador térmico (RT) detecta sobrecarga, los contactos K1 deberán abrirse, para que al dar reset en el RT, el motor vuelva a arrancar solo cuando se oprima de nuevo el botón de arranque

EJEMPLOS DE AplicaciónEJEMPLO 4

ARRANCADOR SIMPLE DE UN MOTOR TRIFÁSICO

Posible sistema lógico para realizar este arrancador con el PLMSH_18

S00



Programa en SIIL2 asociado con el arrancador simple de este ejemplo

inprog ‘Sentencia delimitadora de inicio del SPP

nand2#1 e00, e02, i01, 11 ‘ Compuerta nand (1)ffars#1 e01, i01, s00, 110 ‘ Flip-Flop asíncrono (1)

finpp ‘Sentencia delimitadora del final del SPP

inmodi ‘Inicio del subprograma temporizadofinmodi ‘Fin del subprograma temporizado



Conexionado al PLMSH_18 para el CLS asociado con el arrancador simple



Realización con lógica alambrada del CLS asociado con el arrancador simple

MOTOR

K1

K1

K1

RELEVADOR TÉRMICO

(OL)

L1

L2

L3

K1

K1

L1 NPARO ARRANQUE

CONTACTO AUXILIAR (NC) DEL

RELEVADOR TÉRMICO


ARRANCADOR DE UN MOTOR TRIFÁSICOPara fines ilustrativos, se esboza aquí como podría emplearse el PLMSH_18 para realizar el sistema lógico asociado con el arranque de un motor trifásico por tensión reducida, con base a resistencias colocadas entre el suministro y el motor.

El sistema debe contar con un botón normalmente abierto de arranque, y un botón normalmente cerrado de paro. Se requiere que la secuencia de arranque sea la siguiente:

1) Al oprimirse el botón de arranque se cierran los contactos K1

2) Tres segundos después de cerrarse los contactos K1 deben cerrarse los contactos K2

3) Tres segundos después de cerrarse los contactos K2 deben cerrarse los contactos K3


ARRANCADOR DE UN MOTOR TRIFÁSICO

Una vez que ha transcurrido la secuencia anterior el motor opera con la tensión nominal. Además, en todo momento, cuando se oprime el botón de paro; o bien, cuando el relevador térmico OL detecta una sobrecarga, los contactos de K1, K2 y K3 deberán abrirse desconectándose el motor del suministro


ARRANCADOR DE UN MOTOR TRIFÁSICO

El valor de las resistencias empleadas y el umbral de accionamiento del relevador térmico dependerán de las características del motor implicado. Por ejemplo, para un motor de 1.5 HP, eficiencia del 86.5%, y FP de 80%; las seis resistencias implicadas serían de 10 ohms con una capacidad de disipación de 400 Watts, esto último determinado empleando un factor de seguridad de cuatro.

Suponiendo que la tensión entre líneas es 220 Volts,mediante cálculos elementales de Ingeniería Eléctrica, puede verse que para el primer paso la magnitud de la tensión aplicada al motor es el 63% de la tensión del suministro; para el segundo paso, la magnitud de la tensión aplicada al motor es el 78% de la tensión del suministro.


ARRANCADOR DE UN MOTOR TRIFÁSICODiagrama de bloques de una posible realización del sistema lógico requerido por el arrancador.

Se detalla además qué variables binarias del PLMSH_18 están relacionadas con los sensores y actuadores empleados


ARRANCADOR DE UN MOTOR TRIFÁSICOPrograma en SIIL2 asociado con el CLS que valida el arrancador

inprog ‘Sentencia delimitadora de inicio del SPP

nand2#1 e00, e02, i01, 11 ‘ Compuerta nand (1)ffars#1 e01, i01, i00, 110 ‘ Flip-Flop asíncrono (1)tempod #1 i00,s01,00.00.03.00, 1 ‘ TRA de 3 seg (1)tempod #2 i00, s02,00.00.06.00, 1 ‘ TRA de 6 seg (2)seg#1 i00, s00 ‘ Seguidor lógico (1)

finpp ‘Sentencia delimitadora del final del SPP

inmodi ‘Inicio del subprograma temporizadofinmodi ‘Fin del subprograma temporizado


ARRANCADOR DE UN MOTOR TRIFÁSICOConexionado de sensores y actuadores al PLMSH_18, al validar éste el arrancador de este ejemplo

PLMSH_18

E00

E01

E02

GND

PARO

ARRANQUE

CONTACTO AUXILIAR DE RELEVADOR

TÉRMICO

COMSAL 0

S00

S01

S02

FA

K1

K2

K3

VAGND

+

FUENTE EXTERNA DE 24 VDC


Diagnostico de entradas y salidas del PLMSH_18Se desea que el PLMSH_18 realice un sistema lógico que verifique la funcionalidad del hardware de las entradas y las salidas físicas del dispositivo.Al ejecutarse el programa asociado, se deberá observar el siguiente funcionamiento:

Al ser uno lógico la entrada E00 la salida S00 deberá presentar una onda cuadrada de un segundo de periodo y CT=50%

Al ser uno lógico la entrada E06, la salida S00 presentará un uno lógico fijo






Diagnostico de entradas y salidas del PLMSH_18Se desea que el PLMSH_18 realice un sistema lógico que verifique la funcionalidad del hardware de las entradas y las salidas físicas del dispositivo.Al ejecutarse el programa asociado, se deberá observar el siguiente funcionamiento:








Diagnostico de entradas y salidas del PLMSH_18( posible sistema lógico asociado usando temporizadores astables)

E00

E06

I10S00EH STE

TEMPOE#1

Tp=00.00.01.00Tc=00.00.00.50

E01

E07

I11S01EH STE

TEMPOE#2

Tp=00.00.01.00Tc=00.00.00.50

E02

E10

I12S02EH STE

TEMPOE#3

Tp=00.00.01.00Tc=00.00.00.50

OR2#1

OR2#2

OR2#3

E03

E11

I13S03EH STE

TEMPOE#4

Tp=00.00.01.00Tc=00.00.00.50

E04

E12

I14S04EH STE

TEMPOE#5

Tp=00.00.01.00Tc=00.00.00.50

E05

E13

I15S05EH STE

TEMPOE#6

Tp=00.00.01.00Tc=00.00.00.50

OR2#4

OR2#5

OR2#6


Diagnostico de entradas y salidas del PLMSH_18( programa en SIIL2 asociado )

inprogtempoe#1 e00,i10,00.00.01.00,00.00.00.50,1or2#1 e06,i10,s00,11

tempoe#2 e01,i11,00.00.01.00,00.00.00.50,1or2#2 e07,i11,s01,11

tempoe#3 e02,i12,00.00.01.00,00.00.00.50,1or2#3 e10,i12,s02,11

tempoe#4 e03,i13,00.00.01.00,00.00.00.50,1or2#4 e11,i13,s03,11

tempoe#5 e04,i14,00.00.01.00,00.00.00.50,1or2#5 e12,i14,s04,11

tempoe#6 e05,i15,00.00.01.00,00.00.00.50,1or2#6 e13,i15,s05,11 finpp

inmodifinmodi


Control hidráulico cisterna – tanque altoPara fines ilustrativos, aquí se muestra un ejemplo sencillo de uso del PLMSH_18, que consiste en el control lógico de un sistema Cisterna – Tanque Alto con histéresis en ambos depósitos. Esto para un líquido conductor.Para la realización de este CLS se emplean cuatro entradas (E00, E01, E02 y E03) y cinco salidas (S00, S01,S02,S04 y S04) del dispositivo. Los sensores empleados son de tipo NPN, y su transistor NPN de salida presentará saturación cuando el nivel del líquido rebase o sea igual a la posición del electrodo asociado. Por lo tanto, las cuatro entradas se deben configurar en modo fuente. Además, se requiere que una vez que el nivel del líquido haya rebasado el nivel del sensor asociado con el electrodo EN1, deberán transcurrir 30 segundos antes de que la bomba se desconecte.


Control hidráulico cisterna – tanque alto

Los niveles bajo y alto de la cisterna se testifican respectivamente en las salidas S01 y S02

Los niveles bajo y alto del tinaco se testifican respectivamente en las salidas S03 y S04


Control hidráulico cisterna – tanque alto( detalle de una posible realización de los sensores de nivel )

r

4.7 KΩ

1 MΩ

0.1 µF

2N3907

+24 VDC

n = 1,2,3,4m = 1,2

r

2.2 KΩ


Control hidráulico cisterna – tanque alto( esquema a bloques de un CLS para el control hidráulico C-T )


Control hidráulico cisterna – tanque alto( programa en SIIL2 asociado )

inprog

ffars#1 e02, e01,i00,011ffars#2 e03, e04,i01,101tempod#1 i00, i02, 00.00.30.00,0and2#1 i02,i01,s00,11

seg#1 e04,s01 'Testigo nivel inferior de cisternaseg#2 e03,s02 'Testigo nivel superior de cisterna seg#3 e02,s03 'Testigo nivel inferior de tinaco seg#4 e01,s04 'Testigo nivel superior de tinaco

finpp

inmodifinmodi


Control hidráulico cisterna – tanque altocon sensor de falla de bomba

Este ejemplo es una evolución del ejemplo anterior. Las funcionalidades adicionales son:

1) Si después de 9 segundos de que se ha accionado la bomba, no llega el líquido bombeado al tanque alto, la bomba se desenergiza.

2) El evento del punto anterior se testifica con una señal PWM de un segundo de periodo y un CT de 10%

3) Se usa la salida S05 para la testificación (presencia de caudal)/(falla de bomba), y la entrada E05 para captar la señal del sensor de caudal requerido



Este ejemplo es una evolución del ejemplo anterior. Las funcionalidades adicionales son:

1) Los niveles bajo y alto de la cisterna se testifican respectivamente en las salidas S01 y S02

2) Los niveles bajo y alto del tinaco se testifican respectivamente en las salidas S03 y S04



( detalle de una posible realización de los sensores de nivel y caudal)Nótese que el sensor de caudal (5) es similar a los cuatro de nivel

r

4.7 KΩ

1 MΩ

0.1 µF

2N3907

+24 VDC

n = 1,2,3,4,5m = 1,2

r

2.2 KΩ



Diagrama de bloques



Programa en SIIL2 asociadoinprogffars#1 e02,e01,i00,011tempod#1 i00,i02,00.00.30.00,0ffars#2 e03,e04,i01,101and2#1 i02,i01,i04,11

tempof#1 i04,i10,i06,00.09.00,111or2#1 e05,i06,i07,11and2#2 i04,i07,s00,11nand2#1 i07,i04,i11,10tempoe#1 i11,i12,00.00.01.00,00.00.00.05,0

or2#2 i12,e05,s05,11 'Testigo caudal/falla de bomba

seg#1 e04,s01 'Testigo nivel inferior de cisterna seg#2 e03,s02 'Testigo nivel superior de cisterna seg#3 e02,s03 'Testigo nivel inferior de tinaco seg#4 e01,s04 'Testigo nivel superior de tinaco finpp

inmodifinmodi



Realización con el MCU MC9S08QG8 habilitado como PLMQGOperado bajo lógica TTL



Placa electrónica del SCBT sin el relevador de actuación, se aprecia el MCU MC9S08QG8


Generación de 10 ciclos de una señal de PWM de 0.5 segundos de periodo y CT = 20%

Se desea realizar un sistema lógico cuya entrada sea la VBE E01 y sus salidas sean la VBS S01 y S00.Al verificarse en alto la entrada la salida S01 deberá presentar 10 ciclos de una señal PWM de0.5 segundos de periodo y CT = 20%. Al concluir la entrega deberá verificarse la salida S00, al

desverificarse la entrada podrá repetirse la acción, una vez que se vuelve a verificar ésta.Diagrama de bloques de una posible realización del Sistema Lógico

de este ejemplo


Generación de 10 ciclos de una señal de PWM de 0.5 segundos de periodo y CT = 20%

Programa en SIIL2 asociadoinprogand2#1 e01,s00,i02,01tempoe#1 i02,s01,00.00.00.50,00.00.00.10,1contev#1 s01,e01,s00,0,11,101finpp

inmodifinmodi


Generación de 25 ciclos de una señal de PWM de 0.5 segundos de periodo y CT = 20%, con testificación de

número de ciclos enviado mayor o igual a 20Se desea realizar un sistema lógico cuya entrada sea la VBE E01 y sus salidas sean las VBS S00, S01 y S03.Al verificarse en alto la entrada la salida S01 deberá presentar 25 ciclos de una señal PWM de 0.5 segundos de periodo y CT de 20%. Al concluir la entrega se debe verificar la salida S00. Al desverificarse la entrada podrá repetirse la acción, una vez que se vuelve a verificar ésta.Además, la salida S03 debe verificarse en alto, siempre que la cuenta de ciclos entregados sea mayor o igual que 20.



número de ciclos enviado mayor o igual a 20

Programa en SIIL2 asociado

inprogand2#1 e01,s00,i02,01tempoe#1 i02,s01,00.00.00.50,00.00.00.10,1contev#1 s01,e01,s00,0,26,101vs_si_ctacev_mai_20_#1 1,s03,1finpp

inmodifinmodi



número de ciclos enviado mayor o igual a 20 y habilitación por horarioSe desea realizar un

sistema lógico cuyas salidas sean las VBS S00, S01 y S03.A partir del segundo 15 de cada minuto en el RTR, la salida S01 deberá presentar 25 ciclos de una señal PWM de 0.5 segundos de periodo y CT de 20%. Al concluir la entrega se debe verificar la salida S00. Además, la salida S03 debe verificarse en alto, siempre que la cuenta de ciclos entregados sea mayor o igual que 20.



número de ciclos enviado mayor o igual a 20 y habilitación por horario

Programa en SIIL2 asociado

inprog

temprtra#1 i05,00.00.15,00.00.30,101and2#1 i05,s00,i02,01tempoe#1 i02,s01,00.00.00.50,00.00.00.10,1contev#1 s01,i05,s00,0,26,101vs_si_ctacev_mai_20_#1 1,s03,1

finpp

inmodifinmodi

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Transcript of pres-curso plmsh 18 - UNAMdctrl.fi-b.unam.mx/~salva/Docs_CIBM_SEIC/pres-curso...de lógica de 24...