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UNIVERSIDAD CATÓLICA DE SANTA MARÍA

PROGRAMA PROFESIONAL DE INGENIERÍA DE SISTEMAS

LABORATORIO DE SISTEMAS DE COMUNICACIONES

PRÁCTICA # 1: TRANSMISIÓN Y RECEPCIÓN DE DATOS EN SERIE

I. OBJETIVO GENERAL: ANALIZAR E IMPLEMENTAR UN SISTEMA DIGITAL DE

TRANSMISIÓN Y RECEPCIÓN DE DATOS EN SERIE

OBJETIVOS ESPECIFICOS:

1. Analizar sobre la base de circuitos digitales la transmisión y recepción de datos en serie.

2. Implementar y comprobar un sistema de telemando o telecontrol de 6 canales.

II. MARCO TEÓRICO

Telecontrol

La palabra telecontrol significa “control o mando a distancia” o también “transmisión del mando o

control”. El ejemplo más sencillo de telecontrol se puede ver en sistemas robóticas, donde la transmisión

de ordenes de movimiento a las extremidades inferiores o lejanas con respecto al sistema

microprogramable o inteligente del robot, es controlada por ejemplo por diferentes motores que permiten

la articulación del robot.

Estos sistemas tienen tres elementos fundamentales: transmisores (son los que permiten la generación de

las señales de control), medio de transmisión (es por donde viaja la información de control, estos pueden

ser: alambricos e inalámbrico), recepción (interpretación de la ordenes transmitidas: encendido, apagado,

cambio de giro, etc. de los motores a controlar).

Un gran avance en los sistemas de telecontrol se da cuando se logra enlazar a un transmisor y un receptor

por un par de hilos solamente y transmitir varias decenas de ordenes o canales. Si embargo, para lograr

esto es necesario recurrir a procedimientos que solamente pueden ofrecer los circuitos electrónicos y

especialmente los digitales. Dentro de este concepto está comprendida la transmisión y recepción de datos

en serie, por ejemplo el sistema que se implementará y comprobará en esta práctica de laboratorio podrá

controlar el funcionamiento de 6 motores.

En este montaje experimental se podrá apreciar cómo cada uno de los circuitos realiza una función

específica y diferente de manera que en conjunto se logre el fin perseguido, que es la realización de un

telecontrol a través de un hilo único y de un hilo común o de retorno. Emisor y receptor estarán unidos

mediante un par de hilos y se podrá transmitir un número elevado de órdenes, que en nuestro caso será de

6. Por ello diremos que nuestro telemando o telecontrol contiene 6 canales.

© JMQY

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La Figura 1 es un esquema de un sistemas de comunicación de datos en serie. El emisor y receptor se

alimentan mediante una fuente Vcc.

Vcc

Figura 1

Vcc DISTANCIA d

HILO COMUN Tierra

HILO UNICO

RECEPTOR

CIRCUITOS ELECTRONICOS

DIGITALES

EMISOR

CIRCUITOS ELECTRONICOS

DIGITALES

Además del hilo único, se puede observar el hilo común. Solamente dos hilos unen a emisor y receptor.

No obstante se pueden transmitir muchas más órdenes, por ejemplo cincuenta, cien, etc. En nuestro caso

serán 6 las órdenes posibles a transmitir, para que así los circuitos no sean excesivamente complicados.

Principio de funcionamiento

El circuito de telecontrol a implementar está constituido por los dos circuitos básicos: el emisor y el

receptor. De momento diremos que el emisor dispone de un teclado formado por seis interruptores de dos

posiciones y que constituyen el generador de órdenes. Existen también seis pilotos, indicadores de cuál es

la orden que se ha activado. Estas órdenes, que se generan en un sistema de información en paralelo,

pasan a un sistema de información en serie y son emitidas, una tras otra, por un hilo único hacia el

receptor. Hay una secuencia lógica, encargada de generar los impulsos necesarios y en su momento justo,

de modo que cada décima de segundo se manden las seis órdenes hacia el receptor.

Por otro lado, el receptor recibe cada décima de segundo un conjunto ordenado de señales de información

en estado serie. Funciona sincronizado con estas señales que recibe del emisor, las pone en estado

paralelo de información y las almacena en una memoria con capacidad para seis bits, para ofrecerlas a

través de una etapa de potencia, a los receptores que en este caso serán sencillos diodos emisores de luz

(LEDs), pero que bien pueden sustituirse por pequeños relés que pueden gobernar cualquier tipo de

dispositivo (motores para los sistemas robóticos).

Todas las décimas de segundo se recibe un mensaje completo. Si éste es igual al último que se recibió, la

memoria del receptor sigue almacenando la misma información, pero ésta cambia tan pronto se recibe un

mensaje de configuración diferente.

© JMQY

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El emisor digital

Es un emisor de dígitos binarios o bits de información en estado serie. Cada uno de estos bits se

corresponde con una de las órdenes emitidas o lo que es igual con un canal del telecontrol.

La información sale del emisor en bloques o paquetes de seis bits formando lo que se llamará un mensaje

completo.

El emisor manda un mensaje cada décima de segundo. Ello supone que en el intervalo de tiempo de un

segundo se emitan diez mensajes. Estos mensajes se suceden en el tiempo y sin pausa desde el mismo

momento en que el emisor se pone bajo tensión, al conectarle la fuente de alimentación.

Se debe tener en cuenta que, aunque se emita un mensaje cada 0.1 segundos, ello no quiere decir que el

mensaje deba durar todo este tiempo. En efecto, un mensaje dura solamente el tiempo de 0.05 segundos.

De esta manera se tiene una pausa o reposo, también de 0.05 segundos, entre cada dos mensajes emitidos.

En la Figura 2 se ha dibujado un gráfico en donde aparecen los mensajes emitidos así como los tiempos

de reposo que los separa.

Figura 2

0.05 seg.

Pausa 4 0.05 seg.

Mensaje 4

0.05 seg.

Pausa 3 0.05 seg.

Mensaje 3

0.05 seg.

Pausa 2 0.05 seg.

Mensaje 2

0.05 seg.

Pausa 1 0.05 seg.

Mensaje 1

Composición de un mensaje

La duración de un mensaje es 0.05625 segundos para ser más exactos. Cada mensaje está formado por

nueve bits de información en serie, de donde se deduce que la duración de cada uno de estos bits es:

Duración de un bit = Duración de un mensaje

9

Entonces 1 bit dura; 0.05625 = 0.00625 segundos = 6.25 milisegundos.

9

De entre estos nueve bits, hay que tener en cuenta que los dos primeros tienen siempre un nivel ALTO y

se les llama dígito de principio de mensaje y se representaran por PM.

El último bit del mensaje, es siempre un bit de nivel BAJO y es el encargado de señalar que el mensaje ha

terminado. A este bit le llamaremos final de mensaje, FM.

Los seis bits restantes, situados entre los lugares tercero al octavo, corresponden a la información de las

seis órdenes a emitir. Si la orden está activa tendrán un nivel ALTO y si la orden no está activa tendrán un

nivel BAJO. Todo esto cuando el mensaje se presente en lógica positiva.

Los dígitos PM (de duración 12.50 ms) y FM (de duración 6.25 ms) no constituyen órdenes en sí. Son

señales encargadas de arrancar y parar la secuencia lógica del circuito digital del receptor en el curso de la

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recepción de cada uno de los mensajes. El resto de dígitos, canales 6 al 1, se almacenan en la memoria del

receptor y actúan sobre los elementos que deben ser mandados por el emisor.

En la Figura 3 se ha representado la configuración completa de un mensaje.

BIT 2 BIT 9 BIT 1 BIT 3 BIT 4 BIT 5 BIT 6 BIT 7 BIT 8

Orden 1 Orden 2 Orden 3 Orden 4

12.5 ms 6.25 ms

6 x. 6.25 ms

56.25 ms

FM Orden 5 Orden 6 DM DM

Figura 3

Circuito emisor

El circuito emisor (Figura 9), atendiendo a las funciones que éste realiza, se puede dividir en tres partes

básicas.

Etapa de adaptación de señal

Como el circuito está preparado para emitir seis órdenes diferentes, contiene seis etapas de adaptación de

señal. Estas seis etapas son idénticas entre sí.

La etapa del canal 1 está formada por S1, L1, C1, R1 y las patillas 1 y 2 del integrado I-1. Este integrado

es una función inversión del tipo Schmitt.

La etapa del canal 2 está formada por L2, S2, R2, el condensador C2 y las patillas 3-I-1 y 4-I-1.

Siguiendo con el mismo orden, llegamos hasta la etapa de adaptación de la orden del canal 6 que está

formada por L6, S6. C6, R6 y las patillas 13 y 12 del integrado I-1.

Estas seis etapas tienen la misión de convertir en un nivel lógico ALTO, limpio, definido y con unos

flancos bien verticales, la señal del interruptor de entrada, no definida sino llena de transitorios.

El interruptor S1 puede tomar dos estados: abierto y cerrado. Cuando toma el estado de abierto ello

señala que la orden del canal 1 no está activa y lo podemos comprobar ya que la lámpara L1 está apagado.

En estas condiciones no hay paso de corriente a través de L1, ni a través de la resistencia R1, por lo que el

condensador C1 estará cargado a la máxima tensión, que es la de alimentación de 5 voltios. Como el

borne positivo de C1 está conectado a 1-I-1, la salida del inversor, o sea la patilla 2 del integrado I-1,

estará a un nivel lógico BAJO.

Cuando el interruptor S1 pasa a estar cerrado, significa que la orden del canal 1 está activa. Ello está

indicado por la lamparita L1 que permanece encendido. El condensador C1 está sin carga y la tensión en

su borne positivo y en la patilla 1-I-1 es de 0 voltio, lo que origina en la salida del inversor Schmitt,

patilla 2-I-1, un nivel lógico ALTO.

Los cambios de ausencia a presencia de orden, aplicados mediante S1, se retrasan un pequeño tiempo

debido a la descarga de C1 a través de R1. En estas condiciones R1 y C1 funcionan como un circuito

integrador cuya principal misión es limpiar la señal que le imparte a su entrada el interruptor S1.

© JMQY

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Igualmente, el cambio de presencia a ausencia de señal, en el canal 1, viene un tanto retardado debido al

tiempo que tarda en cargarse C1 a través de la resistencia R1 y de L1. El conjunto, R1, C1 y L1, forma

ahora un circuito integrador de la señal de 5 V procedente de la alimentación general del circuito emisor,

puesto que C1 se carga a través de la resistencia R1 y del propio L1. En todo caso, este corto retraso no es

de importancia, sino que, por el contrario, aporta la ventaja de obtener siempre en la salida 2-I-1 unos

flancos bien escuadrados, debido a la actuación del inversor Schmitt, que podrán ser utilizados en el

circuito serializador de órdenes, como se verá más adelante.

Véase en la Figura 4 en forma gráfica, todo cuanto se ha dicho respecto a la etapa de adaptación.

Abierto Cerrado Abierto

Apagado Encendido Apagado

+5V

+0V

“0” “1” “0”

No existe Si existe No existe

Bajo Alto Bajo

Estado de S1

Estado de L1

Tensión en + de C1

Nivel en 2-I-1

Orden

Información en lógica positiva

Figura 4

Lógica del emisor

Se puede definir como el pequeño cerebro que organiza, controla y manda los mensajes en su momento

oportuno. Está formado por los integrados I-3, I-4 e I-5, condensadores C7, C8 y C9, y resistencias R7 y

R8.

El integrado I-3 es una función NAND de dos entradas tipo disparador de Schmitt. El integrado I-4 es un

contador binario de módulo 16 que funciona como un divisor de frecuencia por dos, cuatro, ocho y

dieciséis. El integrado I-5 es una cuádruple función OR de dos entradas.

Las patillas 1, 2 y 3 del integrado I-3, junto con el condensador C7 y la resistencia R7 (ajustable) y R8,

forman lo que se llama el reloj local. En efecto, en la salida 3-I-3 se obtiene un tren de impulsos que se

deberá ajustar, moviendo el cursor de R7, hasta que se obtengan 160 ciclos por segundo (es lo mismo 160

Hz), lo cual corresponde a una duración de ciclo (período T) de 0.00625 seg, es decir de 6.25 ms.

La función NAND formada por las patillas 4, 5 y 6 del integrado I-3, actúa como una función inversión al

tener unidas entre sí las patillas 4 y 5. Su misión es la de regenerar los niveles lógicos de la señal reloj

obtenida en 3-I-3.

© JMQY

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La señal de reloj, obtenida en 6-I-3, se aplica a la entrada del divisor de frecuencia constituido por el

integrado I-4. Es la entrada A o patilla 14-I-4. El resultado es que en la salida QA del divisor se obtiene

un reloj de frecuencia 80 Hz, correspondiente a una duración de ciclo de 12.50 ms. En la salida Q8, se

obtiene un reloj de frecuencia 40 Hz, que corresponde a un período de 25 ms. En la salida QC se tiene un

reloj de frecuencia 20 Hz, correspondiente a un período de 50 ms. Por último, en la salida QD del divisor

I-4 se tiene una frecuencia de 10 Hz correspondiente a un período de 100 milisegundos.

En la Figura 5 y en los cinco gráficos superiores se pueden observar los oscilogramas de estas cinco

frecuencias de reloj que se han mencionado. Obsérvese cómo cada una es la mitad de la anterior y su

período es de duración doble.

12.5 ms

10 Hz

20 Hz

40 Hz

80 Hz

160 Hz 6.25 ms T

93.75 ms 6.25 ms

6.25 ms

100 ms

56.25 ms

1 2 3 4 5 6 7 8 9

1 2 3 4 5 6 7

6-I-3

QA

12-I-4

QB 9-I-4

QC 8-I-4

QD

11-I-4

QA + QB 6-I-5

QC + QD 8-I-5

L

11-I-5

8-I-3

CK 3-I-5

Salida 11-I-3

Figura 5

La función OR, formada por las patillas 4, 5 y 6 del integrado I-5, realiza una función suma no exclusiva

entre las frecuencias de 80 Hz y de 40 Hz correspondientes a las salidas QA y QB del divisor I-4. Véase

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en el gráfico la señal que se obtiene en 6-I-5. De la misma manera, las frecuencias de reloj de 20 Hz y de

10 Hz se aplican a las dos entradas de otra función OR, patillas 9 y 10 de I-5, para obtener una suma no

exclusiva en la salida 8-I-5, cuyo oscilograma se puede ver en el gráfico de la Figura 5.

Por último, las patillas 12-I-5 y 13-I-5 reciben las dos frecuencias sumadas, procedentes de 6-I-5 y 8-I-5

respectivamente, para a su vez realizar con ellas otra función OR. El resultado es que en la patilla 11-I-5

se tiene una función OR de cuatro entradas, las cuales podemos considerar que son QA, QB QC y QD. Su

oscilograma refleja un impulso de nivel lógico BAJO, de una duración de 6.25 ms y que permanece

ausente, es decir a nivel ALTO, durante 93.75 ms. Dicho de otra forma, por cada 100 ms, permanece 6.25

a un nivel lógico BAJO.

En la salida 11-I-5 se coloca un pequeño condensador C9 para integrar los pequeños retrasos que se

producen entre las frecuencias QA, QB QC y QD. Hay que hacer también la observación de que las dos

entradas de borrado del contador I-4, patillas 2 y 3, se han inutilizado al conectarlas permanentemente a 0

V, para que de esta manera funcione como un divisor de frecuencias, que es la misión que debe cumplir

en este circuito.

Al impulso obtenido en 11-I-5, una vez por cada 100 milisegundos de tiempo, se le llamará L y será

utilizado para efectuar la carga paralelo del registro serializador.

Por otra parte, este impulso L se lleva a la patilla 9-I-3 para que junto con la frecuencia de 160 Hz tomada

de 6-I-3 y aplicada a 10-I-3, se realice una función NAD y se obtenga como resultado, en 8-1-3, una señal

de niveles cuya cadencia se puede ver en su correspondiente oscilograma de la Figura 5.

Finalmente, la señal que se ha obtenido en 8-I-3 se lleva a la patilla 1-I-5 y junto con ¡a frecuencia de 10

Hz o QD tomada de 11-I-4 y aplicada a 2-I-5, se realiza una función OR y se obtiene, en 3-I-5, un paquete

de siete impulsos, que denominaremos CK y que constituirán los impulsos de reloj para la salida serie de

información del registro serializador. Estos impulsos son por nivel BAJO y el flanco que de ellos se

utiliza es el de subida. En 3-I-5 se coloca también otro condensador de pequeña capacidad C8, con el fin

de eliminar pequeños parásitos producto de las sumas de señales y debido a los retardos que lógicamente

se producen entre los flancos de las diferentes frecuencias.

Ver en la Figura 5 el tren de impulsos (siete en total) que se producen en 3-I-5 a cada 100 ms de tiempo.

Se puede apreciar también que el primer flanco ascendente de CK (CK-1), aparece 12.50 ms después de

producirse el flanco descendente de la señal L. Puede verse también que los impulsos de CK están

invertidos respecto a los que hay en la frecuencia de 160 Hz, punto 6-I-3. Los impulsos CK números 1 a 7

están separados por un tiempo de 6.25 ms, siendo éstos quienes marcan la duración del mensaje emitido

así como de cada una de las órdenes que en él están contenidas.

El serializador

Este circuito serializador es el que realmente efectúa la emisión del mensaje, auxiliado por la etapa de

adaptación de señal ya descrita.

El serializador está constituido por el circuito integrado I-2. Es un registro de entrada paralelo y con

salida serie para una capacidad de ocho bits. Su misión es convertir en un mensaje serie la información

que es aplicada en paralelo a su entrada. Las ocho entradas en paralelo son A, B, C, D, E, F, G y H. La

entrada A se conecta permanentemente a un nivel BAJO mediante el conexionado de la patilla 11-I-2 a

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cero Voltios. A constituye el último bit del mensaje a emitir, o sea el 9, que debe tener siempre un nivel

BAJO. Recordando que se le ha llamado fin de mensaje o FM.

Las entradas B, C, D, E, F y G en paralelo del registro I-2 se conectarán respectivamente a las órdenes 1,

2, 3, 4, 5 y 6, procedentes de las patillas 2-I-1, 4-I-1, 6-I-1, 8-I-1, 10-I-1 y 12-I-1, respectivamente, de la

etapa de adaptación. Estas órdenes, de la 1 a la 6, constituirán a su vez los bits 8 al 3, ambos inclusive, del

mensaje emitido. Debe tenerse muy en cuenta que la orden 6, aplicada a la entrada paralelo G, patilla 5-I-

2, será la primera que se obtendrá a la salida serie del registro.

La entrada paralelo H se pone permanentemente a nivel ALTO mediante el conexionado de la patilla 6-I-

2 a + 5 V. A la salida serie, constituirá los bits 1 y 2 del mensaje, que irán encabezándolo para formar lo

que se ha llamado principio de mensaje PM, siempre en nivel ALTO y con una duración doble de las

demás órdenes.

La señal de carga en paralelo del registro es L, aplicada a su patilla 1-I-2. En el flanco descendente de L,

los ocho niveles lógicos que hay en las entradas A a H pasan al interior del registro. Desde este instante,

la salida serie está dando ya el nivel lógico que tenía la entrada H. Como la entrada H siempre tiene

un nivel ALTO, la salida QH tendrá también un nivel ALTO. Sin embargo, como nosotros utilizamos la

salida del registro en lógica negativa, tendremos que estará a nivel BAJO.

QH

QH

La entrada C/H, patilla 15-I-2, es la que controla el paso del reloj CK. Cuando C/H está a un nivel ALTO,

los impulsos CK no pueden pasar al interior del registro. Solamente lo pueden hacer cuando C/H está a

nivel BAJO.

Sin embargo se ha previsto que cuando lleguen los 7 impulsos de CK, la señal C/H esté a nivel BAJO.

Véase los gráficos de la Figura 6.

La salida serie, en lógica negativa, del registro se lleva a un inversor constituido por una función NAD en

la que se han unido sus entradas, patillas 12 y 13 de I-3. De esta manera, en la SALIDA, patilla 11-I-3, se

tiene de nuevo el mensaje serie en lógica positiva.

Pues bien, desde el momento en que se ha efectuado la carga paralelo, debido al flanco descendente de L,

se tiene la SALIDA a nivel ALTO. Al cabo de 12.50 ms llega el impulso CK-1, obteniéndose en la

SALIDA el nivel que corresponda a la orden 6. En el ejemplo de la Figura 6 la orden 6 no está activa y su

nivel es BAJO, por lo que la SALIDA pasa a nivel BAJO. Este mismo impulso, CK-1, hace que el nivel

de la entrada A pase a la Q de la memoria cuya entrada paralelo era B.

Cuando llega el impulso CK-2, la SALIDA toma el nivel de la orden 5, que se había aplicado a la entrada

Y y que a consecuencia de los impulsos de reloj CK se ha desplazado dos lugares hacia la salida serie

del registro. QH

Prosiguiendo, al llegar el impulso CK-6, en la SALIDA se tiene el nivel de la orden 1, que en nuestro

ejemplo al estar activa, le corresponde un nivel ALTO. Estamos ahora en el bit número ocho del mensaje

serie emitido. Por último, el impulso CK-7 hace que la SALIDA pase a nivel BAJO debido a que después

de 7 impulsos de reloj CK, la información que había entrado en paralelo por A, (que era un nivel BAJO)

correspondiente al fin de mensaje FM, se tendrá ahora en la salida. QH

En la Figura 6 se han dibujado los gráficos correspondientes a la emisión de un mensaje en donde están

activas las órdenes 1, 2 y 5. Sin embargo, las números 3, 4 y 6 están inactivas y por ello permanecen a un

nivel BAJO.

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Todo lo dicho, es decir, la emisión de un mensaje, se efectúa cada décima de segundo. Si entre un

mensaje y el siguiente se activa o desactiva una orden, el mensaje cambiará de configuración y adoptará

la que en cada caso le corresponda.

A 11-I-2

BIT 9 BIT 8 BIT 7 BIT 6 BIT 5 BIT 4 BIT 3

BIT 2 BIT 1

PM PM 6 5 4 3 2 1 FM

1 2 3 4 5 6 7 CK 2-I-2

Salida 11-I-3

QH 7-I-2

C/H 15-I-2

L 1-I-2

H 6-I-2

G 5-I-2

F 4-I-2

E 3-I-2

D 14-I-2

C 13-I-2

B 12-I-2

Siempre a nivel BAJO, conectado a 0V, es el bit 9 (FM)

Nivel ALTO, se ha cerrado S1, es el bit 8 (orden 1)

Nivel ALTO, se ha cerrado S2, es el bit 7 (orden 2)

Nivel BAJO, S3 está abierto, es el bit 6 (orden 3)

Nivel BAJO, S4 está abierto, es el bit 5 (orden 4)

Nivel ALTO, S5 está cerrado, es el bit 4 (orden 5)

Nivel BAJO, S6 está abierto, es el bit 3 (orden 6)

Siempre a nivel ALTO, conectada a +5V, es el bit 1 y 2 (PM)

MENSAJE COMPLETO

Figura 6

El receptor digital

Es el elemento, que realizado mediante funciones lógicas y circuitos digitales, se encarga de recibir,

interpretar y almacenar las órdenes que recibe del emisor digital. A cada décima de segundo realiza una

secuencia de recepción completa de la cual obtiene unas órdenes que posteriormente almacena. Cuando

un mensaje recibido es diferente al precedente, se almacenan nuevas órdenes y los receptores, en este

caso pequeños LEDs, son gobernados de manera diferente. Es de resaltar el hecho de que en un mensaje

recibido pueden estar activas las seis órdenes o, por el contrario todas estén inactivas. La existencia o no

existencia de una orden nunca implica en nada a las demás.

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Acopladores de recepción

Son los circuitos encargados de recibir cl mensaje y de ponerlo en forma y lógica necesaria. Además

efectúan una limpieza de la señal recibida, antes de que se decodifique, y efectúan cierta protección

contra señales parásitas que puedan provenir del exterior.

Son acopladores de recepción, los circuitos I-4 con sus patillas 9, 10 y 8, y también I-5 con las patillas 1,

2 y 3. El primero funciona como un simple inversor, al tener unidas las patillas 9 y 10 y ser una función

NAND. Estas entradas, a su vez, están conectadas a 0 V a través de una resistencia R1 que les da, en

ausencia de mensaje recibido, un nivel lógico BAJO. El condensador C1, de pequeña capacidad,

conectado en paralelo con R1, actúa a modo de filtro de entrada de cara a los parásitos de corta duración

que puedan llegar entre dos mensajes y en el tiempo de pausa.

El mensaje recibido se tiene en lógica positiva en el punto ENTRADA. Por ello se obtendrá en lógica

negativa en la patilla 8-I-4, o salida del inversor.

El mensaje recibido y puesto en lógica negativa se lleva por una parte a la memoria de recepción y por

otra a un circuito integrador constituido por la resistencia R4 y el condensador C4. Una vez integrado

ligeramente el mensaje, se lleva a la entrada de otro inversor constituido por las patillas 1, 2 y 3 del

integrado I-5. El resultado es que se obtiene de nuevo el mensaje en lógica positiva, limpio y con unos

flancos bien encuadrados en la patilla 3-I-5. En estas condiciones ya se puede entregar el mensaje al

registro de recepción para su puesta en paralelo.

La memoria de recepción

La memoria de recepción es una memoria del tipo biestable S-R realizada mediante el empleo de dos

funciones del tipo NAND de dos entradas que se acoplan en cruz con las salidas. Corresponden a las

patillas 1, 2, 3, 4, 5 y 6 del integrado I-4. A esta memoria la llamamos MR.

Entre mensaje y mensaje, la memoria MR está desactivada, es decir, con la salida 3-I-4 a nivel BAJO. Se

tendrá pues 6-I-4 a nivel ALTO.

La memoria de recepción se activa en el preciso instante que comienza el mensaje recibido. Precisamente

cuando el primer bit (PM) pasa de nivel BAJO a nivel ALTO en el punto ENTRADA. Ello es debido a

que en 8-I-4 se tiene entonces un flanco de bajada o paso de nivel ALTO a BAJO que actúa sobre la

entrada de activación de la memoria. S

La memoria MR se mantiene activada durante todo el tiempo que está llegando el mensaje desde el bit 1

hasta él bit 9. En el curso de recepción del bit 9 recibe a través de 5-I-4 un nivel BAJO que logra la

desactivación y su consiguiente paso a nivel BAJO de la salida 3-I-4. Permanece desactivada hasta que

llegue el bit 1 del siguiente mensaje. Es de señalar que durante la recepción de un mensaje llegan varios

niveles de valor BAJO a la entrada de la memoria. Esto no supone ningún problema debido a que la

memoria está activada y un impulso más de activación no produce ningún cambio. Sin embargo, entre

mensaje y mensaje esto no ocurre, ya que el nivel que se transmite es de valor lógico BAJO que repercute

en un nivel ALTO en la entrada.

S

S

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El reloj

El reloj del receptor está constituido por las patillas 4, 5 y 6 del integrado I-5. Es una función NAND de

dos entradas del tipo Schmitt. Para complementar el reloj se dispone de un integrador formado por las

resistencias R2 y R3 y el condensador C3.

Este reloj está gobernado mediante la memoria de recepción. Cuando la memoria de recepción está

desactivada, la patilla 4-I-5 está á un nivel BAJO y por consiguiente la salida del reloj, 6-I-5, se bloquea a

un nivel lógico ALTO. Sin embargo, cuando MR está activada, o sea 4-I-5 a nivel ALTO, el reloj

comienza a funcionar y se obtiene un tren de impulsos, por nivel BAJO, en su salida 6-I-5.

La conclusión es que el reloj funciona solamente durante el tiempo en que se está recibiendo un mensaje,

permaneciendo parado durante los intervalos de descanso entre mensaje y mensaje. El reloj funciona,

pues, todo el tiempo que la memoria MR está activada. Recuerde que en el emisor teníamos el reloj

permanentemente funcionando.

La frecuencia del reloj en el punto 6-I-5 debe ser de 160 Hz, es decir la misma que se tenía en el emisor.

Para obtener este valor se debe actuar sobre el cursor de la resistencia ajustable R2.

Lógica del receptor

La lógica del receptor debe cumplir dos funciones esenciales. Debe dar un nivel BAJO a la memoria de

recepción para lograr desactivarla y así poder parar el reloj y por otra parte debe decidir el momento en

que la información que se ha recibido debe ser almacenada.

Está formada por el integrado I-4, patillas 11, 12 y 13, el integrador R5 y C5, el integrado I-5 con sus

patillas 8, 9, 10, 11, 12 y 13, y el integrador R6 y C6.

Todo el proceso comienza cuando la salida QH, del registro paralelizador de recepción pasa a nivel

ALTO. Ello significa que todo el mensaje serie se ha puesto en paralelo. El nivel de la salida QH, se

invierte de lógica y se obtiene en nivel BAJO en 11-I-4. Al estar unidas 12 y 13, esta función actúa como

un inversor.

El nivel BAJO obtenido en 11-I-4 se aplica al integrador formado por R5 y C5. Es necesario un pequeño

tiempo para descargar a C5 sobre R5, por lo que con cierto retardo, en la salida del inversor a Schmitt 8-I-

5 se tendrá un nivel ALTO. Este flanco ascendente de 8-I-5 se utiliza como reloj CK para la carga de la

memoria-registro I-2.

Por otro lado, el paso a nivel ALTO de 8-I-5 se aplica a través de R6 a un condensador C6 y a la entrada

de un inversor a Schmitt constituido por las patillas 11, 12 y 13 del integrado I-5. El resultado es que se

obtiene un nivel BAJO en la salida 11-I-5, con cierto retraso respecto al flanco ascendente que se produce

en 8-I-5. Este retardo depende directamente de la resistencia R6 y de la capacidad del condensador C6. El

flanco descendente obtenido en 11-I-5 se utiliza para desactivar la memoria MR a través de su entrada. R

La secuencia lógica del receptor termina de la siguiente manera: La desactivación de la memoria de

recepción MR origina un borrado de todo el registro paralelizador I-1, puesto que su entrada CL está

conectada directamente a MR. El borrado del registro I-1 hace que sus ocho salidas en paralelo, y entre

ellas QH, pasen forzosamente a nivel BAJO. Como resultado, 11-I-4 deberá pasar a nivel ALTO y cierto

tiempo después lo hará también 9-I-5, una vez que haya cargado C5 a través de R5. La salida 8-I-5

volverá a su estado de reposo, con un nivel BAJO. Como consecuencia del retardo originado por el

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circuito integrador constituido por R6 y C6, en la salida 11-I-5 se tendrá un nivel ALTO, cierto tiempo

después de haberse descargado C6. Queda entonces 11-I-5 a nivel ALTO para poder autorizar a la

memoria MR a que se active cuando llegue el próximo mensaje.

Véase en la Figura 7 los oscilogramas de funcionamiento lógico del receptor digital.

En el gráfico superior se ve el mensaje, en lógica positiva tal y como llega al receptor. En el segundo

gráfico aparece el mismo mensaje, punto 8-I4, pero en lógica negativa. Es el bit PM, en lógica negativa,

en su flanco de descenso el que activa a la memoria MR.

El mensaje aparece, en lógica positiva, de nuevo en el punto 3-I-5. Véase el tercer gráfico. En el cuarto

gráfico de la misma Figura 7 aparece dibujada la memoria MR, la cual a su vez autoriza a funcionar al

reloj CK, de manera que en 6-I-5 se obtienen ocho impulsos de reloj por nivel BAJO. El último impulso

de reloj CK (CK-8) hace subir a QH a nivel ALTO. Este nivel ALTO corresponde al bit PM que en el

primer impulso de CK (CK-1) pasó a QA del registro I-1.

Mensaje recibido

1 2 3 4 5 6 7 8 9

FM PM PM

R 11-I-5

CK 8-I-5

CK 6-I-5

Q 12-I-4

MR 3-I-4

3-I-5

S 8-I-4

Entrada 9-I-4

1 2 3 4 5 6 7 8

Figura 7

También se puede ver como después de cierto tiempo de haber subido QH a nivel ALTO, lo hace CK en

8-I-5. Más tarde pasa a nivel BAJO para desactivar la memoria MR. MR pone ahora a QH en nivel

BAJO y ésta a su vez un poco después, a CK en 8-I-5. Con cierto retraso, recobra de nuevo su estado

de nivel ALTO que tenía en principio. Ver los tres últimos gráficos de la Figura 7.

R

R

El registro paralelizador

Como su nombre indica es el encargado de poner en paralelo la información que llega a su entrada serie.

Es el circuito integrado I-1. La entrada serie es A y B. El reloj de entrada serie es CK y a él se aplican los

ocho impulsos que genera el reloj 6-I-5. La entrada de borrado general es CL y está conectada

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directamente a MR, de manera que si MR está desactivada a nivel BAJO las salidas del registro estarán

imperativamente a nivel BAJO.

Cuando se activa la memoria de recepción se tiene CL a nivel ALTO. Comienzan a llegar los impulsos

CK procedentes del reloj al mismo tiempo que llega el mensaje serie debidamente conformado y con

flancos bien definidos. El bit 1 del mensaje serie recibido no entra en el registro y se desperdicia. Sin

embargo el bit 2 entra al registro en el momento de producirse el CK-1 y precisamente en su flanco

ascendente. Ocho impulsos de CK después se tendrá este bit 2, que siempre es un nivel ALTO, en la

salida QH. En efecto, el CK-2 hace entrar al registro, en la QA la orden 6 del mensaje recibido, al tiempo

que el contenido de QA pasa a la QB. El resultado es que al finalizar los ocho impulsos de CK, se tiene en

QA el bit 9 o FM, en QB el bit 8 o la orden 1, en QC el bit 7 o la orden 2, en QD el bit 6 o la orden 3, en

QE el bit 5 o la orden 4, en QF el bit 4 o la orden 5, en QG el bit 3 o la orden 6 y por último en QH el bit

2 o principio de mensaje PM.

En el flanco ascendente de CK-8 se puede decir que la puesta en paralelo de la información recibida ha

finalizado. Todo lo explicado se puede ver en los gráficos de la parte superior y central de la Figura 7.

El registro-memoria de recepción

Tan pronto se ha puesto en paralelo la información serie procedente del mensaje recibido, se debe

proceder a su almacenamiento. El registro-memoria I-2 se encarga de este cometido. Es un registro de

entrada paralelo y de salida paralelo con capacidad para seis bits. A sus seis entradas, A, B, C, D, E y F,

se aplican las salidas del registro paralelizador, QB, QC, QD, QE, QF y QG.

Se toman, las salidas que corresponden a las órdenes 1 a 6 respectivamente. La QA y la QH, que no

constituyen órdenes en sí, no se almacenan puesto que sabemos que constituyen el FM y el PM y su

misión ya se ha cumplido una vez recibido y paralelizado el mensaje.

En el mismo instante en que el reloj CK de carga en paralelo de I-2 pasa de nivel BAJO a nivel ALTO, la

información de sus entradas, A a F, es transferida a sus salidas QA a QF respectivamente. En QA, patilla

2-I-2, se almacena la orden 1. En QB, patilla 5-I-2, se almacena la orden 2. En QC, patilla 7-I-2, se

almacena la orden 3. En QD, patilla 10-I-2, se almacena la orden 4. En QE, patilla 12-I-2, se almacena la

orden 5. Finalmente, en QF, patilla 15-I-2, se almacena la orden 6.

Ver la Figura 8, en donde se muestra un ejemplo de recepción de un mensaje con sus órdenes 1, 2 y 5

activas, que en el flanco ascendente de CK, patilla 9-I-2, las salidas QA, QB y QE pasan a nivel ALTO,

independientemente del estado o nivel que tuvieran anteriormente. Las salidas QC, QD y QF pasan a

nivel BAJO por estar inactivas sus respectivas órdenes en el mensaje que se ha recibido. Se debe de tener

en cuenta que la zona rayada, con los dos niveles lógicos dibujados a trazos en un oscilograma, indican un

desconocimiento del nivel lógico que hay en ese punto del circuito.

Etapa de potencia

Para realizar la implementación del presente telemando o telecontrol, se ha elegido como elemento

receptor de órdenes diodos emisores de luz (LEDs), estos son de L1 a L6, gobernados por las órdenes 1 a

6 respectivamente. Como su consumo es de unos 35 mA y las salidas del registro-memoria no pueden

proporcionar esta corriente, se ha colocado un elemento de mayor corriente, con colector abierto, que es

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el integrado I-3. Si suponemos que la orden 1 está activa, se tendrá QA. patilla 2-I-2, a nivel ALTO y en

consecuencia la salida del inversor I-3, patilla 2-I-3, estará a nivel BAJO y el LED L1, que tiene su otro

borne conectado a +5 V, se encenderá. En el ejemplo de la Figura 8, se puede ver que los LEDs L1, L2 y

L5 están encendidas y L3, L4 y L6 apagados. Esto ocurre porque solamente 2-I-3, 4-I-3 y 10-I-3 están a

nivel BAJO. En los inversores cuya salida está a nivel ALTO, los LEDs no se encienden por tener sus dos

bornes a la misma tensión de +5 voltios. Es el caso de 6-I-3, 8-I-3 y 12-I-3.

El circuito formado por C7, R7 y D1 se llama de puesta en tensión. Su misión es la de procurar que al dar

alimentación de +5 V a todo el circuito receptor, el registro-memoria I-2 quede con todas sus salidas a

nivel BAJO debido a que su entrada de borrado CL, patilla 1-I-2, tarda cierto tiempo en alcanzar un nivel

ALTO, precisamente el necesario para cargar a C7 vía R7. El diodo D1 provoca una rápida descarga de

C7, sobre 0 V, cuando se desconecta la alimentación del circuito. Sin embargo, en la puesta en tensión,

D1 no actúa debido a que se encuentra en oposición y su resistencia inversa es mucho más elevada que

R7.

Misión parecida tiene el pequeño condensador C2. Hace que en la puesta en tensión, la entrada tarde

más tiempo en alcanzar el nivel ALTO que el que emplea la entrada, debido al tiempo necesario para

cargar a C2. En estas condiciones, la memoria de recepción, MR, siempre quedará desactivada en los

momentos de conexión de la fuente de alimentación. Con ello se tiene la seguridad de que el reloj no se

pone en funcionamiento y no se pueda interpretar un falso mensaje recibido, cuando el emisor no está en

servicio.

R

S

1 2 3 4 5 6 7 8 9 A 8-I-1

ORDEN 3

PM

ORDEN 6

ORDEN 5

ORDEN 4

ORDEN 2

ORDEN 1

FM

L6 Apagado

L5 Encendido

L4 Apagado

L2 Encendido

L3 Apagado

L1 Encendido

1 2 3 4 5 6 7 8

PM PM 6 5 4 3 2 1 FM

CL 9-I-1

CK 8-I-1

QA 3-I-1

QB 4-I-1 QC 5-I-1 QD 6-I-1 QE 10-I-1 Figura 8 QF 11-I-1 QG 12-I-1 QH 13-I-1

CK 9-I-2

QA 2-I-2

QB 5-I-2

QC 7-I-2

QD 10-I-2 QE 12-I-2 QF 15-I-2

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III. MATERIAL Y EQUIPO

• Multímetro Digital (DMM)

• Fuente de alimentación DC

• Generador de funciones

• Osciloscopio

• Probador lógico

• Protoboard y cables de conexión

CIRCUITO EMISOR CIRCUITO RECEPTOR

R1 a R6, resistencias de 220 ohmios, 1/2 W R1, R4, R5 y R6, resistencias de 470 ohmios, ½ W

R7, potenciómetro de 250 ohmios. R3, resistencia de 150 ohmios, 1/2 W

R8, resistencia de 150 ohmios, 1/2 W R7, resistencia de 22000 ohmios.

R9 a R14, resistencias de 330 ohmios, 1/2 W R2, potenciómetro de 250 ohmios.

L1 a L6, diodos LEDs R8 a R13, resistencias de 330 ohmios, 1/2 W

S1 a S6, dipswitch L1 a L6, diodos LEDs

C1 a C6, condensadores electrolíticos de 4.7υF-10V D1, diodo 1N4148.

C8 y C9, condensadores de 22 nF-50V C1 y C2, condensadores de 47 nF-50V.

C7, condensador electrolítico de 22 υF-10V C3, condensador electrolítico de 22 υF-10V.

I-1 CI 7414 C4, C5, C6 y C7, condensadores electrolíticos

I-2 CI 74165 de 1 υF-10V

I-3 CI 74132 I-1 CI 74164

I-4 CI 7493 I-2 CI 74174

I-5 CI 7432 I-3 CI 7406

I-4 CI 7400

I-5 CI 74132

IV. ACTIVIDADES

1. Implementar y comprobar el circuito de la Figura 9. El cual es un circuito digital de telemando o

telecontrol de 6 canales.

Nota: Se recomienda efectuar primero el montaje del emisor. Una vez comprobado su

funcionamiento, puede seguirse con el montaje del receptor. Una observación importante es la

referente a la frecuencia de los relojes, que tanto para el emisor como para el receptor se deben

ajustar a 160 Hz. Es indispensable que tanto el emisor como el receptor tengan una misma

conexión de tierra o señal de retorno.

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+ +

+5V R3 +5V R2

ENTRADA S 1

2 3 8

10 9 MR R9 4

5

C3+

R10 R11 R12 R13 R14 I-4 6 I-4 I-5 R1 C1 L1 L2 L3 L4 L5 L6

4 5

6 I-4

R S1 S2 S3 S4 S5 S6 R4

C2 1 3

2 I-5 C4+ R1 R2 R3 R4 R5 R6

+ C6

+ C3

+ C4

+ C5 +0V C1 C2 +0V +0V +5V

D1

C7+ L1 R7 1 2 1

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A Q A

4 3 B Q B

Q C

I -1 Q CK Q

3 2 1 1 R8 I-3

L2 2 3 11 10 I-1 A S/I A CL Q A

B Q B

C Q C I-2 D Q

D E Q

4 2 04 3 5 0V 5 4 R9 I-3 5

B 12

I-1 L3

6 6 6 6 7 5 13 C D I-2 E F G H Q C/H L CK

D 14 3

I-1 10 11 I-3 8

SALIDA 10 R10 8 L4 9 8

11 I-1

9 E 4 12 12 11 13 11

I-3 Q 5

6 I-3 R11 10

12 I-1

F 10 E

12 14 15 7 13 Q F Q CK

11 L5 G F R12 I-3

12 13

15 1 2 Q CL 13 I-1 H 13 9

+5V I-3 R13 9 L6

9 R7 8 2 1 3

I-5 10 I-3 C8

Receptor Emisor

A Q A Q B I-4 B Q C

11 R01 R02 QD 3 2

14 9

12 5 4 6 R8 I-5

13 12 11 R5 R6 12 1 12 9 11 4 3 6 11 8 1 8 9 I-5

8 I-5 C5

+ C6+ 5 13 13 2

C7+

1 0 I-4 I-5 I-3 I-5 I-3 10 C9

Figura 9

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V. OBSERVACIONES Y CONCLUSIONES

VI. CUESTIONARIO

1. Explique las diferencias entre una comunicación sincrona y asíncrona.

2. Diseñar un sistema síncrono de telemando o telecontrol, el cual tendrá un dispositivo de memoria.

Este sistema transmitirá en serie, bit por bit, ordenes a 8 motores remotos, sobre una sola línea.

Utilizar: un MUX 74151 en el lado de transmisión, un registro direccionable 74259 en el lado de

recepción, un 7493 y un timer 555 para la sincronización del transmisor con el receptor.

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