XAPP879 (v1.1) 2011 年 10 月 26 日 japan.xilinx.com 1

© Copyright 2010–2011 Xilinx, Inc. Xilinx, the Xilinx logo, Artix, ISE, Kintex, Spartan, Virtex, Zynq, and other designated brands included herein are trademarks of Xilinx in the United States and other countries. All other trademarks are the property of their respective owners.

概要 このアプ リ ケーシ ョ ン ノー ト は、 ダイナ ミ ッ ク リ コンフ ィ ギュレーシ ョ ン ポー ト (DRP) を介して

Spartan®-6 FPGA の位相ロッ ク ループ (PLL) のクロ ッ ク出力の周波数、位相シフ ト、およびデューティ

サイ クルを動的に変更する方法について説明します。 内部の DRP 制御レジスタの動作は、 リ ファレン

ス デザインからわかり ます。 リ ファレンス デザインは、レジスタが正しい順序で制御されるよ うに、 ス

テート マシンを使用して DRP を駆動します。

注意 : コンフ ィギュレーシ ョ ン後に、 デザインで CRC (巡回冗長検査) 機能が必要な場合、 PLL を動的にリ コンフ ィギュレーシ ョ ンするために PLL DRP ポート を使用するこ とはできません。 PLLDRP ポート を使用する と、 コンフ ィギュレーシ ョ ン後の CRC 機能が破損します。

リ ファレンス デザインはそのままで動作するものですが、 PLL の機能を理解しているこ とが推奨され

ます。基本的な PLL 機能では不十分な場合、上級ユーザーには、 DRP インターフェイス と共に PLL を使用するこ とを推奨します。 PLL と DRP インターフェイスを使用する代わりに、 DCM_CLKGEN プリ ミ テ ィブを使用した方が便利な場合もあ り ます。 PLL 機能の詳細は、 『Spartan-6 FPGA ク ロ ッ ク リソース ユーザー ガイ ド』 (UG382) を参照してください。

この リ ファレンス デザインは、 2 つのリ コンフ ィギュレーシ ョ ン ステート アドレスをサポート してい

ますが、 拡張してサポートするステート を追加するこ と も可能です。 それぞれのステートが PLL のフ

ル リ コンフ ィギュレーシ ョ ンを行うため、 ほぼすべてのパラ メーターが変更できます。

はじめに Spartan-6 デバイス内のクロ ッ ク マネージメン ト タイル (CMT) には、2 つの DCM と 1 つの PLL が含

まれています。 PLL の も強力な機能の 1 つは、 ク ロ ッ ク出力の位相、 デューティ サイ クル、 および

分周の値を動的にリ コンフ ィギュレーシ ョ ン可能である という こ とです。このアプリ ケーシ ョ ン ノート

では、 PLL リ コンフ ィギュレーシ ョ ンに必要な情報を提供し、 こ こで扱うすべてのアルゴ リ ズムをイン

プ リ メン トする リ ファレンス デザインについて説明します。 この リ ファレンス デザインで使用される

PLL は、 フ ィードバッ ク パスと して CLKFBOUT で使用するこ とを目的にしています。 リ ファレンス

デザインは、 フ ィードバッ ク パスの CLKOUT での使用をサポート しません。

リ コンフ ィギュレーシ ョ ンは PLL DRP ポート を介して実行されます。 DRP を使用するこ とによって、

通常はビッ ト ス ト リームでのみ初期化されるコンフ ィギュレーシ ョ ン ビッ トへのアクセスが可能とな

り ます。 このため、デザインが動作中でも PLL ク ロ ッ ク出力を動的に変更できます。周波数、位相、お

よびデューティ サイ クルすべてが動的に変更可能です。 PLL を適切にリ コンフ ィギュレーシ ョ ンする

には、 整数の分周値が 初に設定される必要があ り ます。

「PLL コンフ ィギュレーシ ョ ン ビッ ト グループ」 および 「PLL DRP レジスタ」 セクシ ョ ンに、コンフ ィ

ギュレーシ ョ ン ビッ トが 4 つのビッ ト グループで記載されており、 使用方法の概要とレジスタでのコ

ンフ ィギュレーシ ョ ン ビッ トの位置が説明されています。 この情報は、 DRP リ ファレンス デザインを

使用する場合は必要あ り ませんが、 レジスタ位置に伴って変更しなければならない内部 PLL の属性に

ついて説明するために提供しています。属性の計算方法に関する具体的な情報は、 リ ファレンス デザイ

ンで提供されます。 リ ファレンス デザインの機能および使用方法については、「 リ ファレンス デザイン」

および 「 リ ファレンス デザインの使用」 セクシ ョ ンで解説しています。

アプリケーシ ョ ン ノート : Spartan-6 ファ ミ リ

XAPP879 (v1.1) 2011 年 10 月 26 日

PLL ダイナミ ック リコンフ ィギュレーシ ョ ン著者 : Karl Kurbjun、 Carl Ribbing

PLL コンフ ィギュレーシ ョ ン ビッ ト グループ

XAPP879 (v1.1) 2011 年 10 月 26 日 japan.xilinx.com 2

PLL コンフ ィギュレーシ ョ ン ビッ ト グループ

PLL には ユーザーがアクセス可能なコンフ ィギュレーシ ョ ン ビッ ト グループが 4 つあり、各クロ ッ ク

出力は個別にリ コンフ ィギュレーシ ョ ンできます。 4 つのグループは、分周器グループ、位相グループ、

ロ ッ ク グループ、 およびフ ィルター グループです。 これらのコンフ ィギュレーシ ョ ン ビッ ト グループ

は、 PLL プリ ミ ティブに内在し、 PLL_DRP モジュールの動作を明確にするものです。 このユーザー指

定可能な PLL_DRP モジュールのパラ メーターについては、 「 リ コンフ ィギュレーシ ョ ン モジュールの

ポート と属性」 セクシ ョ ンで説明しています。

分周器グループ

すべてのクロ ッ ク出力それぞれに関連する分周器グループがあ り ます。 このグループには次のパラ メー

ターがあ り ます。

• High Time

• Low Time

• No Count

• Edge

上記の 初の 2 つのパラ メーターは、 High 時間および Low 時間のカウンターです。 これらのカウン

ターは、 出力ク ロ ッ クが High または Low を保持しなければならない時間を VCO (電圧制御オシレー

ター ) ク ロ ッ ク サイ クル数で指定します。たとえば、High Time と Low Time の両パラ メーターを 2 に設定した場合の有効な分周値は 4 とな り、 デューティ サイ クルは 50% です。 High Time および LowTime カウンターを迂回します。

No Count パラ メーターは、 High Time および Low Time カウンターを両方無効にし、 分周器が出力す

るクロ ッ ク分周値を事実上 1 にします。

Edge パラ メーターは、 High から Low への遷移を制御します。 High Time カウンターを 後のカウン

トの立ち下がりエッジで強制的に遷移させます。 これは、 High Time を増加させて、 Low Time を減少

させる という作用があ り ます。 つま り、 エッジ ビッ トは、 High Time に 1/2 VCO ク ロ ッ ク サイクル分

を追加して、 Low Time から 1/2 ク ロ ッ ク サイクル分を差し引きます。

たとえば、分周値が 3 で 50/50 のデューティ サイクルが要求される場合にエッジ ビッ ト を設定します。

High Time カウンターが 1 、Low Time カウンターが 2 に設定された場合、エッジ ビッ ト を使用するこ

とで、 Hign Time と Low Time それぞれのサイクル数が結果と して 1.5 ク ロ ッ ク サイ クルになり ます。

位相グループ

DIVCLK を除くすべてのク ロ ッ ク出力それぞれに関連する位相グループがあ り ます。 このグループに

は、 次のパラ メーターがあ り ます。

• Phase MUX

• Delay Time

Phase MUX は、 VCO ク ロ ッ ク周期に対して分解能 45° (360°/8) のク ロ ッ ク出力を生成するために、

VCO からコース位相を選択します。

Delay Time は、出力を遅延させる VCO ク ロ ッ ク サイ クル数を数えるカウンターです。つま り、 ク ロ ッ

ク出力で可能な位相シフ ト とその特定出力の分周値には直接的な相関関係があ り ます。 分周値が増加す

るほど、 よ り細かい位相シフ トが可能です。 この Delay Time カウンターでは、 大 64 の VCO ク ロ ッ

ク サイクルの位相オフセッ トが可能です。

ロック グループ

このグループは、アルゴ リズムを使用して計算されるのではなく、デバイスの特性評価で作成されたルッ

クアップ テーブルに基づきます。ロ ッ ク ビッ トの適切な設定値は、フ ィードバッ ク分周器の設定によっ

て異なり ます。 この分周器は、 PLL_DRP モジュールのインスタンシエート時に、 CLKFBOUT_MULT属性で設定されます。ロ ッ ク グループは、PLL のロ ッ クを検出する PLL の性能に影響を与えます。ルッ

クアップ テーブルは、 リ ファレンス デザインの pll_drp_func.h にあ り ます。

PLL DRP レジスタ

XAPP879 (v1.1) 2011 年 10 月 26 日 japan.xilinx.com 3

フ ィルター グループ

このグループは計算されるのではなく、デバイスの特性評価で作成されたルッ クアップ テーブルに基づ

きます。 各帯域幅設定に対して 1 つ、 実際に 2 つのテーブルがあ り ます。 フ ィードバッ ク分周器の設定

(CLKFBOUT_MULT) が、選択されたテーブルのインデッ クス と して機能します。ツールには 3 種類の

帯域幅設定 (High、Low、および Optimized) があ り ますが、実際には 2 つのみです。High と Optimizedは同じテーブルを使用し、 Low は別のテーブルを使用します。 フ ィルター グループは、 PLL の位相ス

キューやジッ ター フ ィルタ リ ングの性能に影響を与えます。 ルッ クアップ テーブルは、 リ ファレンス

デザインの pll_drp_func.h にあ り ます。

PLL DRP レジスタ

各クロ ッ ク出力は、 いくつかのコンフ ィギュレーシ ョ ン ビッ トに関連付けられています。 CLKOUT 出力と CLKFBOUT 出力は、 位相と分周器のグループ ビッ トに関連付けられています。 ロ ッ ク ビッ ト と

フ ィルター ビッ トは、 CLKFBOUT コンフ ィギュレーシ ョ ンに関連付けられています。 DIVCLK 出力

には、 どの位相コンフ ィギュレーシ ョ ン ビッ ト も関連付けられていません。 図 1 に、 6 つのクロ ッ ク出

力、 フ ィードバッ ク ク ロ ッ ク出力、 および DIVCLK (図 1 の D) を示します。

コンフ ィギュレーシ ョ ン ビッ ト を格納する PLL DRP アドレス マップは、 11 ページの 「付録」 に記載

されています。 DRP アドレス マップで使用される各レジスタに関連する機能を、 表 1 で説明します。

X-Ref Target - Figure 1

図 1 : PLL ブロック図

表 1 : PLL レジスタの説明

レジスタ 幅 説明

PHASE MUX 3 ク ロ ッ ク出力に対して 初の位相オフセッ ト を選択します。 オフ

セッ トの分解能は、 1/8 VCO 周期です。

HIGH TIME 6 ク ロ ッ ク出力が High を保持する時間を VCO 周期を単位と して設

定します。

LOW TIME 6 ク ロ ッ ク出力が Low を保持する時間を VCO 周期を単位と して設

定します。

DELAY TIME 6 VCO 周期と同じ分解能の位相オフセッ ト を設定します。

NO COUNT 1 High Time および Low Time カウンターを迂回します。

EDGE 1 High Time カウンターが遷移するエッジを選択します。

LOCK TABLE 40 これらのビッ トは、 リ ファレンス デザインにあるロ ッ ク ルッ ク

アップ テーブルから取得します。

Clock Pin

D

M

PFD CP LF VCO O0

O1

O2

O3

O4

O5

XAPP879_01_031610

リファレンス デザイン

XAPP879 (v1.1) 2011 年 10 月 26 日 japan.xilinx.com 4

リファレンスデザイン

リ ファレンス デザイン ファ イルには、 Verilog の PLL リ コンフ ィギュレーシ ョ ン モジュールが含まれ

ています。 このモジュールは、 25 個のスライスのみを使用して リ コンフ ィギュレーシ ョ ン ロジッ ク と

ステート マシン メモ リ を構成しています。

リ ファレンス デザインは、 ステート マシンで DRP ポート を駆動します。 ステート マシンは、 PLL のアドレスを指定して前の値を読み出し、 変更が必要なビッ ト をマスク してから新しい値を設定して、

後に PLL DRP ポートへ値を書き込みます。 アドレス値、 マスク値、 および新しい値は、 あらかじめ初

期化されている ROM に格納されます。 この ROM へは合成プロセスのエラボレーシ ョ ン中に書き込ま

れます。 ROM は、 リ ファレンス デザインで提供されている定数関数で初期化されます。

図 2 に、 リ コンフ ィギュレーシ ョ ン モジュールのブロ ッ ク図を示します。

pll_drp.v モジュールには、 ステート マシンと ROM が含まれており、 pll_drp_func.h で定義さ

れている定数関数を呼び出します。

図 3 に、 pll_adv および pll_drp モジュールが接続されたシステムのブロ ッ ク図を示します。

FILTER TABLE 10 これらのビッ トは、 リ ファレンス デザインにあるフ ィルター ルッ

クアップ テーブルから取得します。

RESERVED X こ こに格納された前の値を保持します。

表 1 : PLL レジスタの説明 (続き)

レジスタ 幅 説明

X-Ref Target - Figure 2

図 2 : PLL_DRP の内部ブロック図

State machinegenerates control anddata signals for thePLL DRP portusing pre-computedvalues stored in DISTROM.

User attributes map to PLL attributes with the addition of S1_ and S2_notation, for example S1_CLKOUT0_DIVIDE.

SADDRSEN

SRDYSCLK

RST

XAPP879_02_092311

DWEDENDADDRDIDODRDYDCLKLOCKEDRST_PLL

Memory filled in withconstant functions based

on parameters wheninstantiating the PLL_DRP.

DISTROMDRP State MachinePLL_DRP

rom_addrrom_do

PRIMARY

SECONDARY

SRDY asserts forone clock cycle whenthe PLL_ADV locksand the state machineis ready to start anotherreconfiguration.

リファレンス デザイン

XAPP879 (v1.1) 2011 年 10 月 26 日 japan.xilinx.com 5

DRP ステート マシン

DRP ステート マシンは、表 2 に示す 9 個のステートで構成されており、pll_drp モジュールから送信

されるすべての信号を制御します。

X-Ref Target - Figure 3

図 3 : リファレンス デザインのブロック図

表 2 : DRP ステート

ステート 説明 次のステート 遷移の条件

RESTART SRST ピンがアサート、 または current_state が未定義ステー ト に遷移

する と、 このステートへ遷移します。

WAIT_LOCK SRST = 0

WAIT_LOCK PLL からの LOCK 信号がアサート され

るまで待機します。LOCK 信号がアサー

ト される と、 SRDY = 1 とな り ます。

WAIT_SEN LOCKED = 1

WAIT_SEN SEN がアサー ト される まで待機し、

SADDR にしたがって適切な ROM アドレスを設定します。

ADDRESS SEN = 1

ADDRESS WAIT_SEN または WAIT_DRDY のい

ずれかの ス テー ト か ら 遷移 し ます。

ROM に格納された現在値に基づいて

DADDR を設定し、DEN をアサート し

ます。

WAIT_A_DRDY <常に成立>

WAIT_A_DRDY 常に ADDRESS ステートから遷移しま

す。PLL が DRDY 信号をアサートする

まで待機します。

BITMASK DRDY = 1

BITMASK 常に WAIT_A_DRDY ステートから遷

移します。 PLL の DO で、 ROM に格

納されているマス ク値と ビ ッ ト単位の

論理積 (AND) を計算します。

BITSET <常に成立>

BITSET 常に BITMASK ステートから遷移しま

す。ROM に格納されているビッ ト セッ

ト と BITMASK 動作の出力からビッ ト

単位の論理和 (OR) を計算します。

WRITE <常に成立>

SADDRSENSRDYSCLKRST

XAPP879_03_031610

DWEDENDADDRDIDODRDYDCLKLOCKEDRST

DWEDEN

DADDRDI

DODRDYDCLK

LOCKEDRST_PLL

User Logic

PLL_DRP PLL_ADV

リファレンス デザイン

XAPP879 (v1.1) 2011 年 10 月 26 日 japan.xilinx.com 6

簡単に説明する と、PLL の値を 1 つの値にリ コンフ ィギュレーシ ョ ンするには、次を実行する必要があ

り ます。

• PLL に対して RST をアサートする (ディアサート しない)• PLL の DADDR を設定して DEN を 1 ク ロ ッ ク サイ クル間アサートする

• PLL が DRDY 信号をアサートするまで待機する

• DO ポート と MASK のビッ ト単位の論理積 (AND) を実行する (DI = DO AND MASK)。• DI 信号と BITSET のビッ ト単位の論理和 (OR) を実行する (DI = DI または BITSET)。• PLL で DEN と DWE を 1 ク ロ ッ ク サイクル間アサートする

• PLL が DRDY 信号をアサートするまで待機する

• PLL に対して RST をディアサートする

• PLL がロ ッ クするまで待機する

リ コンフ ィギュレーシ ョ ン モジュールのポート と属性

リ コンフ ィギュレーシ ョ ン モジュールには、 表 3 に示すポートがあ り ます。

WRITE DEN、 DWE、 および RST_PLL をア

サー ト し ます。 フル リ コ ンフ ィ ギ ュ

レーシ ョ ンを 1 回実行するのに必要な

レジスタ書き込み数を把握するための

ステート カウンターを更新します。

WAIT_DRDY <常に成立>

WAIT_DRDY PLL が DRDY 信号をアサー トするま

で待機します。

ADDRESS (state_count > 0)

WAIT_LOCK (state_count ≤ 0)

DRDY = 1

表 3 : PLL リコンフ ィギュレーシ ョ ン ポート

ポート 方向 説明

SADDR 入力 PLL を リ コンフ ィギュレートするステート を選択します。 0 はス

テート 1 、 1 はステート 2 に相当します。

SEN 入力 リ コンフ ィギュレーシ ョ ン ステート マシンを有効にします。 SCLK の立ち上がりエッジでこのポートがアサート される と、 リ コ

ンフ ィギュレーシ ョ ン動作が開始されます。

SCLK 入力 リ コンフ ィギュレーシ ョ ン モジュールのクロ ッ クです。 DCLK 出力

へ接続されています。

RST 入力 ステート マシンと下位の PLL を リセッ ト します。

SRDY 出力 リ コンフ ィギュレーシ ョ ン シーケンス完了時に、 1 ク ロ ッ ク サイク

ル間アサート します。 新しいリ コンフ ィギュレーシ ョ ンが開始でき

るこ とをユーザーに知らせます。

DO[15:0] 入力 PLL DO ポートへ直接接続する必要があ り ます。 PLL からのレジス

タ値の読み出しに使用されます。

DRDY 入力 PLL DRDY ポートへ直接接続する必要があ り ます。 PLL の読み出

し準備または新しい値の書き込み準備が整ったこ とを リ ファレンス デザインに伝えます。

LOCKED 入力 PLL LOCKED ポートへ直接接続する必要があ り ます。 PLL がロ ッ

ク され、 WAIT_LOCK ステートから遷移したこ とを リ ファレンス デザインに伝えます。

表 2 : DRP ステート (続き)

ステート 説明 次のステート 遷移の条件

リファレンス デザイン

XAPP879 (v1.1) 2011 年 10 月 26 日 japan.xilinx.com 7

リ コンフ ィギュレーシ ョ ン モジュールには、表 4 に示す属性もあ り ます。 PLL_DRP の属性は、標準の

PLL プリ ミ ティブの属性と関連していますが、 一部の名前が異なり ます。

DWE 出力 PLL DWE ポートへ直接接続する必要があ り ます。 レジスタへの書

き込みを有効にします。

DEN 出力 PLL DEN ポートへ直接接続する必要があ り ます。 レジスタの読み

出しまたは書き込みの開始に使用されます。

DADDR[6:0] 出力 PLL DADDR ポートへ直接接続する必要があ り ます。 読み出しまた

は書き込みのレジスタ位置のアドレス指定に使用されます。

DI[15:0] 出力 PLL DI ポートへ直接接続する必要があ り ます。 書き込み用の新し

いレジスタ値の出力に使用されます。

DCLK 出力 PLL DCLK ポートへ直接接続する必要があり ます。 PLL のリ コン

フィギュレーシ ョ ン ポートへのクロッ ク供給に使用されます。 PLL リ コンフ ィギュレーシ ョ ン モジュールから渡される SCLK 信号です。

RST_PLL 出力 PLL RST ポートへ直接接続する必要があ り ます。 リ コンフ ィギュ

レーシ ョ ン中、 または RST ポートがアサート された場合の PLL のリセッ トに使用されます。

表 4 : PLL のリコンフ ィギュレーシ ョ ン属性

属性 説明 有効値

CLKFBOUT_MULT PLL の VCO 出力周波数を変更する

ために、入力クロ ッ クの乗算器を変更

します。

1 ～ 64 (整数値のみ)

CLKFBOUT_PHASE 入力クロ ッ クの位相を変更します。こ

の属性は、 すべての PLL 出力に影響

を与えます。

1000 を掛けた整数値。たとえば、45°の位相シフ トは 45,000 とな り ます。

BANDWIDTH PLL のバンド幅を設定します。 OPTIMIZED、 HIGH、 または LOW

DIVCLK_DIVIDE DIVCLK 出力の分周値を設定します。 1 ～ 52 (整数値のみ)

CLKOUT0_DIVIDE CLKOUT0 出力の分周値 1 ～ 128 (整数値のみ)

CLKOUT0_PHASE CLKOUT0 出力の位相値 1000 を掛けた整数値。たとえば、45°の位相シフ トは 45,000 とな り ます。

CLKOUT0_DUTY CLKOUT0 デューテ ィ サイ クルの

Low Time を変更します。

100,000 を掛けた整数値。 たとえば、

0.60 デューテ ィ サイ クルの場合は

60000 とな り ます。

CLKOUT1_DIVIDE CLKOUT1 出力の分周値 1 ～ 128 (整数値のみ)

CLKOUT1_PHASE CLKOUT1 出力の位相値 1000 を掛けた整数値。たとえば、45°の位相シフ トは 45,000 とな り ます。

CLKOUT1_DUTY CLKOUT1 デューテ ィ サイ クルの

Low Time を変更します。

100,000 を掛けた整数値。 たとえば、

0.60 デューテ ィ サイ クルの場合は

60000 とな り ます。

CLKOUT2_DIVIDE CLKOUT2 出力の分周値 1 ～ 128 (整数値のみ)

CLKOUT2_PHASE CLKOUT2 出力の位相値 1000 を掛けた整数値。たとえば、45°の位相シフ トは 45,000 とな り ます。

CLKOUT2_DUTY CLKOUT2 デューテ ィ サイ クルの

Low Time を変更します。

1,000 を掛けた整数値。 た と えば、

60/40 デューテ ィ サイ クルの場合は

60000 とな り ます。

CLKOUT3_DIVIDE CLKOUT3 出力の分周値 1 ～ 128 (整数値のみ)

表 3 : PLL リコンフ ィギュレーシ ョ ン ポート (続き)

ポート 方向 説明

リファレンス デザインの使用

XAPP879 (v1.1) 2011 年 10 月 26 日 japan.xilinx.com 8

リファレンスデザインの使用

デザインの機能性

pll_drp.v ファ イルは、2 種類のリ コンフ ィギュレーシ ョ ン可能なステートで記述されています。それ

らは、 表 4 に示す属性名の始めに S1_ または S2_ を付けて区別されています。各ステート内のパラ メー

ターを個別に変更できます。 また、 「デザインの検証」 セクシ ョ ンで説明されているよ うに、別のステー

ト を追加したり、 レジスタへの書き込みを削除するこ と も可能です。

この 2 つのステート間を切り替える場合は、 まず SRDY がアサート されるまで待機します。 SRDY がアサート される と、 ステートマシンのリ コンフ ィギュレーシ ョ ン開始準備が整います。 SADDR ポート

は、 DRP ポート を介して PLL へロードするステート を指定します。 デザインが未変更の場合、 0 はス

テート 1 をロード し、1 はステート 2 をロード します。SEN を 1 ク ロ ッ ク サイクル間パルスする と、 リ

コンフ ィギュレーシ ョ ンが ト リガーされ、 PLL DRP デザインに設定されたすべての属性がロード され

ます。 リ コンフ ィギュレーシ ョ ン完了後、 SRDY ポートがアサート されて PLL は新しいステートの属

性を持った状態とな り ます。

デザインの検証

リ ファレンス デザインは、デザインの特定要件に合わせて限定された方法で変更するこ とを前提と して

います。 変更プロセスはユーザーに委ねられていますが、 そのプロセスにおいて一般的な手順を保証す

る 1 つの共通要件があ り ます。 まず、ヘッダー ファ イル pll_drp_func.h は変更できないこ とに注意

して ください。 デザインの特定要件に合わせて変更する主なファ イルは、 pll_drp.v です。 また、 デ

ザインを変更する際には、付属資料を熟読して、pll_drp.v のリ コンフ ィギュレーシ ョ ン インターフェ

イスの機能を十分理解しておく必要があ り ます。

唯一推奨されるデザイン変更には、 リ ファレンス デザインにステート を追加する場合が挙げられます。

この場合、 S3_ 以上で開始するパラ メーター、 定数関数の呼び出し、 および ROM の初期設定を作成す

るために、 S#_ (# は数字) を含むすべてのパラ メーターを複製する必要があ り ます。 追加ステートがア

ドレス指定されるよ うに SADDR ポート を変更し、 また SADDR に基づいて 初の ROM リ コンフ ィ

ギュレーシ ョ ン アドレスを設定できるよ うに WAIT_SEN ステート を更新する必要があ り ます。

CLKOUT3_PHASE CLKOUT3 出力の位相値 1000 を掛けた整数値。たとえば、45°の位相シフ トは 45,000 とな り ます。

CLKOUT3_DUTY CLKOUT3 デューテ ィ サイ クルの

Low Time を変更します。

100,000 を掛けた整数値。 たとえば、

0.60 デューテ ィ サイ クルの場合は

60000 とな り ます。

CLKOUT4_DIVIDE CLKOUT4 出力の分周値 1 ～ 128 (整数値のみ)

CLKOUT4_PHASE CLKOUT4 出力の位相値 1000 を掛けた整数値。たとえば、45°の位相シフ トは 45,000 とな り ます。

CLKOUT4_DUTY CLKOUT4 デューテ ィ サイ クルの

Low Time を変更します。

100,000 を掛けた整数値。 たとえば、

0.60 デューテ ィ サイ クルの場合は

60000 とな り ます。

CLKOUT5_DIVIDE CLKOUT5 出力の分周値 1 ～ 128 (整数値のみ)

CLKOUT5_PHASE CLKOUT5 出力の位相値 1000 を掛けた整数値。たとえば、45°の位相シフ トは 45,000 とな り ます。

CLKOUT5_DUTY CLKOUT5 デューテ ィ サイ クルの

Low Time を変更します。

100,000 を掛けた整数値。 たとえば、

0.60 デューテ ィ サイ クルの場合は

60000 とな り ます。

表 4 : PLL のリコンフ ィギュレーシ ョ ン属性 (続き)

属性 説明 有効値

デザインの検証

XAPP879 (v1.1) 2011 年 10 月 26 日 japan.xilinx.com 9

デザインの検証 リ ファレンス デザインは、 ハード ウェア検証およびシ ミ ュレーシ ョ ンを実行済みです。 したがって、 シ

ミ ュレーシ ョ ン モデルとハード ウェア機能は同じにな り ます。 検証プロセスでは、 一般的なコンフ ィ

ギュレーシ ョ ンやリ コンフ ィギュレーシ ョ ンに厳しい条件を多数選択し、 それぞれの条件で正し く機能

するかを検証します。さまざまなビッ ト設定を計算するファンクシ ョ ンに対する解析も実施し、ISE® のバッ クエンド ツールでインプ リ メ ンテーシ ョ ン中に実行された計算値と一致しているこ とを確認して

います。

まとめ このアプリ ケーシ ョ ン ノート と リ ファレンス デザインを活用するこ とで、PLL DRP の機能を完全にイ

ンプ リ メ ン トできます。 このデザインはモジュール ベースで組み立てられているため、 DRP の完全ソ

リ ューシ ョ ンと して使用できるだけでなく、その他のリ コンフ ィギュレーシ ョ ン ステート をサポートす

るよ う簡単に拡張できます。 このデザインは、 わずか 25 個のスライスで構成され、 Spartan-6 FPGA のリ ソース使用率を 小限に抑えた形で作成されています。

デザインに関するその他の情報

ファイル

リ ファレンス デザイン ファ イルは、 次のサイ トからダウンロードできます。

https://secure.xilinx.com/webreg/clickthrough.do?cid=143937

特性評価

表 5 に、 リ ファレンス デザインの特性をまとめています。

表 5 : リファレンス デザインの詳細

パラメーター 説明

一般

開発元 Karl Kurbjun および Carl Ribbing

ターゲッ ト デバイス Spartan-6 ファ ミ リ

ソース コードの提供 あ り

ソース コードの形式 Verilog

既存のザイ リ ンクス アプリ ケーシ ョ ン ノート / リ ファレンス デザイン、 CORE Generator™ ソフ ト ウェア、 またはサードパーティからのコード /IP デザインに使用

なし

シミ ュレーシ ョ ン

機能シ ミ ュレーシ ョ ン あ り

タイ ミ ング シ ミ ュレーシ ョ ンの実行 あ り

機能およびタイ ミ ング シ ミ ュレーシ ョ ンでのテス トベンチ利用

あ り

テス トベンチの形式 Verilog

シ ミ ュレータ ソフ ト ウェア / 使用バージ ョ ン ModelSim 6.4b

インプリ メンテーシ ョ ン

合成ソフ ト ウェア ツール / 使用バージ ョ ン XST 12.1

インプリ メンテーシ ョ ン ソフ ト ウェア ツール / 使用バージ ョ ン

ISE Design Suite 12.1

スタティ ッ ク タイ ミ ング解析 あ り

ハードウェア検証

ハードウェア検証 あ り

検証に使用したハード ウェア プラ ッ ト フォーム Spartan-6 FPGA 特性評価ボード

デザインに関するその他の情報

XAPP879 (v1.1) 2011 年 10 月 26 日 japan.xilinx.com 10

デバイスの使用リソースと性能

表 6 に、 リ ファレンス デザインの使用リ ソースおよび性能をまとめています。

表 6 : PLL_DRP のデバイス使用率と性能

パラメーター 仕様/詳細

大周波数 (スピード グレードごと ) -1L 190MHz

-2 200MHz

-3N 200MHz

-3 200MHz

デバイス使用率 (テス トベンチなし ) スライス 25

GCLK バッファー

0

ブロ ッ ク RAM 0

HDL 言語のサポート Verilog

付録

XAPP879 (v1.1) 2011 年 10 月 26 日 japan.xilinx.com 11

付録 表 7 に、 Spartan-6 FPGA PLL DRP のアドレス マップを示します。

表 7 : Spartan-6 PLL DRP のアドレス マップ

レジスタ アドレス ビッ ト レジスタ名

0x05 15

14

13

12

[11:10]

[9:8]

[7:0]

CLK0 Delay Time [5]

RESERVED

CLK0 Delay Time [4]

RESERVED

CLK0 Delay Time [2:3]

CLK0 Delay Time [1:0]

RESERVED

0x06 [15:14]

13

12

[11:10]

9

8

[7:6]

[5:4]

3

2

[1:0]

CLK1 Low Time [4:5]

CLK1 Low Time [3]

CLK1 No Count

CLK1 Low Time [1:2]

CLK1 Delay Time [5]

RESERVED

CLK1 Delay Time [3:2]

CLK1 Delay Time [0:1]

RESERVED

CLK0 Edge

RESERVED

0x07 [15:13]

12

[11:10]

[9:7]

6

5

4

[3:2]

[1:0]

RESERVED

CLK1 High Time [5]

CLK1 High Time [3:4]

CLK1 High Time [2:0]

CLK1 Phase MUX [0]

RESERVED

CLK1 Edge

RESERVED

CLK1 Phase MUX [1:2]

0x08 15

14

13

12

11

[10:8]

7

6

[5:4]

[3:2]

1

0

CLK2 Phase MUX [2]

RESERVED

CLK2 Low Time [5]

CLK2 Phase MUX [1]

CLK2 No Count

CLK2 Low Time [4:2]

CLK2 Low Time [0]

CLK2 Delay Time [5]

CLK2 Delay Time [3:4]

CLK2 Delay Time [1:2]

CLK2 Delay Time [0]

RESERVED

付録

XAPP879 (v1.1) 2011 年 10 月 26 日 japan.xilinx.com 12

0x09 [15:14]

[13:12]

[11:10]

9

8

[7:6]

[5:4]

3

2

[1:0]

CLK3 Delay Time [0:1]

CLK0 Phase MUX [1:2]

RESERVED

CLK2 High Time [4]

RESERVED

CLK2 High Time [3:2]

CLK2 High Time [0:1]

CLK2 Edge

CLK2 Phase MUX [0]

RESERVED

0x0A 15

14

[13:12]

[11:10]

[9:8]

7

6

[5:4]

[3:2]

1

0

RESERVED

CLK3 Edge

RESERVED

CLK3 Phase MUX [1:2]

CLK3 Low Time [5:4]

CLK3 No Count

CLK3 Low Time [2]

CLK3 Low Time [0:1]

CLK3 Delay Time [4:5]

CLK3 Delay Time [3]

RESERVED

0x0B 15

14

13

12

[11:10]

9

8

[7:5]

4

[3:2]

1

0

CLK0 Low Time [5]

CLK4 Delay Time [5]

CLK4 Delay Time [0]

CLK4 Delay Time [3]

CLK4 Delay Time [1:2]

CLK0 Low Time [4]

RESERVED

CLK3 High Time [5:3]

RESERVED

CLK3 High Time [1:2]

CLK3 Phase MUX [0]

CLK3 High Time [0]

0x0C [15:14]

13

12

11

10

[9:8]

[7:6]

[5:4]

3

2

[1:0]

CLK4 High Time [1:2]

CLK4 Phase MUX [0]

CLK4 High Time [0]

RESERVED

CLK4 Edge

RESERVED

CLK4 Phase MUX [2:1]

CLK4 Low Time [4:5]

CLK4 Low Time [3]

CLK4 No Count

CLK4 Low Time [1:2]

表 7 : Spartan-6 PLL DRP のアドレス マップ (続き)

レジスタ アドレス ビッ ト レジスタ名

付録

XAPP879 (v1.1) 2011 年 10 月 26 日 japan.xilinx.com 13

0x0D [15:14]

[13:12]

[11:10]

[9:7]

6

5

4

3

2

[1:0]

CLK5 Low Time [2:3]

CLK5 Low Time [0:1]

CLK5 Delay Time [4:5]

CLK5 Delay Time [3:1]

CLK0 Low Time [3]

CLK0 Low Time [0]

CLK0 Low Time [2]

RESERVED

CLK4 High Time [5]

CLK4 High Time [3:4]

0x0E [15:14]

[13:12]

[11:10]

9

8

[7:6]

5

4

3

2

1

0

CLK5 High Time [4:5]

CLK5 High Time [2:3]

CLK5 High Time [0:1]

CLK5 Phase MUX [0]

CLK5 Edge

RESERVED

CLK5 Phase MUX [2]

RESERVED

CLK5 Low Time [5]

CLK5 Phase MUX [1]

CLK5 No Count

CLK5 Low Time [4]

0x0F [15:14]

13

12

[11:10]

9

[8:6]

[5:4]

3

2

[1:0]

CLKFB Low Time [4:5]

CLKFB Low Time [3]

CLKFB No Count

CLKFB Low Time [1:2]

CLKFB Low Time [0]

CLKFB Delay Time [5:3]

CLKFB Delay Time [1:2]

CLK0 No Count

CLK0 Low Time [1]

RESERVED

0x10 15

14

[13:12]

[11:10]

[9:6]

5

4

[3:2]

[1:0]

RESERVED

CLK0 High Time [3]

CLK0 High Time [5:4]

CLKFB High Time [4:5]

CLKFB High Time [3:0]

CLKFB Edge

CLKFB Phase MUX [0]

RESERVED

CLKFB Phase MUX [1:2]

表 7 : Spartan-6 PLL DRP のアドレス マップ (続き)

レジスタ アドレス ビッ ト レジスタ名

付録

XAPP879 (v1.1) 2011 年 10 月 26 日 japan.xilinx.com 14

0x11 [15:10]

9

8

7

6

5

4

3

2

[1:0]

RESERVED

CLK3 Low Time [3]

CLK3 Delay Time [2]

CLK2 High Time [5]

CLK2 Low Time [1]

CLK1 Delay Time [4]

CLK1 Low Time [0]

CLK0 High Time [0]

CLK0 Phase MUX [0]

CLK0 High Time [2:1]

0x12 [15:12]

11

10

9

8

[7:0]

RESERVED

CLK5 Delay Time [0]

CLKFB Delay Time [0]

CLK4 Low Time [0]

CLK4 Delay Time [4]

RESERVED

0x13 15

14

13

12

[11:10]

9

8

7

6

5

4

[3:0]

DIVCLK High Time [5]

RESERVED

DIVCLK High Time [4]

RESERVED

DIVCLK High Time [1:2]

DIVCLK Low Time [0]

DIVCLK Delay Time [1]

DIVCLK Low Time [5]

DIVCLK Low Time [2]

RESERVED

DIVCLK Edge

RESERVED

0x14 [15:14]

13

12

[11:9]

[8:7]

[6:0]

LKTABLE[1:2]

RESERVED

LKTABLE[0]

RESERVED

FILTER TABLE [6:7]

RESERVED

0x15 15

14

[13:4]

3

2

1

0

RESERVED

DIVCLK No Count

RESERVED

LKTABLE[38]

RESERVED

LKTABLE[32]

LKTABLE[39]

表 7 : Spartan-6 PLL DRP のアドレス マップ (続き)

レジスタ アドレス ビッ ト レジスタ名

付録

XAPP879 (v1.1) 2011 年 10 月 26 日 japan.xilinx.com 15

0x16 15

14

13

12

11

10

9

8

7

6

5

4

3

2

1

0

LKTABLE[15]

LKTABLE[13]

LKTABLE[27]

LKTABLE[16]

RESERVED

LKTABLE[10]

RESERVED

DIVCLK High Time [3]

DIVCLK Low Time [1]

RESERVED

DIVCLK High Time [0]

RESERVED

DIVCLK Low Time [3]

RESERVED

DIVCLK Low Time [4]

RESERVED

0x17 [15:6]

5

4

[3:2]

[1:0]

RESERVED

LKTABLE[17]

RESERVED

LKTABLE[8:9]

LKTABLE[23:22]

0x18 [15:14]

13

12

[11:10]

9

[8:7]

6

[5:3]

[2:1]

0

FILTER TABLE [6:7]

FILTER TABLE [0]

RESERVED

FILTER TABLE [2:1]

FILTER TABLE [3]

FILTER TABLE [9:8]

LKTABLE[26]

RESERVED

LKTABLE [19:18]

RESERVED

0x19 [15:14]

13

12

[11:10]

9

8

[7:5]

4

3

2

1

0

LKTABLE [24:25]

LKTABLE[21]

LKTABLE[14]

LKTABLE [11:12]

LKTABLE[20]

LKTABLE[6]

LKTABLE[35:37]

LKTABLE[3]

LKTABLE[33]

LKTABLE[31]

LKTABLE[34]

LKTABLE[30]

表 7 : Spartan-6 PLL DRP のアドレス マップ (続き)

レジスタ アドレス ビッ ト レジスタ名

改訂履歴

XAPP879 (v1.1) 2011 年 10 月 26 日 japan.xilinx.com 16

改訂履歴 次の表に、 この文書の改訂履歴を示します。

Notice of Disclaimer

The information disclosed to you hereunder (the “Materials”) is provided solely for the selection and useof Xilinx products. To the maximum extent permitted by applicable law: (1) Materials are made available"AS IS" and with all faults, Xilinx hereby DISCLAIMS ALL WARRANTIES AND CONDITIONS,EXPRESS, IMPLIED, OR STATUTORY, INCLUDING BUT NOT LIMITED TO WARRANTIES OFMERCHANTABILITY, NON-INFRINGEMENT, OR FITNESS FOR ANY PARTICULAR PURPOSE;and (2) Xilinx shall not be liable (whether in contract or tort, including negligence, or under any othertheory of liability) for any loss or damage of any kind or nature related to, arising under, or in connectionwith, the Materials (including your use of the Materials), including for any direct, indirect, special,incidental, or consequential loss or damage (including loss of data, profits, goodwill, or any type of lossor damage suffered as a result of any action brought by a third party) even if such damage or loss wasreasonably foreseeable or Xilinx had been advised of the possibility of the same. Xilinx assumes noobligation to correct any errors contained in the Materials or to notify you of updates to the Materials orto product specifications. You may not reproduce, modify, distribute, or publicly display the Materialswithout prior written consent. Certain products are subject to the terms and conditions of the LimitedWarranties which can be viewed at http://www.xilinx.com/warranty.htm; IP cores may be subject towarranty and support terms contained in a license issued to you by Xilinx. Xilinx products are notdesigned or intended to be fail-safe or for use in any application requiring fail-safe performance; youassume sole risk and liability for use of Xilinx products in Critical Applications:http://www.xilinx.com/warranty.htm#critapps.

本資料は英語版 (v1.1) を翻訳したもので、 内容に相違が生じる場合には原文を優先します。

資料によっては英語版の更新に対応していないものがあ り ます。

日本語版は参考用と してご使用の上、 新情報につきましては、 必ず 新英語版をご参照ください。

この資料に関するフ ィードバッ クおよびリ ンクなどの問題につきましては、

jpn_trans_feedback@xilinx.com までお知らせください。 いただきましたご意見を参考に早急に対応さ

せていただきます。 なお、 このメール アドレスへのお問い合わせは受け付けており ません。 あらかじめ

ご了承ください。

0x1A [15:2]

[1:0]

RESERVED

LKTABLE[28:29]

0x1D 15

14

13

12

[11:0]

LKTABLE[7]

LKTABLE[4]

RESERVED

LKTABLE[5]

RESERVED

表 7 : Spartan-6 PLL DRP のアドレス マップ (続き)

レジスタ アドレス ビッ ト レジスタ名

日付 バージ ョ ン 改訂の説明

2010 年 5 月 13 日 1.0 初版リ リース

2011 年 10 月 26 日 1.1 表 2 で、RST 出力を RST_PLL に変更。表 4 で、DIVCLK_DIVIDE属性の有効値を 128 から 52 に変更更新。表 6 で、-1 および -3N スピード グレードを追加。 表 7 で、 レジスタ アドレス 0x07 のビッ

ト 4 のレジスタ名を 「CLK1 Edge」 に変更。