PCI Express用のIPコンパイラユーザーガイド - Intel101 Innovation Drive San Jose, CA...

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UG-PCI10605-3.0

ユーザーガイドPCI Express 用の IP コンパイラ

Altera Complete Design Suite の最新バージョン :ドキュメントのリリース日 :

11.02011 年 5 月

PCI Express??IP????? ???????

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PCI Express 用の IP コンパイラのユーザーガイド 2011年 5月 Altera Corporation

© 2011 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX are Reg. U.S. Pat.& Tm. Off. and/or trademarks of Altera Corporation in the U.S. and other countries. All other trademarks and service marks are the property of their respectiveholders as described at www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordancewith Altera’s standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility orliability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Alteracustomers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products orservices.

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Altera Corporation コン

目次

第１章 . データシート .............................................................................................1特長 .................................................................................................................................................. 1リリース情報 ................................................................................................................................... 5デバイス・ファミリのサポート...................................................................................................... 5概要 .................................................................................................................................................. 7PCI Express ハード IP 用の IP コンパイラ付きのデバイス・ファミリ..................................... 8外部 PHY サポート .................................................................................................................... 12デバッグ機能 ............................................................................................................................ 12

IP コアの検証 ................................................................................................................................. 13シミュレーション環境.............................................................................................................. 13互換性テスト環境 ..................................................................................................................... 13

パフォーマンスおよびリソース使用率 ......................................................................................... 13推奨スピード・グレード ............................................................................................................... 15OpenCore Plus 評価（ハード IP に必要なし） ............................................................................. 17

第 2 章 . 使用法PCI Express 用の IP コンパイラのパラメータ化 ............................................................................. 1生成されたファイルの表示 ............................................................................................................. 8デザインのシミュレーション ........................................................................................................ 10デザインの制約 .............................................................................................................................. 14デバイスおよびピン割り当ての指定 ........................................................................................ 15QSF 制約の指定 ......................................................................................................................... 17

デザインのコンパイル ................................................................................................................... 17デザイン例の再使用 ...................................................................................................................... 18

第 3 章 . パラメータの設定Qsys デザイン・フローのパラメータ ............................................................................................. 1システムの設定 ........................................................................................................................... 2PCI ベース・アドレスのレジスタ .............................................................................................. 2デバイス識別レジスタ................................................................................................................ 4リンク機能 .................................................................................................................................. 4エラー報告 .................................................................................................................................. 4バッファ・コンフィギュレーション ......................................................................................... 5Avalon-MM 設定......................................................................................................................... 7アドレス変換 ............................................................................................................................... 8アドレス変換のテーブルの内容................................................................................................. 8

MegaWizard Plug-In Manager および SOPC Builder フローでのパラメータ .............................. 9システム設定 ............................................................................................................................... 9PCI レジスタ ............................................................................................................................. 14Capabilities パラメータ ........................................................................................................... 16バッファ設定 ............................................................................................................................. 20

パイラ・バージョン 8.0 iii

目次

消費電力管理 ............................................................................................................................. 23Avalon-MM コンフィギュレーション ..................................................................................... 25

第 4 章 . IP コア・アーキテクチャアプリケーション・インタフェース .............................................................................................. 2Avalon-ST のアプリケーション・インタフェース ................................................................... 2Avalon-MM インタフェース...................................................................................................... 8

トランザクション層 ........................................................................................................................ 9バーチャル・チャネルのアービトレーションの送信 ............................................................. 11コンフィギュレーション・スペース 11

データ・リンク層 .......................................................................................................................... 12物理層 ............................................................................................................................................. 14物理層のアーキテクチャ.......................................................................................................... 15リバース・パラレル・ループバック ....................................................................................... 17

PCI Express Avalon-MMブリッジ................................................................................................ 17コンプリータ専用の PCI Express エンドポイント・シングル DWord........................................ 27

第 5 章 . IP コア・インタフェースAvalon-ST インタフェース ............................................................................................................. 164 ビットまたは 128 ビットのAvalon-ST RX ポート ............................................................... 664 ビットまたは 128 ビットのAvalon-ST TX ポート ............................................................. 16PCI Express の TLP への Avalon-ST パケットのマッピング ................................................... 20ルート・ポート・モードのコンフィギュレーション・リクエスト ........................................ 25ECRC転送 ................................................................................................................................. 25クロック信号̶ハード IP 実装 ............................................................................................... 26クロック信号̶ソフト IP 実装 ............................................................................................... 26リセットおよびリンク・トレーニング信号 ............................................................................ 27ECC エラー信号......................................................................................................................... 30エンドポイント用の PCI Express 割り込み .............................................................................. 31ルート・ポート用の PCI Express 割り込み .............................................................................. 33コンフィギュレーション・スペース信号̶ハード IP 実装 .................................................. 33コンフィギュレーション・スペース信号̶ソフト IP 実装 .................................................. 40LMI の信号̶ハード IP実装 ................................................................................................... 41IP コアのリコンフィギュレーション・ブロック信号̶ハード IP 実装 ............................... 43パワー・マネージメントの信号 ............................................................................................... 44コンプリーション側波帯信号 ................................................................................................... 46

Avalon-MM アプリケーション・インタフェース ........................................................................ 4932 ビットのノン・バーストのAvalon-MM CRA スレーブ信号.............................................. 54RX Avalon-MM のマスタ信号 ................................................................................................... 5564 ビットのバーストの TX Avalon-MMスレーブ信号 ............................................................ 56クロック信号 ............................................................................................................................. 58リセットおよびステータス信号 ............................................................................................... 58

物理層のインタフェース信号 ........................................................................................................ 60トランシーバ・コントロール信号 ........................................................................................... 60シリアル・インタフェース信号 ............................................................................................... 62PIPE インタフェース信号 ......................................................................................................... 64

テスト信号..................................................................................................................................... 66

iv コンパイラ・バージョン 8.0 Altera CorporationPCI Express 用の IP コンパイラのユーザー・ガイド

目次

テスト・インタフェース信号̶ハード IP 実装..................................................................... 68テスト・インタフェース信号̶ソフト IP 実装 ..................................................................... 70Avalon-ST のテスト信号 .......................................................................................................... 71

第 6 章 . レジスタの説明コンフィギュレーション・スペース・レジスタの内容 ................................................................. 1PCI Express の Avalon-MMブリッジ・コントロール・レジスタの内容...................................... 6Avalon-MM から PCI Express への割り込みレジスタ ............................................................... 8PCI Express メールボックス・レジスタ.................................................................................... 9Avalon-MM から PCI Express へのアドレス変換テーブル ..................................................... 10PCI Express から Avalon-MMへの割り込みステータスおよびイネーブル・レジスタ......... 11Avalon-MM のメールボックス・レジスタ .............................................................................. 12

コンフィギュレーション・スペース・レジスタおよび PCIe 仕様レビジョン 2.0 の間の包括的な対応関係 ......................................................................................................................................... 14

第 7 章 . リセットおよびクロックリセット・ハード IP の実装 ............................................................................................................ 1_plus.v または .vhd ................................................................................................... 1.v または .vhd ............................................................................................................ 4

リセット・ソフト IP の実装 ............................................................................................................ 5クロック ........................................................................................................................................... 6Avalon-ST インタフェース̶ハード IP の実装 ....................................................................... 6Avalon-ST インタフェース̶ソフト IP の実装 ....................................................................... 8Avalon-MM インタフェース ‒ ハード IP およびソフト IPの実装 .......................................... 12

第 8 章 .TLP（トランザクション・レイヤ・プロトコル）の詳細サポートされるメッセージ・タイプ .............................................................................................. 1トランザクション層のルーティング・ルール ................................................................................ 3受信バッファの順序変更 ................................................................................................................. 4

第 9 章 . オプションの機能ECRC................................................................................................................................................. 1RX パス上の ECRC ....................................................................................................................... 1TX パス上の ECRC ....................................................................................................................... 2

ASPM（アクティブ・ステート・パワーの管理）........................................................................... 3終了レイテンシ........................................................................................................................... 4許容レイテンシ........................................................................................................................... 5

レーンの初期化と反転 .................................................................................................................... 5PCI Express インスタンス用の複数の IP コンパイラのインスタンス化 ........................................ 6トランシーバ付きのデバイスのクロック要件と信号要件........................................................ 6複数の Tcl スクリプトの読み込み .............................................................................................. 7

第 10 章 . 割り込みエンドポイントの PCI Express 割り込み ........................................................................................ 1MSI 割り込み .................................................................................................................................... 1MSI-X ................................................................................................................................................ 3

Altera Corporation コンパイラ・バージョン 8.0 vPCI Express 用の IP コンパイラのユーザー・ガイド

目次

レガシー割り込み............................................................................................................................ 3ルート・ポートの PCI Express 割り込み ........................................................................................ 4

第 11 章 . フロー・コントロールポステッド・ライトのスループット .............................................................................................. 1ノン・ポステッド・リードのスループット ................................................................................... 4

第 12 章 . エラー処理フィジカル・レイヤのエラー .......................................................................................................... 2データ・リンク層のエラー ............................................................................................................. 2トランザクション層のエラー .......................................................................................................... 3エラーの報告およびデータのポイゾン ........................................................................................... 5訂正不可能と訂正可能のエラー · ステータス ·ビット .................................................................. 6

第 13 章 . リコンフィギュレーションおよびオフセット・キャンセレーションダイナミック・リコンフィギュレーション ................................................................................... 1トランシーバのオフセット・キャンセレーション ...................................................................... 10

第 14 章 . 外部 PHY 外部 PHY のサポート ....................................................................................................................... 116 ビット SDR モード ................................................................................................................. 2ソース・シンクロナス TXClk による 16 ビット SDR モード.................................................... 38 ビットDDR モード .................................................................................................................. 3ソース・シンクロナス TXClk による 8ビット DDR.................................................................. 58 ビット SDR モード................................................................................................................... 6ソース・シンクロナス TXClk による 8ビット SDR .................................................................. 716 ビット PHY インタフェース信号 .......................................................................................... 88 ビット PHY インタフェース信号 .......................................................................................... 10

外部 PHY の選択 ............................................................................................................................ 11外部 PHY 制約のサポート ............................................................................................................. 12

第 15 章 . テストベンチおよびデザイン例エンドポイント・テストベンチ ...................................................................................................... 3ルート・ポート・テストベンチ ...................................................................................................... 4チェイニング DMA デザイン例 ....................................................................................................... 6デザイン例の BAR/ アドレス・マップ ..................................................................................... 15チェイニング DMA コントロールおよびステータス・レジスタ ............................................ 15チェイニング DMA ディスクリプタ・テーブル ...................................................................... 19

テスト・ドライバ・モジュール .................................................................................................... 20ルート・ポートのデザイン例 ........................................................................................................ 24ルート・ポート BFM ..................................................................................................................... 28BFM メモリ・マップ ................................................................................................................ 30コンフィギュレーション・スペース・バスおよびデバイス・ナンバリング......................... 30ルート・ポートおよびエンドポイントのコンフィギュレーション ........................................ 30アプリケーション層へのリードおよびライト・トランザクションの発行 ............................ 36

BFM プロシージャおよびファンクション .................................................................................... 37

vi コンパイラ・バージョン 8.0 Altera CorporationPCI Express 用の IP コンパイラのユーザー・ガイド

目次

BFM リードおよびライトのプロシージャ............................................................................... 37BFM コンフィギュレーション・プロシージャ........................................................................ 42BFM 共用メモリ・アクセスのプロシージャ ........................................................................... 43BFM ログおよびメッセージ・プロシージャ ........................................................................... 46VHDL フォーマッティング・ファンクション ......................................................................... 50Verilog HDL フォーマッティング・ファンクション............................................................... 50チェイニング DMA デザイン例に固有のプロシージャおよびファンクション ...................... 54

第 16 章 . SOPC Builder のデザイン例 ............................................................................................................ 1Quartus II プロジェクトの作成 ....................................................................................................... 2SOPC Builer の実行 .......................................................................................................................... 3PCI Express 用の IP コンパイラのパラメータ化 ............................................................................ 4残りのコンポーネントの SOPC Builder システムへの追加........................................................... 5SOPC Builder 内の接続の完了 ........................................................................................................ 6コンポーネントの接続................................................................................................................ 6クロックおよびアドレス・アサインメントの指定 ................................................................... 7

SOPC Builder システムの生成 ......................................................................................................... 8SOPC Builder システムのシミュレーション .................................................................................. 9デザインのコンパイル ................................................................................................................... 13デバイスのプログラム ................................................................................................................... 13

第 17 章 .Qsys のデザイン例 Quartus II プロジェクトの作成 ....................................................................................................... 2Qsys の実行 ...................................................................................................................................... 3PCI Express 用の IP コンパイラのパラメータ化 ............................................................................. 5残りのコンポーネントの Qsys システムへの追加 .......................................................................... 7Qsys 内の接続の完了 ....................................................................................................................... 8エクスポート・インタフェースの指定 ......................................................................................... 10アドレス・アサインメントの設定................................................................................................ 11Qsys システムの生成 ..................................................................................................................... 12Qsys システムのシミュレーション ............................................................................................... 13PIPE モードからシリアル・モードへの変更 ........................................................................... 14シミュレーションの実行 .......................................................................................................... 15

コンパイルのためのデザインの準備 ............................................................................................ 17デザイン例のラッパ・ファイル............................................................................................... 17Quartus II プロジェクトへのファイルの追加.......................................................................... 18

デザインのコンパイル ................................................................................................................... 19デバイスのプログラム ................................................................................................................... 19

第 18 章 . デバッグハードウェア立ち上げでの問題 ...................................................................................................... 1リンク・トレーニング ................................................................................................................ 1BIOS 列挙の問題 ......................................................................................................................... 3コンフィギュレーション・スペースの設定 .............................................................................. 3

リンクおよびトランシーバのテスト .............................................................................................. 4

Altera Corporation コンパイラ・バージョン 8.0 viiPCI Express 用の IP コンパイラのユーザー・ガイド

目次

付録 . TLP（トランザクション・レイヤ・パケット）のヘッダ・フォーマットデータ・ペイロードなしの TLP パケットのフォーマット ............................................................. 1データ・ペイロードありの TLP パケットのフォーマット ............................................................. 4

付録 . ディスクリプタ / データ・インタフェースを使用した PCI Express 用の IPコンパイラのコアディスクリプタ / データ・インタフェース .................................................................................... 1受信データパス・インタフェース信号 ...................................................................................... 3送信動作のインタフェース信号 ............................................................................................... 14

ディスクリプタ / データ・インタフェースのためのコンプリーション・インタフェース信号 .31ディスクリプタ / データのインクリメンタル・コンパイル・モジュールの例 ...................... 32ICM の特長 ................................................................................................................................ 33ICM 機能の説明 ......................................................................................................................... 33

推奨されるインクリメンタル・コンパイル・フロー ................................................................... 40

付録 . ソフト IP 実装のパフォーマンスおよびリソース使用率Avalon-ST インタフェース ............................................................................................................. 1Arria GX デバイス ....................................................................................................................... 1Arria II GX デバイス .................................................................................................................... 2Stratix II GX デバイス................................................................................................................. 2Stratix III ファミリ ...................................................................................................................... 3Stratix IV ファミリ ..................................................................................................................... 3

Avalon-MM インタフェース........................................................................................................... 3Arria GX デバイス ....................................................................................................................... 4Cyclone III ファミリ ................................................................................................................... 5Stratix II GX デバイス ................................................................................................................. 5Stratix III ファミリ ...................................................................................................................... 5Stratix IV ファミリ ..................................................................................................................... 6

ディスクリプタ / データ・インタフェース .................................................................................... 6Arria GX デバイス....................................................................................................................... 7Cyclone III ファミリ ................................................................................................................... 7Stratix II GX デバイス ................................................................................................................. 8Stratix III ファミリ ..................................................................................................................... 8Stratix IV ファミリ ..................................................................................................................... 9

追加情報改訂履歴........................................................................................................................................... 1アルテラへのお問い合わせ ............................................................................................................. 9表記規則 ........................................................................................................................................... 9

viii コンパイラ・バージョン 8.0 Altera CorporationPCI Express 用の IP コンパイラのユーザー・ガイド

© 2011 Altera Corporation. All rights reserved. ALTERA, ARRIare trademarks of Altera Corporation and registered in the U.Strademarks or service marks are the property of their respectivsemiconductor products to current specifications in accordanceservices at any time without notice. Altera assumes no responsdescribed herein except as expressly agreed to in writing by Alon any published information and before placing orders for pr

PCI Express 用の IP コンパイラのユーザー・ガ2011 年 5月

May 2011EMI_DG_002-5.0

1. このコンパイラについて

このドキュメントでは、PCI Express 用の Altera® IP コンパイラについて説明します。 PCI Express は、ネットワーク・アダプタ、ストレージ・エリア・ネットワーク、エンベデッド・コントローラ、グラフィック・アクセラレータ・ボード、およびオー

ディオ・ビデオ製品などのさまざまなアプリケーションで使用するための高パ

フォーマンスのインターコネクト・プロトコルです。 PCI Express のプロトコルは、従来の PCI および PCI-X プロトコルとの後方互換性のあるソフトウェアですが、その先行とは大きく異なります。これは、2 つのデバイス間のパケット・ベース、シリアル、およびポイント・ツー・ポイント相互接続です。パフォーマンスは、レーンと

実装される世代の数に基づくスケーラブルです。アルテラは、Gen1 のための PCI Express Base Specification 1.0a or 1.1、そして Gen1 または Gen2 のための PCI Express Base Specification 2.0 に準拠するエンド・ポイントおよびルート・ポートの両方を提供しています。両方のエンド・ポイントおよびルート・ポートは、重要な FPGA リソースを節約し、プログラマブル・ロジックではなく、設定可能なハード IP ブロックとして実装することができます。 PCI Express 用の IP コンパイラは ×1、×2、×4、×8のコンフィギュレーションで使用可能です。表1‒1は 1、2、4、および 8 レーンのPCI Express 用の Gen1 および Gen2 IP コンパイラのための PCI Express リンクの合計帯域幅を示します。プロトコルは、Gen1 のための毎秒 2.5 のギガ転送、そして Gen2 のための毎秒 5 ギガ転送を指定します。PCI Express のプロトコルが 8B/10B エンコーディングを使用するため、表1‒1での値に示される 20％のオーバーヘッドがあります。表1‒1は単一の TX または RX のチャネルの帯域幅を提供し、二重動作のために表1‒1での値が倍増されるようになります。

f Stratix® IV GXおよびArria® II GXデバイスのハード IPの実装のための帯域幅番号の「PCI Express High Performance Reference Design」を参照してください。

特長PCI Express 用のアルテラの IP コンパイラは、複数のデバイス・ファミリ間での広範なサポートを提供しています。それは、次の主要機能をサポートしています。

■ ハード IP 実装 —PCI Express Base Specification 1.1 or 2.0。トランザクション、データ・リンク・レイヤ、およびフィジカル・レイヤを含む PCI Express プロトコル・スタックはデバイスで強化されています。

表1‒1. PCI Express のスループット用の IP コンパイラ

リンク幅

×1 ×2 ×4 ×8

PCI Express Gen1 Gbps （1.x 対応） 2 4 8 16

PCI Express Gen2 Gbps （2.0 対応） 4 8 16 32

A, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos . Patent and Trademark Office and in other countries. All other words and logos identified as e holders as described at www.altera.com/common/legal.html. Altera warrants performance of its with Altera's standard warranty, but reserves the right to make changes to any products and ibility or liability arising out of the application or use of any information, product, or service tera. Altera customers are advised to obtain the latest version of device specifications before relying oducts or services.

イド

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1–2 第 1 章 : このコンパイラについて特長

■ ソフト IP 実装 :

■ PCI Express Base Specification 1.0a or 1.1.

■ 対応デバイス。表1‒4を参照してください。

■ トランザクション、データ・リンク、およびフィジカル・レイヤを含む PCI Express プロトコル・スタックは、FPGA ファブリック・ロジック・エレメントを使用して実装されます。

■ 特長

■ ×1、×2、×4、および ×8 コンフィギュレーション対応。ダウン ×4 の構成を設定せずに Cyclone® IV GX デバイスの ×2 コンフィギュレーションを選択することができます。

■ 頼性の高いアプリケーションのためのオプションの ECRC（End-to-end Cyclic Redundancy Code）の生成とチェック、および AER（Advanced Error Reporting）。

■ 大規模な最大ペイロード・サイズのサポート

Stratix IV GX ハード IP— 最大 2 K バイト（128、256、512、1,024、または2,048 バイト）

Arria II GX、Arria II GZ、および Cyclone IV GX ハード IP— 最大 256 バイト（128 または 256 バイト）

ソフト IP 実装 — 最大 2 K バイト（128、256、512、1,024、または 2,048 バイト）

■ 使いやすさ

■ 簡単なパラメータ化。

■ PCI Express 用の IP コンパイラのハード IP の実装を使用する実質的なオンチップ・リソースの節約および保証されたタイミング・クロージャ。

■ ハード IP の実装のためのライセンス要件なしで容易な採用。

■ 開始するためのデザイン例。

■ Qsys および SOPC Builder のサポート。

PCI Express 用の IP コンパイラのユーザー・ガイド 2011年 5月 Altera Corporation

http://www.pcisig.com/homehttp://www.pcisig.com/home

第 1 章 : このコンパイラについて 1–3特長

■ 11.0 リリースの新機能

■ 次の機能を備えたバリエーションを生成する Qsys デザイン・フローのサポート

■ Arria II GX、Cylone IV GX、HardCopy IV GX、および Stratix IV GX ハード IP の実装のサポート

■ エンド・ポイント・モード（ルート・コンプレックス・ポートではなく）

のサポート

■ Gen1 のサポート : ×1、×2、×4、および ×8、そして Gen2 のサポート : ×1 および×4.

■ Verilog HDL シミュレーション・サポート

■ Verilog テストベンチ・パートナ

■ Avalon-MM インタフェース仕様に準拠するアプリケーション・レイヤへのインタフェース

■ 新たにデザインされたブリッジは、SOPC Builder のデザイン・フローで使用可能なブリッジよりもはるかに少ない FPGA リソースを使用します。

■ Stratix Vサポートは、新しい IP コアのPCI Express用のStratix Vハード IPで提供されています。

■ Stratix V サポートは、PCI Express 用の IP コンパイラに準拠していません。

■ マイグレーション・パスは、10.1 ソフトウェアで生成された Stratix V のバリエーションに提供されていません。新しい PCI Express 用の Stratix V ハードIP でバリエーションを再作成する必要があります。

■ TPCI Express 用の Stratix V ハード IP は、Stratix V ハード IP for PCI Express User Guide で説明されております。

さまざまな機能は、ソフトとハード IP の実装、そして 3 つのデザイン・フローに適用されます。表1‒2は、これらのさまざまな機能を概説します。

表1‒2. PCI Express 用の IP コンパイラの機能 ( その１ )

機能

ハード IP の実装ソフト IP の実装

MegaWizard Plug-In

Manager デザイン・フロー

SOPC Builder デザイン・フ

ローQsys デザイン・フロー

MegaWizard Plug-In



ロー

MegaCore ライセンス無料無料無料必須必須

ルート・ポートサポートされる

サポートされていない




Gen1 ×1, ×2, ×4, ×8 ×1, ×2, ×4 ×1, ×2, ×4, ×8 ×1, ×4, ×8 ×1, ×4

Gen2 ×1, ×4, ×8 ×1 ×1, ×4 使用不可使用不可Avalon Memory-Mapped (Avalon-MM) インタフェース


サポートされる




64 ビット Avalon Streaming (Avalon-ST) インタフェース






2011 年 5月 Altera Corporation PCI Express 用の IP コンパイラのユーザー・ガイド

http://www.altera.com/literature/ug/ug_stratix5_pcie.pdfhttp://www.altera.com/literature/ug/ug_stratix5_pcie.pdf

1–4 第 1 章 : このコンパイラについて特長

128 ビット Avalon-ST インタフェース






ディスクリプタ / データインタフェース (1)






レガシー・エンドポイントサポートされる





トランザクション・レイヤ・パケット (TLP) タイプ (2)

すべて

■ メモリ・リード・リクエスト

■ メモリ・ライト・リクエスト

■ データの有無にかかわらず完成




全て




最大ペイロード・サイズ

128 バイト –2 K バイト (Stratix IV GX, HardCopy IV GX, Arria II GZ), 128 バイト–256 バイト (Arria II GX andCyclone IV GX)

128–256 バイト

128–256 バイト

128バイト –2 K バイト

128–256 バイト

バーチャル・チャネル（VC）数

2 (Stratix IV GX, HardCopy IV GX)1 (Arria II GX, Arria II GZ, Cyclone IV GX)

1 1 1–2 1

アウト・オブ・オーダー・コンプリーションのオーダリング（アプリケーション・レイヤへの透過）






4K バイトのアドレス・バウンダリを越えるリクエスト

（アプリケーション・レイヤへの透過）






ポーストされていないリクエスト用のサポートされるタグ数

32 or 64 16 16 4–256 16

RX と TX の ECRC 転送サポートされる





表1‒2. PCI Express 用の IP コンパイラの機能 ( その２ )

機能


MegaWizard Plug-In




MegaWizard Plug-In



ロー


第 1 章 : このコンパイラについて 1–5リリース情報

リリース情報表1‒3には、PCI Express 用の IP コンパイラのこのリリース情報を提供します。

アルテラは、Quartus® II ソフトウェアの現在のバージョンは、各 IP コアの以前のバージョンをコンパイルしていることを確認します。この検証のすべての例外は、 MegaCore IP Library Release Notes and Errata で報告されます。アルテラは、1 リリースより古い IP コアのバージョンでコンパイルを確認しません。

デバイス・ファミリのサポートIP コアは、ターゲットのアルテラ・デバイス・ファミリに対し、フル・サポートあるいは暫定サポートを提供しています。

MSI-X サポートされる





表 1‒2 の注 :(1) 新規デザインには推奨されません。(2) TLP ヘッダのレイアウトについて詳しくは、付録A, TLP（トランザクション・レイヤ・パケット）のヘッダ・フォーマットを参照してください。

表1‒2. PCI Express 用の IP コンパイラの機能 ( その３ )

機能


MegaWizard Plug-In




MegaWizard Plug-In



ロー

表1‒3. PCI Express 用の IP コンパイラのリリース情報

項目説明バージョン 11.0

リリース・デート May 2011

オーだリング・コード

IP-PCIE/1IP-PCIE/4IP-PCIE/8

IP-AGX-PCIE/1IP-AGX-PCIE/4

ハード IP の実装にはオーダーリング・コードが必要ではない。

ID 製品

■ ハード IP の実装

■ ソフト IP の実装

FFFF

×1–00A9×4–00AA×8–00AB

ベンダ ID

■ ハード IP の実装

■ ソフト IP の実装

6AF7

6A66


http://www.altera.com/literature/rn/rn_ip.pdf

1–6 第 1 章 : このコンパイラについてデバイス・ファミリのサポート

■ ファイナル・サポート — このデバイスの最終的なタイミング・モデルで検証されています。

■ 暫定サポート — このデバイス用の暫定的なタイミング・モデルで検証されています。

■ HardCopy コンパニオン —HardCopy コンパニオン・デバイスの暫定的なタイミング・モデルで検証されています。

■ HardCopy コンパイル —HardCopy デバイスの最終的なタイミング・モデルで検証されています。

表1‒4に、それぞれのアルテラ・デバイス・ファミリの PCI Express 用の IP コンパイラによって提供されるサポートのレベルを示します。

f Quartus II の 11.0リリースでは、Stratix V デバイスのサポートは、PCI Express 用の IP のコンパイラではなく、PCI Express 用の Stratix V のハード IP で提供されております。詳細については、「Stratix V ハード IP for PCI Express User Guide」を参照してください。

表1‒4. デバイス・ファミリのサポート

デバイス・ファミリサポートArria GX (1) 最終サポートArria II GX (1) 最終サポートArria II GZ (1) 最終サポートCyclone II 最終サポートCyclone III 最終サポートCyclone III LS 最終サポートCyclone IV GX 最終サポートHardCopy II Hardcopy コンパイルHardCopy III Hardcopy コンパイルHardCopy IV Hardcopy コンパイルStratix II 最終Stratix II GX 最終Stratix III 最終 Stratix IV E, GX 最終Stratix IV GT 最終

他のデバイス・ファミリサポート無し

表 1‒4: の注(1) 正常に Quartus II ソフトウェアを使用して IP コアをコンパイルするには、Arria GX または Arria II GX

デバイス・ファミリを選択した場合でも、Stratix II GX ファミリのサポートをインストールする必要があります。


http://www.altera.com/literature/ug/ug_stratix5_pcie.pdf

第 1 章 : このコンパイラについて 1–7概要

概要PCI Express 用の IP コンパイラでは、単一のアルテラ・デバイスの PCI Express の変動用の複数の IP コンパイラを組み合わせて、非透過的なブリッジ、またはユニークなデザインを含む PCI Express のルート・ポートまたはエンド・ポイントのデザインに使用するカスタマイズのバリエーションを生成します。 PCI Express 用の IP コンパイラは、トランザクション、データ・リンク、およびフィジカル・レイヤのための PCI Express 仕様のすべての必須の機能およびほとんどのオプション機能を実装します。

ハード IP の実装は、トランザクション、データリンクとフィジカル・レイヤの仕様の必須の機能とオプション機能のほとんどのすべてが含まれています。選択したデ

バイスに応じて、PCI Express 用の IP コンパイラのハード実装のいずれかに 4 つのインスタンスが適用可能です。これらのインスタンスは、システムの要件を満たすた

めに、ルート・ポートおよびエンド・ポイントのデザインの任意の組み合わせを含

むように構成することができます。単一のデバイスは、PCI Express 用の IP コンパイラのソフトとハードの実装のインスタンスを使用することができます。図1‒1に、ハード IP の実装の上位レベルのブロック図を提供します。

このユーザー・ガイドでは、デザイン例とするルート・ポート（RP）またはエンド・ポイント（EP）として設定可能なテストベンチが含まれています。自身のルート・ポートおよびエンド・ポイント・デザインの作成およびテストするための出発

点としてこれらのデザイン例を使用することができます。

f PCI Express 用の IP コンパイラのユーザーガイドの目的は、PCI Express プロトコルを説明するわけではなく、PCI Express の IP コンパイラの使用方法を説明することです。二つの資料の間に必然的な重なりがありますが、この資料は、次の PCI Express 仕様の理解と組み合わせて使用する必要があります：PHY インタフェース for the PCI Express Architecture PCI Express 3.0 と PCI Express Base Specification 1.0a, 1.1, or 2.0。

図1‒1. PCI Express ハード IP の IP コンパイラの実装の上位レベルのブロック図 (1) (2)

図 1‒1 の注 :(1) Stratix IV GX デバイスは、2 つのバーチャル・チャネルがあります。(2) LMI は Local Management Interface の略です。

PCI ExpressProtocol Stack

Adapter

Clock & Reset Selection

PCIe Hard IP Block

TLInterface

FP

GA

Fab

ric In

terf

ace

PIP

E I

nter

face

LMI

PCIeReconfigBuffer

VirtualChannel

BufferRetry

PCIe Hard IP Block Reconfiguration

RX

FPGA Fabric

ApplicationLayer

Test, Debug &Configuration

Logic

PMAPCS

Transceivers


http://www.intel.comhttp://www.intel.comhttp://www.pcisig.com

1–8 第 1 章 : このコンパイラについて概要

PCI Express ハード IP 用の IP コンパイラ付きのデバイス・ファミリArria II GX、Arria II GZ、Cyclone IV GX、HardCopy IV GX、または Stratix IV GX デバイスをターゲットにする場合は、次のレイヤを含む PCI Express のスタックのフル・ハードIP の実装を含むように IP コアをパラメータ化することができます。

■ フィジカル（PHY）

■ フィジカル・メディア・アタッチメント（PMA）

■ フィジカル・コーディング・サブレイヤ（PCS）

■ メディア・アクセス・コントロール（MAC）

■ データ・リンク

■ トランザクション

ハード IP の実装はアルテラ・デバイス用に最適化され、すべてのメモリ、I/O、コンフィギュレーション、およびメッセージ・トランザクションをサポートします。 IPコアは、最大実効スループットを達成するために高度に最適化されたアプリケー

ション・インタフェースがあります。コンパイラはパラメータ化することができる

ので、デザイン要件を満たすために IP コアをカスタマイズすることができます。表1‒5に、PCI Express 用の IP コンパイラのハード実装で使用可能なコンフィギュレーションを示します。

表1‒5. Quartus II ソフトウェア・バージョン 11.0 での PCI Express 用の IP コンパイラのためハード IP コンフィギュレーション ( その１ )

デバイスリンク・レート (Gbps) ×1 ×2 (1) ×4 ×8

MegaWizard Plug-In Manager デザイン・フローを使用する Avalon Streaming (Avalon-ST) インタフェース

Arria II GX2.5 使用可使用不可使用可使用可 (2)5.0 使用不可使用不可使用不可使用不可

Arria II GZ2.5 使用可使用不可使用可使用可 (2)5.0 使用可使用不可使用可 (2) 使用不可

Cyclone IV GX2.5 使用可使用可使用可使用不可5.0 使用不可使用不可使用不可使用不可

HardCopy IV GX 2.5 使用可使用不可使用可使用可5.0 使用可使用不可使用可使用可

Stratix IV GX2.5 使用可使用不可使用可使用可5.0 使用可使用不可使用可使用可

SOPC Builder デザイン・フローを使用する Avalon-MM インタフェース (3)

Arria II GX2.5 使用可使用不可使用可使用不可5.0 使用不可使用不可使用不可使用不可

Cyclone IV GX2.5 使用可使用可使用可使用不可5.0 使用不可使用不可使用不可使用不可

HardCopy IV GX2.5 使用可使用不可使用可使用不可5.0 使用可使用不可使用不可使用不可

Stratix IV GX2.5 使用可使用不可使用可使用不可5.0 使用可使用不可使用不可使用不可



表1‒6に、ハード IP の実装を含むデバイス・ファミリの Total RX buffer space、Retry buffer size、および Maximum Payload size を示します。パラメータ・エディタのBuffer Setup ページにこれらのパラメータで調べられます。

Qsys デザイン・フローを使用する Avalon-MMインタフェース (3)Arria II GX 2.5 使用可使用不可使用可使用不可Cyclone IV GX 2.5 使用可使用可使用可使用不可

HardCopy IV GX2.5 使用可使用不可使用可使用可5.0 使用可使用可使用可使用不可

Stratix IV GX2.5 使用可使用不可使用可使用可5.0 使用可使用不可使用可使用不可

表1‒5の注 :(1) ×2 初期設定を提供していないデバイスでは、デバイス・ピンに接続されていない左上 2 レーンの ×4 のコンフィギュレー

ションを使用することができます。接続デバイスが ×2 ネイティブまたは ×2 にネゴシエーション可能であればリンクは ×2 にネゴシエートします。

(2) ×8 のサポートは、125 MHz で 128 ビット・バスを使用しています。(3) Qsys および SOPC Builder デザイン・フローは、エンドポイントのバリエーションの生成をサポートしています。

表1‒5. Quartus II ソフトウェア・バージョン 11.0 での PCI Express 用の IP コンパイラのためハード IP コンフィギュレーション ( その２ )

デバイスリンク・レート (Gbps) ×1 ×2 (1) ×4 ×8

表 1‒6. PCI Express 用の IP コンパイラのバッファおよびペイロードの情報

デバイス・ファミリ全 RX バッファ・スペース再試行バッファ最大ペイーロード・サ

イズArria II GX 4 K バイト 2 K バイト 256 バイトArria II GZ 16 K バイト 16 K バイト 2 K バイトCyclone IV GX 4 K バイト 2 K バイト 256 バイトStratix IV GX (1) 16 K バイト 16 K バイト 2 K バイトHardCopy IV GX–Gen2 ×8 8 K バイト 8 K バイト 1 K バイト

HardCopy IV GX– 他の全てのモード

16 K バイト 16 K バイト 2 K バイト

表1‒6の注 :(1)「PHY type (1)」のパラメータを選択しての HardCopy IV GX と互換性のバッファ・サイズで動作する Stratix IV GX の Gen2 の ×8

のデザインを制限することができます。



PCI Express 用の IP コンパイラはルート・ポートまたはエンド・ポイント・アプリケーションのいずれかかに適用可能な ×1、×2、×4、および ×8 バリエーションをサポートします。IP コアをカスタマイズするために、MegaWizard™ Plug-In Manager、SOPC Builder、または Qsys を使用することができます。SOPC Builder および Qsys のデザイン・フローは、ルート・ポートのバリエーションをサポートしていません。

図1‒2に、2 つの PCI Express 用の IP コンパイラ：それぞれルート・ポートおよびエンド・ポイントとして構成される比較的単純なアプリケーションを示します。

図1‒2. シングル・ルート・ポートおよびエンド・ポイント付きの PCI Express アプリケーション

Altera FPGA with Embedded PCIe Hard IP Block

User ApplicationLogic

PCIeHard IPBlock

PCIeHard IPBlock

RP EP

User Application Logic

PCI Express Link

Altera FPGA with EmbeddedPCIe Hard IP Block



図1‒3には、2 つの PCIe ハード IP ルート・ポートを搭載したアルテラ・デバイスを含む異種トポロジを示します。1 つのルート・ポートは、ハード IP の IP コアを使用して実装されるエンド・ポイントを含む 2 番目の FPGA に直接接続します。第 2 番目のルート・ポートは、3 つの PCI Express のエンド・ポイントに多重化するスイッチに接続します。

内部トランシーバを含むデバイスをターゲットにする場合、PHY、MAC、PCS、および PMA レイヤを含む完全なレイヤを含むように PCI Express 用の IP コンパイラをパラメータ化することができます。他のデバイス・アーキテクチャをターゲットにす

る場合、PCI Express 用の IP コンパイラは他の PIPE 準拠の外部 PHY デバイスと IP コアを使用可能になって、Intel でデザインされる PIPE インタフェースで IP コアを生成します。

図1‒3. 2 つのルート・ポート付きの PCI Express のアプリケーション

PCIe Link

PCIe Hard IP Block

RP Switch

PCIeHard IPBlock

RP

User ApplicationLogic

PCIe Hard IP Block

EP

PCIeHard IPBlock

EPUser Application

Logic

IP Compilerfor

PCI ExpressSoft IP

Implementation

EP

User Application Logic

PHY

PIPEInterface

User Application

Logic

PCIe Link

PCIe Link

PCIe Link

PCIe LinkUser Application

Logic

Altera FPGA with Embedded PCIeHard IP Blocks



Altera FPGA Supporting IP Compiler forPCI Express Soft IP Implementation

IP Compilerfor

PCI ExpressSoft IP

Implementation



表1‒7には、HSSI トランシーバを含むデバイスのためのプロトコル・サポートを示します。

1 内部トランシーバを含むアルテラの FPGA のデバイス名と部品番号は、常に文字のGX、GT、または GZ が含まれています。内部トランシーバが含まれていないデバイスを選択した場合は、外部 PHY に接続する PIPE インタフェースを使用することができます。3‒9 ページの表3‒9に、使用可能な外部 PHY の種類を示します。

ペイロード・サイズ、バッファ・サイズ、およびコンフィギュレーション・スペー

ス（ベース・アドレスのレジスタ・サポートと他のレジスタ）をカスタマイズでき

ます。さらに、PCI Express 用の IP コンパイラは ×1、×2、×4、および ×8 コンフィギュレーションするための End-to-end Cyclic Redundancy Code（ECRC）と高度なエラー・レポートをサポートします。

外部 PHYサポートアルテラの PCI Express 用の IP コンパイラのバリエーションは、PHY の広い範囲をサポートしています。それは、8 ビットの DDR/SDR モードまたは 16 ビット SDR モードの TI XIO1100 PHY；8 ビット SDR モードの NXP PX1011A、シリアル PHY、およびソース同期の送信クロック・モードの有無での 8 ビット /16 ビットの SDR を使用するカスタムの PHY の範囲とソース同期の送信クロック・モードの有無での 8 ビットの DDR が含まれています。パラメータ・エディタで Fast Output Enable Register オプションをオンにするか、Quartus II Settings File （.qsf）でこの設定を編集することによって、TX I/O を制限することができます。この制約は、最速の tCO のタイミングを確実にします。

デバッグ機能また、PCI Express 用の IP コンパイラは、システム・レベルの問題の迅速なデバッグのために IP コアの観察と制御を可能にするデバッグ機能が含まれています。

表1‒7. HSSI トランシーバ付きのデバイスでの動作 (1)

デバイス・ファミリ ×1 ×4 ×8

Stratix IV GX ハード IP–Gen1 使用可使用可使用可

Stratix IV GX ハード IP–Gen 2 使用可 (2) 使用可 (2) 使用可 (3)

Stratix IV ソフト IP–Gen1 使用可使用可使用不可

Cyclone IV GX ハード IP–Gen1 使用可使用可使用不可

Arria II GX–Gen1 ハード IP の実装使用可使用可使用可

Arria II GX–Gen1 ソフト IP の実装使用可使用可使用不可

Arria II GZ–Gen1 ハード IP の実装使用可使用可使用可

Arria II GZ–Gen2 ハード IP の実装使用可使用可使用不可Arria GX 使用可使用可使用不可Stratix II GX 使用可使用可使用可

表 1‒7の注 :(1) 別の実装とデザイン・フローで使用可能な機能のリストについては、1‒3 ページの表1‒2を参照

してください。

(2) -4 スピード・グレードでは使用不可能です。 -2 または -3 スピード・グレードを必要とします。(3) Gen2 の ×8 は -2 と I3 のスピード・グレードでのみ使用可能です。


第 1 章 : このコンパイラについて 1–13IP コアの検証

f デバッギングについて詳しくは、第18 章 , デバッグを参照してください。

IP コアの検証PCI Express 仕様への準拠を確保するために、アルテラは、PCI Express 用の IP コンパイラの広範な検証を実行します。検証は、シミュレーションおよびハードウェア・

テストの両方が含まれています。

シミュレーション環境PCI Express 用の IP コンパイラのためのアルテラの検証のシミュレーション環境は、PCI Express リンク・インタフェースを駆動する業界標準の BFM で構成され、複数のテストベンチを使用します。カスタム BFM は、アプリケーション側のインタフェースに接続されています。

アルテラは、シミュレーション環境で次のテストを実行します。

■ すべてのトランザクション・レイヤ・パケットのタイプとサイズ、およびすべて

のコンフィギュレーション・スペースのビットをテストする管理されたテスト

■ リンク、トランザクション・レイヤ・パケット、およびデータ・リンク・レイヤ

のパケットにエラーを注入し、IP コアから適切な応答を確認するエラー・インジェクション・テスト

■ 具体的にリスト内の項目をテストする PCI-SIG® Compliance Checklist のテスト

■ 1 つまたは複数のバーチャル・チャネル間でのトラフィック・パターンの広い範囲をテストするランダム・テスト

互換性テスト環境アルテラは、信頼性の高いソリューションを確実にするために PCI Express 用の IP コンパイラの重要なハードウェア・テストを実行しました。 IP コアは、Arria GX、Arria II GX、Cyclone IV GX、Stratix II GX、Stratix IV GX デバイス、および様々な外部 PHYで 2005 年から 2009 年の様々な PPCI-SIG PCI Express Compliance Workshop でテストされます。彼らは、マザー・ボードおよびテスト機器の幅広い選択を持つすべての

PCI-SIG ゴールド・テストと相互運用性テストに合格しました。さらに、アルテラは、内部でさまざまなメーカからマザー・ボードやスイッチ・チップを搭載したす

べてのリリースをテストします。すべての PCI-SIG のコンプライアンス・テストは、各 IP コアのリリースで実行されます。

パフォーマンスおよびリソース使用率PCI Express 用の IP コンパイラのハード IP の実装では、Arria II GX、Arria II GZ、Cyclone IV GX、HardCopy IV GX、および Stratix IV GX デバイスで使用可能です。


1–14 第 1 章 : このコンパイラについてパフォーマンスおよびリソース使用率

表1‒8に、最大 256 バイトのペイロードおよび Avalon-ST の 32 のタグと Avalon-MMの 16 のタグを備えた、Avalon-ST あるいは Avalon-MM インタフェースのいずれかを使用するハード IP の実装のリソース使用率を示します。

表1‒8. Arria II GX、Arria II GZ、Cyclone IV GX、および Stratix IV GX デバイスでの性能とリソース使用率

パラメータサイズ

レーン幅

内部クロック (MHz)

バーチャル・チャネル

ALUT組み合わせ

専用レジスタメモリ・ブロッ

クM9K

Avalon-ST インタフェース ‒MegaWizard Plug-In Manager デザイン・フロー ×1 125 1 100 100 0

×1 125 2 100 100 0

×4 125 1 200 200 0

×4 125 2 200 200 0

×8 250 1 200 200 0

×8 250 2 200 200 0

Avalon-MM インタフェース ‒SOPC Builder デザイン・フロー (1) ×1 125 1 4300 3500 17

×4 125 1 4200 3400 17

Avalon-MM インタフェース –SOPC Builder デザイン・フロー - コンプリータのみ ×1 125 1 4200 3100 14

×4 125 1 3800 2800 14

Avalon-MM インタフェース –SOPC Builder デザイン・フロー - コンプリータのみ Single Dword

×1 125 1250 230 0

×4 125 1

Avalon-MMインタフェース ‒Qsys デザイン・フロー ×1 125 1

1600 1600 18 ×4 125 1

×8 250 1

Avalon-MM インタフェース –Qsys デザイン・フロー - コンプリータのみ ×1 125 1

1000 1150 10 ×4 125 1

Avalon-MM インタフェース –Qsys デザイン・フロー - コンプリータのみ ( シングル・ワード）

×1 125 1

430 450 0 ×4 125 1

×4 250 1

表 1‒8の注 :(1) Avalon-MM 実装のトランザクション・レイヤは、レイテンシを改善するために、プログラマブル・

ロジックで実装されています。


第 1 章 : このコンパイラについて 1–15推奨スピード・グレード

f ソフト IP の実装の性能およびリソース使用率について詳しくは、「付録C, ソフト IP 実装のパフォーマンスおよびリソース使用率」を参照してください。

推奨スピード・グレード表1‒9に、サポートされるリンク幅と内部クロック周波数の各デバイス・ファミリの推奨スピード・グレードを示します。 PCI Express 用の IP コンパイラのソフト IP の実装については、表では、タイミングを満たす可能性があるのスピード・グレードを

示します。それはより遅いスピード・グレードでタイミングをクローズすることが

できます。ハード IP の実装の場合、記載されるスピード・グレードは、タイミングをクローズするスピード・グレードしかありません。内部クロック周波数が 125 MHzまたは 250 MHz の場合には、Quartus II Analysis & Synthesis Settings の Optimization Technique を Speed に設定することを推奨します。

f この設定について詳しくは、「Quartus II ヘルプ」の「分析と合成のための設定と実行」、そして「Quartus II ハンドブック Volume 2 」の「面積 & タイミングの最適化」の章を参照してください。

表1‒9. デバイス・ファミリの推奨スピード・グレード ( その１ )

デバイス・ファミリリンク幅内部クロック

の周波数 (MHz)

推奨スピード・グレード

Avalon-ST ハード IP の実装

ECC サポート付きの Arria II GX Gen1 (1)

×1 62.5 (2) –4,–5,–6

×1 125 –4,–5,–6

×4 125 –4,–5,–6

×8 125 –4,–5,–6

ECC サポート付きの Arria II GZ Gen1 　

×1 125 -3, -4

×4 125 -3, -4

×8 125 -3, -4

ECC サポート付きの Arria II GZ Gen 2 　

×1 125 -3

×4 125 -3

ECC サポート付きの Cyclone IV GX Gen1 　

×1 62.5 (2)すべてのスピード・グレード

×1, ×2, ×4 125すべてのスピード・グレード

ECCサポート付きの Stratix IV GX Gen1 (1)

×1 62.5 (2) –2, –3 (3)

×1 125 –2, –3, –4

×4 125 –2, –3, –4

×8 250 –2, –3, –4 (3)

ECCサポート付きの Stratix IV GX Gen2 　 (1)

×1 125 –2, –3 (3)

×4 250 –2, –3 (3)

ECC サポートなし Stratix IV GX Gen2 ×8 500 –2, I3 (4)


http://www.altera.co.jp/literature/hb/qts/qts_qii52005_j.pdf

1–16 第 1 章 : このコンパイラについて推奨スピード・グレード

Avalon‒MM インタフェース ‒SOPC Builder フローArria GX ×1, ×4 125 –6

Arria II GX ×1, ×4 125 –4, –5, –6

Cyclone IV GX Gen1 　ECC サポート付きの

×1, ×2, ×4 125 -6 (5)

×1 62.5 -6, -7, -8 (5)

Stratix II GX ×1, ×4 125 –3, –4, –5 (5)

Stratix IV GX Gen1 ×1, ×4 125 -2, -3, -4

Stratix IV GX Gen2 ×1 125 -2, -3

Avalon‒MM インタフェース ‒Qsys フローArria II GX ×1, ×4 125 –6

Cyclone IV GX×1, ×2, ×4 125 –6, –7

×1 62.5 –6, –7, –8

Stratix IV GX Gen1×1, ×4 125 –2, –3, –4

×8 250 –2, –3

Stratix IV GX Gen2×1 125 –2, –3

×4 250 –2, –3

Avalon-ST またはディスクリプタ / データのインタフェースのソフト IP の実装Arria GX ×1, ×4 125 –6

Arria II GX ×1, ×4 125 –4. –5 (5)

Cyclone II, Cyclone III×1, ×4 125 –6 (5)

×1 62.5 –6, –7, –8 (5)

Cyclone IV GX ×1 125 –6, –7 (5)

Stratix II×1, ×4 125 –3, –4, –5

×1 62.5 –3, –4, –5 (5)

Stratix II GX ×1, ×4 125 –3, –4, –5 (5)

×8 250 –3 (5) (6)

Stratix III×1, ×4 125 –2, –3, –4

×1 62.5 –2, –3, –4

Stratix IV E Gen1×1 62.5 全てのスピー

ド・グレード

×1, ×4 125 全てのスピード・グレード

表1‒9. デバイス・ファミリの推奨スピード・グレード ( その２ )


の周波数 (MHz)



第 1 章 : このコンパイラについて 1–17OpenCore Plus 評価（ハード IP に必要なし）

OpenCore Plus 評価（ハード IP に必要なし）ライセンスを購入する前に、シミュレーションとハードウェアの IP コアを評価するためにアルテラの無償 OpenCore Plus 評価機能を使用することができます。その機能と性能に満足された後、PCI Express 用の IP コンパイラのハード IP の実装のライセンスを購入する必要があり、生産にデザインを活用するようになります。

PCI Express 用の IP コンパイラのライセンスを購入した後は、アルテラのライセンスウェブサイト（www.altera.com/licensing）からライセンス・ファイルをリクエストし、それをコンピュータにインストールすることができます。ライセンス・ファイ

ルをリクエストしたときに、ユーザーに license.dat ファイルを電子メールで送信します。インターネットをご利用いただけないお客様は、アルテラの販売代理店にお

問い合わせください。

アルテラの無償 OpenCore Plus 評価機能を使用すると、次のアクションを実行することができます。

■ ユーザーのシステムの IPコア（アルテラの IPコアまたはAMPPSMメガファンクション）の動作をシミュレーションする。

■ デザインの機能を検証したり、サイズやスピードを迅速かつ簡単に評価する。

■ IP コアを含むデザインに対し、実行時間に制限のあるデバイス・プログラミング・ファイルを生成する。

■ デバイスをプログラムし、デザインを実機上で検証する。

OpenCore Plus ハードウェア評価は、PCI Express 用の IP コンパイラのハード IP の実装には適用されません。別々のライセンスがなくてもこの IP コアのハード IP の実装を使用することができます。

Stratix IV GX Gen1 ×1 62.5 全てのスピー

ド・グレード

×4 125 全てのスピード・グレード

表 1‒9の注 :(1) RX Buffer と Retry Buffer ECC オプションはハード IP の実装でのみ使用可能です。(2) これは動作の省電力モードです。(3) スピード・グレード -2、-3、および -4 のために、アルテラによって特性評価の保留中の最終的な結

果。Quartus II ソフトウェアで生成された .fit.rpt ファイルを参照してください。(4) 提供のエンド・ポイントのデザイン例での -3 スピード・グレードのクローズ・タイミングは、

シード・スィープが必要です。

(5) これらのスピード・グレードとバリエーションのタイミング・クロージャを達成するために、Quartus II のフィッタ設定で以下のフィジカル・シンセシスの設定をオンにする必要があります：Perform physical synthesis for combinational logic、Perform register duplication、および Perform register retiming。さらに、Quartus II デザイン・スペース・エクスプローラ、または Quartus II のシード・スィープ手法を使用することができます。これらのオプションを設定する方法について詳しくは、「Quartus II ハンドブック Volume 2」の「ネットリストおよびフィジカル・シンセシスの最適化」の章を参照してください。

(6) この機能を含むことがより困難タイミングをクローズできるようになりますので、×8 ソフト IP の実装の OpenCore Plus 機能をディセーブルすることを推奨します。

表1‒9. デバイス・ファミリの推奨スピード・グレード ( その３ )


の周波数 (MHz)



http://www.altera.com/support/licensing/lic-index.htmlhttp://www.altera.co.jp/literature/hb/qts/qts_qii52007_j.pdf

1–18 第 1 章 : このコンパイラについてOpenCore Plus 評価（ハード IP に必要なし）

f OpenCore Plus 評価機能を使用して、IP コアの検証、インストール、ライセンス、および評価についてくわしくは、 OpenCore Plus Evaluation of Megafunctions を参照してください。

f インストールおよびライセンスについて詳しくは、 Altera Software Installation and Licensing Manual を参照してください。

OpenCore Plus ハードウェア評価機能は、以下の 2 種類の動作モードでメガファンクションの実機評価をサポートします。

■ Untethered— デザインは限定時間のみ実行されます。

■ Tethered— ボードとホスト・コンピュータ間に接続が必要です。デザイン内のすべてのメガファンクションが Tethered モードをサポートしている場合、デバイスはより長時間または無制限に動作できます。

最も限定的な評価時間に達すると、デバイス内のすべての IP コアが同時にタイムアウトします。デザイン内に複数のメガファンクションがある場合、特定の IP コアのタイムアウト動作は、他の IP コアのタイムアウト動作によってマスクされることがあります。

IP コアの場合、アンテザード・タイムアウトは 1 時間、テザード・タイムアウト値は無制限です。ハードウェア評価期限経過後にデザインは動作を停止します。タイ

ムアウト時に、リンク・トレーニングおよびステータス・ステート・マシン

（LTSSM）はリセット状態に保持されています。


http://www.altera.com/literature/an/an320.pdfhttp://www.altera.com/literature/manual/quartus_install.pdfhttp://www.altera.com/literature/manual/quartus_install.pdf

© 2012 Altera Corporation. All rights reserved. ALTERA, ARRIare trademarks of Altera Corporation and registered in the U.Strademarks or service marks are the property of their respectivsemiconductor products to current specifications in accordanceservices at any time without notice. Altera assumes no responsdescribed herein except as expressly agreed to in writing by Alon any published information and before placing orders for pr

PCI Express 用の IP コンパイラのユーザー・ガ2011 年 5月

May 2012EMI_DG_002-5.0

2. 使用法

この項では、迅速に PCI Express テストベンチ用の IP コンパイラをセットアップおよびシミュレートするステップごとの操作方法を提供します。 PCI Express 用 IP コンパイラは、多数の設定オプションが用意されています。この章で選択したパラメータ

は、アルテラのウェブサイトで使用可能な PCI Express High-Performance Reference Design に選択されたものと同じです。この章で指定されたパラメータを選択すると、第15 章 , テストベンチおよびデザイン例に含まれるすべてのテストを実行することができます。次の項では、以下の手順を実行して、PCI Express 用 IP コンパイラをインスタンス化する方法を示します。

1. 「PCI Express 用の IP コンパイラのパラメータ化」

2. 「生成されたファイルの表示」

3. 「デザインのシミュレーション」

4. 「デザインの制約」

5. 「デザインのコンパイル」

PCI Express 用の IP コンパイラのパラメータ化この項では、第15 章 , テストベンチおよびデザイン例で選択されるのと同じオプションを使用して、エンド・ポイントとしての PCI Express の IP コンパイラのパラメータ化プロセスを解説します。パラメータを指定するには、以下のステップを実行します。

1. Tools メニューの MegaWizard Plug-In Manager をクリックします。MegaWizard Plug-In Manager が表示されます。

2. Create a new custom megafunction variation を選択して、Next をクリックします。

3. Which device family will you be using? での Stratix IV デバイス・ファミリを選択します。

4. ディレクトリ名の左の + アイコンをクリックして Installed Plug-Ins の下の Interfaces ディレクトリを展開します。そして、PCI Express を展開し、IP Compiler for PCI Express をクリックします。

5. デザインの出力ファイルのタイプを選択します。この IP コアは、VHDL およびVerilog HDL をサポートしています。この例では、Verilog HDL を選択します。

6. \top.v. 出力ファイルの \ のバリエーション名を指定します。この実習では、IP コア・ファイルの名前の\top.v を指定します。

7. PCI Express 用 IP コンパイラの Parameter Settings ページを表示するには、Next をクリックします。

A, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos . Patent and Trademark Office and in other countries. All other words and logos identified as e holders as described at www.altera.com/common/legal.html. Altera warrants performance of its with Altera's standard warranty, but reserves the right to make changes to any products and ibility or liability arising out of the application or use of any information, product, or service tera. Altera customers are advised to obtain the latest version of device specifications before relying oducts or services.

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