PCB 導線設計技術（中） 寬頻與高頻電路基板導線設計 a.輸入阻抗 1MHz，平滑性(flatness)50MHz 的 OP 增幅器電路基板 圖 26 是由 FET 輸入的高速 OP 增幅器 OPA656 構成的高輸入阻抗 OP 增幅電路，它的 gain 取決於 R1、R2，本電路圖的電路定數為 2 倍。

此外為改善平滑性特別追加設置可以加大噪訊 gain，抑制 gain-頻率特性高頻領域時峰值的 R3。

圖 26 高輸入阻抗的寬頻 OP 增幅電路

圖 27 是高輸入阻抗 OP 增幅器的電路基板圖案。降低高速 OP 增幅器反相輸入端子與接地之間的浮遊容量非常重要，所以本電路的浮遊容量設計目標低於 0.5pF。

如果上述部位附著大浮遊容量的話，會成為高頻領域的頻率特性產生峰值的原因，嚴重時頻率甚至會因

為 feedback 阻抗與浮遊容量，造成 feedback 信號的位相延遲，最後導致頻率特性產生波動現象。

此外高輸入阻抗 OP 增幅器輸入部位的浮遊容量也逐漸成為問題，圖 27 的電路基板圖案的非反相輸入端子部位無 full ground 設計，如果有外部噪訊干擾之虞時，接地可設計成網格狀(mesh)。

圖 28 是根據圖 26 製成的 OP 增幅器 Gain－頻率特性測試結果，由圖可知即使接近 50MHz 頻率特性非常平滑，-3dB cutoff 頻率大約是 133MHz。

圖 27 高輸出入阻抗 OP 增幅器的電路基板圖案

圖 28 根據圖 26 製成的 OP 增幅器 Gain－頻率

b. 可發揮 50MH z~6GHz 寬頻增幅特性的電路基板圖案 圖 29 是由單晶片微波(MMIC: Monolithic Micro wave device)積體電路 NBB-310(RFMicro Devices)構成的頻寬 50MHz～6GHz 寬頻高頻增幅器，NBB-310 高頻元件採用 AlGaAs HBT 製程製作，因此可靠性相當高。

使用 MMIC 的增幅器時，必需搭配適合的電路基板圖案阻抗與元件，例如耦合電容、高頻扼流圈(choke)、線圈(coil)(以下簡稱為 RFC)時，才能發揮元件具有的功能。如 NBB-310 技術資料的記載，偏壓(bias)電

流只需利用電阻與 RFC 即可，不過本電路使用複合型電晶體構成的 current mirror 電路，加上 NBB-310輸出腳架的直流電壓 Level，會隨著高頻輸入電力 Level 的變化，使用上述電阻與 RFC 簡易偏壓電路的話，輸入電力變時輸出腳架的直流電壓會降低，NBB-310 可能會有過電流流動之虞，所以偏壓電路使用current mirror 電路，藉此防止發生過電流現象。

圖 29 頻寬 50MHz～6GHz 寬頻高頻增幅器的電路

頻率超過 2～3GHz 必需謹慎選擇印刷電路基板的材質，基本上不可使用傳統 FR4 玻璃環氧樹脂，因此無鉛且高頻特性與 FR4 玻璃環氧樹脂相同的高 Tg 玻璃環氧樹脂使用可能性大幅增加。一般而言高頻電路通常會選用高頻用低 tan 的基板材質，此外為抑制周圍溫濕度造成高頻特性變動，因此必需將基板的溫濕度一併列入考慮。圖 30 是頻寬 50MHz～6GHz 寬頻高頻增幅器的電路基板圖案，如圖所示 micro strip line 上方的 2 個耦合電容 C1、C2 與 C4、C5， 並聯設在線路端緣(edge)可以改善 insertion loss 與 return loss等高頻特性。

圖 30 頻寬 50MHz～6GHz 寬頻高頻增幅器的電路基板圖案

頻率超過 GHz 等級時，電容器的高頻特性隨著廠牌出現極大差異，雖然指定廠牌對資材採購單位相當困擾，不過它是 OP 增幅性能上重要元件之一，重視應用性能時就不應該妥協讓步。

封裝 NBB-310 的接地面必需與周圍接地面分離，如此才能夠防止在 NBB-310 接地面流動的接地電流迷走在 full ground 面上，這種技巧經常被應用在改善 OP 增幅器的絕緣特性。

自製線圈時使用 FT23-61 type 的 troy dull core，與直徑 ψ0.3polyurethane，靠近 NBB-310 端緊密繞卷 5圈，接著均勻粗繞卷 10 圈；如果使用市售的線圈必需透過測試尋找特性符合要求的產品，筆者認為若使用 WD0200A(岡谷電機)可以充分發揮 NBB-310 的性能。 c. 可以從直流切換成 2.5GHz 的 RF 切換電路 以往 RF 信號切換開關大多使用 PIN 二極體(diode)，目前 GaAs 與 CMOS 專用 IC 已經成為市場主流，此處以 μPD5710TK 為例，介紹可以切換直流～2.5GHz 的寬頻切換電路(圖 31)。

圖 31 可從直流切換成 2.5GHz 的 RF 切換電路

圖中的 μPD5710TK 採用 CMOS 製程製作，點線表示直流 cut 用電容，其它切換 IC 的端子偏壓(bias)Level是以直流性定義，所以幾乎都是用電容直流 cut，不過本電路無法使用直流電。圖 32 是 RF 切換電路基板圖案，圖案寬度為 1.8mm 如此便可以成為 Z0=50Ω 的 micro strip line 的傳輸線路，電路基板厚度t=1.0mm。Layout 基板時盡量讓切換 IC 的的接地在附近流入背面的端子接地，如此切換控制線在端子附近強制性控制阻抗(impedance)，所以沒有長度與寬度等限制。

圖 32 可從直流切換成 2.5GHz 的 RF 切換電路基板圖案

為避免切換控制端子影響 IC 的動作，因此作業上必需謹慎處理。圖 31 的電容 C1、C2 與接地作交流性連接，可以降低電容對連接控制電路與電源圖案的影響(圖案成為等價性線圈，圖案長度與頻率關係的阻抗，從 0 到無限大巨大變動)。此外電容本身具備共振頻率，所以本電路採用高自我共振頻率與高定數電容，晶片電容一般都在 100pF～1000pF 左右。 d. 4GHz VCO 的電路基板圖案 圖 33 是 4GHz 為中心可作 500MHz 寬頻振盪的 VCO(Voltage Controlled Oscillator)電路，外觀上看似可洱必茲基本電路，不過卻無可洱必茲電路必要的 C-C-L 結構，然而本電路卻顯示負性阻抗而且還可以作振盪動作，一般的 VCO 為了要減輕負載，通常都會設置緩衝器(buffer)，不過本電路 50Ω 負載時仍擁有良好的負性阻抗，所以直接連接至 50Ω 傳輸線路。

圖 33 4GHz 為中心可作 500MHz 寬頻振盪的 VCO 電路

圖 34 是電路基板圖案。VCO 的基板圖案重點必需考慮決定振盪頻率的元件，以及振盪電晶體的電流流動特性，依此才能設計最短的圖案長度。如上所述電路 50Ω 負載時顯示良好的負性阻抗，所以輸出直接連接至 Z0=50Ω 的 micro strip line 的傳輸線路，此外控制電壓端子 Vr 利用外部 PLL 電路以類比電壓控制，所以用 C7 作高頻性降至 ground，避免受到電路基板佈線的影響。

圖 34 4GHz 為中心可作 500MHz 寬頻振盪的 VCO 電路基板圖案

Q1、L6、L4、D1 決定振盪頻率，所以設計圖案時必需考慮貫穿這些元件的電路電流路徑。圖 34 中的虛線表示電路電流路徑。

接地採用 via hole 連接到 L2，雖然這種連接方式屬於 full ground 不過路徑卻非常短，此外 via hole 設計必需避免產生額外的阻抗。

4GHz 的頻率在真空中的 1 個波長為 75mm，在印刷電路板上的波長比真空中更短，會有所謂的電路板上縮短率，加上電氣上的長度只有該波長的 1/2，幾乎是可以忽略的長度，結果造成圖案之間的距離變得非常短，所以必需盡量選用小型元件，設計電路基板圖案時必需動作頻率列為最優先考慮。

照片 2 是本電路使用的 SAM 連接器外觀，它是 Johnson components 公司開發的 End launch connector。對 micro strip line 而言，SAM 的中心導體尺寸非常小，因此可以達成無阻抗暴增之虞的傳輸特性。圖 35是 SAM 連接器的電路基板圖案，以及中心導體尺寸與基板厚度為 1.2mm 時的 micro strip line 寬度。

照片 2 SAM 連接器的外觀 圖 35 照片 2 SAM 連接器的 foot pattern

Audio 電路大多採用單點接地(圖 36)，類似 RF 電路的單點接地導線會成為電感器(inductance)，使得各元件的接地端子之間電位變得非常不穩定，所以基板圖案採用 full ground 設計，利用基板的背面與內層形成所謂的傳輸線路 ground plain 結構，此外與 ground 連接的 via hole 會成為無法忽視的阻抗，設計上必需特別注意。

圖 36 Audio 電路常見的單點接地

電源與功率電路基板導線設計 a.面封裝型線性調整器的散熱圖案 接著介紹輸出電流 1.0A 低飽和型線性調整器(linear regulator)散熱圖案設計技巧。三端子調整器構成元件非常少因此廣被使用，圖 37 是由面封裝型線性調整器 NCP1117 構成的降壓電路；圖 38 是降壓電路基板圖案。

圖 37 線性調節器構成的降壓電路 圖 37 線性調節器構成的降壓電路

旁通電容器(bypass condenser) C1、C3 封裝在半導體的輸出入端子附近，NCP1117 為面封裝型半導體，使用電路基板圖案作散熱。圖 39 是 NCP1117 的散熱 pattern 大小與容許電力－熱阻抗的關係，例如輸入8V，輸出 5V，輸出電流 400mA 時，半導體的損失利用輸出、入的電壓差(8V-5V=3V)，乘上輸出電流後等於 3V×0.4A=1.2W，根據圖 39 可知 NCP1117 需要 7mm 正方以上的散熱 pad。直接與散熱 pad 連接時，如果輸出平滑電解電容 C4 的電路基板圖案太寬時，熱量會經由圖案傳導至電容器造成電解電容溫度上升，所以散熱 pad 與 C4 的基板圖案必需案配合輸出電流，盡量降低導線圖案的寬度。

圖 39 NCP1117 的散熱 pattern 大小與容許電力－熱阻抗的關係

同步整流 step down converter BIC221C 與控制電路，以及 MOSFET 驅動電路三者同時封裝成一體，本電路的動作頻率為 300kHz，輸入 5V，輸出 2.5V/3A。圖 40(a)是 step down converter 電路圖；圖 40(b)是BIC221C 的內部方塊圖；圖 41(a)是電路基板元件面圖案。

如圖 40(b)所示，BIC221C 內部方塊圖所示第 4,6 號腳架的 GND，與第 8 號腳架的 P.GND1、第 16 號腳架的 P.GND2 明確分隔，如果按照圖 40(a)電路圖指示，直接描繪含蓋上述腳架配線圖案的話，可能會造成誤動作與噪訊增加等後果，因此設計電路基板圖案時，必需將第 8 號腳架的 P.GND1、第 16 號腳架的P,GND2 分開，避免第 4,6 號腳架 GND 大電流流動。具體方法如圖 41 所示，GND 的第 4,6 號腳架在元件面連接，P.GND1 的第 8 號腳架再與銲接面連接，大電流從 C5 通過 P.GND2 的第 16 號腳架，再從Vout(11,12,13,14pin)通過 L1 流入 C5，P.GND1 的第 8 號腳架從 C1 設置 slit 作連接，因此連接與第 4,6 號腳架的 GND 的圖案不會有大電流流動。

(a)電路圖

(b)BIC221C 的內部方塊圖 圖 40 同步整流式 step down converter BIC221C 構成的 step down converter

(a)元件面

(b)銲接圖 圖 41 2.5V/3.3A 輸出的 DC-DC converter 電路基板圖案

b. 光學耦合器構成的 gate 驅動電路基板圖案 為避免控制電路遭受破壞，因此圖 42 將光學耦合器 TLP351 與二極體構成的控制電路，以及功率 MOSFET分離。

圖 42 photo coupler 構成的 gate 驅動電路

圖 43 gate 驅動電路的基板圖案，光學耦合器的光學二極體單元屬於電流驅動，光學電晶體與功率MOSFET 等 gate 驅動單元則是電壓驅動，所以光學耦合器封裝在功率 MOSFET 附近，此時必需避免光

學二極體的正、負極的平行導線Ⓐ部位面積變大。

圖 43 gate 驅動電路的基板圖案

c. 專用 IC 構成的 gate 驅動電路基板圖案 IR2011 8pin 驅動 IC 內嵌 high side 與 low side 的 gate 驅動電路，屬於 D 級 audio 增幅器與 DC-DC converter的 gate 驅動器。

圖 44 是專用 IC 的構成的 gate 驅動器電路；圖 45 是驅動電路的基板圖案。

雖然設計上要求 gate 驅動 IC 盡量靠近功率 MOSFET 設置，遠離功率 MOSFET 設置的場合，為避免 high side 的 source 電位波動，造成 IC1 第 4 腳架 V5 的負電位波動，所以需將二極體 D2 設在 gate 驅動 IC 附近。

此外為防止 Tr1、Tr2 誤動作，因此 source 與 gate 的導線盡量鄰接，此外控制信號的輸入圖案與 COM 圖案兩者必需平行設置。

圖 44 專用 IC 的構成的 gate 驅動電路

圖 45 專用 IC 的構成的 gate 驅動電路的基板圖案

數位電路基板導線設計 a.從 BGA 抽出圖案、層數的估算技巧 圖 46 的電路基板圖案是以三孔方式作間距 1.27mm，256pin full grid BGA 佈線。此處假設 BGA 外側 5列需抽出信號線並留下電源與接地，如圖 46 所示基板若有三層的話就能夠達成以上要求；如果加上銲接面上的平滑電容等小型元件、電源層、接地層，電路基板總共需要 6 層。

導線抽出用貫穿孔(through hole)從 BGA 的中心點觀之，它的外側並未設置任何圖案，BGA 的中心十字上也未設置任何貫穿孔，如此設計主要目的是為確保 BGA 中心的電源電流流入路徑。

有關電源阻抗的降低，建議讀者盡量利用貫穿孔將電源連接至接地層，而且理論上最好每根腳架都擁有

一個貫穿孔，此外平滑電阻則盡量設在電源貫穿孔附近。使用 FPGA 等可程式元件基板作高密度封裝時，配合基板圖案的佈線進行腳架排列設計，可以縮減信號佈線層，尤其是考慮量產時的製作成本上述方法

非常有效。

表 2 是 BGA 封裝時抽出圖案的列數與層數的估算結果，所謂抽出列數是指 BGA 要求的信號佈線圖，也就是說 BGA 外圍的球(ball)列。通常電源腳架與內層連接無法抽出導線，所以無法列入計算範圍，如果第 2 球列設有電源腳架時，電源的貫穿孔會影響導線的抽出，此時必需增加佈線層數。表 3 是 pin 之間3 條與 5 條貫穿孔的最小加工尺寸一覽。

最低導線層數

拉出列數 pin 之間

3 條

pin 之間

5 條

2 列以下 1 層

3 列 1 層

4 列 2 層

5 列 3 層

6 列 4 層

2 層

7 列 5 層 3 層

(a)間距 1.27mm 的 BGA

最低導線層數

拉出列數 pin 之間

3 條

pin 之間

5 條

2 列以下 1 層

3 列 2 層 1 層

4～6 列 2 層

4～6 列 3 層

4～6 列 4 層

4～6 列

---

5 層

表 2 從 BGA 拉出的信號線列數與印刷電路板必要的層數

pin 之間

3 條

pin 之間

5 條

pattern 寬度 0.15 0.1

pattern 間隔 0.15 0.125

land 間隔(外層) 0.25 0.15

land 間隔(內層) 0.20 0.15

pattern-land 間隔 0.15 0.125

land－pad 間隔 0.225 0.225

pattern-pad 間隔 0.175 0.125

through hole 直徑 0.35 0.25

land 直徑(外層) 0.65 0.4

land 直徑(內層) 0.75 0.4

表 3 pin 之間 3 條與 5 條貫穿孔的最小加工尺寸一覽

b.記憶體周邊佈線圖案最小化技術 電路基板雙面封裝記憶體時只要周詳的事前規劃，一般都可以縮減基板的佈線圖案。基本手法是不改變

動作的前提下，掌握信號特性使用替代功能性的電路連接，如此一來電路圖設計階段，替代佈線就可以

大幅縮減基板正、背面的佈線圖案，例如資料與位址信號使用替代性佈線設計，通常動作功能不會受到

影響。

圖 47 是 data bus 寬 32 位元的 SSRAM CY7C1371C-100AC，封裝於基板正、背面的的佈線實例。雖然圖48 的構想可以獲得高效率的佈線圖案，不過元件封裝時的電路基板熱傳導極易惡化，而且還會有銲接不良、電路基板翻翹之虞，因此設計基板佈線圖案時，必需與封裝業者溝通調整溫度 profile，同時確認可替代與不無法替代的腳架，依此數據利用 CAD 進行各種佈線組合的檢討，例如 data bus 與 byte enable等信號，雖然無法單獨替代基板佈線，不過若是 set 狀態時就能夠作替代佈線設計。

此外基板正、背面的分岐後的佈線佈線長度，如果是等長而且是最短化時，它還能抑制反射的影響。一

般常用的記憶體，可以依照下列基準選擇替代信號: ▶SDRAM Data:可替代(以 DQM 與 set 替代) DQM:可替代(以 DATA 與 set 替代) Address:不可替代(因為設定 mode resistor 必需使用位址) BA:可替代 控制線:不可替代 ▶SSRAM(Synchronous SRAM) Data:可替代(以 BWE 與 set 替代) BWE:可替代(以 DATA 與 set 替代) Address:部份無法替代(已經使用 ADV 信號作 burst access 時，下方 2 位元無法替代) 控制線:不可替代

圖 47 可封裝 32 位元 data bus 的 SSRAM 多層基板圖案

圖 48 CY7C1371C SSRAM 的腳架定義

c. 消除 DDR-SDRAM 資料 bus timing 誤差的佈線圖案 如圖 49 所示 DDR-SDRAM 的資料信號 DQ[0:7]與 master 信號 DM，具有 strobe 信號 DQS，DQ[0:7]與DM 則 latch DQS 信號的站立、下降的端緣，例如以 400MHz 動作時資料會以 2.5ns 切換。

記憶體的輸出隨著各位元會有所謂的固體差，根據 Micron 公司提供的 DDR-SDRAM MT46V16M16-5B技術資料顯示，最惡值的 8 位元有效資料期間有 1.35ns 的固體差，若加上基板上佈線圖案長度差的話，有效資料期間更加縮減。

圖 49 記憶體控制器與記憶體之間要求導線長度必需相同的信號

為獲得 1.3ns 以上有效資料期間(亦即 0.05ns)，導線長度誤差在 7.5mm 以內必需等長度佈線，不過實際設計電路基板圖案基於嚴謹考量，通常會作導線長度誤差 2.54mm 以內的等長佈線指示(圖 50)；表 4 是圖 50 電路基板圖案的導線長度誤差一覽。

由於信號 Level 會變成 SSTL2，因此導線阻抗設為 50Ω，此外 Altera 公司的 Stratix 系列的 DQS 是在元件內部執行，因此電路基板圖案必需作等長佈線設計，不過進行位相控制的場合，必需採用其它類型的

圖案設計。

項目 信號名稱 pattern 長

度(mm)

DDR0_DQ﹝15﹞ 65.249

DDR0_D﹝14﹞ 65.128

DDR0_D

﹝13﹞ 65.11

DDR0_D﹝12﹞ 65.176

DDR0_D﹝11﹞ 65.179

DDR0_DQ﹝10﹞ 65.013

DDR0_DQ﹝9﹞ 65.046

DDR0_DQ﹝8﹞ 65.113

DDR0_DQS1 65.149

等長

group①

DDR0_DM1 67.24

等長導線誤差 2.227

DDR0_DQ﹝7﹞ 65.041

DDR0_DQ﹝6﹞ 65.05

DDR0_DQ﹝5﹞ 65.209

DDR0_DQ﹝4﹞ 65.126

DDR0_DQ﹝3﹞ 65.105

DDR0_DQ﹝2﹞ 65.075

DDR0_DQ﹝1﹞ 65.063

DDR0_DQ﹝10﹞ 65.035

DDR0_DQS1 65.064

DDR0_DM1 65.217

等長

group②

等長導線誤差 2.182

表 4 導線(圖 50)的長度誤差

圖 50 DDR-SDRAM 與記憶體控制器的電路基板圖案

d. PCI/PCI-X 的 bus 電路圖案 表 5 是有關 PCI/PCI-X 電路圖案的長度與阻抗規範。由於 PCI-X bus 主要是規範 PCI 元件至 card edge 的電路圖案長度最大與最小值，因此電路圖案必需類似圖 51 的設計作繞道 layout。利用 FPGA 構成 PCI device 的場合，為符合上述佈線長度的規範，必需注意腳架的設置。

使用標準 PCI-IP 時，可以根據 IP 廠商提供的 constrain filer(腳架規範)進行腳架設置 Layout，除此之外圖案阻抗也有標準規範，此時必需配合基板的層結構決定圖案的寬度，clock pattern 通常利用接地作保護(guard)。表 6 是圖 51 電路基板圖案的長度規範摘要。

PCI-X PCI 項目

最小 最大 最小 最大

CLK 信號導線長度 60.96 66.04 60.96 66.04

32 位元 bus 信號導線長度 19.05 38.1 --- 38.1

擴充 64 位元 bus 信號導線長度 44.45 69.85 --- 50.8

RST 信號導線長度 19.05 76.2 --- ---

board 阻抗特性(0Ω無負載時) 57±10% 60～100

信號傳輸延遲(ps/mm) 5.91～7.48 5.91～7.48

表 5 PCI bus 與 PCI-X 的 advertising card 導線長度規範

圖 51 PCI 元件至 card 端源基板圖案

信號名稱 導線 pattern

長度

規格值(最

小)

規格值(最

大)

PCI_AD

［63］ 45.157 44.45 69.85

PCI_AD

［62］ 46.083 44.45 69.85

PCI_AD

［61］ 48.01 44.45 69.85

PCI_AD

［60］ 54.308 44.45 69.85

PCI_AD［3］ 23.432 19.05 38.1

PCI_AD［2］ 27.166 19.05 38.1

PCI_AD［1］ 20.58 19.05 38.1

PCI_AD［0］ 21.713 19.05 38.1

PCI_CLK 63.519 60.96 66.04

PCI_RST 57.926 19.05 76.2

表 6 圖 51 的 pattern 長度

e. 可傳輸 2.5Gbps 差動信號的 PCI-Express 電路基板圖案 雖然 PCI bus 為 32 位元或是 64 位元寬的 parallel bus，然而 PCI-Express 卻是由 serial bus 構成，接著再用一對的差動信號，以 2.5Gbps 速度進行通信(圖 52)。差動信號的送信與收信為 set 時稱為 Lane。由於PCI-Express 的信號傳輸規範是以 1/4/8/16/32 的 Lane 數作定義，因此設計上必需考慮傳輸頻寬才能選擇Lane 數。

圖 52 PCI-Express 的 rain 結構

此處假設 PCI Express/PCI-X 橋接(bridge)41210(Intel)可以支援 1/4/8 的 Lane，依此介紹 PCI-Express 8 Lane高速差動信號的電路基板圖案設計技巧。

圖 53 是利用 8 Lain 連接 PCI-Express 與 PCI-Express 橋接時的基板圖案，如圖所示它是利用圖案之間的間隔與寬度，調整差動 pair 與構成 pair 的一條 Line 的阻抗，藉此維持信號品質(Signal Integrity)。

表 7 是 PCI-Express 的差動收信端輸入阻抗規範，PCI-Express 必需根據上述規範差動 pair 內作等長佈線設計；表 8 是 PCI-Express 的阻抗規範，PCI-Express 用電路基板圖案彎曲的場合必需作 R 角折彎設計，因為差動 pair 維持等距間隔，可以有效抑制阻抗變動(圖 54)。Layout 時圖案盡量在基板表層環繞。此外每個 via 會使信號衰減 0.5～1.0dB，為防止信號劣化設計上 via 的數量越少越好。使用複數 Lane 時差動pair 必需鄰接設計，pair 與 pair 之間呈間隔狀區隔。相差動 pair 之間的場合，pair 與 pair 之間的間隔是差動之間 5 倍距離；非同相差動時 pair 與 pair 之間的間隔是差動之間 3 倍距離(圖 55)。

圖 53 利用 8 Lain 連接 PCI-Express 與 PCI-Express 橋接時的基板圖

項目 最小 標準 最大

DC 差動輸入阻抗 80 100 120

DC 輸入阻抗 40 50 60

表 7 PCI-Express 的差動收信端輸入阻抗規範(單位:Ω)

信號名 連接器至

IC 的線長

via 之間的

誤差

PCIE_RP0 35.967

PCIE_RN0 35.965 0.002

PCIE_RP1 21.707

PCIE_RN1 21.707 0

PCIE_RP2 24.964

PCIE_RN2 24.967 0.003

PCIE_RP3 28.957

PCIE_RN3 28.959 0.002

PCIE_RP4 23.24

PCIE_RN4 23.24 0

PCIE_RP5 23.943

PCIE_RN5 23.94 0.003

PCIE_RP6 37.407

PCIE_RN6 37.405 0.002

PCIE_RP7 39.584

PCIE_RN7 39.584 0

(a)PCI-Express 收信端的導線長度(容許誤差以 0.127mm 作指示)

信號名 連接器至

IC 的線長

via 之間的

誤差

PCIE_TP0 35.424

PCIE_TN0 35.424 0

PCIE_TP1 30.962

PCIE_TN1 30.962 0

PCIE_TP2 25.064

PCIE_TN2 25.074 0.01

PCIE_TP3 30.197 0.003

PCIE_TN3 30.2

PCIE_TP4 23.736

PCIE_TN4 23.736 0

PCIE_TP5 26.355

PCIE_TN5 26.344 0.011

PCIE_TP6 31.913

PCIE_TN6 31.913 0

PCIE_TP7 37.606

PCIE_TN7 37.603 0.003

(b)PCI-Express 送信端的導線長度(容許誤差以 0.127mm 作指示)

表 8 PCI-Express 的差動收信端輸入阻抗規範(單位 Ω)

圖 54 pattern 不可作直角彎曲

圖 55 差動 pair 鄰接時，pair 之間的間距