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On-line Testing of Globally Asynchronous Circuits D.Shang, A. Bystrov, A. Yakovlev and D. Koppad Taciano Ares Rodolfo PPGCC – Confiabilidade de Sistemas Prof. Dr. Eduardo Augusto Bezerra

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On-line Testing of Globally Asynchronous Circuits

D.Shang, A. Bystrov, A. Yakovlev and D. Koppad

Taciano Ares Rodolfo

PPGCC – Confiabilidade de SistemasProf. Dr. Eduardo Augusto Bezerra

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Introdução

crescente aumento da densidade dos dispositivos VLSI; permite o projeto de sistemas cada vez mais complexos (SoC).

aumento da dissipação de potência; dominado pelo sinal de clock : 45%.

aumento do escorregamento do sinal de clock; longos fios de distribuição.

mais difíceis de projetar, menos robustos e menos confiáveis.

Alternativa: estilo assíncrono de projeto!

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Globally Asynchronous Locally Synchronous (GALS)

sub-módulos síncronos / comunicação assíncrona:

reduz consumo de potencia; reduz o escorregamento de clock.

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Problema

circuitos assincronos (self-timed): param de funcionar em falhas stuck-at (hazard, deadlock); altamente testável ? (mito) requisitos bastante restritivos para circuitos self-timed:

stuck-at constante, posicionado em posicoes críticas; circuito determinístico e livre de hazard.

dificuldade no teste.

Proposta

teste do caminho de dados; teste de circuitos de controle:

interfaces assíncronas de comunicação; aplicar os métodos tradicionais de teste on-line.

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Infra-estrutura de teste on-line

Teste on-line:• replicação do hardware;• sincronização de todo o sistema;• degrada o desempenho;

Teste on-line:• exclusão da replicação do hardware;• inserção de checker`s de protocolos;

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Objeto sob teste

req

ack

4-phase protocol

Grafo de estados

Modelo de falhas:

req ou ack = stuck-at-0 ou stuck-at-1; req ou ack = chaveados prematuramente; req ou ack = ativos na ordem errada;

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Objeto sob teste

Teoria da Rejeição :

- estados permitidos e rejeitados.

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Objeto sob teste

Extensão do grafo de estados:

- violação de timing (e = early).

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Checker

• normal : falhas do hardware• self-test: falhas do Checker Informação de erro

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Controlador DC (David Cell)

Baseado no fluxo de projeto de mapeamento direto.Aumenta cobertura de falhas.

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Controlador DC (David Cell)

Modo normal:

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Controlador DC (David Cell)

Modo normal:

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Controlador DC (David Cell)

Modo self-test:

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Implementacao do Checker

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Arvore de Checker`s

OR Causality Element

Normal: os erros sãopropagados até Terrore gravados no STC.

Self-test: as falhas sãoinjetadas (mode) e asinformações de errossão propagados atéTerror e gravadosno STC.

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Conclusoes

Método de detecção de erro concorrente em interfaces assíncronas explorado;

Checker para protocolo implementado e simulado (Cadence – MAS-0,35u);

Dois modos: Normal – detecção de falhas na interfaces assincronas. Self-test – detecção de falhas nos checkers e na árvore.

Simulação : falhas são detectadas o mais rápido possível sem degradação;

Cobertura de falhas de 75% (não há como cobrir 100%);

Solução requer uma grande área (seleção das interfaces).