Nanotechnologie et architectures de calcul
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Nanotechnologie et architectures de calcul
CIPRIAN TEODOROV
Lab-STICC MOCS, CNRS UMR 3192
Plan
! Domaine
! Composants connus
! Le système et sa fabrication
! Architectures
! Conclusions
Nanoscience
! Concerne l'étude des phénomènes observés pour des objets dont la taille est de quelques nanomètres et dont les propriétés découlent spécifiquement de cette taille nanométrique.
Étalonnage
! 0,1 nanomètre : diamètre d'un atome d'hydrogène
! 2,5 nanomètres : largeur d'une molécule d'ADN
! 45-90 nanomètres : circuits µélectroniques actuels
! 800 nanomètres : globule rouge d'un être humain
! 1,7 milliard de nanomètres : taille moyenne d'un être humain
Nanotechnologie
! La conception, la caractérisation, la production et l’application de structures, dispositifs et systèmes par le contrôle de la forme et de la taille à une échelle nanométrique.
Nanoélectronique
! L'utilisation des nanotechnologies dans la conception des composants électroniques, tels que les transistors.
Applications de la nanotechnologie
! Matériaux : matériaux et outils de coupe plus résistants
! Médicine : diffusion des médicaments, cancer, robots microbivore
! Énergétique : cellules photovoltaïques
! Agriculture : champs intelligentes, nanocides
! Environnement : membranes pour filtrer les polluants ou le sel dans l'eau
! Défense : textiles légers qui se réparent d'eux-mêmes, remplacement du sang, systèmes de surveillance miniaturisés.
! Mécanique : nanorobots, nanoMEMS
! Électronique : nano-processeurs
Contexte
• Le nombre des transistors per cm2 est inversement proportionnel au prix et il double chaque 18 mois.
La loi du Moore :
• Des circuits plus puissants et moins chères qui consomme moins d’énergie
Les besoins de la société :
• Des technologies émergentes (nanoélectronique, ordinateur quantique, etc.) vue comme une alternative pour remplacer le CMOS
L’état de l’art :
L’histoire de l’ordinateur
Mainframe
PC
Mobile
Ubiquitous
Les limites du CMOS
• réduction de tailles des transistors • réduction de la tension d’alimentation et de la tension de seuil • augmentation de la vitesse de fonctionnement • augmentation du nombre de dispositifs intégrés dans une puce
Les sources d’évolution du CMOS
• Températures élevés • Courants de fuites • Couplage capacitif • Influences électromagnétiques • Bruit sur les lignes d’alimentation • Phénomènes radiatifs (particules alpha, neutrons atmosphérique)
Problèmes :
Du CMOS vers le nano
CMOS • Construction de haut vers bas • Placement précise des composants
Nanotechnologie • Construction de bas vers haut • Assemblage stochastique • Structures régulières • Probabilité d’erreurs très élevée
gate
sour
ce
drain
En 1947 : le premier transistor (Shockley, Brattain, Bardeen)
Composants passives (fils)
Nanotube de Carbone (CNT)
Nanofils de Silicone (SiNW) – élevées avec déposition de vapeurs de silane (SiH4)
Nanotubes de carbone • les premiers produits industriels issus des nanotechnologies • types :
• mono feuillets • multi feuillets
• conductivité - supérieure à celle du cuivre et 70 fois supérieure à celle du silicium.
• mobilité - 100 000 cm2/V*s à 300 K • Propriété d'absorption de la lumière
Propriétés
Nanofils de silicium
Comment crée un nanofil (1)
Comment crée un nanofil (2)
Composants actives
SiNW FET
Mémoires suspendues à CNT
Interrupteur moléculaire
Diode à effet tunnel résonant
Transistor à un seul électron
Macro composants Crossbar
Nanocell
Cellule quantique
Cellules quantiques
Nanocell
Crossbar
Nanoimprint lithography
Auto assemblage (1)
Auto assemblage (2)
! Alignement fluidique de Longmuir-Blodgett
Auto assemblage (3)
On transfère les NW aligné sur un substrat On met la deuxième couche
à l’angle droit
Auto assemblage – Résumé
Types de défauts
! Défauts permanents : ! Processus de fabrication : FETs fautifs , NWs brisés,
problèmes de contact… ! Bruit externe : interférence électromagnétique ou
décharge électrostatique
! Variations de fabrication : ! variation de dopage, variation de la longueur du canal.
! Fautes transitoires : ! Bruit interne : fréquences élevées, interférences, ! Bruit externe : α - particule, neutron ou proton.
Techniques pour tolérer les défauts
! Configuration autour des défauts ! Placement et routage autour des défauts ! « Mortal switching »
! Masquage hiérarchique des défauts ! Redondances :
! Duplication des dispositifs actives et passives ! Nanofils interleaving ! Ajout des faibles pull-up ou pull-down ! Redondance triple modulaire
! Circuit correcteur d’erreur (ECC aux niveau de circuit)
! Techniques nonconventionelle ! Reseaux neuronalles ! Champs aléatoires de Markov
Architectures
! NanoPLA
! Nanofabrics, CMOL et FPNI ( HP )
! NASIC
! NanoCell
! QCA
NanoPLA
! Auteur : ! André DeHon
! Place : ! University of Pennsilvania
! Lien : ! http://www.seas.upenn.edu/~andre/
! Référencés : ! André DeHon. Nanowire-Based Programmable Architectures. In ACM Journal
on Emerging Technologies in Computing Systems, Volume 1, Number 2, Pages 109--162, July 2005.
! André DeHon. Design of Programmable Interconnect for Sublithographic Programmable Logic Arrays. In Proceedings of the International Symposium on Field Programmable Gate Arrays, pages 127--137,February, 2005.
Architecture NanoPLA
• Décodeur d’adresses : • Code k-hot
• Un code unique pour adresser chaque fil
Adressage statistique
! Ensemble de codes uniques réalises par assemblage statistique
! Hypothèses : ! Grande plage des codes (106 codes)
! Grand nombre de fils (1012)
! On choisi aléatoirement quelque fils (10 fils)
! La probabilité que les 10 sont unique? ! Très grande! (99.995%)
Logique avec des diodes
• Logique passive • Non-restoring
• Points de croissement programmable et non-volatile
Plan OU programmable
• Mais : – La porte OR n’est pas universelle – La logique avec des diodes est non-restoring à sans
gain, on ne peut pas cascadé
Logique FET avec restoration à la PMOS
• Usage des FETs pour obtenir la restoration du signal
Idéal vs. Stochastique restore
PLA basé sur nanofils
NOR-NOR = AND-OR PLA Logic
Tolérance aux défauts
• Toutes les composants (PLA, routage, mémoire) interchangeable; • On choisi N parmi les M composants disponible • Programmation locale autour les défauts
Pavage de nanoPLAs
Pavage de nanoPLAs
Routage Manhattan
Routage Manhattan
Flot de conception NanoPLA
Blif Sis Plamap Vpr Npr (p, r)
Densité de la logique
NanoPLA – une architecture de calcul complète
! Les portes NOR sont universelles
! Sélective signal inversion
! Structure d’interconnéctions pour le routage arbitraire
Peut calculer toutes les fonctions logique
• Possibilité d’intégration avec nano mémoires
• 1000X plus dense que les PLA en CMOS à 22-nm
CMOL
! Auteurs : ! D. Strukov et K. Likharev
! Place : ! Stony Brook University
! Lien : ! http://pavel.physics.sunysb.edu/~likharev/nano/
! Référencés : ! K. K. Likharev and D. B. Strukov, "Prospects for the Development of
Digital CMOL Circuits", Proc. of NanoArch’07, pp. 109-116. ! D. B. Strukov and K. K. Likharev, "CMOL FPGA Circuits", in Proc.
WorldComp’06/CDES’06, pp. 213-219.
L’architecture CMOL Characteristics
• 3D integration • Rotation du crossbar avec :
• α = arcsin(Fnano/βFCMOS)
Mémoires CMOL
D. Strukov et K. Likharev (2007)
Circuits logique reconfigurable
D. Strukov et K. Likharev (2005)
Circuits logique séquentiels
Le flot de conception CMOL
Configuration autour des défauts ! TERAMAC projet du HP (1995)
! Construction d’une carte de défauts – BIST ou testeur CMOS externe
! Placement et routage du circuit autour des défauts
Circuit placé sur CMOL sans défauts
Circuit placé sur CMOL avec défauts
CMOL – Réseaux neuromorphiques
• Somas en CMOS • nanofils comme dendrites et axones • interrupteur moléculaire comme synapses
Réseaux neuromorphiques en CMOL
CMOL –Réseaux neuromorphiques
NASIC
! Auteurs : ! C. A. Moritz et al.
! Place : ! University of Massachusetts
! Lien : ! http://www.ecs.umass.edu/ece/ssa/index.html
! Référencés : ! Pritish Narayanan, Michael Leuchtenburg, Teng Wang, Csaba Andras
Moritz, CMOS Control Enabled Single-Type FET NASIC, Best Paper Award, IEEE Computer Society Annual Symposium on VLSI 2008 , 2008 [PDF][extended PDF]
! Teng Wang, Pritish Narayanan, Michael Leuchtenburg, Csaba Andras Moritz, NASICs: A Nanoscale Fabric for Nanoscale Microprocessors, IEEE International Nanoelectronics Conference (INEC) , 2008 [PDF]
Architecture NASIC • Architecture hiérarchique hybride • Pas reconfigurable • Storage temporaire sur le nanofil • Combinaison de plusieurs types de logique • Usage d’un seul type de FET
Redondances structurelles
C : valeur ‘1’ (possible) « hard-to-mask »)
b
c’
evaluate
preChargevdd gnd
a bevaluate a’ b’
c
A B Co1 o1’
predischarge
vdd
gnd
A : valeur ‘0’ masque par le plan OR)
B : masque par le plan AND du PLA suivant
L’amélioration de la tolérance aux défauts
! La réduction des zones « hard-to-mask » par : ! Le placement des NW de
sortie
! L’ajout des faibles pull-ups/pull-downs :
on Ω < Ω < off Ω
gnd
vdd gndo1 o1' o2 o2'
gnd
vdd gnd
evaluate
o1 o1'o2 o2'
AND OR
AND OR
D
D
vdd
evaluate
predischarge
vdd
predischarge
(a)
(b)pull-down NW
Codes correcteur d’erreurs ! Applique pour le plan
AND du PLA.
! Utilisés en parallèle avec les techniques de redondance structurelle
vdd
gnd
a0 a0
neva
ndis
vdd
gndpeva
ppre
b0 c0b0 c0r1 r1 r2 r3r2 r3
vddppre s sco co
Next-stage Logic
Pull-up wire
o1 o1 o2 o3o2 o3
Original Stage 1
Redundant Stage 1
Original Stage n
Redundant Stage n
CMOSencoder
CMOS decoder
Résultats pour NASIC I - Transistor Defects (10% Stuck-off, 90% Stuck-on)
00.10.20.30.40.50.60.70.80.9
1
0.01 0.02 0.03 0.04 0.05 0.06 0.07 0.08 0.09 0.1 0.11 0.12 0.13 0.14
Defect Rate
Yie
ld o
f WIS
P-0
RAW2-wayEC3+2wayEC4+2way2-way +TMR
Broken NWs
00.10.20.30.40.50.60.70.80.9
1
0.01 0.02 0.03 0.04 0.05 0.06 0.07 0.08 0.09 0.1 0.11 0.12 0.13 0.14
Defect Rate
Yie
ld o
f WIS
P-0
RAW2-wayEC3+2wayEC4+2way2-way +TMR
Comparaison NanoPLA CMOL NASIC
Composant de base 2D crossbar 3D crossbar 2D crossbar
Structure Régulier Régulier Hétérogène
Dispositifs passives Nanofils Nanofils Nanofils
Dispositifs actives Diodes et FET Interrupteur latché FET
Rôle du nano Logique and routage
logique OU and routage
Logique and routage
Rôle du CMOS Adressage Inversion, gain, demultiplexeurs
Interconnéction
Tolérance aux défauts Reconfiguration Reconfiguration Masquage des défauts
Conclusions
! Les systèmes nanoélectroniques fournissent des nombreux avantages par rapport au silicium classique, surtout une augmentation de la densité.
! En raison de leur très petite taille, les composants nanométrique présentent de nouveaux problèmes dans la fabrication et la tolérance aux défauts qui doivent être surmontés.
! doit être capable de s'interfacer avec des puces en silicium, au moins dans le court terme.