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1
Composants combinatoires
MultiplexeurDécodeurComparateurAdditionneurMémoire morte
Multiplexeur (MUX)Multiplexeur 4 à 1 avec entrée de validation
symbole CEI
MUX01 G 0
3
EN
0
321
S1S0
nEN
D3D2D1D0 YY
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2
Multiplexeur (MUX)Multiplexeur 4 à 1 avec entrée de validation
table des opérations
operation
DISABLESELECT 0SELECT 1SELECT 2SELECT 3
description
Y = 0Y = D0Y = D1Y = D2Y = D3
EN S1 S0
01111
-0011
-0101
Multiplexeur (MUX)Multiplexeur 4 à 1 avec entrée de validation
symbole VHDL
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3
Multiplexeur (MUX)
spécification d’entité
Multiplexeur (MUX)
architecture concurrente avec assignement conditionnel
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4
Multiplexeur (MUX)
schéma RTL (niveau transfert de registre)
Multiplexeur (MUX)
architecture concurrente avec assignement sélectionné
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5
Multiplexeur (MUX)
schéma RTL (niveau transfert de registre)
Décodeur (X/Y)Décodeur 2 à 4 avec entrée de validation
symbole CEI
X/Y12
EN
0
321S1
S0
EN Y3Y2Y1Y0
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6
Décodeur (X/Y)Décodeur 2 à 4 avec entrée de validation
table des opérations
operation
DISABLEDECODE 0DECODE 1DECODE 2DECODE 3
description
Y(3:0) = 0000Y(3:0) = 0001Y(3:0) = 0010Y(3:0) = 0100Y(3:0) = 1000
EN S1 S0
01111
-0011
-0101
Décodeur (X/Y)Décodeur 2 à 4 avec entrée de validation
schéma VHDL
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7
Décodeur (X/Y)
spécification d’entité
Décodeur (X/Y)
architecture concurrente avec assignement sélectionné
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8
Décodeur (X/Y)
schéma RTL
Démultiplexeur (DMUX)Démultiplexeur 1 à 4
symbole CEI
DMUX01 G 0
30
321S1
S0
EN Y3Y2Y1Y0
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9
Comparateur (COMP)Comparateur de deux nombre de 4 bits
symbole CEI
COMP01 P
<
0
321
32
Q
>=
P>QP=QP<Q
Comparateur (COMP)Comparateur de deux nombre de 4 bits
table des opérations
operation
COMPARE
description
(>,=,<)out = 100 si (P,>in) > (Q,<in)(>,=,<)out = 010 si (P,>in) = (Q,<in)(>,=,<)out = 001 si (P,>in) < (Q,<in)
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10
Comparateur (COMP)Comparateur de deux nombre de 4 bits
schéma VHDL
Comparateur (COMP)
spécification d’entité
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11
Comparateur (COMP)
architecture concurrente avec assignement conditionnel
Comparateur (COMP)
schéma RTL
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12
Additionneur (ADD)Additionneur de deux nombre de 4 bits avec retenue
symbole CEI
ADD0
A3
0
3B
CI
S3
CO
Additionneur (ADD)Additionneur de deux nombre de 4 bits avec retenue
table des opérations et symbole VHDL
operation
ADD
description
(CO,S) = A + B + CI
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13
Additionneur (ADD)
spécification d’entité
Additionneur (ADD)
architecture concurrente flot de données
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14
Additionneur (ADD)
schéma RTL
Mémoire morte (ROM)Mémoire morte de 16 mots de 4 bits
symbole CEI et table des opérations
operation
READ
description
Q = ROM(A)
ROM01 A
A0
A3A2A1
32
Q2Q1Q0
015
Q3
A
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15
Mémoire morte (ROM)Mémoire morte de 16 mots de 4 bits
symbole VHDL et spécification d’entité
architecture concurrente flot de données
Mémoire morte (ROM)
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16
schéma RTL
Mémoire morte (ROM)
Laboratoire 2Encodeur de priorité à 4 entrées avec signaux de validation
symbole CEI
ENC
ENI
IN0
IN3IN2IN1
ENODET
NUM1NUM0
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17
Laboratoire 2
table des opérations
Encodeur de priorité à 4 entrées avec signaux de validation
operation
DISABLEENCODE 3ENCODE 2ENCODE 1ENCODE 0NO INPUT
description
ENO = 0, DET = 0, NUM = 00ENO = 0, DET = 1, NUM = 11ENO = 0, DET = 1, NUM = 10ENO = 0, DET = 1, NUM = 01ENO = 0, DET = 1, NUM = 00ENO = 1, DET = 0, NUM = 00
ENI IN3 IN2
011111
-10000
--1000
IN1 IN0
---100
----10
Laboratoire 2
symbole VHDL
Encodeur de priorité à 4 entrées avec signaux de validation
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18
Laboratoire 2
banc de test
Encodeur de priorité à 4 entrées avec signaux de validation
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19
Laboratoire 2
schéma RTL
Encodeur de priorité à 4 entrées avec signaux de validation
Laboratoire 2Encodeur de priorité à 8 entrées avec signaux de validation
symbole CEI
ENC
ENI
IN0
IN3IN2IN1
ENODET
NUM1NUM0
NUM2
IN4
IN7IN6IN5
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20
Laboratoire 2Encodeur de priorité à 8 entrées avec signaux de validation
symbole VHDL
Laboratoire 2
schéma avec bloc décodeur de sortie
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21
Laboratoire 2
schéma logique du décodeur de sortie
Laboratoire 2
architecture flot de données du décodeur de sortie
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22
Laboratoire 2Encodeur de priorité à 8 entrées avec signaux de validation
banc de test
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23
Laboratoire 2Encodeur de priorité à 8 entrées avec signaux de validation
schéma RTL