Mixed Signal SOC Circuit Design - 東京工業大学...2009.09.17 4 Matsuzawa & Okada Lab. Matsuzawa...

2009.09.17

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Matsuzawa& Okada Lab.Matsuzawa& Okada Lab.

アナログ集積回路技術の歴史と将来展望

A/D変換器の開発を中心として

松澤昭

東京工業大学

2009.09.17

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内容

• はじめに• 並列型、直並列型ADCの開発• 現在主流のパイプライン型ADCとその課題• 逐次比較型(SA型)ADCの革新• 比較器の低電力化・高精度化• SA型ADCとパイプライン型ADCの比較• まとめ

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はじめに

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ADCの機能

標本化一定タイミングで信号をサンプリングしてホールドする

標本化された信号を2進で重み付けされたバイナリーコードに変換する量子化

量子化

b1 b2 b3 b4 b5 b6

MSB LSB

VFS

V0

Binary Code

Vin

b1 b2 b3 b4 b5 b6

MSB LSB

VFS

V0

Binary Code

Vin

標本化

時間

電圧

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分解能・変換周波数・変換方式

対象信号の帯域、必要なSNRにより変換周波数と分解能が決まる。また、変換方式も異なる。

8.16)( += NdBSNR N=10 → 62dB N: 分解能

NFS

qVV2

=（量子化電圧）

（信号帯域）標本化周波数） bs ff 2( > VFS:フルスケール電圧

N=10 →1mV@VFS=1.0V

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基本的な変換動作

エレメント数、クロック数により基本的に３つの変換手段がある。

回路規模大超高速

回路規模最小低速（Nクロック必要）S/H回路必要

回路規模小高速（見かけ上１クロック）S/H+OPアンプ必要

1514131211109876543210

パラレルシリアルパイプライン

電圧

時間（クロック）

１クロック N クロック 1 クロックのスループット（Nクロックかかるが、、、）

Nn 2≈ Nn ≈ Nn ≈n:エレメント数1_1

2_1 1_2

3_1 2_2 1_3

4_1 3_2 2_3 1_4

4_2 3_3 2_4

4_3 3_4

4_4

1 2 3 41010101010101010

1

0

1

0

1

0

1

0

1

0

1

0

1

0

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デジタルビデオ技術の開発開始

78年に松下電器に入社し、79年に中央研究所に配属された。78年に松下電器は総力を結集し６時間録画のVHSビデオの開発に成功。以後ビデオ関連の売り上げは１兆円規模に達し、大黒柱に成長。

ビデオ機器はアナログ技術の粋と言うべきものであったが、次のデジタルビデオの開発に向けての研究が開始された。

Panasonic VHS Video NV-6000, 19791979, 中央研究所の配属同期と

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8


当時のビデオ用A/D変換器ビデオのデジタル化の大きな課題はA/D変換器であった。当時のビデオ用10bit A/D変換器は非常に高価で消費電力が大きかった。民生品はおろか、業務用にも使用できないものであった。私の使命はADCを開発し、各種デジタルAV機器を実現することであった。

10bit 14.3MHz ADC

Analog Devices Inc.

１００万円 !!20W

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日本初のビデオ用 8b ADCの開発

初めての仕事で国産初のビデオ用8b ADCの開発に成功

1981Bipolar (3um)

8b, 30MS/s, 0.7W

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ADC開発と機器開発の歴史

以後、各種のADCを開発し、各種デジタル機器を実現してきた。

'85 '90 '951

10

100

50

20

5

2

Perf

orm

ance

Inde

x N

umbe

r

Perfec TV

DVCApplied Systems

6b,800MHz

8b,120MHz

10b,20MHz

10b, 30MHz

8b,20MHz

10b, 300MHz

10b, 20MHz,30mW

HDTV

Camera

HDTV Receiver

Video Camera

Wide-TV

HDTV

DigitalCamera

6b, 80MHz

8b, 100MHz

Video Switcher

Digital OSC

Digital oscilloscope

DVD6b, 1GHzBip / BiCMOS

CMOS

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ビデオ用 10b ADC の消費電力と占有面積の推移

ここ、25年ほどで消費電力、専有面積は1000分の１程度まで低下した。微細化の貢献もあるが、回路やアーキテクチャの技術の開発がそれを可能にした。

1

10

100

1000

10000

1980 1985 1990 1995 2000 2005 2010Year

Pow

er (m

W)

2

5

20

50

200

500

2000

5000 FlashTwo-stepSubrangingFolding/InterpolatingPipeline

OthersLook-ahead Pipeline

1

10

100

1000

10000

1980 1985 1990 1995 2000 2005 2010Year

Pow

er (m

W)

2

5

20

50

200

500

2000

5000 FlashTwo-stepSubrangingFolding/InterpolatingPipeline


FlashTwo-stepSubrangingFolding/InterpolatingPipeline


0.1

1.0

10.0

100.0

1980 1985 1990 1995 2000 2005 2010Year

Are

a si

ze (m

m2)

0.2

0.5

2.0

5.0

20.0

50.0FlashTwo-stepSubrangingFolding/InterpolatingPipeline


0.1

1.0

10.0

100.0

1980 1985 1990 1995 2000 2005 2010Year

Are

a si

ze (m

m2)

0.2

0.5

2.0

5.0

20.0

50.0FlashTwo-stepSubrangingFolding/InterpolatingPipeline


FlashTwo-stepSubrangingFolding/InterpolatingPipeline


消費電力面積私の開発

武蔵工大堀田先生より

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並列型、直並列型ADCの開発

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世界初の集積化されたビデオ用 10b ADCバイポーラ技術を用いて高精度比較器を集積し、81年、世界初の集積化されたビデオ用10b ADCを実現した。

Bipolar (3um)10b, 20MS/s, 2W$ 800

R

R

R

R

R

R

R

VDD

+

+

+

+

+

+

+

+

R/2

R/2

vin

Encoder

Comparator

Φ

Digitalout

T. Takemoto and A. Matsuzawa,JSC, pp.1133-1138, 1982.

IR100 Award受賞

世界初のデジタルビデオスイッチャー256QAM無線伝送ソウル五輪のハイビジョン中継などに使用

並列型ADC

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並列型ADCの精度基本的に並列型ADCの精度を決めるのはトランジスタミスマッチ電圧である。

量子化電圧を2mVとすると、0.2mV以下のミスマッチ電圧

バイポーラTRでは可能だったが、MOSでは無理

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並列型ADCの課題最高速であるが、高分解能になるほど実現困難になる。

また、回路規模が大きくなると負荷容量や配線遅延時間の増大により高速化も困難となる。

当時、この方式を採用したのは、CMOS微細化が不十分で増幅器の速度が遅すぎたのと、直並列型やパイプライン型ADCに必要なサンプルホールド回路がバイポーラでは難しかったため。

R

R

R

R

R

R

R

VDD

+

+

+

+

+

+

+

+

R/2

R/2

vin

Encoder

Comparator

Φ

Digitalout

並列型ADCn: 比較器の数、面積、消費電力

Nn 2∝

ミスマッチ電圧

( ) 10,2

11 <<∝∆ + αα NmisV

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バイポーラ技術を用いた超高速 ADC

バイポーラ技術と並列型ADC技術を用いて各種超高速ADCを開発した。

8b, 120MHz, (1984） M. Inoue and A. Matsuzawa, ISSCC 1984JSC. SC-19, 1984

世界最速 8b ADC

HDTV カメラとデジタルオシロスコープの実現に寄与

8b, 600MHz ADC (1991）世界最速 8b ADC

6b, 1GHz ADC (1991）

量産レベルで世界最速

A. Matsuzawa, VLSI symposia 1991

A. Matsuzawa, ISSCC 1991

デジタルオシロスコープの実現

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Digital Oscilloscopeデジタルオシロスコープは超高速ADC開発があってこそ誕生できた。

Yokogawa Electric 8b 1GHz (1994）

Panasonic：10b 100MHz OSC (1986年）

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直並列型ADC

並列型ではコスト、量産性などに多くの課題があり、民生用は無理であった。直並列型が回路規模の低減に有効であるがサンプルホールド回路を必要とし、バイポーラ回路では良好な特性を得ることが困難であった。そこで、当時使用可能になっていたBi-CMOSを用いて解決し、直並列型ADCを開発した。

ハイビジョン受像器用ボードBi-CMOSサンプルホールド回路

A. Matsuzawa ISSCC 1990.

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直並列型ADC直並列型ADCでは回路規模は削減されるが、サンプルホールド回路を必要とする。段間オフセット電圧により変換誤差が発生するが、これはオーバラップ構造で解決できる。

2@222 2

1 NMnN

MNM =→+=⎟⎠⎞

⎜⎝⎛ +

−

918 =+=変換値

3210

12 (3)

8 (2)

4 (1)

0 (0)

上位変換

下位変換 54

3 32 21 10 0

-1-2

12 (3)

8 (2)

4 (1)

0 (0)

12 (3)

8 (2)

4 (1)

0 (0)

信号

上位変換

下位変換

上位変換下位変換

オーバラップ

段間にオフセット電圧がある場合

808 =+718 =−

オーバラップ構造を使用

808 =+

変換値[8]を取る電圧範囲が大きくなり、誤差が発生

808 =+

正常変換(i-1) i

段間オフセット電圧

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補間型A/D変換方式の発明段間オフセット電圧が一定でないと変換誤差を発生するが、補間により、オフセット電圧が変化しても必要な変換区間を均等分割してなめらかに変換する。

1994 注目発明賞受賞フィリップスグループが補間技術の先駆者である。R. van der Grift, JSC, SC-22, 1987. 補間により変換区間が均等分割される

Vr, n-1 Vr, n

Vn-1

CVn-1

CVn

Vn

Vi1

Vi2

Vi3

CVi1

CVi2

CVi3

D1

D2

D3

D4

D5

D6

D7

D0 D8

入力電圧

差動増幅器の出力電圧

・補間電圧

補間電圧

補間電圧

増幅された信号

D 1

D 2

D 0

D 8

D 6

D 7

下位比較器列

～

C 1

C 2

C 3

C 4

C 5

C 6

C 7

上位基準抵抗列上位比較器列

差動増幅器

入力信号

補間抵抗列

Vn

CVn

CVn-1

Vn-1

V i1

V i3

CV i3

CV i1

Vr , n-1

Vr , n

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補間を用いたA/D変換の効果

初段に増幅器を用いているので比較器のオフセット電圧が下がったように見える

0

4

8

12

1616

12

8

4

0

+ΔV

-ΔV

ΔV：電圧誤差

0

23

1

0

1

2

3

1

0

2

3

0123

理想直線

0

4

8

12

16

入力電圧

(a)A/D変換動作 (b)A/D変換特性

大きなオフセット電圧があっても滑らかな特性になる

22

2

⎟⎟⎠

⎞⎜⎜⎝

⎛+⎟

⎟⎠

⎞⎜⎜⎝

⎛=

Gmcompdiff

off

σσσ

増幅器や参照電圧にオフセットばらつきがあってもDNLの少ない滑らかな変換が可能

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22


超低電力 CMOS 10b ADCの開発デジタル信号処理技術は特にビデオカメラに必要とされた。オートフォーカス、自動色補正、手ぶれ補正などを実現するためである。しかしながら、当時携帯用ビデオ機器に使用できるくらいの低電力、低コストADCがなかった。そこで、CMOSを用いて世界最小の消費電力の10bit ADCを開発した。

0.1

0 .5

発表年

1

0 .0 5

10

5

ボード

著者らによる開発

0.01

他グループによる開発

'80 '82 '84 '86 '88 '90 '92 '94

Pd 1/1000

Pd (W

)

CMOS 10b, 20MS/s, 30mW K. Kusumoto, A. Matsuzawa ISSCC ’93, JSC [email protected] ADC

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デジタルカメラシステム

デジタル信号処理技術は特にビデオカメラに必要とされた。オートフォーカス、自動色補正、手ぶれ補正などを実現するためである。

@ 1988

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初期のアナログ・デジタル混載LSI低電力 CMOS ADCの開発に成功したことで、デジタルフィルターや、マイコンなどのデジタル回路との混載が可能となり、ポータブルAV機器の小型化低コスト化に大きく貢献した。

6b Video ADC

8b low speed ADC;DAC

Digital Video filter

8b CPU

System block diagram

A. Matsuzawa, “Low-Voltage and Low-Power Circuit Design for mixed Analog/Digital Systems in Portable Equipment,” IEEE Journal of Solid-State Circuits, Vol.29, No.4, pp.470-480, 1994.

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CMOSによる直並列型ADCの実現CMOSによる直並列型ADCを実現するには

１．高精度比較器 Voff<1mV (通常のMOS VTミスマッチは20mV程度）２．S/H機能の実現３．低電力化

入力信号

上位参照電圧

下位参照電圧

S/H回路

S/H回路

上位比較器

下位比較器

S/H機能とオフセット補償を同時に実現N. Fukushima, ISSCC 1989

CMOSチョッパー型比較器

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CMOS 比較器

最初のCMOS比較器はただ単にバイポーラ回路をCMOSに焼きなおしたものであった。MOSはバイポーラに比べ約20倍精度が悪く(2mV vs. 0.1mV)、このため7bitくらいが限界であった。

MOSトランジスタのミスマッチを低減するためにはゲート面積を大きくする必要があり精度を上げようとすると、コスト、消費電力が増大し、変換周波数が低下した。

Yukawa, et al., JSC, 1986.

1 10 100 1 .1030.1

1

10

100

δVT LW( )0

δVT LW( )1

δVT LW( )2

LW

LWTV ox

T ∝∆

0.4um Nch

0.13um Nch

0.13um Nch

)mV(VT∆

)m(LW 2µ

MOSトランジスタのゲート面積とミスマッチ

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チョッパー型CMOS比較器

CMOS ADCが高精度かつローパワーになったのはこのチョッパー型比較器が開発による。インバータ、容量、スイッチという最も単純な回路を組み合わせることで、

比較・増幅・オフセット電圧補償、ラッチ動作を実現した。

Dingwall, RCA, 1979

Vdd

Vdd

00

Vsig

Vref

Vg

Vout

diodeg VV =

Vsig

Vref

VgC

S1 S2

Vout

Vsig C

Vg=Vdiode

Vout Vref C Vout

( ) dioderefsigout VVVGV +−=

ダイオード電圧はVT変動などにより変動するが、容量Cによりキャンセル可能

チョッパー型CMOS比較器

従って、微細なトランジスタを用いても高精度、低電力変換が可能になった。また、S/H機能が簡単に実現できるようになった。

サンプル+比較増幅信号トラッキング

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容量補間技術の発明

しかしながら、チョッパー比較器を用いたADCの精度は8bit程度であり、貫通電流が流れるので、低電力化に限度があった。そこで、容量を用いて補間を行うことで、高精度化と画期的な低電力化を同時に達成した。

CMOS 10b, 20MS/s, 30mW

Mismatchvoltage

SmallDNL

Step sizeStep size Step size

K. Kusumoto and A. MatsuzawaJSC, pp. 1200-1206, 1993.

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現在の主流のパイプライン型ADCとその課題

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パイプライン型ADC

CMPDAC

-

-+

+

Op amp

CMPDAC

-

-+

+

Op amp

1st stage 2nd stage

Cf

Cs

Cf

Cs

1st stage 2nd stage

-1

-0.75

-0.5

-0.25

0

0.25

0.5

0.75

1

-1 -0.75 -0.5 -0.25 0 0.25 0.5 0.75 1

1stage

比較器

S/H回路

オフセット電圧発生DAC

スイッチトキャパシタ増幅器

⎟⎟⎠

⎞⎜⎜⎝

⎛

⎭⎬⎫

⎩⎨⎧

−+−=2

V,0,

2V

V2V refrefinout

VDAC (+Vref, 0, -Vref)

Cs

Cs=Cf=CCf

利得は通常、正確に２倍

出力電圧

入出力特性

パイプライン型ADCは折り返した入出力特性を有しパイプライン動作によりA/D変換を行う。

入力電圧

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1bit パイプラインADCの動作

信号を折れ返して転送することにより１ビットずつ変換を行う

２ビット目１ビット目

-Vref

+Vref

-Vref

+Vref

+Vref

+Vref

出力信号

出力信号 -Vref

0 1 0 10 1比較器出力

VDAC=+Vref VDAC=-Vref

比較器出力

Ｘ２ -VrefＸ２入力信号入力信号

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1bit A/D変換の課題

パイプライン型ADCは当初1bit構成であった。この場合、比較器やOPアンプのオフセット電圧により変換誤差を生じるため、精度の確保が困難で、あまり用いられなかった。

１ビット目の入出力特性 A/D変換特性

-Vref

+Vref

比較器のオフセット電圧

オーバーレンジにより変換値がクリップされる。

+Vref -Vref+Vref

入力信号

変換出力

変換値がクリップ

正常値に戻る

Ｘ２

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1.5ビット冗長構成の発明

冗長構成にすることで比較器と増幅器のオフセット電圧は変換特性に影響を与えない。

以後、この構成が主流となり、高速ADCはパイプライン型が主流となる。

Lewis et al., JSSC '92Ginetti et al., JSSC '921.5ビット冗長構成の変換特性

比較器のオフセット

A

B

比較器のオフセットで切り替わり点はずれる

変換範囲の充分内側で折れ返す特性

-Vref +Vref

+Vref

Vsig

Vout

+Vref/4-Vref/4

00 01 10

利得が正確な場合A点とB点は値としてつながる

比較器のオフセットは補正可能OPアンプも同様

A点： MSB変換値は0 だが、大きなアナログ出力B点：アナログ出力は小さいが、MSB変換値は1である。

A点でのA/D変換値とB点でのA/D変換値は同じ-Vref

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パイプライン型ADCの精度と速度パイプライン型ADCの性能はOPアンプ周りの性能で決定される。

106)( +> NdBG

Cs

Cf

+vref

-vref

vin

Vout

δ1

δ2

+vref

+vref-vref

-Vref/4 +Vref/4

時間

電圧

出力電圧

誤差電圧

⎟⎟⎠

⎞⎜⎜⎝

⎛−=

−τt

inout e1V2V

⎟⎟⎠

⎞⎜⎜⎝

⎛=

−τt

inout eV2V

1) OPアンプ利得70dB: 10b94dB: 14b

2) 容量ミスマッチ NCC

21

<∆

3) 熱雑音

CCC 1

∝∆

OPアンプ回路

Nref

oLont

VCkT

CnkT

CkTv 2

22

236

322

⋅<≈+=

βγ

１．精度

2

2218

ref

N

o VkTC ⋅⋅

>

copen

cclose

NfGBW

NfGBW

>

>3

0.1%: 10b0.006%: 14b

GBW open容量ミスマッチがあるときの入出力特性２．速度

1GHz: 10b, 100MS/s10GHz: 10b: 1GS/s

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パイプライン型 ADCの課題パイプライン型ADCの性能はOPアンプに依存しているが、微細化が進むと必要な利得が取れないなど、多くの課題がある。

Sub-100nm CMOS

in+vout-vout+

2Veff

Vdd-4V

2Veff

Vin-

Vdd

Vin+vout-vout+

2Veff

Vdd-4V

2Veff

Vin-

Vdd

CL

Vsig_max

0

1

2

3

4

5

6

7

0 0.1 0.2 0.3 0.4 0.5 0.6 0.7

Vds[V]

VA[V]

90m 0.13μ 0.18μ 0.25μ 0.35μ

eff

A

ds

m

ds

dsA

VV2

ggG

gIV

==

≈ 350nm

180nm250nm

130nm

90nm

( ) ndBVVrgG

nn

eff

AndsmDC ×≈⎟

⎠⎞

⎜⎝⎛≈⎟

⎟⎠

⎞⎜⎜⎝

⎛=≈ 16

15.01

dBGn

DC 805<

<

微細化とVA

このゲインブースト回路の発明おかげで高速応答を維持しながらも高利得増幅が可能になった。しかし、最近はそれでも利得が足りない。

Gboost

dsboostds rGr =

K. Bult, JSC ’1990.

CMOS OPアンプの一例

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パイプライン型ADCの電流と変換速度パイプライン型ADCの電流と変換速度は以下のように定式化できる。電流増とともに寄生容量が増加し、ある電流以上では電流を増しても速度が上がらない。

⎟⎟⎠

⎞⎜⎜⎝

⎛++⎟⎟

⎠

⎞⎜⎜⎝

⎛+⎟⎟

⎠

⎞⎜⎜⎝

⎛+

=

⎟⎟⎠

⎞⎜⎜⎝

⎛++⎟⎟

⎠

⎞⎜⎜⎝

⎛+⎟⎟

⎠

⎞⎜⎜⎝

⎛+

=⋅

=

o

dspi

o

dspo

o

dspieffo

ds

o

pi

o

po

o

pio

m

L

mclose

CI

CI

CIVC

ICC

CC

CCC

gC

gGBW

ααα

β

112

1

112

122_

π

ππ

eff

dsm V

I2g =

dspopodspipi I�C,IC αα ==

αpi,αpoはデザインルールに依存

100

1000

0.1 1.0 10.0

Ids[mA]

GBW_close[MHz]

Calculation Simulation

・0.18μmプロセス・PMOS入力・N=10bit・Vsig=0.5V・CO=0.7pF

Cf

Cs Cpi gm Cpo COLRL2

1

1

p

sω

+

性能推定モデル

vovi

o

i

vv

=（帰還係数）β

βが低下

βが低下、CLが増加

A. Matsuzawa, “Analog IC Technologies for Future Wireless Systems,” IEICE, Tan on Electronics, Vol. E89-C, No.4, pp. 446-454, April, 2006.

CL:この点の容量

2009.09.17

37


微細化・低電圧化と信号系容量・寄生容量

各デザインルールにおける信号系容量

2

sig

N19

o V21066.1C ⎟

⎟⎠

⎞⎜⎜⎝

⎛×≥ −

デザインルール[μm]

0.001

0.01

0.1

1

10

100

1000

0.1 0.50.05

Co[p

F]

8bit

10bit

12bit

14bit

( )VV

VVV

eff

effddsig

15.0

42

=

−=

Cf

Cs Cpi gm Cpo COLRL2

1

1

p

sω+

L[μm]0.1 0.2 0.3 0.4 0.51

10

100

1000

Cgd

Cgs

容量

[fF/

mA

],fT[

GH

z]W

[μm

/mA

]fT

W

信号系容量

寄生容量

信号系容量低電圧化とともに増大

寄生系容量微細化とともに減少

デザインルール[μm]

各デザインルールにおける寄生容量

微細化・低電圧化とともに寄生容量は減少するが、信号系容量は増大する。

mkTCV

SNR sig2

=

2009.09.17

38


パイプライン型ADCの性能推定

低分解能では微細化が有効だが、高分解能では必ずしも有効ではない

12bit

1

10

100

1000

10000

0.01 0.1 1 10

Ids[mA]

fc[MHz]

90nm 0.13μm 0.18μm 0.25μm 0.35μm

８bit1

10

100

1000

10000

0.01 0.1 1 10

Ids[mA]

fc[MHz]

90nm 0.13μm 0.18μm 0.25μm 0.35μm

10bit

0.1

1

10

100

1000

0.01 0.1 1 10

Ids[mA]

fc[MHz]

90nm 0.13μm 0.18μm 0.25μm 0.35μm

12bit0.01

0.1

1

10

100

0.01 0.1 1 10

Ids[mA]

fc[MHz]

90nm 0.13μm 0.18μm 0.25μm 0.35μm

14bit

2009.09.17

39


速度と消費電力の動向

消費電力は減少しているが、変換周波数は 200 MHz 程度で飽和している。

H igh Speed A DC[Sam pling Freq. VS Pow er]

1

10

100

1000

10000

1 10 100 1000 10000

Sampling Freq.[MSps]

Power[mW]

12Bit(Paper)

10Bit(Paper)

12Bit Products

10Bit Products.

JSSC,ISSCC,VLSI,CICC,ESSCC

& Products

(≧10Bit,≧

10MSps)1995-2006

10b12b

200MHz

ISSCC 2007

)2008(/04.0)2007(/1.0)2006(/3.0:10

MHzmWMHzmWMHzmWbit

10b

200fJ/Conv. step

ISSCC 2008

2009.09.17

40


逐次比較型(SA型)ADCの革新

(低 FoM ADC アーキテクチャ)

2009.09.17

41


ADC技術の大きな潮流AD変換方式の主流がパイプライン型から逐次比較型に転換しつつある

パイプライン型 ADC

CMPDAC

-

-+

+

Op amp

CMPDAC

-

-+

+

Op amp

1st stage 2nd stage

Sample Amplify

Cf

Cs

Cf

Cs

1st stage 2nd stage

2C

4C

8C

16C

16CC

SA（逐次比較型） ADC

2009.09.17

42


SA ADCSA ADCはOPアンプを用いず、スイッチ、容量、比較器のみで演算する。

利点：微細化に伴うOPアンプ課題の影響を受けない。→微細化に適している→定常電流が流れないので低電力である

欠点：Nビット変換に約(N+2)クロック必要なため変換速度が遅くなる

→微細化により高速化・低電力化を図る

Binary search algorithm

VDACVin

VFS21

VFS21 VFS4

1+

VFS21 VFS8

1+

VFS21 VFS8

1+ VFS161+

b1=1b1=1b2=0

b1= b3= 1b2=0

b1= b3= b4= 1b2=0

CMPin

VDACVin

VFS21

VFS21 VFS4

1+

VFS21 VFS8

1+

VFS21 VFS8

1+ VFS161+

b1=1b1=1b2=0

b1= b3= 1b2=0

b1= b3= b4= 1b2=0

CMPin

2C

4C

8C

16C

16CC

2009.09.17

43


SA ADCの性能

SA ADCは高分解能から高速まですべての領域で開発が進められている。FoMは３年間で1/200まで低下した。

実効変換ステップ変換周波数

消費電力

×=FoM

Courtesy Y. Kuramochi

FoM

0.1

1

10

100

1000

2005 2006 2007 2008 2009 2010Year

FoM

[fJ/c

onv.

step

]

SAR ADC Power vs Sampling Freq.

0.001

0.01

0.1

1

10

100

1000

10000

0.1 1 10 100 1000 10000 100000

Sampling Freq.[MSps]

Pow

er[m

W] 14bit

12bit10-9bit7-5bit

ISSCC2008

３年間で FoMは 1/200に減少

1/200

2009.09.17

44


SA ADCの開発事例

FoM=65fJ/Conv. stepを達成したSA ADC

No static power consumption.Higher signal swing and small capacitance

Sample

VTP

Track Reset Comp

Result

B[0..N-1]

INp

Pre-charge

cn cp

CU

M=2N-14 2 1

INn

CLK cp[0..N-2]cn[0..N-2]

VQP

VQNVTN

CSP

CSN

CTP

CTN

SAR Controller

J. Craninckx and G. Van der Plas, “A 65fJ/Conversion-Step 0-to-0.7mW 9b Charge-Sharing SAR ADC in 90nm Digital CMOS,” IEEE ISSCC 20007, Dig. of Tech. Papers, pp.246-247, Feb. 2007.

2009.09.17

45


容量を用いたアナログ演算

差動入力端子の極性に応じて２進に重み付けされた容量を接続することにより振幅差が小さくなっていき、分解能が高くなる。

Prec

harg

e

TrackSample

VQp

VQn

Compare

c0pc0n

Precharge

CSP

VQP

CSN

c0n

c0p

c0p

c0nVQN

128CU

DDUINS VC128V

2CQ ×⋅−×=

Prec

harg

e

...VC64

VC128

V2

CQ

DDU

DDU

INS

±

×⋅+

×⋅−

×=

2009.09.17

46


得られた性能

驚異的なFoM=65fJ/step を達成.

1k 10k 100k 1M 10M

6

7

8

9

Input frequency [Hz]

ENO

B

Fs = 50MS/sP = 725µW

8bit, 0.3mW at 20MHz

J. Craninckx and G. Van der Plas, “A 65fJ/Conversion-Step 0-to-0.7mW 9b Charge-Sharing SAR ADC in 90nm Digital CMOS,” IEEE ISSCC 20007, Dig. of Tech. Papers, pp.246-247, Feb. 2007.

-YesYes650.297.820CS-SARThis work-YesNo2202.655.3300SAR31.5---1602.53.71250Flash31.1---510159.250PL12.7-NoNo1700.02510.50.1SAR12.5---7602.58.77.9PL-CBSC12.4---4403010.450Subr.12.3---570399.4100PL12.1

NoNo-50013.812.64.4∆Σ3.4YesYes-300501240CT∆Σ3.1Dec.ClockRef.

FoM includesFoM[fJ]

P[mW]ENOBFs

[MS/s]Arch.ISSCC06 Paper #

-YesYes650.297.820CS-SARThis work-YesNo2202.655.3300SAR31.5---1602.53.71250Flash31.1---510159.250PL12.7-NoNo1700.02510.50.1SAR12.5---7602.58.77.9PL-CBSC12.4---4403010.450Subr.12.3---570399.4100PL12.1

NoNo-50013.812.64.4∆Σ3.4YesYes-300501240CT∆Σ3.1Dec.ClockRef.

FoM includesFoM[fJ]

P[mW]ENOBFs

[MS/s]Arch.ISSCC06 Paper #

2009.09.17

47


比較器の低電力化・高精度化

2009.09.17

48


比較器回路

比較器はダイナミック回路で構成され、定常電流が流れないようにすることができる。

GND

VDD

OUTpOUTn

INp INn

Comp

CLK

CLK CLK

CLK

INP

SPSN

INNFN FP

1 20

FNFP

SN

SP

V

0

b

V

0

b

V. Giannini, P. Nuzzo, V. Chironi, A. Baschirotto, G. van der Plas, and J. Craninckx, “An 820uW 9b 40MS/s Noise Tolerant Dynamic-SAR ADC in 90nm Digital CMOS,”IEEE ISSCC 2008, Dig. of Tech. Papers, pp.238-239, Feb. 2008.

Dynamic comparators use the fast voltage fall depended on input voltage difference

Fast voltage fall

M. van Elzakker, Ed van Tujil, P. Geraedts, D. Schinkel, E. Klumperink, B.Nauta, “A 1.9uW 4.4fJ/Conversion-step 10b 1MS/s Charge-Redistribution ADC,” IEEE ISSCC 2008, Dig. of Tech. Papers, pp.244-245, Feb. 2008.

2009.09.17

49


DVD再生用デジタル信号処理技術DVDレコーダーはSNRが低く、誤り率が高い、そこで波形等価やエラー訂正などのデジタル信号処理が必要となった。しかしそれは7b, 400MHzという計測器なみのADCを必要とすることであった。

Variable Gain Amp.Variable

Gain Amp.Analog

FilterAnalog

FilterA to D

ConverterA to D

ConverterDigital

FIR FilterDigital

FIR FilterViterbiError

Correction

ViterbiError

Correction

ClockRecoveryClock

RecoveryVoltage

ControlledOscillator

Voltage ControlledOscillator

DataOut

DVD, HDD 7b, 400MS/s

Analog circuit

Digital circuitPickup signal

Data Out(No error)

Data In(Erroneous)

2009.09.17

50


超高速ADCの開発

6b, 1GHz ADC2W,1.5um Bipolar

0.1

10

Pd/2

N[m

W]

Reported Pd of CMOS ADCs

Conversion rate [x100Msps]

1

1mW/Gsps

10mW/Gsps

This Work

101

1 桁低下6b, 800MHz ADC400mW, 2mm2

0.25umCMOS

7b, 400MHz ADC50mW, 0.3mm2

0.18umCMOS

K. Sushihara and A. Matsuzawa, ISSCC 2000.

A. Matsuzawa, SSCC 1991

当時、世界最高速のCMOS ADC

高速性を維持し、電力を1/8に下げた

91年当時、世界最高速の6b ADC

超高速ADCの民生機器応用にはCMOS化と低電力・低コスト化が不可欠であった

K. Sushihara and A. Matsuzawa, ISSCC 2002.

2009.09.17

51


ダイナミック比較器と補間動作の併用

MOSリニア領域でのコンダクタンスの加算性を用いて補間動作を実現ダイナミック動作のため、低電力。精度限界は分散プリアンプで補償

Vrn-1 Vrn

CVn-1

Vn-1CVn

Outp

ut o

fPr

e-am

plifi

ers

Vn

N-1 N

Vrn-1 VrnVin

Vn-1CVn-1 VnCVn

Reference Resistor

mnVV)nm( n1n +− −

mnCVCV)nm( n1n +− −

1 2 3 4

Pre-Amplifiers

ComparatorLatches

with Interpolation

Circuits

0

( ) ( )

( ) ( )⎥⎦⎤

⎢⎣⎡ −++−=

⎥⎦⎤

⎢⎣⎡ −++−=

−−

++

thinthinp

thinthinp

VVL

WVVL

WKG

VVL

WVVL

WKG

22

11

2

22

11

1

( ) ( ) −−++ +−=+−

−=

2121

21

inininin nVVnmnVVnm,thenmn:

mnmW:Wif

T.B.Cho., et al., J.S.C., Vol.30,No.30, pp.166-172, Mar. 1995.

VSS

VDD

Vin1+

m2

m7

m9 m10

m3 m4m1

m5 m6

m8

m11 m12

Out+Out-

CLK

W1 W2 W1 W2

Vin2+ Vin1- Vin2-

2009.09.17

52


DVD 用完全ワンチップアナ・デジ混載SoCの実現

PixelOperationProcessor

PixelOperationProcessor

IOProcessor

IOProcessor

AVDecode

Processor

AVDecode

Processor

Back -EndBack -End

SystemCont-roller

SystemCont-roller

CPU１CPU１CPU2CPU2

VCOVCO

ADCADC

Gm-CFilterGm-CFilter

PRMLRead

Channel

PRMLRead

ChannelServo DSPServo DSP

AnalogFront EndAnalog

Front End

Front-EndFront-EndAnalog FE+Digital R/C

0.13um, Cu 6Layer, 24MTrOkamoto,…, A. Matsuzawa., ISSCC 2003, JSC 2003.

DVDシステムを完全にワンチップ化したアナ・デジ混載SoCが実現

2009.09.17

53


アナ・デジ混載SoCの威力

システム集積が可能なアナ・デジ混載SoCは機器の高性能化、簡素化、低コスト化に大いに寄与した。

DVD Recorderの例’2000 Model

’2003 Model

2009.09.17

54


比較器の課題と対策

ミスマッチ電圧を抑えるにはトランジスタ面積が大きくなり、速度、消費電力ともに劣化する。

0

5

10

15

20

25

0 0.2 0.4 0.6 0.8 1トランジスタ・サイズLW [μm2]

オフセットばらつき[mV]

0

50

100

150

200

250

300

350

消費電力[uW]

オフセット

消費電力4.5

5

5.5

6

0.00 2.50 5.00 7.50 10.00 12.50

オフセットばらつき [mV]

ENOB

LWPcomp ∝LW

Vo1)(ffset ∝σ

低消費電力・小面積 ⇒ 最小サイズの素子で構成コンパレータの精度 ⇒ オフセット補償技術 ※90nm CMOS

Fs = 1GS/s

5.75※Vdd = 1.0V

2.5mV

デジタル補償

消費電力

ミスマッチ電圧

2009.09.17

55


比較器のデジタルオフセット電圧補償技術

B. Verbruggen, J. Craninckx, M. Kuijk, P. Wambacq, G, Van der Plas, “A 2.2 mW 5b, 1.75GS/s Folding Flash ADC in 90nm Digital CMOS,” Dig. of Tech. papers, pp. 252-253, ISSCC 2008. IMEC ベルギー

オフセット電圧制御 Tr

ダイナミック回路では通常の容量を用いたチョッパー型回路は構成しにくい。そこで、最近はデジタル的補正技術が用いられるようになった。

微細化により、従来に比べ補償回路の回路規模は小さくなったが、未だ課題がある。

オフセット電圧制御DACDACを用いている

2009.09.17

56


比較器オフセット電圧の低減効果

提案手法によりオフセット電圧が 13.7 mVから 1.69mVに低減可能であることを実証。

これは松澤研のオリジナル技術。先のスライドの方法とは異なる

-40

-30

-20

-10

0

10

20

30

40

0 16 32 48 64Comparator Number

0 10 20 30Probability [%]

Calibration ONCalibration OFF

mV7.13)( =σoffsetV

mV69.1)( =σoffsetV

Min/Max : -38.4/+32.8 mV

Min/Max : -3.9/+2.9 mV

VDD=1.0 V, fCLK = 250 MHz, N=64

CAL後

CAL前CAL前

CAL後

2009.09.17

57


SA型ADCとパイプライン型ADCの比較

FoMの比較と比較器の重要性

2009.09.17

58


パイプライン型ADCのFoM算出SNRから信号系容量を算出

00

2 22CkTn

CnkT

CkTv

Lnt ⎟⎟

⎠

⎞⎜⎜⎝

⎛βγ

+≈βγ

+=

　

　

20

22222

2

2

22

231

231

qn

qno

qnntNeffdd

qn

VkTnC

VCkTnVVif

VVqV

⎟⎟⎠

⎞⎜⎜⎝

⎛βγ

+>

<⎟⎟⎠

⎞⎜⎜⎝

⎛βγ

+=⎟⎟⎠

⎞⎜⎜⎝

⎛ −=⎟

⎠⎞

⎜⎝⎛=

ocmc

L

mcclose CNfgNf

CgNff

βπ

>∴>πβ

∴>32

323o

effcds

eff

dsm C

VNfI

VIg

232,2βπ

>≈

変換周波数と容量からOPアンプの動作電流を算出

OPアンプの動作電流からADC電体の消費電力を算出

dddsdddsd VIVIP 10)22(5.2 =××××≈

変換周波数とSNRからFoMを算出

5.02 −×= N

c

d

fPFoM

2009.09.17

59


パイプライン型 ADCの推定FoM最近発表のFoMは推定値の３倍程度で限界に近づいている。

MHzf

n

kT

VVVV

c

eff

dd

1003122

101.4

)(15.0)(0.1

21

=

=β

==γ

×=

==

−Analog portion only変換周波数：100MHz 90nm CMOS

54211624FoM(fJ)

62833.61.75Pd (mW)

62833.61.75Idd(mA)

956.00.37Co(pF)

141210Resolution

54211624FoM(fJ)

62833.61.75Pd (mW)

62833.61.75Idd(mA)

956.00.37Co(pF)

141210Resolution

Recent ADC

fJFoMdBSNDR

mWPpFCMHzfVVVV

d

o

c

pp

dd

6259

5.44.0

100

0.1)(2.1

==

===

==

M. Boulemnakher, E. Andre, J. Roux, F. Paillardet, ”A 1.2V 4.5mW 10b, 100MS/s Pipeline ADC in a 65nm CMOS,” IEEE ISSCC 2008, Dig. of Tech. Papers, pp.250-251, Feb. 2008.

2009.09.17

60


SA ADCにおける比較器の問題比較器はあるノイズ分布を有し、SA-ADCの誤動作を引き起こす。

比較器が電力を消費し、感度を上げると消費電力が増加すると仮定した。

5b Charge Redistribution (CR) SAR ADC

INp SAR0/1Vin

CLK

Vref

Vref

INn

σ1+σ1−σ3− σ3+

Noise Distribution

Comparator Threshold

b0 b4b3b2b1

1 11 0 1

INp

INn

OK!

27

b0 b4b3b2b1

1 01 1 0

INp

INn

ERROR!

28

V. Giannini, P. Nuzzo, V. Chironi, A. Baschirotto, G. van der Plas, and J. Craninckx, “An 820uW 9b 40MS/s Noise Tolerant Dynamic-SAR ADC in 90nm Digital CMOS,” IEEE ISSCC 2008, Dig. of Tech. Papers, pp.238-239, Feb. 2008.

2009.09.17

61


ダイナミック比較器のノイズ解析Our original workダイナミック比較器の瞬間電流(<20ps)のノイズによる揺らぎが比較器感度を決定比較器感度を良くするにはノード容量を大きくする必要あり。

Vi

VLIds

Vdd

S1

CL

22

222 ,

ds

L

L

ds

ntd

Ln I

kTC

CI

vCkTv =

⎟⎟⎠

⎞⎜⎜⎝

⎛=δ=

⎟⎟⎠

⎞⎜⎜⎝

⎛+γ=+

γ=δ 1222

2

eff

dd

ds

L

ds

L

effds

ddLt V

VI

kTCI

kTCVI

VCkTd

2

02

2 1⎟⎟⎠

⎞⎜⎜⎝

⎛=δ ∫

d

d

t

nds

t dtiIDelay fluctuation

Sampling noise

effds

ddL

effds

din

ds

dt VI

VCkTVI

tkTSIt

d 222 2

2γ

=γ

==δ

⎟⎟⎠

⎞⎜⎜⎝

⎛+γ=

⎟⎟⎠

⎞⎜⎜⎝

⎛+γ⎟⎟

⎠

⎞⎜⎜⎝

⎛=δ⎟⎟

⎠

⎞⎜⎜⎝

⎛=⎟⎟

⎠

⎞⎜⎜⎝

⎛ ∆=δ

14

1

2

2

2

22

222

eff

dd

ddL

eff

eff

dd

ds

L

d

efftd

d

eff

d

deffin

VV

VCkTV

VV

IkTC

tV

tV

ttVV

⎟⎟⎠

⎞⎜⎜⎝

⎛+γ=δ 1

42

22

eff

dd

ddL

effin V

VVC

kTVV

2009.09.17

62


比較器のFoMの推定

最近発表のFoMは推定値の３倍程度で、限界に近づいている。

22

22

21.0

3.015.0

⎟⎠⎞

⎜⎝⎛<δ∴

<δ→<δ

Ndd

in

qninin

VV

VVqV

⎟⎟⎠

⎞⎜⎜⎝

⎛+γ=δ 1

42

22

eff

dd

ddL

effin V

VVC

kTVV必要感度を仮定

⎟⎟⎠

⎞⎜⎜⎝

⎛+γ> 1

2404

22

eff

dd

dd

Neff

L VV

VkTV

C必要容量を推定N

LC 220 2104 ××> −

消費電力とFoMを算出VVVV effdd 2.0,0.1,1 ===γ

306.51.4FoM(fJ)341.90.1Pd(mW)

1100067042CL(fF)

141210Resolution

306.51.4FoM(fJ)341.90.1Pd(mW)

1100067042CL(fF)

141210Resolution( )

5.0

2

2

22

−×=

+=

Nc

d

ddLcd

fpFoM

VCfNp fc=100MS/s


2009.09.17

63


FoMの比較パイプライン型ADCとSA ADCの理論FoMを算出した。SA型が１桁程度低い。

54211624FoM(fJ)

62833.61.75Pd (mW)

62833.61.75Idd(mA)

956.00.37Co(pF)

141210Resolution

54211624FoM(fJ)

62833.61.75Pd (mW)

62833.61.75Idd(mA)

956.00.37Co(pF)

141210Resolutionパイプライン型ADC

FoM=63fJ/Conv. step

M. Boulemnakher, E. Andre, J. Roux, F. Paillardet, ”A 1.2V 4.5mW 10b, 100MS/s Pipeline ADC in a 65nm CMOS,” IEEE ISSCC 2008, Dig. of Tech. Papers, pp.250-251, Feb. 2008.

306.51.4FoM(fJ)341.90.1Pd(mW)

1100067042CL(fF)

141210Resolution

306.51.4FoM(fJ)341.90.1Pd(mW)

1100067042CL(fF)

141210Resolution

SA型ADCFoM=4.4fJ/Conv. step


2009.09.17

64


ビデオ用A/D変換技術の変遷１

• 並列型ADC (Bip)– 80年代前半

• 技術ベース

– 比較器（S/H機能無し）

• 利点

– 比較器の高精度化が容易– 高速化が可能

• 課題

– 高分解能化が困難– 低電力化、低コスト化が困難– 標本化回路が困難– オフセット補償が困難

• 直並列型ADC (CMOS)– 80年後半から90年代前半

• 技術ベース

– 比較器（S/H機能あり）

• 利点

– 回路規模の削減が可能– 低電力化、低コストが可能– オフセット補償が容易

• 課題

– 更なる高精度化(12～14bit)が困難– 設計の複雑さIP化が困難

2009.09.17

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ビデオ用A/D変換技術の変遷２• パイプライン型ADC

– 90年代から現在

• 技術ベース– OPアンプ

• 利点– オフセット電圧の影響を受けない– OPアンプ設計により性能が容易に可変、IP化が容易

– 増幅作用により後段のノイズの影響を受けにくい

– 高精度化が可能

• 課題– 微細化・低電圧化による性能劣化特に高精度化が困難

– 高速化が頭打ち– 定常電流が必要なため、究極の低電力化は困難？

• 逐次比較型 ADC– 今後の主流？

• 技術ベース– 比較器

• 利点– 究極の超低電力動作– 微細化・低電圧化への対応容易

• 課題– 高速化（インターリーブ非適用時）– 高精度化（何らかの増幅作用は必要？）

2009.09.17

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まとめ

• キーデバイス(ADC)の開発が新たな機器開発を促進

• 回路や変換方式は時代に適合したものが残る

• 今日は微細化・低電圧に合った回路が求められる

• より簡素化した回路とデジタル補償技術の活用が今後の開発ポイント

• OPアンプレスの方向に向かっているが、利得が不要か否かは更に研究の必要あり

Mixed Signal SOC Circuit Design - 東京工業大学...2009.09.17 4 Matsuzawa & Okada Lab. Matsuzawa...

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