Mikrokontroleri Mikroprocesorislubura/MIKS/Predavanja 2017/1... · 2017-10-30 · Mikrokontroleri...
Transcript of Mikrokontroleri Mikroprocesorislubura/MIKS/Predavanja 2017/1... · 2017-10-30 · Mikrokontroleri...
![Page 1: Mikrokontroleri Mikroprocesorislubura/MIKS/Predavanja 2017/1... · 2017-10-30 · Mikrokontroleri Posebno projektovani za povezivanje sa okolinom Ima ugra ñene CPU, RAM, ROM, tajmere/broja](https://reader030.fdocuments.net/reader030/viewer/2022040103/5e405fc81dbf99689a573cad/html5/thumbnails/1.jpg)
Mikrokontroleri
� Posebno projektovani za
povezivanje sa okolinom
� Ima ugrañene CPU, RAM, ROM,
tajmere/brojače, serijske prenose
podataka
� Redukovani skup instrukcija
� Skup instrukcija upravljački
orjentisan i manipulacija
podacima na nivou bita, sa
grananjima i I/O operacijama
� Često su embedded kontroleri
(koriste se kao komponenta
složenijih sistema).
ARHUTEKTURA MIKROKONTROLERA
Mikroprocesori
� Više pažnje je posvećeno na
interfejsu sa korisnikom
� Nema ugrañene CPU, RAM,
ROM, tajmere/brojače, serijski
prenos podataka
� Skup instrukcija je promjenljiv
od jednostavnih do veoma
kompleksnih
� Skup instrukcija upravljački
orjentisan i manipulacija
podacima na nivou bita, sa
grananjima i I/O operacijama
![Page 2: Mikrokontroleri Mikroprocesorislubura/MIKS/Predavanja 2017/1... · 2017-10-30 · Mikrokontroleri Posebno projektovani za povezivanje sa okolinom Ima ugra ñene CPU, RAM, ROM, tajmere/broja](https://reader030.fdocuments.net/reader030/viewer/2022040103/5e405fc81dbf99689a573cad/html5/thumbnails/2.jpg)
ARHUTEKTURA MIKROKONTROLERA
![Page 3: Mikrokontroleri Mikroprocesorislubura/MIKS/Predavanja 2017/1... · 2017-10-30 · Mikrokontroleri Posebno projektovani za povezivanje sa okolinom Ima ugra ñene CPU, RAM, ROM, tajmere/broja](https://reader030.fdocuments.net/reader030/viewer/2022040103/5e405fc81dbf99689a573cad/html5/thumbnails/3.jpg)
VON-NOJMANOVA ARHUTEKTURA MIKROKONTROLERA
� Kod ove arhitekture postoji samo jedan memorijski blok i jedna 8-
bitna magistrala podataka
� Preko 8-bitna magistrale prenose se i podaci i adrese instrukcija, pa je
komunikacija spora
![Page 4: Mikrokontroleri Mikroprocesorislubura/MIKS/Predavanja 2017/1... · 2017-10-30 · Mikrokontroleri Posebno projektovani za povezivanje sa okolinom Ima ugra ñene CPU, RAM, ROM, tajmere/broja](https://reader030.fdocuments.net/reader030/viewer/2022040103/5e405fc81dbf99689a573cad/html5/thumbnails/4.jpg)
HARVARD ARHUTEKTURA MIKROKONTROLERA
� Kod ove arhitekture postoji dvije nezavisne magistrale: jedna za
podatke, a druga za adrese instrukcija
� Obično je se 8-bitna magistrala koristi za podatke, a 12, 14 ili 16 –
bitna magistrala za adrese instrukcija
![Page 5: Mikrokontroleri Mikroprocesorislubura/MIKS/Predavanja 2017/1... · 2017-10-30 · Mikrokontroleri Posebno projektovani za povezivanje sa okolinom Ima ugra ñene CPU, RAM, ROM, tajmere/broja](https://reader030.fdocuments.net/reader030/viewer/2022040103/5e405fc81dbf99689a573cad/html5/thumbnails/5.jpg)
POREðENJE ARHUTEKTURA MIKROKONTROLERA
Harvard u odnosu na Von-Nojmanovu arhitekturu
� Programska memorija i memorija za podatke su dvije fizički
odvojene memorije
� Pribavljanje instrukcije iz programske memorije i probavljanjepodatka iz memorije za podatke može se istovremeno obaviti
� Programska i memorija za podatke imaju posebne adresne magistralei posebne magistrale za prihvatanje podataka
![Page 6: Mikrokontroleri Mikroprocesorislubura/MIKS/Predavanja 2017/1... · 2017-10-30 · Mikrokontroleri Posebno projektovani za povezivanje sa okolinom Ima ugra ñene CPU, RAM, ROM, tajmere/broja](https://reader030.fdocuments.net/reader030/viewer/2022040103/5e405fc81dbf99689a573cad/html5/thumbnails/6.jpg)
HARVARD ARHUTEKTURA: PIC 16F887 MIKROKONTROLERA
![Page 7: Mikrokontroleri Mikroprocesorislubura/MIKS/Predavanja 2017/1... · 2017-10-30 · Mikrokontroleri Posebno projektovani za povezivanje sa okolinom Ima ugra ñene CPU, RAM, ROM, tajmere/broja](https://reader030.fdocuments.net/reader030/viewer/2022040103/5e405fc81dbf99689a573cad/html5/thumbnails/7.jpg)
HARVARD ARHUTEKTURA: PIC 16F887 MIKROKONTROLERA
![Page 8: Mikrokontroleri Mikroprocesorislubura/MIKS/Predavanja 2017/1... · 2017-10-30 · Mikrokontroleri Posebno projektovani za povezivanje sa okolinom Ima ugra ñene CPU, RAM, ROM, tajmere/broja](https://reader030.fdocuments.net/reader030/viewer/2022040103/5e405fc81dbf99689a573cad/html5/thumbnails/8.jpg)
HARVARD ARHUTEKTURA: PIC 16F887 MIKROKONTROLERA
Programska memorija
za instrukcije
Adresna
magistrala
![Page 9: Mikrokontroleri Mikroprocesorislubura/MIKS/Predavanja 2017/1... · 2017-10-30 · Mikrokontroleri Posebno projektovani za povezivanje sa okolinom Ima ugra ñene CPU, RAM, ROM, tajmere/broja](https://reader030.fdocuments.net/reader030/viewer/2022040103/5e405fc81dbf99689a573cad/html5/thumbnails/9.jpg)
HARVARD ARHUTEKTURA: PIC 16F887 MIKROKONTROLERA
memorija za podatke
magistrala za podatke
8
8
![Page 10: Mikrokontroleri Mikroprocesorislubura/MIKS/Predavanja 2017/1... · 2017-10-30 · Mikrokontroleri Posebno projektovani za povezivanje sa okolinom Ima ugra ñene CPU, RAM, ROM, tajmere/broja](https://reader030.fdocuments.net/reader030/viewer/2022040103/5e405fc81dbf99689a573cad/html5/thumbnails/10.jpg)
8
HARVARD ARHUTEKTURA: PIC 16F887 MIKROKONTROLERA
magistrala za podatke
![Page 11: Mikrokontroleri Mikroprocesorislubura/MIKS/Predavanja 2017/1... · 2017-10-30 · Mikrokontroleri Posebno projektovani za povezivanje sa okolinom Ima ugra ñene CPU, RAM, ROM, tajmere/broja](https://reader030.fdocuments.net/reader030/viewer/2022040103/5e405fc81dbf99689a573cad/html5/thumbnails/11.jpg)
ARHUTEKTURA: SET INSTRUKCIJA (ISC)
Redukovani ISC (RISC) u odnosu na Compleksni ISC (CISC)
� Fiksna dužina instrukcija:� Broj bajtova mašinskog koda nakon nakon kompajliranja je fiksan
� Sve instrukcije se izvršavaju za jedan instrukcioni taktni interval
� Za pristup podacima u memoriji koriste se Load/Store instrukcije:� CISC mikroprocesori posjeduju instrukcije za direktan pristup podacima u
memoriji za razliku od RISC mikroprocesora
� Veliki broj internih registara:� Posto se za pristup memoriji koriste LOAD/STORE instrukcije više
registara je potrebno za procesiranje podataka
� Jednostavni načini adresiranja:� Kompleksni načini adresiranja koji su tipični za CISC mikroprocesore
zahtijevaju više taktnih intervala za izvršenje instrukcije, zbog aritmetičkih
operacija potrebnih za izračunavanje efektivne adrese instrukcije
![Page 12: Mikrokontroleri Mikroprocesorislubura/MIKS/Predavanja 2017/1... · 2017-10-30 · Mikrokontroleri Posebno projektovani za povezivanje sa okolinom Ima ugra ñene CPU, RAM, ROM, tajmere/broja](https://reader030.fdocuments.net/reader030/viewer/2022040103/5e405fc81dbf99689a573cad/html5/thumbnails/12.jpg)
ARHUTEKTURA: SET INSTRUKCIJA (ISC)
Redukovani ISC (RISC) u odnosu na Compleksni ISC (CISC)
� Posebne magistrale za instrukcije i podatke:
� CISC procesori posjeduju obično dva skupa magistrala:
� skup adresnih magistrala za pristup opkodovima i operandima
� skup magistrala za prenos opkodova i operanada prema i od CPU
jedinice
� RISC procesori posjeduju četiri skupa magistrala:
� skup adsresnih magistrala za pristup operandima
� skup magistrala za prenos operanada prema i od CPU jedinice
� skup adrsnih magistrala za pristup opkodovima
� skup magistrala za prenos opkodova
![Page 13: Mikrokontroleri Mikroprocesorislubura/MIKS/Predavanja 2017/1... · 2017-10-30 · Mikrokontroleri Posebno projektovani za povezivanje sa okolinom Ima ugra ñene CPU, RAM, ROM, tajmere/broja](https://reader030.fdocuments.net/reader030/viewer/2022040103/5e405fc81dbf99689a573cad/html5/thumbnails/13.jpg)
ARHUTEKTURA: SET INSTRUKCIJA (ISC)
Redukovani ISC (RISC) u odnosu na Compleksni ISC (CISC)
� Manji broj prostih instrukcija:
� Proste instrukcije zahtijevaju jednostavan hardver za realizaciju pa se i
brže izvršavaju
� Direktna hardverska realizacija:�Zbog malog broja prostih instrukcija kod RISC arhitektura ove
instrukcije se direktno hardverski realizuju
� Paralelizam u izvršenju instrukcija:�Prilikom kompajliranja programa kompajler pronalazi instrukcije
koje nisu zavisne po podacima (data dependancy) te takve
instrukcije mogu imati paralelizam u toku izvršenja
![Page 14: Mikrokontroleri Mikroprocesorislubura/MIKS/Predavanja 2017/1... · 2017-10-30 · Mikrokontroleri Posebno projektovani za povezivanje sa okolinom Ima ugra ñene CPU, RAM, ROM, tajmere/broja](https://reader030.fdocuments.net/reader030/viewer/2022040103/5e405fc81dbf99689a573cad/html5/thumbnails/14.jpg)
RISC ARHUTEKTURA:PARALELIZAM IZVRŠENJA
![Page 15: Mikrokontroleri Mikroprocesorislubura/MIKS/Predavanja 2017/1... · 2017-10-30 · Mikrokontroleri Posebno projektovani za povezivanje sa okolinom Ima ugra ñene CPU, RAM, ROM, tajmere/broja](https://reader030.fdocuments.net/reader030/viewer/2022040103/5e405fc81dbf99689a573cad/html5/thumbnails/15.jpg)
ARHUTEKTURA MIKROKONTROLERA
Taktni impulsi Fosc i instrukcioni impulsi Fosc/4
Taktni impulsi Fosc
Instrukcioni impulsi Fosc/4
![Page 16: Mikrokontroleri Mikroprocesorislubura/MIKS/Predavanja 2017/1... · 2017-10-30 · Mikrokontroleri Posebno projektovani za povezivanje sa okolinom Ima ugra ñene CPU, RAM, ROM, tajmere/broja](https://reader030.fdocuments.net/reader030/viewer/2022040103/5e405fc81dbf99689a573cad/html5/thumbnails/16.jpg)
ARHUTEKTURA: 4Q FAZE PRIBAVLJANJA INSTRUKCIJE
Inkrementiranje programskog brojača (PC)
Prihvatanje instrukcije u
instrukcionom registru
U fazama Q2 i Q3nema dogañaja
![Page 17: Mikrokontroleri Mikroprocesorislubura/MIKS/Predavanja 2017/1... · 2017-10-30 · Mikrokontroleri Posebno projektovani za povezivanje sa okolinom Ima ugra ñene CPU, RAM, ROM, tajmere/broja](https://reader030.fdocuments.net/reader030/viewer/2022040103/5e405fc81dbf99689a573cad/html5/thumbnails/17.jpg)
ARHUTEKTURA: 4Q FAZE IZVRŠENJA INSTRUKCIJE
Dekodiranje instrukcijeili prazan
ciklus
Čitanje oparanadaili prazan
ciklus
Izvršenje ALU
operacija
Upis rezultataIli prazan
ciklus
Instrukcija u TCY1 fazi pribavljena u
instrukcionom registru
![Page 18: Mikrokontroleri Mikroprocesorislubura/MIKS/Predavanja 2017/1... · 2017-10-30 · Mikrokontroleri Posebno projektovani za povezivanje sa okolinom Ima ugra ñene CPU, RAM, ROM, tajmere/broja](https://reader030.fdocuments.net/reader030/viewer/2022040103/5e405fc81dbf99689a573cad/html5/thumbnails/18.jpg)
Pribavljanje instrukcije: ADDWF 0x20,F
FETCH:Q1, Q2, Q3,Q4
ARHUTEKTURA: 4Q FAZE PRIBAVLJANJA INSTRUKCIJE
![Page 19: Mikrokontroleri Mikroprocesorislubura/MIKS/Predavanja 2017/1... · 2017-10-30 · Mikrokontroleri Posebno projektovani za povezivanje sa okolinom Ima ugra ñene CPU, RAM, ROM, tajmere/broja](https://reader030.fdocuments.net/reader030/viewer/2022040103/5e405fc81dbf99689a573cad/html5/thumbnails/19.jpg)
Izvršenje instrukcije: ADDWF 0x20,F
Q1 – DEKODIRANJE INSTRUKCIJE
ARHUTEKTURA: 4Q FAZE IZVRŠENJA INSTRUKCIJE
![Page 20: Mikrokontroleri Mikroprocesorislubura/MIKS/Predavanja 2017/1... · 2017-10-30 · Mikrokontroleri Posebno projektovani za povezivanje sa okolinom Ima ugra ñene CPU, RAM, ROM, tajmere/broja](https://reader030.fdocuments.net/reader030/viewer/2022040103/5e405fc81dbf99689a573cad/html5/thumbnails/20.jpg)
Izvršenje instrukcije: ADDWF 0x20,F
Q2 – ČITANJE IZVORIŠNIH OPEARANADA
ARHUTEKTURA: 4Q FAZE IZVRŠENJA INSTRUKCIJE
![Page 21: Mikrokontroleri Mikroprocesorislubura/MIKS/Predavanja 2017/1... · 2017-10-30 · Mikrokontroleri Posebno projektovani za povezivanje sa okolinom Ima ugra ñene CPU, RAM, ROM, tajmere/broja](https://reader030.fdocuments.net/reader030/viewer/2022040103/5e405fc81dbf99689a573cad/html5/thumbnails/21.jpg)
Izvršenje instrukcije: ADDWF 0x20,F
Q3 – IZVRŠAVANJE ALU OPERACIJA
ARHUTEKTURA: 4Q FAZE IZVRŠENJA INSTRUKCIJE
![Page 22: Mikrokontroleri Mikroprocesorislubura/MIKS/Predavanja 2017/1... · 2017-10-30 · Mikrokontroleri Posebno projektovani za povezivanje sa okolinom Ima ugra ñene CPU, RAM, ROM, tajmere/broja](https://reader030.fdocuments.net/reader030/viewer/2022040103/5e405fc81dbf99689a573cad/html5/thumbnails/22.jpg)
Izvršenje instrukcije: ADDWF 0x20,F
Q4 – UPIS REZULTATA U ODREDIŠNI REGISTAR
ARHUTEKTURA: 4Q FAZE IZVRŠENJA INSTRUKCIJE