Laboratorio de Microprocesadores - ITBA -Daniel Jacoby 1 REV 005 -2009 LABORATORIO DE...

Laboratorio de Microprocesadores - ITBA -Daniel Jacoby

1

REV 005 -2009

LABORATORIO DE MICROPROCESADORES

Daniel A Jacoby

[email protected]

Abril 2009

Instituto Tecnológico de Buenos aires

Cyclone Architecture


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1- Features


3

1- Features


4

2- LE


5

2- LE


6

Si uso un…

MULTIPLICADOR (8X8 NO SIGN SALIDA 16)

APROX 70 LE

DECODIFICADOR DE 8 ENTRADAS

APROX 292 LE

MULTIPLEXOR DE DOS ENTRADAS DE 8 BITS

APROX 8 LE

OR CON <= 4 ENTRADAS 1 LE

OR CON 5 ENTRADAS 2 LE


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3- Interconexión


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3- Interconexión


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3- Interconexión


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4- Memoria


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4- Memoria


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4- Memoria


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4- Memoria


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2- Crear una carpeta

Crear una carpeta y un nombre para el proyecto


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3- Agregar archivos de diseño adicionales

Agregar archivos y librerías al proyecto

Este paso se puede ignorar y solo tiene sentido si se quiere usar material de diseños previos o de terceros


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4- Selección del dispositivo

Se debe seleccionar el dispositivo indicado que es el que usa la placa Cyclone

Nota: Lo único que puede llegar a diferir es la velocidad

Actualmente se usara el dispositivo:

EP1C6T144C6


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5- Selección de Herramientas adicionales de diseño

Con este cuadro se seleccionan herramientas adicionales de diseño (EDA: Electronic Design Automation) como ser Leonardo Spectrum ,synplify o modelsim.

En nuestro caso no seleccionamos ninguna


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6- Resumen de las opciones seleccionadas

Con este cuadro se visualizan las opciones elegidas de manera que si alguna no corresponde con lo deseado se puede volver a modificar (Back)

De todos modos todas estas opciones se pueden cambiar mas adelante (botón derecho sobre el dispositivo)


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7- Adicionar un esquemático al proyecto

2

1


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8- Guardar el archivo


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Primer Ejemplo

El primer ejemplo consiste en controlar los leds que se encuentran en la placa mediante las llaves (dip - switch) residentes en la misma. Cada llave controlara a un led. El diseño consiste entonces rutear dentro de la FPGA cada llave a un led. Un esquemático es la mejor forma de representar esta situación. Antes de dibujar debemos saber a que pines de la FPGA se encuentran conectados los leds y las llaves


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Pinout Llaves y LedsDevice FPGA PIN Comments

LED2 106 Active Low

LED3 107 Active Low

LED4 108 Active Low

SW4 33 Low When Closed





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Selección de componentes

En primer lugar se deben poner los pines de entrada (llaves) y salida (leds) en el esquemático. Para hacer esto usamos el “symbol tool” y elegimos un pin de entrada (usar repeat insert mode)


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Asignación de nombres

A continuación asignamos nombres a los pines (doble click en los mismos).


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Asignación de nombres

Repitiendo para la salidas (leds) nos queda:


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Asignación de pines

Ahora podemos asignar los pines a cada puerto usando el editor de asignación de pines


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Asignación de pines

La edición quedaría asi:


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Dibujo del esquemático

Finalizamos ruteando cada llave con su respectivo led dentro de la FPGA:


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Asignación de pines NO usados

ESTO ES MUY IMPORTANTE DE NO RESPETARLO PODEMOS QUEMAR PINES DE LA FPGA


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Compilar todo el proyecto

Como resultado se generaran los archivos:

“testleds1.sof” y “testleds1.pof”

sof = Sram Output File para la FPGA

pof = Programming Output File para la Flash Externa


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SOF Vs. POF

Los archivos sof se usan para programar las celdas RAM de la FPGA. Como consecuencia el programa quedara en la FPGA mientras haya alimentación.

Los archivos pof se usan para programar la flash de configuración externa a la FPGA. Como consecuencia el si se usa este archivo el programa se cargara en las celdas RAM de la FPGA desde la memoria de configuración externa cada vez que se aplique alimentación a la FPGA. Por lo tanto los archivos sof están pensados para programar versiones definitivas de la aplicación la que se iniciara cada vez que apliquemos alimentación a la FPGA. Dado que la memoria de configuración externa reduce el tiempo de retención cada vez que se graba en ella recomiendo minimizar su uso


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Programación

Antes de programar debemos cortar la alimentación y luego conectar el programador mediante el cable plano a la Placa con la FPGA. A su vez el programador deberá conectarse al puerto paralelo de la PC.

Nota: Para archivos sof se debe usar el conector rotulado JTAG (H2) mientras que para los pof se debera usar el conector ASMI(H1)


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Programación SOF

Una vez conectado todo aplicar alimentación y ejecutar el programador en Quartus II

Antes de programar verificar que:

1- Figure el puerto correcto y la leyenda “Byteblaster II”

2- Modo = JTAG

3- Este cargado el archivo SOF (de no estar usar Add file)

4 – Chequeada la opción Program / configure


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Programación POF

Una vez conectado todo aplicar alimentación y ejecutar el programador en Quartus II

Antes de programar verificar que:

1- Figure el puerto correcto y la leyenda “Byteblaster II”

2- Modo = Active Serial Programming

3- Este cargado el archivo SOF (de no estar usar Add file)

4 – Chequeada la opción Program / configure (como en la figura)


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Uso del PLL - Ejemplo2Siguiendo los mismos pasos del primer ejemplo creamos ahora un nuevo proyecto llamado “plltest” y agregamos un esquemático al proyecto. Vamos ahora a instanciar un PLL para lo cual usamos nuevamente el “symbol tool” y usamos el “MegaWizard Plug-in Manager” tal como se ve en la figura


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Uso del PLL - Ejemplo2A continuación seleccionamos una instancia propia de una megafuncion (que será el PLL) y seleccionamos “Next”


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Uso del PLL - Ejemplo2Dentro de “IO” seleccionamos “ALTPLL” le damos un nombre al archivo de salida que generara el MegaWizard en VHDL y seleccionamos “Next”


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Uso del PLL - Ejemplo2Ahora vamos a configurar el PLL para un cristal de 24MHz y la velocidad del mismo en grado“6” luego “Next”


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Uso del PLL - Ejemplo2En la siguiente pagina eliminar todas Entradas y Salidas luego “Next”


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Uso del PLL - Ejemplo2En este ejemplo se usara al PLL para proveernos de una frecuencia de 48 MHz en la salida c0. Seleccionar los parámetros como se indican abajo luego “Next”


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Uso del PLL - Ejemplo2

Saltear las siguientes dos paginas (pag. 6 y 7) (usar “Next”) lo que nos lleva a la siguiente pagina. Acá solo presionar “Finish” y luego “OK” para finalizar el componente PLL


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Saltear las siguientes dos paginas (pag. 6 y 7) (usar “Next”) lo que nos lleva a la siguiente pagina. Acá solo presionar “Finish” y luego “OK” para finalizar el componente PLL


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Una vez finalizado agregamos un pin de entrada para proveer de clock al PLL. La placa dispone de un oscilador a cristal que se encuentra conectado al pin 16 de la FPGA. La frecuencia del oscilador es de 24 MHz


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Como aplicación vamos a realizar un contador binario Los 3 bits mas significativos del contador serán conectados a los leds de la placa. Podemos ver al contador binario como un divisor de P bits en cascada con un contador binario de 3 bits. La cantidad total de bits del contador es N= P+3. Para poder visualizar los leds la frecuencia de entrada del contador de 3 bits puede ser de aproximadamente 1 Hz . Asi resulta que

P=log(Fxtal/Fpout)/log(2) donde Fxtal= 48E6 Hz y Fpout =1 Hz

P=25.51 redondeamos a P= 25 o sea que N=28. El Primer led se encenderá a un ritmo de Fxal / [2^(P+1)] = 0.7153 HZ que es suficiente para visualizar el contador de 3 bits

Fxtal

MSBLSB

%P


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Como aplicación vamos a realizar un contador binario que será conectado a los leds de la placa. Se usara un contador LPM de la librería de altera. Los 3 bits menos significativos del contador serán conectados a los leds de la placa


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Vamos a configurar nuestro contador como sigue:


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Fijamos el tamaño del contador N=28


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En la siguiente pagina solo seleccionamos binario puro


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En la siguiente pagina no se selecciona ninguna opción


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Finalizamos !!


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Conectamos los leds a los 3 bits mas significativos del contador. Se usaron inversores por ser activo bajos los leds. El clock del contador se conecta a la salida del PLL.


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La asignación de pines deberá ser la siguiente

Luego de compilar el programa y programarlo como se vio en el ejemplo 1 Verificar el funcionamiento del mismo.

Adicionalmente podemos guardar este ejemplo en la memoria de configuración de manera que al encenderse la fuente empiece a ejecutarse este ejemplo. NO OLVIDAR APAGAR LA FUENTE AL CAMBIAR DE MODO SOF a POF


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Uso del SignalTap II Logic Analyzer Ejemplo3

Quartus II nos permite realizar el análisis de los nodos internos de nuestro diseño mediante un componente que tiene la misma funcionalidad que un analizador logico.

Este componente es conocido como SignalTap II Logic Analyzer. Antes de usarlo vamos a agregar a nuestro diseño previo (Ejemplo2) un modulo que detecte cuando el contador de 3 bits se encuentra entre 3 y 5.

La forma mas cómoda de modelar este detector es usando VHDL

La interface del detector sera la siguiente:

Entradas : Tres bits que irán conectados a la salidas de nuestro contador

Salidas : Un bit que nos indica si nuestro contador se encuentra dentro del rango indicado (Activo Alto).


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El script en vhdl es:

library ieee;

use ieee.std_logic_1164.all;

ENTITY detector IS

PORT

(

count : IN integer range 0 to 7;

in_range : OUT STD_LOGIC

);

END detector;

ARCHITECTURE V1 OF detector IS

SIGNAL detect : STD_LOGIC;

BEGIN

detector:

PROCESS (count)

BEGIN

IF count > 2 AND count < 6 THEN

in_range<= '1';

ELSE

in_range<= '0';

END IF;

END PROCESS ;

END v1;


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Para incorporar el script en nuesto proyecto debemos:

1- Crear un archivo nuevo al que llamaremos detector.vhd

Para hacer esto hacemos File New y seleccionamos VHDL File


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Luego de presionar ok aparecerá un archivo en blanco al que guardaremos (FileSave As) con el nombre detector.vhd


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Como paso final editamos el código y guardamos el archivo (No olvidar).

Nota: Para no perder el tiempo hacer copy & paste del código en PowerPoint.


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2 Ahora incorporamos el archivo al proyecto Settings ( )

Seleccionamos FILES , buscamos el archivo y lo agregamos al proyecto (Add)


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Uso del SignalTap II Logic Analyzer Ejemplo33 Ahora Vamos a generar el símbolo grafico asociado a nuestro archivo VHDL. Para lo cual con el archivo a la vista hacemos File Create/Update Create Symbol Files for current file


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Uso del SignalTap II Logic Analyzer Ejemplo3Si todo esta bien tendremos un nuevo componente en la librería para verlo volvemos al esquemático y buscamos el componente en la librería y lo pegamos en el esquemático.


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Uso del SignalTap II Logic Analyzer Ejemplo3Ahora resta conectar los tres bits del contador al detector


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Uso del SignalTap II Logic Analyzer Ejemplo3Luego conectar un puerto de salida del detector.(Recordar caminarle el nombre) y asignarle un pin (103) con el editor de asignaciones


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Uso del SignalTap II Logic Analyzer Ejemplo3Conviene compilar todo el proyecto para asegurarnos que no hay errores

Podemos probar nuestro diseño conectando un osciloscopio al pin 8 del header J3-B3 (cuarto pin del header) grabar el programa y verificar el funcionamiento


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Uso del SignalTap II Logic Analyzer Ejemplo3Ahora Vamos a usar el ELA (Embebed Logic Analizer) Signal Tap II

Empezamos creando una instancia del ELA haciendo:

Tools Signal Tap Logic Analyzer II


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Uso del SignalTap II Logic Analyzer Ejemplo3Podemos observar una ventana como la que sigue. Para trabajar mas cómodos la vamos a maximizar la ventana usando el icono


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Uso del SignalTap II Logic Analyzer Ejemplo3Ahora debemos configurar nuestro ELA

Empezamos por la conexión JTAG y el archivo de programacion (SOF)

De esta manera el ELA se podrá comunicar con windows via JTAG

Se puede programar desde acá


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Uso del SignalTap II Logic Analyzer Ejemplo3A continuación seleccionaremos los nodos a monitorear haciendo doble click dentro de la siguiente ventana y seleccionando los nodos de interés

El resultado es el siguente


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Uso del SignalTap II Logic Analyzer Ejemplo3Nos queda por definir la condición de disparo. Como ejemplo tomaremos algo simple como ser el flanco de subida de in_range. Con el botón derecho sobre la condición de trigger para la señal in_range. Creamos la condición de trigger para el ELA


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Finalmente elegimos como clock del ELA a la salida q(16) del contador usando el node finder y fijamos un buffer de 4K para el buffer de adquisición

Node finder


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Para una mejor visualización de los datos podemos agrupar las tres salidas del contador en un bus único. Esto se hace pasando a la solapa Data y marcando las 3 señales ( con ctrl + mouse) y seleccionando con el botón derecho la opción agrupar


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Compilamos el proyecto y grabamos el programa en la FPGA

Una vez corriendo el programa vamos a la solapa del ELA y presionamos el botón de adquisición continua

Deberá observarse lo siguiente:


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Pasado un cierto tiempo (hasta que se llene el buffer) se veran las señales adquiridas

Trigger

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