JURUSAN TEKNIK ELEKTRONIKA FAKULTAS TEKNIK …repository.usd.ac.id/31980/2/995114065_Full.pdf ·...
Transcript of JURUSAN TEKNIK ELEKTRONIKA FAKULTAS TEKNIK …repository.usd.ac.id/31980/2/995114065_Full.pdf ·...
TAPIS PELEWAT RENDAH DENGAN KAPASITOR TERSAKLAR
(LOW PASS SWITCHED CAPASITOR FILTER )
TUGAS AKHIR
Diajukan untuk memenuhi salah satu Syarat
Memperoleh Gelar Sarjana Teknik Program Studi Teknik Elektro
Disusun oleh :
Maria Rosanti Dadi Ramba
NIM : 995114065
JURUSAN TEKNIK ELEKTRONIKA
FAKULTAS TEKNIK
UNIVERSITAS SANATA DHARMA
YOGYAKARTA
2007
TAPIS PELEWAT RENDAH DENGAN KAPASITOR TERSAKLAR
(LOW PASS SWITCHED CAPASITOR FILTER )
TUGAS AKHIR
Diajukan untuk memenuhi salah satu Syarat Memperoleh Gelar Sarjana Teknik
Program Studi Teknik Elektro
Disusun oleh :
Maria Rosanti Dadi Ramba
NIM : 995114065
JURUSAN TEKNIK ELEKTRONIKA
FAKULTAS TEKNIK
UNIVERSITAS SANATA DHARMA
YOGYAKARTA
2007
i
ii
iii
MOTO DAN PERSEMBAHAN
Tuhan tidak berjanji langit akan selalu biru
Bunga di sepanjang jalanmu,
Lautan tanpa gelombang.
Tapi ……
Ia berjanji beserta kita
Mendampingi kita dalam segala keadaan
Bersyukurlah untuk kesalahanmu, karena
Semuanya akan memberikan pelajaran berharga
Bersyukurlah untuk semua kesusahannmu dan itu semua akan menjadi berkatmu.
Bersyukurlah bila kamu tidak mengetahui semuanya, karena
Hal itu memberikan kesempatan padamu untuk belajar.
Skripsi ini kupersembahkan untuk :
Kemuliaan Tuhan di Surga dan untuk
Kedua orang tuaku serta kakak dan adik-
adikku.
iv
PERNYATAAN KEASLIAN KARYA
Saya menyatakan dengan sesungguhnya bahwa skripsi yang saya tulis ini tidak
memuat karya atau bagian karya orang lain, kecuali yang telah disebutkan dalam
kutipan dan daftar pustaka, sebagaimana layaknya karya ilmiah.
Yogyakarta, 29 Januari 2007
Penulis
Maria Rosanti Dadi Ramba
v
TAPIS PELEWAT RENDAH DENGAN KAPASITOR TERSAKLAR
Nama : Maria Rosanti Dadi Ramba
Nim : 995114065
INTISARI
Berawal dari semakin berkembangnya teknologi khususnya teknologi telekomunikasi antara lain telepon , radio dan berbagai alat elektronik, filter digunakan untuk membatasi arus listrik dengan frekuensi tertentu. Penelitian ini membicarakan tentang tapis kapasitor tersaklar di mana nilai dari resistansi akan di ganti dengan sebuah kapasitor dan sakar MOS. Penapis kapasitor tersaklar terdiri atas sebuah amplifier, kapasitor, dan saklar MOS. Nilai frekuensi cuttoff 5 Khz, dan frekuensi penyaklaran 150 Khz. Keluaran dari frekuensi generator digunakan sebagai masukan dari penapis kapasitor dan batasannya dari 10Hz sampai 50Khz. Kata kunci : Penapis aktif, kapasitor tersaklar, penapis pelewat rendah.
vi
LOW PASS SWITCHED CAPASITOR FILTER
Name: Maria Rosanti Dadi Ramba
Nim :995114065
ABSTRACT
Early from progressivelly expand technological on specially telecomunications technology, for example telephone, radio, and various all electronic appliance, filter is used to limit the electrics current with the certain frequency that is required. The objective of this research is about the low pass switched capasitor , where the value of resistansi of the filter would be change by capasitor and Mos switched. The low pass switched capasitor filter consists of amplifier, capacitor,and MOS switched. Cutt off frequency is design about 5khz and the clock frequency is 150 Khz. The output from frequency generator is used as input to capasitor filter and it is about 10 Hz up to 5OKhz. Keyword: Active filter,switched capasitor, low pass filter.
vii
KATA PENGANTAR
Puji dan syukur kepada Allah Bapa di surga, Allah Putera dan Allah Roh
Kudus yang telah memberikan limpahan anugerah, kekuatan,kesabaran, kesehatan dan
penghiburan sehingga penulis dapat menyelesaikan skripsi yang berjudul "TAPIS
PELEWAT RENDAH DENGAN KAPASITOR TERSAKLAR “.
Penulisan skripsi ini dapat diselesaikan bukan atas usaha penulis sendiri
melainkan juga berkat bantuan , dorongan dan bimbingan dari berbagai pihak. Oleh
karena itu penulis ingin mengucapkan banyak terima kasih terutama kepada semua
pihak yang telah membantu penulis hingga terselesaikannya skripsi ini. Ucapan
terima kasih penulis sampaikan kepada :
1. Bapak A. Bayu Primawan, ST,M.Eng, selaku Ketua Jurusan Teknik Elektro
Fakultas Teknik Universitas Sanata Dharma.Bapak Martanto, ST, MT, selaku
dosen pembimbing skripsi yang telah membimbing dan memberikan saran.
2. Seluruh staf pengajar teknik elektro yang telah banyak memberikan
pengetahuan dan bimbingan kepada penulis selaMa kuliah di Universitas
Sanata Dharma.
4. Karyawan laboratorium Teknik Elektro yang telah banyak memberikan bantuan
selama penulis mencari data di lab.
viii
5. Kedua orang tuaku, Bapak Rosi Fransiskus dan lbu Benedikta M yang selalu
memotivasi, mendoakan sepanjang waktu serta memberikan kasih sayangnya
untuk menyelesaikan tugas akhirku.
6. Kakak dan adekku, Yani, Oscar, Helmin, Gundis yang selalu memotivasi diriku
untuk cepat lulus dan mandiri.
7. Teman Seperjuanganku, Maya, Dagoel, Tutus, Bramsi, Guntur,lnyong, Dwi,
Roni. Terima kasih untuk dukungan dan kebersamaan kita dalam penyelesaian
skripsi ini.
8. Wulan dan Yono yang selalu membangkitkan semangatku disaat aku mulai
merasajenuh dan lelah.
9. Temen-temen Teknik Elektro angkatan'99, terutama : Agnes, Maya, Edi Hesti,
Cipuk, Winda, Ratin, Dini, Catur .....dan teman-teman yang tidak bisa penulis
sebut satu persatu. Terima kasih atas kebersamaan, dan kekompakan kita.
10. Teman -teman di Griya Amada 52, Ida (thanks banget untuk komputemya),
Yovika, Indah, Lia kuadrat, Aya ( thanks dipinjamin printemya), Ade, Ika, Nur,
Helena.
I1. Mace Vero dan Pace Illy ( trims atas segala bantuan dan kebersamaan kita
selama ini).
12. Semua pihak yang telah membantu penulis menyelesaikan skripsi ini.
ix
Penulis menyadari bahwa skripsi ini belum sempuma dan masih banyak
kekurangan, oleh karena itu penulis sangat mengharapkan kritik dan saran yang
membangun, sehingga di masa yang akan datang penulis mampu menghasilkan karya
yang lebih baik.
Yogyakarta, 29 Januari 2007
Penulis
Maria Rosanti Dadi Ramba
x
DAFTAR ISI
HALAMAN JUDUL…………………………………………………………….
LEMBAR PENGESAHAN PEMBIMBING……………………………………..
LEMBAR PENGESAHAN PENGUJI……………………………………………
HALAMAN PERSEMBAHAN ………………………………………………….
LEMBAR PERYATAAN KEASLIAN ARYA………………………………….
INTISARI………………………………………………………………………….
ABSTRACT……………………………………………………………………….
KATA PENGANTAR……………………………………………………………..
DAFTAR ISI ……………………………………………………………………...
DAFTAR GAMBAR………………………………………………………………
DAFTAR TABEL ………………………………………………………………..
BAB I PENDAHULUAN………………………………………………………
1.1 JUDUL………………………………………………………………….
1.2 LATAR BELAKANG…………………………………………………..
1.3 TUJUAN PENELITIAN………………………………………………..
1.4 MANFAAT PENELITIAN…………………………………………….
1.5 PERUMUSAN MASALAH…………………………………………….
1.6 BATASAN MASALAH………………………………………………..
1.7 SISTEMATIKA TULISAN …………………………………………….
BAB II DASAR TEORI………………………………………………………….
2.1. Pengertian Tapis………………………………………………………..
i
ii
iii
iv
v
vi
vii
viii
xi
xiv
xvi
1
1
1
2
3
3
4
4
6
6
xi
2.2. klasifikasi Tapis………………………………………………………… 6
12
12
12
14
15
17
19
20
20
20
20
22
23
24
26
31
31
32
35
36
37
2.3. Tapis Pelewat Rendah…………………………………………………..
2.4. Penapis Butterworth…………………………………………………….
2.4.1. Pendekatan Butterworth…………………………………………..
2.4.2. lokasi kutub Butterworth………………………………………….
2.4.3. Untai tapis pelewat rendah orde satu……………………………..
2.4.4. Tapis pelewat rendah orde dua……………………………………
2.4.5. Untai tapis pelewat rendah orde lebih dari dua…………………..
2.5. Kapasitor Tersaklar……………………………………………………
2.5.1. Saklar MOS……………………………………………………..
2.5.2. Konfigurasi saklar MOS………………………………………….
2.5.2.1. Saklar SPST……………………………………………………
2.5.2.2.Saklar SPDT……………………………………………………
2.5.2.3.Saklar DPDT………………………………………………….
2.5.3. Dasar Kapasitor Tersaklar………………………………………..
2.5.4. Operasi analog dari kapasitor tersaklar…………………………..
BAB III PERANCANGAN TAPIS KAPASITOR TERSAKLAR……………
3.1. Pembangkit detak dua fase non overlap………………………………..
3.2.Untai tapis pelewat rendah dengan kapasitor tersaklar
3.3. Nilai dari untai Tapis…………………………………………………..
BAB IV DATA PENGAMATAN DAN PEMBAHASAN……………………..
4.1. Pengamatan……………………………………………………………..
xii
4.2. Pembahasan…………………………………………………………….
BAB V PENUTUP………………………………………………………………..
39
40
DAFTAR PUSTAKA…………………………………………………………….
LAMPIRAN
41
xiii
DAFTAR GAMBAR
Gambar Halaman
2. 1. Kurva umum karakteristik penapis lolos rendah………………………..
2.2. Kurva umum karakteristik penapis lolos inggi………………………….
2.3. Kurva umum karakteristik tapis pelewat jalur…………………………..
2.4. Kurva umum karakteristik tapis jalur henti……………………………..
2.5. Karakteristik Butterworth……………………………………………..
2.6. Tapis pelewat rendah orde I……………………………………………
2.7. Tapis pelewat rendah orde 2…………………………………………….
2.8. Transistor MOS…………………………………………………………
2.9. Saklar SPST…………………………………………………………….
2.10 Bentuk gelombang untuk mengaktifkan filter………………………….
2.11.Saklar SPDT…………………………………………………………
2.12.Saklar DPDT…………………………………………………………..
2.13.Untai dasar kapasitor tersaklar……………………………………….
2.14.Untai integrator analog……………………………………………….
2.15.Untai integrator Dua Masukan…………………………………….
2.16.Untai Integrator tak membalik……………………………………….
2.17.Untai Integrator tak membalik masukan beda………………………..
3.1.Untai frekuensi detak dalam penyaklaran MOS……………………….
3.2.Tapis pelewat rendah orde I kapasitor tersaklar……………………….
3.3.Tapis Pelewat rendah orde 2 kapasitor tersaklar………………………..
8
9
10
11
15
16
17
20
21
21
22
24
25
26
27
28
29
30
31
32
xiv
3.4. Tapis pelewat rendah orde 3 kapasitor tersaklar…………………………….. 33
xv
DAFTAR TABEL
Tabel Penguatan Teoritis……………………………………………………… 34
xvi
BAB I
PENDAHULUAN
1.1.JUDUL
Tapis pelewat rendah dengan kapasitor tersaklar
( Low Pass Switched Capasitor Filter )
1.2. LATAR BELAKANG
Dewasa ini perkembangan teknologi baik dunia audio maupun visual
sangatlah pesat. Ini terbukti dengan adanya temuan baru yang terus
dikembangkan agar memperoleh hasil yang terbaik dan tidak ada habisnya
dalam perkembangan.
Telah banyak kemudahan yang telah disumbangkan oleh dunia
teknologi bagi kehidupan manusia. Salah satu bentuk kemajuan teknologi
elektronika yang dapat dirasakan manfaatnya adalah penapis aktif. Banyak
peralatan elektronika yang sering digunakan manusia dalam kehidupan sehari-
hari menggunakan tapis sebagai salah satu komponennya; contohnya : radio,
telephone, televisi, dan modem. Dengan adanya penapis, arus listrik dengan
frekuensi-frekuensi tertentu bisa diatur sesuai kebutuhan sehingga
memudahkan kita dalam mengatur atau menjalankan suatu alat yang hanya
membutuhkan arus listrik dengan frekuensi tertentu.
1
2
Peran suatu penapis aktif yang begitu besar bagi peralatan-peralatan
elektronik terkadang tidak disadari atau bahkan tidak diketahui. Memang bagi
sebagian orang yang terpenting adalah bagaimana suatu peralatan dapat
bekerja dengan baik. Bagi elektronis, penapis aktif adalah sesuatu hal yang
harus diketahui, sehingga dengan pengetahuan yang dimiliki itu dapat
menciptakan suatu alat yang menggunakan penapis sebagai salah satu
komponennya.
Tapis tersusun atas komponen R,C dan sebuah amplifier yang sering
disebut untai analog. Di sini penulis mencoba untuk merealisasikan untai
analog tersebut ke dalam suatu rangkaian di mana resistor akan diganti
dengan kapasitor dan saklar MOS yang disebut kapasitor tersaklar.
Diharapkan dengan adanya ide pembuatan Tapis pelewat rendah
dengan kapasitor tersaklar ini dapat menumbuhkan dorongan bagi orang
elektro untuk menciptakan sesuatu hal yang baru dalam dunia elektronika
khususnya yang menggunakan penapis sebagai salah satu komponennya.
1.3. TUJUAN PENELITIAN
Tujuan dari penelitian ini adalah :
1.3.1. Mencoba mengimplementasikan pelajaran elektronika analog
khususnya penapis aktif elektronika.
1.3.2. Menerapkan sistem kapasitor tersaklar sebagai pengganti resistor
dari untai tapis analog.
3
1.4. MANFAAT PENELITIAN.
Manfaat penelitian adalah :
1.4.1. Dengan terciptanya alat ini diharapkan dapat memperoleh suatu
hasil yang akurat dan stabil dalam sistem analog.
1.4.2. Menambah pengetahuan tentang implementasi dan realisasi dalam
pelajaran elektronika analog.
1.4.3. Timbulnya minat untuk mencoba menciptakan sesuatu hal baru
dengan menggunakan penapis sebagai salah satu komponennya.
1.5. PERUMUSAN MASALAH
Dalam hal ini yang akan dibuat adalah merancang suatu penapis
analog dengan nilai hambatannya diganti dengan sebuah kapasitor dan saklar
MOS. Nilai hambatan equivalennya adalah 1 / ( Fclk x CR ) di mana Fclk
adalah frekuensi penyaklaran dan CR adalah resistansi dari kapasitor yang
disaklarkan.Tapis yang digunakan pada perancangan tersebut menggunakan
tapis aktif pelewat rendah orde tiga yang telah diketahui nilai Fc dan Fclknya.
Untuk pengamatannya dibatasi pada tanggapan frekuensi dan bentuk
gelombang masukan dan keluaran tapis menggunakan masukan berupa sinus.
4
1.6. BATASAN MASALAH
1.6.1. Filter yang digunakan adalah low pass filter dengan orde tiga.
1.6.2. Frekuensi cut off (Fc) adalah 5 Khz dan frekuensi penyaklaran
(Fclk ) adalah 150 Khz.
1.6.3. Tanggapan yang digunakan adalah tanggapan Butterworth.
1.6.4. Masukan frekuensi menggunakan AFG ( Audio Function
Generator ) yang batasannya 10 Hz sampai dengan 50Khz.
1.7. SISTEMATIKA PENULISAN
Bab I. Pendahuluan
Menjelaskan tentang latar belakang, tujuan penelitian, manfaat
penelitian, perumusan masalah, batasan masalah, dan sistematika
penulisan.
Bab II. Dasar Teori.
Menjelaskan tentang teori dasar dari komponen-komponen yang akan
digunakan dalam penelitian tersebut.
Bab III. Perancangan Alat.
Menjelaskan dan merancang untai tapis analog dengan kapasitor
tersaklar pelewat rendah orde tiga.
Bab IV. Pengamatan dan pembahasan Alat.
Menjelaskan tentang hasil yang didapat berdasarkan pengamatan yang
dilakukan dari alat yang telah dirancang.
5
Bab V. Penutup.
Berisi tentang kesimpulan terhadap seluruh pembahasan tentang Tapis
pelewat rendah dengan kapasitor tersaklar.
BAB II
DASAR TEORI
2.1.Pengertian Tapis.
Tapis merupakan sebuah alat atau rangkaian yang menghasilkan karakteristik
tangapan frekuensi yang telah ditentukan dengan tujuan melewatkan frekuensi
tertentu dan menolak atau menahan frekuensi yang diinginkan.
2.2. Klasifikasi Tapis.
Berdasarkan komponen yang membentuknya maka tapis terdiri atas dua
macam yaitu :
1. Tapis aktif
yaitu tapis yang tersusun atas resistor, kapasitor, dan sebuah penguat
atau amplifier.
Kelebihannya :
a. Tidak perlu elemen induktor sehingga tidak ada masalah pada
frekuensi rendah dan mudah diimplementasikan pada frekuensi
rendah.
b. Karakteristik tanggapan frekuensi mendekati bentuk ideal.
c. Ukuran fisik dan biaya dari rangkaian dapat ditekan dan murah.
d.Tidak ada sinyal yang hilang. Hal ini disebabkan karena penguat
operasional mampu menyediakan penguatan atau gain sehingga
sinyal masukan tidak akan hilang.
6
7
Kekurangannya :
a.Membutuhkan catudaya tersendiri.
b.Batasan praktis frekuensi 100 Khz (bekerja dengan sangat baik dibawah
100 Khz).
2. Tapis Pasif.
Yaitu tapis yang terdiri atas kombinasi resistor, kapasitor dan induktor.
Kelebihannya :
a. Memiliki karakteristik yang bagus pada frekuensi tinggi.
Kekurangannya :
a.Adanya masalah pada sisi rendah.
b.Biaya untuk pengadaan induktor relatif besar.
c.Ukuran fisik induktor semakin besar bila nilai induktansinya besar.
Namun berdasarkan tanggapan frekuensinya maka tapis terdiri atas :
a.Tapis pelewat rendah (low Pass Filter ) ialah tapis yang memiliki jalur
pelewat dari ω= 0 sampai ω =ωo, dengan ωo disebut sebagai frekuensi
pancung (cut off frekuensi ).
Karakteristiknya sebagai berikut :
8
1
a t e n n u a s i
0 ωo Gambar 2.1.a.karakteristik tapis pelewat rendah ideal
Pita lewat (Pass Band)
-20 dB/decade( 0rde 1)
-40 dB/decade( 0rde 2)
-60 dB/decade( 0rde 3)
0 dB 1
A dB
3dB 0,707
(stop Band)
0 ωo
Gambar 2.1.b. Karakteristik tapis pelewat rendah butterworth
2. Tapis Pelewat tinggi ( High Pass Filter ) merupakan komplemen dari
tapis pelewat rendah, dengan frekuensi dari 0 sampai ωo merupakan jalur
henti (stop band ), sedangkan jalur pelewat adalah dari frekuensi ωo
sampai tak berhingga.
9
Karakteristiknya sebagai berikut:
1
A t e n u a s i
0 ωo Gambar 2.2.a. Karakteristik tapis pelewat tinggi ideal
Pita lewat (Pass Band)
0,707
A dB
stop band
1
-20 dB/decade(0rde 1)
-40dB/decade(orde 2)
-60dB/decade(orde 3)
3dB
0dB
0 ωo gambar 2.2.b.Karakteristik tapis pelewat tinggi butterworth
10
3. Tapis Pelewat jalur ( Band Pass Filter ) ialah tapis yang melewatkan
frekuensi antara ω1 sampai ω2, selain frekuensi ini tidak dilewatkan.
Karakteristiknya sebagai berikut:
atennuasi
1
0 ω1 ω2 gambar 2.3.a.Karakteristik tapis pelewat jalur ideal
dB
3 dB 0.707
0 ωl ωo ωh Gambar 2.3.b. Karakteristik tapis pelewat jalur
4. Tapis jalur henti ( Band Elimination Filter ) merupakan komplemen dari
tapis pelewat jalur dengan frekuensi dari ω1 sampai ω2 dihentikan dan
11
lainnya dilewatkan. Tapis ini sering dinamakan ‘notch filter’.
Karakteristiknya sebagai berikut :
atennuasi
1
0 ω1 ω2
Gambar 2.4.a.Karakteristik tapis jalur henti ideal
dB
3dB 0.707
0 ωl ωo ωh
Gambar 2.4.b. karakteristik tapis jalur henti butterworth.
12
2.3.Tapis pelewat rendah
Merupakan suatu penapis yang berfungsi untuk melewatkan semua frekuensi dari
ωo Hz sampai dengan frekuensi cut off, serta menahan semua frekuensi yang berada di
atas cut off. Frekuensi cut off adalah suatu frekuensi pada saat penguatan tegangan
turun ( drop )menjadi 0.707 atau –3 dB dari penguatan passbandnya.
Dalam analisis dan perancangan suatu penapis low pass filter merupakan suatu
prototipe yaitu suatu rangkaian dasar penapis yang dapat dimodifikasi untuk
mendapatkan rangkaian penapis lain. Untuk merealisasikan tapis dengan watak ideal
tidaklah mungkin. Hal ini disebabkan karena keterbatasan komponen. Karena itu
dalam perancangan suatu penapis aktif dikenal adanya istilah respons taksiran. Adapun
salah satu dari respons taksiran itu adalah Butterworth. Dari istilah respons taksiran itu
akhirnya lebih dikenal dengan nama penapis butterworth.
2.4. Penapis Butterworth.
Penapis butterworth adalah suatu penapis yang dirancang untuk menghasilkan
tanggapan datar (rata ) yang maksimal pada pass band sampai dengan frekuensi cut
off. Dengan kata lain tegangan keluaran tetap konstan pada hampir semua jalan ke
frekuensi cut off kemudian tegangan ini akan turun (roll-off ) pada 20n dB tiap decade
di mana n adalah jumlah orde penapis.
2.4.1. Pendekatan Butterworth.
Di dalam aljabar kompleks terdapat dua bagian dari suatu fungsi yakni real
13
dan imajiner. Bagian real dan imajiner dirumuskan sebagai berikut:
T (ω)= Re Tjω) +j im T(jω ).................................................. ( 2 –1 )
Bagian real dari persamaan ini merupakan fungsi genap sedangkan bagian imajiner
berfungsi ganjil. Ini berarti bahwa penggantian jω dengan –jω akan mengubah
tanda dari bagian imajiner tetapi tidak mengubah bagian real. Fungsi T (-jω)
disebut konyugat dari T (jω) yang dapat ditulis T (-jω) = T* ( jω). Dan diperoleh
hubungan:
T (j ω)2= T(jω) T(-jω)......................................................( 2 – 2 )
Fungsi kuadrat dari magnitudo merupakan fungsi genap yakni T (j ω)2 = T (-j
ω)2. Bila fungsi kuadrat magnitudo dituliskan sebagai suatu polinomial maka
pembilang dan penyebut polinomial harus genap. Maka didapatkan :
2
22
)(Bo)(Ao)j(Tn
ωω
=ω ...............................................................( 2 – 3 )
Dengan memilih bentuk sederhana dari A ( ω2 ) dengan konstanta Ao sehingga:
n2
n26
64
42
2
2
B..........BBBBoAo)j(Tn
ω++ω+ω+=ω .....................( 2 - 4 )
Hasil pemilihan ini adalah ‘roll off’ dari T (j ω) dibuat menjadi besar untuk ω
yang besar yang dapat dicapai dengan membuat perbedaan derajad A dan B
sebesar mungkin . Pilihan ini akan memberikan T (jω) dengan n buah kutub
‘roll off dan T n(s) yang akan dikenal sebagai fungsi semua kutub.
Roll-off sama dengan 20n dB /decade ini equivalen dalam istilah oktaf adalah roll-
14
off= 6n dB/oktaf.Roll-off adalah kemiringan atau gradien garis pada stop band.
Dalam hal khusus, semua koefisien B kecuali Bo dan B2n, mempunyai nilai nol,
Ao = Bo sehingga :
T n ( j0 ) = 1 dan n2o1n2B
ω= yang memberikan bentuk sederhana dari
persamaan 2 - 4 sebagai berikut :
n22
o1
1)j(Tn
⎟⎠⎞
⎜⎝⎛ωω
+
=ω .......................................................... ( 2 – 5 )
Tanggapan ini dikenal sebagai tanggapan butterworth. Bila ωo dalam keadaan
ternormalisasi yaitu bernilai 1 maka :
)1(
1)j(Tnn2ω+
=ω .......................................................………( 2 – 6 )
2.4.2. Lokasi kutub Tapis Butterworth.
Untuk menentukan lokasi kutub-kutub dari tanggapan watak alih
butterworth, dapat menggunakan persamaan 2 – 2 dan persamaan 2 – 4 dengan ω=
1 dan ω= s/j, didapatkan :
n2nn2 s)1(11
)js(11)s(Tn)s(Tn
−+=
+=− .............................................( 2 - 7 )
Kutub-kutub dari persamaan 2 – 2 adalah akar-akar dari persamaan :
Bn (s ) Bn( s ) = 1 + (-1 )n s2n = 0 ...................................................... ( 2 – 8 )
Dengan Bn merupakan polinomial Butterworth dari persamaan 2 – 8 untuk n= 1
15
maka :
1 – s2 = ( 1 + s ) ( 1 – s ) = 0 .......................................................... ( 2 – 9 )
Sehingga lokasi kutub adalah s = ± 1. Kutub sebelah kanan berhubungan dengan
sistem yang tidak stabil sehingga dipilih kutub yang berada di bidang sebelah
sebelah kiri maka :
B1 = s + 1 dan 1s
11T+
= .........................................................( 2 – 10 )
Sebagai contoh dari karakteristik Buterworth dapat dilihat pada gambar 2.5 berikut
yang berupa respons frekuensi butterworth low pass filter untuk orde 1 sampai
orde 6.
Gambar 2.5. Karakteristik Butterworth
2.4.5.Untai tapis pelewat rendah orde 1.
Untai pelewat rendah yang paling sederhana adalah orde satu, merupakan untai
16
yang terdiri atas satu resistor dan sebuah kapasitor ditambahkan sebuah penguat pada
tahap keluarannya, untuk mengurangi efek pembebanan. Untai ini ditunjukan pada
gambar 2.6 berikut ini :
Vout
ViC
+
-
R Vi'
Gambar 2.6.Tapis pelewat rendah orde 1
Masukan isyarat pada penguat operasi diambil pada sisi masukan tak membalik
sedangkan pada masukan membalik mendapatkan umpan balik langsung dari keluaran
penguat operasi yang menghasilkan susunan penguat dengan faktor penguatan satu.
Sehingga tegangan Vi’ akan sama dengan tegangan Vo. Perbandingan tegangan
keluaran dan tegangan masukan dapat dicari dengan menggunakan superposisi
tegangan masukan dan ground pada titik Vi’. Bila watak alih dinyatakan dalam fungsi
jw (= s), dan dituliskan dengan persamaan T(s) maka akan didapatkan persamaan :
RC1s
RC1
)s(T+
= .................................................................................( 2 – 11 )
Sedangkan watak alih standar untuk orde satu yang ternormalisasi adalah :
oso)s(Tω+
ω= ................................................................................. ( 2 - 12 )
17
Sehingga dengan membandingkan watak alih untai RC dengan watak alih standar
didapatkan frekuensi setengah daya untuk pelewat rendah sebesar
RC1o =ω ............................................................................................................( 2 –1 3)
Dengan melihat watak alih tapis pelewat rendah ini dapat diketahui cara kerja dari
tapis ini. Bila frekuensi sama dengan nol maka besar tanggapan T (j 0 ) = 1, sedangkan
untuk frekuensi menuju besar tak hingga besar tanggapan akan menuju nol. Frekuensi
setengah daya besarnya berbanding terbalik dengan perbandingan R dan C. Nilai
ternormalisasi yakni ωo = 1, akan menghasilkan nilai R = 1 / C ,atau C = 1/ R dan
diambil nilai R = 1 dan C = 1.
2.4.6. Tapis pelewat rendah orde 2.
Untai tapis pelewat rendah orde 2 dapat direalisasikan dengan untai sallen and key
yang dapat dilihat pada gambar 2.7.berikut :
Vin
Vout +
-
R1
R2
C1 C2
Gambar 2.7. Tapis pelewat rendah orde 2
Untai ini memiliki watak alih seperti berikut ini :
18
2121211
21
211
CCRR1s)
RRCRR(S
)CC2R(R1
T(s)+
++
= ...................................................…( 2 – 14 )
Untuk mencari frekuensi pusat dan faktor kualitas tapis Q, bisa dibandingkan dengan
watak alih tapis orde 2 standar. Watak alih tapis pelewat rendah standar adalah
2
22
2
osQos
o)s(Tω+⎥
⎦
⎤⎢⎣
⎡ω+
ω= ..................................................................( 2 – 15 )
Dari sini dapat ditentukan ωo dan Q dari untai pelewat rendah orde 2 sebagai
berikut : 21CCRR
1oω21
=
)R(R
)/CCR(RQ
21
2121
+= .........................................................................( 2 – 16 )
Apabila diambil harga ωo =1, serta R1=R2=1, akan didapatkan nilai C1 dan C2
sebagai berikut:
Q
C21
2 = dan
C1 = 2Q......................... ................................................ ...............( 2 – 17 )
Oleh karena tanggapan tapis yang dikehendaki berupa tanggapan Butterworth maka
nilai Q dari pelewat rendah orde 2 sama dengan 0,707. Sehingga untuk nilai-nilai
ternormalisasi didapatkan :
ωo = 1
R1 = R2 =1,
19
C2 = 5,0 , dan
C1 = 2 ............................................. ............................ ...... ( 2 - 18 )
2.4.7. Untai tapis pelewat rendah orde lebih dari 2.
Untuk mendapatkan untai tapis pelewat rendah yang memiliki orde lebih dari 2
dilakukan dengan mengkaskade tapis pelewat rendah yang berorde 1 dengan orde 2
atau berorde 2 semua. Untuk tapis dengan orde ganjil salah satu untainya berupa untai
tapis orde 1, sedangkan untuk orde genap semua tersusun dari untai berorde 2.
Di dalam pembentukan tapis pelewat rendah berorde lebih dari dua perlu
diperhatikan bahwa faktor Q dari masing-masing bagian dari kaskade memiliki harga
yang tidak sama. Hal ini disebabkan karena untuk tanggapan Butterworth nilai Q
sudah tertentu sesuai dengan orde penapis. Misalkan untuk orde 4, memiliki dua
macam nilai Q yakni Q1= 1,3065 dan Q2 = 0,5412. Dari sini dapat dinyatakan bahwa
pembentukan tapis pelewat rendah Butterworth orde 4 tidak sama dengan
mengkaskade dua buah tapis pelewat rendah orde 2 yang nilai Q nya hanya satu
macam.
Tanggapan yang dikehendaki adalah Butterworth sehingga perhitungan nilai Q
harus disesuaikan dengan orde tapis yang akan dibangun . Watak alih tapis pelewat
rendah orde lebih dari dua besarnya merupakan perkalian dari watak alih tiap-tiap
pembangun kaskade. Frekuensi setengah daya dari masing-masing tapis pembangun
kaskade memiliki nilai yang sama yang juga merupakan frekuensi 3 dB dari
keseluruhan untai tapis pelewat rendah.
20
2.5.Kapasitor Tersaklar
Banyak fungsi penapis analog dibentuk oleh tapis aktif dengan Op-Amp dapat
ditiru dengan penggunaan untai kapasitor tersaklar. Untai kapasitor tersaklar dibangun
oleh op-Amp , saklar MOS dan kapasitor. Bila op-Amp terbuat dari MOSFET seluruh
jaringan kapasitor tersaklar tidak mengandung resistor yang dapat dibangun pada untai
integrasi tunggal.
2.5.1. Saklar MOS.
s G D
dielectriC
n n
P substrat
C
S D
VGS
a. b.
Pada gambar 2.8. Transistor MOS
Pada gambar 2.8. menunjukan penampang melintang dari suatu untai terpadu dari
transistor MOS. Salah satu penggunaannya adalah sebagai saklar bila tegangan kerja
antar sumber ( source ) dan gerbang ( gate ) adalah nol dan tegangan yang berharga
lebih besar dari tegangan ambang Vth.
2.5.2. Konfigurasi saklar MOS.
2.5.2.1. Saklar SPST
Dari gambar 2.8.b menunjukan suatu lambang transistor MOS. Tegangan yang
mengendalikan penyaklaran dituliskan sebagai VGS dan ujung-ujung D dan S
21
mempunyai resistansi sebesar RGS. Ketika transistor dalam mode ‘off’ yaitu bila
VGS sama dengan nol maka RGS mempunyai nilai yang sangat besar sekitar 100
Mohm-1000 Mohm. Sedangkan bila transistor pada keadaan ‘on’ yaitu bila VGS
melebihi tegangan ambangnya, maka RGS nya kecil nilainya yakni sekitar 10
Kohm-100 ohm, tergantung pada ukuran transistor dalam suatu keping. Gambar 2.9
berikut ini menunjukan saat saklar membuka atau menutup tergantung pada harga
dari VGS. Saklar demikian ini dikenal sebagai saklar SPST ( Single Pole Single
Throw).
S D
Gambar 2.9. Saklar SPST
Bentuk gelombang tegangan yang dipakai untuk mengaktifkan saklar MOS
diperlihatkan pada gambar 2 10.
φ
t Tc Gambar 2.10. Bentuk gelombang untuk mengaktifkan saklar
Gelombang ini di hasilkan oleh sumber detak (Clock ) yang memiliki deretan pulsa
yang periodis dengan periode T.
Besaran ⎟⎠⎞
⎜⎝⎛=
Tc1Fc disebut sebagai frekuensi clock (Fclk) dari deretan pulsa. Dalam
22
hal ini clock digunakan untuk mengaktifkan dan mematikan saklar MOS.
2.5.2.2. Saklar SPDT.
Merupakan saklar dimana dua buah MOS dikendalikan oleh dua bentuk
gelombang φ1 dan φ2 yang memiliki fase yang berbeda dengan frekuensi yang
sama. Keduanya tidak saling tumpang tindih (non-overlap). Bila φ1 on maka φ2
off.Dan sebaliknya bila φ2 on maka φ1 off. Oleh karena itu antara titik 1dan titik 2
tidak terjadi hubungan langsung. Saat saklar pertama terhubung maka saklar kedua
terbuka dan sebaliknya. Sehingga saklar ini dinamakan single pole double throw.
Aksi penyaklaran dapat dilihat pada gambar 2.11. Saklar ini kemudian
diimplementasikan dengan dua buah saklar SPST yang dioperasikan dengan clock
dua fasa.
CC
φ1 φ2
a.
1 2
=C 1’ . 2’
b.
23
1
21
C
’ 2
c.
Gambar 2.11. saklar SPDT
2.5.2.3.Saklar DPDT
Saklar ini dikembangkan dengan menggunakan saklar MOS SPST seperti
pada gambar 2.12.Dengan dua tegangan Clk φ1 dan φ2 yang dihubungi seperti
pada gambar a maka didapatkan saklar dua kutub dua posisi ( DPDT = Dual Pole
Dual Throw).
Untuk penerapan saklar seperti ini ditunjukan dengan gambar c dan d . Pada gambar
c , saat saklar menutup pada posisi a, kemudian capasitor dipindahkan pada posisi b,
maka V2 = via – vib. Jika vib = 0 dan via = V1 seperti pada gambar 2.12.d, maka V2
= vi , atau sebuah pembalik telah dibentuk yaitu keluaran adalah negatif
masukannya.
φ1 φ2
=c
φ1 φ2
24
1
2
3
4
C
Via
Vib
V2 C
B c
Via
Vib
V2 C
d.
Gambar 2.12. Saklar DPDT dan penerapannya.
2.5.3.Dasar Kapasitor tersaklar.
Kapasitor tersaklar ini berfungsi sebagai pengganti resistor. Untai kapasitor
tersaklar dibangun oleh op-Amp, saklar MOS dan kapasitor yang nilai kapasitansnya
kecil. Frekuensi kutub dan frekuensi nol dari untai kapasitor tersaklar dapat
dikendalikan dari luar melalui frekuensi clock.
Untuk kapasitor tersaklar dapat dilihat pada gambar 2.13 berikut ini:
ts
S1
S2
S1
S2
t
C
a b.
Gambar 2.13 . Untai dasar kapasitor tersaklar.
25
Saklar sinkronisasi s1 dan s2 membuka dan menutup setiap setengah siklus dari
interval clock Tc dan secara periodik memuati dan melucuti muatan pada kapasitor.
Untuk susunan ini akan berfungsi sebagai resistor, maka anggapan berikut ini harus
dipenuhi :
1. Pada suatu saat tertentu hanya ada satu saklar yang tertutup,
kedua saklar tak pernah tertutup secara serentak.
2. Selang waktu selama kedua saklar tidak tertutup sangat singkat
dibandingkan dengan periode detak Tc.
3. Apabila s1 tertutup, kapasitor memuati secara cepat tegangan
isyarat masukan Vs.
4. Apabila s2 tertutup, kapasitor segera melucuti muatan ke
ground.
Selama interval s1 tertutup,muatan kapasitor mencapai nilai
q = C Vs................................................................................( 2 – 19 )
Muatan ini secara lengkap dilucuti ke ground ketika s2 tertutup. Dalam satu
interval clock Tc muatan keseluruhan akibat tegangan Vs adalah :
Tc
CVstq=
ΔΔ .............................. ............................................( 2 – 20 )
Muatan ini harus secara terus menerus disuplay ke kapasitor dengan sumber
Vs, karena muatan dilucuti ke ground setelah setiap siklus clock, maka aliran
26
muatan yang kontinyu dari Vs arus tunak (steady ) yang memiliki rerata
sama dengan:
tc
CVstq
ts1)1(i
tc
o
=ΔΔ
= ∫ ..........................................................( 2 – 21 )
2.5.4. Operasi analog dari kapasitor tersaklar.
Operasi analog yang dipakai untuk penerapan kapasitor tersaklar
ada empat operasi analog tegangan meliputi penjumlahan, pengurangan ,
perkalian dan pengintegralan.
Berikut ini untai analog yang memakai komponen resistor kapasitor,
dan penguat operasi beserta dengan operasi kapasitor tersaklar dari masing-
masing untai :
a. Untai integrator pembalik.
Untai integrator pembalik ditunjukan pada gambar 2.14 berikut ini :
Vi V2
- R1
C2
V 1
V2
+
-
C R
C2
a. b.
Gambar 2.14. Untai integrator analog dan dengan kapasitor tersaklar.
Dari gambar 2.14 di atas didapatkan fungsi alih integrator
27
s)C(R1
1V2V
21−= ...................................................................... ..( 2 - 22 )
Untai integrator dengan kapasitor tersaklar didapatkan dengan
menggantikan R1 =RC1 di mana RC1= 1 / ( Fclk CR ) sehingga
didapatkan fungsi alih :
s)(CFclkC
1V2V
2
R−= ...........................................................................( 2 - 23 )
Kedua rangkaian pada gambar 2.14 di atas merupakan untai pembalik
dan keduanya menunjukan suatu integrator. Hal yang penting dari
persamaan terakhir ialah terdapatnya perbandingan CR / C2. Dalam
teknologi M0S, bentuk kapasitor dapat dikendalikan dengan akurat.Oleh
karenanya perbandingan kapasitansi dapat direalisasikan secara akurat.
b. Integrator pembalik untuk dua masukan.
Jika diinginkan penjumlahan dua tegangan yang diintegralkan secara
bersama-sama maka dapat digunakan untai seperti pada gambar 2.15
yakni dengan pemasangan dua buah kapasitor tersaklar untuk masing-
masing resistor.
Vo
V2
V1
+
-R1
R0 C2
V2
V0
V1
Co
C1
C2
a. b.
Gambar 2.15. integrator dua masukan.
28
Dari gambar 2.15. didapatkan hubungan :
s)C(R
1Vs)C(R
0V2V2120
−−
= ..............................................…( 2 – 24 )
Sedangkan untuk untai dengan kapasitor tersaklar didapatkan hubungan
sebagai berikut :
sC
)VC0Vfclk(C2V2
110 +−= ...........................................( 2 – 25 )
Jika Co = C1 = C , maka :
sC
CFclk1)V0(V2V2
+−= ................................................( 2 - 26 )
Sehingga menghasilkan untai pembalik yang menjumlahkan dua
masukan dan mengalikannya dengan suatu konstanta.
c. Integrator tak membalik.
Untai integrator tak membalik ditunjukan pada gambar 2.16 berikut
ini.
V2
V1
+
-
2C2
R1
R1
R1
R1
V2
V1 +
-
C2
C1
a. b.
Gambar 2.16. Integrator tak membalik
29
Fungsi alih dari gambar 2.16 adalah :
sCR
11V2V
21= ......................................................................( 2 – 27 )
Untai kapasitor tersaklar yang bersesuaian ditunjukan pada gambar b,
yang merupakan kombinasi dari integrator pembalik dan susunan
penyaklaran pembalik. Fungsi alihnya :
sC
FclkC1V2V
2
1= .....................................................................( 2 – 28 )
d. Integrator tak membalik untuk masukan beda.
Dengan adanya dua masukan Vo dan V1 pada gambar 2.18. berikut:
V0
V1
V2+
-
R1
R1
C2
C2
V 0
V1 V2 +
-
1
C2
C1
a. b.
Gambar 2.18. Integrator tak membalik dua masukan beda
maka dapat dituliskan hubungannya sebagai berikut :
sC
FclkVo)1(VVo2
−= ................................................................…..( 2 – 29 )
Semua untai di atas dapat dipakai untuk operasi realisasi tapis dengan kapasitor
tersaklar, dimana resistor dapat direalisasikan dengan saklar MOS dan kapasitor.
BAB III.
PERANCANGAN TAPIS KAPASITOR TERSAKLAR.
Dalam perancangan tapis pelewat rendah dengan kapasitor tersaklar ini
membutuhkan frekuensi detak yang berfungsi mengaktifkan saklar- saklar MOS
yang diperlukan. Frekuensi detak ini menentukan watak tapis dengan kapasitor
tersaklar.
3.1. Pembangkit detak dua fase non overlap.
Untai frekuensi detak dalam penyaklaran MOS berupa pembangkit detak
dua fase yang tidak saling tumpang tindih ( non-overlap ). Untuk mendapatkan
detak yang non overlap digunakan rangkaian seperti yang ditunjukan pada gambar
3.1. di bawah ini : +-
30
Φ1
Q1 s1
φ2 D2R1
C
R
s2R2
+
Q1
Qf in
φ1 Φ2D1 Q2 Nn
φφφ1111
+
G
Gam
bGar
ww1 φ
+++ ++====Gambar 3.1.a. Untai pembangkit detak dua fase non-overlap
3.1.
f in
φ1
φ2
3.1.b. Bentuk gelombang penyaklaran.
31
Keluaran rangkaian ini berupa fase φ1 dan φ2, yang tidak saling tumpang tindih.
Frekuensi isyarat keluaran besarnya adalah setengah dari ferekuensi masukan . Lebar
sela φ1 dan φ2 ditentukan oleh konstanta waktu RC yang terdapat pada flip-flop
pertama dari gambar 3.1.b.
Untuk mengaktifkan saklar-saklar MOS ada batas-batas frekuensi penyaklaran.
Dalam realisasi tapis pelewat rendah dengan kapasitor tersaklar dipakai saklar CMOS
4016 yang memiliki RON sekitar 200Ω dan penguat operasi yang dipergunakan adalah
LF 353N. Frekuensi penyaklaran maksimum ditentukan sebesar 500Khz.
Untuk batas bawahnya diambil frekuensi penyaklaran minimum sebesar 10 Khz
3.2.Untai Tapis pelewat rendah dengan kapasitor tersaklar.
Untai tapis pelewat rendah yang akan dimplementasikan adalah untai tapis dengan
orde tiga dimana nilai resistornya akan diganti dengan kapasitor tersaklar.
Rangkaian yang membentuk orde 3 terdiri dari bagian orde 1 dan diikuti orde 2.
Watak alih untai tapis ini merupakan perkalian dari masing-masing kaskade
pembentuk tapis.
1. Bagian Orde 1 :
V in
V o u t
C R C
+
-
gambar 3.3. Tapis pelewat rendah orde 1 dengan kapasitor tersaklar.
Dari gambar 3.3. maka watak alih tapis ini adalah :
32
CFclkCs
CFclkC
RC1s
RC1
)s(TR
R
+=
+= ……………………………… ( 3 - 1 )
Dengan nilai frekuensi pusat sebesar :
CFclkCo R=ω …………………………………………….( 3 – 2 )
2.Bagian orde 2:
Vi Vo +
CR1CR2C
1C2
Gambar 3.3. Tapis pelewat rendah orde 2 dengan kapasitor tersaklar
Dari gambar 3.3. maka watak alih orde 2 adalah :
21
22R1R
12R1R
2R1R2
21
22R1R
CCFclkCCs
FclkCCCCs
CCFclkCC
T(s)++ ⎥⎦
⎤⎢⎣⎡
=
C
……………………….…..( 3 – 3 )
Frekuensi pusatnya adalah :
21
2R1R
CCCCFclkωo= ……………………………………..……….( 3 - 4 )
Apabila diambil nilai ternormalisasi, yakni dengan membuat ωo = 1, serta nilai
33
Resistornya R1 = R2 akan didapatkan hubungan seperti berikut ini :
FclkR1
RCRC1
21== ………………………………………..……….….( 3 - 5 )
Q2C1C
2
1 == ……………………………………………………..……( 3- 6 )
Dengan mengetahui pusat ωo dari perancangan serta nilai Q ( untuk n= 2 = 0,7071 ),
serta nilai kapasitansi pengganti R1 dan R2 yaitu CR1 = CR2 = CR, maka nilai-nilai
pada untai kapasitor tersaklar selanjutnya dapat ditentukan dari persamaan-persamaan
)k(k
Q2Cfm
1 = ……………………………………………..…..…..……( 3 – 7 )
fmfm
2 kk21
)kQk(21C == ……………………..………..………..…( 3 - 8 )
Dengan :
Kf = ω, dan FclkC1k
R
m =
3.) Untuk orde 3:
Vi Vo +
-
+
-
CR1 C1
CR2 C2 CR3 C3
Gambar 3.4. Tapis pelewat rendah orde 3 dengan kapasitor tersaklar
34
Watak alih orde 3 adalah perkalian dari masing-masing pembentuk kaskade:
⎥⎥⎥⎥⎥⎥
⎦
⎤
⎢⎢⎢⎢⎢⎢
⎣
⎡
+⎥⎥⎦
⎤
⎢⎢⎣
⎡+
×
⎥⎥⎥⎥
⎦
⎤
⎢⎢⎢⎢
⎣
⎡
+=
32
23R2R
232
3R2R2
32
23R2R
1
1R
1
1R
CCFclkCC
FclkCRCRCCCs
CCFclkCC
CFclkCs
CFclkC
T(s) ……………....(3 – 9 )
3.3.Nilai dari untai tapis kapasitor tersaklar.
Sesuai dengan batasan masalah yang telah disebutkan bahwa untai yang digunakan
adalah untai tapis pelewat rendah orde 3 dimana nilai resistornya diganti dengan nilai
kapasitor tersaklar maka nilai yang dicari adalah untuk orde 3.dengan menggunakan
persamaan pada orde 3 maka kita mendapatkan nilainya sebagai berikut : Dengan
nilai Frekuensi pusat ( Fc) = 5 Khz dan Frekuensi penyaklaran ( Fclk ) = 150 Khz dan nilai
CR yang telah ditentukan sebesar 47 pF maka :
CR1=CR2=CR3 = 47pF
Q1 = 0,5
ωoFclkCC R
1 = …………….…………………………………..( 3 – 10 )
pF224Khz)π(52
Khz)pF)(150(47C1 ==
Q2= 1
ωo
FclkQC2C R2 = ………………..…………………….( 3 – 11 )
pF449Khz)π(52
Khz)pF)(150(2)(1)(47C 2 ==
35
oQω2
FclkCC R3 = ………………………………………..…….( 3 – 12 )
pF112Khz)5π(2)(1)(2Khz)pF)(150(47C 3 ==
Setelah mendapatkan nilai-nilai nya maka rangkaian orde 3 nya adalah sebagai berikut :
Vi Vo +
-
+
-
47Pf 224Pf
47Pf 449Pf 47Pf 112Pf
BAB IV
DATA PENGAMATAN DAN PEMBAHASAN
Salah satu watak tapis yang akan diamati adalah tanggapan frekuensi tapis.
Tanggapan frekuensi tapis dinyatakan dalam besaran yang merupakan
perbandingan tegangan isyarat keluaran tapis dengan tegangan isyarat masukan
tapis sebagai fungsi frekuensi isyarat.
Isyarat keluaran dengan isyarat masukan dilakukan dengan memberikan
isyarat masukan yang telah diketahui. Untuk mengetahui watak tapis yang lebih
baik jangkauan frekuensi pengamatan 50 Kz atau lebih. Dari nilai yang diperoleh
dilakukan perbandingan antara nilai-nilai amplitudo keluaran dengan masukan .
Tanggapan akan bernilai positif bila amplitudo keluaran lebih besar dari
amplitudo masukan, bernilai nol bila masukan sama dengan keluaran, dan bernilai
negatif bila keluaran lebih kecil dari masukan. Setelah mendapatkan besarnya
tanggapan untuk tiap frekuensi, maka agar dapat mengetahui kurva tanggapan
tapis maka perlu diberikan grfafik hubungan antara besar peroleh dengan
frekuensi.
Untuk mengetahui tanggapan tapis secara langsung dapat dilakukan
dengan menguji untai yang telah dibuat dengan menggunakan analisa spektrum,
yang dapat menampilkan tanggapan frekuensi dari tapis yang diuji.
Dalam pengamatan untuk tanggapan frekuensi tapis pelewat rendah
tercantum dalam tabel 4.1
36
37
Untuk membandingkan tanggapan yang telah direalisasi dengan tapis analog
maka perlu diketahui watak tapis teoritis, dengan menghitung nilai tanggapan teoritis
untuk frekuensi isyarat yang sesuai dengan frekuensi pengamatan dengan menggunakan
persamaan sebagai berikut :
⎥⎥⎦
⎤
⎢⎢⎣
⎡
+=
n2n(f/fo)11log20(f)At ………………………………………………….. ( 4 – 1 )
Atn (f ) adalah tanggapan dalam dB, f adalah frekuensi isyarat dalam Hz, Fc adalah
frekuensi cuttoff dan n adalah orde penapis, sehingga untuk tapis pelewat rendah,
persamaanya adalah :
⎥⎥⎦
⎤
⎢⎢⎣
⎡
+=
n6n)5000(f/1
1log20(f)At ………………………………………………….( 4 –2 )
4.1. Pengamatan
Dari pengamatan pada alat dengan fclk sebesar 150Khz sebesar 150 Khz dan
Vi=8 vp didapatkan hasil keluaran ( Vo ) yang terdapat pada tabel 4.1. Dengan diketahui
Vo maka didapatkan penguatan : )log(20)(ViVofA =
Data tapis teoritis untuk orde tiga dapat dilihat pada tabel 4.1.berikut
38
TABEL 4-1.
LPF = 3 Fclk = 150 Khz, Vi = 8Vp
Frekuensi(Hz) Vo(V) A(dB) At(dB) 10 8,000 0,000 0,000 20 8,000 0,000 0,000 100 8,000 0,000 0,000 500 8,000 0,000 0,003 1000 7,8000 -2,2199 -0,008 1500 7,8000 -2,2199 -0,0032 2000 7,800 -2,2199 -0,0673 2500 7,700 -0,5605 -0,1980 3000 7,600 -0,3329 -0,4831 3500 7,3000 -0.7950 -1,0111 4000 5,6000 -3,0980 -3,0103 5000 4,800 -4,4360 -6,0054 6000 3,650 -6,8150 -9,3093 7000 3,070 -8,3190 -10,9309 8000 2,650 --9,5960 -12,4986 9000 1,116 -17,1085 -15,4422 10000 0,870 -19,2714 -18,1291 12000 0,593 -22,600 -22,8385 15000 0,380 -26,4600 -28,6332, 20000 0,173 -33,300 -36,1274 3000 O,o70 -41,1590 -46,6892 5000 0,028 -49,1180 -60,000
39
4.2.Pembahasan
Dari data yang diperoleh adanya perbedaan tanggapan tapis yang terealisasi
dengan tanggapan tapis teoritis. Hal ini disebabkan karena adanya hambatan ON pada
saklar yang dipakai dalam realisasi tapis, akan menyebabkan penambahan nilai hambatan
eqivalen kapasitor tersaklar. Bila Ron sama dengan nol, kapasitor akan termuati dengan
cepat setelah kapasitor terhubung dengan sumber tegangan masukan , sehingga tegangan
pafda kapasitor akan sama dengan tegangan masukan . Tetapi adanya hambatan Ron
menyebabkan kenaikan hambatan eqivalen dari kapasitor tersaklar, akibatnya dapat
menggeser frekuensi pancung yang telah dirancang.
Nilai hambatan eqivalen dari kapasitor tersaklar ditentukan oleh besarnya
frekuensi penyaklaran, dengan hubungan RfclkC
q 1Re = . Adanya pengandaian bahwa
isyarat yang diproses dalam tapis merupakan isyarat analog, yang pada kenyataaannya
terjadi proses pencuplikan isyarat, dapat menyebabkan suatu kesalaan antara teoritis
dengan hasil tapis praktis.
Pada hasil rancangan, untai dengan kapasitor tersaklar terdapat adanya perbedaan
dengan teoritisnya, karena perancangan didasarkan pada untai tapis analog.
BAV
PENUTUP
Tapis dalam pengolahan isyarat listrik memiliki arti mengambil
suatukomponenfrekuensi tertentu dari isyarat dan menolak komponen frekuensi lain.
TapisButterworth adalah tapis yang memiliki tanggapan datarsecara maksimal
pada jalur lewat. Sebuah hambatan dapat diganti dengan menggunakan kapasitor
tersaklar dengan RfclkC
q 1Re = dengan fclk adalahfrekuensi clock dan Cr adalah
kapasitor tersaklar dan Req adalah resistansi.
Perancangan tapis Butterworth dengan menggunakan kapasitor tersaklar bisa
dilakukan dengan terlebih dahulu merancang untai analognya dan kemudian
merealisasikan ke dalam untai kapasitor tersaklar dengan menggantikan resistor dengan
kapasitor tersaklar.
Beberapa hal yang dapat menyebabkan kesalahan watak tapis hasil perancangan
jika dibandingkan dengan hasil perhitungan antara lain: adanya nilai pendekatan yang
ditetapkan pada saat perhitungan.
40
DAFTAR PUSTAKA
Eko Putranto, Afgianto, Penapis Aktif Elektronika: Teori dan Praktek, C.V.Gava
Media Yogyakarta, 2002
Franco, S., Design with Operational Amplifier and Analog Integrated Circuit, Mc
Graw Hill Book Co., Singapore, 1998
Parker, S P., Mc Graw Hill Concise Encyclopedia of science and Technology, Mc
Graw Hill, Inc., New York, 1984
Http://www.google.com
Http://www.Panorama.net
LF353Wide Bandwidth Dual JFET Input Operational AmplifierGeneral DescriptionThese devices are low cost, high speed, dual JFET inputoperational amplifiers with an internally trimmed input offsetvoltage (BI-FET II™ technology). They require low supplycurrent yet maintain a large gain bandwidth product and fastslew rate. In addition, well matched high voltage JFET inputdevices provide very low input bias and offset currents. TheLF353 is pin compatible with the standard LM1558 allowingdesigners to immediately upgrade the overall performance ofexisting LM1558 and LM358 designs.
These amplifiers may be used in applications such as highspeed integrators, fast D/A converters, sample and holdcircuits and many other circuits requiring low input offsetvoltage, low input bias current, high input impedance, highslew rate and wide bandwidth. The devices also exhibit lownoise and offset voltage drift.
Featuresn Internally trimmed offset voltage: 10 mVn Low input bias current: 50pAn Low input noise voltage: 25 nV/√Hzn Low input noise current: 0.01 pA/√Hzn Wide gain bandwidth: 4 MHzn High slew rate: 13 V/µsn Low supply current: 3.6 mAn High input impedance: 1012Ωn Low total harmonic distortion : ≤0.02%n Low 1/f noise corner: 50 Hzn Fast settling time to 0.01%: 2 µs
Typical Connection
00564914
Simplified Schematic1/2 Dual
00564916
Connection DiagramDual-In-Line Package
00564917
Top ViewOrder Number LF353M, LF353MX or LF353N
See NS Package Number M08A or N08E
BI-FET II™ is a trademark of National Semiconductor Corporation.
December 2003LF353
Wide
Bandw
idthD
ualJFET
InputO
perationalAm
plifier
© 2003 National Semiconductor Corporation DS005649 www.national.com
Absolute Maximum Ratings (Note 1)
If Military/Aerospace specified devices are required,please contact the National Semiconductor Sales Office/Distributors for availability and specifications.
Supply Voltage ±18V
Power Dissipation (Note 2)
Operating Temperature Range 0˚C to +70˚C
Tj(MAX) 150˚C
Differential Input Voltage ±30V
Input Voltage Range (Note 3) ±15V
Output Short Circuit Duration Continuous
Storage Temperature Range −65˚C to +150˚C
Lead Temp. (Soldering, 10 sec.) 260˚C
Soldering InformationDual-In-Line Package
Soldering (10 sec.) 260˚C
Small Outline Package
Vapor Phase (60 sec.) 215˚C
Infrared (15 sec.) 220˚C
See AN-450 “Surface Mounting Methods and Their Effecton Product Reliability” for other methods of solderingsurface mount devices.
ESD Tolerance (Note 8) 1000V
θJA M Package TBD
Note 1: Absolute Maximum Ratings indicate limits beyond which damage tothe device may occur. Operating ratings indicate conditions for which thedevice is functional, but do not guarantee specific performance limits. Elec-trical Characteristics state DC and AC electrical specifications under particu-lar test conditions which guarantee specific performance limits. This assumesthat the device is within the Operating Ratings. Specifications are not guar-anteed for parameters where no limit is given, however, the typical value is agood indication of device performance.
DC Electrical Characteristics(Note 5)
Symbol Parameter Conditions LF353 Units
MIn Typ Max
VOS Input Offset Voltage RS=10kΩ, TA=25˚C 5 10 mV
Over Temperature 13 mV
∆VOS/∆T Average TC of Input Offset Voltage RS=10 kΩ 10 µV/˚C
IOS Input Offset Current Tj=25˚C, (Notes 5, 6) 25 100 pA
Tj≤70˚C 4 nA
IB Input Bias Current Tj=25˚C, (Notes 5, 6) 50 200 pA
Tj≤70˚C 8 nA
RIN Input Resistance Tj=25˚C 1012 ΩAVOL Large Signal Voltage Gain VS=±15V, TA=25˚C 25 100 V/mV
VO=±10V, RL=2 kΩOver Temperature 15 V/mV
VO Output Voltage Swing VS=±15V, RL=10kΩ ±12 ±13.5 V
VCM Input Common-Mode Voltage VS=±15V ±11 +15 V
Range −12 V
CMRR Common-Mode Rejection Ratio RS≤ 10kΩ 70 100 dB
PSRR Supply Voltage Rejection Ratio (Note 7) 70 100 dB
IS Supply Current 3.6 6.5 mA
AC Electrical Characteristics(Note 5)
Symbol Parameter Conditions LF353 Units
Min Typ Max
Amplifier to Amplifier Coupling TA=25˚C, f=1 Hz−20 kHz −120 dB
(Input Referred)
SR Slew Rate VS=±15V, TA=25˚C 8.0 13 V/µs
GBW Gain Bandwidth Product VS=±15V, TA=25˚C 2.7 4 MHz
en Equivalent Input Noise Voltage TA=25˚C, RS=100Ω, 16
f=1000 Hz
in Equivalent Input Noise Current Tj=25˚C, f=1000 Hz 0.01
LF35
3
www.national.com 2
AC Electrical Characteristics (Continued)(Note 5)
Symbol Parameter Conditions LF353 Units
Min Typ Max
THD Total Harmonic Distortion AV=+10, RL=10k,VO=20Vp−p,BW=20 Hz-20 kHz
<0.02 %
Note 2: For operating at elevated temperatures, the device must be derated based on a thermal resistance of 115˚C/W typ junction to ambient for the N package,and 158˚C/W typ junction to ambient for the H package.
Note 3: Unless otherwise specified the absolute maximum negative input voltage is equal to the negative power supply voltage.
Note 4: The power dissipation limit, however, cannot be exceeded.
Note 5: These specifications apply for VS=±15V and 0˚C≤TA≤+70˚C. VOS, IBand IOS are measured at VCM=0.
Note 6: The input bias currents are junction leakage currents which approximately double for every 10˚C increase in the junction temperature, Tj. Due to the limitedproduction test time, the input bias currents measured are correlated to junction temperature. In normal operation the junction temperature rises above the ambienttemperature as a result of internal power dissipation, PD. Tj=TA+θjA PD where θjA is the thermal resistance from junction to ambient. Use of a heat sink isrecommended if input bias current is to be kept to a minimum.
Note 7: Supply voltage rejection ratio is measured for both supply magnitudes increasing or decreasing simultaneously in accordance with common practice. VS= ±6V to ±15V.
Note 8: Human body model, 1.5 kΩ in series with 100 pF.
Typical Performance CharacteristicsInput Bias Current Input Bias Current
0056491800564919
Supply Current Positive Common-Mode Input Voltage Limit
0056492000564921
LF353
www.national.com3
Typical Performance Characteristics (Continued)
Negative Common-Mode Input Voltage Limit Positive Current Limit
00564922 00564923
Negative Current Limit Voltage Swing
00564924 00564925
Output Voltage Swing Gain Bandwidth
00564926 00564927
LF35
3
www.national.com 4
Typical Performance Characteristics (Continued)
Bode Plot Slew Rate
00564928 00564929
Distortion vs. Frequency Undistorted Output Voltage Swing
0056493000564931
Open Loop Frequency Response Common-Mode Rejection Ratio
00564932 00564933
LF353
www.national.com5
Typical Performance Characteristics (Continued)
Power Supply Rejection Ratio Equivalent Input Noise Voltage
0056493400564935
Open Loop Voltage Gain (V/V) Output Impedance
00564936 00564937
Inverter Settling Time
00564938
LF35
3
www.national.com 6
Pulse ResponseSmall Signaling Inverting
00564904
Large Signal Inverting
00564906
Small Signal Non-Inverting
00564905
Large Signal Non-Inverting
00564907
Current Limit (RL = 100Ω)
00564908
Application HintsThese devices are op amps with an internally trimmed inputoffset voltage and JFET input devices (BI-FET II). TheseJFETs have large reverse breakdown voltages from gate tosource and drain eliminating the need for clamps across theinputs. Therefore, large differential input voltages can easilybe accommodated without a large increase in input current.The maximum differential input voltage is independent of the
supply voltages. However, neither of the input voltagesshould be allowed to exceed the negative supply as this willcause large currents to flow which can result in a destroyedunit.
Exceeding the negative common-mode limit on either inputwill force the output to a high state, potentially causing areversal of phase to the output. Exceeding the negativecommon-mode limit on both inputs will force the amplifieroutput to a high state. In neither case does a latch occur
LF353
www.national.com7
Application Hints (Continued)
since raising the input back within the common-mode rangeagain puts the input stage and thus the amplifier in a normaloperating mode.
Exceeding the positive common-mode limit on a single inputwill not change the phase of the output; however, if bothinputs exceed the limit, the output of the amplifier will beforced to a high state.
The amplifiers will operate with a common-mode input volt-age equal to the positive supply; however, the gain band-width and slew rate may be decreased in this condition.When the negative common-mode voltage swings to within3V of the negative supply, an increase in input offset voltagemay occur.
Each amplifier is individually biased by a zener referencewhich allows normal circuit operation on ±6V power sup-plies. Supply voltages less than these may result in lowergain bandwidth and slew rate.
The amplifiers will drive a 2 kΩ load resistance to ±10V overthe full temperature range of 0˚C to +70˚C. If the amplifier isforced to drive heavier load currents, however, an increasein input offset voltage may occur on the negative voltageswing and finally reach an active current limit on both posi-tive and negative swings.
Precautions should be taken to ensure that the power supplyfor the integrated circuit never becomes reversed in polarity
or that the unit is not inadvertently installed backwards in asocket as an unlimited current surge through the resultingforward diode within the IC could cause fusing of the internalconductors and result in a destroyed unit.
As with most amplifiers, care should be taken with leaddress, component placement and supply decoupling in orderto ensure stability. For example, resistors from the output toan input should be placed with the body close to the input tominimize “pick-up” and maximize the frequency of the feed-back pole by minimizing the capacitance from the input toground.
A feedback pole is created when the feedback around anyamplifier is resistive. The parallel resistance and capacitancefrom the input of the device (usually the inverting input) to ACground set the frequency of the pole. In many instances thefrequency of this pole is much greater than the expected 3dB frequency of the closed loop gain and consequently thereis negligible effect on stability margin. However, if the feed-back pole is less than approximately 6 times the expected 3dB frequency a lead capacitor should be placed from theoutput to the input of the op amp. The value of the addedcapacitor should be such that the RC time constant of thiscapacitor and the resistance it parallels is greater than orequal to the original feedback pole time constant.
Detailed Schematic
00564909
LF35
3
www.national.com 8
Typical ApplicationsThree-Band Active Tone Control
00564939
00564940
Note 1: All controls flat.
Note 2: Bass and treble boost, mid flat.
Note 3: Bass and treble cut, mid flat.
Note 4: Mid boost, bass and treble flat.
Note 5: Mid cut, bass and treble flat.
• All potentiometers are linear taper
• Use the LF347 Quad for stereo applications
LF353
www.national.com9
Typical Applications (Continued)
Improved CMRR Instrumentation Amplifier
00564941
Fourth Order Low Pass Butterworth Filter
00564942
LF35
3
www.national.com 10
Typical Applications (Continued)
Fourth Order High Pass Butterworth Filter
00564943
LF353
www.national.com11
Typical Applications (Continued)
Ohms to Volts Converter
00564944
LF35
3
www.national.com 12
Physical Dimensions inches (millimeters) unless otherwise noted
Order Number LF353M or LF353MXNS Package Number M08A
Molded Dual-In-Line PackageOrder Number LF353N
NS Package N08E
LF353
www.national.com13
Notes
LIFE SUPPORT POLICY
NATIONAL’S PRODUCTS ARE NOT AUTHORIZED FOR USE AS CRITICAL COMPONENTS IN LIFE SUPPORTDEVICES OR SYSTEMS WITHOUT THE EXPRESS WRITTEN APPROVAL OF THE PRESIDENT AND GENERALCOUNSEL OF NATIONAL SEMICONDUCTOR CORPORATION. As used herein:
1. Life support devices or systems are devices orsystems which, (a) are intended for surgical implantinto the body, or (b) support or sustain life, andwhose failure to perform when properly used inaccordance with instructions for use provided in thelabeling, can be reasonably expected to result in asignificant injury to the user.
2. A critical component is any component of a lifesupport device or system whose failure to performcan be reasonably expected to cause the failure ofthe life support device or system, or to affect itssafety or effectiveness.
BANNED SUBSTANCE COMPLIANCE
National Semiconductor certifies that the products and packing materials meet the provisions of the Customer ProductsStewardship Specification (CSP-9-111C2) and the Banned Substances and Materials of Interest Specification(CSP-9-111S2) and contain no ‘‘Banned Substances’’ as defined in CSP-9-111S2.
National SemiconductorAmericas CustomerSupport CenterEmail: [email protected]: 1-800-272-9959
National SemiconductorEurope Customer Support Center
Fax: +49 (0) 180-530 85 86Email: [email protected]
Deutsch Tel: +49 (0) 69 9508 6208English Tel: +44 (0) 870 24 0 2171Français Tel: +33 (0) 1 41 91 8790
National SemiconductorAsia Pacific CustomerSupport CenterEmail: [email protected]
National SemiconductorJapan Customer Support CenterFax: 81-3-5639-7507Email: [email protected]: 81-3-5639-7560
www.national.com
LF35
3W
ide
Ban
dwid
thD
ualJ
FET
Inpu
tO
pera
tiona
lAm
plifi
er
National does not assume any responsibility for use of any circuitry described, no circuit patent licenses are implied and National reserves the right at any time without notice to change said circuitry and specifications.
CAUTION: These devices are sensitive to electrostatic discharge. Users should follow proper I.C. Handling Procedures.
Copyright © Harris Corporation 19927-62
S E M I C O N D U C T O R CD4013BMSCMOS Dual ‘D’-Type Flip-Flop
Pinout
Functional Diagram
Q1
Q1
CLOCK 1
RESET 1
D1
SET 1
VSS
VDD
Q2
Q2
CLOCK 2
RESET 2
D2
SET 2
1
2
3
4
5
6
7
14
13
12
11
10
9
8
F/F1
F/F2
2Q1
Q1
12
13Q2
Q2
VSS
7
RESET 210
11CLOCK 2
D29
SET 28
RESET 14
CLOCK 13
D15
6SET 1
VDD
14
1
Features• High-Voltage Type (20V Rating)
• Set-Reset Capability
• Static Flip-Flop Operation - Retains State IndefinitelyWith Clock Level Either “High” Or “Low”
• Medium-Speed Operation - 16 MHz (typ.) Clock ToggleRate at 10V
• Standardized Symmetrical Output Characteristics
• 100% Tested for Quiescent Current at 20V
• Maximum Input Current of 1 µA at 18V Over Full Pack-age Temperature Range; 100nA at 18V and +25 oC
• Noise Margin (Over Full Package Temperature Range):- 1V at VDD = 5V- 2V at VDD = 10V- 2.5V at VDD = 15V
• 5V, 10V and 15V Parametric Ratings
• Meets All Requirements of JEDEC Tentative StandardNo. 13B, “Standard Specifications for Description of‘B’ Series CMOS Devices”
Applications• Registers
• Counters
• Control Circuits
DescriptionCD4013BMS consists of two identical, independent datatype flip-flops. Each flip-flop has independent data, set,reset, and clock inputs and Q and Q outputs. These devicescan be used for shift register applications, and, byconnecting Q output to the data input, for counter and toggleapplications. The logic level present at the D input istransferred to the Q output during the positive goingtransition of the clock pulse. Setting or resetting isindependent of the clock and is accomplished by a high levelon the set or reset line, respectively.
The CD4013BMS is supplied in these 14 lead outline pack-ages:
Braze Seal DIP H4Q
Frit Seal DIP H1B
Ceramic Flatpack H3W
November 1994
File Number 3080
7-63
Specifications CD4013BMS
Absolute Maximum Ratings Reliability InformationDC Supply Voltage Range, (VDD) . . . . . . . . . . . . . . . -0.5V to +20V
(Voltage Referenced to VSS Terminals)Input Voltage Range, All Inputs . . . . . . . . . . . . .-0.5V to VDD +0.5VDC Input Current, Any One Input . . . . . . . . . . . . . . . . . . . . . . . .±10mAOperating Temperature Range. . . . . . . . . . . . . . . . -55oC to +125oC
Package Types D, F, K, HStorage Temperature Range (TSTG) . . . . . . . . . . . -65oC to +150oCLead Temperature (During Soldering) . . . . . . . . . . . . . . . . . +265oC
At Distance 1/16 ± 1/32 Inch (1.59mm ± 0.79mm) from case for10s Maximum
Thermal Resistance . . . . . . . . . . . . . . . . θja θjcCeramic DIP and FRIT Package . . . . . 80oC/W 20oC/WFlatpack Package . . . . . . . . . . . . . . . . 70oC/W 20oC/W
Maximum Package Power Dissipation (PD) at +125oCFor TA = -55oC to +100oC (Package Type D, F, K) . . . . . . 500mWFor TA = +100oC to +125oC (Package Type D, F, K) . . . . .Derate
Linearity at 12mW/oC to 200mWDevice Dissipation per Output Transistor . . . . . . . . . . . . . . . 100mW
For TA = Full Package Temperature Range (All Package Types)Junction Temperature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . +175oC
TABLE 1. DC ELECTRICAL PERFORMANCE CHARACTERISTICS
PARAMETER SYMBOL CONDITIONS (NOTE 1)GROUP A
SUBGROUPS TEMPERATURE
LIMITS
UNITSMIN MAX
Supply Current IDD VDD = 20V, VIN = VDD or GND 1 +25oC - 2 µA
2 +125oC - 200 µA
VDD = 18V, VIN = VDD or GND 3 -55oC - 2 µA
Input Leakage Current IIL VIN = VDD or GND VDD = 20 1 +25oC -100 - nA
2 +125oC -1000 - nA
VDD = 18V 3 -55oC -100 - nA
Input Leakage Current IIH VIN = VDD or GND VDD = 20 1 +25oC - 100 nA
2 +125oC - 1000 nA
VDD = 18V 3 -55oC - 100 nA
Output Voltage VOL15 VDD = 15V, No Load 1, 2, 3 +25oC, +125oC, -55oC - 50 mV
Output Voltage VOH15 VDD = 15V, No Load (Note 3) 1, 2, 3 +25oC, +125oC, -55oC 14.95 - V
Output Current (Sink) IOL5 VDD = 5V, VOUT = 0.4V 1 +25oC 0.53 - mA
Output Current (Sink) IOL10 VDD = 10V, VOUT = 0.5V 1 +25oC 1.4 - mA
Output Current (Sink) IOL15 VDD = 15V, VOUT = 1.5V 1 +25oC 3.5 - mA
Output Current (Source) IOH5A VDD = 5V, VOUT = 4.6V 1 +25oC - -0.53 mA
Output Current (Source) IOH5B VDD = 5V, VOUT = 2.5V 1 +25oC - -1.8 mA
Output Current (Source) IOH10 VDD = 10V, VOUT = 9.5V 1 +25oC - -1.4 mA
Output Current (Source) IOH15 VDD = 15V, VOUT = 13.5V 1 +25oC - -3.5 mA
N Threshold Voltage VNTH VDD = 10V, ISS = -10µA 1 +25oC -2.8 -0.7 V
P Threshold Voltage VPTH VSS = 0V, IDD = 10µA 1 +25oC 0.7 2.8 V
Functional F VDD = 2.8V, VIN = VDD or GND 7 +25oC VOH >VDD/2
VOL <VDD/2
V
VDD = 20V, VIN = VDD or GND 7 +25oC
VDD = 18V, VIN = VDD or GND 8A +125oC
VDD = 3V, VIN = VDD or GND 8B -55oC
Input Voltage Low(Note 2)
VIL VDD = 5V, VOH > 4.5V, VOL < 0.5V 1, 2, 3 +25oC, +125oC, -55oC - 1.5 V
Input Voltage High(Note 2)
VIH VDD = 5V, VOH > 4.5V, VOL < 0.5V 1, 2, 3 +25oC, +125oC, -55oC 3.5 - V
Input Voltage Low(Note 2)
VIL VDD = 15V, VOH > 13.5V,VOL < 1.5V
1, 2, 3 +25oC, +125oC, -55oC - 4 V
Input Voltage High(Note 2)
VIH VDD = 15V, VOH > 13.5V,VOL < 1.5V
1, 2, 3 +25oC, +125oC, -55oC 11 - V
NOTES: 1. All voltages referenced to device GND, 100% testing beingimplemented.
2. Go/No Go test with limits applied to inputs
3. For accuracy, voltage is measured differentially to VDD. Limitis 0.050V max.
7-64
Specifications CD4013BMS
TABLE 2. AC ELECTRICAL PERFORMANCE CHARACTERISTICS
PARAMETER SYMBOL CONDITIONS (NOTE 1, 2)GROUP A
SUBGROUPS TEMPERATURE
LIMITS
UNITSMIN MAX
Propagation Delay Clock to Q, Q
TPHL1TPLH1
VDD = 5V, VIN = VDD or GND 9 +25oC - 300 ns
10, 11 +125oC, -55oC - 405 ns
Propagation DelaySet to Q, Reset to Q
TPHL2 VDD = 5V, VIN = VDD or GND 9 +25oC - 400 ns
10, 11 +125oC, -55oC - 540 ns
Propagation DelaySet to Q, Reset to Q
TPLH2 VDD = 5V, VIN = VDD or GND 9 +25oC - 300 ns
10, 11 +125oC, -55oC - 405 ns
Transition Time Clock to Q, Q
TTHLTTLH
VDD = 5V, VIN = VDD or GND 9 +25oC - 200 ns
10, 11 +125oC, -55oC - 270 ns
Maximum Clock InputFrequency
FCL VDD = 5V, VIN = VDD or GND 9 +25oC 3.5 - MHz
10, 11 +125oC, -55oC 3.5/1.35 - MHz
NOTES:
1. VDD = 5V, CL = 50pF, RL = 200K
2. -55oC and +125oC limits guaranteed, 100% testing being implemented.
TABLE 3. ELECTRICAL PERFORMANCE CHARACTERISTICS
PARAMETER SYMBOL CONDITIONS NOTES TEMPERATURE
LIMITS
UNITSMIN MAX
Supply Current IDD VDD = 5V, VIN = VDD or GND 1, 2 -55oC, +25oC - 1.0 µA
+125oC - 30 µA
VDD = 10V, VIN = VDD or GND 1, 2 -55oC, +25oC - 2.0 µA
+125oC - 60 µA
VDD = 15V, VIN = VDD or GND 1, 2 -55oC, +25oC - 2.0 µA
+125oC - 120 µA
Output Voltage VOL VDD = 5V, No Load 1, 2 +25oC, +125oC,-55oC
- 50 mV
Output Voltage VOL VDD = 10V, No Load 1, 2 +25oC, +125oC,-55oC
- 50 mV
Output Voltage VOH VDD = 5V, No Load 1, 2 +25oC, +125oC,-55oC
4.95 - V
Output Voltage VOH VDD = 10V, No Load 1, 2 +25oC, +125oC,-55oC
9.95 - V
Output Current (Sink) IOL5 VDD = 5V, VOUT = 0.4V 1, 2 +125oC 0.36 - mA
-55oC 0.64 - mA
Output Current (Sink) IOL10 VDD = 10V, VOUT = 0.5V 1, 2 +125oC 0.9 - mA
-55oC 1.6 - mA
Output Current (Sink) IOL15 VDD = 15V, VOUT = 1.5V 1, 2 +125oC 2.4 - mA
-55oC 4.2 - mA
Output Current (Source) IOH5A VDD = 5V, VOUT = 4.6V 1, 2 +125oC - -0.36 mA
-55oC - -0.64 mA
Output Current (Source) IOH5B VDD = 5V, VOUT = 2.5V 1, 2 +125oC - -1.15 mA
-55oC - -1.6 mA
Output Current (Source) IOH10 VDD = 10V, VOUT = 9.5V 1, 2 +125oC - -0.9 mA
-55oC - -4.2 mA
7-65
Specifications CD4013BMS
Output Current (Source) IOH15 VDD =15V, VOUT = 13.5V 1, 2 +125oC - -2.4 mA
-55oC - -4.2 mA
Input Voltage Low VIL VDD = 10V, VOH > 9V, VOL < 1V 1, 2 +25oC, +125oC,-55oC
- 3 V
Input Voltage High VIH VDD = 10V, VOH > 9V, VOL < 1V 1, 2 +25oC, +125oC,-55oC
+7 - V
Propagation Delay Clockto Q, Q
TPHL1TPLH1
VDD = 10V 1, 2, 3 +25oC - 130 ns
VDD = 15V 1, 2, 3 +25oC - 90 ns
Propagation DelaySet to Q Reset to Q
TPHL2 VDD = 10V 1, 2, 3 +25oC - 170 ns
VDD = 15V 1, 2, 3 +25oC - 120 ns
Propagation DelaySet to Q Reset to Q
TPLH2 VDD = 10V 1, 2, 3 +25oC - 130 ns
VDD = 15V 1, 2, 3 +25oC - 90 ns
Transition TimeClock to Q, Q
TTHLTTLH
VDD = 10V 1, 2, 3 +25oC - 100 ns
VDD = 15V 1, 2, 3 +25oC - 80 ns
Maximum Clock InputFrequency
FCL VDD = 10V 1, 2, 3 +25oC 8 - MHz
VDD = 15V 1, 2, 3 +25oC 12 - MHz
Minimum Data SetupTime
TS VDD = 5V 1, 2, 3 +25oC - 40 ns
VDD = 10V 1, 2, 3 +25oC - 20 ns
VDD = 15V 1, 2, 3 +25oC - 15 ns
Minimum Clock PulseWidth
TW VDD = 5V 1, 2, 3 +25oC - 140 ns
VDD = 10V 1, 2, 3 +25oC - 60 ns
VDD = 15V 1, 2, 3 +25oC - 40 ns
Minimum Set or ResetPulse Width
TW VDD = 5V 2, 3 +25oC - 180 ns
VDD = 10V 2, 3 +25oC - 80 ns
VDD = 15V 2, 3 +25oC - 50 ns
Input Capacitance CIN Any Input 1, 2 +25oC - 7.5 pF
NOTES:
1. All voltages referenced to device GND.
2. The parameters listed on Table 3 are controlled via design or process and are not directly tested. These parameters are characterizedon initial design release and upon design changes which would affect these characteristics.
3. CL = 50pF, RL = 200K, Input TR, TF < 20ns.
TABLE 4. POST IRRADIATION ELECTRICAL PERFORMANCE CHARACTERISTICS
PARAMETER SYMBOL CONDITIONS NOTES TEMPERATURE
LIMITS
UNITSMIN MAX
Supply Current IDD VDD = 20V, VIN = VDD or GND 1, 4 +25oC - 7.5 µA
N Threshold Voltage VNTH VDD = 10V, ISS = -10µA 1, 4 +25oC -2.8 -0.2 V
TABLE 3. ELECTRICAL PERFORMANCE CHARACTERISTICS (Continued)
PARAMETER SYMBOL CONDITIONS NOTES TEMPERATURE
LIMITS
UNITSMIN MAX
7-66
Specifications CD4013BMS
N Threshold VoltageDelta
∆VNTH VDD = 10V, ISS = -10µA 1, 4 +25oC - ±1 V
P Threshold Voltage VPTH VSS = 0V, IDD = 10µA 1, 4 +25oC 0.2 2.8 V
P Threshold VoltageDelta
∆VPTH VSS = 0V, IDD = 10µA 1, 4 +25oC - ±1 V
Functional F VDD = 18V, VIN = VDD or GND 1 +25oC VOH >VDD/2
VOL <VDD/2
V
VDD = 3V, VIN = VDD or GND
Propagation Delay Time TPHLTPLH
VDD = 5V 1, 2, 3, 4 +25oC - 1.35 x+25oCLimit
ns
NOTES: 1. All voltages referenced to device GND.
2. CL = 50pF, RL = 200K, Input TR, TF < 20ns.
3. See Table 2 for +25oC limit.
4. Read and Record
TABLE 5. BURN-IN AND LIFE TEST DELTA PARAMETERS +25 OC
PARAMETER SYMBOL DELTA LIMIT
Supply Current - MSI-1 IDD ± 0.2µA
Output Current (Sink) IOL5 ± 20% x Pre-Test Reading
Output Current (Source) IOH5A ± 20% x Pre-Test Reading
TABLE 6. APPLICABLE SUBGROUPS
CONFORMANCE GROUPMIL-STD-883
METHOD GROUP A SUBGROUPS READ AND RECORD
Initial Test (Pre Burn-In) 100% 5004 1, 7, 9 IDD, IOL5, IOH5A
Interim Test 1 (Post Burn-In) 100% 5004 1, 7, 9 IDD, IOL5, IOH5A
Interim Test 2 (Post Burn-In) 100% 5004 1, 7, 9 IDD, IOL5, IOH5A
PDA (Note 1) 100% 5004 1, 7, 9, Deltas
Interim Test 3 (Post Burn-In) 100% 5004 1, 7, 9 IDD, IOL5, IOH5A
PDA (Note 1) 100% 5004 1, 7, 9, Deltas
Final Test 100% 5004 2, 3, 8A, 8B, 10, 11
Group A Sample 5005 1, 2, 3, 7, 8A, 8B, 9, 10, 11
Group B Subgroup B-5 Sample 5005 1, 2, 3, 7, 8A, 8B, 9, 10, 11, Deltas Subgroups 1, 2, 3, 9, 10, 11
Subgroup B-6 Sample 5005 1, 7, 9
Group D Sample 5005 1, 2, 3, 8A, 8B, 9 Subgroups 1, 2 3
NOTE: 1. 5% Parameteric, 3% Functional; Cumulative for Static 1 and 2.
TABLE 7. TOTAL DOSE IRRADIATION
CONFORMANCE GROUPSMIL-STD-883
METHOD
TEST READ AND RECORD
PRE-IRRAD POST-IRRAD PRE-IRRAD POST-IRRAD
Group E Subgroup 2 5005 1, 7, 9 Table 4 1, 9 Table 4
TABLE 4. POST IRRADIATION ELECTRICAL PERFORMANCE CHARACTERISTICS
PARAMETER SYMBOL CONDITIONS NOTES TEMPERATURE
LIMITS
UNITSMIN MAX
7-67
Specifications CD4013BMS
Logic Diagram
FIGURE 1. ONE OF TWO IDENTICAL FLIP-FLOPS
TABLE 8. BURN-IN AND IRRADIATION TEST CONNECTIONS
FUNCTION OPEN GROUND VDD 9V ± -0.5V
OSCILLATOR
50kHz 25kHz
Static Burn-In 1(Note 1)
1, 2, 12, 13 3-11 14
Static Burn-In 2(Note 1)
1, 2, 12, 13 7 3-6, 8-11, 14
Dynamic Burn-In (Note 1)
- 4, 6-8, 10 14 1, 2, 12, 13 3, 11 5, 9
Irradiation(Note 2)
1, 2, 12, 13 7 3-6, 8-11, 14
NOTE:
1. Each pin except VDD and GND will have a series resistor of 10K ± 5%, VDD = 18V ± 0.5V
2. Each pin except VDD and GND will have a series resistor of 47K ± 5%; Group E, Subgroup 2, sample size is 4 dice/wafer, 0 failures,VDD = 10V ± 0.5V
TRUTH TABLE
CL* D R S Q Q
0 0 0 0 1
NoChange
1 0 0 1 0
X 0 0 Q Q
X X 1 0 0 1
X X 0 1 1 0
X X 1 1 1 1
Logic 0 = LowLogic 1 = High
* = Level changeX = Don’t care
N(N) = FF1/FF2 terminal assignments
p
nTG
CL
CL p
nTG
CL
CL
p
nTG
CL
CL
p
nTG
CL
CL
* All inputs are protected by CMOS protection network
*4(10)
*5(9)
RESET
DATA
*6(8)SET
*3(11)CL
CL CL
VDD
VSS
14
7
MASTER SECTION SLAVE SECTION
BUFFERED OUTPUTS
2(12)Q
1(13)Q
7-68
CD4013BMS
Typical Performance Characteristics
FIGURE 2. TYPICAL OUTPUT LOW (SINK) CURRENT CHARACTERISTICS
FIGURE 3. MINIMUM OUTPUT LOW (SINK) CURRENT CHARACTERISTICS
FIGURE 4. TYPICAL OUTPUT HIGH (SOURCE) CURRENTCHARACTERISTICS
FIGURE 5. MINIMUM OUTPUT HIGH (SOURCE) CURRENTCHARACTERISTICS
FIGURE 6. TYPICAL PROPAGATION DELAY TIME vs LOADCAPACITANCE (CLOCK OR SET TO Q, CLOCK ORRESET TO Q)
FIGURE 7. TYPICAL PROPAGATION DELAY TIME vs LOADCAPACITANCE (SET TO Q OR RESET TO Q)
10V
5V
AMBIENT TEMPERATURE (TA) = +25oC
GATE-TO-SOURCE VOLTAGE (VGS) = 15V
0 5 10 15
15
10
5
20
25
30
DRAIN-TO-SOURCE VOLTAGE (VDS) (V)
OU
TPU
T LO
W (S
INK
) CU
RR
EN
T (IO
L) (m
A)
10V
5V
AMBIENT TEMPERATURE (TA) = +25oC
GATE-TO-SOURCE VOLTAGE (VGS) = 15V
0 5 10 15
7.5
5.0
2.5
10.0
12.5
15.0
DRAIN-TO-SOURCE VOLTAGE (VDS) (V)
OU
TPU
T LO
W (S
INK
) CU
RR
EN
T (IO
L) (m
A)
-10V
-15V
AMBIENT TEMPERATURE (TA) = +25oC
GATE-TO-SOURCE VOLTAGE (VGS) = -5V
0
-5
-10
-15
DRAIN-TO-SOURCE VOLTAGE (VDS) (V)
-20
-25
-30
0-5-10-15
OU
TPU
T H
IGH
(SO
UR
CE
) CU
RR
EN
T (IO
H) (
mA
)
-10V
-15V
AMBIENT TEMPERATURE (TA) = +25oC0
-5
-10
-15
DRAIN-TO-SOURCE VOLTAGE (VDS) (V)0-5-10-15
OU
TPU
T H
IGH
(SO
UR
CE
) CU
RR
EN
T (IO
H) (
mA
)
GATE-TO-SOURCE VOLTAGE (VGS) = -5V
AMBIENT TEMPERATURE (TA) = +25oC
15V
10V
50
250
200
150
100
SUPPLY VOLTAGE (VDD) = 5V
PR
OPA
GAT
ION
DE
LAY
TIM
E (
tPH
L, tP
LH)
(ns)
0 20 40 60 80 100LOAD CAPACITANCE (CL) (pF)
AMBIENT TEMPERATURE (TA) = +25oC
50
250
200
150
100
SUPPLY VOLTAGE (VDD) = 5V
PR
OPA
GAT
ION
DE
LAY
TIM
E (
tPH
L, tP
LH)
(ns)
0 20 40 60 80 100LOAD CAPACITANCE (CL) (pF)
15V
10V
7-69
CD4013BMS
Chip Dimensions and Pad Layout
Dimension in parenthesis are in millimeters and arederived from the basic inch dimensions as indicated.Grid graduations are in mils (10-3 inch).
FIGURE 8. TYPICAL MAXIMUM CLOCK FREQUENCY vs SUPPLY VOLTAGE
FIGURE 9. TYPICAL POWER DISSIPATION vs FREQUENCY
Typical Performance Characteristics (Continued)
AMBIENT TEMPERATURE (TA) = +25oC
CLO
CK
FR
EQ
UE
NC
Y (
fCL)
(M
Hz)
tr, tf = 5nsCL = 50pF
30
25
20
15
10
5
0 5 10 15 20SUPPLY VOLTAGE (VDD) (V)
SUPPLY VOLTAGE(VDD) = 15V
10V
10V
5V
AMBIENT TEMPERATURE (TA) = +25oCINPUT tr = tf = 20ns
1
2
46810
2
468
102
2
468103
2
468104
DIS
SIP
ATIO
N P
ER
DE
VIC
E (
PD
) (µ
W)
1022 4 6 8
1032 4 6 8
1042 4 6 8
1052 4 6 8
1062 4 6 8
INPUT FREQUENCY (ft) (HZ)
CL = 50pFCL = 15pF
METALLIZATION: Thickness: 11kÅ − 14kÅ, AL.
PASSIVATION: 10.4kÅ - 15.6kÅ, Silane
BOND PADS: 0.004 inches X 0.004 inches MIN
DIE THICKNESS: 0.0198 inches - 0.0218 inches
CAUTION: These devices are sensitive to electrostatic discharge. Users should follow proper I.C. Handling Procedures.
Copyright © Harris Corporation 19927-733
S E M I C O N D U C T O R CD4016BMSCMOS Quad Bilateral Switch
Applications• Analog Signal Switching/Multiplexing
• Signal Gating
• Squelch Control
• Chopper
• Modulator
• Demodulator
• Commutating Switch
• Digital Signal Switching/Multiplexing
• CMOS Logic Implementation
• Analog to Digital & Digital to Analog Conversion
• Digital Control of Frequency, Impedance, Phase, andAnalog Signal Gain
DescriptionCD4016BMS Series types are quad bilateral switches intendedfor the transmission or multiplexing of analog or digital signals.Each of the four independent bilateral switches has a single con-trol signal input which simultaneously biases both the p and ndevice in a given switch on or off.
The CD4016BMS is supplied in these 14 lead outline packages:
Braze Seal DIP H4Q
Frit Seal DIP H1B
Ceramic Flatpack H3W
Features• Transmission or Multiplexing of Analog or Digital Signals
• High Voltage Type (20V Rating)
• 20V Digital or ±10V Peak-to-Peak Switching
• 280Ω Typical On-State Resistance for 15V Operation
• Switch On-State Resistance Matched to Within 10 ΩTyp. Over 15V Signal Input Range
• High On/Off Output Voltage Ratio: 65dB Typ. at FIS =10kHz, RL = 10k Ω
• High Degree of Linearity: <0.5% Distortion Typ. at FIS= 1kHz, VIS = 5Vp-p, VDD-VSS ≥ 10V, RL = 10kΩ
• Extremely Low Off State Switch Leakage Resulting inVery Low Offset Current and High Effective Off StateResistance: 100pA Typ. at VDD-VSS = 18V, T A = 25oC
• Extremely High Control Input Impedance (Control cir-cuit Isolated from Signal Circuit: 10 12Ω Typ.
• Low Crosstalk Between Switches: -50dB Typ. at FIS =0.9MHz, RL = 1kΩ
• Matched Control Input to Signal OutputCapacitance: Reduces Output Signal Transients
• Frequency Response, Switch On = 40MHz (Typ.)
• 100% Tested for Quiescent Current at 20V
• Maximum Control Input Current of 1 µA at 18V Over FullPackage Temperature Range; 100nA at 18V at +25 oC
• 5V, 10V and 15V Parametric Ratings
November 1994
File Number 3296
PinoutCD4016BMSTOP VIEW
SIG A IN
SIG A OUT
SIG B IN
SIG B OUT
CONTROL B
CONTROL C
VSS
VDD
CONTROL A
CONTROL D
SIG D IN
SIG D OUT
SIG C OUT
SIG C IN
1
2
3
4
5
6
7
14
13
12
11
10
9
8
Functional Diagram
IN/OUT
OUT/IN
OUT/IN
IN/OUT
CONTROL B
CONTROL C
VSS
VDD
CONTROL A
CONTROL D
IN/OUT
OUT/IN
OUT/IN
IN/OUT
1
2
3
4
5
6
7
14
13
12
11
10
9
8
SWASIG A
SWD
SWB
SWC
SIG B
SIG C
SIG D
7-734
Specifications CD4016BMS
Absolute Maximum Ratings Reliability InformationDC Supply Voltage Range, (VDD) . . . . . . . . . . . . . . . -0.5V to +20V
(Voltage Referenced to VSS Terminals)Input Voltage Range, All Inputs . . . . . . . . . . . . .-0.5V to VDD +0.5VDC Input Current, Any One Input . . . . . . . . . . . . . . . . . . . . . . . .±10mAOperating Temperature Range. . . . . . . . . . . . . . . . -55oC to +125oC
Package Types D, F, K, HStorage Temperature Range (TSTG) . . . . . . . . . . . -65oC to +150oCLead Temperature (During Soldering) . . . . . . . . . . . . . . . . . +265oC
At Distance 1/16 ± 1/32 Inch (1.59mm ± 0.79mm) from case for10s Maximum
Thermal Resistance . . . . . . . . . . . . . . . . θja θjcCeramic DIP and FRIT Package . . . . . 80oC/W 20oC/WFlatpack Package . . . . . . . . . . . . . . . . 70oC/W 20oC/W
Maximum Package Power Dissipation (PD) at +125oCFor TA = -55oC to +100oC (Package Type D, F, K) . . . . . . 500mWFor TA = +100oC to +125oC (Package Type D, F, K) . . . . .Derate
Linearity at 12mW/oC to 200mWDevice Dissipation per Output Transistor . . . . . . . . . . . . . . . 100mW
For TA = Full Package Temperature Range (All Package Types)Junction Temperature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . +175oC
TABLE 1. DC ELECTRICAL PERFORMANCE CHARACTERISTICS
PARAMETER SYMBOL CONDITIONS (NOTE 1)GROUP A
SUBGROUPS TEMPERATURE
LIMITS
UNITSMIN MAX
Supply Current IDD VDD = 20V, VIN = VDD or GND 1 +25oC - 0.5 µA
2 +125oC - 50 µA
VDD = 18V, VIN = VDD or GND 3 -55oC - 0.5 µA
Input Leakage Current IIL VC = VDD or GND VDD = 20 1 +25oC -100 - nA
2 +125oC -1000 - nA
VDD = 18V 3 -55oC -100 - nA
Input Leakage Current IIH VC = VDD or GND VDD = 20 1 +25oC - 100 nA
2 +125oC - 1000 nA
VDD = 18V 3 -55oC - 100 nA
Input/Output LeakageCurrent (Switch Off)
IOZL VDD = 18V, VC = 0V, VIS = 18V,VOS = 0V
1 +25oC -100 - nA
2 +125oC -1000 - nA
3 -55oC -100 - nA
Input/Output LeakageCurrent (Switch Off)
IOZH VDD = 18V, VIS = 18V, VOS = 0V 1 +25oC - 100 nA
2 +125oC - 1000 nA
3 -55oC - 100 nA
N Threshold Voltage VNTH VDD = 10V, ISS = -10µA 1 +25oC -2.8 -0.7 V
P Threshold Voltage VPTH VSS = 0V, IDD = 10µA 1 +25oC 0.7 2.8 V
On-State ResistanceRL = 10K Returned toVDD-VSS/2
RON10 VIS = VDD or VSS, VDD = 10V 1 +25oC - 660 Ω
2 +125oC - 960 Ω
3 -55oC - 600 Ω
RON10 VIS = 4.75V or 5.75V, VDD = 10V 1 +25oC - 2000 Ω
2 +125oC - 2600 Ω
3 -55oC - 1870 Ω
RON15 VIS = VDD or VSS, VDD = 15V 1 +25oC - 400 Ω
2 +125oC - 600 Ω
3 -55oC - 360 Ω
RON15 VIS = 7.25 or 7.75, VDD = 15V 1 +25oC - 850 Ω
2 +125oC - 1230 Ω
3 -55oC - 775 Ω
Functional(Note 3)
F VDD = 2.8V, VIN = VDD or GND 7 +25oC VOH >VDD/2
VOL <VDD/2
V
VDD = 20V, VIN = VDD or GND 7 +25oC
VDD = 18V, VIN = VDD or GND 8A +125oC
VDD = 3V, VIN = VDD or GND 8B -55oC
Switch ThresholdRL = 100K to VDD
SWTHRH5 VDD = 5V, VC = 1.5V, VIS = GND 1, 2, 3 +25oC, +125oC, -55oC 4.1 - V
SWTHRH15 VDD = 15V, VC = 2V, VIS = GND 1, 2, 3 +25oC, +125oC, -55oC 14.1 - V
7-735
Specifications CD4016BMS
Input Voltage Control,Low (Note 2)
VILC VDD = 5V, VOS = VDD, VIS = VSS,and VDD = 5V, VOS = VSS, VIS =VDD, |IIS| < 10µA
1 +25oC - 0.7 V
2 +125oC - 0.4 V
3 -55oC - 0.9 V
Control Input HighVoltage(Note 2, Figure 12)VIS = VSS, andVIS = VDD
VIHC VDD = 5V, |IIS| = .16mA, 4.6V <VOS < 0.4V
1 +25oC 3.5 - V
VDD = 5V, |IIS| = .14mA, 4.6V <VOS < 0.4V
2 +125oC 3.5 - V
VDD = 5V, |IIS| = .25mA, 4.6V <VOS < 0.4V
3 -55oC 3.5 - V
VIHC VDD = 15V, |IIS| = 1.2mA, 13.5V <VOS < 1.5V
1 +25oC 11 - V
VDD = 15V, |IIS| = 1.1mA, 13.5V <VOS < 1.5V
2 +125oC 11 - V
VDD = 15V, |IIS| = 1.8mA, 13.5V <VOS < 1.5V
3 -55oC 11 - V
NOTES: 1. All voltages referenced to device GND, 100% testing being implemented.2. Go/No Go test with limits applied to inputs3. VDD = 2.8V/3V, RL = 100K to VDD
VDD = 20V/18V, RL = 10K to VDD
TABLE 2. AC ELECTRICAL PERFORMANCE CHARACTERISTICS
PARAMETER SYMBOL CONDITIONSGROUP A
SUBGROUPS TEMPERATURE
LIMITS
UNITSMIN MAX
Propagation DelaySignal Input to SignalOutput
TPHLTPLH
VDD = 5V, VIN = VDD or GND(Notes 1, 2)
9 +25oC - 100 ns
10, 11 +125oC, -55oC - 135 ns
Propagation DelayTurn On
TPZHTPZL
VDD = 5V, VIN = VDD or GND(Notes 2, 3)
9 +25oC - 70 ns
10, 11 +125oC, -55oC - 95 ns
NOTES:
1. CL = 50pF, RL = 200K, Input TR, TF < 20ns.
2. -55oC and +125oC limits guaranteed, 100% testing being implemented.
3. CL = 50pF, RL = 1K, TR, TF < 20ns.
TABLE 3. ELECTRICAL PERFORMANCE CHARACTERISTICS
PARAMETER SYMBOL CONDITIONS NOTES TEMPERATURE
LIMITS
UNITSMIN MAX
Supply Current IDD VDD = 5V, VIN = VDD or GND 1, 2 -55oC, +25oC - 0.25 µA
+125oC - 7.5 µA
VDD = 10V, VIN = VDD or GND 1, 2 -55oC, +25oC - 0.5 µA
+125oC - 15 µA
VDD = 15V, VIN = VDD or GND 1, 2 -55oC, +25oC - 0.5 µA
+125oC - 30 µA
Input Voltage Control,Low
VILC VDD = 10V, VOS = VDD, VIS =VSSand VOS = VSS, VIS = VDD|IIS| < 10µA
1, 2 +25oC-55oC - 0.7 V
+125oC - 0.4 V
-55oC - 0.9 V
TABLE 1. DC ELECTRICAL PERFORMANCE CHARACTERISTICS (Continued)
PARAMETER SYMBOL CONDITIONS (NOTE 1)GROUP A
SUBGROUPS TEMPERATURE
LIMITS
UNITSMIN MAX
7-736
Specifications CD4016BMS
Input Voltage Control,High (See Figure 12)
VIHC VDD = 10V, VIS = VDD or GND 1, 2 +25oC-55oC 7 - V
1, 2 +125oC 7 - V
1, 2 -55oC 7 - V
Propagation Delay SignalInput to Signal Output
TPHLTPLH
VDD = 10V 1, 2, 3 +25oC - 40 ns
VDD = 15V 1, 2, 3 +25oC - 30 ns
Propagation DelayTurn On
TPZHTPZL
VDD = 10V 1, 2, 4 +25oC - 40 ns
VDD = 15V 1, 2, 4 +25oC - 30 ns
Input Capacitance CIN Any Input 1, 2 +25oC - 7.5 pF
NOTES:
1. All voltages referenced to device GND.
2. The parameters listed on Table 3 are controlled via design or process and are not directly tested. These parameters are characterizedon initial design release and upon design changes which would affect these characteristics.
3. CL = 50pF, RL = 200K. Input TR, TF < 20ns.
4. CL = 50pF, RL = 1K
TABLE 4. POST IRRADIATION ELECTRICAL PERFORMANCE CHARACTERISTICS
PARAMETER SYMBOL CONDITIONS NOTES TEMPERATURE
LIMITS
UNITSMIN MAX
Supply Current IDD VDD = 20V, VIN = VDD or GND 1, 4 +25oC - 2.5 µA
N Threshold Voltage VNTH VDD = 10V, ISS = -10µA 1, 4 +25oC -2.8 -0.2 V
N Threshold VoltageDelta
∆VNTH VDD = 10V, ISS = -10µA 1, 4 +25oC - ±1 V
P Threshold Voltage VPTH VSS = 0V, IDD = 10µA 1, 4 +25oC 0.2 2.8 V
P Threshold VoltageDelta
∆VPTH VSS = 0V, IDD = 10µA 1, 4 +25oC - ±1 V
Functional F VDD = 18V, VIN = VDD or GND 1 +25oC VOH >VDD/2
VOL <VDD/2
V
VDD = 3V, VIN = VDD or GND
Propagation Delay Time TPHLTPLH
VDD = 5V 1, 2, 3, 4 +25oC - 1.35 x+25oCLimit
ns
NOTES: 1. All voltages referenced to device GND.
2. CL = 50pF, RL = 200K, Input TR, TF < 20ns.
3. See Table 2 for +25oC limit.
4. Read and Record
TABLE 5. BURN-IN AND LIFE TEST DELTA PARAMETERS +25 OC
PARAMETER SYMBOL DELTA LIMIT
Supply Current - SSI IDD ±0.1µA
ON Resistance RONDEL10 ± 20% x Pre-Test Reading
TABLE 6. APPLICABLE SUBGROUPS
CONFORMANCE GROUP METHOD GROUP A SUBGROUPS READ AND RECORD
Initial Test (Pre Burn-In) 100% 5004 1, 7, 9 IDD, IOL5, IOH5A
Interim Test 1 (Post Burn-In) 100% 5004 1, 7, 9 IDD, IOL5, IOH5A
Interim Test 2 (Post Burn-In) 100% 5004 1, 7, 9 IDD, IOL5, IOH5A
PDA (Note 1) 100% 5004 1, 7, 9, Deltas
TABLE 3. ELECTRICAL PERFORMANCE CHARACTERISTICS (Continued)
PARAMETER SYMBOL CONDITIONS NOTES TEMPERATURE
LIMITS
UNITSMIN MAX
7-737
Specifications CD4016BMS
Schematic Diagram
FIGURE 1. 1 OF 4 IDENTICAL SECTIONS
Interim Test 3 (Post Burn-In) 100% 5004 1, 7, 9 IDD, IOL5, IOH5A
PDA (Note 1) 100% 5004 1, 7, 9, Deltas
Final Test 100% 5004 2, 3, 8A, 8B, 10, 11
Group A Sample 5005 1, 2, 3, 7, 8A, 8B, 9, 10, 11
Group B Subgroup B-5 Sample 5005 1, 2, 3, 7, 8A, 8B, 9, 10, 11, Deltas Subgroups 1, 2, 3, 9, 10, 11
Subgroup B-6 Sample 5005 1, 7, 9
Group D Sample 5005 1, 2, 3, 8A, 8B, 9 Subgroups 1, 2 3
NOTE: 1. 5% Parameteric, 3% Functional; Cumulative for Static 1 and 2.
TABLE 7. TOTAL DOSE IRRADIATION
CONFORMANCE GROUPS METHOD
TEST READ AND RECORD
PRE-IRRAD POST-IRRAD PRE-IRRAD POST-IRRAD
Group E Subgroup 2 5005 1, 7, 9 Table 4 1, 9 Table 4
TABLE 8. BURN-IN AND IRRADIATION TEST CONNECTIONS
FUNCTION OPEN GROUND VDD 9V ± -0.5V
OSCILLATOR
50kHz 25kHz
Static Burn-In 1Note 1
2, 3, 9, 10 1, 4-8, 11-13 14
Static Burn-In 2Note 1
2, 3, 9, 10 7 1, 4-6, 8, 11-14
Dynamic Burn-In Note 1
- 7 14 2, 3, 9, 10 5, 6, 12, 13 1, 4, 8, 11
IrradiationNote 2
2, 3, 9, 10 7 1, 4-6, 8, 11-14
NOTE:
1. Each pin except VDD and GND will have a series resistor of 10K ± 5%, VDD = 18V ± 0.5V
2. Each pin except VDD and GND will have a series resistor of 47K ± 5%; Group E, Subgroup 2, sample size is 4 dice/wafer, 0 failures,VDD = 10V ± 0.5V
TABLE 6. APPLICABLE SUBGROUPS (Continued)
CONFORMANCE GROUP METHOD GROUP A SUBGROUPS READ AND RECORD
VDD
VSSIN/OUT OUT/IN
CONTROLVC
n
p
7-738
CD4016BMS
Typical Performance Characteristics
FIGURE 2. TYPICAL ON-STATE CHARACTERISTICS FOR 1 OF4 SWITCHES WITH VDD = +15V, VSS = 0V
FIGURE 3. TYPICAL ON-STATE CHARACTERISTICS FOR 1 OF4 SWITCHES WITH VDD = +10V, VSS = 0V
FIGURE 4. TYPICAL ON-STATE CHARACTERISTICS FOR 1 OF4 SWITCHES WITH VDD = +5V, VSS = 0V
FIGURE 5. TYPICAL ON-STATE CHARACTERISTICS FOR 1 OF4 SWITCHES WITH VDD = +7.5V, VSS = -7.5V
FIGURE 6. TYPICAL ON-STATE CHARACTERISTICS FOR 1 OF4 SWITCHES WITH VDD = +5V, VSS = -5V
FIGURE 7. TYPICAL ON-STATE CHARACTERISTICS FOR 1 OF4 SWITCHES WITH VDD = +2.5V, VSS = -2.5V
OU
TP
UT
SIG
NA
L V
OLT
S (
VO
S)
12.5
10.0
7.5
5.0
2.50 2.5 5.0 7.5 10.0 12.5 15.0
INPUT SIGNAL VOLTS (VIS)
SUPPLY VOLTS: VDD = +15V; VSS = 0AMBIENT TEMPERATURE (TA) = +25 oC
RL = 100kΩ
10kΩ
1kΩ
VC = VDD
VIS
VOS
p
n
RL
SUPPLY VOLTS: VDD = +10V; VSS = 0AMBIENT TEMPERATURE (TA) = +25 oC
RL = 100kΩ
10kΩ
1kΩ
10
8
6
4
2OU
TP
UT
SIG
NA
L V
OLT
S (
VO
S)
0 2 4 6 8 10INPUT SIGNAL VOLTS (VIS)
VC = VDD
VIS
VOS
p
n
RL
5
4
3
2
1
OU
TP
UT
SIG
NA
L V
OLT
S (
VO
S)
0 1 2 3 4 5
INPUT SIGNAL VOLTS (VIS)
SUPPLY VOLTS: VDD = +5;V VSS = 0AMBIENT TEMPERATURE (TA) = +25 oC
RL = 100kΩ
10kΩ
1kΩ
VC = VDD
VIS
VOS
p
n
RL
VC = VDD
VIS
VOS
p
n
RL
OU
TP
UT
SIG
NA
L V
OLT
S (
VO
S)
INPUT SIGNAL VOLTS (VIS)
SUPPLY VOLTS: VDD = +7.5 V; VSS = -7.5VAMBIENT TEMPERATURE (TA) = +25 oC
RL = 100kΩ 10kΩ1kΩ
5
2.5
0
-2.5
-5
-7.5 -5 -2.5 0 2.5 5 7.5
VC = VDD
VIS
VOS
p
n
RL
4
2
0
-2
-4
OU
TP
UT
SIG
NA
L V
OLT
S (
VO
S)
-4 -2 0 2 4 6
INPUT SIGNAL VOLTS (VIS)
SUPPLY VOLTS: VDD = +5V; VSS = -5VAMBIENT TEMPERATURE (TA) = +25 oC
10kΩ
RL = 100kΩ
1kΩ
6
VC = VDD
VIS
VOS
p
n
RL
1
0
-1
-2
OU
TP
UT
SIG
NA
L V
OLT
S (
VO
S)
-3 -2 -1 0 1 2
INPUT SIGNAL VOLTS (VIS)
SUPPLY VOLTS: VDD = +2.5V; VSS = -2.5VAMBIENT TEMPERATURE (TA) = +25 oC
10kΩRL = 100kΩ
1kΩ
2
3
3
7-739
CD4016BMS
FIGURE 12. DETERMINATION OF RON AS A TEST CONDITION FORCONTROL INPUT HIGH VOLTAGE (VIHC) SPECIFICATION
FIGURE 8. TYPICAL ON-STATE CHARACTERISTICS AS AFUNCTION OF TEMPERATURE FOR 1 OF 4SWITCHES WITH VDD = +5V, VSS = -5V
FIGURE 9. TYPICAL FEEDTHRU vs FREQUENCY - SWITCHOFF
FIGURE 10. TYPICAL CROSSTALK BETWEEN SWITCHCIRCUITS IN THE SAME PACKAGE
FIGURE 11. TYPICAL FREQUENCY RESPONSE - SWITCH ON
Typical Performance Characteristics (Continued)
VC = +5V
VIS
VOS
pn
RL = 10k
4
2
0
-2
-4
OU
TP
UT
SIG
NA
L V
OLT
S (
VO
S)
-4 -2 0 2 4 6INPUT SIGNAL VOLTS (VIS)
SUPPLY VOLTS: VDD = +5V; VSS = -5V6
-55oC
+125oC
+125oC
-55oC
VC = VSS
VIS
VOSp
n
RL CL
RF VOLTMETERBOONTON RADIOMODEL 91-CAOR EQUIV.
OU
TP
UT
SIG
NA
L R
MS
MIL
LIV
OLT
S (
VO
S)
30
25
20
15
10
5
02 4 6 8
110-1 2 4 6 810
2 4 6 8102 2 4 6 8
103 2 4 6 8104
INPUT SIGNAL FREQUENCY (fis) kHz
37
39
41.5
45
51
ATT
EN
UAT
ION
(db
)
SUPPLY VOLTS: VDD = +5V, VSS = -5VCONTROL VOLTS (VC) = -5VINPUT SIGNAL VOLTS (VIS) = 5VP-P SINE WAVE (1.77 RMS)
*LOAD CAPACITANCE (CL) = CFIXTURE+CMETER=2.3+2.5=4.8pFFIXTURE AND METER NULLED OUTCIOS (FIXTURE) = 0.8pF
LOAD RESISTANCE(RL) = 1MΩ
100kΩ
10kΩ
1kΩ
VC = VDD
n
p
VIS (A)
5V
1kΩ 1kΩ
VC = VSSn
p1kΩ1kΩ
VOS (B)
RF VOLTMETERBOONTON RADIOMODEL 91-CAOR EQUIV.
SUPPLY VOLTS: VDD = +5V; VSS = -5VINPUT SIGNAL VOLTS (VIS) = 5Vp-p SINE WAVE (1.77RMS)FIXTURE AND METER NULLED OUT
OU
TP
UT
SIG
NA
L R
MS
MIL
LIV
OLT
S (
VO
S)
30
25
20
15
10
5
010-1 1 10 102 103 1042 4 6 8
35.5
37
39
41.5
45
51
ATT
EN
UAT
ION
(db
)
INPUT SIGNAL FREQUENCY (fis) (kHz)
VC = VDD
VIS
VOSp
n
RL CL*
RF VOLTMETERBOONTON RADIOMODEL 91-CAOR EQUIV.
(RMS)
CIOS = 0.8pFSUPPLY VOLTS:VDD = +5V, VSS = -5VINPUT SIGNAL VOLTS(VIS) = 5Vp-pSINE WAVE (1.77 RMS)CONTROL VOLTS(VC) = +5V
*LOAD CAPACITANCE= (CFIX + CMETER) =2.3 + 2.5 = 4.8pF
OU
TP
UT
SIG
NA
L R
MS
VO
LTS
(V
OS
)
2.0
1.5
1.0
0.5
0.12 4 6 8
12 4 6 8
102 4 6 8
100
INPUT SIGNAL FREQUENCY (FIS) MHz
LOAD RESISTANCE (RL) = 1M Ω
10kΩ
1kΩ 100kΩ
-3dBPOINTS
CD4016BMS1 OF 4 SWITCHES
VOSVis
Iis
Vis - Vos
Iisron =
[ ]
[ ]
7-740
CD4016BMS
TYPICAL ON-STATE RESISTANCE CHARACTERISTICS, T A = +25oC
CHARACTERISTICS*
SUPPLYCONDITIONS
LOAD CONDITIONS
RL = 1kΩ RL = 10kΩ RL = 100kΩ
VDD(V)
VSS(V)
VALUE(Ω)
Vis(V)
VALUE(Ω)
Vis(V)
VALUE(Ω)
Vis(V)
RON +15 0 200 +15 200 +15 180 +15
200 0 200 0 200 0
RON (max.) +15 0 300 +11 300 +9.3 320 +9.2
RON +10 0 290 +10 250 +10 240 +10
290 0 250 0 300 0
RON (max.) +10 0 500 +7.4 560 +5.6 610 +5.5
RON +5 0 860 +5 470 +5 450 +5
600 0 580 0 800 0
RON (max.) +5 0 1.7k +4.2 7k +2.9 33k +2.7
RON +7.5 -7.5 200 +7.5 200 +7.5 180 +7.5
200 -7.5 200 -7.5 180 -7.5
RON (max.) +7.5 -7.5 290 ±0.25 280 ±0.25 400 ±0.25
RON +5 -5 260 +5 250 +5 240 +5
310 -5 250 -5 240 -5
RON (max.) +5 -5 600 ±0.25 580 ±0.25 760 ±0.25
RON +2.5 -2.5 590 +2.5 450 +2.5 490 +2.5
720 -2.5 520 -2.5 520 -2.5
RON (max.) +2.5 -2.5 232k ±0.25 300k ±0.25 870k ±0.25
*Variation from perfect switch, ron = 0Ω
Typical Wave Response
FIGURE 13. TYPICAL SINE WAVE RESPONSE OF VDD = +7.5V,VSS = -7.5V
Scale X = 0.2ms/Div Y = 2.0V/DivVDD = VC = +7.5V, RL = 10KΩCL = 15pFfis = 1kHz VIS = 5Vp-pDistortion = 0.2%
FIGURE 14. TYPICAL SINE WAVE RESPONSE OF VDD = +5V,VSS = -5V
Scale X = 0.2ms/Div Y = 2.0V/DivVDD = VC = +5V, RL = 10KΩCL = 15pFfis = 1kHz VIS = 5Vp-pDistortion = 0.4%
7-741
CD4016BMS
FIGURE 15. TYPICAL SINE WAVE RESPONSE OF VDD = +2.5V,VSS = -2.5V
Scale: X = 0.2ms/Div Y = 2.0V/Div
FIGURE 16. TYPICAL SQUARE WAVE RESPONSE AT VDD = VC= +15V, VSS = GND
Scale: X = 100ns/Div Y = 5.0V/Div
FIGURE 17. TYPICAL SQUARE WAVE RESPONSE AT VDD = VC= +10V, VSS = GND
Scale: X = 100ns/Div Y = 5.0V/Div
FIGURE 18. TYPICAL SQUARE WAVE RESPONSE AT VDD = VC= +5V, VSS = GND
Scale: X = 100ns/Div Y = 2.0V/Div
(a) (b)
VC = 10V/DivVOS = 0.2V/Divt = 100ns/Div
FIGURE 19. CROSSTALK-CONTROL INPUT TO SIGNAL OUTPUT
Typical Wave Response (Continued)
CD4016BMS
+10V0
VC VDD = +10V
Vos
Vis
tr = tf = 20ns
ALL UNUSED TERMINALSARE CONNECTED TO VSS
VC
VOS WITH TEST UNIT(1 SWITCH OFCD4016BMS PLUGGEDIN TEST FIXTURE)
VOS FIXTURE ALONE(NO UNIT. . .TERM5 TO 3 OF SOCKET)
7-742
CD4016BMS
Chip Dimensions and Pad Layout
FIGURE 20. PROPAGATION DELAY TIME SIGNAL INPUT (VIS)TO SIGNAL OUTPUT (VOS)
FIGURE 21. MAXIMUM CONTROL-INPUT REPETITION RATE
FIGURE 22. SWITCH THRESHOLD VOLTAGE FIGURE 23. CAPACITANCE CIOS AND COS
FIGURE 24. TURN-ON PROPAGATION DELAY CONTROL INPUT
CD4016BMS+10V0
VDD
VosVis
tr = tf = 20ns
ALL UNUSED TERMINALSARE CONNECTED TO VSS VSS
200KΩ CL
VDD0
VDD
Vos
Vis
tr = tf = 20ns
ALL UNUSED TERMINALSARE CONNECTED TO VSS
VSS
CL= VDD
RL = 10KΩ
VC
REPRATE
tr = tf = 20ns
VC
CD4016BMS
VC
Vos
SWITCH THRESHOLD VOLTAGE IS DEFINED AS THE VOLTAGEAPPLIED TO A TRANSMISSION GATE CONTROL WHICH CAUSES10µA OF TRANSMISSION GATE CURRENT
Vis = VDD
±
VSS I
(13)
(1)
I = 10µA
CD4016BMS
MEASURED ON BOONTON CAPACITANCEBRIDGE MODEL 75A (1MHz)
VC = -5VVSS = -5VVDD = +5V CIOS
Vis
Cis
Vos
Cos
ALL UNUSED TERMINALSARE CONNECTED TO VSS
VDD0
VDD
Vos
Vis
tr = tf = 20ns
ALL UNUSED TERMINALSARE CONNECTED TO VSS
VSS
CL= VDD OR VSS
RL
VC
VSS
VDD
50%
10%
10%
VC
Vos
Vos
tPZH
tPZL
RL TO VSSVis TO VDD
RL TO VDDVis TO VSS
CD4016BMS
Dimensions in parentheses are in millimetersand are derived from the basic inch dimensionsas indicated. Grid graduations are in mils (10-3 inch)
METALLIZATION: Thickness: 11kÅ − 14kÅ, AL.
PASSIVATION: 10.4kÅ - 15.6kÅ, Silane
BOND PADS: 0.004 inches X 0.004 inches MIN
DIE THICKNESS: 0.0198 inches - 0.0218 i
CAUTION: These devices are sensitive to electrostatic discharge. Users should follow proper I.C. Handling Procedures.
Copyright © Harris Corporation 1992
February 1995
7-1074
S E M I C O N D U C T O R
PinoutCD4093BMSMS
TOP VIEW
Functional Diagram
A
B
J = A · B
K = C · D
C
D
VSS
VDD
H
G
M = G · H
L = E · F
F
E
1
2
3
4
5
6
7
14
13
12
11
10
9
8
A
B
J
K
C
D
VSS
VDD
H
G
M
L
F
E
1
2
3
4
5
6
7
14
13
12
11
10
9
8
J = A · B
L = E · F
M = G · H
K = C · D
Features• High Voltage Types (20V Rating)
• Schmitt Trigger Action on Each Input With No ExternalComponents
• Hysteresis Voltage Typically 0.9V at VDD = 5V and2.3V at VDD = 10V
• Noise Immunity Greater than 50%
• No Limit on Input Rise and Fall Times
• Standardized, Symmetrical Output Characteristics
• 100% Tested for Quiescent Current at 20V
• Maximum Input Current of 1 µA at 18V Over Full Pack-age Temperature Range, 100nA at 18V and +25 oC
• 5V, 10V and 15V Parametric Ratings
• Meets All Requirements of JEDEC Tentative StandardNo. 13B, “Standard Specifications for Description of‘B’ Series CMOS Devices”
Applications• Wave and Pulse Shapers
• High Noise Environment Systems
• Monostable Multivibrators
• Astable Multivibrators
• NAND Logic
DescriptionCD4093BMS consists of four Schmitt trigger circuits. Eachcircuit functions as a two input NAND gate with Schmitt trig-ger action on both inputs. The gate switches at differentpoints for positive and negative going signals. The differencebetween the positive voltage (VP) and the negative voltage(VN) is defined as hysteresis voltage (VH) (see Figure 1).
The CD4093BMS is supplied in these 14 lead outline pack-ages:
Braze Seal DIP H4H
Frit Seal DIP H1B
Ceramic Flatpack H3W
File Number 3330
December 1992
CD4093BMSCMOS Quad 2-Input
NAND Schmitt Triggers
7-1075
Specifications CD4093BMS
Absolute Maximum Ratings Reliability InformationDC Supply Voltage Range, (VDD) . . . . . . . . . . . . . . . -0.5V to +20V
(Voltage Referenced to VSS Terminals)Input Voltage Range, All Inputs . . . . . . . . . . . . .-0.5V to VDD +0.5VDC Input Current, Any One Input . . . . . . . . . . . . . . . . . . . . . . . .±10mAOperating Temperature Range. . . . . . . . . . . . . . . . -55oC to +125oC
Package Types D, F, K, HStorage Temperature Range (TSTG) . . . . . . . . . . . -65oC to +150oCLead Temperature (During Soldering) . . . . . . . . . . . . . . . . . +265oC
At Distance 1/16 ± 1/32 Inch (1.59mm ± 0.79mm) from case for10s Maximum
Thermal Resistance . . . . . . . . . . . . . . . . θja θjcCeramic DIP and FRIT Package . . . . . 80oC/W 20oC/WFlatpack Package . . . . . . . . . . . . . . . . 70oC/W 20oC/W
Maximum Package Power Dissipation (PD) at +125oCFor TA = -55oC to +100oC (Package Type D, F, K) . . . . . . 500mWFor TA = +100oC to +125oC (Package Type D, F, K) . . . . .Derate
Linearity at 12mW/oC to 200mWDevice Dissipation per Output Transistor . . . . . . . . . . . . . . . 100mW
For TA = Full Package Temperature Range (All Package Types)Junction Temperature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . +175oC
TABLE 1. DC ELECTRICAL PERFORMANCE CHARACTERISTICS
PARAMETER SYMBOL CONDITIONS (NOTE 1)GROUP A
SUBGROUPS TEMPERATURE
LIMITS
UNITSMIN MAX
Supply Current IDD VDD = 20V, VIN = VDD or GND 1 +25oC - 2 µA
2 +125oC - 200 µA
VDD = 18V, VIN = VDD or GND 3 -55oC - 2 µA
Input Leakage Current IIL VIN = VDD or GND VDD = 20 1 +25oC -100 - nA
2 +125oC -1000 - nA
VDD = 18V 3 -55oC -100 - nA
Input Leakage Current IIH VIN = VDD or GND VDD = 20 1 +25oC - 100 nA
2 +125oC - 1000 nA
VDD = 18V 3 -55oC - 100 nA
Output Voltage VOL15 VDD = 15V, No Load 1, 2, 3 +25oC, +125oC, -55oC - 50 mV
Output Voltage VOH15 VDD = 15V, No Load (Note 5) 1, 2, 3 +25oC, +125oC, -55oC 14.95 - V
Output Current (Sink) IOL5 VDD = 5V, VOUT = 0.4V 1 +25oC 0.53 - mA
Output Current (Sink) IOL10 VDD = 10V, VOUT = 0.5V 1 +25oC 1.4 - mA
Output Current (Sink) IOL15 VDD = 15V, VOUT = 1.5V 1 +25oC 3.5 - mA
Output Current (Source) IOH5A VDD = 5V, VOUT = 4.6V 1 +25oC - -0.53 mA
Output Current (Source) IOH5B VDD = 5V, VOUT = 2.5V 1 +25oC - -1.8 mA
Output Current (Source) IOH10 VDD = 10V, VOUT = 9.5V 1 +25oC - -1.4 mA
Output Current (Source) IOH15 VDD = 15V, VOUT = 13.5V 1 +25oC - -3.5 mA
N Threshold Voltage VNTH VDD = 10V, ISS = -10µA 1 +25oC -2.8 -0.7 V
P Threshold Voltage VPTH VSS = 0V, IDD = 10µA 1 +25oC 0.7 2.8 V
Functional F VDD = 2.8V, VIN = VDD or GND 7 +25oC VOH >VDD/2
VOL <VDD/2
V
VDD = 20V, VIN = VDD or GND 7 +25oC
VDD = 18V, VIN = VDD or GND 8A +125oC
VDD = 3V, VIN = VDD or GND 8B -55oC
Positive TriggerThreshold Voltage
VP5V VDD = 5V (Note 2) 1, 2, 3 +25oC, +125oC, -55oC 2.2 3.6 V
VP15V VDD = 15V (Note 3) 1, 2, 3 +25oC, +125oC, -55oC 6.8 10.8 V
Positive TriggerThreshold Voltage
VP5V VDD = 5V (Note 4) 1, 2, 3 +25oC, +125oC, -55oC 2.6 4.0 V
Negative TriggerThreshold Voltage
VN5V VDD = 5V (Note 2) 1, 2, 3 +25oC, +125oC, -55oC 0.9 2.8 V
VN15V VDD = 15V (Note 3) 1, 2, 3 +25oC, +125oC, -55oC 4.0 7.4 V
Negative TriggerThreshold Voltage
VN5V VDD = 5V (Note 4) 1, 2, 3 +25oC, +125oC, -55oC 1.4 3.2 V
Hysteresis Voltage VH5V VDD = 5V (Note 2) 1, 2, 3 +25oC, +125oC, -55oC 0.3 1.6 V
VH15V VDD = 15V (Note 3) 1, 2, 3 +25oC, +125oC, -55oC 1.6 5.0 V
Hysteresis Voltage VH5V VDD = 5V (Note 4) 1, 2, 3 +25oC, +125oC, -55oC 0.3 1.6 V
NOTES: 1. All voltages referenced to device GND, 100% testing being im-plemented.
2. Inputs on terminals 1, 5, 8, 123. Input on Terminal 1
4. Input on terminals 1 and 2, 5 and 6, 8 and 9, or 12 and 135. For accuracy, voltage is measured differentially to VDD. Limit
is 0.050V max.
7-1076
Specifications CD4093BMS
TABLE 2. AC ELECTRICAL PERFORMANCE CHARACTERISTICS
PARAMETER SYMBOL CONDITIONS (NOTES 1, 2)GROUP A
SUBGROUPS TEMPERATURE
LIMITS
UNITSMIN MAX
Propagation Delay TPHLTPLH
VDD = 5V, VIN = VDD or GND 9 +25oC - 380 ns
10, 11 +125oC, -55oC - 513 ns
Transition Time TTHLTTLH
VDD = 5V, VIN = VDD or GND 9 +25oC - 200 ns
10, 11 +125oC, -55oC - 270 ns
NOTES:
1. CL = 50pF, RL = 200K, Input TR, TF < 20ns.
2. -55oC and +125oC limits guaranteed, 100% testing being implemented.
TABLE 3. ELECTRICAL PERFORMANCE CHARACTERISTICS
PARAMETER SYMBOL CONDITIONS NOTES TEMPERATURE
LIMITS
UNITSMIN MAX
Supply Current IDD VDD = 5V, VIN = VDD or GND 1, 2 -55oC, +25oC - 1 µA
+125oC - 30 µA
VDD = 10V, VIN = VDD or GND 1, 2 -55oC, +25oC - 2 µA
+125oC - 60 µA
VDD = 15V, VIN = VDD or GND 1, 2 -55oC, +25oC - 2 µA
+125oC - 120 µA
Output Voltage VOL VDD = 5V, No Load 1, 2 +25oC, +125oC,-55oC
- 50 mV
Output Voltage VOL VDD = 10V, No Load 1, 2 +25oC, +125oC,-55oC
- 50 mV
Output Voltage VOH VDD = 5V, No Load 1, 2 +25oC, +125oC,-55oC
4.95 - V
Output Voltage VOH VDD = 10V, No Load 1, 2 +25oC, +125oC,-55oC
9.95 - V
Output Current (Sink) IOL5 VDD = 5V, VOUT = 0.4V 1, 2 +125oC 0.36 - mA
-55oC 0.64 - mA
Output Current (Sink) IOL10 VDD = 10V, VOUT = 0.5V 1, 2 +125oC 0.9 - mA
-55oC 1.6 - mA
Output Current (Sink) IOL15 VDD = 15V, VOUT = 1.5V 1, 2 +125oC 2.4 - mA
-55oC 4.2 - mA
Output Current (Source) IOH5A VDD = 5V, VOUT = 4.6V 1, 2 +125oC - -0.36 mA
-55oC - -0.64 mA
Output Current (Source) IOH5B VDD = 5V, VOUT = 2.5V 1, 2 +125oC - -1.15 mA
-55oC - -2.0 mA
Output Current (Source) IOH10 VDD = 10V, VOUT = 9.5V 1, 2 +125oC - -0.9 mA
-55oC - -1.6 mA
Output Current (Source) IOH15 VDD =15V, VOUT = 13.5V 1, 2 +125oC - -2.4 mA
-55oC - -4.2 mA
Propagation Delay TPHLTPLH
VDD = 10V 1, 2, 3 +25oC - 180 ns
VDD = 15V 1, 2, 3 +25oC - 130 ns
Transition Time TTHLTTLH
VDD = 10V 1, 2, 3 +25oC - 100 ns
VDD = 15V 1, 2, 3 +25oC - 80 ns
7-1077
Specifications CD4093BMS
Positive TriggerThreshold Voltage
VP10V VDD = 10V 1, 2, 4 +25oC, +125oC,-55oC
4.6 7.1 V
VP10V VDD = 10V 1, 2, 5 +25oC, +125oC,-55oC
5.6 8.2 V
VP15V VDD = 15V 1, 2, 5 +25oC, +125oC,-55oC
6.3 12.7 V
Negative TriggerThreshold Voltage
VN10V VDD = 10V 1, 2, 4 +25oC, +125oC,-55oC
2.5 5.2 V
VN10V VDD = 10V 1, 2, 5 +25oC, +125oC,-55oC
3.4 6.6 V
VN15V VDD = 15V 1, 2, 5 +25oC, +125oC,-55oC
4.8 9.6 V
Hysteresis Voltage VH10V VDD = 10V 1, 2, 4 +25oC, +125oC,-55oC
1.2 3.4 V
VH10V VDD = 10V 1, 2, 5 +25oC, +125oC,-55oC
1.2 3.4 V
VH15V VDD = 15V 1, 2, 5 +25oC, +125oC,-55oC
1.6 5.0 V
Input Capacitance CIN Any Input 1, 2 +25oC - 7.5 pF
NOTES:
1. All voltages referenced to device GND.
2. The parameters listed on Table 3 are controlled via design or process and are not directly tested. These parameters are characterizedon initial design release and upon design changes which would affect these characteristics.
3. CL = 50pF, RL = 200K, Input TR, TF < 20ns.
4. Input on terminals 1, 5, 8, 125. Input on terminals 1 and 2, 5 and 6, 8 and 9, or 12 and 13
TABLE 4. POST IRRADIATION ELECTRICAL PERFORMANCE CHARACTERISTICS
PARAMETER SYMBOL CONDITIONS NOTES TEMPERATURE
LIMITS
UNITSMIN MAX
Supply Current IDD VDD = 20V, VIN = VDD or GND 1, 4 +25oC - 7.5 µA
N Threshold Voltage VNTH VDD = 10V, ISS = -10µA 1, 4 +25oC -2.8 -0.2 V
N Threshold VoltageDelta
∆VTN VDD = 10V, ISS = -10µA 1, 4 +25oC - ±1 V
P Threshold Voltage VTP VSS = 0V, IDD = 10µA 1, 4 +25oC 0.2 2.8 V
P Threshold VoltageDelta
∆VTP VSS = 0V, IDD = 10µA 1, 4 +25oC - ±1 V
Functional F VDD = 18V, VIN = VDD or GND 1 +25oC VOH >VDD/2
VOL <VDD/2
V
VDD = 3V, VIN = VDD or GND
Propagation Delay Time TPHLTPLH
VDD = 5V 1, 2, 3, 4 +25oC - 1.35 x+25oCLimit
ns
NOTES: 1. All voltages referenced to device GND.
2. CL = 50pF, RL = 200K, Input TR, TF < 20ns.
3. See Table 2 for +25oC limit.
4. Read and Record
TABLE 3. ELECTRICAL PERFORMANCE CHARACTERISTICS (Continued)
PARAMETER SYMBOL CONDITIONS NOTES TEMPERATURE
LIMITS
UNITSMIN MAX
7-1078
Specifications CD4093BMS
Logic Diagram
TABLE 5. BURN-IN AND LIFE TEST DELTA PARAMETERS +25 OC
PARAMETER SYMBOL DELTA LIMIT
Supply Current - MSI-1 IDD ± 0.2µA
Output Current (Sink) IOL5 ± 20% x Pre-Test Reading
Output Current (Source) IOH5A ± 20% x Pre-Test Reading
TABLE 6. APPLICABLE SUBGROUPS
CONFORMANCE GROUPMIL-STD-883
METHOD GROUP A SUBGROUPS READ AND RECORD
Initial Test (Pre Burn-In) 100% 5004 1, 7, 9 IDD, IOL5, IOH5A
Interim Test 1 (Post Burn-In) 100% 5004 1, 7, 9 IDD, IOL5, IOH5A
Interim Test 2 (Post Burn-In) 100% 5004 1, 7, 9 IDD, IOL5, IOH5A
PDA (Note 1) 100% 5004 1, 7, 9, Deltas
Interim Test 3 (Post Burn-In) 100% 5004 1, 7, 9 IDD, IOL5, IOH5A
PDA (Note 1) 100% 5004 1, 7, 9, Deltas
Final Test 100% 5004 2, 3, 8A, 8B, 10, 11
Group A Sample 5005 1, 2, 3, 7, 8A, 8B, 9, 10, 11
Group B Subgroup B-5 Sample 5005 1, 2, 3, 7, 8A, 8B, 9, 10, 11, Deltas Subgroups 1, 2, 3, 9, 10, 11
Subgroup B-6 Sample 5005 1, 7, 9
Group D Sample 5005 1, 2, 3, 8A, 8B, 9 Subgroups 1, 2 3
NOTE: 1. 5% Parameteric, 3% Functional; Cumulative for Static 1 and 2.
TABLE 7. TOTAL DOSE IRRADIATION
CONFORMANCE GROUPSMIL-STD-883
METHOD
TEST READ AND RECORD
PRE-IRRAD POST-IRRAD PRE-IRRAD POST-IRRAD
Group E Subgroup 2 5005 1, 7, 9 Table 4 1, 9 Table 4
TABLE 8. BURN-IN AND IRRADIATION TEST CONNECTIONS
FUNCTION OPEN GROUND VDD 9V ± -0.5V
OSCILLATOR
50kHz 25kHz
Static Burn-In 1Note 1
3, 4, 10, 11 1, 2, 5-9, 12, 13 14
Static Burn-In 2Note 1
3, 4, 10, 11 7 1, 2, 5, 6, 8,9, 12-14
Dynamic Burn-In Note 1
- 7 14 3, 4, 10, 11 1, 2, 5, 6,8, 9, 12, 13
-
IrradiationNote 2
3, 4, 10, 11 7 1, 2, 5, 6, 8,9, 12-14
NOTES:
1. Each pin except VDD and GND will have a series resistor of 10K ± 5%, VDD = 18V ± 0.5V
2. Each pin except VDD and GND will have a series resistor of 47K ± 5%; Group E, Subgroup 2, sample size is 4 dice/wafer, 0 failures, VDD= 10V ± 0.5V
3 (4, 10, 11)1 (5, 8, 12)
2 (6, 9, 13)
**
* All inputs protected by CMOS protection network
1 OF 4 SCHMITT TRIGGERS
VDD
VSS
7-1079
CD4093BMS
FIGURE 1. HYSTERESIS DEFINITION, CHARACTERISTIC, AND TEST SETUP
FIGURE 2. INPUT AND OUTPUT CHARACTERISTICS
Typical Performance Curves
FIGURE 3. TYPICAL CURRENT AND VOLTAGE TRANSFERCHARACTERISTICS
FIGURE 4. TYPICAL VOLTAGE TRANSFER CHARACTERIS-TICS AS A FUNCTION OF TEMPERATURE
VDD
VI
VSS
VDD
VO
VSS
VP VN
VH
VH
VN VP
VO
VI
VH = VP - VN
(a) DEFINITION OF VP, VN, VH (b)OF 1 OF 4 GATESTRANSFER CHARACTERISTIC
VI
VDD
VO
(c) TEST SETUP
VDDVOH
VOL
DRIVER LOAD
LOGIC “1”OUTPUTREGION
LOGIC “0”OUTPUTREGION
LOGIC “1”INPUT
REGION
LOGIC “0”INPUT
REGION
VDD
VSSVOL
VN
VPVOH
OUTPUTCHARACTERISTIC
INPUTCHARACTERISTIC
ALLOTHERINPUTSTO VDD
VDD
VDD
VI
VO ID
45
6 VO
ID
10V
5V
AMBIENT TEMPERATURE (TA) = +25oC
SUPPLY VOLTAGE (VDD) = 15V
CURRENTPEAK
CURRENTPEAK
15.012.510.07.55.02.50
15.0
12.5
10.0
7.5
5.0
2.5
0
1.0
1.0
0.5
0
INPUT VOLTAGE (VI) (V)
OU
TPU
T V
OLT
AG
E (V
O) (
V)
DR
AIN
CU
RR
EN
T (ID
) (m
A)
ALL OTHERPACKAGEINPUTSTO VDD
VDD
VDD
VI
-55oC
45
6 VO
+125oC
SUPPLY VOLTAGE (VDD) = 15V
10V
5V
15
10
5
0
OU
TPU
T V
OLT
AG
E (V
O) (
V)
151050
INPUT VOLTAGE (VI) (V)
7-1080
CD4093BMS
FIGURE 5. TYPICAL OUTPUT LOW (SINK) CURRENT CHARACTERISTICS
FIGURE 6. MINIMUM OUTPUT LOW (SINK) CURRENTCHARACTERISTICS
FIGURE 7. TYPICAL OUTPUT HIGH (SOURCE) CURRENTCHARACTERISTICS
FIGURE 8. MINIMUM OUTPUT HIGH (SOURCE) CURRENTCHARACTERISTICS
FIGURE 9. TYPICAL PROPAGATION DELAY TIME vs. SUPPLYVOLTAGE
FIGURE 10. TYPICAL TRANSITION TIME vs. LOADCAPACITANCE
Typical Performance Curves (Continued)
10V
5V
AMBIENT TEMPERATURE (TA) = +25oC
GATE-TO-SOURCE VOLTAGE (VGS) = 15V
0 5 10 15
15
10
5
20
25
30
DRAIN-TO-SOURCE VOLTAGE (VDS) (V)
OU
TPU
T LO
W (S
INK
) CU
RR
EN
T (IO
L) (m
A)
10V
5V
AMBIENT TEMPERATURE (TA) = +25oC
GATE-TO-SOURCE VOLTAGE (VGS) = 15V
0 5 10 15
7.5
5.0
2.5
10.0
12.5
15.0
DRAIN-TO-SOURCE VOLTAGE (VDS) (V)
OU
TPU
T LO
W (S
INK
) CU
RR
EN
T (IO
L) (m
A)
-10V
-15V
AMBIENT TEMPERATURE (TA) = +25oC
GATE-TO-SOURCE VOLTAGE (VGS) = -5V
0
-5
-10
-15
DRAIN-TO-SOURCE VOLTAGE (VDS) (V)
-20
-25
-30
0-5-10-15
OU
TPU
T H
IGH
(SO
UR
CE
) CU
RR
EN
T (IO
H) (
mA
)
-10V
-15V
AMBIENT TEMPERATURE (TA) = +25oC0
-5
-10
-15
DRAIN-TO-SOURCE VOLTAGE (VDS) (V)0-5-10-15
OU
TPU
T H
IGH
(SO
UR
CE
) CU
RR
EN
T (IO
H) (
mA
)
GATE-TO-SOURCE VOLTAGE (VGS) = -5V
AMBIENT TEMPERATURE (TA) = +25oC
LOAD CAPACITANCE (CL) = 50pF
SUPPLY VOLTAGE (VDD)
PR
OPA
GAT
ION
DE
LAY
TIM
E (
tPH
L, tP
LH)
(ns)
0 5 10 15 200
100
200
300
400
500
600
700AMBIENT TEMPERATURE (TA) = +25oC
LOAD CAPACITANCE (CL) (pF)0 40 60 80 10020
0
50
100
150
200
SUPPLY VOLTAGE (VDD) = 5V
10V
15V
TR
AN
SIT
ION
TIM
E (
tTH
L, tT
LH)
(ns)
7-1081
CD4093BMS
FIGURE 11. TYPICAL TRIGGER THRESHOLD VOLTAGE vs.VDD
FIGURE 12. TYPICAL PERCENT HYSTERESIS vs. SUPPLYVOLTAGE
FIGURE 13. TYPICAL POWER DISSIPATION vs. FREQUENCYCHARACTERISTICS
FIGURE 14. TYPICAL POWER DISSIPATION vs. RISE ANDFALL TIMES
Applications
FIGURE 15. WAVE SHAPER FIGURE 16. MONOSTABLE MULTIVIBRATOR
Typical Performance Curves (Continued)
0
5
AMBIENT TEMPERATURE (TA) = +25oCINPUT ON TERMINALS 1, 5, 8, 12 OR 2, 6, 9, 13;OTHER INPUTS TIED TO VDD
VP
VN
0 5 10 15 20
10
15
SUPPLY VOLTAGE (VDD) (V)
TR
IGG
ER
TH
RE
SH
OLD
VO
LTA
GE
(V
P, V
N)
(V)
AMBIENT TEMPERATURE (TA) = +25oC
SUPPLY VOLTAGE (VDD) (V)
00 5 10 15 20
HY
ST
ER
ES
IS (
x 10
0) (
%)
VH
VD
D
5
10
15
20
25
AMBIENT TEMPERATURE (TA) = +25oC
10-1 100 101 102 103 104100
10
102
103
104
105
64
2
64
2
8
642
8
642
8
642
8
642 8 642 8 642 8 642 8 642 8
FREQUENCY (f) (kHz)
PO
WE
R D
ISS
IPAT
ION
(P
D)
(µW
) SUPPLY VOLTAGE (VDD) = 15V, CL = 50pF
10V, 50pF10V, 15pF
5V, 50pF
10 102 103 104 105 106642 8 642 8 642 8 642 8 642 8
RISE AND FALL TIME (tR, tF) (ns)
PO
WE
R D
ISS
IPAT
ION
(P
D)
(µW
)
10-1
1
10
102
103
104
64
64
2
8
642
8
642
8
642
8AMBIENT TEMPERATURE (TA) = +25oCLOAD CAPACITANCE (CL) = 15pF
2SUPPLY VOLTAGE (VDD) = 15V,FREQUENCY (f) = 100kHz
15V, 10kHz
15V, 1kHz
10V, 1kHz
5V, 1kHz
1 VDD
VSS
1/4 CD4093BMS
23
VDD
VSS
TO CONTROLSIGNAL OR
VDD
FREQUENCY RANGE OF WAVE SHAPEIS FROM DC TO 1MHz
1
1/4 CD4093BMS
23
TO CONTROLSIGNAL ORVDD
VDD
VSS
1/3 CD4007A
R
C
VSS
VDD
tM = RC n
50kΩ ≤ R ≤ 1MΩ100pF ≤ C ≤ 1µF
VDD
VDD-VP
FOR THE RANGE OF R AND CGIVEN 5µs < tM < 1s
VDD
VSS
tM
7-1082
CD4093BMS
Chip Dimensions and Pad Layout
Dimension in parenthesis are in millimeters and arederived from the basic inch dimensions as indicated.Grid graduations are in mils (10-3 inch).
METALLIZATION: Thickness: 11kÅ − 14kÅ, AL.PASSIVATION: 10.4kÅ - 15.6kÅ, Silane
BOND PADS: 0.004 inches X 0.004 inches MIN
DIE THICKNESS: 0.0198 inches - 0.0218 inches
FIGURE 17. ASTABLE MULTIVIBRATOR
Applications (Continued)
11/4 CD4093BMS
23
TO CONTROLSIGNAL OR
VDD VDD
VSS
R
C
VSS
tA = RC n
50kΩ ≤ R ≤ 1MΩ100pF ≤ C ≤ 1µF
VP
VN
FOR THE RANGE OF R AND CGIVEN 2µs < tA < 0.4s
tA
VDD-VN
VDD-VP